DE102023101122A1 - Speichervorrichtungen mit rückseitigem boost-kondensator und verfahren zu deren herstellung - Google Patents

Speichervorrichtungen mit rückseitigem boost-kondensator und verfahren zu deren herstellung Download PDF

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Nail Etkin Can Akkaya
Mahmut Sinangil
Yih Wang
Jonathan Tsung-Yung Chang
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Abstract

Eine Speichervorrichtung weist eine Speichermatrix auf, die auf einer Vorderseite eines Substrats hergestellt ist. Die Speichermatrix ist über eine Mehrzahl von Bitleitungen zugreifbar. Die Speichervorrichtung weist weiterhin einen Schalttransistor auf, der auf der Vorderseite des Substrats hergestellt ist. Der Schalttransistor ist funktionsfähig mit der Mehrzahl von Bitleitungen verbunden. Die Speichervorrichtung weist weiterhin einen ersten Kondensator auf, der auf einer Rückseite des Substrats hergestellt ist. Der erste Kondensator ist so konfiguriert, dass er in Reaktion auf ein Ausschalten des Schalttransistors einen Spannungspegel senkt, der an mindestens einer der Mehrzahl von Bitleitungen anliegt.

Description

  • Querverweis auf verwandte Anmeldung
  • Die vorliegende Anmeldung beansprucht die Priorität der am 25. Februar 2022 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 63/314.351 und dem Titel „NEGATIVE BIT LINE (BL) WITH INTEGRATED METAL-OXIDE-METAL (MOM) CAPACITORS“ [„Negative Bitleitung (BL) mit integrierten Metall-Oxid-Metall-Kondensatoren (MOM-Kondensatoren)“], die durch Bezugnahme in die vorliegende Anmeldung aufgenommen ist.
  • Hintergrund
  • Ein statischer Direktzugriffsspeicher (SRAM) ist eine Art von Halbleiterspeicher, der bei Rechen-Anwendungen verwendet wird, die zum Beispiel einen schnellen Datenzugriff erfordern. Zum Beispiel werden bei Cache-Speicher-Anwendungen SRAMs zum Speichern von Daten verwendet, auf die häufig zugegriffen wird, z. B. Daten, auf die von einem Hauptprozessor zugegriffen wird.
  • Die Zellenstruktur und die Architektur eines SRAM ermöglichen einen schnellen Datenzugriff. Eine SRAM-Zelle kann eine bistabile Flipflop-Struktur mit zum Beispiel vier bis acht Transistoren umfassen. Eine SRAM-Architektur kann eine oder mehrere Matrizen von Speicherzellen und Hilfsschaltungen umfassen. Die SRAM-Matrizen sind jeweils in Zeilen und Spalten angeordnet, die als „Wortleitungen“ bzw. „Bitleitungen“ bezeichnet werden. Die Hilfsschaltung umfasst Adressen- und Treiberschaltungen zum Zugreifen auf jede der SRAM-Zellen über die Wortleitungen und Bitleitungen für verschiedene SRAM-Operationen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 zeigt eine schematische Darstellung einer Speichervorrichtung mit einer Schreibunterstützungsschaltung gemäß einigen Ausführungsformen.
    • 2 zeigt eine schematische Darstellung einer von mehreren Speicherzellen der Speichervorrichtung von 1 gemäß einigen Ausführungsformen.
    • 3 zeigt eine schematische Darstellung der Schreibunterstützungsschaltung der Speichervorrichtung von 1 gemäß einigen Ausführungsformen.
    • 4 zeigt eine schematische Darstellung eines Boost-Kondensators der Schreibunterstützungsschaltung von 3 gemäß einigen Ausführungsformen.
    • 5 zeigt eine Schnittansicht einer beispielhaften Halbleitervorrichtung, die ein Teil einer Implementierung der Speichervorrichtung von 1 sein kann, gemäß einigen Ausführungsformen.
    • 6 zeigt ein beispielhaftes Layout zum Herstellen des Boost-Kondensators von 4 gemäß einigen Ausführungsformen.
    • 7 ist ein beispielhaftes Ablaufdiagramm eines Verfahrens zum Herstellen einer Halbleitervorrichtung (z. B. der Speichervorrichtung von 1) gemäß einigen Ausführungsformen.
    • Die 8, 9, 10, 11, 12, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A und 18B zeigen Schnittansichten einer beispielhaften Halbleitervorrichtung während verschiedener Herstellungsstufen, die mit dem Verfahren von 7 hergestellt wird, gemäß einigen Ausführungsformen.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Darüber hinaus können in der vorliegenden Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen der in Gebrauch oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders ausgerichtet werden (um 90° gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • In der nachstehenden Offenbarung werden verschiedene Aspekte einer Speichervorrichtung, z. B. einer SRAM-Vorrichtung (SRAM: statischer Direktzugriffsspeicher), beschrieben. Insbesondere werden in der Offenbarung unterschiedliche Ausführungsformen für eine SRAM-Speicher-Schreiboperation beschrieben. Der einfachen Erörterung halber werden bestimmte SRAM-Schaltkreiselemente und eine bestimmte Steuerlogik offenbart, um die Beschreibung der unterschiedlichen Ausführungsformen zu erleichtern. Es versteht sich, dass SRAM-Vorrichtungen auch andere Schaltkreiselemente und eine andere Steuerlogik aufweisen. Diese anderen Schaltkreiselemente und die andere Steuerlogik liegen ebenfalls innerhalb des Grundgedankens und Schutzumfangs der vorliegenden Offenbarung.
  • Eine typische SRAM-Vorrichtung weist eine Matrix von individuellen SRAM-Zellen auf. Jede SRAM-Zelle kann einen binären Spannungswert speichern, der ein logisches Datenbit (z. B. „0“ oder „1“) darstellt. Eine bestehende Konfiguration für eine SRAM-Zelle weist ein Paar kreuzgekoppelte Vorrichtungen, wie etwa Inverter, auf. Bei der CMOS-Technologie (CMOS: komplementärer Metalloxidhalbleiter) weisen die Inverter wiederum einen Pull-up-PFET-Transistor (p-Kanal-Transistor) auf, der mit einem komplementären Pull-down-NFET-Transistor (n-Kanal-Transistor) verbunden ist. Die Inverter, die in einer kreuzgekoppelten Konfiguration verbunden sind, fungieren als ein Latch, der das Datenbit speichert, solange die Speichermatrix mit Strom versorgt wird. Bei einer herkömmlichen Sechs-Transistor-Zelle (6T-Zelle) verbindet ein Paar Zugriffstransistoren oder Durchgangsgates (bei Aktivierung mittels einer Wortleitung) die Inverter selektiv mit einem Paar komplementäre Bitleitungen. Andere SRAM-Zellen-Designs können eine andere Anzahl von Transistoren, z. B. 4, 8 usw., enthalten.
  • Bei dem Design von SRAM-Zellen ist herkömmlich ein Kompromiss zwischen Lese- und Schreibfunktionen der Speicherzelle eingegangen worden, um eine Zellenstabilität und eine Lese- und Schreibleistung aufrechtzuerhalten. Die Transistoren, die den kreuzgekoppelten Latch bilden, müssen so schwach sein, dass sie während einer Schreiboperation übersteuert werden können, und sie müssen gleichzeitig so stark sein, dass sie ihren Datenwert beibehalten können, wenn eine Bitleitung während einer Leseoperation angesteuert wird. Die Zugriffstransistoren, die die kreuzgekoppelten Zellenknoten mit wahren und komplementären Bitleitungen verbinden, beeinträchtigen die Stabilität und Leistung der Zelle. Bei SRAM-Zellen mit nur einem Anschluss wird herkömmlich ein einziges Paar Zugriffstransistoren für den Lese- und den Schreibzugriff auf die Zelle verwendet. Die Gates werden auf einen digitalen Wert gesteuert, um die Transistoren zwischen einem Einschaltzustand und einem Ausschaltzustand umzuschalten. Durch eine Optimierung eines Zugriffs für eine Schreiboperation würde ein Einschaltwiderstand (Ron) für die Vorrichtung reduziert werden. Andererseits wird durch eine Optimierung eines Zugriffstransistors für eine Leseoperation ein Anstieg von Ron bewirkt, um die Zelle gegen eine Bitleitungskapazität zu isolieren und eine Zellenstörung zu verhindern.
  • Ein Ansatz, der vor Kurzem zum Verbessern der Schreibleistung von SRAM-Vorrichtungen vorgeschlagen worden ist, ist die Verwendung eines so genannten „negativen Boostings“ zum Entladen einer Bitleitung auf einen Spannungspegel unter dem unteren Nennversorgungsschienenwert (z. B. Erde). Anders ausgedrückt, die entsprechende Bitleitung einer SRAM-Zelle kann eine negative Spannung darstellen, wenn sie beschrieben wird. Diese Bitleitung wird normalerweise durch einen Kondensator auf eine negative Spannung entladen, wobei der Kondensator häufig als ein Boost-Kondensator bezeichnet wird. Auf diese Weise zeigen die Durchgangsgates der SRAM-Zelle, die mit der entladenen Bitleitung verbunden ist, einen resultierenden Anstieg der Gate-Source- und der Drain-Source-Spannung. Mit diesem negativen Boosting kann ein größerer Spielraum von 30 oder mehr (im Hinblick auf erwartete Vorrichtungsausfälle) als bei herkömmlichen Schreibverfahren ermöglicht werden, bei denen die Bitleitung einfach auf den Wert der unteren Nennspannungsschiene (z. B. Erde) entladen wird.
  • Trotz der Vorzüge des negativen Boostings sind die bestehenden SRAM-Vorrichtungen mit negativem Boosting möglicherweise noch nicht rundum zufriedenstellend. Zum Beispiel wird der Boost-Kondensator normalerweise als eine MIM-Struktur (Metall-Isolator-Metall-Struktur) oder eine MOM-Struktur (Metall-Oxid-Metall-Struktur) hergestellt. Eine solche Kondensatorstruktur ist normalerweise in einer oder mehreren Metallisierungsschichten auf einer Vorderseite eines Substrats angeordnet, auf der eine Anzahl von aktiven Vorrichtungen (z. B. die entsprechenden Transistoren von SRAM-Zellen) hergestellt werden. Mit der zunehmend kleineren Größe von Transistoren in modernen Technologieknoten kann es erforderlich sein, eine Größe des Boost-Kondensators entsprechend zu verkleinern, wodurch ein kapazitiver Wert der Boost-Kapazität nachteilig reduziert werden kann. Wenn hingegen die Größe des Boost-Kondensators beibehalten wird, wird dadurch in hohem Maße wertvolle Fläche für die vorderseitigen Metallisierungsschichten verbraucht, die zum Erzeugen von anderen Trassierungssignalen verwendet werden können.
  • Die vorliegende Offenbarung stellt verschiedene Ausführungsformen einer SRAM-Vorrichtung mit einem Negativspannungsgenerator bereit, der eine oder mehrere Komponenten aufweist, die auf einer Rückseite eines Substrats hergestellt sind, die einer Vorderseite des Substrats gegenüberliegt, auf der entsprechende SRAM-Zellen hergestellt sind. Bei verschiedenen Ausführungsformen kann der Negativspannungsgenerator, der hier offenbart wird, eine Negativspannung für eine Anzahl von Bitleitungen erzeugen, die mit den SRAM-Zellen verbunden sind, wenn diese SRAM-Zellen beschrieben werden. Der Negativspannungsgenerator kann mindestens einen Boost-Kondensator aufweisen, der zumindest einen Hauptteil hat, der auf der Rückseite des Substrats hergestellt ist. Der Boost-Kondensator kann zum Beispiel durch Parallelschalten einer Anzahl von Teilkondensatoren hergestellt werden. Jeweilige (positive und negative) Anschlüsse eines oder mehrerer der Teilkondensatoren werden als leitfähige Leitungen auf der Rückseite des Substrats hergestellt. Das Herstellen zumindest eines Teils des Boost-Kondensators auf der Rückseite kann verschiedene Vorzüge für die SRAM-Vorrichtung als Ganzes bieten. Wenn die rückseitigen leitfähigen Leitungen zum Beispiel als der Boost-Kondensator funktionieren, kann die vorderseitige Fläche (z. B. die leitfähigen Leitungen) in einem erheblichen Umfang für andere Nutzungen oder Anwendungen aufgespart werden. In einem anderen Beispiel können die rückseitigen leitfähigen Leitungen mit einer größeren Dicke als die vorderseitigen leitfähigen Leitungen hergestellt werden, wodurch die Fläche für Leiterplatten des Boost-Kondensators erheblich vergrößert wird. Dadurch kann, auf derselben Layout-Fläche, der hier offenbarte Boost-Kondensator durch einen höheren kapazitiven Wert (z. B. um etwa 16 % bis 25 % oder mehr) als bei dem herkömmlichen Boost-Kondensator gekennzeichnet sein, der nur auf der Vorderseite hergestellt wird.
  • 1 zeigt eine schematische Darstellung einer beispielhaften SRAM-Vorrichtung/-Schaltung 100 mit einer Schreibunterstützungsschaltung 110, die einen Boost-Kondensator aufweist, gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Die SRAM-Vorrichtung 100 weist außerdem Folgendes auf: einen Zeilendecoder 120, einen Wortleitungstreiber 130, einen Spaltendecoder 140, einen Spaltenmultiplexer (MUX) 150, eine Schreibtreiberschaltung 160 und eine SRAM-Matrix 180.
  • Die SRAM-Matrix 180 enthält eine Anzahl von Speicherzellen 190. Die Speicherzellen 190 können in einer oder mehreren Matrizen in der SRAM-Vorrichtung 100 angeordnet sein. In dem dargestellten Beispiel von 1 ist nur eine SRAM-Matrix 180 gezeigt, um die Beschreibung der offenbarten Ausführungsformen zu vereinfachen. Die SRAM-Matrix 180 hat (M + 1) Zeilen und (N + 1) Spalten. Zum Beispiel sind in der SRAM-Matrix 180 die Speicherzellen 190 in Zeilen Rowo bis RowM und Spalten 170o bis 170N angeordnet. Somit bezieht sich die Bezeichnung „190oo“ auf eine der Speicherzellen 190, die in der Rowo und der Spalte 170o angeordnet ist. In ähnlicher Weise bezieht sich die Bezeichnung „190MN“ auf eine der Speicherzellen 190, die in der Zeile RowM und der Spalte 170N angeordnet ist.
  • Ein Zugriff auf jede der SRAM-Zellen in der SRAM-Matrix 180 erfolgt z. B. für Speicher-Lese- und -Schreiboperationen mittels einer Speicheradresse. Aufgrund eines Teils der Speicheradresse wählt der Zeilendecoder 120 eine Zeile (z. B. eine der Zeilen Rowo bis RowM) von Speicherzellen für den Zugriff über den Wortleitungstreiber 130 (z. B. einen entsprechenden von Wortleitungstreibern 130o ...130M) aus. Außerdem wählt bei einigen Ausführungsformen der vorliegenden Offenbarung der Spaltendecoder 140 aufgrund der Speicheradresse eine Spalte von Speicherzellen 170o bis 170N für den Zugriff über die Schreibunterstützungsschaltung 110 und den Spalten-MUX 150 aus. Aufgrund eines anderen Teils der Speicheradresse gibt der Spaltendecoder 140 ein entsprechendes Signal YSEL zum Aktivieren eines entsprechenden Paars von y-Auswahltransistoren 152 und 154 in dem MUX 150 aus, um auf eine entsprechende Spalte zuzugreifen. Jede Spalte enthält ein Bitleitungspaar BL und BLB. „BL“ bezeichnet eine Bitleitung, und „BLB“ bezeichnet das Gegenstück zu „BL“. Um zum Beispiel auf die Speicherzellen in der Spalte 170o zuzugreifen, gibt der Spaltendecoder 140 ein Signal YSEL[o] aus, um das Paar Transistoren 152[o] und 154[o], die der Spalte 170o entsprechen, zu aktivieren, um den Zugriff auf das entsprechende Paar BL[o] und BLB[o] zu gewähren. In einem anderen Beispiel gibt, um auf die Speicherzellen in der Spalte 170N zuzugreifen, der Spaltendecoder 140 ein Signal YSEL[N] aus, um das Paar Transistoren 152[N] und 154[N], die der Spalte 170N entsprechen, zu aktivieren, um den Zugriff auf das entsprechende Paar BL[N] und BLB[N] zu gewähren. Bei einigen Ausführungsformen erzeugt die Schreibtreiberschaltung 160 Spannungen für das Bitleitungspaar BL und BLB in der Spalte der Spalten 170o bis 170N, auf die zugegriffen wird. Dadurch führt der Schnittpunkt der zugegriffenen Zeile und der zugegriffenen Spalte von Speicherzellen zu einem Zugriff auf eine einzige Speicherzelle 190.
  • Die Speicherzelle 190 kann eine von mehreren Schaltungstopologien haben. Zum Beispiel kann die Speicherzelle 190 eine Sechs-Transistor-Schaltungstopologie (6T-Schaltungstopologie) haben. 2 ist eine beispielhafte 6T-Schaltungstopologie für die Speicherzelle 190. Die 6T-Schaltungstopologie umfasst NMOS-Durchlassvorrichtungen 220 und 230 (NMOS: n-Metalloxidhalbleiter), Pull-down-NMOS-Vorrichtungen 240 und 250 und Pullup-PMOS-Vorrichtungen 260 und 270 (PMOS: p-Metalloxidhalbleiter). Mit einer Spannung von dem Wortleitungstreiber 130 werden die NMOS-Durchlassvorrichtungen 220 und 230 so gesteuert, dass sie Spannungen von dem Bitleitungspaar BL und BLB zu einer bistabilen Flipflop-Struktur durchlassen, die von den NMOS-Vorrichtungen 240 und 250 und den PMOS-Vorrichtungen 260 und 270 gebildet wird. Die Spannungen des Bitleitungspaars BL und BLB können während einer Speicher-Schreiboperation verwendet werden. Wenn zum Beispiel BL auf einer „1“ oder mit einem logisch hohen Wert ist (z. B. eine Versorgungsspannung VDD von z. B. 0,4 V, 0,6 V, 0,7 V, 1,0 V, 1,2 V, 1,8 V, 2,4 V, 3,3 V oder 5 V oder eine Kombination davon hat) und BLB auf einer „0“ oder einem logisch niedrigen Wert ist (z. B. Erde oder 0 V), kann die Spannung, die von dem Wortleitungstreiber 130 an Gate-Anschlüsse der NMOS-Durchlassvorrichtungen 220 und 230 angelegt wird, einen ausreichenden Spannungspegel haben, um den logisch hohen Wert der BL und den logisch niedrigen Wert der BLB zu der bistabilen Flipflop-Struktur weiterzuleiten. Dadurch werden diese logischen Werte in die bistabile Flipflop-Struktur geschrieben (oder programmiert).
  • 3 zeigt eine schematische Darstellung eines Beispiels für die Schreibunterstützungsschaltung 110 gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung. Die Schreibunterstützungsschaltung 110 ist so konfiguriert, dass sie eine Referenzspannung 118 für den Schreibtreiber 160 als eine Referenzspannung bereitstellt. Die Referenzspannung 118 kann bei einigen Ausführungsformen der vorliegenden Offenbarung Erde (z. B. 0 V), eine negative Spannung (z. B. -100 mV, -200 mV oder -300 mV) oder eine Kombination davon sein. Die Schreibunterstützungsschaltung 110 weist einen oder mehrere Boost-Kondensatoren auf, die so konfiguriert sind, dass sie eine solche negative Referenzspannung 118 bereitstellen, was nachstehend erörtert wird.
  • Bei einigen Ausführungsformen weist die Schreibtreiberschaltung 160 Pegelverschiebungsvorrichtungen 162 und 164 auf, die jeweils die Referenzspannung 118 empfangen. Bei einem logisch niedrigen Eingangssignal, das von der Pegelverschiebungsvorrichtung 162 oder 164 empfangen wird, gibt die entsprechende Pegelverschiebungsvorrichtung einen logisch hohen Wert (z. B. eine Versorgungsspannung VDD einer Inverterlogikvorrichtung von z. B. 0,4 V, 0,6 V, 0,7 V, 1,0 V, 1,2 V, 1,8 V, 2,4 V, 3,3 V oder 5 V oder eine Kombination davon) aus. Umgekehrt gibt bei einem logisch hohen Eingangssignal, das von der Pegelverschiebungsvorrichtung 162 oder 164 empfangen wird, die entsprechende Pegelverschiebungsvorrichtung die Referenzspannung 118 aus. Zum Beispiel empfängt in 3 die Pegelverschiebungsvorrichtung 162 einen logisch hohen Wert, und die Pegelverschiebungsvorrichtung 164 empfängt einen logisch niedrigen Wert, und somit gibt die Pegelverschiebungsvorrichtung 162 die Referenzspannung 118 an die BL der zugegriffenen Spalte (die z. B. mit dem Signal YSEL aktiviert wird) aus, und die Pegelverschiebungsvorrichtung 164 gibt einen logisch hohen Wert an die BLB derselben zugegriffenen Spalte aus.
  • Die Schreibunterstützungsschaltung 110 ist mit der Schreibtreiberschaltung 160 an einem Knoten X verbunden. Die Schreibunterstützungsschaltung 110 weist einen NMOS-Schalttransistor 306, der zwischen Erde und den Knoten X geschaltet ist, und einen Boost-Kondensator 304 auf, der direkt zwischen einen Drain (Knoten X) und Gate-Anschlüsse (Knoten Y) des Schalttransistors 306 geschaltet ist. Bei einigen Ausführungsformen können der Schalttransistor 306 und der Boost-Kondensator 304 eine negative Spannung für eine angeschlossene Bitleitung bereitstellen. Der Schalttransistor 306 und der Boost-Kondensator 304 werden gelegentlich kollektiv als ein (Negativ)spannungsgenerator bezeichnet. An dem Knoten Y wird ein Bitleitungs-Verstärkungsaktivierungs-Steuersignal 307 von einer Logikschaltung 302 bereitgestellt, das auf ein Schreibaktivierungssignal 309 reagiert. Die Logikschaltung 302 kann eine Anzahl von Verzögerungselementen, die mit einem oder mehreren Invertern in Reihe geschaltet sind, aufweisen, die das Schreibaktivierungssignal 309 verzögern. Dadurch kann das Schreibaktivierungssignal 309 verzögert und invertiert werden, um das Verstärkungssignal 307 an dem Knoten Y bereitzustellen. Bevor das Schreibaktivierungssignal 309 auf High geht (zu Beginn der Schreiboperation/-periode), ist das Verstärkungssignal 307 High, sodass der Transistor 306 eingeschaltet wird und der Boost-Kondensator 304 geladen wird. Wenn das Verstärkungssignal 307 High ist, wird der Knoten X über den Transistor 306 mit Erde verbunden. Nach der Verzögerung geht das Verstärkungssignal 307 auf Low, sodass der Transistor 306 ausgeschaltet wird und gleichzeitig eine Entladung des Boost-Kondensators 304 bewirkt wird, was den Knoten X (d. h., die Referenzspannung 118) von Erde (Low) auf einen negativen Wert treibt. Diese negative Referenzspannung 118 wird dann über die Schreibtreiberschaltung 160 für Bitleitungen BL/BLB bereitgestellt (wie vorstehend dargelegt worden ist), wodurch die Schreiboperation, die für die mit den Bitleitungen BL/BLB verbundene SRAM-Zelle 190 ausgeführt wird, verstärkt wird.
  • 4 zeigt eine schematische Darstellung des Boost-Kondensators 304, der zwischen den Knoten X und den Knoten Y geschaltet ist, gemäß verschiedenen Ausführungsformen. Insbesondere weist der Boost-Kondensator 304 einen ersten Anschluss, der mit dem Knoten X verbunden ist, und einen zweiten Anschluss auf, der mit dem Knoten Y verbunden ist. Bei verschiedenen Ausführungsformen weist der Boost-Kondensator 304 eine Anzahl von Teilkondensatoren (oder Kondensatoren) auf, die parallel geschaltet sind. Jeder der Teilkondensatoren weist ein jeweiliges Paar Anschlüsse auf, zwischen denen sich ein dielektrisches Material befindet. Bei einigen Ausführungsformen kann ein kapazitiver Wert des Boost-Kondensators 304 positiv proportional zu einer Anzahl von Teilkondensatoren sein, die parallel geschaltet sind.
  • In 4 weist der Boost-Kondensator 304 zum Beispiel Teilkondensatoren C1, C2, C3 und C4 auf, die parallel geschaltet sind und zumindest teilweise als eine Anzahl von ersten Metallleitungen 402 und 404 und eine Anzahl von zweiten Metallleitungen 406, 408 und 410 implementiert sind. Die ersten Metallleitungen 402 und 404 sind mit dem Knoten X verbunden und funktionieren als erste Anschlüsse des Boost-Kondensators 304, und die zweiten Metallleitungen 406, 408 und 410 sind mit dem Knoten Y verbunden und funktionieren als zweite Anschlüsse des Boost-Kondensators 304. Insbesondere weist der Teilkondensator C1 die erste Metallleitung 402 und die zweite Metallleitung 406 als seine entsprechenden Anschlüsse (oder Teilanschlüsse) auf; der Teilkondensator C2 weist die erste Metallleitung 402 und die zweite Metallleitung 408 als seine entsprechenden Anschlüsse (oder Teilanschlüsse) auf; der Teilkondensator C3 weist die erste Metallleitung 404 und die zweite Metallleitung 408 als seine entsprechenden Anschlüsse (oder Teilanschlüsse) auf; und der Teilkondensator C4 weist die erste Metallleitung 404 und die zweite Metallleitung 410 als seine entsprechenden Anschlüsse (oder Teilanschlüsse) auf. Der Boost-Kondensator 304 wird zwar von zwei ersten Metallleitungen und drei zweiten Metallleitungen (z. B. als vier parallel geschaltete Teilkondensatoren) gebildet, aber es versteht sich, dass der Boost-Kondensator 304 von jeder Anzahl von ersten Metallleitungen und jeder Anzahl von zweiten Metallleitungen (als jede Anzahl von parallel geschalteten Teilkondensatoren) gebildet werden kann, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • 5 zeigt eine Schnittansicht einer Halbleitervorrichtung 500, die als zumindest ein Teil der SRAM-Vorrichtung 100, zum Beispiel die Schreibunterstützungsschaltung 110, implementiert sein kann. Die Schnittansicht von 5 ist entlang der Längsrichtung von Kanälen einer Mehrzahl von Transistoren der Halbleitervorrichtung 500 erstellt, die jeweils als eine GAA-FET-Vorrichtung (Gate-all-around-Feldeffekttransistorvorrichtung) implementiert sind. Es versteht sich jedoch, dass die Transistoren der Halbleitervorrichtung 500 auch als eine von verschiedenen anderen Transistorstrukturen (z. B. FinFETs, planare FETs oder andernfalls Nanostruktur-Transistoren usw.) implementiert werden können, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Außerdem ist 5 vereinfacht, um relative Raumkonfigurationen der vorstehend erörterten Komponenten (z. B. des Boost-Kondensators 304 und des Schalttransistors 306) darzustellen, und daher versteht es sich, dass ein oder mehrere Strukturelemente/Strukturen einer fertiggestellten GAA-FET-Vorrichtung in 5 nicht dargestellt sind.
  • Auf einer Vorderseite eines Substrats (das von einer Strichlinie umschlossen ist, da es entfernt worden ist, als rückseitige Interconnect-Strukturen hergestellt worden sind) weist die Halbleitervorrichtung 500 einen aktiven Bereich 502 mit Teilen auf, die als Kanäle 504 hergestellt sind, und mit Teilen, die als Source/Drain-Strukturen 506 hergestellt sind. Bei verschiedenen Ausführungsformen weisen die Kanäle 504 jeweils eine oder mehrere Nanostrukturen (z. B. Nanolagen, Nanodrähte) auf, die vertikal voneinander beabstandet sind. Die Halbleitervorrichtung 500 weist eine Anzahl von (z. B. metallischen) Gatestrukturen 508 auf, die jeweils die Nanostrukturen eines entsprechenden Kanals 504 umschließen.
  • Über der Source/Drain-Struktur 506 weist die Halbleitervorrichtung 500 eine Anzahl von Source/Drain-Interconnect-Strukturen (die gelegentlich als MDs bezeichnet werden) 510 auf, wobei einige von ihnen mit darauf hergestellten Gate-Durchkontaktierungsstrukturen (die gelegentlich als VDs bezeichnet werden) 512 verbunden sind. Über der Gatestruktur 508 weist die Halbleitervorrichtung 500 eine Anzahl von Gate-Durchkontaktierungsstrukturen (die gelegentlich als VGs bezeichnet werden) 514 auf.
  • Die VD 512 kann die MD 510 mit einer ersten Metallleitung in einer ersten (z. B. untersten) vorderseitigen Metallisierungsschicht (die gelegentlich als eine Mo-Leiterbahn bezeichnet wird) 516 verbinden. Die VG 514 kann die Gatestruktur 508 mit einer zweiten Mo-Leiterbahn 518 verbinden. Über den Mo-Leiterbahnen 516 und 518 (und verschiedenen anderen Metallleitungen in der untersten vorderseitigen Metallisierungsschicht) weist die Halbleitervorrichtung 500 eine Anzahl von Durchkontaktierungsstrukturen (die gelegentlich als Vos bezeichnet sind) 520 und 522 auf, um die Mo-Leiterbahnen 516 und 518 mit jeweiligen Metallleitungen (die gelegentlich als M1-Leiterbahnen bezeichnet werden) 524 und 526 in der nächsten vorderseitigen Metallisierungsschicht zu verbinden, die von dem Substrat weiter entfernt ist. Außerdem weist die Halbleitervorrichtung 500 über den M1- Leiterbahnen 524 und 526 (und verschiedenen anderen Metallleitungen in derselben vorderseitigen Metallisierungsschicht) eine Anzahl von Durchkontaktierungsstrukturen (die gelegentlich als V1s bezeichnet werden) 528 und 530 auf, um die Mi-Leiterbahnen 524 und 526 mit jeweiligen Metallleitungen (die gelegentlich als M2-Leiterbahnen bezeichnet werden) 532 und 534 in der nächsten vorderseitigen Metallisierungsschicht zu verbinden, die von dem Substrat weiter entfernt ist. Es sind zwar drei vorderseitige Metallisierungsschichten gezeigt, aber es versteht sich, dass die Halbleitervorrichtung 500 jede Anzahl von vorderseitigen Metallisierungsschichten aufweisen kann. Bei verschiedenen Ausführungsformen können die Metallleiterbahnen, die quer über die vorderseitigen Metallisierungsschichten hergestellt werden, so konfiguriert sein, dass sie unterschiedliche Komponenten der SRAM-Vorrichtung 100 elektrisch verbinden können (um Signale zu trassieren und/oder Energie bereitzustellen).
  • Auf der Rückseite des Substrats weist die Halbleitervorrichtung 500 eine Anzahl von rückseitigen Durchkontaktierungsstrukturen (die gelegentlich als BVs bezeichnet werden) 542 und 544 auf, die die Source/Drain-Struktur 506 und die Gatestruktur 508 jeweils mit einer Anzahl von Metallleitungen (die gelegentlich als BMo-Leiterbahnen bezeichnet werden) 546 und 548 in einer ersten (z. B. untersten) rückseitigen Metallisierungsschicht verbinden können. Außerdem weist die Halbleitervorrichtung 500 über den BMo-Leiterbahnen 546 und 548 eine Anzahl von Durchkontaktierungsstrukturen (die gelegentlich als BVos bezeichnet werden) 550 und 552 auf, die die BMo-Leiterbahnen 546 und 548 jeweils mit einer Anzahl von Metallleitungen (die gelegentlich als BM1-Leiterbahnen bezeichnet werden) 554 und 556 in der nächsten rückseitigen Metallisierungsschicht verbinden können, die von dem Substrat weiter entfernt ist. Darüber hinaus weist die Halbleitervorrichtung 500 über den BM1-Leiterbahnen 554 und 556 eine Anzahl von Durchkontaktierungsstrukturen (die gelegentlich als BV1s bezeichnet werden) 558 und 560 auf, die die BM1-Leiterbahnen 554 und 556 jeweils mit einer Anzahl von Metallleitungen (die gelegentlich als BM2-Leiterbahnen bezeichnet werden) 562 und 564 in der nächsten rückseitigen Metallisierungsschicht verbinden können, die von dem Substrat weiter entfernt ist.
  • Bei verschiedenen Ausführungsformen der vorliegenden Offenbarung kann mindestens einer der Kanäle 504 zusammen mit einer entsprechenden der Gatestrukturen 508, die diesen Kanal umschließt, und mit einem entsprechenden Paar Source/Drain-Strukturen 506 den Schalttransistor 306 der Schreibunterstützungsschaltung 110 bilden. Außerdem kann mindestens ein Paar rückseitige Metallleitungen zumindest einen Teil des Boost-Kondensators 304 der Schreibunterstützungsschaltung 110 bilden. In 5 kann zum Beispiel die BMo-Leiterbahn 546, die mit einer der Source/Drain-Strukturen 506 des Schalttransistors 306 verbunden ist, als ein erster Anschluss des Teilkondensators (oder Kondensators) C1 des Boost-Kondensators 304 dienen, und die BMo-Leiterbahn 548, die mit der anderen der Source/Drain-Strukturen 506 des Schalttransistors 306 verbunden ist, kann als ein zweiter Anschluss des Teilkondensators (oder Kondensators) C1 des Boost-Kondensators 304 dienen. Kommen wir wieder zu der schematischen Darstellung von 4 zurück, in der die BMo-Leiterbahnen 546 und 548 von 5 den Metallleitungen 402 bzw. 406 von 4 entsprechen können.
  • Es versteht sich, dass die Teilkondensatoren des Boost-Kondensators 304 auch von anderen BMo-Leiterbahnen, d. h., von anderen Metallleitungen in der untersten rückseitigen Metallisierungsschicht gebildet, werden können. 6 zeigt zum Beispiel einen Teil eines Layouts 600, das eine Anzahl von Strukturen 602, 604, 606, 608 und 610 enthält, die so konfiguriert sind, dass sie die jeweiligen BMo-Leiterbahnen bilden, die den Boost-Kondensator 304 bilden. Wie gezeigt ist, können die Strukturen 604 und 608, die so konfiguriert sind, dass sie die Metallleitungen (die z. B. als BMo-Leiterbahnen verkörpert sind) 402 bzw. 404 (4) bilden, Enden haben, die zueinander ausgerichtet sind. Nachstehend werden die Strukturen 604 und 608 als BMo-Leiterbahnen 604 bzw. 608 bezeichnet. Die Strukturen 602, 606 und 610, die so konfiguriert sind, dass sie die Metallleitungen (die z. B. als BMo-Leiterbahnen verkörpert sind) 406, 408 bzw. 410 (4) bilden, Enden haben, die zueinander ausgerichtet sind. Nachstehend werden die Strukturen 604, 606 und 610 als BMo-Leiterbahnen 602, 606 bzw. 610 bezeichnet. Dadurch können die Teilkondensatoren C1, C2, C3 und C4 des Boost-Kondensators 304 von Kombinationen aus den BMo-Leiterbahnen 602 und 604, den BMo-Leiterbahnen 604 und 606, den BMo-Leiterbahnen 606 und 608 bzw. den BMo-Leiterbahnen 608 und 610 gebildet werden.
  • Darüber hinaus sind die Strukturen 604 und 608 lateral von den Strukturen 602, 606 und 610 innerhalb eines bestimmten Bereichs versetzt, sodass die BMo-Leiterbahnen 604 und 608 durch eine oder mehrere Interconnect-Strukturen (z. B. eine Struktur 620, die so konfiguriert ist, dass sie eine MD/M1-Leiterbahn 620 bildet) miteinander elektrisch verbunden werden können und die BMo-Leiterbahnen 602, 606 und 610 durch eine oder mehrere Interconnect-Strukturen (z. B. eine Struktur 630, die so konfiguriert ist, dass sie eine MD/M1-Leiterbahn 630 bildet) miteinander elektrisch verbunden werden können. Die MD/M1-Leiterbahn 620 kann funktionsfähig mit dem Knoten X (z. B. dem Drain des Schalttransistors 306) verbunden werden, und die MD/M1-Leiterbahn 630 kann funktionsfähig mit dem Knoten Y (z. B. dem Gate des Schalttransistors 306) verbunden werden.
  • Es versteht sich, dass die Strukturen des Layouts 600 nicht darauf beschränkt sind, BMo-Leiterbahnen zu bilden, die den Boost-Kondensator 304 darstellen. Die Strukturen 602 bis 610 können auch verwendet werden, um eine Anzahl von anderen Metallleitungen auf der Vorder- und/oder der Rückseite zu bilden. Zum Beispiel können die Strukturen 602 bis 610 verwendet werden, um eine Anzahl von BM2-Leiterbahnen (z. B. 562, 564 von 5) zu bilden, die zumindest einen Teil des Boost-Kondensators 304 darstellen. In einem anderen Beispiel können zusätzlich zu den BMo- und/oder BM2-Leiterbahnen, die den Boost-Kondensator 304 bilden, die Strukturen 602 bis 610 verwendet werden, um eine Anzahl von BMo-Leiterbahnen (z. B. 516, 518 von 5) und/oder BM2-Leiterbahnen (z. B. 532, 534 von 5) zu bilden, die zumindest einen Teil des Boost-Kondensators 304 darstellen.
  • Kehren wir wieder zu 5 zurück, in der die Mo-Leiterbahnen 516 und 518 einen einer Anzahl von parallel geschalteten Teilkondensatoren C1' bilden können, um den kapazitiven Wert des Boost-Kondensators 304 weiter zu erhöhen. Die Mo-Leiterbahnen 516 und 518, die basierend auf den Strukturen 602 bzw. 604 des Layouts 600 hergestellt werden, können als Anschlüsse der Teilkondensatoren C1' funktionieren. Außerdem können weitere Mo-Leiterbahnen, die basierend auf den Strukturen 604 bzw. 606 des Layouts 600 hergestellt werden, als Anschlüsse weiterer Teilkondensatoren C2' funktionieren. Außerdem können noch weitere Mo-Leiterbahnen, die basierend auf den Strukturen 606 bzw. 608 des Layouts 600 hergestellt werden, als Anschlüsse noch weiterer Teilkondensatoren C3' funktionieren, und noch weitere Mo-Leiterbahnen, die basierend auf den Strukturen 606 bzw. 610 des Layouts 600 hergestellt werden, können als Anschlüsse noch weiterer Teilkondensatoren C4' funktionieren.
  • In ähnlicher Weise können die M2-Leiterbahnen 532 und 534 einen einer Anzahl von parallel geschalteten Teilkondensatoren C1' bilden können, um den kapazitiven Wert des Boost-Kondensators 304 weiter zu erhöhen. Die M2-Leiterbahnen 532 und 534, die basierend auf den Strukturen 602 bzw. 604 des Layouts 600 hergestellt werden, können als Anschlüsse der Teilkondensatoren C1' funktionieren. Außerdem können weitere M2-Leiterbahnen, die basierend auf den Strukturen 604 bzw. 606 des Layouts 600 hergestellt werden, als Anschlüsse weiterer Teilkondensatoren C2' funktionieren. Außerdem können noch weitere M2-Leiterbahnen, die basierend auf den Strukturen 606 bzw. 608 des Layouts 600 hergestellt werden, als Anschlüsse noch weiterer Teilkondensatoren C3' funktionieren, und noch weitere M2-Leiterbahnen, die basierend auf den Strukturen 606 bzw. 610 des Layouts 600 hergestellt werden, können als Anschlüsse noch weiterer Teilkondensatoren C4' funktionieren.
  • Bei verschiedenen Ausführungsformen der vorliegenden Offenbarung ist eine Dicke der rückseitigen Metallleitungen (z. B. der BMo-Leiterbahnen oder der BM2-Leiterbahnen) wesentlich größer als eine Dicke der vorderseitigen Metallleitungen (z. B. der Mo-Leiterbahnen oder der M2-Leiterbahnen). Zum Beispiel können in einem bestimmten Technologieknoten die rückseitigen Metallleitungen einen Dickenbereich von etwa 40 nm bis etwa 400 nm haben, der im Allgemeinen größer als ein Dickenbereich der vorderseitigen Metallleitungen ist. Mit dieser größeren Dicke kann eine Kontaktfläche jedes Teilkondensators des Boost-Kondensators 304 proportional vergrößert werden. Ein kapazitiver Wert jedes der Teilkondensatoren kann entsprechend erhöht werden (z. B. um etwa 16 % bis etwa 25 %), was eine Entladungsdauer des Boost-Kondensators 304 vorteilhaft verkürzen kann. Dadurch kann die Referenzspannung 118 schneller auf eine negative Spannung gezogen werden, sodass Leseoperationen der SRAM-Vorrichtung 100 schneller und effizienter realisiert werden können.
  • 7 zeigt ein Ablaufdiagramm eines beispielhaften Verfahrens 700 zum Herstellen einer Halbleitervorrichtung (z. B. zumindest eines Teils der SRAM-Vorrichtung 100) gemäß einigen Ausführungsformen. Es versteht sich, dass weitere Operationen vor, während und/oder nach dem in 7 dargestellten Verfahren 700 ausgeführt werden können. Operationen des Verfahrens 700 können mit Schnittansichten einer beispielhaften Halbleitervorrichtung 800 auf verschiedenen Herstellungsstufen assoziiert sein, die in den 9, 10, 11, 12, 13A, 13B, 14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B, 18A bzw. 18B gezeigt sind und nachstehend näher erörtert werden. Bei einigen Ausführungsformen kann das Verfahren 700 zum Herstellen einer Halbleitervorrichtung gemäß verschiedenen Layoutdesigns verwendet werden, die hier offenbart werden.
  • In einer Kurzübersicht beginnt das Verfahren 700 mit einer Operation 702 zum Bereitstellen eines Substrats. Dann kann das Verfahren 700 zu einer Operation 704 zum Herstellen einer vergrabenen Oxidschicht weitergehen. Alternativ kann die vergrabene Oxidschicht später hergestellt werden (siehe Operation 714). Dann geht das Verfahren 700 zu einer Operation 706 zum Herstellen von Kanalschichten oder Opferschichten durch wechselweises Aufeinanderstapeln weiter. Anschließend geht das Verfahren 700 zu einer Operation 708 zum Definieren einer Halbleiterfinne weiter. Daran schließt eine Operation 710 zum Herstellen einer Dummy-Gatestruktur über der Halbleiterfinne an. Das Verfahren 700 geht dann zu einer Operation 712 zum Erzeugen von Source- und/oder Drainaussparungen weiter. Anschließend wird eine Operation 714 zum Herstellen einer vergrabenen Oxidschicht ausgeführt, wenn diese nicht bereits in der Operation 704 hergestellt worden ist. Dann geht das Verfahren 700 zu einer Operation 716 zum Aufwachsen von Source/Drain-Strukturen weiter. Daran schließt sich eine Operation 718 zum Ersetzen der Dummy-Gatestrukturen durch jeweilige aktive Strukturen an. Das Verfahren 700 geht dann zu einer Operation 720 zum Herstellen von vorderseitigen Interconnect-Strukturen weiter. Dann folgt eine Operation 722 zum Dünnen des Substrats, bis die untere Oxidschicht freiliegt. Das Verfahren 700 geht dann zu einer Operation 724 zum Herstellen von rückseitigen Interconnect-Strukturen weiter.
  • Wie vorstehend dargelegt worden ist, zeigen die 8 bis 18B Schnittansichten einer beispielhaften Halbleitervorrichtung 800 während verschiedener Herstellungsstufen mit dem Verfahren 700 gemäß einigen Ausführungsformen. Die Halbleitervorrichtung 800 kann eine Implementierung der SRAM-Vorrichtung 100 sein, die eine Anzahl von Transistoren (z. B. 306) und eine Anzahl von Boost-Kondensatoren (z. B. 304) aufweist. Bei verschiedenen Ausführungsformen können einige der Transistoren in einer GAA-FET-Struktur implementiert werden. Zum Beispiel sind die 8 bis 11 Schnittansichten der Halbleitervorrichtung 800 auf verschiedenen Herstellungsstufen, die entlang der Längsrichtung einer oder mehrerer Dummy- oder aktiver Gatestrukturen der Transistoren erstellt sind, und die 12 bis 18B sind Schnittansichten der Halbleitervorrichtung 800 auf verschiedenen Herstellungsstufen, die entlang der Längsrichtung eines oder mehrerer Kanäle der Transistoren erstellt sind. Die 8 bis 18B zeigen zwar eine Halbleitervorrichtung 800 mit einer GAA-FET-Struktur, aber es versteht sich, dass die Halbleitervorrichtung 800 auch eine von mehreren anderen Transistorstrukturen und eine Anzahl von anderen Vorrichtungen, wie etwa Induktoren, Sicherungen, Kondensatoren, Spulen usw., aufweisen kann, die der Übersichtlichkeit halber in den 8 bis 18B nicht dargestellt sind.
  • Der Einfachheit halber zeigen die 8 bis 12 sowie die 13 bis 18, die mit einem „A“ enden, die Halbleitervorrichtung 800 auf verschiedenen Herstellungsstufen für den Fall, dass die Operation 704 des Verfahrens 700 ausgeführt wird. Wenn die Operation 704 nicht ausgeführt wird, wird die Operation 714 zum Herstellen der vergrabenen Oxidschicht ausgeführt, die in 13B gezeigt ist. Dementsprechend zeigen die 13 bis 18, die mit einem „B“ enden, die Halbleitervorrichtung 800 auf verschiedenen Herstellungsstufen für den Fall, dass die Operation 714 ausgeführt wird.
  • Entsprechend der Operation 702 ist 8 eine Schnittansicht einer Halbleitervorrichtung 800 mit einem Halbleitersubstrat 802 auf einer der verschiedenen Herstellungsstufen. Die Schnittansicht von 8 ist in einer Richtung entlang der Längsrichtung einer oder mehrerer aktiver oder Dummy-Gatestrukturen der Halbleitervorrichtung 800 erstellt.
  • Das Substrat 802 kann ein Halbleitersubstrat, wie etwa ein massives Halbleitersubstrat oder dergleichen, sein, das dotiert (z. B. mit einem p- oder einem n-Dotanden) oder undotiert sein kann. Das Substrat 802 kann ein Wafer, wie etwa ein Siliziumwafer, sein. Andere Substrate, wie etwa ein mehrschichtiges oder ein Gradient-Substrat, können ebenfalls verwendet werden. Bei einigen Ausführungsformen kann das Halbleitermaterial des Substrats 802 Folgendes umfassen: Silizium; Germanium; einen Verbindungshalbleiter, wie etwa Siliziumcarbid, Galliumarsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, wie etwa SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon.
  • Entsprechend der Operation 704 ist 9 eine Schnittansicht einer Halbleitervorrichtung 800 mit einer vergrabenen Oxidschicht 902 auf einer der verschiedenen Herstellungsstufen. Die Schnittansicht von 9 ist in einer Richtung entlang der Längsrichtung einer oder mehrerer aktiver oder Dummy-Gatestrukturen der Halbleitervorrichtung 800 erstellt. Die Halbleitervorrichtung 800 kann weiterhin eine Schicht aus einem Halbleitermaterial 904 aufweisen, die auf der vergrabenen Oxidschicht 902 hergestellt ist. Eine solche Kombination aus dem Substrat 802, der vergrabenen Oxidschicht 902 und dem Halbleitermaterial 904 kann gelegentlich kollektiv als ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) bezeichnet werden.
  • Entsprechend der Operation 706 ist 10 eine Schnittansicht einer Halbleitervorrichtung 800 mit einer Mehrzahl von Opferschichten 1002 und einer Mehrzahl von Kanalschichten 1004 auf einer der verschiedenen Herstellungsstufen. Die Schnittansicht von 10 ist in einer Richtung entlang der Längsrichtung einer oder mehrerer aktiver oder Dummy-Gatestrukturen der Halbleitervorrichtung 800 erstellt.
  • Eine Anzahl von Opferschichten 1002 und eine Anzahl von Kanalschichten 1004 werden wechselweise aufeinandergestapelt, um einen Stapel herzustellen. Zum Beispiel wird eine der Kanalschichten 1004 über einer der Opferschichten 1002 angeordnet, dann wird eine andere der Opferschichten 1002 über der Kanalschicht 1004 angeordnet, und so weiter und so fort. Der Stapel kann jede Anzahl von wechselweise angeordneten Opfer- und Kanalschichten 1002 und 1004 enthalten. Bei den dargestellten Ausführungsformen von 10 (und der folgenden Figuren) kann der Stapel zum Beispiel vier Opferschichten 1002 aufweisen, zwischen denen wechselweise vier Kanalschichten 1004 angeordnet sind, wobei eine der Kanalschichten 1004 die oberste Halbleiterschicht ist. Es versteht sich, dass die Halbleitervorrichtung 800 jede Anzahl von Opferschichten und jede Anzahl von Kanalschichten enthalten kann, wobei eine davon die oberste Schicht ist, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen.
  • Die Schichten 1002 und 1004 können jeweils unterschiedliche Dicken haben. Die Opferschichten 1002 können von der einen zu der anderen Schicht unterschiedliche Dicken haben. Die Kanalschichten 1004 können ebenfalls von der einen zu der anderen Schicht unterschiedliche Dicken haben. Die Dicke jeder der Schichten 1002 und 1004 kann wenige Nanometer bis wenige zig Nanometer betragen. Die erste Schicht des Stapels kann dicker als andere Halbleiterschichten 1002 und 1004 sein. Bei einer Ausführungsform hat jede der Opferschichten 1002 eine Dicke von etwa 5 nm bis etwa 20 nm, und jede der Kanalschichten 1004 hat ebenfalls eine Dicke von etwa 5 nm bis etwa 20 nm.
  • Die zwei Schichten 1002 und 1004 können unterschiedliche Zusammensetzungen haben. Bei verschiedenen Ausführungsformen können die zwei Schichten 1002 und 1004 Zusammensetzungen haben, die unterschiedliche Oxidationsgeschwindigkeiten und/oder unterschiedliche Ätzselektivitäten zwischen den Schichten ermöglichen. Bei einer Ausführungsform können die Opferschichten 1002 jeweils Siliziumgermanium (Si1-xGex) enthalten, und die Kanalschichten 1004 können jeweils Silizium (Si) enthalten. Bei einer Ausführungsform ist jede der Kanalschichten 1004 Silizium, das undotiert oder im Wesentlichen frei von Dotanden sein kann (d. h., es hat eine Konzentration von extrinsischen Dotierungsstoffen von etwa 0 cm-3 bis etwa 1 × 1017 cm-3), wobei zum Beispiel keine vorsätzliche Dotierung durchgeführt wird, wenn die Kanalschichten 1004 (z. B. aus Silizium) hergestellt werden.
  • Bei verschiedenen Ausführungsformen können die Halbleiterschichten 1004 vorsätzlich dotiert werden. Wenn zum Beispiel die Halbleitervorrichtung 800 als ein n-Transistor konfiguriert ist (und in einem Anreicherungsmodus arbeitet), kann jede der Kanalschichten 1004 Silizium sein, das mit einem p-Dotanden, wie etwa Bor (B), Aluminium (Al), Indium (In) oder Gallium (Ga), dotiert ist; und wenn die Halbleitervorrichtung 800 als ein p-Transistor konfiguriert ist (und in einem Anreicherungsmodus arbeitet), kann jede der Kanalschichten 1004 Silizium sein, das mit einem n-Dotanden, wie etwa Phosphor (P), Arsen (As) oder Antimon (Sb), dotiert ist. In einem anderen Beispiel kann, wenn die Halbleitervorrichtung 800 als ein n-Transistor konfiguriert ist (und in einem Verarmungsmodus arbeitet), jede der Kanalschichten 1004 Silizium sein, das stattdessen mit einem n-Dotanden dotiert ist; und wenn die Halbleitervorrichtung 800 als ein p-Transistor konfiguriert ist (und in einem Verarmungsmodus arbeitet), kann jede der Kanalschichten 1004 Silizium sein, das stattdessen mit einem p-Dotanden dotiert ist.
  • Bei einigen Ausführungsformen ist jede der Opferschichten 1002 Si1-xGex, das einen Molanteil von weniger als 50 % Ge (x < 0,5) hat. Z. B. kann Ge einen Molanteil von etwa 15 % bis 35 % in den Opferschichten 1002 aus Si1-xGex haben. Außerdem können die Opferschichten 1002 unterschiedliche Zusammensetzungen untereinander haben, und auch die Kanalschichten 1004 können unterschiedliche Zusammensetzungen untereinander haben. Jede der Schichten 1002 und 1004 kann andere Materialien enthalten, zum Beispiel einen Verbindungshalbleiter wie Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, einen Legierungshalbleiter wie GaAsP, AlInAs, AlGaAs, InGaAs, GaInP und/oder GaInAsP, oder Kombinationen davon. Die Materialien für die Schichten 1002 und 1004 können so gewählt werden, dass unterschiedliche Oxidationsgeschwindigkeiten und/oder Ätzselektivitäten ermöglicht werden.
  • Die Schichten 1002 und 1004 können epitaxial von dem Halbleitersubstrat 802 aufgewachsen werden. Zum Beispiel kann jede der Schichten 1002 und 1004 mit einem MBE-Prozess (MBE: Molekularstrahlepitaxie), einem CVD-Prozess (CVD: chemische Gasphasenabscheidung), wie etwa einem MOCVD-Prozess (MOCVD: metallorganische CVD), und/oder anderen geeigneten epitaxialen Aufwachsprozessen aufgewachsen werden. Während des epitaxialen Aufwachsens dehnt sich die Kristallstruktur des Halbleitersubstrats 802 nach oben aus, sodass die Schichten 1002 und 1004 dieselbe Kristallorientierung wie das Halbleitersubstrat 802 haben.
  • Entsprechend der Operation 708 ist 11 eine Schnittansicht einer Halbleitervorrichtung 800 mit einer Anzahl von Halbleiterfinnen 1102 und 1104 auf einer der verschiedenen Herstellungsstufen. Die Schnittansicht von 11 ist in einer Richtung entlang der Längsrichtung einer oder mehrerer aktiver oder Dummy-Gatestrukturen der Halbleitervorrichtung 800 erstellt.
  • Nach dem Aufwachsen der Schichten 1002 und 1004 auf dem Halbleitersubstrat 802 (als ein Stapel) kann der Stapel strukturiert werden, um die Finnenstrukturen 1102 und 1104 herzustellen, wie in 11 gezeigt ist. Jede der Finnenstrukturen 1102 und 1104 ist entlang einer Querrichtung langgestreckt und weist einen Stapel von strukturierten Opferschichten 1002 und Kanalschichten 1004 auf, die miteinander verzahnt sind. Die Finnenstrukturen 1102 und 1104 werden durch Strukturieren des Stapels von Schichten 1002 und 1004 und des Halbleitermaterials 904 zum Beispiel mittels Fotolithografie- und Ätzverfahren hergestellt.
  • Zum Beispiel wird über der obersten Halbleiterschicht (z. B. 1004 in 10) des Stapels eine Maskenschicht (die mehrere Schichten, wie zum Beispiel eine Padoxidschicht und eine darüber befindliche Hartmaskenschicht, umfassen kann) hergestellt. Die Padoxidschicht kann eine dünne Schicht sein, die Siliziumoxid enthält und zum Beispiel mit einem thermischen Oxidationsprozess hergestellt wird. Die Padoxidschicht kann als eine Haftschicht zwischen der obersten Kanalschicht 1004 und der Hartmaskenschicht fungieren. Bei einigen Ausführungsformen kann die Hartmaskenschicht Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbonitrid oder dergleichen oder Kombinationen davon enthalten. Bei einigen anderen Ausführungsformen kann die Hartmaskenschicht ein Material enthalten, das einem Material der Schichten 1002 und 1004 ähnlich ist, wie zum Beispiel Si1-yGey, Si usw., wobei ein Molanteil y von einem Molanteil x der Opferschichten 1002 verschieden sein kann oder diesem ähnlich sein kann. Die Hartmaskenschicht kann über dem Stapel (d. h., vor dem Strukturieren des Stapels) zum Beispiel durch Tiefdruck-CVD (LPCVD) oder plasmaunterstützte CVD (PECVD) hergestellt werden.
  • Die Hartmaskenschicht kann mit Fotolithografieverfahren strukturiert werden. In der Regel wird bei Fotolithografieverfahren ein Fotoresistmaterial (nicht dargestellt) verwendet, das abgeschieden, bestrahlt (belichtet) und entwickelt wird, um einen Teil des Fotoresistmaterials zu entfernen. Das verbliebene Fotoresistmaterial schützt das darunter befindliche Material, wie etwa die Maskenschicht in diesem Beispiel, gegen spätere Bearbeitungsschritte, wie etwa Ätzung. Das Fotoresistmaterial wird zum Beispiel zum Strukturieren der Padoxidschicht und einer Padnitridschicht verwendet, um eine strukturierte Maske herzustellen.
  • Die strukturierte Maske kann anschließend zum Strukturieren freigelegter Teile der Schichten 1002 und 1004 und des Halbleitermaterials 904 verwendet werden, um die Finnenstrukturen 1102 und 1104 herzustellen, wodurch Gräben (oder Öffnungen) zwischen benachbarten Finnenstrukturen definiert werden. Wenn mehrere Finnenstrukturen hergestellt werden, kann sich jeder dieser Gräben zwischen benachbarten der Finnenstrukturen befinden. Bei einigen Ausführungsformen werden die Finnenstrukturen 1102 und 1104 durch Ätzen der Schichten 1002 und 1004 und des Halbleitermaterials 904 in den Gräben zum Beispiel durch reaktive Ionenätzung (RIE), Neutralstrahlätzung (NBE) oder dergleichen oder eine Kombination davon hergestellt. Der Ätzprozess kann anisotrop sein. Bei einigen Ausführungsformen können die Gräben Streifen (von oben betrachtet) sein, die zueinander parallel sind und eng aneinanderliegen. Bei einigen Ausführungsformen können die Gräben zusammenhängend sein und die jeweiligen Finnenstrukturen umschließen.
  • Entsprechend der Operation 710 ist 12 eine Schnittansicht einer Halbleitervorrichtung 800 mit einer Anzahl von Dummy-Gatestrukturen 1202 und 1204 auf einer der verschiedenen Herstellungsstufen. Die Schnittansicht von 12 ist in einer Richtung entlang der Längsrichtung eines oder mehrerer Kanäle (die von den Finnenstrukturen gebildet werden) der Halbleitervorrichtung 800 erstellt.
  • Die Dummy-Gatestrukturen 1202 und 1204 werden über jeder der Finnenstrukturen 1102 und 1104 hergestellt. Die Dummy-Gatestrukturen 1202 und 1204 erstrecken sich zueinander parallel entlang einer Querrichtung, die senkrecht zu der Längsrichtung der Finnenstrukturen 1102 und 1104 ist. Dadurch kann jede der Dummy-Gatestrukturen 1202 und 1204 jeweilige (z. B. mittlere) Teile der Finnenstrukturen 1102 und 1104 überspannen. Das heißt, eine Oberseite und Seitenwände jeder der Finnenstrukturen 1102 und 1104 sind zumindest teilweise in Kontakt mit den Dummy-Gatestrukturen 1202 und 1204.
  • Die Dummy-Gatestrukturen 1202 und 1204 können jeweils ein Dummy-Gatedielektrikum und ein Dummy-Gate aufweisen, die der Übersichtlichkeit halber nicht einzeln dargestellt sind. Um die Dummy-Gatestruktur herzustellen, kann eine dielektrische Schicht über der Finnenstruktur 1102 oder 1104 hergestellt werden. Die dielektrische Schicht kann zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxidnitrid, Siliziumcarbid, Siliziumcarbonitrid, Siliziumoxidcarbonitrid, Siliziumoxidcarbid, Multischichten davon oder dergleichen aufweisen, und sie kann abgeschieden oder thermisch aufgewachsen werden.
  • Über der dielektrischen Schicht wird eine Gateschicht hergestellt, und über der Gateschicht wird eine Maskenschicht hergestellt. Die Gateschicht kann über der dielektrischen Schicht abgeschieden werden und dann planarisiert werden, z. B. durch eine chemischmechanische Polierung (CMP). Über der Gateschicht kann die Maskenschicht abgeschieden werden. Die Gateschicht kann zum Beispiel aus Polysilizium hergestellt werden, aber es können auch andere Materialien verwendet werden. Die Maskenschicht kann zum Beispiel aus Siliziumnitrid oder dergleichen hergestellt werden. Nachdem die Schichten (z. B. die dielektrische Schicht, die Gateschicht und die Maskenschicht) hergestellt worden sind, kann die Maskenschicht mit geeigneten Lithografie- und Ätzprozessen strukturiert werden. Dann kann die Struktur der Maskenschicht mit einem geeigneten Ätzverfahren auf die Gateschicht und die dielektrische Schicht übertragen werden, um die Dummy-Gatestruktur 1202/1204 herzustellen.
  • Nach dem Herstellen der Dummy-Gatestrukturen 1202 und 1204 kann ein Gate-Abstandshalter (z. B. 1212, 1214) auf gegenüberliegenden Seitenwänden einer entsprechenden der Dummy-Gatestrukturen 1202 und 1204 hergestellt werden, wie in 12 gezeigt ist. Der Gate-Abstandshalter 1212/1214 kann ein Low-k-Abstandshalter sein und kann aus einem geeigneten dielektrischen Material hergestellt werden, wie etwa Siliziumoxid, Siliziumoxidcarbonitrid oder dergleichen. Zum Herstellen des Gate-Abstandshalters kann ein geeignetes Abscheidungsverfahren verwendet werden, wie etwa thermische Oxidation, CVD oder dergleichen. Formen und Herstellungsverfahren für den in 12 gezeigten Gate-Abstandshalter 1212/1214 sind lediglich nicht-beschränkende Beispiele, und andere Formen und Herstellungsverfahren sind ebenfalls möglich. Diese und weitere Abwandlungen sollen vollständig innerhalb des Schutzumfangs der vorliegenden Offenbarung liegen.
  • Entsprechend der Operation 712 ist 13A eine Schnittansicht einer Halbleitervorrichtung 800 mit einer Anzahl von Source/Drain-Aussparungen (S/D-Aussparungen) 1302 auf einer der verschiedenen Herstellungsstufen. Die Schnittansicht von 13A ist in einer Richtung entlang der Längsrichtung eines oder mehrerer Kanäle (die von den Finnenstrukturen gebildet werden) der Halbleitervorrichtung 800 erstellt.
  • Die Dummy-Gatestrukturen 1202 und 1204 (zusammen mit ihren entsprechenden Abstandshaltern) können als eine Maske zum Aussparen (z. B. Ätzen) der nicht-überdeckten Teile jeder der Finnenstrukturen 1102 und 1104 dienen, was dazu führt, dass die verbliebene Finnenstruktur 1102/1104 jeweilige verbliebene Teile der Opferschichten 1002 und der Kanalschichten 1004 aufweist, die wechselweise aufeinandergestapelt sind. Dadurch können die Source/Drain-Aussparungen 1302 auf gegenüberliegenden Seiten der verbliebenen Finnenstruktur 1102/1104 erzeugt werden.
  • Der Aussparungsschritt zum Erzeugen der Source/Drain-Aussparungen 1302 kann so konfiguriert sein, dass er zumindest einige anisotrope Ätzeigenschaften hat. Zum Beispiel kann der Aussparungsschritt ein Plasmaätzprozess sein, der eine gewisse anisotrope Eigenschaft hat. In einem solchen Plasmaätzprozess (der eine radikale Plasmaätzung, eine Remote-PlasmaÄtzung und andere geeignete Plasmaätzprozesse umfasst) können Gasquellen wie Chlor (Cl2), Bromwasserstoff (HBr), Kohlenstofftetrafluorid (CF4), Fluoroform (CHF3), Difluormethan (CH2F2), Fluormethan (CH3F), Hexafluor-1,3-butadien (C4F6), Bortrichlorid (BCl3), Schwefelhexafluorid (SF6), Wasserstoff (H2), Stickstofftrifluorid (NF3) und andere geeignete Gasquellen und Kombinationen davon zusammen mit Passivierungsgasen wie Stickstoff (N2), Sauerstoff (O2), Kohlendioxid (CO2), Schwefeldioxid (SO2), Kohlenmonoxid (CO), Methan (CH4), Siliziumtetrachlorid (SiCl4) und anderen geeigneten Passivierungsgasen und Kombinationen davon verwendet werden. Außerdem können für den Aussparungsschritt die Gasquellen und/oder die Passivierungsgase mit Gasen wie Argon (Ar), Helium (He), Neon (Ne) und anderen geeigneten Verdünnungsgasen und Kombinationen davon verdünnt werden, um die vorstehend beschriebenen Ätzraten zu steuern.
  • Entsprechend der Operation 714 (die ohne die Operation 704 ausgeführt werden kann) ist 13B eine Schnittansicht einer Halbleitervorrichtung 800, in der eine vergrabene (oder untere) Oxidschicht 1310 hergestellt wird, nachdem die Source/Drain-Aussparungen 1302 erzeugt worden sind. Die Schnittansicht von 13A ist in einer Richtung entlang der Längsrichtung eines oder mehrerer Kanäle (die von den Finnenstrukturen gebildet werden) der Halbleitervorrichtung 800 erstellt. Nachdem zum Beispiel die Source/Drain-Aussparungen 1302 durch Ätzen der Finnenstrukturen 1102 und 1104, unter denen kein Halbleitermaterial 904 und keine vergrabene Oxidschicht 902 hergestellt sind, erzeugt worden sind, können auch Teile des Substrats 802 (die von den Source/Drain-Aussparungen 1302 freigelegt worden sind) entfernt (z. B. geätzt) werden. Diese entfernten Teile des Substrats 802 können mit einem dielektrischen Material aufgefüllt werden, um die vergrabene Oxidschicht 1310 herzustellen.
  • Entsprechend der Operation 716 ist 14A eine Schnittansicht einer Halbleitervorrichtung 800 (mit der vergrabenen Oxidschicht 902), die S/D-Strukturen 1402 und ein Zwischenschichtdielektrikum (ILD) 1406 aufweist, auf einer der verschiedenen Herstellungsstufen, und 14B ist eine Schnittansicht einer Halbleitervorrichtung 800 (mit der vergrabenen Oxidschicht 1310), die die S/D-Strukturen 1402 und das ILD 1406 aufweist, auf einer der verschiedenen Herstellungsstufen. Die Schnittansichten der 14A und 14B sind jeweils in einer Richtung entlang der Längsrichtung eines oder mehrerer Kanäle (die von den Finnenstrukturen gebildet werden) der Halbleitervorrichtung 800 erstellt.
  • Die S/D-Strukturen 1402 sind in den Source/Drain-Aussparungen 1302 ( 13A und 13B) angeordnet. Dadurch kann zumindest ein Teil der S/D-Struktur 1402 die Abmessungen und Profile der Aussparungen 1302 übernehmen. Die S/D-Strukturen 1402 werden durch epitaxiales Aufwachsen eines Halbleitermaterials (z. B. von den Kanalschichten der Finnenstruktur 1102/1104) in den Aussparungen 1302 mit geeigneten Verfahren wie MOCVD, MBE, Flüssigphasenepitaxie (LPE), Dampfphasenepitaxie (VPE), selektives epitaxiales Aufwachsen (SEG) oder dergleichen oder Kombinationen davon hergestellt.
  • Bevor die S/D-Strukturen 1402 hergestellt werden, können Endteile der Opferschichten 1002 mit einem „Rückzieh“prozess mit einer „Rückzieh“strecke entfernt (z. B. geätzt) werden. In einem Beispiel, in dem die Kanalschichten 1004 Si enthalten und die Opferschichten 1002 SiGe enthalten, kann der Rückziehprozess ein isotroper Ätzprozess unter Verwendung von HCl-Gas (HCl: Chlorwasserstoffsäure) sein, der SiGe ätzt, ohne Si anzugreifen. Dadurch können die Si-Schichten (Nanostrukturen) 1004 während des Rückziehprozesses im Wesentlichen intakt bleiben. Dementsprechend kann ein Paar Aussparungen an den Enden jeder der Opferschichten 1002 in Bezug auf die benachbarten Kanalschichten 1004 erzeugt werden. Dann können diese Aussparungen an den Enden jeder Opferschicht 1002 mit einem dielektrischen Material gefüllt werden, um Innenabstandshalter 1410 herzustellen, wie in den 14A und 14B gezeigt ist. Das dielektrische Material für die Innenabstandshalter 1410 kann Siliziumnitrid, Siliziumborcarbonitrid, Siliziumcarbonitrid, Siliziumoxidcarbonitrid oder eine andere Art von dielektrischem Material (z. B. ein dielektrisches Material mit einer Dielektrizitätskonstante k, die kleiner als etwa 5 ist) sein, das zum Herstellen eines isolierenden Gateseitenwand-Abstandshalters für Transistoren geeignet ist.
  • Wie außerdem in den 14A und 14B gezeigt ist, sind die S/D-Strukturen 1402 auf gegenüberliegenden Seiten der Finnenstruktur 1102/1104 angeordnet, um die Kanalschichten 1004 darin zu verbinden und sie von den Opferschichten 1002 der Finnenstruktur 1102/1104 mit den dazwischen angeordneten Innenabstandshaltern 1410 zu trennen. Gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung können die Kanalschichten 1004 in jeder der Finnenstrukturen 1102 und 1104 kollektiv als der leitfähige Kanal eines fertiggestellten Transistors funktionieren. Die Opferschichten 1002 in jeder der Finnenstrukturen 1102 und 1104 können später durch einen Teil einer aktiven Gatestruktur ersetzt werden, der so konfiguriert ist, dass er die entsprechenden Kanalschichten umschließt.
  • Bei einigen Ausführungsformen kann das ILD 1406 gleichzeitig so hergestellt werden, dass es jeweils zumindest die S/D-Strukturen 1402 überdeckt. Das ILD 1406 wird aus einem dielektrischen Material wie Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen hergestellt und kann mit einem geeigneten Verfahren wie CVD, PECVD oder FCVD (fließfähige CVD) abgeschieden werden. Nachdem das ILD 1406 hergestellt worden ist, wird eine optionale dielektrische Schicht (nicht dargestellt) über dem ILD 1406 hergestellt. Die dielektrische Schicht kann als eine Schutzschicht funktionieren, um einen ILD-Verlust in späteren Ätzprozessen zu verhindern oder zu reduzieren. Die dielektrische Schicht kann aus einem geeigneten Material wie Siliziumnitrid, Siliziumcarbonitrid oder dergleichen mit einem geeigneten Verfahren wie CVD, PECVD oder FCVD hergestellt werden. Nachdem die dielektrische Schicht hergestellt worden ist, kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, durchgeführt werden, um eine ebene Oberseite für die dielektrische Schicht zu erzielen. Nach dem Planarisierungsprozess ist bei einigen Ausführungsformen die Oberseite der dielektrischen Schicht auf gleicher Höhe mit der Oberseite der Dummy-Gatestrukturen 1202 und 1204.
  • Entsprechend der Operation 718 ist 15A eine Schnittansicht einer Halbleitervorrichtung 800 (mit der vergrabenen Oxidschicht 902), die aktive Metallgates 1502 und 1504 aufweist, auf einer der verschiedenen Herstellungsstufen, und 15B ist eine Schnittansicht einer Halbleitervorrichtung 800 (mit der vergrabenen Oxidschicht 1310), die die aktiven Metallgates 1502 und 1504 aufweist, auf einer der verschiedenen Herstellungsstufen. Die Schnittansichten der 15A und 15B sind jeweils in einer Richtung entlang der Längsrichtung eines oder mehrerer Kanäle (die von den Finnenstrukturen gebildet werden) der Halbleitervorrichtung 800 erstellt.
  • Nach dem Herstellen des ILD 1406 können die Dummy-Gatestrukturen 1202 und 1204 und die (verbliebenen) Opferschichten 1002 gleichzeitig entfernt werden. Bei verschiedenen Ausführungsformen können die Dummy-Gatestrukturen 1202 und 1204 und die Opferschichten 1002 durch Aufbringen eines selektiven Ätzmittels (z. B. HCl) entfernt werden, während die Kanalschichten 1004 im Wesentlichen intakt bleiben. Nach dem Entfernen der Dummy-Gatestrukturen kann ein Gategraben erzeugt werden, der jeweilige Seitenwände jeder der Kanalschichten 1004 freilegt. Nach dem Entfernen der Opferschichten 1002 (wodurch der Gategraben weiter vergrößert werden kann) kann eine jeweilige Unter- und/oder Oberseite jeder der Kanalschichten 1004 freiliegen. Dadurch kann der gesamte Umfang jeder der Kanalschichten 1004 freiliegen. Dann werden die aktiven Gatestrukturen 1502 und 1504 so hergestellt, dass sie jede der Kanalschichten 1004 umschließen.
  • Die aktiven Gatestrukturen 1502 und 1504 weisen bei einigen Ausführungsformen jeweils ein Gatedielektrikum und ein Gatemetall (die der Übersichtlichkeit halber nicht dargestellt sind) auf. Das Gatedielektrikum kann jede der Kanalschichten 1004, z. B. die Ober- und die Unterseite und die Seitenwände, umschließen. Das Gatedielektrikum kann aus unterschiedlichen dielektrischen High-k-Materialien oder einem ähnlichen dielektrischen High-k-Material hergestellt werden. Beispiele für dielektrische High-k-Materialien sind ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon. Das Gatedielektrikum kann einen Stapel von mehreren dielektrischen High-k-Materialien aufweisen. Das Gatedielektrikum kann mit einem geeigneten Verfahren, wie zum Beispiel MBD, Atomlagenabscheidung (ALD), PECVD oder dergleichen, abgeschieden werden. Bei einigen Ausführungsformen kann das Gatedielektrikum optional eine im Wesentlichen dünne Oxidschicht (z. B. SiOx) umfassen, die eine Eigenoxidschicht sein kann, die auf der Oberfläche jeder der Kanalschichten 1004 hergestellt ist.
  • Das Gatemetall kann einen Stapel aus mehreren Metallschichten umfassen. Zum Beispiel kann das Gatemetall eine p-Austrittsarbeitsschicht, eine n-Austrittsarbeitsschicht, Multischichten davon oder eine Kombination davon umfassen. Die Austrittsarbeitsschicht kann auch als ein Austrittsarbeitsmetall bezeichnet werden. Beispielhafte p-Austrittsarbeitsmetalle können TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, andere geeignete p-Austrittsarbeitsmetalle oder Kombinationen davon sein. Beispielhafte n-Austrittsarbeitsmetalle können Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Austrittsarbeitsmetalle oder Kombinationen davon sein. Ein Austrittsarbeitswert ist mit der Materialzusammensetzung der Austrittsarbeitsschicht assoziiert, und daher wird das Material für die Austrittsarbeitsschicht so gewählt, dass ihre Austrittsarbeitswert so angepasst werden kann, dass eine Sollschwellenspannung Vt in der herzustellenden Vorrichtung erzielt wird. Die eine oder die mehreren Austrittsarbeitsschichten können durch CVD, physikalische Gasphasenabscheidung (PVD), ALD und/oder mit einem anderen geeigneten Verfahren abgeschieden werden.
  • Nach dem Herstellen der aktiven Gatestrukturen 1502 und 1504 kann eine Anzahl von GAA-FETs definiert (oder anderweitig hergestellt) werden. Zum Beispiel werden in den 15A und 15B ein erster GAA-FET 1510 und ein zweiter GAA-FET 1520 hergestellt. Der GAA-FET 1510 weist die aktive Gatestruktur 1502 auf, die die entsprechenden Kanalschichten 1004 und die S/D-Strukturen 1402 umschließt, die auf gegenüberliegenden Seiten der aktiven Gatestruktur 1502 angeordnet sind und funktionsfähig als ihr Gate (Gate-Anschluss) bzw. ihre Source/Drain (Source/Drain-Anschlüsse) dienen. In ähnlicher Weise weist der GAA-FET 1520 die aktive Gatestruktur 1504 auf, die die entsprechenden Kanalschichten 1004 und die S/D-Strukturen 1402 umschließt, die auf gegenüberliegenden Seiten der aktiven Gatestruktur 1504 angeordnet sind und funktionsfähig als ihr Gate (Gate-Anschluss) bzw. ihre Source/Drain (Source/Drain-Anschlüsse) dienen. Diese GAA-FETs können bei verschiedenen Ausführungsformen jeweils einzeln oder kollektiv als eine oder mehrere verschiedene Komponenten der SRAM-Vorrichtung 100 dienen, zum Beispiel als der Schalttransistor 306, die Transistoren 220 bis 270 jeder Speicherzelle 190 usw.
  • Entsprechend der Operation 720 ist 16A eine Schnittansicht einer Halbleitervorrichtung 800 (mit der vergrabenen Oxidschicht 902), die eine Anzahl von vorderseitigen Interconnect-Strukturen 1602, 1604, 1606 und 1608 aufweist, und 16B ist eine Schnittansicht einer Halbleitervorrichtung 800 (mit der vergrabenen Oxidschicht 1310), die die vorderseitigen Interconnect-Strukturen 1602 bis 1608 aufweist, auf einer der verschiedenen Herstellungsstufen. Die Schnittansichten der 16A und 16B sind jeweils in einer Richtung entlang der Längsrichtung eines oder mehrerer Kanäle (die von den Finnenstrukturen gebildet werden) der Halbleitervorrichtung 800 erstellt.
  • Die vorderseitigen Interconnect-Strukturen 1602 bis 1608 (die aus einem oder mehreren metallischen Materialien, z. B. Kupfer, hergestellt werden) können mit einem Single-Damascene-Prozess, einem Dual-Damascene-Prozess, einem reaktiven Ionenätzprozess oder anderen geeigneten Prozessen hergestellt werden. Zum Beispiel werden bei einem Damascene-Prozess in einem ILD ein oder mehrere Gräben/Öffnungen erzeugt, die dann mit einem oder mehreren metallischen Materialien aufgefüllt werden, um die vorderseitigen Interconnect-Strukturen 1602 bis 1608 herzustellen. Dieses ILD wird aus einem dielektrischen Material wie Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen hergestellt und kann mit einem geeigneten Verfahren wie CVD, PECVD oder FCVD abgeschieden werden.
  • Es versteht sich, dass die vorderseitigen Interconnect-Strukturen 1602 bis 1608 nur der Erläuterung dienen und somit die Halbleitervorrichtung 800 jede Anzahl von jeder der vorderseitigen Interconnect-Strukturen 1602 bis 1608 aufweisen kann, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Zum Beispiel kann die Halbleitervorrichtung 800 Folgendes aufweisen: eine Anzahl von vorderseitigen Interconnect-Strukturen 1602 (die Gate-Durchkontaktierungsstrukturen VG sein können, die eine aktive Gatestruktur mit einer oder mehreren vorderseitigen Metallleiterbahnen verbinden); eine Anzahl von vorderseitigen Interconnect-Strukturen 1604 (die Source/Drain-Interconnect-Strukturen MD sein können, die eine Source/Drain-Struktur über eine Gate-Durchkontaktierungsstruktur VD mit einer oder mehreren vorderseitigen Metallleiterbahnen verbinden); eine Anzahl von vorderseitigen Interconnect-Strukturen 1606 (die Gate-Durchkontaktierungsstrukturen VD sein können, die eine Source/Drain-Struktur über eine Source/Drain-Interconnect-Struktur MD mit einer oder mehreren vorderseitigen Metallleiterbahnen verbinden); und eine Anzahl von vorderseitigen Interconnect-Strukturen 1608 (die eine Mo-Leiterbahn sein können). Außerdem kann die Halbleitervorrichtung 800 eine Anzahl von Metallleiterbahnen (z. B. M1-Leiterbahnen, M2-Leiterbahnen und so weiter) aufweisen, die über der vorderseitigen Interconnect-Struktur 1608 angeordnet sind.
  • Bei verschiedenen Ausführungsformen können die vorderseitigen Interconnect-Strukturen 1602 bis 1608 einen entsprechenden GAA-FET mit einem oder mehreren anderen GAA-FETs elektrisch verbinden, um kollektiv als eine gewünschte Schaltungskomponente der SRAM-Vorrichtung 100 (z. B. als eine Speicherzelle, ein Logikgate usw.) zu funktionieren. Daher können diese vorderseitigen Interconnect-Strukturen 1602 bis 1608 jeweils so konfiguriert sein, dass sie ein Signal senden oder empfangen (oder anderweitig trassieren).
  • Bei einigen weiteren Ausführungsformen können einige dieser vorderseitigen Interconnect-Strukturen (z. B. die Mo-Leiterbahnen 1608) als ein Teil des Boost-Kondensators 304 (z. B. C1', C2', C3', C4' usw.) funktionieren, wie vorstehend unter Bezugnahme auf 5 dargelegt worden ist. Zum Beispiel können zwei benachbarte der Metallleiterbahnen in einer der vorderseitigen Metallisierungsschichten (z. B. die Mo-Leiterbahnen 1608, die in den 16A und 16B gezeigt sind) funktionsfähig als ein erster und ein zweiter Anschluss eines der Teilkondensatoren des Boost-Kondensators 304 dienen, sodass ein inneres elektrisches Feld entsteht (das sich von einem der Anschlüsse bis zu einem anderen erstreckt). Ein Teil des ILD, der zwischen diesen Metallleiterbahnen angeordnet ist, kann das elektrische Feld reduzieren und den entsprechenden kapazitiven Wert erhöhen.
  • Entsprechend der Operation 722 sind die 17A und 17B Schnittansichten einer Halbleitervorrichtung 800 (mit den vergrabenen Oxidschichten 902 bzw. 1310), bei der das Substrat 802 von seiner Rückseite gedünnt wird, auf einer der verschiedenen Herstellungsstufen. Die Schnittansichten der 17A und 17B sind jeweils in einer Richtung entlang der Längsrichtung eines oder mehrerer Kanäle (die von den Finnenstrukturen gebildet werden) der Halbleitervorrichtung 800 erstellt.
  • In dem Beispiel von 17A wird das Substrat 802 (das von Strichlinien umschlossen ist) von seiner Rückseite mit einem Polierprozess (z. B. einem CMP-Prozess) gedünnt. Der CMP-Prozess kann erst beendet werden, wenn die vergrabene Oxidschicht 902 freigelegt ist. In dem Beispiel von 17B wird das Substrat 802 (das von Strichlinien umschlossen ist) von seiner Rückseite mit einem Polierprozess (z. B. einem CMP-Prozess) gedünnt. Der CMP-Prozess kann erst beendet werden, wenn die vergrabene Oxidschicht 1310 freigelegt ist.
  • Entsprechend der Operation 724 ist 18A eine Schnittansicht einer Halbleitervorrichtung 800 (mit der vergrabenen Oxidschicht 902), die eine Anzahl von rückseitigen Interconnect-Strukturen 1802 und 1804 aufweist, und 18B ist eine Schnittansicht einer Halbleitervorrichtung 800 (mit der vergrabenen Oxidschicht 1310), die die rückseitigen Interconnect-Strukturen 1802 und 1804 aufweist, auf einer der verschiedenen Herstellungsstufen. Die Schnittansichten der 18A und 18B sind jeweils in einer Richtung entlang der Längsrichtung eines oder mehrerer Kanäle (die von den Finnenstrukturen gebildet werden) der Halbleitervorrichtung 800 erstellt.
  • Die rückseitigen Interconnect-Strukturen 1802 und 1804 (die aus einem oder mehreren metallischen Materialien, z. B. Kupfer, hergestellt werden) können mit einem Single-Damascene-Prozess, einem Dual-Damascene-Prozess, einem reaktiven Ionenätzprozess oder anderen geeigneten Prozessen hergestellt werden. Zum Beispiel werden bei einem Damascene-Prozess in einem ILD ein oder mehrere Gräben/Öffnungen erzeugt, die dann mit einem oder mehreren metallischen Materialien aufgefüllt werden, um die rückseitigen Interconnect-Strukturen 1802 und 1804 herzustellen. Dieses ILD wird aus einem dielektrischen Material wie Siliziumoxid, PSG, BSG, BPSG, USG oder dergleichen hergestellt und kann mit einem geeigneten Verfahren wie CVD, PECVD oder FCVD abgeschieden werden.
  • Es versteht sich, dass die rückseitigen Interconnect-Strukturen 1802 und 1804 nur der Erläuterung dienen und somit die Halbleitervorrichtung 800 jede Anzahl von jeder der rückseitigen Interconnect-Strukturen 1802 und 1804 aufweisen kann, ohne von dem Schutzumfang der vorliegenden Offenbarung abzuweichen. Zum Beispiel kann die Halbleitervorrichtung 800 Folgendes aufweisen: eine Anzahl von rückseitigen Interconnect-Strukturen 1802 (die rückseitige Durchkontaktierungsstrukturen BV sein können, die eine aktive Gatestruktur oder S/D-Struktur mit einer oder mehreren rückseitigen Metallleiterbahnen verbinden); und eine Anzahl von rückseitigen Interconnect-Strukturen 1804 (die BMo-Leiterbahnen sein können). Außerdem kann die Halbleitervorrichtung 800 eine Anzahl von Metallleiterbahnen (z. B. M1-Leiterbahnen, M2-Leiterbahnen und so weiter) aufweisen, die über der rückseitigen Interconnect-Struktur 1804 angeordnet sind.
  • Bei verschiedenen Ausführungsformen können einige dieser rückseitigen Interconnect-Strukturen (z. B. die BMo-Leiterbahnen 1804) als ein Teil des Boost-Kondensators 304 (z. B. C1, C2, C3, C4 usw.) funktionieren, wie vorstehend unter Bezugnahme auf 5 dargelegt worden ist. Zum Beispiel können zwei benachbarte der Metallleiterbahnen in einer der rückseitigen Metallisierungsschichten (z. B. die BMo-Leiterbahnen 1804, die in den 18A und 18B gezeigt sind) funktionsfähig als ein erster und ein zweiter Anschluss einer der Teilkondensatoren des Boost-Kondensators 304 dienen, sodass ein inneres elektrisches Feld entsteht (das sich von einem der Anschlüsse bis zu einem anderen erstreckt). Ein Teil des ILD, der zwischen diesen Metallleiterbahnen angeordnet ist, kann das elektrische Feld reduzieren und den entsprechenden kapazitiven Wert erhöhen.
  • Bei einem Aspekt der vorliegenden Offenbarung wird eine Speichervorrichtung offenbart. Die Speichervorrichtung weist Folgendes auf: eine Speicherzelle; eine Bitleitung, die mit der Speicherzelle verbunden ist; und einen Spannungsgenerator, der mit der Bitleitung verbunden ist und so konfiguriert ist, dass er eine negative Spannung für die Bitleitung bereitstellt. Der Spannungsgenerator weist einen Transistor; und einen ersten Kondensator mit einem ersten und einem zweiten Anschluss auf, die mit einem Drain bzw. einem Gate des Transistors elektrisch verbunden sind. Der Drain und das Gate des Transistors sind auf einer ersten Seite eines Substrats hergestellt, und der erste und der zweite Anschluss des ersten Kondensators sind auf einer zweiten Seite hergestellt, die der ersten Seite gegenüberliegt.
  • Bei einem weiteren Aspekt der vorliegenden Offenbarung wird eine Speichervorrichtung offenbart. Die Speichervorrichtung weist eine Speichermatrix auf, die auf einer Vorderseite eines Substrats hergestellt ist. Die Speichermatrix ist über eine Mehrzahl von Bitleitungen zugreifbar. Die Speichervorrichtung weist weiterhin einen Schalttransistor auf, der auf der Vorderseite des Substrats hergestellt ist. Der Schalttransistor ist funktionsfähig mit der Mehrzahl von Bitleitungen verbunden. Die Speichervorrichtung weist weiterhin einen ersten Kondensator auf, der auf einer Rückseite des Substrats hergestellt ist. Der erste Kondensator ist so konfiguriert, dass er in Reaktion auf ein Ausschalten des Schalttransistors einen Spannungspegel senkt, der an mindestens einer der Mehrzahl von Bitleitungen anliegt.
  • Bei einem noch weiteren Aspekt der vorliegenden Offenbarung wird ein Verfahren zum Herstellen von Speichervorrichtungen offenbart. Das Verfahren umfasst ein Herstellen, auf einer Vorderseite des Substrats, einer Mehrzahl von Speichertransistoren, die als eine Speichermatrix konfiguriert sind. Das Verfahren umfasst weiterhin ein Herstellen, auf der Vorderseite des Substrats, einer Mehrzahl von Bitleitungen, die funktionsfähig mit der Speichermatrix verbunden werden. Das Verfahren umfasst weiterhin ein Herstellen, auf der Vorderseite des Substrats, eines Schalttransistors, der funktionsfähig mit der Mehrzahl von Bitleitungen verbunden wird. Das Verfahren umfasst weiterhin ein Herstellen, auf einer Rückseite des Substrats, eines ersten Kondensators, der so konfiguriert ist, dass er einen Spannungspegel, der an mindestens einer der Mehrzahl von Bitleitungen anliegt, auf einen negativen Wert senkt.
  • Die hier verwendeten Begriffe „etwa“ und „ungefähr“ bedeuten im Allgemeinen ±10 % des angegebenen Werts. Zum Beispiel würde „etwa 5“ 0,45 bis 0,55 bedeuten, „etwa 10“ würde 9 bis 11 bedeuten, und „etwa 1000“ würde 900 bis 1100 bedeuten.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Offenbarung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Speichervorrichtung mit: einer Speicherzelle; einer Bitleitung, die mit der Speicherzelle verbunden ist; und einem Spannungsgenerator, der mit der Bitleitung verbunden ist und so konfiguriert ist, dass er eine negative Spannung für die Bitleitung bereitstellt, wobei der Spannungsgenerator Folgendes aufweist: einen Transistor, und einen ersten Kondensator mit einem ersten und einem zweiten Anschluss, die mit einem Drain bzw. einem Gate des Transistors elektrisch verbunden sind, wobei der Drain und das Gate des Transistors auf einer ersten Seite eines Substrats hergestellt sind und der erste und der zweite Anschluss des ersten Kondensators auf einer zweiten Seite hergestellt sind, die der ersten Seite gegenüberliegt.
  2. Speichervorrichtung nach Anspruch 1, wobei die Speicherzelle eine Mehrzahl von Speichertransistoren aufweist und die Bitleitung eine erste Metallleitung aufweist, wobei die Mehrzahl von Speichertransistoren und die erste Metallleitung auf der ersten Seite des Substrats hergestellt sind.
  3. Speichervorrichtung nach Anspruch 1 oder 2, wobei der erste und der zweite Anschluss des ersten Kondensators eine erste Metallleitung bzw. eine zweite Metallleitung aufweisen, wobei die erste und die zweite Metallleitung parallel zueinander angeordnet sind.
  4. Speichervorrichtung nach Anspruch 3, wobei die erste und die zweite Metallleitung jeweils eine Dicke von etwa 40 nm bis etwa 400 nm haben.
  5. Speichervorrichtung nach Anspruch 3 oder 4, wobei die erste und die zweite Metallleitung in einer gemeinsamen Metallisierungsschicht einer Mehrzahl von Metallisierungsschichten angeordnet sind, die auf der zweiten Seite des Substrats hergestellt sind.
  6. Speichervorrichtung nach Anspruch 5, wobei die gemeinsame Metallisierungsschicht näher an dem Substrat als eine andere Metallisierungsschicht ist.
  7. Speichervorrichtung nach Anspruch 5, wobei die gemeinsame Metallisierungsschicht durch zwei der Mehrzahl von Metallisierungsschichten von dem Substrat beabstandet ist.
  8. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Spannungsgenerator Folgendes aufweist: einen zweiten Kondensator mit einem ersten und einem zweiten Anschluss, die mit dem Drain bzw. dem Gate des Transistors elektrisch verbunden sind, wobei der erste und der zweite Anschluss des zweiten Kondensators auf der zweiten Seite des Substrats hergestellt sind; einen dritten Kondensator mit einem ersten und einem zweiten Anschluss, die mit dem Drain bzw. dem Gate des Transistors elektrisch verbunden sind, wobei der erste und der zweite Anschluss des dritten Kondensators auf der zweiten Seite des Substrats hergestellt sind; und einen vierten Kondensator mit einem ersten und einem zweiten Anschluss, die mit dem Drain bzw. dem Gate des Transistors elektrisch verbunden sind, wobei der erste und der zweite Anschluss des vierten Kondensators auf der zweiten Seite des Substrats hergestellt sind.
  9. Speichervorrichtung nach Anspruch 8, wobei der zweite Anschluss des ersten Kondensators und der erste Anschluss des zweiten Kondensators eine erste Metallleitung gemeinsam nutzen, der zweite Anschluss des zweiten Kondensators und der zweite Anschluss des dritten Kondensators eine zweite Metallleitung gemeinsam nutzen, und der erste Anschluss des dritten Kondensators und der erste Anschluss des vierten Kondensators eine dritte Metallleitung gemeinsam nutzen, und/oder in Reaktion auf ein Ausschalten des Transistors die negative Spannung an dem Drain des Transistors anliegt.
  10. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei der Spannungsgenerator einen zweiten Kondensator mit einem ersten und einem zweiten Anschluss aufweist, die mit dem Drain bzw. dem Gate des Transistors elektrisch verbunden sind, wobei der erste und der zweite Anschluss des zweiten Kondensators auf der ersten Seite des Substrats hergestellt sind.
  11. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei der erste und der zweite Anschluss des ersten Kondensators eine erste Metallleitung bzw. eine zweite Metallleitung aufweisen, und der erste und der zweite Anschluss des zweiten Kondensators eine dritte Metallleitung bzw. eine vierte Metallleitung aufweisen, wobei die erste und die zweite Metallleitung jeweils eine erste Dicke haben und die dritte und die vierte Metallleitung jeweils eine zweite Dicke haben, die wesentlich kleiner als die erste Dicke ist.
  12. Speichervorrichtung mit: einer Speichermatrix, die auf einer Vorderseite eines Substrats hergestellt ist, wobei auf die Speichermatrix über eine Mehrzahl von Bitleitungen zugreifbar ist; einem Schalttransistor, der auf der Vorderseite des Substrats hergestellt ist, wobei der Schalttransistor funktionsfähig mit der Mehrzahl von Bitleitungen verbunden ist; und einem ersten Kondensator, der auf einer Rückseite des Substrats hergestellt ist, wobei der erste Kondensator so konfiguriert ist, dass er in Reaktion auf ein Ausschalten des Schalttransistors einen Spannungspegel senkt, der an mindestens einer der Mehrzahl von Bitleitungen anliegt.
  13. Speichervorrichtung nach Anspruch 12, die weiterhin einen zweiten Kondensator aufweist, der auf der Vorderseite des Substrats hergestellt ist, wobei der zweite Kondensator mit dem ersten Kondensator elektrisch parallel geschaltet ist.
  14. Speichervorrichtung nach Anspruch 12 oder 13, wobei ein erster Anschluss und ein zweiter Anschluss des ersten Kondensators eine erste Metallleitung bzw. eine zweite Metallleitung aufweisen, wobei die erste und die zweite Metallleitung zueinander parallel angeordnet sind.
  15. Speichervorrichtung nach Anspruch 14, wobei die erste und die zweite Metallleitung jeweils eine Dicke haben, die gleich oder größer als etwa 40 nm ist.
  16. Speichervorrichtung nach einem der Ansprüche 12 bis 15, wobei ein erster Anschluss und ein zweiter Anschluss des ersten Kondensators mit einem Drain bzw. einem Gate des Schalttransistors verbunden sind.
  17. Speichervorrichtung nach einem der Ansprüche 12 bis 16, wobei der Spannungspegel so konfiguriert ist, dass er auf unter 0 V abgesenkt wird.
  18. Verfahren zum Herstellen von Speichervorrichtungen, umfassend: Herstellen, auf einer Vorderseite eines Substrats, einer Mehrzahl von Speichertransistoren, die als eine Speichermatrix konfiguriert sind; Herstellen, auf der Vorderseite des Substrats, eines Schalttransistors; Herstellen, auf der Vorderseite des Substrats, einer Mehrzahl von Bitleitungen, die funktionsfähig mit der Speichermatrix verbunden werden, wobei der Schalttransistor funktionsfähig mit der Mehrzahl von Bitleitungen verbunden wird; und Herstellen, auf einer Rückseite des Substrats, eines ersten Kondensators, der so konfiguriert ist, dass er einen Spannungspegel, der an mindestens einer Bitleitung der Mehrzahl von Bitleitungen anliegt, auf einen negativen Wert senkt.
  19. Verfahren nach Anspruch 18, wobei der Schritt des Herstellens eines ersten Kondensators weiterhin ein Herstellen einer ersten und einer zweiten Metallleitung umfasst, die zueinander parallel angeordnet werden.
  20. Verfahren nach Anspruch 18 oder 19, das weiterhin ein Herstellen, auf der Vorderseite des Substrats, eines zweiten Kondensators umfasst, der mit dem ersten Kondensator elektrisch parallel geschaltet wird.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11521676B2 (en) * 2020-04-30 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with asymmetric interconnection
US20240038297A1 (en) * 2022-07-27 2024-02-01 Arm Limited Buried Metal Techniques

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10229731B1 (en) * 2017-10-11 2019-03-12 Arm Ltd. Method, system and circuit for staggered boost injection
US20190164581A1 (en) * 2017-11-30 2019-05-30 Sandisk Technologies Llc Sense amplifier with comparison node biasing for non-volatile memory
CN111179990B (zh) * 2019-12-31 2021-07-27 展讯通信（上海）有限公司 写操作辅助电路
US20230180482A1 (en) * 2021-12-07 2023-06-08 Intel Corporation Three-dimensional nanoribbon-based hysteretic memory

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