DE102013103057B4 - Halbleitervorrichtung mit FinFETs mit zweistufigen Finnen - Google Patents

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Abstract

Halbleitervorrichtung (100), welche Folgendes umfasst:
ein Isolationsgebiet (106), welches über einem Substrat (102) gebildet ist;
eine umgekehrt T-förmige Finne, welche über dem Substrat (102) gebildet ist, wobei:
- ein unterer Bereich (162, 164, 166, 168) der umgekehrt T-förmigen Finne von dem Isolationsgebiet (106) eingeschlossen ist; und
- ein oberer Bereich (152, 154, 156, 158) der umgekehrt T-förmigen Finne über eine obere Fläche des Isolationsgebiets (106) hervorsteht und wobei die umgekehrt T-förmige Finne Folgendes umfasst:
- einen Kanal, welcher zwischen ein erstes Drain-/Source-Gebiet und ein zweites Drain-/Source-Gebiet verbunden ist; und
- eine Gate-Elektrode (922, 924, 926, 1122, 1124, 1322, 1324, 1522, 1524, 1722, 1724,1726), welche den Kanal der umgekehrt T-förmigen Finne einhüllt,
wobei die umgekehrt T-förmige Finne eine erste Stufe (152, 154, 156, 158) und eine zweite Stufe (162, 164, 166, 168) umfasst; und
wobei die erste Stufe (152, 154, 156, 158) auf die zweite Stufe (112, 162, 164, 166, 168) gestapelt ist,
wobei die umgekehrt T-förmige Finne ein erstes Trapez (152, 154, 156, 158) und ein zweites Trapez (162, 164, 166, 168) aufweist, wobei das erste Trapez (152, 154, 156, 158) auf das zweite Trapez (162, 164, 166, 168) gestapelt ist.

Description

  • HINTERGRUND
  • Die Halbleiterindustrie hat aufgrund kontinuierlicher Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerständen, Kondensatoren, etc.) ein schnelles Wachstum erfahren. Zum großen Teil rührt diese Verbesserung bei der Integrationsdichte von wiederholten Reduzierungen bei der minimalen Größe von Merkmalen her, wodurch mehr Komponenten auf eine gegebene Fläche integriert werden können. Allerdings kann die verringerte Merkmalsgröße zu einem größeren Leckstrom führen. Während die Nachfrage nach immer kleineren elektronischen Vorrichtungen in letzter Zeit zugenommen hat, nahm das Bedürfnis nach dem Reduzieren des Leckstroms von Halbleitervorrichtungen zu.
  • In einem komplementären Metalloxidhalbleiter-(complementary metal oxide semiconductor - CMOS)-Feldeffekttransistor (FET) umfassen aktive Gebiete ein Drain, ein Source, ein Kanalgebiet, welches zwischen das Drain und das Source verbunden ist, und ein Gate auf dem Kanal, um den An- und Aus-Zustand des Kanalgebiets zu steuern. Wenn die Gate-Spannung größer als eine Schwellspannung ist, wird ein leitfähiger Kanal zwischen dem Drain und dem Source hergestellt. Im Ergebnis wird es ermöglicht, dass sich Elektronen oder Löcher zwischen dem Drain und dem Source bewegen. Andererseits ist der Kanal, wenn die Gate-Spannung kleiner als die Schwellspannung ist, im Idealfall abgeschnitten und es fließen keine Elektronen oder Löcher zwischen dem Drain und dem Source. Wenn die Halbleitervorrichtungen allerdings weiter schrumpfen, kann das Gate aufgrund des Kurzkanal-Leckeffekts das Kanalgebiet, insbesondere den Bereich des Kanalgebiets, welcher weit entfernt von dem Gate ist, nicht vollständig steuern. Nachdem Halbleitervorrichtungen in tiefe Sub-30-Nanometer-Dimensionen skaliert sind, kann die entsprechende kurze Kanallänge konventioneller planarer Transistoren in der Konsequenz zu einem Unvermögen des Gates führen, das Kanalgebiet im Wesentlichen auszuschalten.
  • Während sich die Halbleitertechnologien weiterentwickeln, sind Finnen-Feldeffekttransistoren (fin field effect transistors - FinFETs) als eine effektive Alternative für ein weiteres Reduzieren des Leckstroms in Halbleitervorrichtungen hervorgetreten. In einem FinFET steht ein aktives Gebiet einschließlich dem Drain, dem Kanalgebiet und dem Source von der Oberfläche des Halbleitersubstrats, auf welchem sich der FinFET befindet, hervor. Das aktive Gebiet des FinFET, wie beispielsweise eine Finne, ist in einer Querschnittsansicht von rechteckiger Form. Zusätzlich hüllt die Gate-Struktur des FinFETs das aktive Gebiet auf drei Seiten wie ein auf den Kopf gestelltes U ein. Im Ergebnis wurde die Steuerung des Kanals durch die Gate-Struktur stärker. Der Kurzkanal-Leckeffekt konventioneller planarer Transistoren wurde verringert. Tatsächlich kann die Gate-Struktur, wenn der FinFET ausgeschaltet ist, den Kanal besser steuern, um den Leckstrom zu verringern.
  • Die Druckschrift US 2011 / 0 210 404 A1 beschreibt ein Verfahren zur Herstellung einer integrierten Schaltungsstruktur, umfassend: Bereitstellen eines Wafers mit einem Substrat und einer Halbleiterfinne auf einer Hauptoberfläche des Substrats; und Durchführen eines Abscheidungsschritts, um eine Epitaxieschicht auf einer oberen Oberfläche und Seitenwänden der Halbleiterfinne epitaktisch zu züchten. Die Epitaxieschicht enthält ein Halbleitermaterial. Ein Ätzschritt wird dann durchgeführt, um einen Teil der Epitaxieschicht zu entfernen, wobei ein verbleibender Teil der Epitaxieschicht auf der oberen Oberfläche und den Seitenwänden der Halbleiterfinne verbleibt.
    Die Druckschrift US 2008 / 0 296 667 A1 beschreibt eine Halbleitervorrichtung mit einem aktiven Finnenbereich mit einer sich verjüngenden Seitenfläche, einer Gateelektrode, die einen Seitenflächenbedeckungsabschnitt, welcher einen Teil der Seitenfläche des aktiven Finnenbereichs bedeckt, und einen oberen Oberflächenbedeckungsabschnitt aufweist, welcher einen Teil einer oberen Oberfläche des aktiven Finnenbereichs bedeckt, und einem Source-Bereich und einem Drain-Bereich, die in dem aktiven Finnenbereich gebildet sind. In mindestens einem Teil des Seitenflächenabdeckungsabschnitts der Gateelektrode ist die Breite an ihrer Unterseite breiter als an ihrer Oberseite.
    Die Druckschrift US 2007 / 0 114 612 A1 beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung mit sowohl einem MCFET als auch einem FinFET auf einem gemeinsamen Substrat. Eine erste Hartmaskenstruktur und eine zweite Hartmaskenstruktur werden auf einem Substrat gebildet, wobei die zweite Hartmaskenstruktur eine kleinere Breite in horizontaler Richtung aufweist als die erste Hartmaskenstruktur, und die zweite Hartmaskenstruktur von der ersten Hartmaskenstruktur beabstandet ist. Das Substrat wird teilweise unter Verwendung der ersten Hartmaskenstruktur und der zweiten Hartmaskenstruktur als Ätzmasken entfernt und bildet eine vorläufige Mehrfachfinnenstruktur unterhalb der ersten Hartmaskenstruktur und eine Einzelfinnenstruktur unterhalb der zweiten Hartmaskenstruktur. Ein konkaver Teil wird in der vorläufigen Mehrfachfinnenstruktur gebildet, um eine Mehrfachfinnenstruktur zu bilden.
    Die Druckschrift US 2009 / 0 061 580 A1 beschreibt ein Verfahren zur Herstellung einer FinFET-Vorrichtung. Eine Hartmaskenschicht wird auf einem aktiven Bereich eines Halbleitersubstrats gebildet. Ein Teil der Hartmaskenschicht wird geätzt, um eine Aussparung zu bilden. Eine konforme Gate-definierende Schicht wird auf der Aussparung abgeschieden und ein Neigungswinkel-Ionenimplantationsprozess wird durchgeführt. Ein Teil der Gate-Definitionsschicht wird entfernt, um eine Finnenstruktur zu definieren. Die Finnenstruktur wird dann auf die Hartmaskenschicht übertragen. Die strukturierte Hartmaskenschicht mit der Finnenstruktur wird als eine Ätzmaske verwendet und das Halbleitersubstrat wird geätzt, um eine Finnenstruktur zu bilden.
    Die Druckschrift US 2005 / 0 156 202 A1 beschreibt einen FinFET-Transistor eines mindestens pentaseitigen Kanaltyps. Der FinFET-Transistor umfasst eine Basis, einen Halbleiterkörper, der auf der Basis ausgebildet ist, wobei der Körper in einer langen Dimension angeordnet ist, um Source/Drain-Bereiche zu haben, die einen Kanalbereich, mindestens den Kanal im Querschnitt quer zur langen Dimension umfassen, mit mindestens fünf ebenen Oberflächen über der Basis; einen Gate-Isolator im Kanalbereich des Körpers; und eine Gateelektrode, die auf dem Gate-Isolator gebildet ist.
    Die Druckschrift US 2007 / 0 048 947 A1 beschreibt eine Halbleiterfinnenkonstruktion in FinFET-Vorrichtungen aufweisend einen oberen Bereich und einen unteren Bereich, wobei der obere Bereich mit vertikalen Seitenwänden und der untere Bereich mit geneigten Seitenwänden ausgebildet ist, um einen breiteren Basisabschnitt zu erzeugen. Die Halbleiterfinnenkonstruktion umfasst einen horizontalen Stufenbereich an der Grenzfläche zwischen dem oberen Bereich und dem unteren Bereich. Halbleiterfinnen weisen diese Doppelkonstruktion auf und enthalten verschiedene Kombinationen von Isoliermaterialien wie Siliziumdioxid und/oder Siliziumnitrid zur Bildung von Strukturen mit flacher Grabenisolation zwischen benachbarten Halbleiterfinnen.
    Die Druckschrift US 2008 / 0 296 702 A1 beschreibt eine Halbleiterstruktur aufweisend ein Halbleitersubstrat; und einen ersten Fin-Feldeffekttransistor (FinFET) und einen zweiten FinFET an einer Oberfläche des Halbleitersubstrats. Der erste FinFET weist eine erste Finne auf; und eine erste Gateelektrode über einer oberen Oberfläche und Seitenwänden der ersten Finne. Der zweite FinFET enthält eine zweite Finne, die durch einen Finnenraum von der ersten Finne beabstandet ist; und eine zweite Gateelektrode über einer oberen Oberfläche und Seitenwänden der zweiten Finne. Die zweite Gateelektrode ist elektrisch von der ersten Gateelektrode getrennt. Die erste und die zweite Gateelektrode weisen eine Gatehöhe auf, die größer als etwa die Hälfte des Finnenraums ist.
  • Figurenliste
  • Für ein vollständigeres Verständnis der vorliegenden Offenbarung und deren Vorteilen wird nun auf die folgenden Beschreibungen zusammen mit den beigefügten Zeichnungen Bezug genommen, in welchen:
    • 1 eine Querschnittsansicht von Kanalgebieten von FinFETs mit einem umgekehrt T-förmigen Kanalgebiet gemäß einer Ausführungsform zeigt;
    • 2 eine Querschnittsansicht von Kanalgebieten von FinFETs mit einer umgekehrt T-förmigen Finne gemäß einer anderen Ausführungsform zeigt;
    • 3 - 8 ein Verfahren zum Herstellen eines FinFET mit einer umgekehrt T-förmigen Finne gemäß einer Ausführungsform zeigen;
    • 3 eine Maskenschicht, welche über einem Halbleitersubstrat gebildet ist, gemäß einer Ausführungsform zeigt;
    • 4 die in 3 gezeigte Halbleitervorrichtung zeigt, nachdem ein Ätzprozess auf die Halbleitervorrichtung angewendet wurde;
    • 5 die in 4 gezeigte Halbleitervorrichtung zeigt, nachdem die Maskenschicht entfernt wurde;
    • 6 die in 5 gezeigte Halbleitervorrichtung zeigt, nachdem eine zweite Maskenschicht gemäß einer Ausführungsform aufgebracht wurde;
    • 7A die in 6 gezeigte Halbleitervorrichtung zeigt, nachdem ein Ätzprozess gemäß einer Ausführungsform angewandt wurde;
    • 7B einen ersten Schritt eines anderen Verfahrens zum Herstellen der in 7A gezeigten Vertiefung gemäß einer Ausführungsform zeigt;
    • 7C einen zweiten Schritt eines anderen Verfahrens zum Herstellen der in 7A gezeigten Vertiefung gemäß einer Ausführungsform zeigt;
    • 8 die in 7A gezeigte Halbleitervorrichtung zeigt, nachdem ein dielektrisches Material in die Öffnungen zwischen zwei benachbarte Finnen gemäß einer Ausführungsform gefüllt wurde;
    • 9 eine Aufsicht und eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform zeigt;
    • 10 eine Querschnittsansicht von Drain-/Source-Gebieten von FinFETs mit einer umgekehrt T-förmigen Finne gemäß einer Ausführungsform zeigt;
    • 11 eine Aufsicht und eine Querschnittsansicht von Kanalgebieten von FinFETs gemäß einer anderen Ausführungsform zeigt;
    • 12 eine Querschnittsansicht von Drain-/Source-Gebieten von FinFETs mit zwei Finnenlinien auf einer zweiten Stufe der Finnenstruktur gemäß einer Ausführungsform zeigt;
    • 13 eine Querschnittsansicht von Kanalgebieten von FinFETs gemäß einer anderen Ausführungsform zeigt;
    • 14 eine Querschnittsansicht der Drain-/Source-Gebiete der in 13 gezeigten FinFETs gemäß einer Ausführungsform zeigt;
    • 15 eine Querschnittsansicht von Kanalgebieten von FinFETs gemäß einer anderen Ausführungsform zeigt;
    • 16 eine Querschnittsansicht der Drain-/Source-Gebiete der in 15 gezeigten FinFETs zeigt;
    • 17 eine Querschnittsansicht von Kanalgebieten von FinFETs gemäß einer anderen Ausführungsform zeigt;
    • 18 eine Querschnittsansicht der Drain-/Source-Gebiete der in 17 gezeigten FinFETs gemäß einer Ausführungsform zeigt;
    • 19 ein Schaltungsdiagramm einer 6T-SRAM-Zelle gemäß einer Ausführungsform zeigt;
    • 20 ein Layout-Diagramm für die in 19 dargestellte SRAM-Zelle gemäß einer Ausführungsform zeigt;
    • 21 eine andere Querschnittsansicht der SRAM-Zelle gemäß einer Ausführungsform zeigt;
    • 22 eine Querschnittsansicht der Drain-/Source-Gebiete einer SRAM-Zelle gemäß einer Ausführungsform zeigt;
    • 23 eine Aufsicht und eine Querschnittsansicht einer SRAM-Zelle gemäß einer anderen Ausführungsform zeigt;
    • 24 eine andere Querschnittsansicht der SRAM-Zelle gemäß einer Ausführungsform zeigt; und
    • 25 eine Querschnittsansicht von Drain-/Source-Gebieten einer SRAM-Zelle gemäß einer Ausführungsform zeigt.
  • Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Merkmale, wenn nichts anderes angegeben ist. Die Figuren sind gezeichnet, um die relevanten Aspekte der verschiedenen Ausführungsformen zu illustrieren, und sind nicht notwendigerweise maßstabsgerecht gezeichnet.
  • DETAILLIERTE BESCHREIBUNG VERANSCHAULICHENDER AUSFÜHRUNGSFORMEN
  • Das Herstellen und Verwenden der vorliegenden Ausführungsformen sind unten im Detail beschrieben. Es sollte allerdings anerkannt werden, dass die vorliegende Offenbarung viele anwendbare erfinderische Konzepte bereitstellt, welche in einem breiten Spektrum spezifischer Zusammenhänge verkörpert sein können. Die beschriebenen spezifischen Ausführungsformen stellen nur veranschaulichend spezifische Möglichkeiten dar, die Ausführungsformen der Offenbarung herzustellen und zu verwenden, und beschränken den Umfang der Offenbarung nicht.
  • Die vorliegende Offenbarung wird mit Bezug auf Ausführungsformen in einem spezifischen Zusammenhang, einem Finnen-Feldeffekttransistor (FinFET) mit einem umgekehrt T-förmigen Kanalgebiet beschrieben. Die Ausführungsformen der Offenbarung können jedoch auch auf eine Vielfalt von Halbleitervorrichtungen angewandt werden. Hiernach werden verschiedene Ausführungsformen im Detail mit Bezugnahme auf die beigefügten Zeichnungen beschrieben.
  • 1 zeigt eine Querschnittsansicht von Kanalgebieten von FinFETs mit einem umgekehrt T-förmigen Kanalgebiet gemäß einer Ausführungsform. Die Halbleitervorrichtung 100 kann vier FinFETs umfassen, welche über einem Substrat 102 gebildet sind. Das Substrat 102 kann ein Siliziumsubstrat sein. Alternativ kann das Substrat 102 ein oder mehrere andere Halbleitermaterialien, wie beispielsweise Germanium, Verbundhalbleitermaterialien wie beispielsweise Siliziumcarbid, Galliumarsenid, Indiumarsenid, Indiumphosphid usw. umfassen. Gemäß einer Ausführungsform kann das Substrat 102 eine kristalline Struktur aufweisen. Gemäß einer anderen Ausführungsform kann das Substrat 102 ein Silizium-auf-Isolator-(silicon-on-insulator - SOI)-Substrat sein.
  • Jeder in 1 gezeigte FinFET hat in einer Querschnittsansicht des Kanalgebiets eine umgekehrte T-Form. Im größeren Detail umfasst jede umgekehrt T-förmige Finne wie in 1 gezeigt ein oberes Rechteck (z.B. obere Rechtecke 122, 124, 126 und 128), welche über einem unteren Rechteck (z.B. untere Rechtecke 112, 114, 116 und 118) gestapelt sind.
  • Die Breite der oberen Rechtecke ist als W1 bezeichnet und die Breite des unteren Rechtecks ist als W2 bezeichnet. Die tatsächlichen Dimensionen von W1 und W2 werden durch die Design-Regeln und die Skala des verwendeten Halbleiterprozesses bestimmt. Gemäß einer Ausführungsform kann das Verhältnis von W2 zu W1 größer als oder gleich 1,5 sein. Ein vorteilhaftes Merkmal dessen, ein breiteres unteres Rechteck zu haben, ist, dass der Quellwiderstand des FinFET verbessert wird, da die größere Breite des unteren Rechtecks dazu beiträgt, den Quellwiderstand zu verringern.
  • Um eine Transistor-Schwelleneinstellung, ein Anti-Durchgreifen (anti-punch through) und eine Wannenisolation zu verbessern, können der obere Bereich des oberen Rechtecks (z.B. Rechteck 122) und der obere Bereich des unteren Rechtecks (z.B. Rechteck 112) verschiedene Dotierkonzentrationen aufweisen. Zum Beispiel kann der obere Bereich des Rechtecks 112 eine höhere Dotierkonzentration als der obere Bereich des Rechtecks 122 aufweisen.
  • Wie in 1 gezeigt, sind die umgekehrt T-förmigen Finnen teilweise von einem Isolationsgebiet 106 eingeschlossen. Im größeren Detail sind die unteren Rechtecke (z.B. unteres Rechteck 112) in das Isolationsgebiet 106 eingebettet. Gemäß einer Ausführungsform kann die Isolation 106 durch das Verwenden einer Flachgrabenisolations-(shallow trench isolation - STI)-Struktur implementiert sein.
  • Die STI-Strukturen (z.B. das Isolationsgebiet 106) können durch das Verwenden geeigneter Techniken einschließlich Photolithografie und Ätzprozessen hergestellt sein. Insbesondere können die Photolithografie- und Ätzprozesse ein Abscheiden eines üblicherweise verwendeten Maskenmaterials wie beispielsweise eines Photolacks über dem Substrat 102, ein Belichten des Maskenmaterials mit einem Muster und ein Ätzen des Substrats 102 gemäß dem Muster umfassen. Auf diese Weise können im Ergebnis mehrere Öffnungen gebildet werden. Die Öffnungen werden dann mit einem oder mehreren dielektrischen Materialen gefüllt, um die STI-Strukturen (z.B. das Isolationsgebiet 106) zu bilden. Ein chemisch-mechanischer Polier-(chemical mechanical polishing - CMP)-Prozess wird dann ausgeführt, um überschüssige Bereiche der dielektrischen Materialien zu entfernen und die verbleibenden Bereiche sind das Isolationsgebiet 106.
  • Ein vorteilhaftes Merkmal dessen, eine umgekehrt T-förmige Finne zu haben, ist, dass eine umgekehrt T-förmige Finne eine größere Angriffsfläche für ihre entsprechenden Kontaktstopfen bereitstellt. Im Ergebnis kann der Kontaktwiderstand verringert werden. Ein derart verringerter Kontaktwiderstand trägt dazu bei, die Geschwindigkeit und die Funktion des FinFET mit einer umgekehrt T-förmigen Finne zu verbessern.
  • 2 zeigt eine Querschnittsansicht von Kanalgebieten von FinFETs mit einer umgekehrt T-förmigen Finne gemäß einer anderen Ausführungsform. Die Struktur der Halbleitervorrichtung 150 ist der Struktur der Halbleitervorrichtung 100, die in 1 gezeigt ist, ähnlich, bis darauf, dass die Finne durch zwei trapezförmige Gebiete gebildet ist. Die Querschnittsansicht der Kanalgebiete zeigt, dass jede Finne ein oberes trapezförmiges Gebiet (z.B. 152, 154, 156 und 158) umfasst, welche auf einem unteren trapezförmigen Gebiet (z.B. 162, 164, 166 und 168) gestapelt ist. Gemäß einer Ausführungsform ist ein unterer Innenwinkel der oberen trapezförmigen Gebiete (z.B. des oberen trapezförmigen Gebiets 152) in einem Bereich von etwa 84 Grad bis etwa 90 Grad. Auf ähnliche Weise kann der untere Innenwinkel der unteren trapezförmigen Gebiete (z.B. des unteren trapezförmigen Gebiets 162) in einem Bereich von etwa 60 Grad bis etwa 84 Grad sein.
  • Es sollte angemerkt werden, dass die in 2 gezeigte Finnenform lediglich ein Beispiel ist, welches den Umfang der Ansprüche nicht unangemessen beschränken sollte. Der Fachmann würde viele Variationen, Alternativen und Modifikationen erkennen. Zum Beispiel kann entweder der obere Bereich oder der untere Bereich aufgrund von Verarbeitungs- und Betriebsvariationen eine Form aufweisen, welche einem Trapez oder einem Rechteck ähnlich ist. Ein Fachmann wird anerkennen, dass eine Finnenstruktur, welche eine geringe Formvariation aufweist, innerhalb der Umfangs der vorliegenden Offenbarung liegen soll.
  • 3 - 8 zeigen ein Verfahren zum Herstellen eines FinFET mit einer umgekehrt T-förmigen Finne gemäß einer Ausführungsform. 3 zeigt eine Maskenschicht, welche gemäß einer Ausführungsform über einem Halbleitersubstrat gebildet ist. Eine Maskenschicht 302 kann aus einem Photolackmaterial hergestellt sein. Das Photolackmaterial wird über dem Substrat 102 unter Verwendung geeigneter Techniken wie beispielsweise Spin-Beschichtung (spin coating) usw. abgeschieden. Wie in 3 gezeigt, wird die Maskenschicht 302 gemäß einem ersten Finnenprofil bemustert. Bezug nehmend auf 1 wird das erste Finnenprofil dazu verwendet, die horizontale Ausdehnung des unteren Bereichs der Finnenstruktur (z.B. des unteren Rechtecks 112), welche in 1 gezeigt ist, zu definieren.
  • Nachdem die Maskenschicht 302 bemustert wurde, können vier Photolackmaterialgebiete auf dem Substrat 102 gebildet sein. Das verbleibende Photolackmaterial der Maskenschicht 302 trägt dazu bei, zu verhindern, dass das Substrat unter der Maskenschicht 302 während des unten mit Bezug auf 4 beschriebenen Ätzprozesses weggeätzt wird.
  • 4 zeigt die in 3 gezeigte Halbleitervorrichtung, nachdem ein Ätzprozess auf die Halbleitervorrichtung angewandt wurde. Ein Ätzprozess, wie beispielsweise ein anisotropes Ätzen wird auf die Halbleitervorrichtung 300 angewandt. Gemäß dem in 3 gezeigten Muster werden die belichteten Bereiche des Substrats 102 im Ergebnis entfernt. Wie in 4 gezeigt ist, führt der Ätzprozess zu mehreren Öffnungen 402 in dem Substrat 102.
  • 5 zeigt die in 4 gezeigte Halbleitervorrichtung, nachdem die Maskenschicht entfernt wurde. Das verbleibende Photolackmaterial der Maskenschicht kann unter Verwendung geeigneter Techniken entfernt werden. Zum Beispiel können verschiedene Lösungsmittel auf die (in 4 gezeigte) Maskenschicht angewendet werden, um das verbleibende Photolackmaterial zu entfernen. Wie in 5 gezeigt ist, gibt es vier Siliziumfinnen, welche über dem Substrat 102 hervorstehen. Die in 5 gezeigten Siliziumfinnen definieren ein erstes Finnenprofil für die in 1 gezeigten FinFETs.
  • 6 zeigt die in 5 gezeigte Halbleitervorrichtung, nachdem eine zweite Maskenschicht gemäß einer Ausführungsform aufgebracht wurde. Die zweite Maskenschicht 602 ist aus einem Photolackmaterial gebildet. Die zweite Maskenschicht 602 wird gemäß der Form des in 1 gezeigten Isolationsgebiets bemustert.
  • 7A zeigt die in 6 gezeigte Halbleitervorrichtung, nachdem ein Ätzprozess gemäß einer Ausführungsform angewendet wurde. Ein Ätzprozess, wie beispielsweise ein anisotropes Ätzen wird auf die Halbleitervorrichtung 300 angewendet. Gemäß dem in 6 gezeigten Muster werden die belichteten Bereiche des Substrats 102 im Ergebnis entfernt. Zusätzlich wird der Ätzprozess so gesteuert, dass die belichteten Bereiche des Substrats 102 weggeätzt werden, um eine Vertiefung mit einer Tiefe d1 zu bilden. Gemäß einer Ausführungsform ist d1 kleiner als 600 Å. Wie in 7A gezeigt ist, definiert der Ätzprozess die Form des Isolationsgebiets zwischen zwei benachbarten Finnen.
  • Während 7A ein Verfahren zum Herstellen der Vertiefung zeigt, sollte angemerkt werden, dass mehrere Verfahren angewendet werden können, um eine Vertiefung in dem Silizium zu bilden, um die umgekehrt T-förmige Finne zu bilden. Zum Beispiel kann in 7B eine dielektrische Schicht 702 in den in 6 gezeigten Öffnungen gebildet werden. Die dielektrische Schicht 702 kann poliert werden, so dass die obere Fläche der dielektrischen Schicht 702 koplanar mit der oberen Fläche der Siliziumfinnen ist. Dann wird eine Maskenschicht auf den Siliziumfinnen gebildet und gemäß der Form der in 7A gezeigten Vertiefung bemustert.
  • 7C zeigt die in 7B gezeigte Halbleitervorrichtung, nachdem ein Ätzprozess gemäß einer Ausführungsform angewendet wurde. Ein Ätzprozess wie beispielsweise ein anisotropes Ätzen wird auf die Halbleitervorrichtung 300 angewendet. Gemäß dem in 7B gezeigten Muster werden die belichteten Gebiete des Substrats 102 im Ergebnis entfernt. Der Ätzprozess wird so gesteuert, dass die belichteten Bereiche des Substrats 102 weggeätzt werden, um eine Vertiefung mit einer Tiefe d1 zu bilden. Gemäß einer Ausführungsform ist d1 kleiner als 600 Å. Die dielektrische Schicht 702 kann unter Verwendung geeigneter Techniken entfernt werden, wodurch die umgekehrt T-förmigen Finnen zurückbleiben.
  • 8 zeigt die in 7A gezeigte Halbleitervorrichtung, nachdem gemäß einer Ausführungsform ein dielektrisches Material in die Öffnungen zwischen zwei benachbarte Finnen gefüllt wurde. Die in 7A gezeigten Öffnungen werden mit einem oder mehreren dielektrischen Materialien gefüllt, um das Isolationsgebiet zu bilden. Ein chemisch-mechanischer Polier-(CMP)-Prozess wird dann ausgeführt, um überschüssige Bereiche des dielektrischen Materials zu entfernen.
  • Der Bildungsprozess des in 8 gezeigten FinFET kann ein Bilden einer oder mehrerer Vertiefungen in dem Isolationsgebiet 106 umfassen, so dass die resultierende obere Fläche des Isolationsgebiets 106 niedriger als die obere Fläche des oberen Bereichs der umgekehrt T-förmigen Finne ist. Ein (nicht gezeigtes) Gate-Gebiet wird den Bereich der umgekehrt T-förmigen Finne, welches höher als die obere Fläche des Isolationsgebiets 106 ist, einhüllen, um einen FinFET zu bilden.
  • 9 zeigt eine Aufsicht und eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer Ausführungsform. Die Aufsicht 910 zeigt die Halbleitervorrichtung, welche vier Finnenlinien 912, 914, 916 und 918 und drei Gate-Gebiete 922, 924 und 926 aufweisen kann. Ein Transistor kann an dem Kreuzungspunkt zwischen einer Finnenlinie und einem Gate-Gebiet gebildet sein. Zum Beispiel ist ein Transistor an dem Kreuzungspunkt zwischen der Finnenlinie 912 und dem Gate-Gebiet 922 gebildet. Auf ähnliche Weise ist ein anderer Transistor an dem Kreuzungspunkt zwischen der Finnenlinie 918 und dem Gate-Gebiet 926 gebildet. Zusätzlich sind zwei Transistoren, deren Gates zusammengekoppelt sind, an dem Kreuzungspunkt zwischen dem Gate-Gebiet 924 und der Finnenlinie 914 bzw. dem Kreuzungspunkt zwischen dem Gate-Gebiet 924 und der Finnenlinie 916 gebildet.
  • Das gestrichelte Rechteck 920 umfasst eine Querschnittsansicht der Halbleitervorrichtung entlang der gestrichelten Linie A-A', welche in dem gestrichelten Rechteck 910 eingezeichnet ist. Wie in 9 gezeigt ist, zeigt die Querschnittsansicht jeder Finnenlinie (z.B. Finnenlinie 912) eine umgekehrt T-förmige Finnenstruktur. Der obere Bereich der Finne steht über der oberen Fläche des Isolationsgebiets 106 hervor. Darüber hinaus hüllt das Gate-Gebiet (z.B. Gate-Gebiet 922) den oberen Bereich der Finnenlinie (z.B. Finnenlinie 912) an drei Seiten ein. Im Ergebnis kann das Gate-Gebiet den Kanal besser steuern, um einen Leckstrom zu verringern. Auf ähnliche Weise hat die Finnenlinie 918 die gleiche Form wie die Finnenlinie 912. Die durch die Finnenlinien 914 und 916 gebildeten FinFETs können miteinander gekoppelte Gates aufweisen. Daher sind in der Querschnittsansicht 920 die oberen Bereiche der Finnenlinie 914 und der Finnenlinie 916 von dem gleichen Gate-Gebiet eingehüllt.
  • 10 zeigt eine Querschnittsansicht von Drain-/Source-Gebieten von FinFETs mit einer umgekehrt T-förmigen Finne gemäß einer Ausführungsform. Die Aufsicht 1010 ist ähnlich zu der Aufsicht 910, welche in 9 gezeigt ist, und wird daher hier nicht noch einmal beschrieben. Die Querschnittsansicht 1020 zeigt die Drain-/Source-Gebiete entlang der gestrichelten Linie B-B'. Die Source-/Drain-Gebiete 932, 934, 936 und 938 können durch einen selektiven Epitaxieprozess gewachsen sein. Gemäß einer Ausführungsform können entweder n-Typ-Dotierstoffe, wie beispielsweise Bor oder p-Typ-Dotierstoffe, wie beispielsweise Phosphor in-situ während des Fortschreitens des epitaktischen Wachstums dotiert werden. Alternativ kann die Epitaxieschicht unter Verwendung anderer geeigneter Verfahren wie beispielsweise Ionenimplantation, Diffusion, etc. dotiert werden.
  • Wie in 10 gezeigt, haben die Drain-/Source-Gebiete (z.B. Drain-/Source-Gebiet 932) ein größeres Volumen im Vergleich zu dem oberen Bereich der Finnenlinie. Insbesondere ist die Höhe des Drain-/Source-Gebiets höher als die Höhe des oberen Bereichs der Finnenlinie. Solch ein breiteres und höheres Drain-/Source-Gebiet trägt dazu bei, die Kontaktfläche des Drain-/Source-Gebiets zu verbessern. Im Ergebnis kann der Kontaktwiderstand verringert werden.
  • Zusätzlich kann ein anderes Material, welches eine andere Gitterkonstante als das Kanalgebiet aufweist, eingesetzt werden, um das Drain-/Source-Gebiet (z.B. Drain-/Source-Gebiet 932) zu bilden. Gemäß einer Ausführungsform kann das Epitaxiewachstumsprofil eines p-Typ-Transistors ein Material umfassen, welches ausgewählt ist aus einer Gruppe, welche aus SiGe, SiGEC, Ge, Si und allen beliebigen Kombinationen davon besteht. Das Epitaxiewachstumsprofil eines n-Typ-Transistors kann ein Material umfassen, welches ausgewählt ist aus einer Gruppe, welche aus SiP, SiC, SiPC, Si und allen beliebigen Kombinationen davon besteht.
  • Ein vorteilhaftes Merkmal dessen, eine Gitterfehlanpassung zwischen dem Drain-/Source-Gebiet und dem Kanalgebiet zu haben, ist, dass die Gitterfehlanpassung zwischen dem Source-/Drain-Gebiet und dem Kanalgebiet dem Kanalgebiet eine Verspannung verleiht, wodurch die Trägerbeweglichkeit und die Gesamtleistung der Vorrichtung verbessert wird.
  • Nachdem die Drain-/Source-Gebiete gebildet wurden, kann gemäß einer Ausführungsform ein optionaler Silizid-Prozess verwendet werden, um Silizidkontakte (nicht gezeigt) entlang der Drain-/Source-Gebiete zu bilden. Die Silizidkontakte können Nickel, Kobalt, Platin oder Erbium umfassen, um die Höhe der Schottky-Barriere des Kontaktes zu verringern. Allerdings können auch andere üblicherweise verwendete Materialien, wie beispielsweise Titan, Palladium usw. verwendet werden. Der Silizid-Prozess kann unter Verwendung geeigneter Techniken implementiert sein. Zum Beispiel kann die Silizidierung durchgeführt werden durch eine Blanket-Abscheidung einer geeigneten Metallschicht, gefolgt von einem Temper-Schritt, wodurch bewirkt wird, dass das Metall mit dem darunter liegenden freigelegten Silizium reagiert. Nicht reagiertes Metall wird dann durch eine geeignete Technik, wie beispielsweise einen selektiven Ätzprozess entfernt und ein zweites Tempern kann dann zur Silizidphaseneinstellung durchgeführt werden. Die Dicke der Silizidkontakte kann zwischen etwa 5 nm und etwa 50 nm sein.
  • 11 zeigt eine Aufsicht und eine Querschnittsansicht von Kanalgebieten von FinFETs gemäß einer anderen Ausführungsform. Die in 11 gezeigte Halbleitervorrichtung ist ähnlich zu der Halbleitervorrichtung, die in 9 gezeigt ist, mit der Ausnahme, dass zwei Finnenlinien bzw. -zeilen (z.B. Finnenlinie 1112 und 1114) auf der zweiten Stufe der Querschnittsansicht des Kanalgebiets gebildet sein können. Wie in 11 gezeigt ist, wird das Kanalgebiet durch zwei Stufen gebildet. Die untere Stufe umfasst eine breitere Finnenlinie (z.B. 1113). Die obere Stufe umfasst zwei Finnenlinien (z.B. Finnenlinien 1112 und 1114). Der Bildungsprozess der in 11 gezeigten Halbleitervorrichtung ist ähnlich zu dem der Halbleitervorrichtung 300, welche in 3 gezeigt ist, und wird daher nicht in größerem Detail beschrieben, um eine unnötige Wiederholung zu vermeiden.
  • 12 zeigt eine Querschnittsansicht von Drain-/Source-Gebieten von FinFETs mit zwei Finnenlinien auf einer zweiten Stufe der FinFET-Struktur gemäß einer Ausführungsform. Die Drain-/Source-Gebiete 1132 und 1134 können durch einen selektiven Epitaxieprozess gewachsen sein, welcher oben mit Bezug auf 10 beschrieben wurde, und daher nicht erneut beschrieben wird, um eine Wiederholung zu vermeiden.
  • 13 zeigt eine Querschnittsansicht von Kanalgebieten von FinFETs gemäß einer anderen Ausführungsform. Die in 13 gezeigte Halbleitervorrichtung ist ähnlich zu der Halbleitervorrichtung, die in 9 gezeigt ist, mit der Ausnahme, dass drei Finnenlinien 1312, 1313 und 1314 auf der zweiten Stufe der Querschnittsansicht des Kanalgebiets gebildet sein können. Wie in 13 gezeigt ist, ist das Kanalgebiet durch zwei Stufen gebildet. Die untere Stufe umfasst eine breitere Finnenstruktur, wie beispielsweise die Finnenstruktur 1311. Die obere Stufe umfasst drei Finnenlinien (z.B. Finnenlinien 1312, 1313 und 1314). Der Bildungsprozess der in 13 gezeigten Halbleitervorrichtung ist ähnlich zu dem der Halbleitervorrichtung 300, und wird daher nicht in größerem Detail beschrieben, um eine unnötige Wiederholung zu vermeiden.
  • 14 zeigt eine Querschnittsansicht der Drain-/Source-Gebiete der in 13 gezeigten FinFETs gemäß einer Ausführungsform. Die Drain-/Source-Gebiete 1332 und 1334 können durch einem selektiven Epitaxieprozess gewachsen sein, welcher oben mit Bezug auf 10 beschrieben wurde, und daher nicht erneut beschrieben wird, um eine Wiederholung zu vermeiden.
  • 15 zeigt eine Querschnittsansicht von Kanalgebieten von FinFETs gemäß einer anderen Ausführungsform. Die in 15 gezeigte Halbleitervorrichtung ist ähnlich zu der Halbleitervorrichtung, welche in 9 gezeigt ist, mit der Ausnahme, dass die in 15 gezeigte Halbleitervorrichtung eine Kombination der in 11 gezeigten Finnenstruktur und der in 13 gezeigten Finnenstruktur umfassen kann. Wie in 15 gezeigt ist, wird das Kanalgebiet für die erste Finnenstruktur durch zwei Stufen gebildet. Insbesondere können zwei Finnenlinien 1512 und 1514 auf einer Finnenstruktur 1511 gebildet sein. Die Finnenlinien 1512 und 1514 sind von einem Gate-Gebiet 1522 eingehüllt. Auf ähnliche Weise kann das Kanalgebiet der zweiten Finnenstruktur durch zwei Stufen gebildet sein. Insbesondere können drei Finnenlinien 1516, 1517 und 1518 auf einer Finnenstruktur 1515 gebildet sein. Die Finnenlinien 1516, 1517 und 1518 sind an drei Seiten von einem Gate-Gebiet 1524 eingehüllt.
  • 16 zeigt eine Querschnittsansicht der Drain-/Source-Gebiete der in 15 gezeigten FinFETs. Die Drain-/Source-Gebiete 1532 und 1534 können durch einen selektiven Epitaxieprozess gewachsen sein, welcher oben mit Bezug auf 10 beschrieben wurde, und daher nicht erneut beschrieben wird, um eine Wiederholung zu vermeiden.
  • 17 zeigt eine Querschnittsansicht von Kanalgebieten von FinFETs gemäß einer anderen Ausführungsform. Die in 17 gezeigte Halbleitervorrichtung ist ähnlich zu der Halbleitervorrichtung, die in 9 gezeigt ist, mit der Ausnahme, dass die in 17 gezeigte Halbleitervorrichtung eine Kombination einer traditionellen Finnenstruktur und der in 9 gezeigten Finnenstruktur umfassen kann. Wie in 17 gezeigt ist, ist das Kanalgebiet der ersten Finnenstruktur (z.B. Finnenstrukturen 1702 und 1704) durch eine einzelne Stufe gebildet. Das Kanalgebiet der zweiten Finnenstruktur (z.B. Finnenstrukturen 1706 und 1708) ist durch zwei Stufen gebildet. Die zweite Finnenstruktur ist ähnlich zu der in 9 gezeigten.
  • 17 zeigt weiter, dass die Finnenlinie 1702 von dem Gate-Gebiet 1722 eingehüllt ist, um einen FinFET-Transistor zu bilden. Auf ähnliche Weise ist die Finnenlinie 1708 von dem Gate-Gebiet 1726 eingehüllt, um einen anderen FinFET-Transistor zu bilden. Die Finnenlinien 1704 und 1706 sind von dem gleichen Gate-Gebiet eingehüllt. Daher sind die Gates der FinFET-Transistoren, welche durch die Finnenlinien 1704 und 1706 gebildet sind, zusammengekoppelt.
  • Es sollte angemerkt werden, dass die Kombination von zwei verschiedenen Finnenstrukturen in einer Halbleitervorrichtung, wie in 17 gezeigt ist, lediglich ein Beispiel ist, welches den Umfang der Ansprüche nicht unangemessen beschränken sollte. Der Fachmann erkennt viele Variationen, Alternativen und Modifikationen. Zum Beispiel kann eine Halbleitervorrichtung sowohl die traditionelle Finnenstruktur als auch jede beliebige zweistufige Finnenstruktur, wie sie oben beschrieben ist, umfassen. Ein Fachmann wird anerkennen, dass beliebige Kombinationen von verschiedenen, oben beschriebenen Finnenstrukturen innerhalb des Umfangs der vorliegenden Offenbarung liegen sollen.
  • 18 zeigt eine Querschnittsansicht der Drain-/Source-Gebiete der in 17 gezeigten FinFETs gemäß einer Ausführungsform. Die Drain-/Source-Gebiete 1732, 1734, 1736 und 1738 können durch einen selektiven Epitaxieprozess gewachsen sein, welcher oben mit Bezug auf 10 beschrieben wurde, und daher nicht erneut beschrieben wird, um eine unnötige Wiederholung zu vermeiden.
  • 19 zeigt ein Schaltungsdiagramm einer 6-Transistor-(6T)-SRAM-Zelle gemäß einer Ausführungsform. Die SRAM-Zelle 1900 umfasst einen ersten Inverter, welcher durch einen Pull-up-p-Typ-Metalloxidhalbleiter-(PMOS)-Transistor PU1 und einem Pull-down-n-Typ-Metalloxidhalbleiter-(NMOS)-Transistor PD1 gebildet ist. Die SRAM-Zelle 1900 umfasst ferner einen zweiten Inverter, welcher durch einen Pull-up-PMOA-Transistor PU2 und einen Pull-down-NMOS-Transistor PD2 gebildet ist. Darüber hinaus sind sowohl der erste Inverter als auch der zweite Inverter zwischen einen Spannungsbus VCC und ein Massepotential VSS gekoppelt.
  • Wie in 19 gezeigt ist, sind der erste Inverter und der zweite Inverter kreuzgekoppelt. Das heißt, der erste Inverter besitzt einen Eingang, welcher mit dem Ausgang des zweiten Inverters verbunden ist. Auf ähnliche Weise besitzt der zweite Inverter einen Eingang, welcher mit dem Ausgang des ersten Inverters verbunden ist. Der Ausgang des ersten Inverters wird als ein Speicherknoten SN bezeichnet. Auf ähnliche Weise wird der Ausgang des zweiten Inverters als ein Speicherknoten SNB bezeichnet. In einem normalen Betriebsmodus befindet sich der Speicherknoten SN in dem entgegengesetzten logischen Zustand zu dem Speicherknoten SNB. Durch ein Verwenden der zwei kreuzgekoppelten Inverter kann die SRAM-Zelle 1900 die Daten unter Verwendung einer ge-latchten Struktur halten, so dass die gespeicherten Daten nicht verloren gehen, ohne einen Wiederauffrischzyklus anzuwenden.
  • In einer (nicht gezeigten) SRAM-Anordnung, welche die 6T-SRAM-Zellen verwendet, sind die Zellen in Reihen und Spalten angeordnet. Die Spalten der SRAM-Anordnung sind durch Bit-Leitungspaare, nämlich eine erste Bit-Leitung BL und eine zweite Bit-Leitung BLB gebildet. Zusätzlich sind die Zellen der SRAM-Anordnung zwischen den entsprechenden Bit-Leitungspaaren angeordnet. Wie in 19 gezeigt ist, ist die SRAM-Zelle 1900 zwischen der Bit-Leitung BL und der Bit-Leitung BLB platziert.
  • Wie in 19 gezeigt ist, umfasst die SRAM-Zelle 1900 weiter einen ersten Pass-Gate-Transistor PG1, welcher zwischen die Bit-Leitung BL und den Ausgang des ersten Inverters verbunden oder gekoppelt ist. Die SRAM-Zelle 1900 umfasst ferner einen zweiten Pass-Gate-Transistor PG2, welcher zwischen die Bit-Leitung BLB und den Ausgang des zweiten Inverters verbunden oder gekoppelt ist. Die Gates des ersten Pass-Gate-Transistors PG1 und des zweiten Pass-Gate-Transistors PD2 sind mit einer Wortleitung (WL) verbunden oder gekoppelt.
  • Wie in dem Schaltungsdiagramm in 19 gezeigt ist, sind die Transistoren PU1, PU2 p-Typ-Transistoren. Die Transistoren PU1 und PU2 können durch eine Bandbreite von p-Typ-Transistoren, wie beispielsweise planare p-Typ-Feldeffekttransistoren (PFETs), p-Typ-Finnen-Feldeffekttransistoren (FinFETs) usw. implementiert sein. Die Transistoren PD1, PD2, PG1 und PG2 sind n-Typ-Transistoren. Die Transistoren PD, PD2, PG1 und PG2 können durch eine Bandbreite von n-Typ-Transistoren wie beispielsweise planare n-Typ-Feldeffekttransistoren (NFETs), n-Typ-FinFETs usw. implementiert sein.
  • Wenn die Pass-Gate-Transistoren PG1 und PG2 inaktiv sind, wird die SRAM-Zelle 1900 im Betrieb die komplementären Werte an den Speicherknoten SN und SNB unbegrenzt aufrecht erhalten. Dies liegt daran, dass jeder Inverter des Paares von kreuzgekoppelten Invertern den Eingang des anderen treibt, wodurch die Spannungen bei den Speicherknoten aufrecht erhalten werden. Diese Situation bleibt stabil, bis die Leistung von dem SRAM weggenommen wird oder ein Schreibzyklus ausgeführt wird, welcher die gespeicherten Daten bei den Speicherknoten verändert.
  • Während einer Schreiboperation werden die Bit-Leitungen BL und BLB auf entgegengesetzte logische Werte gemäß den neuen Daten, welche in die SRAM-Zelle 1900 geschrieben werden, gesetzt. Zum Beispiel kann in einer SRAM-Schreiboperation ein in einem Datenlatch der SRAM-Zelle 1900 gespeicherter logischer Zustand „1“ dadurch zurückgesetzt werden, dass BL auf „0“ und BLB auf „1“ gesetzt wird. In Antwort auf einen Binärcode von einem Reihen-Dekodierer (nicht gezeigt), wird eine mit den Pass-Gate-Transistoren der SRAM-Zelle 1900 gekoppelte Wortleitung geltend gemacht, so dass das Datenlatch ausgewählt wird, um zu einer Schreiboperation fortzuschreiten.
  • Nachdem die SRAM-Zelle 1900 ausgewählt wurde, werden sowohl der erste Pass-Gate-Transistor PG1 als auch der zweite Pass-Gate-Transistor PG2 eingeschaltet. Im Ergebnis werden die Speicherknoten SN und SNB mit BL bzw. BLB verbunden. Darüber hinaus wird der Speicherknoten SN des Datenlatches durch BL auf „0“ entladen und der andere Speicherknoten des Datenlatches wird durch BLB auf „1“ geladen. Im Ergebnis wird die neue logische Daten-„0“ in die SRAM-Zelle 1900 ge-latcht.
  • Während einer Schreiboperation werden sowohl BL als auch BLB der SRAM-Zelle 1900 auf eine Spannung vorgeladen, welche in etwa gleich der Betriebsspannung der Speicherbank ist, in welcher sich die SRAM-Zelle 1900 befindet. In Antwort auf einen Binärcode von dem Reihendekodierer wird eine mit dem ersten Pass-Gate PG1 und dem zweiten Pass-Gate PG2 der SRAM-Zelle 1900 gekoppelte Wortleitung geltend gemacht, so dass das Datenlatch ausgewählt wird, um zu einer Leseoperation fortzuschreiten.
  • Während einer Leseoperation wird eine mit dem Speicherknoten, welcher eine logische „0“ speichert, gekoppelte Bit-Leitung durch einen eingeschalteten Pass-Gate-Transistor PG1 und PG2 auf eine niedrigere Spannung entladen. Währenddessen bleibt die andere Bit-Leitung bei der vorgeladenen Spannung, da kein Entladepfad zwischen der anderen Bit-Leitung und dem Speicherknoten, welcher eine logische „1“ speichert, vorhanden ist. Die Differenzspannung zwischen BL und BLB (ungefähr in einem Bereich von 50 bis 100 mV) wird durch einen (nicht gezeigten) Sense-Verstärker erfasst. Darüber hinaus verstärkt der Sense-Verstärker die Differenzspannung und berichtet den logischen Zustand der Speicherzelle über einen Datenpuffer.
  • 20 zeigt ein Layoutdiagramm für die SRAM-Zelle in 19 gemäß einer Ausführungsform. Die SRAM-Zelle wird durch vier Finnenlinien oder -zeilen und vier Gate-Gebiete gebildet. Die vier in 20 gezeigten Finnenlinien sind parallel platziert. Zusätzlich sind die Finnenlinien orthogonal zu den Gate-Gebieten in dem Layoutdiagramm. Ein Transistor ist an einem Kreuzungspunkt einer Finnenlinie und eines Gate-Gebiets gebildet. Wie in 20 gezeigt ist, sind die sechs Transistoren der SRAM-Zelle an verschiedenen Kreuzungspunkten gebildet.
  • Zwei vertikale gestrichelte Linien, welche die SRAM-Zelle schneiden, zeigen Grenzen zwischen einer p-Typ-Wanne in dem Substrat und einer n-Typ-Wanne in dem Substrat an, in welchen jeweilige Finnenlinien gebildet sind. Ein Fachmann erkennt leicht, dass ein Drain-/Source-Gebiet eines Transistors im Allgemeinen mit einem zu dem Dotiertyp der Wanne, in welchem das Drain-/Source-Gebiet gebildet ist, entgegengesetzten Dotiertyp dotiert ist. Zum Beispiel ist ein Source-/Drain-Gebiet im Allgemeinen p-Typ-dotiert, wenn die Wanne, in welcher der aktive Bereich gebildet ist, eine n-Typ-Wanne ist.
  • Wie in 20 gezeigt ist, sind die aktiven Gebiete der Transistoren PG1 und PD1 in einer p-Typ-Wanne gebildet. Daher sind diese Transistoren n-Typ-Transistoren. Die aktiven Bereiche der Transistoren PU1 und PU2 sind in einer n-Typ-Wanne gebildet. Daher sind diese Transistoren p-Typ-Transistoren. Die aktiven Bereiche der Transistoren PD2 und PG2 sind in einer p-Typ-Wanne gebildet. Auf ähnliche Weise sind diese Transistoren n-Typ-Transistoren.
  • Wie in 20 gezeigt ist, wird ein einzelnes Gate-Gebiet als Gates der Transistoren PD1 und PU1 verwendet. Ein anderes einzelnes Gate-Gebiet wird als Gates der Transistoren PD2 und PU2 verwendet. Auf diese Weise koppelt jedes einzelne Gate-Gebiet elektrisch an die Gates der jeweiligen zwei Transistoren an. In der 20 ist ein einzelnes Gate-Gebiet dem Pass-Gate-Transistor PG1 dediziert. Ein anderes einzelnes Gate-Gebiet ist dem Pass-Gate-Transistor PG2 dediziert. Allerdings sollte ein Fachmann erkennen, dass das einzelne Gate-Gebiet, welches dem Pass-Gate-Transistor PG1 dediziert ist, sich über eine Zellgrenze erstrecken kann, so dass das Gate-Gebiet mit einer benachbarten SRAM-Zelle geteilt werden kann, so wie auch das Gate-Gebiet für den Pass-Gate-Transistor PG2.
  • Verschiedene Kontakte werden eingesetzt, um Komponenten in der SRAM-Zelle zu koppeln. Ein Wortleitungskontakt WL (nicht gezeigt) kann an das Gate des Pass-Gate-Transistors PG1 gekoppelt sein und ein anderer Wortleitungskontakt WL (nicht gezeigt) ist mit dem Gate des Pass-Gate-Transistors PG2 gekoppelt. Ein Bit-Leitungskontakt BL ist mit dem Drain des Pass-Gate-Transistors PG1 gekoppelt und ein komplementärer Bit-Leitungskontakt BLB ist mit dem Drain des Pass-Gate-Transistors PG2 gekoppelt.
  • Ein Leistungsquellenkontakt VCC ist mit dem Source des Pull-up-Transistors PU1 gekoppelt und ein anderer Leistungsquellenkontakt VCC ist mit dem Source des Pull-up-Transistors PU2 gekoppelt. Ein Massekontakt VSS ist mit dem Source des Pull-down-Transistors PD1 gekoppelt und ein anderer Massekontakt VSS ist mit dem Source des Pull-down-Transistors PD2 gekoppelt. Ein Speicherknotenkontakt SN koppelt das Source des Transistors PG1 und die Drains der Transistoren PD1 und PU1 zusammen. Ein anderer Speicherknotenkontakt SNB koppelt das Source des Transistors PG2 und die Drains der Transistoren PD2 und PU2 zusammen.
  • 20 zeigt weiter eine Querschnittsansicht der SRAM-Zelle gemäß einer Ausführungsform. Das gestrichelte Rechteck 2020 umfasst eine Querschnittsansicht der SRAM-Zelle entlang der gestrichelten Linie A-A', welche in dem gestrichelten Rechteck 2010 gezeigt ist. Wie in 20 gezeigt ist, zeigt die Querschnittsansicht jeder Finnenlinie (z.B. Finne 2002) eine umgekehrt T-förmige Finne. Der obere Bereich der Finne steht über die obere Fläche des Isolationsgebietes 106 hervor. Darüber hinaus hüllen die Gate-Gebiete (z.B. PG1) den oberen Bereich der Finne auf drei Seiten ein. Daher kann die Gate-Struktur den Kanal besser steuern, um einen Leckstrom zu verringern.
  • Die Finnen 2006 und 2008 haben die gleiche Form wie die Finne 2002. Wieder Bezug nehmend auf 19 ist das Gate von Transistor PU2 mit dem Gate des Transistors PD2 gekoppelt. Daher sind in der Querschnittsansicht 2020 die oberen Bereiche der Finne 2006 und der Finne 2008 von dem gleichen Gate-Gebiet eingehüllt.
  • 21 zeigt eine andere Querschnittsansicht der SRAM-Zelle gemäß einer Ausführungsform. Das gestrichelte Rechteck 2120 umfasst eine Querschnittsansicht der SRAM-Zelle entlang der gestrichelten Linie B-B', welche in dem gestrichelten Rechteck 2110 gezeigt ist. Wie in 21 gezeigt ist, zeigt die Querschnittsansicht jeder Finne (z.B. Finne 2002) eine umgekehrt T-förmige Finne. Der obere Bereich der Finne steht über die obere Fläche des Isolationsgebiets 106 hervor. Darüber hinaus hüllen die Gate-Gebiete (z.B. PG1) den oberen Bereich der Finne auf drei Seiten ein. Daher kann die Gate-Struktur den Kanal besser steuern, um einen Leckstrom zu verringern. Auf ähnliche Weise haben die Finnen 2004, 2006 und 2008 die gleiche Form wie die Finne 2002. Wieder Bezug nehmend auf 19 ist das Drain von Transistor PU1 mit den Gates des Transistors PU2 und des Transistors PD2 gekoppelt. Daher ist das Drain der Finne 2004 in der Querschnittsansicht elektrisch mit den Gate-Gebieten der Finne 2006 und der Finne 2008 gekoppelt.
  • 22 zeigt eine Querschnittsansicht von Drain-/Soruce-Gebieten der in 19 gezeigten SRAM-Zelle gemäß einer Ausführungsform. Das gestrichelte Rechteck 2220 umfasst eine Querschnittsansicht der SRAM-Zelle entlang der gestrichelten Linie C-C', welche in dem gestrichelten Rechteck 2210 gezeigt ist. Wie in 22 gezeigt ist, besitzen die Source-/Drain-Gebiete ein größeres Volumen im Vergleich zu ihren entsprechenden Kanalgebieten.
  • 23 zeigt eine Aufsicht und eine Querschnittsansicht einer SRAM-Zelle gemäß einer anderen Ausführungsform. Die Aufsicht 2310 zeigt die SRAM-Zelle in 23, welche ähnlich zu der SRAM-Zelle, die in 20 gezeigt ist, ist, mit der Ausnahme, dass die NMOS-Transistoren wie PD1, PD2, PG1 und PG2 durch eine Finnenstruktur gebildet sind, die im Detail in 11 gezeigt ist. Die NMOS-Transistoren können durch zwei Finnenlinien gebildet sein. Mit anderen Worten kann jeder in 23 gezeigte NMOS-Transistor durch zwei FinFETs gebildet sein, welche parallel verbunden sind. Die PMOS-Transistoren sind durch eine einzelne Finnenlinie gebildet.
  • Die Querschnittsansicht 2320 zeigt die SRAM-Zelle, welche eine Kombination von zwei verschiedenen Finnenstrukturen umfasst. Insbesondere ist der PMOS PU2 durch eine erste Finnenstruktur (z.B. Finnenstruktur 2306) gebildet, welche im Detail mit Bezug auf 1 beschrieben wurde. Die NMOS einschließlich PD2 und PG1 sind durch eine zweite Finnenstruktur (z.B. Finnenstrukturen 2302 und 2308) gebildet, welche im Detail mit Bezug auf 11 beschrieben wurde.
  • 24 zeigt eine andere Querschnittsansicht der SRAM-Zelle gemäß einer Ausführungsform. Wie in 24 gezeigt ist, sind die PMOS-Transistoren PU1 und PU2 durch eine erste Finnenstruktur gebildet, welche im Detail mit Bezug auf 1 beschrieben wurde. Die NMOS-Transistoren PD2 und PG1 sind durch eine zweite Finnenstruktur gebildet, welche im Detail mit Bezug auf 11 beschrieben wurde.
  • Das gestrichelte Rechteck 2420 zeigt eine Querschnittsansicht der SRAM-Zelle entlang der gestrichelten Linie B-B', welche in dem gestrichelten Rechteck 2410 gezeigt ist. Wie in 24 gezeigt ist, sind das Drain der Finne 2004, das Gate der Finne 2406 und das Gate der Finne 2408 von dem gleichen Gate-Gebiet eingehüllt. Daher ist das Drain der Finne 2004 elektrisch mit den Gate-Gebieten der Finne 2006 und der Finne 2008 gekoppelt.
  • 25 zeigt eine Querschnittsansicht von Drain-/Source-Gebieten einer SRAM-Zelle gemäß einer Ausführungsform. Das gestrichelte Rechteck 2520 umfasst eine Querschnittsansicht der SRAM-Zelle entlang der gestrichelten Linie C-C', welche in dem gestrichelten Rechteck 2510 gezeigt ist. Wie in 25 gezeigt ist, besitzen die Source-/Drain-Gebiete ein größeres Volumen im Vergleich zu ihren entsprechenden Kanalgebieten.

Claims (17)

  1. Halbleitervorrichtung (100), welche Folgendes umfasst: ein Isolationsgebiet (106), welches über einem Substrat (102) gebildet ist; eine umgekehrt T-förmige Finne, welche über dem Substrat (102) gebildet ist, wobei: - ein unterer Bereich (162, 164, 166, 168) der umgekehrt T-förmigen Finne von dem Isolationsgebiet (106) eingeschlossen ist; und - ein oberer Bereich (152, 154, 156, 158) der umgekehrt T-förmigen Finne über eine obere Fläche des Isolationsgebiets (106) hervorsteht und wobei die umgekehrt T-förmige Finne Folgendes umfasst: - einen Kanal, welcher zwischen ein erstes Drain-/Source-Gebiet und ein zweites Drain-/Source-Gebiet verbunden ist; und - eine Gate-Elektrode (922, 924, 926, 1122, 1124, 1322, 1324, 1522, 1524, 1722, 1724,1726), welche den Kanal der umgekehrt T-förmigen Finne einhüllt, wobei die umgekehrt T-förmige Finne eine erste Stufe (152, 154, 156, 158) und eine zweite Stufe (162, 164, 166, 168) umfasst; und wobei die erste Stufe (152, 154, 156, 158) auf die zweite Stufe (112, 162, 164, 166, 168) gestapelt ist, wobei die umgekehrt T-förmige Finne ein erstes Trapez (152, 154, 156, 158) und ein zweites Trapez (162, 164, 166, 168) aufweist, wobei das erste Trapez (152, 154, 156, 158) auf das zweite Trapez (162, 164, 166, 168) gestapelt ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei ein Verhältnis zwischen einer zweiten Breite (W2) der zweiten Stufe (162, 164, 166, 168) und einer ersten Breite (W1) der ersten Stufe (152, 154, 156, 158) größer als oder gleich 1,5 ist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei eine Höhe der ersten Stufe (152, 154, 156, 158) kleiner als 60 nm ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei ein oberer Bereich der ersten Stufe (152, 154, 156, 158) eine höhere Dotierkonzentration als ein oberer Bereich der zweiten Stufe (112, 162, 164, 166, 168) aufweist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei das erste Trapez (152, 154, 156, 158) einen Innenwinkel in einem Bereich von etwa 84 Grad bis etwa 90 Grad aufweist; und wobei das zweite Trapez (152, 154, 156, 158) einen Innenwinkel in einem Bereich von etwa 60 Grad bis etwa 84 Grad aufweist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: das erste Drain-/Source-Gebiet, das zweite Drain-/Source-Gebiet und der Kanal einen p-Typ-FinFET bilden; und ein Epitaxiewachstumsmaterial des ersten Drain-/Source-Gebiets und des zweiten Drain-/Source-Gebiets ausgewählt ist aus einer Gruppe, welches aus SiGe, SiGeC, Ge, Si, III-V-Verbundhalbleitermaterialien und jeder beliebigen Kombination daraus besteht.
  7. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: das erste Drain-/Source-Gebiet, das zweite Drain-/Source-Gebiet und der Kanal einen n-Typ-FinFET bilden; und wobei ein Epitaxiewachstumsmaterial des ersten Drain-/Source-Gebiets und des zweiten Drain-/Source-Gebiets ausgewählt ist aus einer Gruppe, welche aus SiP, SiC, SiPC, Si, III-V-Verbundhalbleitermaterialien und jeder beliebigen Kombination daraus besteht.
  8. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Isolationsgebiet (106) eine Flachgrabenisolationsstruktur ist.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: eine Breite des ersten Drain-/Source-Gebiets in einer Querschnittsansicht breiter als eine Breite des Kanals ist; und wobei eine Breite des zweiten Drain-/Source-Gebiets in einer Querschnittsansicht breiter als eine Breite des Kanals ist.
  10. Halbleitervorrichtung, welche Folgendes umfasst: ein Isolationsgebiet (106), welches über einem Substrat (102) gebildet ist; eine erste Finnenstruktur, welche Folgendes umfasst: - eine erste zweistufige Finne, welche über dem Substrat (102) gebildet ist, wobei die erste zweistufige Finne eine umgekehrt T-förmige Finne ist, wobei die umgekehrt T-förmige Finne ein erstes Trapez (152, 154, 156, 158) und ein zweites Trapez (162, 164, 166, 168) aufweist, wobei das erste Trapez (152, 154, 156, 158) auf das zweite Trapez (162, 164, 166, 168) gestapelt ist, wobei: - ein unterer Bereich (162, 164, 166, 168) der ersten zweistufigen Finne von dem Isolationsgebiet (106) umgeben ist; und - ein oberer Bereich (152, 154, 156, 158) der ersten zweistufigen Finne über eine obere Fläche des Isolationsgebiets (106) hervorsteht und wobei die erste zweistufige Finne Folgendes umfasst: - einen ersten Kanal, welcher zwischen ein erstes Drain-/Source-Gebiet und ein zweites Drain-/Source-Gebiet verbunden ist; und - eine erste Gate-Elektrode (922, 924, 926, 1122, 1124, 1322, 1324, 1522, 1524, 1722, 1724, 1726), welche den ersten Kanal der ersten zweistufigen Finne einhüllt; und eine zweite Finnenstruktur, welche Folgendes umfasst: - eine zweite zweistufige Finne, welche über dem Substrat (102) gebildet ist, wobei die zweite zweistufige Finne eine umgekehrt T-förmige Finne ist, wobei die umgekehrt T-förmige Finne ein erstes Trapez (152, 154, 156, 158) und ein zweites Trapez (162, 164, 166, 168) aufweist, wobei das erste Trapez (152, 154, 156, 158) auf das zweite Trapez (162, 164, 166, 168) gestapelt ist, wobei: - ein unterer Bereich (162, 164, 166, 168) der zweiten zweistufigen Finne von dem Isolationsgebiet (106) umgeben ist; und - ein oberer Bereich (152, 154, 156, 158) der zweiten zweistufigen Finne über eine obere Fläche des Isolationsgebiets (106) hervorsteht und wobei die zweite zweistufige Finne Folgendes umfasst: - einen zweiten Kanal, welcher zwischen ein drittes Drain-/Source-Gebiet und ein viertes Drain-/Source-Gebiet verbunden ist; und - eine zweite Gate-Elektrode (922, 924, 926, 1122, 1124, 1322, 1324, 1522, 1524, 1722, 1724, 1726), welche den zweiten Kanal der zweiten zweistufigen Finne einhüllt.
  11. Halbleitervorrichtung nach Anspruch 10, wobei: der obere Bereich (152, 154, 156, 158) der ersten zweistufigen Finne eine einzelne Finnenlinie (912, 914, 916, 918) umfasst, welche über dem unteren Bereich (162, 164, 166, 168) der ersten zweistufigen Finne gebildet ist; und der obere Bereich (152, 154, 156, 158) der zweiten zweistufigen Finne mehrere Finnenlinien (1112, 1114, 1116, 1118, 1312, 1313, 1314, 1316, 1318, 1512, 1514, 1516, 1517, 1518) umfasst, welche über dem unteren Bereich (1113, 1117, 1311, 1315, 1511, 1515) der zweiten zweistufigen Finne gebildet sind.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die einzelne Finnenlinie (912, 914, 916, 918) eine Höhe von weniger als 60 nm aufweist und wobei die mehreren Finnenlinien (1112, 1114, 1116, 1118, 1312, 1313, 1314, 1316, 1318, 1512, 1514, 1516, 1517, 1518) eine Höhe von weniger als 60 nm aufweisen.
  13. Halbleitervorrichtung nach einem der Ansprüche 10 bis 12, welche weiter eine einstufige Finne (1702, 1704) umfasst, wobei ein Kanal der einstufigen Finne (1702, 1704) in einer Querschnittsansicht von rechteckiger Form ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 10 bis 13, wobei: das erste Drain-/Source-Gebiet eine erste Epitaxieschicht mit einer ersten Breite breiter als eine Breite des ersten Kanals umfasst; das zweite Drain-/Source-Gebiet eine zweite Epitaxieschicht mit einer zweiten Breite breiter als die Breite des ersten Kanals umfasst; das dritte Drain-/Source-Gebiet eine dritte Epitaxieschicht mit einer dritten Breite breiter als eine Breite des zweiten Kanals umfasst; und das vierte Drain-/Source-Gebiet eine vierte Epitaxieschicht mit einer vierten Breite breiter als die Breite des zweiten Kanals umfasst.
  15. Speicherzelle mit einer Halbleitervorrichtung nach einem der Ansprüche 10 bis 14, welche Folgendes umfasst: einen ersten Inverter, welcher Folgendes umfasst: - einen ersten p-Typ-Transistor (PU1) mit einer zweistufigen Finnenstruktur; und - einen ersten n-Typ-Transistor (PD1) mit der zweistufigen Finnenstruktur, wobei der erste p-Typ-Transistor (PU1) in Reihe mit dem ersten n-Typ-Transistor (PD1) verbunden ist; einen zweiten Inverter, welcher mit dem ersten Inverter kreuzgekoppelt ist, wobei der zweite Inverter Folgendes umfasst: - einen zweiten p-Typ-Transistor (PU2) mit der zweistufigen Finnenstruktur; und - einen zweiten n-Typ-Transistor (PD2) mit der zweistufigen Finnenstruktur, wobei der zweite p-Typ-Transistor (PU2) mit dem zweiten n-Typ-Transistor (PD2) in Reihe verbunden ist; einen ersten Pass-Gate-Transistor (PG1) mit der zweistufigen Finnenstruktur, wobei der erste Pass-Gate-Transistor (PG1) zwischen den ersten Inverter und eine erste Bit-Leitung (BL) gekoppelt ist; und einen zweiten Pass-Gate-Transistor (PG2) mit der zweistufigen Finnenstruktur, wobei der zweite Pass-Gate-Transistor (PG2) zwischen den zweiten Inverter und eine zweite Bit-Leitung (BLB) gekoppelt ist.
  16. Speicherzelle nach Anspruch 15, wobei: der erste n-Typ-Transistor (PD1) durch zwei FinFETs, die parallel verbunden sind, gebildet ist; der zweite n-Typ-Transistor (PD2) durch zwei FinFETs, welche parallel verbunden sind, gebildet ist; der erste Pass-Gate-Transistor (PG1) durch zwei FinFETs gebildet ist, welche parallel verbunden sind; und der zweite Pass-Gate-Transistor (PG2) durch zwei FinFETs gebildet ist, welche parallel verbunden sind.
  17. Speicherzelle nach Anspruch 15 oder 16, wobei der erste p-Typ-Transistor (PU1) und der zweite p-Typ-Transistor (PU2) durch einen einzelnen FinFET gebildet sind.
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