DE112020002857T5 - Direktes drucken und selbstausgerichtete doppelstrukturierung von nanosheets - Google Patents

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Daniel James Dechene
Eric Miller
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Abstract

Ein Verfahren zum Bilden einer Halbleiterstruktur weist ein Bilden eines Nanosheet-Stapels, der abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, über einem Substrat auf, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellt. Das Verfahren weist außerdem ein Bilden eines Hartmaskenstapels über dem Nanosheet-Stapel und ein Bilden einer Strukturierungsschicht über dem Hartmaskenstapel auf. Das Verfahren weist des Weiteren ein Strukturieren einer lithographischen Maske über der Strukturierungsschicht auf, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer selbstausgerichteten Doppelstrukturierung definiert. Die zweite Breite ist geringer als die erste Breite.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Anmeldung bezieht sich auf Halbleiter und spezifischer auf Techniken zum Bilden von Halbleiterstrukturen.
  • HINTERGRUND
  • Halbeiter und integrierte Schaltkreischips wurden in vielen Produkten omnipräsent, da sich insbesondere eine Verringerung deren Kosten und Abmessungen weiter fortsetzt. Es besteht ein fortwährender Wunsch, die Abmessung von strukturellen Merkmalen zu reduzieren und/oder eine größere Menge von strukturellen Merkmalen für eine gegebene Chip-Abmessung bereitzustellen. Eine Miniaturisierung ermöglicht im Allgemeinen ein erhöhtes Leistungsvermögen bei geringeren Leistungspegeln und geringeren Kosten. Die vorliegende Technologie erreicht eine Skalierung bestimmter Mikro-Einheiten, wie beispielsweise von logischen Gattern, Feldeffekttransistoren (FETs) und Kondensatoren, auf atomarer Ebene oder nähert sich dieser an.
  • KURZDARSTELLUNG
  • Ausführungsformen der Erfindung stellen Techniken für eine Bildung von sowohl direkt gedruckten als auch selbstausgerichteten Doppelstrukturierungs-Nanosheets unter Verwendung einer gleichen Maske bereit.
  • In einem Aspekt der Erfindung weist ein Verfahren zum Bilden einer Halbleiterstruktur ein Bilden eines Nanosheet-Stapels, der abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, über einem Substrat auf, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellen. Das Verfahren weist außerdem ein Bilden eines Hartmaskenstapels über dem Nanosheet-Stapel sowie ein Bilden einer Strukturierungsschicht über dem Hartmaskenstapel auf. Das Verfahren weist des Weiteren ein Strukturieren einer lithographischen Maske über der Strukturierungsschicht auf, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer selbstausgerichteten Doppelstrukturierung definiert. Die zweite Breite ist geringer als die erste Breite.
  • In einem weiteren Aspekt weist ein Verfahren zum Bilden einer Halbleiterstruktur ein Bilden eines Nanosheet-Stapels, der abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, über einem Substrat auf, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellen. Das Verfahren weist außerdem ein Bilden eines Hartmaskenstapels über dem Nanosheet-Stapel sowie ein Bilden einer Strukturierungsschicht über dem Hartmaskenstapel auf. Das Verfahren weist des Weiteren ein Strukturieren einer lithographischen Maske über der Strukturierungsschicht auf, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche einer oberen Oberfläche der Strukturierungsschicht für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche der oberen Oberfläche der Strukturierungsschicht für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer selbstjustierten Doppelstrukturierung bedeckt. Die zweite Breite ist geringer als die erste Breite.
  • In einem weiteren Aspekt weist ein Verfahren zum Bilden einer Halbleiterstruktur ein Bilden eines Nanosheet-Stapels, der abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, über einem Substrat auf, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellen. Das Verfahren weist außerdem ein Bilden eines Hartmaskenstapels über dem Nanosheet-Stapel sowie ein Bilden einer Strukturierungsschicht über dem Hartmaskenstapel auf. Das Verfahren weist des Weiteren ein Strukturieren einer lithographischen Maske über der Strukturierungsschicht auf, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche einer oberen Oberfläche der Strukturierungsschicht für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche der oberen Oberfläche der Strukturierungsschicht für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer selbstausgerichteten Doppelstrukturierung freilegt. Die zweite Breite ist geringer als die erste Breite.
  • In einem weiteren Aspekt weist eine Halbleiterstruktur ein Substrat und einen über dem Substrat angeordneten Nanosheet-Stapel auf, wobei der Nanosheet-Stapel abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellen. Die Halbleiterstruktur weist außerdem einen Hartmaskenstapel, der über dem Nanosheet-Stapel angeordnet ist, sowie eine Strukturierungsschicht auf, die über dem Hartmaskenstapel angeordnet ist. Die Halbleiterstruktur weist des Weiteren eine lithographische Maske auf, die über der Strukturierungsschicht angeordnet ist, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer selbstausgerichteten Doppelstrukturierung definiert. Die zweite Breite ist geringer als die erste Breite.
  • Figurenliste
    • 1 stellt eine seitliche Querschnittsansicht eines Halbleiterschicht-Stapels gemäß einer Ausführungsform der Erfindung dar.
    • 2 stellt eine seitliche Querschnittsansicht der Struktur von 1 im Anschluss an eine Strukturierung einer lithographischen Maske gemäß einer Ausführungsform der Erfindung dar.
    • 3 stellt eine seitliche Querschnittsansicht der Struktur von 2 im Anschluss an ein Ätzen von freiliegenden Teilbereichen der Strukturierungsschicht und eine Entfernung der lithographischen Maske gemäß einer Ausführungsform der Erfindung dar.
    • 4 stellt eine seitliche Querschnittsansicht der Struktur von 3 im Anschluss an eine Bildung eines Abstandshaltermaterials gemäß einer Ausführungsform der Erfindung dar.
    • 5 stellt eine seitliche Querschnittsansicht der Struktur von 4 im Anschluss an ein Zurückätzen des Abstandshaltermaterials gemäß einer Ausführungsform der Erfindung dar.
    • 6 stellt eine seitliche Querschnittsansicht der Struktur von 5 im Anschluss an eine Strukturierung einer Blockmaske und eine Entfernung des freigelegten Strukturierungs-Mandrels gemäß einer Ausführungsform der Erfindung dar.
    • 7 stellt eine seitliche Querschnittsansicht der Struktur von 6 im Anschluss an eine Entfernung der Blockmaske gemäß einer Ausführungsform der Erfindung dar.
    • 8 stellt eine seitliche Querschnittsansicht der Struktur von 7 im Anschluss an eine Strukturierung einer zusätzlichen Blockmaske und eine Entfernung von freigelegten Teilbereichen des Abstandshaltermaterials gemäß einer Ausführungsform der Erfindung dar.
    • 9 stellt eine seitliche Querschnittsansicht der Struktur von 8 im Anschluss an eine Entfernung der zusätzlichen Blockmaske gemäß einer Ausführungsform der Erfindung dar.
    • 10 stellt eine seitliche Querschnittsansicht der Struktur von 9 im Anschluss an ein Ätzen der oberen Hartmaskenschicht gemäß einer Ausführungsform der Erfindung dar.
    • 11 stellt eine seitliche Querschnittsansicht der Struktur von 10 im Anschluss an eine Entfernung der verbliebenen Strukturierungs-Mandrels gemäß einer Ausführungsform der Erfindung dar.
    • 12 stellt eine seitliche Querschnittsansicht der Struktur von 11 im Anschluss an ein Ätzen des verbliebenen Abstandshaltermaterials und der obersten verbliebenen Hartmaskenschicht gemäß einer Ausführungsform der Erfindung dar.
    • 13 stellt eine seitliche Querschnittsansicht der Struktur von 12 im Anschluss an ein Ätzen der letzten Hartmaskenschicht gemäß einer Ausführungsform der Erfindung dar.
    • 14 stellt eine seitliche Querschnittsansicht der Struktur von 13 im Anschluss an ein Öffnen der Füllschicht und ein Ätzen von freigelegten Teilbereichen des Nanosheet-Stapels und eines Teilbereichs des Substrats gemäß einer Ausführungsform der Erfindung dar.
    • 15 stellt eine seitliche Querschnittsansicht der Struktur von 1 im Anschluss an ein Strukturieren einer lithographischen Maske gemäß einer Ausführungsform der Erfindung dar.
    • 16 stellt eine seitliche Querschnittsansicht der Struktur von 15 im Anschluss an eine Entfernung von freigelegten Teilbereichen der Strukturierungsschicht und eine Entfernung der lithographischen Maske gemäß einer Ausführungsform der Erfindung dar.
    • 17 stellt eine seitliche Querschnittsansicht der Struktur von 16 im Anschluss an ein Einfüllen und Zurückätzen eines Oxidmaterials gemäß einer Ausführungsform der Erfindung dar.
    • 18 stellt eine seitliche Querschnittsansicht der Struktur von 17 im Anschluss an ein Strukturieren einer Blockmaske zur Freilegung eines Teilbereichs des Oxidmaterials gemäß einer Ausführungsform der Erfindung dar.
    • 19 stellt eine seitliche Querschnittsansicht der Struktur von 18 im Anschluss an eine Entfernung des freigelegten Teilbereichs des Oxidmaterials und im Anschluss an eine Entfernung der Blockmaske gemäß einer Ausführungsform der Erfindung dar.
    • 20 stellt eine seitliche Querschnittsansicht der Struktur von 19 im Anschluss an eine Abscheidung und ein Zurückätzen eines Abstandshalters gemäß einer Ausführungsform der Erfindung dar.
    • 21 stellt eine seitliche Querschnittsansicht der Struktur von 20 im Anschluss an eine Entfernung eines verbliebenen Teilbereichs der Strukturierungsschicht gemäß einer Ausführungsform der Erfindung dar.
    • 22 stellt eine seitliche Querschnittsansicht der Struktur von 21 im Anschluss an ein Öffnen der oberen Hartmaskenschicht gemäß einer Ausführungsform der Erfindung dar.
    • 23 stellt eine seitliche Querschnittsansicht der Struktur von 22 im Anschluss an ein Ätzen von freigelegten Teilbereichen des Nanosheet-Stapels und eines Teilbereichs des Substrats gemäß einer Ausführungsform der Erfindung dar.
  • DETAILLIERTE BESCHREIBUNG
  • Hier können illustrative Ausführungsformen der Erfindung im Zusammenhang mit illustrativen Verfahren zum Bilden von sowohl direkt gedruckten als auch selbstausgerichteten Doppelstrukturierungs-Nanosheets unter Verwendung einer gleichen Maske beschrieben werden. Es versteht sich jedoch, dass Ausführungsformen der Erfindung nicht auf die illustrativen Verfahren, Vorrichtungen, Systeme und Einheiten beschränkt sind, sondern stattdessen umfassender auf weitere geeignete Verfahren, Vorrichtungen, Systeme und Einheiten anwendbar sind.
  • Bei einem FET handelt es sich um einen Transistor, der eine Source, ein Gate sowie ein Drain aufweist und der eine Wirkung aufweist, die von dem Fließen von Majoritätsladungsträgern entlang eines Kanals abhängig ist, der an dem Gate vorbei zwischen der Source und dem Drain verläuft. Ein Strom durch den Kanal zwischen der Source und dem Drain kann mittels eines transversalen elektrischen Felds unter dem Gate gesteuert werden. Die Länge des Gates bestimmt, wie schnell der FET schaltet, und kann etwa die gleiche Länge wie die Länge des Kanals aufweisen (wie beispielsweise der Abstand zwischen der Source und dem Drain).
  • Bei einigen FETs können Anordnungen mit mehr als einem Gate oder Multi-Gate-Anordnungen zur Steuerung des Kanals verwendet werden. Bei Multi-Gate-FETs handelt es sich um vielversprechende Kandidaten für ein Herunterskalieren bei der Komplementär-Metall-Oxid-Halbleiter(CMOS)-FET-Technologie. Die geringeren Abmessungen, die mit Multi-Gate-FETS verknüpft sind (im Vergleich zu FETs mit einem einzigen Gate) erfordern jedoch eine bessere Kontrolle über Aspekte des Leistungsvermögens, wie beispielsweise Kurzkanal-Effekte, Punch-Through, Leckströme von Metall-Oxid-Halbleitern (MOS) und den parasitären Widerstand, der in einem Multi-Gate-FET vorhanden ist.
  • Zur Reduzierung der Abmessung von FETs können verschiedene Techniken verwendet werden. Eine Technik erfolgt durch die Verwendung fin-förmiger Kanäle in FinFET-Einheiten. Vor der Einführung von FinFET-Anordnungen waren CMOS-Einheiten üblicherweise im Wesentlichen planar entlang der Oberfläche des Halbleitersubstrats mit Ausnahme des FET-Gates, das oberhalb der Oberseite des Kanals angeordnet war. FinFETs nutzen eine vertikale Kanalstruktur, wobei das zu dem Gate hin freiliegende Oberflächengebiet des Kanals vergrößert wird. Somit kann das Gate in FinFET-Strukturen den Kanal effektiver steuern, da sich das Gate über mehr als die eine Seite oder Oberfläche des Kanals erstreckt. Bei einigen FinFET-Anordnungen umschließt das Gate drei Oberflächen des dreidimensionalen Kanals anstatt nur oberhalb der oberen Oberfläche eines üblichen planaren Kanals angeordnet zu sein.
  • Eine weitere Technik, die zur Reduzierung der Abmessung von FETs nützlich ist, erfolgt durch die Verwendung von gestapelten Nanosheet-Kanälen, die über einem Halbleitersubstrat gebildet werden. Bei gestapelten Nanosheets kann es sich um zweidimensionale Nanostrukturen handeln, wie beispielsweise Sheets mit einem Dickenbereich in der Größenordnung von 1 Nanometer bis 100 Nanometern (nm). Nanosheet und Nanodrähte sind realisierbare Optionen für eine Skalierung bis 7 nm und darüber hinaus. Ein allgemeiner Prozessablauf für die Bildung eines Nanosheet-Stapels ist verbunden mit einem Entfernen von Opferschichten, die aus Siliciumgermanium (SiGe) gebildet sein können, zwischen Sheets aus einem Kanalmaterial, das aus Silicium (Si) gebildet sein kann.
  • Prozessoptionen für ein Drucken von Nanosheets können auf einem direkten Drucken mit einer einzigen Maske oder auf einem direkten Drucken und einer selbstausgerichteten Doppelstrukturierung (SADP) mit Prozesslösungen mit zwei Masken beruhen. Für geringe Nanosheet-Breiten, die bei einigen Einheiten verwendet werden (wie z.B. bei Strukturen statischer Speicher mit wahlfreiem Zugriff (SRAM-Strukturen)) ist die Variabilität, die mit einem direkten Druckprozess erzeugt wird, möglicherweise für den Betrieb einer Einheit nicht ausreichend. Als ein Beispiel kann SADP notwendig sein, wenn sich Abmessungen an Fin-Breiten annähern. Nanosheet-Stapel stellen jedoch verschiedene Vorteile dahingehend bereit, dass die Verwendung von variierenden Breiten der Einheiten ermöglicht wird. Lösungen mit mehreren Masken (z.B. für ein direktes Drucken und SADP) sind problematisch, da die mehreren Masken zu einer Überlagerungs(OL)-Degradation führen. Eine derartige OL-Degradation kann zum Teil auf Split-Levels zurückzuführen sein, die nachfolgend Auswirkungen (z.B. in Bezug auf eine parasitäre Kapazität) für verschiedene Merkmale von Einheiten verursachen (z.B. Gate- und Source-/Drain-Überlagerungen etc.).
  • Wie vorstehend angemerkt, profitieren einige Strukturen von Einheiten, wie beispielsweise SRAM-Strukturen, von variierenden Nanosheet-Breiten. Bei einem SRAM handelt es sich um eine Art einer Speichereinheit, die eine hohe Geschwindigkeit, einen geringen Stromverbrauch und einen einfachen Betrieb bietet. Anders als ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM) benötigt ein SRAM keine regelmäßige Aktualisierung gespeicherter Daten und weist eine einfache Auslegung auf. SRAM-Zellen können unter Verwendung einer variierenden Anzahl von Transistoren gebildet werden.
  • Die SRAM-Zelle mit sechs Transistoren (6T) wird häufig als ein primärer Speicher in Mikroprozessor-Schaltungen verwendet. Eine 6T-SRAM-Zelle kann eine erste FET-Einheit vom n-Typ (nFET), die mit einem ersten Bitleitungsknoten (BL) verbunden ist, einen ersten Ausgangsknoten (Q) sowie einen Wortleitungsknoten (WL) aufweisen. Eine zweite nFET-Einheit der 6T-SRAM-Zelle ist mit dem Q-Knoten, einem Masseknoten (z.B. VSS) sowie einem zweiten Ausgangsknoten (Q') verbunden. Eine erste FET-Einheit vom p-Typ (pFET) ist mit dem Q-Knoten, dem Q'-Knoten sowie einer Spannungsquelle oder einem Versorgungsknoten (z.B. VDD) verbunden. Eine zweite pFET-Einheit ist mit dem VDD-Knoten, dem Q-Knoten und dem Q'-Knoten verbunden. Eine dritte nFET-Einheit ist mit dem VSS-Knoten, dem Q-Knoten sowie dem Q'-Knoten verbunden. Eine vierte nFET-Einheit ist mit einem zweiten Bitleitungsknoten (BLB), dem WL-Knoten sowie dem Q'-Knoten verbunden. Bei der ersten und der vierten nFET-Einheit handelt es sich um Pass-Gate(PG)-Transistoren der 6T-SRAM-Zelle, bei der zweiten und der dritten nFET-Einheit handelt es sich um die Pull-Down(PD)-Transistoren der 6T-SRAM-Zelle, und bei der ersten und der zweiten pFET-Einheit handelt es sich um die Pull-Up(PU)-Transistoren der 6T-SRAM-Zelle.
  • Bei einer 6T-SRAM-Zelle, die unter Verwendung von Nanosheet-Transistoren gebildet wird, kann es gewünscht sein, unterschiedliche Nanosheet-Breiten für die verschiedenen nFET- und pFET-Einheiten in der Zelle zu verwenden. Zum Beispiel können Nanosheet-Breiten für nFET-Einheiten der 6T-SRAM-Zelle größer als für pFET-Einheiten der 6T-SRAM-Zelle sein. Es sollte jedoch wahrgenommen werden, dass es sich dabei nicht um eine Voraussetzung handelt und dass Ausführungsformen nicht auf ein Bilden von geringeren Nanosheet-Breiten für pFET- als für nFET-Einheiten beschränkt sind. Des Weiteren sind die hierin beschriebenen Techniken nicht darauf beschränkt, dass sie bei der Bildung von SRAM-Strukturen verwendet werden, sondern sie können stattdessen allgemeiner bei der Bildung von Nanosheet-FETs angewendet werden, bei denen unterschiedliche Nanosheet-Breiten gewünscht sind.
  • Nunmehr werden illustrative Prozesse für ein Bilden von Nanosheets mit unterschiedlichen Breiten unter Verwendung sowohl eines direkten Drucks als auch einer SADP unter Verwendung einer gleichen Maske detaillierter unter Bezugnahme auf die 1 bis 23 beschrieben.
  • 1 zeigt eine seitliche Querschnittsansicht 100 eines Halbleiterschicht-Stapels, der ein Substrat 102, einen Nanosheet-Stapel, der abwechselnde Schichten 104 und 106 aus einem Opfermaterial und einem Kanalmaterial aufweist, eine Füllschicht 108, Hartmaskenschichten 110, 112, und 114 sowie eine Strukturierungsschicht 116 umfasst.
  • Bei dem Substrat 102 kann es sich um eine Halbleiterstruktur handeln, die aus Bulk-Silicium (Si) gebildet ist, wenngleich andere geeignete Materialien verwendet werden können, wie beispielsweise Silicium enthaltende Materialien. Illustrative Beispiele für Silicium enthaltende Materialien, die für das Substrat 102 geeignet sind, umfassen, sind jedoch nicht beschränkt auf, Si, Siliciumgermanium (SiGe), Siliciumgermaniumcarbid (SiGeC), Siliciumcarbid (SiC), Polysilicium, epitaxiales Silicium, amorphes Silicium sowie Multi-Schichten aus denselben. Wenngleich es sich bei Silicium um das bei der Wafer-Fertigung überwiegend verwendete Halbleitermaterial handelt, können alternative Halbleitermaterialien eingesetzt werden, wie beispielsweise, jedoch nicht beschränkt auf, Germanium (Ge), Galliumarsenid (GaAs), Galliumnitrid (GaN), Cadmiumtellurid (CdTe) und Zinkselenid (ZnSe). Bei einer alternativen Ausführungsform kann es sich bei dem Substrat 102 um einen Silicium-auf-Isolator(SOI)-Wafer handeln. Wie auf dem Fachgebiet bekannt, weist ein SOI-Wafer eine SOI-Schicht auf, die durch einen vergrabenen Isolator von einem Substrat getrennt ist. Geeignete Substratmaterialien umfassen, sind jedoch nicht beschränkt auf, Si, verspanntes Si, Siliciumcarbid (SiC), Ge, SiGe, SiGeC, Si-Legierungen, Ge-Legierungen, GaAs, Indiumarsenid (InAs), Indiumphosphid (InP) oder irgendeine Kombination derselben. Geeignete dielektrische Materialien für den vergrabenen Isolator umfassen, sind jedoch nicht beschränkt auf, ein Oxidmaterial, wie beispielsweise Siliciumdioxid (SiO2). Wenn es sich bei dem vergrabenen Isolator um ein Oxid handelt, kann auf den vergrabenen Isolator auch als ein vergrabenes Oxid oder BOX Bezug genommen werden.
  • Das Substrat 102 kann eine Breite oder horizontale Dicke (in der Richtung X-X') aufweisen, die variiert, wie gewünscht (z.B. auf Grundlage der Anzahl von zu bildenden Strukturen einer Einheit). Das Substrat 102 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y') aufweisen, die in einem Bereich von 300 Mikrometern (µm) bis 1000 µm liegt.
  • Über dem Substrat 102 sind Nanosheet-Stapel ausgebildet, welche die abwechselnden Schichten aus einem Opfermaterial 104 und einem Kanalmaterial 106 aufweisen. Während 1 ein Beispiel zeigt, bei dem drei Opferschichten 104 und drei Kanalschichten 106 in dem Nanosheet-Stapel vorliegen, sollte wahrgenommen werden, dass Nanosheet-Stapel mehr oder weniger als drei Sätze von abwechselnden Schichten aus dem Opfermaterial und dem Kanalmaterial aufweisen können.
  • Die Opferschichten 104 können aus irgendeinem geeigneten Material gebildet sein, das selektiv in Bezug auf das Kanalmaterial 106 geätzt werden kann. Wenn es sich bei den Kanalschichten 106 um Si handelt, können die Opferschichten 104 aus SiGe gebildet sein. Wenn es sich bei den Kanalschichten 106 um Indiumgalliumarsenid (InGaAs) handelt, können die Opferschichten 104 aus Indiumaluminiumarsenid (InAlAs) gebildet sein. Es können verschiedene andere Kombinationen von III-V-Materialien verwendet werden. Bei dem Material für die Opferschichten 104 handelt es sich um eines, das selektiv in Bezug auf das Material der Kanalschichten 106 entfernt werden kann. Die Opferschichten 104 und die Kanalschichten 106 können jeweils eine Dicke in einem Bereich von 4 nm bis 15 nm aufweisen. Der Nanosheet-Stapel aus den Opferschichten 104 und den Kanalschichten 106 kann epitaxial über dem Substrat 102 aufgewachsen sein.
  • Die Füllschicht 108 ist über dem Nanosheet-Stapel ausgebildet, wie dargestellt (wie z.B. unter Verwendung von chemischer Gasphasenabscheidung (CVD), physikalischer Gasphasenabscheidung (PVD) oder irgendeines anderen geeigneten Oxid-Abscheidungsprozesses). Die Füllschicht 108 kann aus einem Oxid gebildet sein, wie beispielsweise Siliciumdioxid (SiO2). Die Füllschicht 108 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y') in einem Bereich von 1 nm bis 10 nm aufweisen.
  • Über der Füllschicht 108 sind Hartmaskenschichten 110, 112 und 114 ausgebildet. Bei einigen Ausführungsformen handelt es sich bei den Hartmaskenschichten 110 und 114 um ein Nitrid-Material, wie beispielsweise Siliciumnitrid (SiN), während es sich bei der Hartmaskenschicht 112 um ein Oxidmaterial handelt, wie beispielsweise SiO2. In einigen Fällen stellen die Hartmaskenschichten 110, 112 und 114 zusammen eine Nitrid-Oxid-Nitrid(NON)-Hartmaske bereit. Die Hartmaskenschichten 110, 112 und 114 können unter Verwendung einer CVD mit einem Plasma hoher Dichte (HDP) (HDPVCD), einer plasmaunterstützten CVD (PECVD), CVD etc. gebildet werden. Die Hartmaskenschicht 110 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y') in einem Bereich von 10 nm bis 50 nm aufweisen. Die Hartmaskenschicht 112 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y') in einem Bereich von 10 nm bis 50 nm aufweisen. Die Hartmaskenschicht 114 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y') in einem Bereich von 10 nm bis 50 nm aufweisen.
  • Über der Hartmaskenschicht 114 ist die Strukturierungsschicht 116 ausgebildet. Die Strukturierungsschicht 116 kann aus amorphem Silicium (a-Si) oder irgendeinem anderen geeigneten Material gebildet sein, wie beispielsweise aus amorphem Kohlenstoff (a-C). Die Strukturierungsschicht 116 kann unter Verwendung irgendeines geeigneten Abscheidungsprozesses gebildet werden, wie beispielsweise CVD, PVD, etc. Die Strukturierungsschicht 116 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y') in einem Bereich von 10 nm bis 200 nm aufweisen.
  • 2 zeigt eine seitliche Querschnittsansicht 200 der Struktur von 1 gefolgt von Lithographie und Ätzen, um eine lithographische Maske mit Teilbereichen 118-1, 118-2 und 118-3 (zusammen die lithographische Maske 118) über der Strukturierungsschicht 116 zu bilden, wie dargestellt. Die lithographische Maske 118 kann aus einem Photoresist gebildet werden. Die lithographische Maske 118 kann eine Höhe oder vertikale Dicke (in der Richtung Y-Y') in einem Bereich von 20 nm bis 1000 nm aufweisen.
  • Die Breite oder horizontale Dicke (in der Richtung X-X') der Teilbereiche 118-1 und 118-3 der lithographischen Maske können im Bereich von 5 nm bis 2000 nm liegen. Die Teilbereiche 118-1 und 118-3 der lithographischen Maske stellen beim direkten Druck eine Steuerung der Breite von Nanosheets für darunterliegende Strukturen einer Einheit nach dem nachstehend beschriebenen Prozessablauf bereit. Die Teilbereiche 118-1 und 118-3 der lithographischen Maske können dazu verwendet werden, die Breite der Einheit für darunterliegende FETs vom n-Typ (nFETs) zu steuern, die aus dem darunterliegenden Nanosheet-Stapel gebildet werden.
  • Die Breite oder horizontale Dicke (in der Richtung X-X') des Teilbereichs 118-2 der lithographischen Maske kann in einem Bereich von 5 nm bis 200 nm liegen. Der Teilbereich 118-2 der lithographischen Maske stellt eine SADP-Steuerung der Breite der Nanosheet für darunterliegende Strukturen von Einheiten nach dem nachstehend beschriebenen Prozessablauf bereit. Zum Beispiel kann der Teilbereich 118-2 der lithographischen Maske dazu verwendet werden, die Breite einer Einheit für darunterliegende FETs vom p-Typ (pFETs) zu steuern, die aus dem darunterliegenden Nanosheet-Stapel gebildet werden.
  • Wie nachstehend detaillierter beschrieben wird, werden die Anzahl und die Abmessung der Teilbereiche der lithographischen Maske 118 in 2 dazu verwendet, eine spezielle Anordnung von Nanosheet-FETs aus dem darunterliegenden Nanosheet-Stapel zu bilden (z.B. ein Paar von nFET-Einheiten unter Verwendung eines direkten Drucks mit den Teilbereichen 118-1 und 118-3 der lithographischen Maske sowie ein Paar von pFET-Einheiten unter Verwendung von SADP mit dem Teilbereich 118-2 der lithographischen Maske). Es sollte wahrgenommen werden, dass verschiedene andere Kombinationen von Nanosheet-FETs mit variierenden Breiten unter Verwendung von verschiedenen Anzahlen und Abmessungen von Maskenschichten gebildet werden können.
  • 3 zeigte eine seitliche Querschnittsansicht 300 der Struktur von 2 im Anschluss an ein Ätzen von Teilbereichen der Strukturierungsschicht 116, die durch die lithographische Maske 118 freiliegen (z.B. unter Verwendung eines reaktiven Ionenätzens (RIE) von a-Si). Anschließend wird die lithographische Maske 118 entfernt. Im Ergebnis verbleiben Mandrels 116-1, 116-2 und 116-3 der Strukturierungsschicht 116.
  • 4 zeigt eine seitliche Querschnittsansicht 400 der Struktur von 3 im Anschluss an eine Bildung eines Abstandshaltermaterials 120. Das Abstandshaltermaterial 120 kann unter Verwendung von atomarer Schichtabscheidung (ALD) oder eines anderen geeigneten Prozesses gebildet werden. Das Abstandshaltermaterial 120 kann aus einem Oxid gebildet werden, wie beispielsweise einem Metalloxid, SiO2 etc. Das Abstandshaltermaterial 120 kann eine gleichmäßige Dicke in einem Bereich von 5 nm bis 60 nm aufweisen. Die Dicke des Abstandshaltermaterials 120 steuert die Abmessung der FETs (z.B. der pFETs), die aus dem darunterliegenden Nanosheet-Stapel gebildet werden, wie nachstehend detaillierter beschrieben.
  • 5 zeigt eine seitliche Querschnittsansicht 500 der Struktur von 4 im Anschluss an ein Zurückätzen des Abstandshaltermaterials 120, wobei dies in SeitenwandAbstandshaltern 120' auf Seitenwänden der Strukturierungs-Mandrels 116-1, 116-2 und 116-3 resultiert.
  • 6 zeigt eine seitliche Querschnittsansicht 600 der Struktur von 5 im Anschluss an eine Strukturierung einer Blockmaske, die Teilbereiche 122-1 und 122-2 (zusammen die Blockmaske 122) aufweist, um die Strukturierungs-Mandrels 116-1 und 116-3 zusammen mit dem Abstandshaltermaterial 120' zu bedecken, das Seitenwände der Strukturierungs-Mandrels 116-1 und 116-3 umgibt, wie dargestellt. Auf diesen Schritt kann als ein „pFET-Öffnungs“-Schritt Bezug genommen werden, bei dem das Abstandshaltermaterial 120', das durch die Blockmaske 122 freiliegt, dazu verwendet wird, pFET-Einheiten aus dem darunterliegenden Nanosheet-Stapel zu bilden (z.B. unter Verwendung von SADP). Die Blockmaske 122 kann aus einem geeigneten Material für eine organische Planarisierungsschicht (OPL) unter Verwendung von Aufschleuderbeschichtung oder unter Verwendung eines anderen geeigneten Prozessablaufs gebildet werden. Die Höhe oder vertikale Dicke (in der Richtung Y-Y') der Blockmaske 122 kann in einem Bereich von 100 nm bis 1000 nm liegen. 6 stellt des Weiteren die Struktur im Anschluss an eine Entfernung des freigelegten Strukturierungs-Mandrels 116-2 dar, wie beispielsweise unter Verwendung von reaktivem lonenätzen (RIE).
  • 7 zeigt eine seitliche Querschnittsansicht 700 der Struktur von 6 im Anschluss an eine Entfernung der Blockmaske 122. Die Blockmaske 122 kann unter Verwendung einer trockenen Veraschung, einer nassen Reinigung etc. entfernt werden.
  • 8 zeigt eine seitliche Querschnittsansicht 800 im Anschluss an eine Strukturierung einer weiteren Blockmaske 124, um das Abstandshaltermaterial 120' zu bedecken, das den entfernten Strukturierungs-Mandrel 116-2 umgibt, wobei die Strukturierungs-Mandrels 116-1 und 116-3 ebenso wie das Abstandshaltermaterial 120' auf Seitenwänden der Strukturierungs-Mandrels 116-1 und 116-3 freiliegen. Die Blockmaske 124 kann aus ähnlichen Materialien mit einem ähnlichen Prozessablauf und mit einer ähnlichen Dimensionierung (in der Richtung Y-Y') wie die Blockmaske 122 gebildet werden. Auf diesen Schritt kann als ein „nFET“-Öffnungsschritt Bezug genommen werden, bei dem die Strukturierungs-Mandrels 116-1 und 116-2 für ein direktes Drucken von nFET-Einheiten aus dem darunterliegenden Nanosheet-Stapel verwendet werden. 8 zeigt des Weiteren eine Entfernung des Abstandshaltermaterials 120', das die Seitenwände der Strukturierungs-Mandrels 116-1 und 116-3 umgibt.
  • 9 zeigt eine seitliche Querschnittsansicht 900 der Struktur von 8 im Anschluss an eine Entfernung der Blockmaske 124. Die Blockmaske 124 kann unter Verwendung eines Prozessablaufs ähnlich jenem entfernt werden, der vorstehend in Bezug auf die Entfernung der Blockmaske 122 beschrieben wurde.
  • 10 zeigt eine seitliche Querschnittsansicht 1000 der Struktur von 9 im Anschluss an ein Ätzen der Hartmaskenschicht 114, die durch die verbliebenen Strukturierungs-Mandrels 116-1 und 116-3 sowie die verbliebenen Abstandshalterseitenwände 120' freiliegt. Die Hartmaskenschicht 114 kann unter Verwendung von RIE oder unter Verwendung eines anderen geeigneten Prozessablaufs geätzt werden. Im Ergebnis verbleibt die Hartmaskenschicht 114' nur unter den Strukturierungs-Mandrels 116-1 und 116-3 sowie den verbliebenen Seitenwandabstandshaltern 120'.
  • 11 zeigt eine seitliche Querschnittsansicht 1100 der Struktur von 10 im Anschluss an eine Entfernung der Strukturierungs-Mandrels 116-1 und 116-3. Die Strukturierungs-Mandrels 116-1 und 116-3 können unter Verwendung eines Prozessablaufs ähnlich jenem entfernt werden, der vorstehend in Bezug auf die Entfernung des Strukturierungs-Mandrels 116-2 beschrieben wurde.
  • 12 zeigt eine seitliche Querschnittsansicht 1200 der Struktur von 11 im Anschluss an ein Ätzen der verbliebenen Seitenwandabstandshalter 120' und der Hartmaskenschicht 112 derart, dass die Hartmaskenschicht 112' nur unter der Hartmaskenschicht 114' verbleibt. Wie vorstehend angemerkt, können sowohl die Hartmaskenschicht 112 als auch die Seitenwandabstandshalter 120' aus einem Oxid gebildet werden und können unter Verwendung von RIE oder unter Verwendung eines anderen geeigneten Prozessablaufs entfernt werden.
  • 13 zeigt eine seitliche Querschnittsansicht 1300 der Struktur von 12 im Anschluss an ein Ätzen der Hartmaskenschicht 110, wobei die Füllschicht 108 freigelegt wird, wie gezeigt, so dass die Hartmaskenschicht 110' nur unter der Hartmaskenschicht 112' verbleibt. Die Hartmaskenschicht 110 kann unter Verwendung eines Prozessablaufs ähnlich jenem geätzt werden, der vorstehend in Bezug auf das Ätzen der Hartmaskenschicht 114 beschrieben wurde. Bei diesem Schritt wird außerdem die verbliebene Hartmaskenschicht 114' entfernt, die, wie vorstehend beschrieben, aus dem gleichen Material (z.B. einem Nitrid) gebildet sein kann wie die Hartmaskenschicht 110.
  • 14 zeigt eine seitliche Querschnittsansicht 1400 der Struktur von 13 im Anschluss an ein Öffnen der Füllschicht 108 und ein Ätzen der freiliegenden Teilbereiche des Nanosheet-Stapels bis in einen Teilbereich des Substrats 102 hinein. Die Füllschicht 108, die aus einem Oxid gebildet sein kann, kann unter Verwendung eines Prozessablaufs ähnlich jenem geöffnet werden, der vorstehend in Bezug auf das Ätzen der Hartmaskenschicht 112 beschrieben wurde. Bei diesem Schritt wird außerdem die verbliebene Hartmaskenschicht 112' entfernt.
  • Die Opferschichten 104 und die Kanalschichten 106 des Nanosheet-Stapels können zusammen mit dem Substrat 102 unter Verwendung von RIE oder unter Verwendung eines anderen geeigneten Prozesses derart geätzt werden, dass Teilbereiche 104', 106' und 102' derartiger Schichten verbleiben, wie gezeigt. Das Ätzen des Substrats 102 zur Bildung des Substrats 102' resultiert in einer Bildung von Fins 103-1 bis 103-4 über dem Substrat 102' unterhalb der verbliebenen Teilbereiche der Opferschichten 104' und der Kanalschichten 106' des Nanosheet-Stapels.
  • Wie vorstehend angemerkt, können die Fins 103-1 und 103-4 bei einigen Ausführungsformen zur Bildung von nFET-Nanosheet-Transistoren verwendet werden, während die Fins 103-2 und 103-3 zur Bildung von pFET-Nanosheet-Transistoren verwendet werden. Vorteilhafterweise erfordert die Verwendung von direktem Drucken der Fins 103-1 und 103-3 und die Verwendung von SADP für die Fins 103-2 und 103-3 lediglich eine einzige lithographische Maske für ein primäres Definieren der Anordnung von Merkmalen, so dass dadurch die Reduktion oder Verschlechterung durch den OL-Nachteil reduziert wird, der ansonsten eine Strukturierung von Gate und Source/Drain beeinträchtigen würde (z.B. Beeinflussung von parasitären Kapazitäten der resultierenden Strukturen). Des Weiteren erlauben derartige Techniken die Bildung von Einheiten mit unterschiedlichen Nanosheet-Breiten, so dass des Weiteren eine Skalierung verschiedener Einheiten ermöglicht wird (die z.B. SRAM-Strukturen aufweisen).
  • Die 15 bis 23 stellen einen weiteren Prozess für eine Verwendung sowohl von direktem Drucken als auch von SADP zur Bildung von Nanosheet-Einheiten mit unterschiedlichen Breiten aus der Struktur von 1 dar. Während die 2 bis 14 einen „Positiv“-Ton-Prozess zur Bildung der Struktur von 14 darstellen, stellen die 15 bis 23 einen „Negativ“-Ton-Prozess zur Bildung der Struktur von 23 dar.
  • 15 zeigt eine seitliche Querschnittsansicht 1500 der Struktur von 1 im Anschluss an eine Strukturierung der lithographischen Maske 1518, die aus ähnlichen Materialien mit einem ähnlichen Prozessablauf und mit einer ähnlichen Dimensionierung (in der Richtung Y-Y') wie jenen gebildet werden kann, die vorstehend in Bezug auf die lithographische Maske 118 beschrieben wurden. Während die lithographische Maske 118 einen Positivton bereitstellt, um zu definieren, wo die darunterliegende Strukturierungsschicht 116 verbleibt (z.B. die Strukturierungs-Mandrels 116-1, 116-2 und 116-3), stellt die lithographische Maske 1518 einen Negativton bereit, um zu definieren, wo die darunterliegende Strukturierungsschicht 116 in Anschluss an einen nachstehend beschriebenen weiteren Prozessablauf verbleibt.
  • 16 zeigt eine seitliche Querschnittsansicht 1600 der Struktur von 15 im Anschluss an eine Entfernung von freiliegenden Teilbereichen der Strukturierungsschicht 116 (z.B. unter Verwendung eines Prozessablaufs ähnlich jenem, der vorstehend in Bezug auf 3 beschrieben ist), wobei dies in Strukturierungs-Mandrels 1516 resultiert, wie gezeigt. Die lithographische Maske 1518 wird danach unter Verwendung eines Prozessablaufs ähnlich jenem entfernt, der vorstehend in Bezug auf die Entfernung der lithographischen Maske 118 beschrieben wurde.
  • 17 zeigt eine seitliche Querschnittsansicht 1700 der Struktur von 16 im Anschluss an ein Einfüllen und Zurückätzen eines Oxidmaterials 1517. Das Oxidmaterial 1517 kann unter Verwendung einer Aufschleuderbeschichtung, einem Einfüllen durch Abscheidung oder unter Verwendung eines anderen geeigneten Prozesses derart gebildet werden, dass die Räume überfüllt werden, die durch Entfernung oder durch Ätzen der freiliegenden Teilbereiche der Strukturierungsschicht 116 gebildet wurden (z.B. um die Räume zwischen den Strukturierungs-Mandrels 1516 zu füllen). Das Zurückätzen wird verwendet, um das Oxidmaterial 1517 derart zu planarisieren, dass es mit einer oberen Oberfläche der Strukturierungs-Mandrels 1516 übereinstimmt. Das Oxidmaterial 1517 kann Siliciumoxid (SiOx), ein Metalloxid etc. aufweisen.
  • 18 zeigt eine seitliche Querschnittsansicht 1800 der Struktur von 17 im Anschluss an eine Strukturierung einer Blockmaske 1519, die einen Teilbereich des Oxidmaterials 1517 in der Mitte der Struktur freilegt (z.B. dort, wo pFET-Einheiten aus dem darunterliegenden Nanosheet-Stapel gebildet werden, wie vorstehend beschrieben). Die Blockmaske 1519 kann aus Materialien ähnlich jenen der Blockmasken 112 und 124 unter Verwendung eines ähnlichen Prozessablaufs und mit einer ähnlichen Dimensionierung (in der Richtung Y-Y') gebildet werden.
  • 19 zeigt eine seitliche Querschnittsansicht 1900 der Struktur von 18 im Anschluss an eine Entfernung des freiliegenden Teilbereichs der Oxidschicht 1517 derart, dass eine Oxidschicht 1517' verbleibt. Danach wird die Blockmaske 1519 unter Verwendung eines Prozessablaufs ähnlich jenem entfernt, der vorstehend in Bezug auf die Entfernung der Blockmasken 122 und 124 beschrieben wurde.
  • 20 zeigt eine seitliche Querschnittsansicht 2000 der Struktur von 19 im Anschluss an eine Abscheidung und ein Zurückätzen eines Abstandshaltermaterials 1520. Das Abstandshaltermaterial 1520 kann aus ähnlichen Materialien und mit einer ähnlichen Dimensionierung wie jenen gebildet werden, die vorstehend in Bezug auf das Abstandshaltermaterial 120 beschrieben wurden.
  • 21 zeigt eine seitliche Querschnittsansicht 2100 der Struktur von 20 im Anschluss an eine Entfernung der Strukturierungs-Mandrels 1516 unter Verwendung eines Prozessablaufs ähnlich jenem, der vorstehend in Bezug auf die Entfernung der Strukturierungsschicht 116 und der Strukturierungs-Mandrels 116-1, 116-2 und 116-3 beschrieben wurde.
  • 22 zeigt eine seitliche Querschnittsansicht 2200 der Struktur von 21 im Anschluss an ein Öffnen der Hartmaskenschichten 114, 112 und 110, die durch die verbliebene Oxidschicht 1517' und das Abstandshaltermaterial 1520 freiliegen. Die freiliegenden Teilbereiche der Hartmaskenschichten 114, 112 und 110 können unter Verwendung eines Prozessablaufs ähnlich jenem entfernt werden, der vorstehend in Bezug auf das Ätzen dieser Schichten in Verbindung mit den 9 bis 13 beschrieben wurde. Die Füllschicht 108 wird unter Verwendung eines Prozessablaufs ähnlich jenem, der vorstehend beschrieben wurde, ebenfalls geöffnet. Im Ergebnis weist die Struktur von 22 verbliebene Teilbereiche 1508, 1510 und 1512 der Füllschicht 108, der Hartmaskenschicht 110 beziehungsweise der Hartmaskenschicht 112 auf.
  • 23 zeigt eine seitliche Querschnittsansicht 2300 der Struktur von 22 im Anschluss an ein Ätzen von freiliegenden Teilbereichen des Nanosheet-Stapels bis in einen Teilbereich des Substrats 102 hinein derart, dass Teilbereiche 1506, 1504 und 1502 der Kanalschichten 106, der Opferschichten 104 beziehungsweise des Substrats 102 verbleiben. Dadurch werden Fins 1503-1, 1503-2, 1503-3 und 1504-4 (zusammen die Fins 1504) ähnlich wie die Fins 103 gebildet. Die Opferschichten 104 und die Kanalschichten 106 des Nanosheet-Stapels können zusammen mit dem Substrat 102 unter Verwendung eines Prozessablaufs ähnlich jenem geätzt werden, der vorstehend in Bezug auf 14 beschrieben wurde.
  • Ähnlich wie bei der Struktur von 14 können die Fins 1503-1 und 1503-4 dazu verwendet werden, nFET-Nanosheet-Transistoren zu bilden, während die Fins 1503-2 und 1503-3 dazu verwendet werden, pFET-Nanosheet-Transistoren zu bilden. Vorteilhafterweise erfordert die Verwendung von direktem Drucken der Fins 1503-1 und 1503-4 und die Verwendung von SADP für die Fins 1503-2 und 1503-3 lediglich eine einzige lithographische Maske, um primär die Anordnung von Merkmalen zu definieren, so dass dadurch die Reduktion oder die Verschlechterung durch den OL-Nachteil reduziert wird, der ansonsten die Strukturierung von Gate und Source/Drain beeinträchtigen würde (z.B. Beeinflussung von parasitären Kapazitäten der resultierenden Strukturen). Des Weiteren erlauben derartige Techniken die Bildung von Einheiten mit unterschiedlichen Nanosheet-Breiten, so dass eine weitere Skalierung verschiedener Einheiten ermöglicht wird (die z.B. SRAM-Strukturen aufweisen).
  • Die in den 14 bis 23 gezeigten Strukturen können verschiedenen zusätzlichen Prozessabläufen unterzogen werden, um Nanosheet-FETs zu bilden. Dies kann zum Beispiel eine Bildung von Bereichen mit einer flachen Grabenisolation (STI-Bereiche), welche die Fins 103/1503 umgeben, eine Bildung und Strukturierung von Dummy-Gate-Strukturen, ein epitaxiales Aufwachsen von Source-/Drain-Bereichen, eine Bildung von inneren Abstandshaltern, eine Entfernung der Opferschichten, um unter Verwendung eines Ersetzungs-Metall-Gate(RMG)-Prozesses Gate-Strukturen zu bilden, eine Bildung von Kontakten an den Gate-Strukturen und den Source-/Drain-Bereichen etc. umfassen.
  • Bei einigen Ausführungsformen weist ein Verfahren zum Bilden einer Halbleiterstruktur ein Bilden eines Nanosheet-Stapels, der abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, über einem Substrat auf, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-FETs bereitstellen. Das Verfahren kann außerdem ein Bilden eines Hartmaskenstapels über dem Nanosheet-Stapel sowie ein Bilden einer Strukturierungsschicht über dem Hartmaskenstapel aufweisen. Das Verfahren weist des Weiteren eine Strukturierung einer lithographischen Maske über der Strukturierungsschicht auf, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer SADP definiert. Die zweite Breite ist geringer als die erste Breite.
  • Die lithographische Maske wird bei einigen Ausführungsformen derart über der Strukturierungsschicht strukturiert, dass das lithographische Material den einen ersten Bereich oder die mehreren ersten Bereiche und den einen zweiten Bereich oder die mehreren zweiten Bereiche bedeckt. Die lithographische Maske wird bei anderen Ausführungsformen derart über der Strukturierungsschicht strukturiert, dass das lithographische Material den einen ersten Bereich oder die mehreren ersten Bereiche und den einen zweiten Bereich oder die mehreren zweiten Bereiche freilegt.
  • Der Hartmaskenstapel kann eine Füllschicht aus einem Oxid und einen NON-Hartmaskenstapel über der Füllschicht aus einem Oxid aufweisen. Die Strukturierungsschicht kann a-Si aufweisen.
  • Bei einigen Ausführungsformen weist ein Verfahren zum Bilden einer Halbleiterstruktur ein Bilden eines Nanosheet-Stapels, der abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, über einem Substrat auf, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellt. Das Verfahren weist außerdem ein Bilden eines Hartmaskenstapels über dem Nanosheet-Stapel sowie ein Bilden einer Strukturierungsschicht über dem Hartmaskenstapel auf. Das Verfahren weist des Weiteren ein Strukturieren einer lithographischen Maske über der Strukturierungsschicht auf, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche einer oberen Oberfläche der Strukturierungsschicht für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche der oberen Oberfläche der Strukturierungsschicht für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer SADP bedeckt. Die zweite Breite ist geringer als die erste Breite.
  • Das Verfahren weist des Weiteren ein Ätzen von Teilbereichen der Strukturierungsschicht, die durch die lithographische Maske freiliegt, um eine Mehrzahl von Strukturierungs-Mandrels zu bilden, sowie ein Entfernen der lithographischen Maske auf.
  • Das Verfahren kann des Weiteren ein Abscheiden eines Abstandshaltermaterials über der Mehrzahl von Strukturierungs-Mandrels und Teilbereichen einer oberen Oberfläche des Hartmaskenstapels, die durch Ätzen der durch die lithographische Maske freiliegenden Teilbereiche der Strukturierungsschicht freigelegt wurden, und Zurückätzen des Abstandshaltermaterials aufweisen, um das Abstandshaltermaterial von den oberen Oberflächen der Mehrzahl von Strukturierungs-Mandrels zu entfernen und das Abstandshaltermaterial von Teilbereichen der oberen Oberfläche der Hartmaskenschicht zu entfernen, wobei Seitenwandabstandshalter belassen werden, welche die Mehrzahl von Strukturierungs-Mandrels umgeben.
  • Das Verfahren kann des Weiteren ein Bilden einer ersten Blockmaske aufweisen, die zumindest einen ersten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels und die Seitenwandabstandshalter bedeckt, die den ersten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben, und zumindest einen zweiten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels und die Seitenwand-Abstandshalter freilegt, die den zweiten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben. Der erste Sub-Satz der Mehrzahl von Strukturierungs-Mandrels sorgt für ein direktes Drucken des einen oder der mehreren Fins mit der ersten Breite, und der zweite Sub-Satz der Mehrzahl von Strukturierungs-Mandrels stellt eine SADP für ein Vorgeben des Abstands zwischen den zwei oder mehr Fins mit der zweiten Breite bereit.
  • Das Verfahren kann des Weiteren ein Entfernen des zweiten Sub-Satzes der Mehrzahl von Strukturierungs-Mandrels, wobei die Seitenwandabstandshalter belassen werden, die den zweiten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben, sowie ein Entfernen der ersten Blockmaske aufweisen.
  • Das Verfahren kann des Weiteren ein Bilden einer zweiten Blockmaske aufweisen, welche die Seitenwandabstandshalter bedeckt, die den zweiten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben, und den ersten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels und die Seitenwandabstandshalter freilegt, die den ersten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben.
  • Das Verfahren kann des Weiteren ein Entfernen der Seitenwandabstandshalter, die den ersten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben, die durch die zweite Blockmaske freiliegen, und ein Entfernen der zweiten Blockmaske aufweisen.
  • Das Verfahren kann des Weiteren ein Ätzen des Hartmaskenstapels, des Nanosheet-Stapels und zumindest eines Teilbereichs des Substrats aufweisen, um den einen oder die mehreren Fins mit der ersten Breite unterhalb des ersten Sub-Satzes der Mehrzahl von Strukturierungs-Mandrels zu bilden und den einen oder die mehreren Fins mit der zweiten Breite unterhalb der verbliebenen Seitenwandabstandshalter zu bilden.
  • Bei einigen Ausführungsformen weist ein Verfahren zum Bilden einer Halbleiterstruktur ein Bilden eines Nanosheet-Stapels, der abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, über einem Substrat auf, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-FETs bereitstellen. Das Verfahren weist außerdem ein Bilden eines Hartmaskenstapels über dem Nanosheet-Stapel sowie ein Bilden einer Strukturierungsschicht über dem Hartmaskenstapel auf. Das Verfahren weist des Weiteren ein Strukturieren einer lithographischen Maske über der Strukturierungsschicht auf, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche einer oberen Oberfläche der Strukturierungsschicht für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche der oberen Oberfläche der Strukturierungsschicht für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer SADP freilegt. Die zweite Breite ist geringer als die erste Breite.
  • Das Verfahren kann des Weiteren ein Ätzen von Teilbereichen der Strukturierungsschicht, die durch die lithographische Maske freiliegen, um eine Mehrzahl von Strukturierungs-Mandrels zu bilden, sowie ein Entfernen der lithographischen Maske aufweisen.
  • Das Verfahren kann des Weiteren ein Abscheiden eines Oxidmaterials über Teilbereichen einer oberen Oberfläche des Hartmaskenstapels, die durch Ätzen der durch die lithographische Maske freiliegenden Teilbereiche der Strukturierungsschicht freigelegt wurden, sowie ein Zurückätzen des Oxidmaterials aufweisen, um eine Mehrzahl von Oxid-Mandrels über der oberen Oberfläche des Hartmaskenstapels zwischen der Mehrzahl von Strukturierungs-Mandrels zu bilden.
  • Das Verfahren kann des Weiteren ein Bilden einer Blockmaske aufweisen, die zumindest einen ersten Sub-Satz der Mehrzahl von Oxid-Mandrels bedeckt und zumindest einen zweiten Sub-Satz der Mehrzahl von Oxid-Mandrels freilegt. Der erste Sub-Satz der Mehrzahl von Oxid-Mandrels sorgt für ein direktes Drucken des einen oder der mehreren Fins mit der ersten Breite, und der zweite Sub-Satz der Mehrzahl von Oxid-Mandrels stellt eine SADP für ein Vorgeben des Abstands zwischen den zwei oder mehr Fins mit der zweiten Breite bereit.
  • Das Verfahren kann des Weiteren ein Entfernen des zweiten Sub-Satzes der Mehrzahl von Oxid-Mandrels sowie ein Entfernen der Blockmaske aufweisen.
  • Das Verfahren kann des Weiteren ein Bilden eines Abstandshaltermaterials über Teilbereichen der oberen Oberfläche des Hartmaskenstapels, die durch die Entfernung des zweiten Sub-Satzes der Mehrzahl von Oxid-Mandrels freigelegt wurden, und über oberen Oberflächen des ersten Sub-Satzes der Mehrzahl von Oxid-Mandrels und der Mehrzahl von Strukturierungs-Mandrels sowie ein Zurückätzen des Abstandshaltermaterials aufweisen, um Seitenwandabstandshalter benachbart zu Seitenwänden der Mehrzahl von Strukturierungs-Mandrels zu bilden, die durch die Entfernung des zweiten Sub-Satzes der Mehrzahl von Oxid-Mandrels freigelegt wurden.
  • Das Verfahren kann des Weiteren ein Entfernen der Mehrzahl von Strukturierungs-Mandrels sowie ein Ätzen des Hartmaskenstapels, des Nanosheet-Stapels und zumindest eines Teilbereichs des Substrats aufweisen, um den einen oder die mehreren Fins mit der ersten Breite unterhalb des ersten Sub-Satzes der Mehrzahl von Oxid-Mandrels zu bilden und den einen oder die mehreren Fins mit der zweiten Breite unterhalb der Seitenwandabstandshalter zu bilden.
  • Gemäß einigen Ausführungsformen weist eine Halbleiterstruktur ein Substrat und einen über dem Substrat angeordneten Nanosheet-Stapel auf, wobei der Nanosheet-Stapel abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellen. Die Halbleiterstruktur weist außerdem einen Hartmaskenstapel, der über dem Nanosheet-Stapel angeordnet ist, sowie eine Strukturierungsschicht auf, die über dem Hartmaskenstapel angeordnet ist. Die Halbleiterstruktur weist des Weiteren eine lithographische Maske auf, die über der Strukturierungsschicht angeordnet ist, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer SADP definiert.
  • Die lithographische Maske bedeckt bei einigen Ausführungsformen den einen ersten Bereich oder die mehreren ersten Bereiche und den einen zweiten Bereich oder die mehreren zweiten Bereiche. Die lithographische Maske legt bei anderen Ausführungsformen den einen ersten Bereich oder die mehreren ersten Bereiche und den einen zweiten Bereich oder die mehreren zweiten Bereiche frei. Die zweite Breite ist geringer als die erste Breite.
  • Die Nanosheet-Stapel über dem einen oder den mehreren Fins mit der ersten Breite können Kanäle für nFETs bereitstellen, und die Nanosheet-Stapel, die über dem einen oder den mehreren Fins mit der zweiten Breite angeordnet sind, können Kanäle für pFETs bereitstellen.
  • Es versteht sich, dass es sich bei den verschiedenen Schichten, Strukturen und Bereichen, die in den Figuren gezeigt sind, um schematische Darstellungen handelt, die nicht maßstabsgetreu gezeichnet sind. Darüber hinaus sind eine oder mehrere Schichten, Strukturen und Bereiche eines üblicherweise zur Bildung von Halbleitereinheiten oder Halbleiterstrukturen verwendeten Typs der Einfachheit der Erläuterung halber in einer gegebenen Figur möglicherweise nicht explizit gezeigt. Dies impliziert nicht, dass irgendwelche Schichten, Strukturen und Bereiche, die nicht explizit gezeigt sind, in den tatsächlichen Halbleiterstrukturen weggelassen sind. Des Weiteren versteht es sich, dass die hierin erörterten Ausführungsformen nicht auf die speziellen Materialien, Merkmale und Prozessschritte beschränkt sind, die hierin gezeigt und beschrieben sind. Insbesondere in Bezug auf Halbleiter-Prozessschritte ist hervorzuheben, dass die hierin bereitgestellten Beschreibungen nicht sämtliche der Prozessschritte umfassen sollen, die zur Bildung einer funktionellen integrierten Halbleiterschaltungseinheit möglicherweise erforderlich sind. Vielmehr sind bestimmte Prozessschritte, die bei der Bildung von Halbleitereinheiten üblicherweise verwendet werden, wie zum Beispiel Nassreinigungsschritte und Temperschritte, der Ökonomie der Beschreibung halber hierin absichtlich nicht beschrieben.
  • Darüber hinaus werden überall in den Figuren die gleichen oder ähnliche Bezugszeichen verwendet, um die gleichen oder ähnliche Merkmale, Elemente oder Strukturen zu bezeichnen, und somit wird eine detaillierte Erläuterung der gleichen oder ähnlicher Merkmale, Elemente oder Strukturen nicht für jede der Figuren wiederholt. Es versteht sich, dass mit den Begriffen „etwa“ oder „im Wesentlichen“, wie sie hierin in Bezug auf Dicken, Breiten, prozentuale Anteile, Bereiche etc. verwendet werden, gemeint ist, dass sie diese nahezu oder annähernd, jedoch nicht exakt bezeichnen. Der Begriff „etwa“ oder „im Wesentlichen“, wie er hierin verwendet wird, impliziert zum Beispiel, dass ein geringer Spielraum eines Fehlers vorliegt, wie beispielsweise ±5 %, bevorzugt weniger als 2 % oder 1 % oder weniger als die angegebene Menge.
  • Bei der vorstehenden Beschreibung werden verschiedene Materialien und Abmessungen für unterschiedliche Elemente bereitgestellt. Wenn nichts anderes angemerkt, sind derartige Materialien lediglich beispielhaft angegeben, und Ausführungsformen sind nicht ausschließlich auf die angegebenen spezifischen Beispiele beschränkt. In einer ähnlichen Weise sind, wenn nichts anderes angemerkt ist, sämtliche Abmessungen beispielhaft angegeben, und Ausführungsformen sind nicht ausschließlich auf die angegebenen spezifischen Abmessungen oder Bereiche beschränkt.
  • Halbleitereinheiten und Verfahren zum Bilden derselben gemäß den vorstehend beschriebenen Techniken können bei verschiedenen Anwendungen, verschiedener Hardware und/oder verschiedenen elektronischen Systemen eingesetzt werden. Eine geeignete Hardware und geeignete Systeme zum Ausführen von Ausführungsformen der Erfindung können Personalcomputer, Kommunikationsnetzwerke, kommerzielle elektronische Systeme, tragbare Kommunikationsvorrichtungen (z.B. Handys und Smartphones), Speichervorrichtungen mit Solid-State-Medien oder Halbleitermedien, funktionelle Schaltungsaufbauten etc. aufweisen, sind jedoch nicht auf diese beschränkt. Bei Systemen und Hardware, in welche die Halbleitereinheiten eingebaut sind, handelt es sich um in Erwägung gezogene Ausführungsformen der Erfindung. Unter der Voraussetzung der hierin bereitgestellten Lehren ist ein Fachmann in der Lage, weitere Ausführungen und Anwendungen von Ausführungsformen der Erfindung in Erwägung zu ziehen.
  • Bei einigen Ausführungsformen werden die vorstehend beschriebenen Techniken in Verbindung mit Halbleitereinheiten verwendet, die zum Beispiel Komplementär-Metall-Oxid-Halbleiter (CMOSs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs) und/oder Fin-Feldeffekttransistoren (FinFETs) erfordern oder auf andere Weise nutzen. Durch ein nicht beschränkendes Beispiel können die Halbleitereinheiten CMOS-, MOSFET- und FinFET-Einheiten und/oder Halbleitereinheiten aufweisen, welche die CMOS-, MOSFET- und/oder FinFET-Technologie verwenden, sind jedoch nicht auf diese beschränkt.
  • Verschiedene Strukturen, die vorstehend beschrieben sind, können in integrierten Schaltungen implementiert sein. Die resultierenden integrierten Schaltungschips können von dem Hersteller in Rohwaferform (das heißt, als ein einzelner Wafer, der mehrere unverpackte Chips aufweist), als ein blanker Chip oder in einer gepackten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchip-Packung (wie beispielsweise einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Multi-Chip-Packung montiert (wie beispielsweise einem keramischen Träger, der entweder Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen oder beide aufweist). In jedem Fall ist der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen signalverarbeitenden Einheiten als Teil entweder (a) eines Zwischenprodukts, wie beispielsweise einer Hauptplatine, oder (b) eines Endprodukts integriert. Bei dem Endprodukt kann es sich um irgendein Produkt, das integrierte Schaltungschips aufweist, in einem Bereich von Spielwaren und anderen Low-End-Anwendungen bis zu hochentwickelten Computerprodukten handeln, die ein Display, eine Tastatur oder eine andere Eingabevorrichtung sowie einen zentralen Prozessor aufweisen.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zu Zwecken der Darstellung präsentiert, sollen jedoch nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Für einen Fachmann sind viele Modifikationen und Variationen ersichtlich, ohne von dem Umfang der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber auf dem Markt zu finden Technologien am besten zu erläutern oder um Fachleute in die Lage zu versetzen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (23)

  1. Verfahren zum Bilden einer Halbleiterstruktur, das aufweist: Bilden eines Nanosheet-Stapels, der abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, über einem Substrat, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellen; Bilden eines Hartmaskenstapels über dem Nanosheet-Stapel; Bilden einer Strukturierungsschicht über dem Hartmaskenstapel; und Strukturierung einer lithographischen Maske über der Strukturierungsschicht, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer selbstausgerichteten Doppelstrukturierung definiert; wobei die zweite Breite geringer als die erste Breite ist.
  2. Verfahren nach Anspruch 1, wobei die lithographische Maske über der Strukturierungsschicht derart strukturiert wird, dass das lithographische Material den einen ersten Bereich oder die mehreren ersten Bereiche und den einen zweiten Bereich oder die mehreren zweiten Bereiche bedeckt.
  3. Verfahren nach Anspruch 1, wobei die lithographische Maske über der Strukturierungsschicht derart strukturiert wird, dass das lithographische Material den einen ersten Bereich oder die mehreren ersten Bereiche und den einen zweiten Bereich oder die mehreren zweiten Bereiche freilegt.
  4. Verfahren nach Anspruch 1, wobei der Hartmaskenstapel eine Füllschicht aus einem Oxid und einen Nitrid-Oxid-Nitrid-Hartmaskenstapel über der Füllschicht aus einem Oxid aufweist.
  5. Verfahren nach Anspruch 1, wobei die Strukturierungsschicht amorphes Silicium (a-Si) aufweist.
  6. Verfahren nach Anspruch 2, das des Weiteren aufweist: Ätzen von durch die lithographische Maske freiliegendenTeilbereichen der Strukturierungsschicht, um eine Mehrzahl von Strukturierungs-Mandrels zu bilden; und Entfernen der lithographischen Maske.
  7. Verfahren nach Anspruch 6, das des Weiteren aufweist: Abscheiden eines Abstandshaltermaterials über der Mehrzahl von Strukturierungs-Mandrels und Teilbereichen einer oberen Oberfläche des Hartmaskenstapels, die durch Ätzen der durch die lithographische Maske freiliegenden Teilbereiche der Strukturierungsschicht freigelegt wurden, und Zurückätzen des Abstandshaltermaterials, um das Abstandshaltermaterial von oberen Oberflächen der Mehrzahl von Strukturierungs-Mandrels zu entfernen und das Abstandshaltermaterial von Teilbereichen der oberen Oberfläche der Hartmaskenschicht zu entfernen, so dass Seitenwandabstandshalter belassen werden, welche die Mehrzahl von Strukturierungs-Mandrels umgeben.
  8. Verfahren nach Anspruch 7, das des Weiteren ein Bilden einer ersten Blockmaske aufweist, die zumindest einen ersten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels und die Seitenwandabstandshalter bedeckt, die den ersten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben, und zumindest einen zweiten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels und die Seitenwandabstandshalter freilegt, die den zweiten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben, wobei der erste Sub-Satz der Mehrzahl von Strukturierungs-Mandrels für ein direktes Drucken des einen oder der mehreren Fins mit der ersten Breite sorgt und der zweite Sub-Satz der Mehrzahl von Strukturierungs-Mandrels eine selbstausgerichtete Doppelstrukturierung für ein Vorgeben des Abstands zwischen den zwei oder mehr Fins mit der zweiten Breite bereitstellt.
  9. Verfahren nach Anspruch 8, das des Weiteren aufweist: Entfernen des zweiten Sub-Satzes der Mehrzahl von Strukturierungs-Mandrels, so dass die Seitenwandabstandshalter belassen werden, die den zweiten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben; und Entfernen der ersten Blockmaske.
  10. Verfahren nach Anspruch 9, das des Weiteren ein Bilden einer zweiten Blockmaske, welche die Seitenwandabstandshalter bedeckt, die den zweiten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben, und ein Freilegen des ersten Sub-Satzes der Mehrzahl von Strukturierungs-Mandrels und der Seitenwandabstandshalter aufweist, die den ersten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben.
  11. Verfahren nach Anspruch 10, das des Weiteren aufweist: Entfernen der Seitenwandabstandshalter, die den ersten Sub-Satz der Mehrzahl von Strukturierungs-Mandrels umgeben, die durch die zweite Blockmaske freiliegen; und Entfernen der zweiten Blockmaske.
  12. Verfahren nach Anspruch 11, das des Weiteren ein Ätzen des Hartmaskenstapels, des Nanosheet-Stapels und zumindest eines Teilbereichs des Substrats aufweist, um den einen oder die mehreren Fins mit der ersten Breite unterhalb des ersten Sub-Satzes der Mehrzahl von Strukturierungs-Mandrels zu bilden und den einen oder die mehreren Fins mit der zweiten Breite unterhalb der verbliebenen Seitenwandabstandshalter zu bilden.
  13. Verfahren nach Anspruch 3, das des Weiteren aufweist: Ätzen von Teilbereichen der Strukturierungsschicht, die durch die lithographische Maske freiliegen, um eine Mehrzahl von Strukturierungs-Mandrels zu bilden; und Entfernen der lithographischen Maske.
  14. Verfahren nach Anspruch 13, das des Weiteren aufweist: Abscheiden eines Oxidmaterials über Teilbereichen einer oberen Oberfläche des Hartmaskenstapels, die durch Ätzen der Teilbereiche der Strukturierungsschicht freigelegt wurden, die durch die lithographische Maske freiliegen; und Zurückätzen des Oxidmaterials, um eine Mehrzahl von Oxid-Mandrels über der oberen Oberfläche des Hartmaskenstapels zwischen der Mehrzahl von Strukturierungs-Mandrels zu bilden.
  15. Verfahren nach Anspruch 14, das des Weiteren ein Bilden einer Blockmaske aufweist, die zumindest einen ersten Sub-Satz der Mehrzahl von Oxid-Mandrels bedeckt und zumindest einen zweiten Sub-Satz der Mehrzahl von Oxid-Mandrels freilegt, wobei der erste Sub-Satz der Mehrzahl von Oxid-Mandrels für ein direktes Drucken des einen oder der mehreren Fins mit der ersten Breite sorgt und der zweite Sub-Satz der Mehrzahl von Oxid-Mandrels eine selbstausgerichtete Doppelstrukturierung für ein Vorgeben des Abstands zwischen den zwei oder mehr Fins mit der zweiten Breite bereitstellt.
  16. Verfahren nach Anspruch 15, das des Weiteren aufweist: Entfernen des zweiten Sub-Satzes der Mehrzahl von Oxid-Mandrels; und Entfernen der Blockmaske.
  17. Verfahren nach Anspruch 16, das des Weiteren aufweist: Bilden eines Abstandshaltermaterials über Teilbereichen der oberen Oberfläche des Hartmaskenstapels, die durch die Entfernung des zweiten Sub-Satzes der Mehrzahl von Oxid-Mandrels freigelegt wurden, und über oberen Oberflächen des ersten Sub-Satzes der Mehrzahl von Oxid-Mandrels und der Mehrzahl von Strukturierungs-Mandrels; und Zurückätzen des Abstandshaltermaterials, um Seitenwandabstandshalter benachbart zu Seitenwänden der Mehrzahl von Strukturierungs-Mandrels zu bilden, die durch die Entfernung des zweiten Sub-Satzes der Mehrzahl von Oxid-Mandrels freigelegt wurden.
  18. Verfahren nach Anspruch 17, das des Weiteren ein Entfernen der Mehrzahl von Strukturierungs-Mandrels aufweist.
  19. Verfahren nach Anspruch 18, das des Weiteren ein Ätzen des Hartmaskenstapels, des Nanosheet-Stapels und zumindest eines Teilbereichs des Substrats aufweist, um den einen oder die mehreren Fins mit der ersten Breite unterhalb des ersten Sub-Satzes der Mehrzahl von Oxid-Mandrels zu bilden und den einen oder die mehreren Fins mit der zweiten Breite unterhalb der Seitenwandabstandshalter zu bilden.
  20. Halbleiterstruktur, die aufweist: ein Substrat; einen Nanosheet-Stapel, der über dem Substrat angeordnet ist, wobei der Nanosheet-Stapel abwechselnde Schichten aus einem Opfermaterial und einem Kanalmaterial aufweist, wobei die Schichten aus dem Kanalmaterial Nanosheet-Kanäle für einen oder mehrere Nanosheet-Feldeffekttransistoren bereitstellen; einen Hartmaskenstapel, der über dem Nanosheet-Stapel angeordnet ist; eine Strukturierungsschicht, die über dem Hartmaskenstapel angeordnet ist; und eine lithographische Maske, die über der Strukturierungsschicht angeordnet ist, wobei die lithographische Maske (i) einen ersten Bereich oder mehrere erste Bereiche für ein direktes Drucken von einem oder mehreren Fins mit einer ersten Breite in dem Nanosheet-Stapel und dem Substrat und (ii) einen zweiten Bereich oder mehrere zweite Bereiche für ein Vorgeben des Abstands zwischen zwei oder mehr Fins mit einer zweiten Breite in dem Nanosheet-Stapel und dem Substrat unter Verwendung einer selbstausgerichteten Doppelstrukturierung definiert; wobei die zweite Breite geringer als die erste Breite ist.
  21. Halbleiterstruktur nach Anspruch 22, wobei die lithographische Maske den einen ersten Bereich oder die mehreren ersten Bereiche und den einen zweiten Bereich oder die mehreren zweiten Bereiche bedeckt.
  22. Halbleiterstruktur nach Anspruch 22, wobei die lithographische Maske den einen ersten Bereich oder die mehreren ersten Bereiche und den einen zweiten Bereich oder die mehreren zweiten Bereiche freilegt.
  23. Halbleiterstruktur nach Anspruch 22, wobei die Nanosheet-Stapel über dem einen oder den mehreren Fins mit der ersten Breite Kanäle für Nanosheet-Feldeffekttransistoren vom n-Typ bereitstellen und die Nanosheet-Stapel, die über dem einen oder den mehreren Fins mit der zweiten Breite angeordnet sind, Kanäle für Nanosheet-Feldeffekttransistoren vom p-Typ bereitstellen.
DE112020002857.7T 2019-07-17 2020-07-03 Direktes drucken und selbstausgerichtete doppelstrukturierung von nanosheets Pending DE112020002857T5 (de)

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US16/514,235 US11257681B2 (en) 2019-07-17 2019-07-17 Using a same mask for direct print and self-aligned double patterning of nanosheets
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WO (1) WO2021009606A1 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11462614B2 (en) * 2019-08-30 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11152358B2 (en) * 2019-10-01 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical structure for semiconductor device
US11824116B2 (en) * 2019-12-18 2023-11-21 Intel Corporation Gate-all-around integrated circuit structures having devices with channel-to-substrate electrical contact
US11881402B2 (en) * 2020-09-30 2024-01-23 Applied Materials, Inc. Self aligned multiple patterning
US20230062305A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Mandrel Structures and Methods of Fabricating the Same in Semiconductor Devices
CN117438376B (zh) * 2023-12-20 2024-03-05 华中科技大学 一种基于二维材料的互补性场效应晶体管及制备方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8216902B2 (en) 2009-08-06 2012-07-10 International Business Machines Corporation Nanomesh SRAM cell
US8624320B2 (en) 2010-08-02 2014-01-07 Advanced Micro Devices, Inc. Process for forming fins for a FinFET device
KR101871748B1 (ko) * 2011-12-06 2018-06-28 삼성전자주식회사 반도체 소자의 패턴 형성 방법
US8735296B2 (en) * 2012-07-18 2014-05-27 International Business Machines Corporation Method of simultaneously forming multiple structures having different critical dimensions using sidewall transfer
US9318330B2 (en) * 2012-12-27 2016-04-19 Renesas Electronics Corporation Patterning process method for semiconductor devices
US9166023B2 (en) 2013-08-09 2015-10-20 Stmicroelectronics, Inc. Bulk finFET semiconductor-on-nothing integration
KR102269055B1 (ko) * 2014-07-16 2021-06-28 삼성전자주식회사 반도체 소자의 제조 방법
US9406522B2 (en) * 2014-07-24 2016-08-02 Applied Materials, Inc. Single platform, multiple cycle spacer deposition and etch
US9202920B1 (en) 2014-07-31 2015-12-01 Stmicroelectronics, Inc. Methods for forming vertical and sharp junctions in finFET structures
US9472506B2 (en) 2015-02-25 2016-10-18 International Business Machines Corporation Registration mark formation during sidewall image transfer process
US9287135B1 (en) 2015-05-26 2016-03-15 International Business Machines Corporation Sidewall image transfer process for fin patterning
US9722052B2 (en) * 2015-10-27 2017-08-01 International Business Machines Corporation Fin cut without residual fin defects
US9871099B2 (en) 2015-11-09 2018-01-16 International Business Machines Corporation Nanosheet isolation for bulk CMOS non-planar devices
US9722022B2 (en) 2015-12-28 2017-08-01 International Business Machines Corporation Sidewall image transfer nanosheet
US9490335B1 (en) 2015-12-30 2016-11-08 International Business Machines Corporation Extra gate device for nanosheet
US9799514B1 (en) * 2016-04-07 2017-10-24 Globalfoundries Inc. Protecting, oxidizing, and etching of material lines for use in increasing or decreasing critical dimensions of hard mask lines
US9859174B1 (en) * 2016-06-24 2018-01-02 International Business Machines Corporation Sidewall image transfer structures
US10014389B2 (en) * 2016-07-26 2018-07-03 Globalfoundries Inc. Methods of forming IC products comprising a nano-sheet device and a transistor device having first and second replacement gate structures
US10002762B2 (en) * 2016-09-09 2018-06-19 International Business Machines Corporation Multi-angled deposition and masking for custom spacer trim and selected spacer removal
US10559501B2 (en) 2016-09-20 2020-02-11 Qualcomm Incorporated Self-aligned quadruple patterning process for Fin pitch below 20nm
US10069015B2 (en) 2016-09-26 2018-09-04 International Business Machines Corporation Width adjustment of stacked nanowires
US9837403B1 (en) * 2016-09-27 2017-12-05 International Business Machines Corporation Asymmetrical vertical transistor
US10032632B2 (en) * 2016-10-04 2018-07-24 International Business Machines Corporation Selective gas etching for self-aligned pattern transfer
US9923055B1 (en) * 2016-10-31 2018-03-20 International Business Machines Corporation Inner spacer for nanosheet transistors
US10439059B2 (en) * 2016-12-20 2019-10-08 Massachusetts Institute Of Technology High-linearity transistors
US10043746B1 (en) 2017-02-06 2018-08-07 International Business Machines Corporation Fabrication of vertical fuses from vertical fins
US10002939B1 (en) 2017-02-16 2018-06-19 International Business Machines Corporation Nanosheet transistors having thin and thick gate dielectric material
US10707208B2 (en) * 2017-02-27 2020-07-07 International Business Machines Corporation Fabrication of fin field effect transistors utilizing different fin channel materials while maintaining consistent fin widths
US10043900B1 (en) * 2017-03-20 2018-08-07 International Business Machines Corporation Vertical transport Fin field effect transistors on a substrate with varying effective gate lengths
US9847391B1 (en) 2017-04-05 2017-12-19 Globalfoundries Inc. Stacked nanosheet field-effect transistor with diode isolation
US10340141B2 (en) * 2017-04-28 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
US10692769B2 (en) * 2017-08-29 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd Fin critical dimension loading optimization
US10685887B2 (en) 2017-12-04 2020-06-16 Tokyo Electron Limited Method for incorporating multiple channel materials in a complimentary field effective transistor (CFET) device
US10755969B2 (en) * 2018-01-01 2020-08-25 International Business Machines Corporation Multi-patterning techniques for fabricating an array of metal lines with different widths
TWI651837B (zh) * 2018-02-21 2019-02-21 Powerchip Technology Corporation 積體電路結構及其製造方法
US10566445B2 (en) * 2018-04-03 2020-02-18 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between gates
US11201152B2 (en) * 2018-04-20 2021-12-14 Globalfoundries Inc. Method, apparatus, and system for fin-over-nanosheet complementary field-effect-transistor
US10304744B1 (en) * 2018-05-15 2019-05-28 International Business Machines Corporation Inverse tone direct print EUV lithography enabled by selective material deposition
US10361129B1 (en) * 2018-05-18 2019-07-23 International Business Machines Corporation Self-aligned double patterning formed fincut
US10672668B2 (en) * 2018-05-30 2020-06-02 International Business Machines Corporation Dual width finned semiconductor structure
US20200066520A1 (en) * 2018-08-22 2020-02-27 International Business Machines Corporation Alternating hard mask for tight-pitch fin formation
US10957798B2 (en) * 2019-02-06 2021-03-23 International Business Machines Corporation Nanosheet transistors with transverse strained channel regions
US10903369B2 (en) * 2019-02-27 2021-01-26 International Business Machines Corporation Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
US10916630B2 (en) * 2019-04-29 2021-02-09 International Business Machines Corporation Nanosheet devices with improved electrostatic integrity
US11527446B2 (en) * 2019-05-13 2022-12-13 International Business Machines Corporation Transistor having strain-inducing anchors and a strain-enhancing suspended channel
US10879379B2 (en) * 2019-05-30 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US10978573B2 (en) * 2019-07-08 2021-04-13 International Business Machines Corporation Spacer-confined epitaxial growth
US11342231B2 (en) * 2019-09-17 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device with low threshold voltage
US11094781B2 (en) * 2019-11-01 2021-08-17 International Business Machines Corporation Nanosheet structures having vertically oriented and horizontally stacked nanosheets
US11152464B1 (en) * 2020-03-27 2021-10-19 International Business Machines Corporation Self-aligned isolation for nanosheet transistor
US11251287B2 (en) * 2020-04-14 2022-02-15 International Business Machines Corporation Self-aligned uniform bottom spacers for VTFETS
US11164960B1 (en) * 2020-04-28 2021-11-02 International Business Machines Corporation Transistor having in-situ doped nanosheets with gradient doped channel regions
US20230143705A1 (en) * 2021-11-09 2023-05-11 International Business Machines Corporation Bottom contact for stacked gaa fet
US20230178433A1 (en) * 2021-12-08 2023-06-08 International Business Machines Corporation Buried power rail at tight cell-to-cell space
US20230282722A1 (en) * 2022-03-04 2023-09-07 International Business Machines Corporation Co-integration of source-drain trench metal cut and gate-contact-over active device for advanced transistor architectures

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