DE102019212827B4 - Halbleitervorrichtung mit FinFETs mit Gateschnitt und Verfahren zum Herstellen derselben - Google Patents

Halbleitervorrichtung mit FinFETs mit Gateschnitt und Verfahren zum Herstellen derselben Download PDF

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Abstract

Halbleitervorrichtung (100), umfassend:ein Halbleitersubstrat (105);eine erste Finne (110a) und eine zwei Finne (110b) auf dem Halbleitersubstrat (105), wobei jede Finne eine Längsachse aufweist, die sich in einer ersten horizontalen Richtung erstreckt;eine Isolationsstruktur (150) auf dem Substrat (105) zwischen der ersten Finne (110a) und der zweiten Finne (110b);ein erstes Metallgate (120a) und ein zweites Metallgate (120b) auf dem Substrat (105), der ersten Finne (110a) und der zweiten Finne (110b), wobei jedes Metallgate eine Längsachse aufweist, die sich in einer zweiten horizontalen Richtung senkrecht zu der ersten horizontalen Richtung erstreckt;ein erster dielektrischer Körper (130a) unter dem ersten Metallgate (120a) und auf dem Substrat (105) zwischen der ersten Finne (110a) und der zweiten Finne (110b), wobei sich eine Oberseite des ersten dielektrischen Körpers (130a) unterhalb einer Oberseite des ersten Metallgates (120a) befindet; undein zweiter dielektrischer Körper (130b) im zweiten Metallgate (120b) und auf dem Substrat (105) zwischen der ersten Finne (110a) und der zweiten Finne (110b), wobei sich eine Oberseite des zweiten dielektrischen Körpers (130b) an oder über einer Oberseite des zweiten Metallgates (120b) befindet und wobei eine Unterseite des ersten dielektrischen Körpers (130a) und eine Unterseite des zweiten dielektrischen Körpers (130b) in Kontakt mit der Isolationsstruktur (150) zwischen der ersten und der zweiten Finne (110a, 110b) sind und der erste und der zweite dielektrische Körper (130a, 130b) entlang des jeweiligen Metallgates lateral auf einen Gateschnittbereich beschränkt sind.

Description

  • HINTERGRUND DER ERFINDUNG
  • GEBIET DER ERFINDUNG
  • Im Allgemeinen bezieht sich die vorliegende Erfindung auf die Herstellung von anspruchsvollen Halbleiterbauelementen und insbesondere auf verschiedene Verfahren zur Bildung von FinFET-Vorrichtungen mit verringerter parasitärer Kapazität.
  • BESCHREIBUNG DES STANDS DER TECHNIK
  • Die Herstellung fortschrittlicher integrierter Schaltungen, wie z. B. von CPUs, Speichervorrichtungen, ASICs (anwendungsspezifische integrierte Schaltungen) und dergleichen, erfordert die Bildung einer großen Anzahl von Schaltungselementen in einem bestimmten Chipbereich gemäß einem bestimmten Schaltungslayout, wobei sogenannte Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs oder FETs) einen wichtigen Typ eines Schaltungselements darstellen, der die Leistung der integrierten Schaltungen wesentlich bestimmt. Ein FET stellt eine Vorrichtung dar, die in der Regel einen Sourcebereich, einen Drainbereich, einen Kanalbereich, der zwischen dem Sourcebereich und dem Drainbereich angeordnet ist, und eine Gateelektrode umfasst, die sich über dem Kanalbereich befindet. Der Stromfluss durch den FET wird durch eine Spannung gesteuert, die an die Gateelektrode angelegt wird. Wenn eine Spannung, die kleiner ist als eine Schwellspannung der Vorrichtung, an die Gateelektrode angelegt wird, dann gibt es im Wesentlichen keinen Stromfluss durch die Vorrichtung (wobei unerwünschte Leckströme, die relativ klein sind, ignoriert werden). Wenn jedoch eine Spannung, die der Schwellspannung der Vorrichtung entspricht oder größer ist, an die Gateelektrode angelegt wird, wird der Kanalbereich leitfähig und ein elektrischer Strom darf zwischen dem Sourcebereich und dem Drainbereich durch den leitfähigen Kanalbereich fließen.
  • Im Gegensatz zu einem planaren FET, der eine planare Struktur aufweist, gibt es sogenannte 3D-Geräte, die als FinFETs bezeichnet werden können. Genauer wird in solchen 3D-Geräten ein allgemein vertikal angeordneter finnenförmiger aktiver Bereich gebildet und eine Gateelektrode umschließt die Seiten und die oberseitige Oberfläche des finnenförmigen aktiven Bereichs, um einen Kanal mit einer dreidimensionalen Struktur anstelle einer planaren Struktur zu erzeugen. In einigen Fällen wird eine isolierende Deckschicht, z. B. Siliziumnitrid, an der Oberseite der finnenförmigen aktiven Bereiche angeordnet.
  • FinFET-Designs bilden auf der Oberfläche eines Halbleiterwafers unter Verwendung selektiver Ätzverfahren „Finnen“. Die Finnen können verwendet werden, um einen erhöhten Kanal zwischen dem Source und dem Drain eines Transistors zu bilden. Das Gate wird dann so abgeschieden, dass es sich um die Finne wickelt. Dieser dreidimensionale Kanal ist relativ dünn und das Gate weist daher in der Regel eine signifikante Steuerung über die Ladungsträger darin auf. Wenn jedoch in späteren Verarbeitungsschritten S/D-Kontakte von dem Source oder Drain zu einem ersten leitfähigen Element gebildet werden, das die Finne und das Gate überlagert, können die S/D-Kontakte und das Gate so extrem nahe zueinander angeordnet werden, dass zwischen dem Gate und dem S/D-Kontakt eine unerwünschte parasitäre Kapazität auftreten kann.
  • Es wäre wünschenswert, FinFET-Vorrichtungen mit reduzierter parasitärer Kapazität zwischen Gate und Source/Drain zu bilden.
  • Bekannt ist dabei aus WO 2018 / 063 365 A1 eine Doppelfin-Endkappe für selbstangeordnete Gate-Architekturen sowie aus US 2018 / 0 138 092 A1 eine Halbleiterarchitektur mit zwei Finnen, Metallgates und dielektrischen Körpern.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Erfindungsgemäß ist dabei eine Vorrichtung nach Anspruch 1 sowie ein Verfahren nach Anspruch 9.
  • Figurenliste
  • Die Erfindung kann unter Bezugnahme auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen verstanden werden, in denen ähnliche Bezugszeichen ähnliche Elemente identifizieren und in denen:
    • 1 eine stilisierte ebene Darstellung von Abschnitten einer Halbleitervorrichtung mit einem X1-Schnitt und einem X2-Schnitt zeigt, von denen jeweils eine oder mehrere Querschnittsdarstellungen in nachfolgenden Figuren dargestellt werden können;
    • 2 eine Querschnittsansicht X1 einer Halbleitervorrichtung nach einer ersten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 3 eine Querschnittsansicht x2 einer Halbleitervorrichtung nach einer ersten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 4 eine Querschnittsansicht X1 einer Halbleitervorrichtung nach einer zweiten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 5 eine Querschnittsansicht x2 einer Halbleitervorrichtung nach einer zweiten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 6 eine Querschnittsansicht X1 einer Halbleitervorrichtung nach einer dritten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 7 eine Querschnittsansicht x2 einer Halbleitervorrichtung nach einer dritten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 8 eine Querschnittsansicht X1 einer Halbleitervorrichtung nach einer vierten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 9 eine Querschnittsansicht x2 einer Halbleitervorrichtung nach einer vierten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 10 eine Querschnittsansicht X1 einer Halbleitervorrichtung nach einer fünften Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 11 eine Querschnittsansicht x2 einer Halbleitervorrichtung nach einer fünften Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 12 eine Querschnittsansicht X1 einer Halbleitervorrichtung nach einer sechsten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 13 eine Querschnittsansicht x2 einer Halbleitervorrichtung nach einer sechsten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 14 eine Querschnittsansicht X1 einer Halbleitervorrichtung nach einer siebten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 15 eine Querschnittsansicht x2 einer Halbleitervorrichtung nach einer siebten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 16 eine Querschnittsansicht X1 einer Halbleitervorrichtung nach einer achten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 17 eine Querschnittsansicht x2 einer Halbleitervorrichtung nach einer achten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 18 eine QuerschnittsansichtX1 einer Halbleitervorrichtung nach einer neunten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen zeigt;
    • 19 eine Flussdiagrammdarstellung der Prozessschritte zur Bereitstellung einer Halbleitervorrichtung gemäß den hierin in folgenden Ausführungsformen zeigt; und
    • 20 eine stilisierte Darstellung eines Systems zur Herstellung einer Halbleitervorrichtung gemäß Ausführungsformen hierin zeigt.
  • DETAILLIERTE BESCHREIBUNG
  • Im Folgenden werden verschiedene anschauliche Ausführungsformen der Erfindung beschrieben. Aus Gründen der Klarheit sind in dieser Beschreibung nicht alle Merkmale einer tatsächlichen Implementierung beschrieben. Bei der Entwicklung einer solchen konkreten Ausführungsform sind zahlreiche umsetzungsspezifischen Entscheidungen zu treffen, um die spezifischen Ziele der Entwickler zu erreichen, wie die Einhaltung von system- und geschäftsbezogenen Bedingungen, die von Implementierung zu Implementierung unterschiedlich sind. Darüber hinaus wird zu schätzen wissen, dass solche Entwicklungsbemühungen komplex und zeitaufwändig sein können, dennoch aber für den Fachmann ein Routineuntemehmen darstellen.
  • Ausführungsformen hierin stellen ein Bilden von Feldeffekttransistorvorrichtungen vom Finnentyp (FinFET-Vorrichtungen) mit dielektrischen Körpern bereit, die wenigstens in einem ersten Gate angeordnet sind. Solche FinFET-Vorrichtunge können das Risiko einer parasitären Kapazität zwischen Gate und Source/Drainkontakten verringern.
  • 1 zeigt eine stilisierte ebene Darstellung einer Halbleitervorrichtung 100 in Übereinstimmung mit den Ausführungsformen hierin. Aus Gründen der Kürze lässt die stilisierte ebene Ansicht verschiedene Strukturen aus, die in einer endgültigen Halbleitervorrichtung 100 vorhanden wären.
  • Die Halbleitervorrichtung 100 umfasst gemäß einer Aufsicht eine erste Finne 110a und eine zweite Finne 110b. Die Finnen 110a und 110b sind auf einem Halbleitersubstrat angeordnet (das aus Gründen der Kürze weggelassen ist). Jede Finne 110a, 110b weist eine Längsachse auf, die sich in einer ersten horizontalen Richtung erstreckt, d.h. von links nach rechts in 1.
  • Das Halbleitervorrichtung 100 umfasst auch ein erstes Metallgate 120a und ein zweites Metallgate 120b. Das Gate 120a und das Gate 120b sind auf dem Halbleitersubstrat, auf der ersten Finne 110a und auf der zweiten Finne 110b angeordnet. Jedes Metallgate 120a, 120b weist eine Längsachse auf, die sich in einer zweiten horizontalen Richtung senkrecht zur ersten horizontalen Richtung erstreckt, d.h. von oben nach unten in 1.
  • Das zweite Metallgate 120b umfasst ferner einen zweiten dielektrischen Körper 130b. Der zweite dielektrische Körper 130b weist eine Oberseite an oder über einer Oberseite des zweiten Metallgates 120b auf. (Ein erster dielektrischer Körper 130a, mit einer Oberseite unter einer Oberseite des ersten Metallgates 120a ist in 1 nicht sichtbar, wird aber weiter unten ausführlicher beschrieben).
  • Die Halbleitervorrichtung 100 umfasst auch einen ersten Source/Drainkontakt (S/D-Kontakt) 140a und einem zweiten S/D-Kontakt 140b. Die S/D-Kontakte 140a und 140b sind auf dem Halbleitersubstrat, auf der ersten Finne 110a und auf der zweiten Finne 110b angeordnet. Insbesondere, und nicht unter den S/D-Kontakten 140a und 140b dargestellt, umfasst jede Finne 110a, 110b einen S/D-Bereich, z. B. einen epitaktischen S/D-Bereich. Jeder S/D-Kontakt 140a, 140b weist eine Längsachse auf, die sich in der zweiten horizontalen Richtung erstreckt. Jeder S/D Kontakt 140a, 140b befindet sich in der Nähe eines der Gates 120a, 120b. Darstellungsgemäß kann der zweite S/D-Kontakt 140b einen Kontaktschnitt 145b aufweisen. Der Kontaktschnitt 145b ist zu dem zweiten dielektrischen Körper 130b entlang der Gateschnittlinie 125 im Wesentlichen kollinear. Wie ebenfalls dargestellt fehlt dem ersten S/D-Kontakt 140a ein Schnitt entlang der Gateschnittlinie 125. Das Fehlen eines Schnitts würde in Vorrichtungen aus dem Stand der Technik erwartungsgemäß zu einer parasitären Kapazität zwischen dem ersten S/D-Kontakt 140a und dem ersten Gate 120a führen. Die vorliegende Erfindung reduziert das Risiko einer parasitären Kapazität zwischen dem ersten S/D-Kontakt 140a und dem ersten Gate 120a, wie unten beschrieben wird.
  • Der Kürze halber sind in 1 nur zwei Finnen 110a und 110b, zwei Metallgates 120a und 120b und zwei S/D-Kontakte 140a und 140b dargestellt. In anderen Ausführungsformen kann die Halbleitervorrichtung 100 mehr als zwei Finnen, mehr als zwei Gates und/oder mehr als zwei S/D-Kontakte umfassen. Die Auswahl einer Reihe von Finnen, einer Reihe von Gates und/oder einer Reihe von S/D-Kontakten stellt für den Fachmann eine Routineangelegenheit dar.
  • Nachfolgende stilisierte Querschnittsdarstellungen der Halbleitervorrichtung 100 nach Ausführungsformen erfolgen entlang eines von zwei Schnitten: einem X1-Schnitt (durch und parallel zur Längsachse des ersten Metallgates 120a) oder einem X2-Schnitt (durch und parallel zur Längsachse des zweiten Metallgates 120b).
  • 2-18 stellen stilisierte Querschnittsdarstellungen der Halbleitervorrichtung 100 in verschiedenen Herstellungsstufen entsprechend den hierin in beschriebenen Ausführungsformen dar.
  • 2 zeigt eine Querschnittsansicht X1 und 3 zeigt eine Querschnittsansicht X2 der Halbleitervorrichtung 100 nach einer ersten Bearbeitungsstufe, gemäß Ausführungsformen hierin. In der ersten Bearbeitungsstufe wird ein Halbleitersubstrat 105 bereitgestellt. Das Halbleitersubstrat 105 kann Silizium, Silizium-Germanium, Silizium-auf-Isolator (SOI) oder andere im Stand der Technik bekannte Halbleitermaterialien umfassen.
  • Auf dem Halbleitersubstrat 105 sind eine erste Finne 110a und eine zweite Finne 110b gebildet. Die Finnen 110a und 110b können das gleiche Halbleitermaterial wie das Halbleitersubstrat 105 umfassen, müssen aber nicht. In einer Ausführungsform kann jede Finne 110a, 110b eine Vielzahl von Halbleiterschichten umfassen, die mit einer Vielzahl von Metallschichten verschachtelt (interleaved) sind. Die Finnen 110a und 110b können durch den Fachmann mit jeder geeigneten Technik gebildet werden, die nicht im Detail beschrieben sein muss.
  • In der ersten Herstellungsstufe wird auf dem Halbleitersubstrat 105 ein Isolationsmerkmal 150 gebildet, einschließlich zwischen der ersten Finne 110a und der zweiten Finne 110b. Das Isolationsmerkmal 150 kann hierin als eine Flachgrabenisolation (STI) bezeichnet werden. Das Isolationsmerkmal 150 kann Siliziumoxid, ein fließfähiges Oxid (flowable oxide), TEOS oder andere Materialien umfassen, die die erste Finne 110a von der zweiten Finne 110b elektrisch isolieren. Das Isolationsmerkmal 150 kann mit Techniken gebildet werden, die dem Fachmann bekannt sind.
  • Die erste Herstellungsstufe umfasst auch ein Bilden eines ersten Dummygates 119a und eines zweiten Dummygates 119b. Die Dummygates 119a und 119b können aus jedem Material und durch jede bekannte Technik gebildet werden. Beispielsweise können die Dummygates 119a und 119b Poly umfassen. Die Dummygates 119a und 119b können hierin auch als Replacement-Metal-Gates (RMGs) bezeichnet werden.
  • Die Dummygates 119a und 119b weisen darstellungsgemäß eine Oberseite über einer Oberseite von jeder Finne 110a, 110b auf.
  • Die erste Herstellungsstufe kann auch die Bildung einer ersten Gate-Hartmaske 117a und einer zweiten Gate-Hartmaske 117b entsprechend über dem ersten Dummygate 119a und dem zweiten Dummygate 119b umfassen. Die Gate-Hartmasken 117a und 117b können jedes geeignete Material umfassen, das dem Fachmann bekannt ist. Bei der Bildung der Gate-Hartmasken 117a und 117b kann auch eine Hartmaske über einem oder mehreren anderen Merkmalen der Halbleitervorrichtung 100, wie z.B. über dem zweiten S/D-Kontakt 140b, gebildet werden.
  • 4 zeigt eine Querschnittsansicht X1 und 5 zeigt eine Querschnittsansicht X2 der Halbleitervorrichtung 100 nach einer zweiten Bearbeitungsstufe gemäß Ausführungsformen hierin. In der zweiten Bearbeitungsstufe sind die Gate-Hartmasken 117a und 117b strukturiert, um Teile der Dummygates 119a und 119b freizulegen. Die zweite Bearbeitungsstufe umfasst auch ein Ätzen der freiliegenden Abschnitte der Dummygates 119a und 119b, wodurch sich Gateschnitte 125a und 125b ergeben. (Die Strukturierung und das Ätzen kann auch den Schnitt 145b im zweiten S/D-Kontakt 140 bilden, der in 1 dargestellt ist). Anschließend können die Gate-Hartmasken 117a und 117b (und alle anderen Hartmasken, die über der Halbleitervorrichtung 100 nach dem Strukturieren und Ätzen vorhanden sind) entfernt werden. Das Strukturieren der Gate-Hartmasken 117a und 117b, das Ätzen der Dummygates 119a und 119b und das Entfernen der Gate-Hartmasken 117a und 117b können jeweils als Routineangelegenheit vom Fachmann ausgeführt werden.
  • Wie man sieht, durchlaufen die Gateschnitte 125a und 125b vollständig die Höhe der entsprechenden Dummygates 119a und 119b.
  • 6 zeigt eine Querschnittsansicht X1 und 7 zeigt eine Querschnittsansicht X2 einer Halbleitervorrichtung nach einer dritten Bearbeitungsstufe gemäß Ausführungsformen hierin. In der dritten Bearbeitungsstufe werden die in den 4-5 dargestellten Gateschnitte 125a und 125b jeweils mit einem dielektrischen Material gefüllt. Es können dielektrische Materialien wie Siliziumnitrid oder Siliziumoxid verwendet werden. In einer Ausführungsform besteht das dielektrische Material aus Siliziumnitrid. Die dritte Bearbeitungsstufe ergibt einen ersten dielektrischen Körper 130a im ersten Dummygate 119a und einen zweiten dielektrischen Körper 130b im zweiten Dummygate 119b. Die Unterseite der Dielektrizitätskörper 130a und 130b sind mit dem Isolationsmerkmal 150 in Kontakt.
  • 8 zeigt eine Querschnittsansicht X1 und 9 zeigt eine Querschnittsansicht X2 der Halbleitervorrichtung 100 nach einer vierten Bearbeitungsstufe, gemäß Ausführungsformen hierin. In der vierten Bearbeitungsstufe werden das zweite Dummygate 119b und der zweite dielektrische Körper 130b mit einer Maske 131b maskiert. In einer Ausführungsform kann die Maske 131b eine umgekehrte CT-Maske sein. Die Bildung der Maske 131b stellt für den Fachmann angesichts der Erfindung eine Routineangelegenheit dar. Das erste Dummygate 119a und der erste dielektrische Körper 130a verbleiben nach der vierten Bearbeitungsstufe freiliegend.
  • 10 zeigt eine Querschnittsansicht X1 und 11 zeigt eine Querschnittsansicht X2 einer Halbleitervorrichtung nach einer fünften Bearbeitungsstufe gemäß Ausführungsformen hierin. In der fünften Bearbeitungsstufe wird der erste dielektrische Körper 130a ausgespart, so dass die Oberseite des ersten dielektrischen Körpers 130a unter der Oberseite des ersten Dummygates 119a angeordnet wird. Die Oberseite des ersten dielektrischen Körpers 130a kann in eine Position über der Oberseite der ersten Finne 110a und der zweiten Finne 110b ausgespart werden. Techniken zum bezüglich den Dummygatematerialien selektiven Aussparen von dielektrischen Materialien sind bekannt und müssen nicht im Detail beschrieben werden. Die Gegenwart der Maske 131b verhindert ein Aussparen des zweiten dielektrischen Körpers 130b.
  • 12 zeigt eine Querschnittsansicht X1 und 13 zeigt eine Querschnittsansicht X2 einer Halbleitervorrichtung nach einer sechsten Bearbeitungsstufe gemäß Ausführungsformen hierin. In der sechsten Bearbeitungsstufe wird die Maske 131b von dem zweiten Dummygate 119b entfernt und anschließend werden die beiden Dummygates 119a und 119b entfernt. Techniken zum Entfernem von Masken und Dummygates sind dem Fachmann bekannt sein und müssen nicht weiter beschrieben werden.
  • 14 zeigt eine Querschnittsansicht X1 und 15 zeigt eine Querschnittsansicht X2 einer Halbleitervorrichtung nach einer siebten Bearbeitungsstufe gemäß Ausführungsformen hierin. In der siebten Bearbeitungsstufe bilden sich ein erstes Metallgate 120a und ein zweites Metallgate 120b, z.B. durch den Einsatz bekannter Techniken. Das erste Metallgate 120a ist so ausgebildet, dass sich seine Oberseite über der Oberseite des ersten dielektrischen Körpers 130a befindet. Das zweite Metallgate 120b ist so ausgebildet, dass sich seine Oberseite an oder unter der Oberseite des zweiten dielektrischen Körpers 130b befindet. Gemäß der Darstellung in 15 kann sich die Oberseite des zweiten Metallgates 120b unter der Oberseite des zweiten dielektrischen Körpers 130b befinden.
  • 16 zeigt eine Querschnittsansicht X1 und 17 zeigt eine Querschnittsansicht X2 einer Halbleitervorrichtung nach einer achten Bearbeitungsstufe gemäß Ausführungsformen hierin. In der achten Bearbeitungsstufe bilden sich eine erste selbstausgerichtete Kappe (SAC) 160a und eine zweite SAC 160b entsprechend über dem ersten Metallgate 120a und dem zweiten Metallgate 120b. Die SAC-Bildung stellt für den Fachmann angesichts der Erfindung eine Routineangelegenheit dar.
  • 18 zeigt eine Querschnittsansicht X1 einer Halbleitervorrichtung nach einer neunten Bearbeitungsstufe gemäß den hierin beschriebenen Ausführungsformen. In der neunten Bearbeitungsstufe kann eine erste Oxidschicht 170a auf den ersten SACs 160a gebildet werden. (In ähnlicher Weise kann, auch wenn nicht dargestellt, eine zweite Oxidschicht auf der zweiten SAC 160b gebildet werden). Anschließend kann ein erster Gatekontakt 180a gebildet werden, indem ein Graben in der ersten Oxidschicht 170a und der ersten SAC 160a gebildet wird, wodurch ein Abschnitt der Oberseite des ersten Metallgates 120a freigelegt wird. Wünschenswerterweise wird der erste Gatekontakt 180a direkt über dem ersten dielektrischen Körper 130a gebildet. Die Bildung von Oxidschichten und die Gatekontaktbildung können gemäß bekannten Techniken durchgeführt werden und müssen nicht weiter beschrieben werden.
  • Die Gegenwart des ersten dielektrischen Körpers 130a direkt unter dem ersten Gatekontakt 180a kann die parasitäre Kapazität zwischen dem ersten Metallgate 120a und dem ersten S/D-Kontakt 140a in 1 reduzieren.
  • Nach der neunten Bearbeitungsstufe können andere konventionelle Prozessschritte (nicht dargestellt) auf der Halbleitervorrichtung 100 durchgeführt werden, um eine endgültige Halbleitervorrichtung 100 zu erhalten, die für eine oder mehrere gewünschte Endanwendungen geeignet ist.
  • Mit Bezug auf 19 stellen wir eine Flussdiagrammdarstellung von Prozessschritten zum Bereitstellen einer Halbleitervorrichtung gemäß Ausführungsformen hierin dar. Das Verfahren 1900 kann ein Bilden (bei 1910) eines Halbleitersubstrats; einer ersten Finne und einer zweiten Finne auf dem Halbleitersubstrat, wobei jede Finne eine Längsachse aufweist, die sich in einer ersten horizontalen Richtung erstreckt; einer Isolationsstruktur auf dem Substrat zwischen der ersten Finne und der zweiten Finne; eines ersten Replacement-Metal-Gates (RMG) und ein zweites RMG auf dem Substrat, der ersten Finne und der zweiten Finne umfassen, wobei jedes RMG eine Längsachse aufweist, die sich in einer zweiten horizontalen Richtung senkrecht zur ersten horizontalen Richtung erstreckt.
  • In einer Ausführungsform können die erste und die zweite Finne das gleiche Material wie das Halbleitersubstrat umfassen. Alternativ können die erste Finne und die zweite Finne jeweils eine Vielzahl von Halbleiterschichten umfassen, die mit einer Vielzahl von Metallschichten verschachtelt sind.
  • Das Verfahren 1900 kann auch ein Schneiden (bei 1920) eines ersten Gateschnitts in dem ersten RMG und eines zweiten Gateschnitts in der zweiten RMG umfassen, wobei beide Gateschnitte auf die Isolationsstruktur zwischen der ersten Finne und der zweiten Finne gehen. Das Verfahren 1900 kann auch ein Füllen (bei 1930) des ersten Gateschnitts und des zweiten Gateschnitts mit einem dielektrischen Material umfassen. In einer Ausführungsform umfasst das dielektrische Material Siliziumnitrid.
  • Das Verfahren 1900 kann ferner ein Aussparen (bei 1940) des Dielektrikums im ersten Gateschnitt umfassen, um einen ersten dielektrischen Körper und einen zweiten dielektrischen Körper zu ergeben, wobei sich eine Oberseite des ersten dielektrischen Körpers unterhalb einer Oberseite des ersten RMG befindet. Anschließend kann das Verfahren 1900 zusätzlich ein Entfernen (bei 1950) des ersten RMG und des zweiten RMG umfassen. Der Prozess 1900 kann weiterhin ein Bilden (bei 1960) eines ersten Metallgates über dem ersten dielektrischen Körper, wobei eine Oberseite des ersten Metallgates über der Oberseite des ersten dielektrischen Körpers angeordnet ist; und eines zweiten Metallgate neben dem zweiten dielektrischen Körper umfassen, wobei sich eine Oberseite des zweiten Metallgates an oder unter der Oberseite des zweiten dielektrischen Körpers befindet.
  • In einer Ausführungsform kann der Prozess 1900 zusätzlich ein Bilden (bei 1972) einer ersten selbstausgerichteten Kappe (SAC) über dem ersten Gate und einer zweiten SAC über dem zweiten Gate umfassen, wobei sich die Oberseite des zweiten dielektrischen Körpers an der Oberseite des zweiten SAC befindet.
  • Altemativ oder zusätzlich kann das Verfahren 1900 ferner ein Bilden (bei 1974) einer Oxidschicht auf dem ersten SAC umfassen.
  • Auch alternativ oder zusätzlich kann das Verfahren 1900 ein Bilden (bei 1974) eines Gatekontakts am ersten Metallgate über dem ersten dielektrischen Körper umfassen.
  • Mit Bezug auf 20 ist eine stilisierte Darstellung eines Systems 2000 zur Herstellung einer Halbleitervorrichtung gemäß Ausführungsformen hierin dargestellt. Ein System 2000 von 20 kann ein Halbleitervorrichtungsbearbeitungssystem 2010 und eine Designeinheit 2040 für eine integrierte Schaltung umfassen. Das Halbleitervorrichtungsbearbeitungssystem 2010 kann integrierte Schaltungsvorrichtungen auf der Grundlage einer oder mehreren Konstruktionen der Designeinheit 2040 für integrierte Schaltungen herstellen. Das System 2000 ist in der Lage, mindestens einen der in den 2-18 beschriebenen Prozessschritte durchzuführen. Das Halbleitervorrichtungsbearbeitungssystem 2010 ist in der Lage, den im Flussdiagramm von 19 beschriebenen Prozess umzusetzen.
  • Das Halbleitervorrichtungsbearbeitungssystem 2010 kann verschiedene Bearbeitungsstationen umfassen, wie z.B. Ätzprozessstationen, Photolithographie-Prozessstationen, CMP-Prozessstationen usw. Jede der Bearbeitungsstationen kann ein oder mehrere Bearbeitungswerkzeuge 2014 und oder Messwerkzeuge 2016 umfassen. Es kann eine Rückmeldung basierend auf Daten aus den Messwerkzeugen 2016 verwendet werden, um einen oder mehrere Prozessparameter zu ändern, die von den Bearbeitungswerkzeugen 2014 für die Durchführung von Prozessschritten verwendet werden.
  • Das Halbleitervorrichtungsbearbeitungssystem 2010 kann auch eine Schnittstelle 2012 umfassen, die in der Lage ist, eine Kommunikation zwischen den Bearbeitungswerkzeugen 2014, den Messwerkzeugen 2016 und einer Steuerung, wie z. B. der Bearbeitungssteuerung 2020, bereitzustellen. Mindestens einer der vom Halbleitervorrichtungsbearbeitungssystem 2010 ausgeführten Bearbeitungsschritte kann von der Bearbeitungssteuerung 2020 gesteuert werden. Der Bearbeitungssteuerung 2020 kann ein Workstation-Computer, ein Desktopcomputer, ein Laptopcomputer, ein Tablet-Computer oder jede andere Art von Computervorrichtung sein, einschließlich eines oder mehrerer Softwareprodukte, die in der Lage sind, Prozesse und Empfangsprozesse zu steuern, Prozessrückmeldungen zu empfangen, Testergebnisdaten zu empfangen, Lernzyklusanpassungen durchzuführen, Prozessanpassungen durchzuführen usw.
  • Das Halbleitervorrichtungsbearbeitungssystem 2010 kann integrierte Schaltungen auf einem Medium wie Siliziumwafern herstellen. Für eine Ausführungsform kann das Halbleitervorrichtungsbearbeitungssystem 2010 integrierte Schaltungen mit Halbleitervorrichtungen 100 herstellen.
  • Die Herstellung integrierter Schaltungen durch das Halbleitervorrichtungsbearbeitungssystem 2010 kann auf dem Schaltungsdesign der Designeinheit 2040 für integrierten Schaltungen basieren. Das Halbleitervorrichtungsbearbeitungssystem 2010 kann verarbeitete integrierte Schaltungen/Vorrichtungen 2015 auf einem Transportmechanismus 2050, wie z. B. einem Fördersystem, bereitstellen. Für einige Ausführungsformen kann es sich bei dem Fördersystem um ausgeklügelte Reinraumtransportsysteme handelt, die Halbleiterwafer transportieren können. Für eine Ausführungsform kann das Halbleitervorrichtungsbearbeitungssystem 2010 eine Vielzahl von Bearbeitungsschritten umfassen, z. B. den1. Prozessschritt, den 2. Prozessschritt usw., wie oben beschrieben.
  • In einigen Beispielen können die mit „2015“ gekennzeichneten Elemente einzelne Wafer darstellen und in anderen Beispielen können die Positionen 2015 eine Gruppe von Halbleiterwafern darstellen, z.B. eine „Menge“ von Halbleiterwafern.
  • Die Designeinheit 2040 für integrierte Schaltungen des Systems 2000 ist in der Lage, ein Schaltungsdesign bereitzustellen, das durch das Halbleiter-Bausystem 2010 hergestellt werden kann. Dies kann Informationen über die oben beschriebenen Komponenten der Halbleitervorrichtung 100 umfassen. Diese Informationen können unter anderem Komponenten z. B. die Positionen und/oder Abmessungen der ersten Finne 110a, der zweiten Finne 11 0b, des ersten Gates 120a, des zweiten Gates 120b, des ersten dielektrischen Körpers 130a und des zweiten dielektrischen Körpers 130b umfassen. Diese Positionen und/oder Abmessungen können auf Daten in Bezug auf Antriebsströme/Leistungsmetriken, Geräteabmessungen, maximal tolerierbare parasitäre Kapazität usw. basieren. Die Designeinheit 2040 für integrierte Schaltungen kann möglicherweise die Vielzahl der Geräte (z.B. Prozessoren, Speichergeräte usw.) bestimmen, die in einem Gerätepaket platziert werden sollen. Anhand dieser Details der Geräte kann die Designeinheit 2040 für integrierte Schaltungen die Spezifikationen der zu fertigenden Halbleiterbauelemente 100 bestimmen. Basierend auf diesen Spezifikationen kann die Designeinheit 2040 für integrierte Schaltungen Daten für die Herstellung einer hier beschriebenen Halbleitervorrichtung 100 liefern.
  • Das System 2000 kann in der Lage sein, verschiedene Produkte mit verschiedenen Technologien zu analysieren und herzustellen. Beispielsweise kann das System 2000 Konstruktions- und Produktionsdaten für Fertigungsgeräte der CMOS-Technologie, Flash-Technologie, BiCMOS-Technologie, Leistungsgeräte, Speichergeräte (z.B. DRAM-Geräte), NAND-Speichergeräte und/oder verschiedene andere Halbleitertechnologien empfangen. Diese Daten können vom System 2000 verwendet werden, um die hier beschriebenen Halbleiterbauelemente 100 herzustellen.

Claims (15)

  1. Halbleitervorrichtung (100), umfassend: ein Halbleitersubstrat (105); eine erste Finne (110a) und eine zwei Finne (110b) auf dem Halbleitersubstrat (105), wobei jede Finne eine Längsachse aufweist, die sich in einer ersten horizontalen Richtung erstreckt; eine Isolationsstruktur (150) auf dem Substrat (105) zwischen der ersten Finne (110a) und der zweiten Finne (110b); ein erstes Metallgate (120a) und ein zweites Metallgate (120b) auf dem Substrat (105), der ersten Finne (110a) und der zweiten Finne (110b), wobei jedes Metallgate eine Längsachse aufweist, die sich in einer zweiten horizontalen Richtung senkrecht zu der ersten horizontalen Richtung erstreckt; ein erster dielektrischer Körper (130a) unter dem ersten Metallgate (120a) und auf dem Substrat (105) zwischen der ersten Finne (110a) und der zweiten Finne (110b), wobei sich eine Oberseite des ersten dielektrischen Körpers (130a) unterhalb einer Oberseite des ersten Metallgates (120a) befindet; und ein zweiter dielektrischer Körper (130b) im zweiten Metallgate (120b) und auf dem Substrat (105) zwischen der ersten Finne (110a) und der zweiten Finne (110b), wobei sich eine Oberseite des zweiten dielektrischen Körpers (130b) an oder über einer Oberseite des zweiten Metallgates (120b) befindet und wobei eine Unterseite des ersten dielektrischen Körpers (130a) und eine Unterseite des zweiten dielektrischen Körpers (130b) in Kontakt mit der Isolationsstruktur (150) zwischen der ersten und der zweiten Finne (110a, 110b) sind und der erste und der zweite dielektrische Körper (130a, 130b) entlang des jeweiligen Metallgates lateral auf einen Gateschnittbereich beschränkt sind.
  2. Halbleitervorrichtung (100) nach Anspruch 1, wobei sich die Oberseite des ersten dielektrischen Körpers (130a) über einer Oberseite der ersten Finne (110a) und über einer Oberseite der zweiten Finne (110b) befindet.
  3. Halbleitervorrichtung (100) nach Anspruch 1, ferner umfassend eine erste selbstausgerichtete Kappe (160a) über dem ersten Metallgate (120a) und eine zweite selbstausgerichtete Kappe (160b) über dem zweiten Metallgate (120b), wobei sich die Oberseite des zweiten dielektrischen Körpers (130b) an der Oberseite der zweiten selbstausgerichteten Kappe (160b) befindet.
  4. Halbleitervorrichtung (100) nach Anspruch 3, die ferner umfassend eine Oxidschicht (170a) auf der ersten selbstausgerichteten Kappe (160a).
  5. Halbleitervorrichtung (100) nach Anspruch 1, wobei der erste dielektrische Körper (130a) und der zweite dielektrische Körper (130b) Siliziumnitrid umfassen.
  6. Halbleitervorrichtung (100) nach Anspruch 1, ferner umfassend einen Gatekontakt (180a) am ersten Metallgate (120a) über dem ersten dielektrischen Körper (130a).
  7. Halbleitervorrichtung (100) nach Anspruch 1, wobei die erste Finne (110a) und die zwei Finne (110b) das gleiche Material wie das Halbleitersubstrat (105) umfassen.
  8. Halbleitervorrichtung (100) nach Anspruch 1, wobei die erste Finne (110a) und die zwei Finne (110b) eine Vielzahl von Halbleiterschichten umfassen, wobei die Vielzahl der Halbleiterschichten mit einer Vielzahl von Metallschichten verschachtelt sind.
  9. Verfahren, umfassend: ein Bilden eines Halbleitersubstrats (105); ein Bilden einer ersten Finne (110a) und einer zweiten Finne (110b) auf dem Halbleitersubstrat (105), wobei jede Finne eine Längsachse aufweist, die sich in einer ersten horizontalen Richtung erstreckt; ein Bilden einer Isolationsstruktur (150) auf dem Substrat (105) zwischen der ersten Finne (110a) und der zweiten Finne (110b); ein Bilden eines ersten Dummy-Gates (119a) und eines zweiten Dummy-Gates (119b) auf dem Substrat (105), der ersten Finne (110a) und der zweiten Finne (110b), wobei jedes Dummy-Gate (119a, 119b) eine Längsachse aufweist, die sich in einer zweiten horizontalen Richtung senkrecht zur ersten horizontalen Richtung erstreckt; ein Schneiden eines ersten Gateschnitts (125a) im ersten Dummy-Gate (119a) und eines zweiten Gateschnitts (125b) im zweiten Dummy-Gate (119b), wobei beide Gateschnitte auf die Isolationsstruktur (150) zwischen der ersten Finne (110a) und der zweiten Finne (110b) gehen; ein Füllen des ersten Gateschnitts (125a) und des zweiten Gateschnitts (125b) mit einem dielektrischen Material; ein Aussparen des dielektrischen Materials im ersten Gateschnitt (125a), um einen ersten dielektrischen Körper (130a) und einen zweiten dielektrischen Körper (130b) zu ergeben, wobei sich eine Oberseite des ersten dielektrischen Körpers (130a) unter einer Oberseite des ersten Dummy-Gates (119a) befindet; ein Entfernen des ersten Dummy-Gates (119a) und des zweiten Dummy-Gates (119b); ein Bilden eines ersten Metallgates (120a) über dem ersten dielektrischen Körper (130a), wobei eine Oberseite des ersten Metallgates (120a) über der Oberseite des ersten dielektrischen Körpers (130a) angeordnet ist; und ein Bilden eines zweiten Metallgates (120b) neben dem zweiten dielektrischen Körper (130b), wobei eine Oberseite des zweiten Metallgates (120b) an oder unter der Oberseite des zweiten dielektrischen Körpers (130b) angeordnet ist.
  10. Verfahren nach Anspruch 9, ferner umfassend: ein Bilden einer ersten selbstausgerichteten Kappe (160a) über dem ersten Metallgate (120a) und einer zweiten selbstausgerichteten Kappe (160b) über dem zweiten Metallgate (120b), wobei sich die Oberseite des zweiten dielektrischen Körpers (130b) an der Oberseite der zweiten selbstausgerichteten Kappe (160b) befindet.
  11. Verfahren nach Anspruch 10, ferner umfassend: ein Bilden einer Oxidschicht (170a) auf der ersten selbstausgerichteten Kappe (160a).
  12. Verfahren nach Anspruch 9, wobei der erste dielektrische Körper (130a) und der zweite dielektrische Körper (130b) Siliziumnitrid umfassen.
  13. Verfahren nach Anspruch 9, ferner umfassend: ein Bilden eines Gatekontakts am ersten Metallgate (120a) über dem ersten dielektrischen Körper (130a).
  14. Verfahren nach Anspruch 9, wobei die erste Finne (110a) und die zwei Finne (110b) das gleiche Material wie das Halbleitersubstrat (105) umfassen.
  15. Verfahren nach Anspruch 9, wobei die erste Finne (110a) und die zwei Finne (110b) eine Vielzahl von Halbleiterschichten umfassen, wobei die Vielzahl der Halbleiterschichten mit einer Vielzahl von Metallschichten verschachtelt werden.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI742828B (zh) * 2020-09-01 2021-10-11 合晶科技股份有限公司 可降低應力的氮化鎵磊晶片
KR20220145195A (ko) 2021-04-21 2022-10-28 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018063365A1 (en) 2016-09-30 2018-04-05 Intel Corporation Dual fin endcap for self-aligned gate edge (sage) architectures
US20180138092A1 (en) 2016-11-14 2018-05-17 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140159123A1 (en) * 2012-12-07 2014-06-12 International Business Machines Corporation Etch resistant raised isolation for semiconductor devices
KR102527382B1 (ko) * 2016-06-21 2023-04-28 삼성전자주식회사 반도체 소자
US10403714B2 (en) * 2017-08-29 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Fill fins for semiconductor devices
US10756085B2 (en) * 2017-12-08 2020-08-25 Qualcomm Incorporated Integrated circuit with metal gate having dielectric portion over isolation area

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018063365A1 (en) 2016-09-30 2018-04-05 Intel Corporation Dual fin endcap for self-aligned gate edge (sage) architectures
US20180138092A1 (en) 2016-11-14 2018-05-17 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

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