KR20220145195A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20220145195A
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gate structure
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forming
dummy gate
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강상정
김주연
윤슬기
홍세기
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Abstract

반도체 장치의 제조 방법에서, 기판 상에 더미 게이트 구조물을 형성할 수 있다. 상기 더미 게이트 구조물을 부분적으로 제거하여 상기 더미 게이트 구조물을 분리시키는 제1 개구를 형성할 수 있다. 상기 제1 개구 내에 제1 분리 패턴 구조물을 형성할 수 있다. 상기 더미 게이트 구조물을 게이트 구조물로 치환할 수 있다. 상기 제1 분리 패턴 구조물을 제거하여 제2 개구를 형성할 수 있다. 상기 제2 개구의 측벽에 형성된 상기 게이트 구조물의 일부를 제거하여 상기 제2 개구를 확장시킬 수 있다. 상기 확장된 제2 개구 내에 제2 분리 패턴을 형성할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 금속 게이트 전극을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라서, 상기 반도체 장치에 포함된 도전 구조물들 사이의 전기적 쇼트가 간섭 현상이 심해지고 있다. 예를 들어, 게이트 전극과 콘택 플러그 사이의 이격 거리가 작은 경우, 이들 사이의 전기적 쇼트나 간섭 현상을 감소시키는 방법 개발이 필요하다.
본 발명의 일 목적은 우수한 특성을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명의 다른 목적은 우수한 특성을 갖는 반도체 장치를 제공하는 데 있다.
상기 본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 더미 게이트 구조물을 형성할 수 있다. 상기 더미 게이트 구조물을 부분적으로 제거하여 상기 더미 게이트 구조물을 분리시키는 제1 개구를 형성할 수 있다. 상기 제1 개구 내에 제1 분리 패턴 구조물을 형성할 수 있다. 상기 더미 게이트 구조물을 게이트 구조물로 치환할 수 있다. 상기 제1 분리 패턴 구조물을 제거하여 제2 개구를 형성할 수 있다. 상기 제2 개구의 측벽에 형성된 상기 게이트 구조물의 일부를 제거하여 상기 제2 개구를 확장시킬 수 있다. 상기 확장된 제2 개구 내에 제2 분리 패턴을 형성할 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 다른 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 소자 분리 패턴을 형성하여, 상기 소자 분리 패턴에 의해 하부 측벽이 커버되고 상기 기판의 상면에 평행한 제1 방향으로 연장되는 액티브 패턴을 정의할 수 있다. 상기 액티브 패턴 및 상기 소자 분리 패턴 상에, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 더미 게이트 구조물을 형성할 수 있다. 상기 소자 분리 패턴 상에 형성된 상기 더미 게이트 구조물 부분을 제거하여, 상기 더미 게이트 구조물을 상기 제2 방향으로 분리시키는 제1 개구를 형성할 수 있다. 상기 제1 개구 내에 제1 분리 패턴 구조물을 형성할 수 있다. 상기 더미 게이트 구조물을 게이트 구조물로 치환할 수 있다. 상기 제1 분리 패턴 구조물을 제거하여 제2 개구를 형성할 수 있다. 상기 제2 개구 내에 제2 분리 패턴을 형성할 수 있다.
상기 본 발명의 일 목적을 달성하기 위한 또 다른 실시예들에 따른 반도체 장치의 제조 방법에서, 기판 상에 소자 분리 패턴을 형성하여, 상기 소자 분리 패턴에 의해 하부 측벽이 커버된 액티브 패턴을 정의할 수 있다. 상기 액티브 패턴 및 상기 소자 분리 패턴 상에 더미 게이트 구조물을 형성할 수 있다. 상기 더미 게이트 구조물에 인접한 상기 액티브 패턴 상에 소스/드레인 층을 형성할 수 있다. 상기 더미 게이트 구조물 및 상기 소스/드레인 층을 커버하는 층간 절연막을 상기 액티브 패턴 및 상기 소자 분리 패턴 상에 형성할 수 있다. 상기 층간 절연막의 상부 및 상기 더미 게이트 구조물을 부분적으로 제거하여, 상기 더미 게이트 구조물을 분리시키는 제1 개구를 형성할 수 있다. 상기 제1 개구 내에 제1 분리 패턴 구조물을 형성할 수 있다. 상기 더미 게이트 구조물을 제거하여 제2 개구를 형성할 수 있다. 상기 제2 개구 내에 게이트 구조물을 형성할 수 있다. 상기 제1 분리 패턴 구조물을 제거하여 제3 개구를 형성할 수 있다. 상기 제3 개구의 측벽에 형성된 상기 게이트 구조물의 일부를 제거하여 상기 제3 개구를 확장시킬 수 있다. 상기 제3 개구 내에 제2 분리 패턴을 형성할 수 있다. 상기 층간 절연막을 관통하여 상기 소스/드레인 층에 전기적으로 연결되는 콘택 플러그를 형성할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판의 상부로 돌출되어 소자 분리 패턴에 의해 하부 측벽이 커버되며, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장되는 액티브 패턴들; 상기 액티브 패턴들 및 상기 소자 분리 패턴 상에서 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물; 및 상기 소자 분리 패턴 상에 형성되어, 상기 게이트 구조물의 상기 제2 방향으로의 말단부의 측벽에 접촉하는 분리 패턴을 포함할 수 있다. 상기 게이트 구조물은 순차적으로 적층된 게이트 절연 패턴, 게이트 배리어 및 게이트 전극을 포함하되, 상기 게이트 절연 패턴 및 상기 게이트 배리어는 상기 분리 패턴의 상기 제2 방향으로의 측벽에는 형성되지 않으며, 이에 따라 상기 게이트 전극이 상기 분리 패턴의 측벽에 접촉할 수 있다. 상기 분리 패턴의 측벽에 인접한 상기 소자 분리 패턴 부분의 상면에는 상기 게이트 절연 패턴, 상기 게이트 배리어 및 상기 게이트 전극이 순차적으로 적층되어, 상기 게이트 절연 패턴이 상기 소자 분리 패턴 부분의 상면에 접촉할 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 다른 실시예들에 따른 반도체 장치는 제1 및 제2 영역들을 포함하는 기판의 상부로 돌출되어 소자 분리 패턴에 의해 하부 측벽이 커버되며, 상기 기판의 상면에 평행한 제1 방향으로 상기 제1 및 제2 영역들 상에서 각각 연장되는 제1 및 제2 액티브 패턴들; 상기 제1 액티브 패턴들 및 상기 소자 분리 패턴 상에서 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조물; 상기 제2 액티브 패턴들 및 상기 소자 분리 패턴 상에서 상기 제2 방향으로 연장되는 제2 게이트 구조물; 상기 기판의 제1 영역 상에 형성되어, 상기 제1 게이트 구조물의 상기 제2 방향으로의 말단부의 측벽에 접촉하는 제1 분리 패턴 구조물; 및 상기 기판의 제2 영역 상에 형성되어, 상기 제2 게이트 구조물의 상기 제2 방향으로의 말단부의 측벽에 접촉하는 제2 분리 패턴을 포함할 수 있으며, 상기 제1 게이트 구조물의 최상면은 상기 제2 게이트 구조물의 최상면보다 높을 수 있다.
상기 본 발명의 다른 목적을 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는 기판의 상부로 돌출되어 소자 분리 패턴에 의해 하부 측벽이 커버되며, 상기 기판의 상면에 평행한 제1 방향으로 각각 연장되는 액티브 패턴들; 상기 액티브 패턴들 및 상기 소자 분리 패턴 상에서 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물; 상기 소자 분리 패턴 상에 형성되어 상기 게이트 구조물을 관통하며, 이에 따라 상기 게이트 구조물을 상기 제2 방향으로 분리시키는 분리 패턴; 상기 게이트 구조물에 인접한 상기 액티브 패턴들 상에 형성된 소스/드레인 층; 및 상기 소스/드레인 층 상에 형성되어 이에 전기적으로 연결된 콘택 플러그를 포함할 수 있다. 이때, 상기 게이트 구조물은 순차적으로 적층된 게이트 절연 패턴, 게이트 배리어 및 게이트 전극을 포함하되, 상기 게이트 절연 패턴 및 상기 게이트 배리어는 상기 분리 패턴의 상기 제2 방향으로의 측벽에는 형성되지 않으며, 이에 따라 상기 게이트 전극이 상기 분리 패턴의 측벽에 접촉할 수 있다. 또한, 상기 분리 패턴의 측벽에 인접한 상기 소자 분리 패턴 부분의 상면에는 상기 게이트 절연 패턴, 상기 게이트 배리어 및 상기 게이트 전극이 순차적으로 적층되어, 상기 게이트 절연 패턴이 상기 소자 분리 패턴 부분의 상면에 접촉할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 더미 게이트 구조물을 분리시키는 제1 분리 패턴을 형성하고, 상기 더미 게이트 전극을 게이트 전극으로 치환시킨 후, 상기 제1 분리 패턴을 제거하여 제2 분리 패턴을 형성하며, 상기 제1 분리 패턴을 제거한 후, 이의 측벽에 형성되어 다른 부분들에 비해 상부로 돌출된 상기 게이트 전극 부분을 추가적으로 제거할 수 있다.
이에 따라, 상기 게이트 전극은 평평한 상면을 가질 수 있으며, 이웃하는 콘택 플러그들과의 전기적 쇼트나 간섭 현상이 감소될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 32 내지 도 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
[실시예]
도 1 내지 도 31은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 4, 7, 10, 13, 16, 24 및 27은 평면도들이고, 도 2-3, 5-6, 8-9, 11-12, 14-15, 17-23, 25-26 및 28-31은 단면도들이다.
이때, 도 2, 8, 9, 11, 14, 17, 20, 22, 25 및 28은 대응하는 평면도들의 A-A'선을 따라 각각 절단한 단면도들이고, 도 3, 5, 15, 18 및 29는 대응하는 평면도들의 B-B'선을 따라 각각 절단한 단면도들이며, 도 6 및 30은 대응하는 평면도들의 C-C'선을 따라 각각 절단한 단면도들이고, 도 12, 19, 21, 23, 26 및 31은 대응하는 평면도들의 D-D'선을 따라 각각 절단한 단면도들이다.
이하의 발명의 상세한 설명에서는, 기판(100)의 상면에 평행하고 서로 교차하는 두 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하고, 기판(100) 상면에 수직한 방향을 제3 방향(D3)으로 정의한다. 예시적인 실시예들에 있어서, 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.
도 1 내지 도 3을 참조하면, 기판(100) 상부를 부분적으로 식각하여 트렌치를 형성하고, 상기 트렌치의 하부를 채우는 소자 분리 패턴(110)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 소자 분리 패턴(110)은 상기 트렌치를 채우는 소자 분리막을 기판(100) 상에 형성하고, 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한 후, 상기 트렌치의 상부가 노출되도록 상기 소자 분리막의 상부를 제거함으로써 형성될 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
소자 분리 패턴(110)이 형성됨에 따라, 기판(100)에는 상면이 소자 분리 패턴(110)에 의해 커버된 필드 영역, 및 상면이 소자 분리 패턴(110)에 의해 커버되지 않으며 소자 분리 패턴(110)으로부터 상부로 돌출된 액티브 영역(105)이 정의될 수 있다. 액티브 영역(105)은 핀(fin) 형상을 가지므로 액티브 핀으로 지칭될 수도 있고 일종의 패턴이므로 액티브 패턴으로 지칭될 수도 있으며, 이하에서는 주로 액티브 패턴(105)으로 지칭하기로 한다. 또한, 액티브 패턴(105)과 구별하여, 상기 필드 영역, 및 액티브 패턴(105)의 하부에 형성된 기판(100) 부분만을 기판(100)으로 정의하기로 한다.
액티브 패턴(105)은 측벽이 소자 분리 패턴(110)에 의해 커버된 하부 액티브 패턴(105a), 및 측벽이 소자 분리 패턴(110)에 의해 커버되지 않는 상부 액티브 패턴(105b)를 포함할 수 있다. 예시적인 실시예들에 있어서, 액티브 패턴(105)은 제1 방향(D1)으로 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 액티브 패턴(105) 및 소자 분리 패턴(110)이 형성된 기판(100) 상에 더미 게이트 구조물(150)을 형성할 수 있다. 더미 게이트 구조물(150)은 순차적으로 적층된 더미 게이트 절연 패턴(120), 더미 게이트 전극(130) 및 더미 게이트 마스크(140)를 포함할 수 있다.
더미 게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 더미 게이트 전극(130)은 예를 들어, 폴리실리콘을 포함할 수 있으며, 더미 게이트 마스크(140)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 구조물(150)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 더미 게이트 구조물(150)의 제1 방향(D1)으로의 측벽에 게이트 스페이서(160)를 형성할 수 있으며, 이때 액티브 패턴(105)의 제2 방향(D2)으로의 측벽에는 핀 스페이서(170)가 형성될 수 있다.
게이트 스페이서(160) 및 핀 스페이서(170)는 액티브 패턴(105), 소자 분리 패턴(110) 및 더미 게이트 구조물(150)이 형성된 기판(100) 상에 스페이서 막을 형성하고, 이를 이방성 식각함으로써 형성할 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물(SiN), 실리콘 산탄질화물(SiOCN) 등과 같은 질화물을 포함할 수 있다.
도 4 내지 도 6을 참조하면, 더미 게이트 구조물(150) 및 게이트 스페이서(160)를 식각 마스크로 사용하여 이들에 의해 커버되지 않은 액티브 패턴(105)의 상부를 식각함으로써 제1 리세스(180)를 형성할 수 있다.
도면 상에서는 제1 리세스(180)가 상부 액티브 패턴(105b)만을 부분적으로 제거하여 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 제1 리세스(180)는 상부 액티브 패턴(105b)과 함께 하부 액티브 패턴(105a)도 부분적으로 제거하여 형성될 수도 있다.
한편, 제1 리세스(180)를 형성하는 식각 공정은 도 1 내지 도 3을 참조로 설명한 상기 스페이서 막에 대한 이방성 식각 공정과 인-시튜(in-situ)로 수행될 수도 있다.
이후, 제1 리세스(180)에 의해 노출된 액티브 패턴(105)의 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행함으로써, 액티브 패턴(105) 상에 소스/드레인 층(190)을 형성할 수 있다.
상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 디클로로실란(SiH2Cl2) 가스, 사수소화 게르마늄(GeH4) 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘-게르마늄(SiGe) 층이 형성될 수 있다. 이때, p형 불순물 소스 가스, 예를 들어, 디보란(B2H6) 가스 등을 함께 사용하여, p형 불순물이 도핑된 단결정 실리콘-게르마늄 층을 형성할 수 있다. 이에 따라, 소스/드레인 층(190)은 피모스 트랜지스터의 소스/드레인 영역의 기능을 수행할 수 있다.
또는, 상기 선택적 에피택시얼 성장(SEG) 공정은 예를 들어, 다이실란(Si2H6) 가스 및 SiH3CH3 가스 등을 소스 가스로 사용하여 수행할 수 있으며, 이에 따라 단결정 실리콘 탄화물(SiC) 층이 형성될 수 있다. 이때, n형 불순물 소스 가스, 예를 들어, 포스핀(PH3) 가스 등을 함께 사용하여, n형 불순물이 도핑된 단결정 실리콘 탄화물 층을 형성할 수 있다. 이와는 달리, 상기 선택적 에피택시얼 성장(SEG) 공정은 상기 n형 불순물 소스 가스와 함께, 예를 들어, 다이실란(Si2H6) 가스와 같은 실리콘 소스만을 사용하여 n형 불순물이 도핑된 단결정 실리콘 층을 형성할 수도 있다. 이에 따라, 소스/드레인 층(190)은 엔모스 트랜지스터의 소스/드레인 영역 기능을 수행할 수도 있다.
소스/드레인 층(190)은 제1 리세스(180)를 채울 수 있으며, 나아가 게이트 스페이서(160)의 하부 측벽과 접촉하도록 상부로 성장할 수 있다. 이때, 소스/드레인 층(190)은 수직 방향뿐만 아니라 수평 방향으로도 성장할 수 있으며, 제2 방향(D2)을 따라 절단된 단면이 5각형에 유사한 형상을 가질 수 있다. 한편, 제2 방향(D2)으로 서로 이웃하는 액티브 패턴들(105)의 이격 거리가 작은 경우, 액티브 패턴들(105)의 상면들로부터 각각 성장한 소스/드레인 층들(190)은 서로 부분적으로 병합될 수 있다.
이후, 더미 게이트 구조물(150), 게이트 스페이서(160), 핀 스페이서(170), 및 소스/드레인 층(190), 및 소자 분리 패턴(110)이 형성된 기판(100) 상에 더미 게이트 구조물(150) 및 게이트 스페이서(160)의 상면보다 높은 상면을 갖는 제1 층간 절연막(200)을 형성할 수 있다. 제1 층간 절연막(200)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 7 및 8을 참조하면, 제1 개구(220)를 갖는 제1 식각 마스크(210)를 제1 층간 절연막(200) 상에 형성하고, 이를 사용하는 건식 식각 공정을 수행함으로써, 제1 층간 절연막(200) 및 더미 게이트 구조물(150)을 부분적으로 식각할 수 있으며, 이에 따라 제2 방향(D2)으로 연장되는 더미 게이트 구조물(150)은 제2 방향(D2)으로 서로 이격되도록 분리될 수 있다.
제1 식각 마스크(210)는 제1 층간 절연막(200) 상에 제1 식각 마스크 막을 형성하고, 예를 들어, 포토레지스트 패턴을 사용하는 식각 공정을 통해 상기 제1 식각 마스크 막을 식각함으로써 형성할 수 있다. 제1 식각 마스크(210)는 예를 들어, 테오스(TEOS)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 개구(220)는 제1 방향(D1)으로 연장될 수 있으며, 더미 게이트 구조물(150), 게이트 스페이서(160) 및 소자 분리 패턴(110)과 제3 방향(D3)으로 부분적으로 오버랩될 수 있다. 도면 상에서는 제1 개구(220)가 제1 방향(D1)으로 서로 이웃하는 2개의 더미 게이트 구조물들(150)에 제3 방향(D3)으로 오버랩되는 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 1개 혹은 3개 이상의 더미 게이트 구조물들(150)에 오버랩될 수도 있다.
상기 건식 식각 공정 시, 제1 개구(220)에 의해 노출된 제1 층간 절연막(200) 부분이 먼저 제거될 수 있으며, 이후 제1 개구(220)와 제3 방향(D3)으로 오버랩되며 예를 들어, 실리콘 질화물과 같은 질화물을 포함하는 더미 게이트 마스크(140) 및 게이트 스페이서(160), 및 예를 들어, 폴리실리콘을 포함하는 더미 게이트 전극(130)이 부분적으로 제거될 수 있다. 한편, 예를 들어, 실리콘 산화물과 같은 산화물을 포함하며 상대적으로 얇은 두께를 갖는 더미 게이트 절연 패턴(120)은 상기 건식 식각 공정 시 부분적으로 제거되거나 혹은 잔류할 수도 있다.
이에 따라, 제1 층간 절연막(200)의 상부, 및 더미 게이트 구조물(150)과 게이트 스페이서(160)를 관통하여 소자 분리 패턴(110)의 상면을 노출시키는 제2 개구(225)가 형성될 수 있으며, 더미 게이트 구조물(150) 및 게이트 스페이서(160)가 형성되지 않은 영역에서는 제1 층간 절연막(200)이 잔류할 수 있다. 다만, 제1 개구(220)와 제3 방향(D3)으로 오버랩되는 제1 층간 절연막(200) 부분은 상기 건식 식각 공정에 의해 부분적으로 제거되었으므로, 제1 개구(220)와 오버랩되지 않는 부분에 비해 그 상면의 높이가 낮을 수 있다. 상기 건식 식각 공정 후, 제1 개구(220)와 오버랩되는 상기 제1 층간 절연막(200) 부분의 상면 높이는 더미 게이트 구조물(150)의 상면의 높이와 동일하거나 유사할 수 있다.
도 9를 참조하면, 제1 및 제2 개구들(220, 225)을 채우는 제1 절연막을 소자 분리 패턴(110) 및 제1 층간 절연막(200) 상에 형성하고, 이에 대해, 예를 들어 에치 백 공정을 수행하여 제2 개구(225)의 하부에 제1 절연 패턴(230)을 형성할 수 있다.
상기 제1 절연막은 제2 개구(225)를 완전히 채우지 못할 수 있으며, 제1 절연막 내부에는 보이드나 심이 형성될 수 있다. 이에 따라, 상기 제1 절연막을 식각하여 형성되는 제1 절연 패턴(230)의 상면은 오목한 형상을 가질 수 있다.
이후, 제1 및 제2 개구들(220, 225)을 채우는 제2 절연막을 제1 절연 패턴(230) 및 제1 층간 절연막(200) 상에 형성하고, 이에 대해, 예를 들어 에치 백 공정을 수행하여 제2 개구(225)의 중앙부에 제2 절연 패턴(240)을 형성할 수 있다. 이때, 제2 절연 패턴(240)의 상면 역시 오목한 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 상기 제2 절연막은 원자층 증착(ALD) 공정을 통해 형성될 수 있다.
상기 각 제1 및 제2 절연 패턴들(230, 240)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 10 내지 도 12를 참조하면, 제1 및 제2 개구들(220, 225)을 채우는 제3 절연막을 제2 절연 패턴(240) 및 제1 층간 절연막(200) 상에 형성하고, 이에 대해, 예를 들어 평탄화 공정을 수행하여 제2 개구(225)의 상부에 제3 절연 패턴(250)을 형성할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있으며, 제1 층간 절연막(200)의 상면이 노출될 때까지 수행될 수 있다. 이에 따라, 상기 평탄화 공정 시, 제1 식각 마스크(210)가 제거될 수 있으며, 제3 절연 패턴(250)은 제2 개구(225) 상부뿐만 아니라, 제2 개구(225) 형성 시 제1 층간 절연막(200)의 상부가 제거되어 생성된 공간까지 채우도록 형성될 수 있다. 즉, 제3 절연 패턴(250)은 제2 개구(225)의 상부를 채우는 수직 연장부(250a), 및 수직 연장부(250a) 상에 형성되어 제1 방향(D1)으로 연장된 수평 연장부(250b)를 포함할 수 있다. 도면 상에서는, 하나의 수평 연장부(250b)의 하면에 접촉하며 제1 방향(D1)으로 서로 이격된 2개의 수직 연장부들(250a)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
제3 절연 패턴(250)의 상면은 평평할 수 있으며, 예를 들어, 토즈(TOSZ)와 같은 질화물을 포함할 수 있다.
제1 내지 제3 절연 패턴들(230, 240, 250)은 함께 제1 분리 패턴 구조물(260)을 형성할 수 있다.
도 13 내지 도 15를 참조하면, 평탄화 공정을 통해 제1 층간 절연막(200)의 상부를 제거할 수 있으며, 이에 따라 더미 게이트 구조물(150)의 상면이 노출될 수 있다.
상기 평탄화 공정 시, 제1 층간 절연막(200)과 다른 물질을 포함하는 제1 분리 패턴 구조물(260)의 상부는 제거되지 않을 수 있으며, 이에 따라 상기 평탄화 공정 후, 제1 분리 패턴 구조물(260)의 상면의 높이는 제1 층간 절연막(200)의 상면의 높이보다 더 높을 수 있다.
이후, 노출된 더미 게이트 구조물(150)에 포함된 더미 게이트 마스크(140), 더미 게이트 전극(130) 및 더미 게이트 절연 패턴(120)을 제거하여, 액티브 패턴(105) 및 소자 분리 패턴(110)의 상면을 노출시키는 제3 개구를 형성할 수 있다.
예시적인 실시예들에 있어서, 더미 게이트 구조물(150)은 건식 식각 공정 및 습식 식각 공정을 순차적으로 수행함으로써 제거될 수 있다. 이때, 상기 습식 식각 공정은 예를 들어, 불산을 식각액으로 사용하여 수행될 수 있다.
이후, 상기 제3 개구를 채우는 게이트 구조물(300)을 형성할 수 있다.
구체적으로, 상기 제3 개구에 의해 노출된 액티브 패턴(105) 상면에 열산화 공정을 수행하여 인터페이스 패턴을 형성하고, 상기 인터페이스 패턴의 상면, 상기 제3 개구에 의해 노출된 소자 분리 패턴(110)의 상면, 상기 제3 개구의 측벽, 제1 분리 패턴 구조물(260)의 측벽, 게이트 스페이서(160)의 상면, 및 제1 층간 절연막(200)의 상면에 게이트 절연막 및 게이트 배리어 막을 순차적으로 형성한 후, 상기 제3 개구의 나머지 부분을 충분히 채우는 게이트 전극막을 상기 게이트 배리어 막 상에 형성할 수 있다.
상기 게이트 절연막은, 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 게이트 배리어 막은 예를 들어, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄탈륨 알루미늄 질화물(TaAlN) 등과 같은 금속 질화물을 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 전극막은 순차적으로 적층된 제1 및 제2 전극막들을 포함할 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 이때, 상기 제1 전극막은 예를 들어, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 산질화물(TiAlON), 티타늄 알루미늄 탄질화물(TiAlCN), 티타늄 알루미늄 산탄질화물(TiAlOCN) 등과 같은 금속 합금, 금속 탄화물, 금속 산질화물, 금속 탄질화물, 금속 산탄질화물을 포함할 수 있으며, 상기 제2 전극막은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 저 저항 금속을 포함할 수 있다.
이후, 제1 층간 절연막(200)의 상면이 노출될 때까지, 상기 게이트 전극막, 상기 게이트 배리어 막 및 상기 게이트 절연막을 평탄화하여, 상기 제3 개구 내에 게이트 구조물(300)을 형성할 수 있다. 게이트 구조물(300)은 순차적으로 적층된 게이트 절연 패턴(270), 게이트 배리어(280), 및 게이트 전극(290)을 포함할 수 있으며, 액티브 패턴(105)과 게이트 구조물(300) 사이에는 상기 인터페이스 패턴이 더 형성될 수 있다. 또한, 게이트 전극(290)은 순차적으로 적층된 제1 및 제2 전극들을 포함할 수도 있다.
상기 평탄화 공정 시, 제1 분리 패턴 구조물(260)의 상부는 거의 제거되지 않을 수 있으며, 이에 따라 제1 분리 패턴 구조물(260)의 상부 측벽에 형성된 게이트 절연 패턴(270), 게이트 배리어(280) 및 게이트 전극(290) 부분의 상면은 이에 인접하지 않는 게이트 전극(290) 부분의 상면보다 높을 수 있다.
도 16 내지 도 19를 참조하면, 게이트 구조물(300)의 상부를 제거하여 제2 리세스를 형성한 후, 상기 제2 리세스를 채우는 캐핑막을 제1 층간 절연막(200), 게이트 스페이서(160), 및 제1 분리 패턴 구조물(260) 상에 형성하고, 제1 분리 패턴 구조물(260)의 상면이 노출될 때까지 상기 캐핑막을 평탄화할 수 있다.
이에 따라, 게이트 구조물(300), 게이트 스페이서(160) 및 제1 층간 절연막(200) 상에는 캐핑 패턴(310)이 형성될 수 있다. 캐핑 패턴(310)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
한편, 상기 제2 리세스를 형성할 때, 제1 분리 패턴 구조물(260)의 상부 측벽에 형성된 게이트 절연 패턴(270), 게이트 배리어(280) 및 게이트 전극(290) 부분도 부분적으로 제거될 수 있으나, 여전히 그 상면은 제1 분리 패턴 구조물(260)에 인접하지 않는 게이트 전극(290) 부분의 상면보다는 높을 수 있다.
도 20 및 21을 참조하면, 제1 분리 패턴 구조물(260)에 포함된 제1 및 제2 절연 패턴들(230, 240)과 제3 방향(D3)으로 오버랩되는 제4 개구(330)를 가지며, 예를 들어 테오스(TEOS)를 포함하는 제2 식각 마스크(320)를 캐핑 패턴(310) 및 제3 절연 패턴(250)의 수평 연장부(250b) 상에 형성하고, 이를 사용하는 건식 식각 공정을 수행함으로써, 제1 분리 패턴 구조물(260)을 부분적으로 식각할 수 있다.
이에 따라, 제2 개구(225) 내에 형성된 제1 및 제2 절연 패턴들(230, 240) 및 제3 절연 패턴(250)의 수직 연장부(250a)와, 수직 연장부(250a)의 바로 위에 형성된 수평 연장부(250b) 부분이 제거되어, 소자 분리 패턴(110)의 상면을 노출시키는 제5 개구(335)가 형성될 수 있다. 상기 건식 식각 공정 시, 제1 분리 패턴 구조물(260)의 측벽에 형성되어 절연 물질을 포함하는 게이트 절연 패턴(270) 부분은 제거될 수 있으나, 금속을 포함하는 게이트 배리어(280) 및 게이트 전극(290)은 제거되지 않을 수 있다. 따라서 제1 분리 패턴 구조물(260)의 제2 방향(D2)으로의 양 측벽에 형성된 게이트 배리어(280) 및 게이트 전극(290) 부분은 나머지 게이트 전극(290) 부분에 비해 상부로 돌출된 형상을 가지며 잔류할 수 있다.
한편, 제1 분리 패턴 구조물(260)에 포함된 제3 절연 패턴(250)의 수평 연장부(250b)는 제1 층간 절연막(200) 상에 부분적으로 잔류할 수 있다.
도 22 및 23을 참조하면, 제2 식각 마스크(320)를 사용하는 건식 식각 공정을 추가적으로 수행하여, 제5 개구(335)의 측벽에 잔류하는 게이트 배리어(280) 및 게이트 전극(290) 부분을 제거할 수 있다.
이에 따라, 제5 개구(335)는 수평적으로 확장될 수 있으며, 게이트 구조물(300)은 제5 개구(335)에 인접한 영역에서도 상부로 돌출된 상면이 아니라 평평한 상면을 가질 수 있다.
도 24 내지 도 26을 참조하면, 제5 개구(335) 내에 제2 분리 패턴(340)을 형성할 수 있다.
제2 분리 패턴(340)은 제4 및 제5 개구들(330, 335)을 채우는 분리막을 소자 분리 패턴(110) 및 제2 식각 마스크(320) 상에 형성하고, 캐핑 패턴(310) 및 제3 절연 패턴(250)의 수평 연장부(250b)의 상면이 노출될 때까지 평탄화함으로써 형성될 수 있으며, 이때 제2 식각 마스크(320)는 제거될 수 있다.
이에 따라, 제5 개구(335)를 채우는 제2 분리 패턴(340), 및 제2 분리 패턴(340)의 제1 방향(D2)으로의 측벽의 상부에 접촉하는 제3 절연 패턴(250)의 수평 연장부(250b)를 포함하는 제2 분리 패턴 구조물(350)이 형성될 수 있다.
제2 분리 패턴(340)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 27 내지 도 31을 참조하면, 캐핑 패턴(310) 및 제2 분리 패턴 구조물(350) 상에 제2 층간 절연막(360)을 형성한 후, 제2 층간 절연막(360), 캐핑 패턴(310) 및 제1 층간 절연막(200)을 관통하여 소스/드레인 층(190)의 상면에 접촉하는 제1 콘택 플러그(370), 및 제2 층간 절연막(360) 및 캐핑 패턴(310)을 관통하여 게이트 전극(290)의 상면에 접촉하는 제2 콘택 플러그(380)를 형성함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
제2 층간 절연막(360)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 또한, 각 제1 및 제2 콘택 플러그들(370, 380)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
전술한 바와 같이, 더미 게이트 구조물(150)을 분리하기 위한 제2 개구(225) 내에 제1 분리 패턴 구조물(260)을 형성하고, 더미 게이트 구조물(150)을 게이트 구조물(300)로 치환한 후, 제1 분리 패턴 구조물(260)을 제거하기 위한 식각 공정을 수행할 수 있다. 이후, 제1 분리 패턴 구조물(260)의 측벽에 형성되어 다른 부분에 비해 상부로 돌출된 게이트 구조물(300) 부분을 제거하기 위한 식각 공정을 추가로 수행할 수 있으며, 이에 따라 게이트 구조물(300)은 제1 분리 패턴 구조물(260)에 인접한 부분에서도 그 상면이 상부로 돌출되지 않고 전체적으로 평탄할 수 있다.
만약 금속과 같은 도전 물질을 포함하는 게이트 구조물(300)이 전체적으로 평탄한 상면을 갖지 못하고, 예를 들어 제1 분리 패턴 구조물(260)에 인접한 부분에서 돌출된 상면을 가질 경우, 이후 형성되며 도전성 물질을 포함하는 제1 및 제2 콘택 플러그들(370, 380)과 전기적 쇼트가 발생하거나 간섭 현상이 발생할 가능성이 높다. 하지만 예시적인 실시예들에 있어서, 게이트 구조물(300)의 돌출된 부분을 별도의 식각 공정을 통해 제거함에 따라서, 이와 같은 문제가 발생하지 않을 수 있다.
만약 더미 게이트 구조물(150)을 분리하는 대신에, 금속을 포함하는 게이트 구조물(300)을 형성한 후 이를 분리하기 위한 식각 공정을 수행할 경우, 제거되어야 하는 금속의 양이 많아서 상기 식각 공정 시 게이트 구조물(300)에 포함된 금속의 표면이 산화될 가능성이 높으며, 이는 저항의 증가 등의 문제를 발생시킬 수 있다.
하지만 예시적인 실시예들에 있어서, 금속을 포함하지 않는 더미 게이트 구조물(150)을 분리하기 위한 제1 분리 패턴 구조물(260)을 형성하고, 더미 게이트 구조물(150)을 금속을 포함하는 게이트 구조물(300)로 치환한 후, 제1 분리 패턴 구조물(260) 및 이의 측벽에 형성된 게이트 구조물(300) 부분만을 제거할 수 있다. 이에 따라, 게이트 구조물(300)을 분리하기 위해서 제거되어야 할 금속의 양이 매우 적으므로, 게이트 구조물(300)에 포함된 금속 표면이 산화될 가능성이 낮다. 따라서 예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 금속을 포함하는 게이트 구조물(300)을 용이하게 분리할 수 있으며, 상기 방법을 통해 분리된 게이트 구조물(300)은 예를 들어, 개선된 저항 등의 전기적 특성을 가질 수 있다.
한편, 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
구체적으로, 상기 반도체 장치는 기판(100)의 상부로 돌출되어 소자 분리 패턴(110)에 의해 하부 측벽이 커버되며 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)을 따라 서로 이격된 액티브 패턴들(105), 액티브 패턴들(105) 및 소자 분리 패턴(110) 상에서 제2 방향(D2)으로 각각 연장되며 제1 방향(D1)으로 서로 이격된 게이트 구조물들(300), 소자 분리 패턴(110) 상에 형성되어 게이트 구조물들(300) 중 일부를 관통하여 이를 제2 방향(D2)으로 분리시키며 이에 따라 제2 방향(D2)으로 분리된 2개의 각 게이트 구조물들(300)의 제2 방향(D2)으로의 서로 대향하는 양 측벽들에 접촉하는 제2 분리 패턴(340), 각 게이트 구조물들(300)에 인접한 액티브 패턴들(105) 상에 형성된 소스/드레인 층(190), 소스/드레인 층(190) 상에 형성되어 이에 전기적으로 연결된 제1 콘택 플러그(370), 각 게이트 구조물들(300) 상에 형성되어 이에 전기적으로 연결된 제2 콘택 플러그(380)를 포함할 수 있다.
예시적인 실시예들에 있어서, 각 게이트 구조물들(300)은 순차적으로 적층된 게이트 절연 패턴(270), 게이트 배리어(280) 및 게이트 전극(290)을 포함할 수 있다. 이때, 게이트 절연 패턴(270) 및 게이트 배리어(280)는 제2 분리 패턴(340)의 제2 방향(D2)으로의 측벽에는 형성되지 않을 수 있으며, 이에 따라 게이트 전극(290)이 제2 분리 패턴(340)의 측벽에 접촉할 수 있다. 또한, 제2 분리 패턴(340)의 측벽에 인접한 소자 분리 패턴(110) 부분의 상면에는 게이트 절연 패턴(270), 게이트 배리어(280) 및 게이트 전극(290)이 순차적으로 적층될 수 있으며, 게이트 절연 패턴(270)은 소자 분리 패턴(110) 부분의 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 각 게이트 구조물들(300)은 실질적으로 평평한 상면을 가질 수 있다. 이에 따라, 제2 분리 패턴(340)의 측벽에 형성된 각 게이트 구조물들(300) 부분의 상면의 높이는 각 게이트 구조물들(300)의 나머지 부분들의 상면의 높이보다 높지 않을 수 있다.
예시적인 실시예들에 있어서, 제2 분리 패턴(340)의 상면의 높이는 각 게이트 구조물들(300)의 상면의 높이보다 높을 수 있다.
도 32 내지 도 34는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로, 도 32는 평면도이고, 도 33은 도 32의 E-E'선을 따라 각각 절단한 단면도이며, 도 34는 도 32의 F-F'선을 따라 각각 절단한 단면도이다.
상기 반도체 장치는 도 27 내지 도 31을 참조로 설명한 제2 분리 패턴 구조물(350)에 더하여 도 16 내지 도 19를 참조로 설명한 제1 분리 패턴 구조물(260)을 더 포함할 수 있다.
도 32 내지 도 34를 참조하면, 기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있다. 이때, 기판(100)의 제1 영역(I) 상에 형성되는 액티브 패턴들(105)은 제1 액티브 패턴들로, 게이트 구조물들(300)은 제1 게이트 구조물들로 지칭될 수 있으며, 기판(100)의 제2 영역(II) 상에 형성되는 액티브 패턴들(105)은 제2 액티브 패턴들로, 게이트 구조물들(300)은 제2 게이트 구조물들로 지칭될 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II) 상에는 도 27 내지 도 31을 참조로 설명한 반도체 장치가 형성될 수 있다. 한편, 기판(100)의 제1 영역(I) 상에 형성된 상기 각 제1 게이트 구조물들은 제1 분리 패턴 구조물(260)에 의해 제2 방향(D2)으로 분리될 수 있으며, 이후 도 20 내지 도 26을 참조로 설명한 공정들을 통해 제1 분리 패턴 구조물(260)이 제2 분리 패턴 구조물(350)로 치환되지 않을 수 있다. 이에 따라, 제1 분리 패턴 구조물(260)의 제2 방향(D2)으로의 측벽에 형성된 상기 각 제1 게이트 구조물들 부분의 최상면은 제2 분리 패턴 구조물(350)의 제2 방향(D2)으로의 측벽에 형성된 상기 각 제2 게이트 구조물들 부분의 최상면보다 높을 수 있다.
상기 각 제1 게이트 구조물들이 제1 분리 패턴 구조물(260)에 의해 분리되는 기판(100)의 제1 영역(I)은 상대적으로 상기 각 제1 게이트 구조물들과 제1 콘택 플러그(370) 사이의 이격 거리가 멀어서, 이들 사이의 전기적 쇼트나 간섭이 잘 발생되지 않는 영역일 수 있다. 이에 따라, 제1 분리 패턴 구조물(260)의 측벽에 형성된 상기 각 제1 게이트 구조물들 부분이 다른 부분들에 비해 상부로 돌출되더라도, 이에 의해 제1 콘택 플러그(370)와 전기적 쇼트나 간섭이 발생하지 않을 수 있다.
반면, 상기 각 제2 게이트 구조물들이 제2 분리 패턴 구조물(350)에 의해 분리되는 기판(100)의 제2 영역(II)은 상대적으로 상기 각 제2 게이트 구조물들과 제1 콘택 플러그(370) 사이의 이격 거리가 짧아서, 이들 사이의 전기적 쇼트나 간섭이 잘 발생되는 영역일 수 있다. 하지만, 예시적인 실시예들에 있어서, 제2 분리 패턴 구조물(350)의 측벽에 형성된 상기 각 제2 게이트 구조물들 부분이 다른 부분들에 비해 상부로 돌출되지 않으며, 상기 각 제2 게이트 구조물들은 전체적으로 평평한 상면을 가질 수 있다. 이에 따라, 상기 각 제2 게이트 구조물들과 제1 콘택 플러그(370) 사이의 전기적 쇼트나 간섭 발생이 감소할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I)은 로직 소자들이 형성되는 로직 영역이고, 기판(100)의 제2 영역(II)은 에스램(SRAM) 소자들이 형성되는 에스램 영역일 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 반도체 장치는 예를 들어, 중앙처리장치(CPU, MPU) 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어, 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 소자, 및 예를 들어, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 제조 방법에서, 금속을 포함하는 게이트 전극을 분리하는 공정에 적용될 수 있다.
100: 기판 105: 액티브 영역, 액티브 패턴
105a, 105b: 하부, 상부 액티브 패턴
110: 소자 분리 패턴 120: 더미 게이트 절연 패턴
130: 더미 게이트 전극 140: 더미 게이트 마스크
150: 더미 게이트 구조물 160: 게이트 스페이서
170: 핀 스페이서 180: 제1 리세스
190: 소스/드레인 층 200, 360: 제1, 제2 층간 절연막
210, 320: 제1, 제2 식각 마스크 220, 225: 제1, 제2 개구
230, 240, 250: 제1 내지 제3 절연 패턴
260, 350: 제1, 제2 분리 패턴 구조물
270: 게이트 절연 패턴 280: 게이트 배리어
290: 게이트 전극 300: 게이트 구조물
310: 캐핑 패턴 330, 335: 제4, 제5 개구
340: 제2 분리 패턴 370, 380: 제1, 제2 콘택 플러그

Claims (20)

  1. 기판 상에 더미 게이트 구조물을 형성하고;
    상기 더미 게이트 구조물을 부분적으로 제거하여 상기 더미 게이트 구조물을 분리시키는 제1 개구를 형성하고;
    상기 제1 개구 내에 제1 분리 패턴 구조물을 형성하고;
    상기 더미 게이트 구조물을 게이트 구조물로 치환하고;
    상기 제1 분리 패턴 구조물을 제거하여 제2 개구를 형성하고;
    상기 제2 개구의 측벽에 형성된 상기 게이트 구조물의 일부를 제거하여 상기 제2 개구를 확장시키고; 그리고
    상기 확장된 제2 개구 내에 제2 분리 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 더미 게이트 구조물을 상기 게이트 구조물로 치환하는 것은,
    상기 더미 게이트 구조물을 제거하여 제3 개구를 형성하고; 그리고
    상기 제3 개구 내에 상기 게이트 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서, 상기 제3 개구는 상기 제1 분리 패턴 구조물의 측벽을 노출시키며,
    이에 따라 상기 제1 분리 패턴 구조물의 상기 노출된 측벽에는 금속을 포함하는 상기 게이트 구조물의 일부가 형성되는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서, 상기 제2 개구의 측벽에 형성된 상기 게이트 구조물의 일부를 제거하는 것은 상기 금속을 포함하는 상기 게이트 구조물의 일부를 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서, 상기 제1 분리 패턴 구조물을 형성하는 것은,
    상기 더미 게이트 구조물을 커버하는 층간 절연막을 상기 기판 상에 형성하고; 그리고
    상기 층간 절연막 상부 및 상기 더미 게이트 구조물을 관통하도록 상기 제1 개구를 형성하는 것을 포함하며,
    상기 제1 개구 내에 형성되는 상기 제1 분리 패턴 구조물의 상면의 높이는 상기 더미 게이트 구조물의 상면의 높이보다 높도록 형성되는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서, 상기 더미 게이트 구조물을 상기 게이트 구조물로 치환하는 것은,
    상기 층간 절연막의 상부를 제거하여 상기 더미 게이트 구조물의 상면을 노출시키고;
    상기 노출된 더미 게이트 구조물을 제거하여 제3 개구를 형성하고; 그리고
    상기 제3 개구 내에 상기 게이트 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서, 상기 제3 개구 내에 상기 게이트 구조물을 형성하는 것은,
    상기 제3 개구를 채우는 상기 게이트 구조물을 상기 기판, 상기 층간 절연막 및 상기 제1 분리 패턴 구조물 상에 형성하고; 그리고
    상기 게이트 구조물의 상부를 평탄화하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서, 상기 게이트 구조물 상부를 평탄화하는 것은 화학 기계적 연마(CMP) 공정을 통해 수행되며,
    상기 제1 분리 패턴 구조물의 측벽에 인접한 상기 게이트 구조물 부분의 상면은 나머지 부분의 상면보다 높도록 형성되는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서, 상기 제2 개구의 측벽에 형성된 상기 게이트 구조물의 일부를 제거하는 것은 상기 제1 분리 패턴 구조물 측벽에 인접한 상기 게이트 구조물 부분을 제거하는 것을 포함하며,
    이에 따라 상기 게이트 구조물은 평평한 상면을 갖도록 형성되는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서, 상기 제1 분리 패턴 구조물을 형성하는 것은 상기 제1 개구 내에 제1 내지 제3 절연 패턴들을 순차적으로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 더미 게이트 구조물에 인접한 상기 기판 상에 소스/드레인 층을 형성하고; 그리고
    상기 소스/드레인 층 상에 이에 전기적으로 연결되는 콘택 플러그를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  12. 제 1 항에 있어서, 상기 더미 게이트 구조물은 상기 기판의 상면에 평행한 제1 방향을 따라 서로 이격되도록 복수 개로 형성되고, 상기 각 더미 게이트 구조물들은 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되며,
    상기 제1 개구를 형성함으로써 상기 각 더미 게이트 구조물들이 상기 제2 방향으로 분리되는 반도체 장치의 제조 방법.
  13. 제 1 항에 있어서, 상기 더미 게이트 구조물을 형성하기 이전에,
    상기 기판의 상부에 트렌치를 형성하여 액티브 패턴을 형성하고; 그리고
    상기 액티브 패턴의 하부 측벽을 커버하는 소자 분리 패턴을 형성하는 것을 더 포함하며,
    상기 더미 게이트 구조물은 상기 액티브 패턴 및 상기 소자 분리 패턴 상에 형성되는 반도체 장치의 제조 방법.
  14. 기판 상에 소자 분리 패턴을 형성하여, 상기 소자 분리 패턴에 의해 하부 측벽이 커버되고 상기 기판의 상면에 평행한 제1 방향으로 연장되는 액티브 패턴을 정의하고;
    상기 액티브 패턴 및 상기 소자 분리 패턴 상에, 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 더미 게이트 구조물을 형성하고;
    상기 소자 분리 패턴 상에 형성된 상기 더미 게이트 구조물 부분을 제거하여, 상기 더미 게이트 구조물을 상기 제2 방향으로 분리시키는 제1 개구를 형성하고;
    상기 제1 개구 내에 제1 분리 패턴 구조물을 형성하고;
    상기 더미 게이트 구조물을 게이트 구조물로 치환하고;
    상기 제1 분리 패턴 구조물을 제거하여 제2 개구를 형성하고; 그리고
    상기 제2 개구 내에 제2 분리 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서, 상기 더미 게이트 구조물은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 복수의 더미 게이트 구조물들 중 서로 이웃하는 각 제1 더미 게이트 구조물들이 부분적으로 제거되어 상기 제1 개구가 형성되며, 이에 따라 상기 각 제1 더미 게이트 구조물들이 상기 제2 방향으로 분리되는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서, 상기 제1 분리 패턴 구조물을 형성하는 것은,
    상기 복수의 더미 게이트 구조물들을 커버하는 층간 절연막을 상기 기판 상에 형성하고; 그리고
    상기 층간 절연막 상부 및 상기 각 제1 더미 게이트 구조물들을 관통하도록 상기 제1 개구를 형성하는 것을 포함하며,
    상기 제1 개구 내에 형성되는 상기 제1 분리 패턴 구조물의 상면의 높이는 상기 복수의 더미 게이트 구조물의 상면의 높이보다 높도록 형성되는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서, 상기 제1 분리 패턴 구조물을 형성하는 것은,
    상기 제1 개구 내에 제1 및 제2 절연 패턴들을 순차적으로 형성하고; 그리고
    상기 제1 개구의 나머지 부분을 채우는 제3 절연 패턴을 상기 제2 절연 패턴, 및 상기 제1 개구에 인접하여 상부가 제거된 상기 층간 절연막 부분 상에 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제 16 항에 있어서, 상기 더미 게이트 구조물을 상기 게이트 구조물로 치환하는 것은,
    상기 층간 절연막의 상부를 제거하여 상기 복수의 더미 게이트 구조물의 상면을 노출시키고;
    상기 노출된 각 복수의 더미 게이트 구조물들을 제거하여, 상기 소자 분리 패턴의 상면 및 상기 제1 분리 패턴 구조물의 측벽을 노출시키는 제3 개구를 형성하고; 그리고
    상기 제3 개구 내에 상기 게이트 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서, 상기 제3 개구 내에 상기 게이트 구조물을 형성하는 것은,
    상기 제3 개구에 의해 노출된 상기 소자 분리 패턴 상면 및 상기 제1 분리 패턴 구조물의 측벽, 및 상기 제1 패턴 구조물의 상면에 게이트 절연막 및 게이트 배리어 막을 순차적으로 형성하고;
    상기 제3 개구의 나머지 부분을 채우는 게이트 전극막을 상기 게이트 배리어 막 상에 형성하고; 그리고
    상기 게이트 전극막, 상기 게이트 배리어 막, 및 상기 게이트 절연막을 평탄화하여, 순차적으로 적층된 게이트 절연 패턴, 게이트 배리어 및 게이트 전극을 포함하는 상기 게이트 구조물을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서, 상기 게이트 전극막, 상기 게이트 배리어 막, 및 상기 게이트 절연막을 평탄화하는 것은 화학 기계적 연마(CMP) 공정을 통해 수행되며,
    상기 CMP 공정 후, 상기 제1 분리 패턴 구조물의 측벽에 인접한 상기 게이트 구조물 부분의 상면은 나머지 부분의 상면보다 높도록 형성되는 반도체 장치의 제조 방법.
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