TW202029455A - 用於具有減少寄生電容之ｆｉｎｆｅｔ裝置的方法、設備及製造系統 - Google Patents

用於具有減少寄生電容之ｆｉｎｆｅｔ裝置的方法、設備及製造系統 Download PDF

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Abstract

揭露用於鰭式場效電晶體的方法、設備及製造系統，該鰭式場效電晶體在閘極與源極/汲極接點之間具有減少寄生電容。在一個實施例中，吾人揭露半導體裝置，其包含第一和第二鰭件；在該等鰭件之間的隔離結構；第一和第二金屬閘極；在該第一金屬閘極下方並在該第一鰭件與該第二鰭件之間的該基底上的第一介電體，其中，該第一介電體的頂部在該第一金屬閘極的頂部下方；以及在該第二金屬閘極中並在該第一鰭件與該第二鰭件之間的該基底上的第二介電體，其中，該第二介電體的頂部在該第二金屬閘極的頂部處或上方。

Description

用於具有減少寄生電容之FINFET裝置的方法、設備及製造系統
大致上，本揭露是關於精密半導體裝置的製造，且尤其是關於用來形成具有減少寄生電容之FinFET裝置的各種方法。
製作先進積體電路(例如，CPU、儲存裝置、ASIC(特定應用積體電路)及類似者)需要依據特定電路佈局形成大量的電路元件在給定晶片區中，其中，所謂的金屬氧化物半導體場效電晶體(MOSFET或FET)代表實質上決定該積體電路的效能的一種重要類型的電路元件。FET是典型地包含源極區域、汲極區域、位在該源極區域與該汲極區域之間的通道區域、以及位在該通道區域上方的閘極電極。施加至該閘極電極上的電壓控制通過該FET的電流流動。如果小於該裝置的臨界電壓的電壓施加至該閘極電極，則實質上沒有電流流動通過該裝置(忽略不希望的漏電流，其相當小)。然而，當等於或大於該裝置的該臨界電壓的電壓施加至該閘極電極時，該通道區域變成導電的，並且電性電流允許在該源極區域與該汲極區域之間流動通過該導電的通道區域。
對比於平面型FET(其具有平面結構)，有所謂的3D裝置，其可稱為finFET。更特定地，在這種3D裝置中，形成大致上直立地設置的鰭形活性區，並且閘極電極包圍該鰭形活性區的側面和上表面兩者，以產生具有取代平面結構的3維結構的通道。在一些案例中，絕緣蓋層(例如，氮化矽)是位在該鰭形活性區的頂部處。
FinFET設計使用選擇性蝕刻程序在半導體晶圓的表面上形成「鰭件」。該等鰭件可用來形成電晶體的該源極和汲極之間的昇起通道。之後沉積該閘極，使得它繞著該鰭件。此3維通道相當薄，並且因此該閘極大致上顯著地控制其內的載子。然而，在後來的處理步驟中，當S/D接點(contact)從該源極或汲極形成至上覆該鰭件和該閘極兩者的第一導電元件時，該S/D接點和該閘極可彼此非常靠近，以致於在該閘極與該S/D接點之間可引發不希望的寄生電容。
希望形成在閘極與源極/汲極之間具有減少寄生電容之FinFET裝置。
接下來呈現本發明的簡短發明內容，以為了提供本發明的一些態樣的基本了解。此發明內容不是本發明的窮盡概觀。它不意圖識別本發明的關鍵或重要元件、或描繪本發明的範疇。它只有一個目的，乃是以簡單形式呈現一些概念，以作為之後所討論的更詳細描述的前序。
大致上，本揭露是關於用於FinFET裝置的各種方法、設備及製造系統，該FinFET裝置在閘極與源極/汲極接點之間具有減少寄生電容。在一個實施例中，本揭露提供一種半導體裝置，其包括半導體基底； 在該半導體基底上的第一鰭件和第二鰭件，其中，各個鰭件均具有朝第一水平方向延伸的長軸；在該第一鰭與該第二鰭件之間的該基底上的隔離結構；在該基底、該第一鰭件和該第二鰭件上的第一金屬閘極和第二金屬閘極，其中，各個金屬閘極均具有朝垂直於該第一水平方向的第二水平方向延伸的長軸；在該第一金屬閘極下方並在該第一鰭件與該第二鰭件之間的該基底上的第一介電體，其中，該第一介電體的頂部在該第一金屬閘極的頂部下方；以及在該第二金屬閘極中和在該第一鰭件與該第二鰭件之間的該基底上的第二介電體，其中，該第二介電體的頂部在該第二金屬閘極的頂部處或上方。
在一個實施例中，本揭露提供一種方法，其包括形成半導體基底；在該半導體基底上的第一鰭件和第二鰭件，其中，各個鰭件均具有朝第一水平方向延伸的長軸；在該第一鰭件與該第二鰭件之間的該基底上的隔離結構；在該基底、該第一鰭件和該第二鰭件上的第一取代金屬閘極(replacement metal gate；RMG)和第二RMG，其中，各個RMG均具有朝垂直於該第一水平方向的第二水平方向延伸的長軸；切割第一閘極切割件(cut)在該第一RMG中和第二閘極切割件在該第二RMG中，其中，兩個閘極切割件均至該第一鰭件與該第二鰭件之間的該隔離結構；以介電材料填充該第一閘極切割件和該第二閘極切割件；凹化在該第一閘極切割件中的該介電材料，以產生第一介電體和第二介電體，其中，該第一介電體的頂部在該第一RMG的頂部下方；移除該第一RMG和該第二RMG；形成第一金屬閘極在該第一介電體上面，其中，該第一金屬閘極的頂部在該第一介電體的該頂部上方；以及形成第二金屬閘極鄰近該第二介電體，其中，該第二金屬閘極的頂部在該第二介電體的該頂部處或下方。
在一個實施例中，本揭露提供一種適配以實施例如上方所總結的方法的半導體裝置製造系統。
100‧‧‧半導體裝置
105‧‧‧半導體基底
110a‧‧‧第一鰭件、鰭件
110b‧‧‧第二鰭件、鰭件
117a‧‧‧第一閘極硬遮罩、閘極硬遮罩
117b‧‧‧第二閘極硬遮罩、閘極硬遮罩
119a‧‧‧第一虛置閘極、虛置閘極
119b‧‧‧第二虛置閘極、虛置閘極
120a‧‧‧第一金屬閘極、第一閘極、金屬閘極、閘極
120b‧‧‧第二金屬閘極、第二閘極、金屬閘極、閘極
125‧‧‧閘極切割線
125a、125b‧‧‧閘極切割件
130a‧‧‧第一介電體、介電體
130b‧‧‧第二介電體、介電體
131b‧‧‧遮罩
140a‧‧‧第一源極/汲極(S/D)接點、S/D接點
140b‧‧‧第二源極/汲極(S/D)接點、S/D接點
145b‧‧‧接點切割件、切割件
150‧‧‧隔離特徵
160a‧‧‧第一自對準蓋件(SAC)
160b‧‧‧第二自對準蓋件(SAC)
170a‧‧‧第一氧化物層
180a‧‧‧第一閘極接點
1900、1910、1920‧‧‧程序
1930、1940、1950‧‧‧程序
1960、1972、1974‧‧‧程序
2000‧‧‧系統
2010‧‧‧半導體裝置處理系統
2012‧‧‧介面
2014‧‧‧處理工具
2015‧‧‧積體電路/裝置
2016‧‧‧測量工具
2020‧‧‧處理控制器
2040‧‧‧積體電路設計單元
2050‧‧‧傳送機制
藉由從伴隨圖式所取用的接下來描述可了解本揭露，在該圖式中，相同的參考編號識別相同元件，並且其中：
第1圖例示半導體裝置的部分的格式化平面繪圖，顯示X1切割件和X2切割件，從其各者可在接下來的圖形中顯示一個或更多個剖面繪圖；
第2圖例示依據本文中的實施例在處理的第一階段後的半導體裝置的剖面X1切割件視圖；
第3圖例示依據本文中的實施例在處理的第一階段後的半導體裝置的剖面X2切割件視圖；
第4圖例示依據本文中的實施例在處理的第二階段後的半導體裝置的剖面X1切割件視圖；
第5圖例示依據本文中的實施例在處理的第二階段後的半導體裝置的剖面X2切割件視圖；
第6圖例示依據本文中的實施例在處理的第三階段後的半導體裝置的剖面X1切割件視圖；
第7圖例示依據本文中的實施例在處理的第三階段後的半導體裝置的剖面X2切割件視圖；
第8圖例示依據本文中的實施例在處理的第四階段後的半導體裝置的剖面X1切割件視圖；
第9圖例示依據本文中的實施例在處理的第四階段後的半導體裝置的剖面X2切割件視圖；
第10圖例示依據本文中的實施例在處理的第五階段後的半導體裝置的剖面X1切割件視圖；
第11圖例示依據本文中的實施例在處理的第五階段後的半導體裝置的剖面X2切割件視圖；
第12圖例示依據本文中的實施例在處理的第六階段後的半導體裝置的剖面X1切割件視圖；
第13圖例示依據本文中的實施例在處理的第六階段後的半導體裝置的剖面X2切割件視圖；
第14圖例示依據本文中的實施例在處理的第七階段後的半導體裝置的剖面X1切割件視圖；
第15圖例示依據本文中的實施例在處理的第七階段後的半導體裝置的剖面X2切割件視圖；
第16圖例示依據本文中的實施例在處理的第八階段後的半導體裝置的剖面X1切割件視圖；
第17圖例示依據本文中的實施例在處理的第八階段後的半導體裝置的剖面X2切割件視圖；
第18圖例示依據本文中的實施例在處理的第九階段後的半導體裝置的剖面X1切割件視圖；
第19圖例示依據本文中的實施例提供半導體裝置的程序步驟的流程繪圖；以及
第20圖例示依據本文中的實施例用來製作半導體裝置的系統的格式化繪圖。
雖然在本文中所揭露的發明標的容許各種修飾和不同形式，但其特定實施例已經藉由該圖式中的範例加以顯示，並且在本文中詳細描述。然而，應了解的是，特定實施例在本文中的描述不意圖將本發明限制至揭露的特別形式，而是相反地，該意圖是涵蓋落於由該附加的申請專利範圍所定義的本發明的精神和範疇內所有修飾、均等物和替代物。此外，在該圖式中例示的格式化繪圖並不是以絕對比例繪製。
本發明的各種例示實施例描述如下。為了清楚起見，並非真正實作的所有特徵均描述在此說明書中。當然將體會到在任何這種真正實施例的發展中，必須作出許多特定實作的決定，以達成發展者的特定目標，例如，符合與系統相關和與企業相關的限制，其隨著實作的不同而有所變化。此外，將體會到，這種發展努力可為複雜且耗時的，但然而是本領域中具有此揭露的利益的通常技術者所從事的例常工作。
本發明標的現在將參考該附加的圖式加以描述。各種結構、系統和裝置是示意地繪示在該圖式中，以只為了解釋的目的，並且因此不以本領域的熟習技術者所熟知的細節來模糊本揭露。不過，包含該附加的圖式是描述和解釋本揭露的例示範例。本文中所使用的文字和詞句應了解和解讀為具有與本領域的熟習技術者的文字和詞句的了解一致的意義。本文中的術語和詞句的一致性用法沒有意圖暗示該術語或詞句的特別定義，也就是與本領域的熟習技術者所了解的通常和慣用意義不同的定義。如果術語或詞句意圖具有特別意義，也就是除了熟習技術者所了解的意義，則 這種特別定義將以直接且無歧異地提供用於該術語或詞句的特別定義的確定方式提出於該說明書中。
本文中的實施例提供用於形成具有設置在至少一個第一閘極中的介電體的鰭式場效電晶體(FinFET)裝置。這種FinFET裝置在閘極與源極/汲極接點之間可具有寄生電容的減少風險。
第1圖例示依據本文中的實施例的半導體裝置100的格式化平面繪圖。為了簡潔起見，該格式化平面視圖省略將呈現在最終半導體裝置100中的各種結構。
如從上方所見，該半導體裝置100包括第一鰭件110a和第二鰭件110b。該等鰭件110a和110b設置在半導體基底上(為了簡潔予以省略)。各個鰭件110a、110b均具有朝第一水平方向(也就是，從第1圖中的左至右)延伸的長軸。
該半導體裝置100也包括第一金屬閘極120a和第二金屬閘極120b。該閘極120a和120b設置在該半導體基底上、在該第一鰭件110a上、以及在該第二鰭件110b上。各個金屬閘極120a、120b均具有朝垂直於該第一水平方向的第二水平方向(也就是，從第1圖中的頂部至底部)延伸的長軸。
該第二金屬閘極120b復包括第二介電體130b。該第二介電體130b具有在該第二金屬閘極120b的頂部處或上方的頂部。(第1圖中看不到具有在該第一金屬閘極120a的頂部下方的頂部的第一介電體130a，但在下方將更詳細地描述)。
該半導體裝置100也包括第一源極/汲極(S/D)接點140a和第二S/D接點140b。該S/D接點140a和140b設置在該半導體基底上、在該第一鰭件110a上、以及在該第二鰭件110b上。特定地，並且沒有顯 示在該S/D接點140a和140b下方，各個鰭件110a、110b均包括S/D區域，例如，外延S/D區域。各個S/D接點140a、140b均具有朝該第二水平方向延伸的長軸。各個S/D接點140a、140b均在該閘極120a、120b的一者的附近。如所繪示的，該第二S/D接點140b可含有接點切割件145b。該接點切割件145b與第二介電體130b沿著閘極切割線125實質地共線(collinear)。也如所繪示的，該第一S/D接點140a缺少沿著閘極切割線125的切割件。該切割件的缺少將期待會在現有技術之裝置中的該第一S/D接點140a與該第一閘極120a之間引發寄生電容。本揭露在該第一S/D接點140a與該第一閘極120a之間減少寄生電容的風險，如將於下方所描述的。
為了簡潔起見，第1圖中只顯示兩個鰭件110a和110b、兩個金屬閘極120a和120b、以及兩個S/D接點140a和140b。在其它實施例中，該半導體裝置100可包括超過兩個鰭件、超過兩個閘極、及/或超過兩個S/D接點。選擇鰭件的數目、閘極的數目、及/或S/D接點的數目對於本領域中具有本揭露的利益的熟習技術者而言是例常工作。
依據本文中的實施例的該半導體裝置100的接下來的格式化剖面繪圖將沿著兩個切割件的一者取用：X1切割件(通過並且平行於該第一金屬閘極120a的該長軸)或X2切割件(通過並且平行於該第二金屬閘極120b的該長軸)。
第2圖至第18圖例示依據本文中的實施例的該半導體裝置100在各種階段的格式化剖面繪圖。
第2圖和第3圖分別例示依據本文中的實施例在處理的第一階段後的該半導體裝置100的剖面X1切割件視圖和剖面X2切割件視圖。在該處理的第一階段中，提供半導體基底105。該半導體基底105可 包括矽、矽鍺、絕緣體上矽(silicon-on-insulator；SOI)、或本領域中的其它已知材料。
形成在該半導體基底105上的是第一鰭件110a和第二鰭件110b。該等鰭件110a和110b與該半導體基底105可包括相同半導體材料，但不必須。在一個實施例中，各個鰭件110a、110b均可包括與複數個金屬層交錯的複數個半導體層。該等鰭件110a和110b可由本領域中具有通常技術者使用任何適合技術(其不須要詳細描述)加以形成。
在該製造的第一階段中，隔離特徵150形成在該半導體基底105上，包含在該第一鰭件110a與該第二鰭件110b之間。該隔離特徵150在本文中可指淺溝槽隔離(shallow trench isolation；STI)。該隔離特徵150可包括氧化矽、可流動氧化物、TEOS、或將該第一鰭件110a與該第二鰭件110b電性隔離的任何其它材料。該隔離特徵150可使用本領域中具有通常技術者已知的技術加以形成。
該製造的第一階段也包含形成第一虛置(dummy)閘極119a和第二虛置閘極119b。該虛置閘極119a和119b可由本領域中已知的任何材料和任何技術加以形成。舉例來說，該虛置閘極119a和119b可包括多聚(poly)。該虛置閘極119a和119b在本文中也可指取代金屬閘極(RMG)。
如所顯示的，該虛置閘極119a和119b具有在各個鰭件110a、110b的頂部上方的頂部。
該製造的第一階段也可包含分別形成第一閘極硬遮罩117a和第二閘極硬遮罩117b在該第一虛置閘極119a和該第二虛置閘極119b上面。該閘極硬遮罩117a和117b可包括本領域中具有通常技術者已知的任何適合材料。當形成該閘極硬遮罩117a和117b時，也可形成硬遮罩在 該半導體裝置100的一個或更多個其它特徵上面，例如，在該第二S/D接點140b上面。
第4圖和第5圖分別例示依據本文中的實施例在處理的第二階段的該半導體裝置100的剖面X1切割件視圖和剖面X2切割件視圖。在該處理的第二階段中，該閘極硬遮罩117a和117b被圖案化以暴露該虛置閘極119a和119b的部分。該處理的第二階段也包括蝕刻該虛置閘極119a和119b的該部分，從而產生閘極切割件125a和125b。(該圖案化和蝕刻也可形成該切割件145b在第1圖中所顯示的該第二S/D接點140b中)。接下來，可移除該閘極硬遮罩117a和117b(以及在圖案化和蝕刻後出現在該半導體裝置100上面的任何其它硬遮罩)。圖案化該閘極硬遮罩117a和117b、蝕刻該虛置閘極119a和119b、以及移除該閘極硬遮罩117a和117b，可各者實施如由本領域中具有通常技術者的例常工作。
如可看見的，該閘極切割件125a和125b分別完全地橫越該虛置閘極119a和119b的高度。
第6圖和第7圖分別例示依據本文中的實施例在處理的第三階段的半導體裝置的剖面X1切割件視圖和剖面X2切割件視圖。在該處理的第三階段中，顯示在第4圖和第5圖中的該閘極切割件125a和125b的各者均以介電材料填充。可使用任何介電材料，例如，氮化矽或氧化矽，還有其它。在一個實施例中，該介電材料包括氮化矽。該處理的第三階段產生第一介電體130a在該第一虛置閘極119a中和第二介電體130b在第二虛置閘極119b中。該介電體130a和130b的底部與該隔離特徵150接觸。
第8圖和第9圖分別例示依據本文中的實施例在處理的第四階段的半導體裝置的剖面X1切割件視圖和剖面X2切割件視圖。在該處 理的第四階段中，該第二虛置閘極119b和該第二介電體130b由遮罩131b遮蔽。在一個實施例中，該遮罩131b可為反CT遮罩。形成該遮罩131b對於本領域中具有本揭露的利益的具有通常技術者而言將是例常工作。該第一虛置閘極119a和該第一介電體130a在該處理的第四階段後仍是暴露的。
第10圖和第11圖分別例示依據本文中的實施例在處理的第五階段的半導體裝置的剖面X1切割件視圖和剖面X2切割件視圖。在該處理的第五階段中，該第一介電體130a被凹化，使得該第一介電體130a的該頂部被帶至在該第一虛置閘極119a的該頂部下方。該第一介電體130a的該頂部可被凹化至該第一鰭件110a和該第二鰭件110b的頂部的上方的位置。用來凹化選擇性對於虛置閘極材料的介電材料的技術為已知，因此不須要詳細描述。該遮罩131b的出現防止凹化該第二介電體130b。
第12圖和第13圖分別例示依據本文中的實施例在處理的第六階段的半導體裝置的剖面X1切割件視圖和剖面X2切割件視圖。在該處理的第六階段中，該遮罩131b從該第二虛置閘極119b被移除，並且接下來，虛置閘極119a和119b兩者均被移除。遮罩和虛置閘極移除技術對於本領域中具有通常技術者而言將是已知的，因此，不須要進一步描述。
第14圖和第15圖分別例示依據本文中的實施例在處理的第七階段的半導體裝置的剖面X1切割件視圖和剖面X2切割件視圖。在該處理的第七階段中，例如藉由使用已知技術形成第一金屬閘極120a和第二金屬閘極120b。形成該第一金屬閘極120a，使得它的頂部在該第一介電體130a的該頂部上方。形成該第二金屬閘極120b，使得它的頂部在該第二介電體130b的該頂部下方。舉例來說，如第15圖中所顯示的，該第二金屬閘極120b的該頂部可在該第二介電體130b的該頂部下方。
第16圖和第17圖分別例示依據本文中的實施例在處理的第八階段的半導體裝置的剖面X1切割件視圖和剖面X2切割件視圖。在該處理的第八階段中，第一自對準蓋件(self-aligned cap；SAC)160a和第二SAC 160b分別形成在該第一金屬閘極120a和該第二金屬閘極120b上面。SAC形成對於本領域中具有本揭露的利益的具有通常技術者而言將是例常工作。
第18圖例示依據本文中的實施例在處理的第九階段的半導體裝置的剖面X1切割件視圖。在該處理的第九階段中，第一氧化物層170a可形成在該第一SAC 160a上。(類似地，雖然為了簡潔而未顯示，第二氧化物層可形成在該第二SAC 160b上)。接下來，可藉由形成溝槽在該第一氧化物層170a和該第一SAC 160a中而形成第一閘極接點180a，從而暴露該第一金屬閘極120a的該頂部的一部分。希望地，該第一閘極接點180a是直接地形成在該第一介電體130a上面。氧化物層形成和閘極接點形成可遵循已知技術實施，因此，不須要進一步描述。
該第一介電體130a直接地出現在該第一閘極接點180a下方可減少第1圖中所顯示的該第一金屬閘極120a與該第一S/D接點140之間的寄生電容。
在該處理的第九階段後，其它傳統程序步驟(未顯示)可實施在該半導體裝置100上，以產生適合用於一個或更多個終端使用的最終半導體裝置100。
轉至第19圖，吾人例示依據本文中的實施例提供半導體裝置的程序步驟的流程繪圖。該程序1900可包含形成(在1910)半導體基底；該半導體基底上的第一鰭件和第二鰭件，其中，各個鰭件均具有朝第一水平方向延伸的長軸；該第一鰭件與該第二鰭件之間的該基底上的隔離結構； 該基底、該第一鰭件和該第二鰭件上的第一取代金屬閘極(RMG)和第二RMG，其中，各個RMG均具有朝垂直於該第一水平方向的第二水平方向延伸的長軸。
在一個實施例中，該第一鰭件和該第二鰭件可包括與該半導體基底相同的材料。或者，該第一鰭件和該第二鰭件可各者包括與複數個金屬層交錯的複數個半導體層。
該程序1900也可包含切割(在1920)第一閘極切割件在該第一RMG中和第二閘極切割件在該第二RMG中，其中，兩個閘極切割件均至該第一鰭件與該第二鰭件之間的該隔離結構。該程序1900可復包含以介電材料填充(在1930)該第一閘極切割件和該第二閘極切割件。在一個實施例中，該介電材料包括氮化矽。
該程序1900可復包括凹化(在1940)該第一閘極切割件中的該介電材料，以產生第一介電體和第二介電體，其中，該第一介電體的頂部在該第一RMG的頂部下方。接下來，該程序1900可額外地包括移除(在1950)該第一RMG和該第二RMG。該程序1900可復包括形成(在1960)第一金屬閘極在該第一介電體上面，其中，該第一金屬閘極的頂部在該第一介電體的該頂部上方；以及鄰近該第二介電體的第二金屬閘極，其中，該第二金屬閘極的頂部在該第二介電體的該頂部處或下方。
在一個實施例中，該程序1900可額外地包括形成(在1972)第一自對準蓋件(SAC)在該第一閘極上面和第二SAC在該第二閘極上面，其中，該第二介電體的該頂部在該第二SAC的頂部處。
抑者或額外地，該程序1900可復包括形成(在1974)氧化物層在該第一SAC上。
也抑者或額外地，該程序1900可復包括形成(在1974)閘極接點在該第一介電體上方的該第一金屬閘極上。
現在轉至第20圖，例示依據本文中的實施例用來製作半導體裝置的系統2000的格式化繪圖。第20圖的系統2000可包含半導體裝置處理系統2010和積體電路設計單元2040。該半導體裝置處理系統2010可基於由該積體電路設計單元2040所提供的一個或更多個設計製造積體電路裝置。該系統2000能夠實施關於第2圖至第18圖所描述的該程序步驟的至少一者。該半導體裝置處理系統2010能夠實作第19圖的該流程圖中所描述的該程序。
該半導體裝置處理系統2010可包含各種處理站，例如，蝕刻程序站、光刻程序站、CMP程序站等。該處理站的各者均可包含一個或更多個處理工具2014及/或測量工具。基於從自該測量工具2016的資料的回饋可用來修飾由該處理工具2014所使用以實施程序步驟的一個或更多個程序參數。
該半導體裝置處理系統2010也可包含介面2012，該介面2012能夠提供該處理工具2014、該測量工具2016與控制器(例如，該處理控制器2020)之間的通訊。由該半導體裝置處理系統2010所實施的該處理步驟的一者或更多者可由該處理控制器2020控制。該處理控制器2020可為工作站電腦、桌上型電腦、膝上型電腦、平板電腦、或其它類型的計算裝置(其包含一個或更多個軟體產品，其能夠控制程序、接收程序回饋、接收測試結果資料、實施學習循環調整、實施程序調整等)。
該半導體裝置處理系統2010可產生積體電路在媒介上，例如，矽晶圓。在一個實施例中，該半導體裝置處理系統2010可產生具有半導體裝置100的積體電路。
該半導體裝置處理系統2010可基於由該積體電路設計單元2040所提供的電路設計來產生積體電路。該半導體裝置處理系統2010可提供處理過的積體電路/裝置2015在傳送機制2050上，例如，運送器系統。在一些實施例中，該運送器系統可為能夠傳送半導體晶圓的精密清潔室傳送系統。在一個實施例中，該半導體裝置處理系統2010可包含複數個處理步驟，例如，該1st程序步驟、該2nd程序步驟等，如上方所描述的，
在一些實施例中，標示為「2015」的項目可代表個別晶圓，而在其它實施例中，該項目2015可代表一群半導體晶圓，例如，一「批次」半導體晶圓。
該系統2000的該積體電路設計單元2040能夠提供可由該半導體裝置處理系統2010製造的電路設計。此可包含關於上方所描述的該半導體裝置100的組件的資訊。舉例來說，此資訊可包含該第一鰭件110a、該第二鰭件110b、該第一閘極120a、該第二閘極120b、該第一介電體130a和該第二介電體130b(還有其它組件)的位置及/或尺寸。這些位置及/或尺寸可基於關於驅動電流/性能測量、裝置尺寸、最大容忍寄生電容等的資料。該積體電路設計單元2040能夠決定放置在裝置封裝件中的裝置(例如，處理器、記憶體裝置等)的數目。基於該裝置的這種細節，該積體電路設計單元2040可決定將被製造的該半導體裝置100的規格。基於這些規格，該積體電路設計單元2040可提供用來製造在本文中所描述的半導體裝置100的資料。
該系統2000能夠實施涉及各種科技的各種產品的分析和製造。舉例來說，該系統2000可接收用來製造CMOS科技、Flash科技、BiCMOS科技、電源裝置、記憶體裝置(例如，DRAM裝置)、NAND記憶 體裝置、及/或各種其它半導體科技的設計和製造資料。此資料可由該系統2000使用以製作在本文中所描述的該半導體裝置100。
上方所揭露的該特別實施例只是例示，因為本發明可以對於本領域中具有本文中的教示的利益的熟習技術者而言不同但等效方式加以修飾和實踐。舉例來說，上方提出的程序步驟可以不同次序加以實施。再者，對於本文中所顯示的建構或設計的細節不意圖限制，除了所附的申請專利範圍中所描述者外。因此，很明顯的，上方所揭露的該特別實施例可加以變更或修飾，並且所有這種變化均視為在本發明的範疇和精神內。因此，本文中所尋求的保護是提出在所附的申請專利範圍中。
1900、1910、1920‧‧‧程序
1930、1940、1950‧‧‧程序
1960、1972、1974‧‧‧程序

Claims (20)

  1. 一種半導體裝置，包括：
    半導體基底；
    第一鰭件和第二鰭件，在該半導體基底上，其中，各個鰭件均具有朝第一水平方向延伸的長軸；
    隔離結構，在該第一鰭件與該第二鰭件之間的該基底上；
    第一金屬閘極和第二金屬閘極，在該基底、該第一鰭件和該第二鰭件上，其中，各個金屬閘極均具有朝垂直於該第一水平方向的第二水平方向延伸的長軸；
    第一介電體，在該第一金屬閘極下方並在該第一鰭件與該第二鰭件之間的該基底上，其中，該第一介電體的頂部在該第一金屬閘極的頂部下方；以及
    第二介電體，在該第二金屬閘極中並在該第一鰭件與該第二鰭件之間的該基底上，其中，該第二介電體的頂部在該第二金屬閘極的頂部處或上方。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該第一介電體的該頂部在該第一鰭件的頂部之上和在該第二鰭件的頂部之上。
  3. 如申請專利範圍第1項所述之半導體裝置，復包括在該第一閘極上面的第一自對準蓋件(SAC)和在該第二閘極上面的第二SAC，其中，該第二介電體的該頂部在該第二SAC的頂部處。
  4. 如申請專利範圍第3項所述之半導體裝置，復包括在該第一SAC上的氧化物層。
  5. 如申請專利範圍第1項所述之半導體裝置，其中，該第一介電體和該第二介電體包括氮化矽。
  6. 如申請專利範圍第1項所述之半導體裝置，復包括在該第一介電體上方的該第一金屬閘極上的閘極接點。
  7. 如申請專利範圍第1項所述之半導體裝置，其中，該第一鰭件和該第二鰭件包括與該半導體基底相同的材料。
  8. 如申請專利範圍第1項所述之半導體裝置，其中，該第一鰭件和該第二鰭件包括與複數個金屬層交錯的複數個半導體層。
  9. 一種方法，包括：
    形成半導體基底；在該半導體基底上的第一鰭件和第二鰭件，其中，各個鰭件均具有朝第一水平方向延伸的長軸；在該第一鰭件與該第二鰭件之間的該基底上的隔離結構；在該基底、該第一鰭件和該第二鰭件上的第一取代金屬閘極(RMG)和第二RMG，其中，各個RMG均具有朝垂直於該第一水平方向的第二水平方向延伸的長軸；
    切割第一閘極切割件在該第一RMG中和第二閘極切割件在該第二RMG中，其中，兩個閘極切割件均至該第一鰭件與該第二鰭件之間的該隔離結構；
    以介電材料填充該第一閘極切割件和該第二閘極切割件；
    凹化在該第一閘極切割件中的該介電材料，以產生第一介電體和第二介電體，其中，該第一介電體的頂部在該第一RMG的頂部下方；
    移除該第一RMG和該第二RMG；
    形成第一金屬閘極在該第一介電體上面，其中，該第一金屬閘極的頂部在該第一介電體的該頂部上方；以及
    形成鄰近該第二介電體的第二金屬閘極，其中，該第二金屬閘極的頂部在該第二介電體的該頂部處或下方。
  10. 如申請專利範圍第9項所述之方法，復包括：
    形成第一自對準蓋件(SAC)在該第一閘極上面和第二SAC在該第二閘極上面，其中，該第二介電體的該頂部在該第二SAC的頂部處。
  11. 如申請專利範圍第10項所述之方法，復包括形成氧化物層在該第一SAC上。
  12. 如申請專利範圍第9項所述之方法，其中，該第一介電體和該第二介電體包括氮化矽。
  13. 如申請專利範圍第9項所述之方法，復包括在該第一介電體上方的該第一金屬閘極上形成閘極接點。
  14. 如申請專利範圍第9項所述之方法，其中，該第一鰭件和該第二鰭件包括與該半導體基底相同的材料。
  15. 如申請專利範圍第9項所述之方法，其中，該第一鰭件和該第二鰭件包括與複數個金屬層交錯的複數個半導體層。
  16. 一種系統，包括：
    半導體裝置處理系統，用以製造半導體裝置；以及
    處理控制器，運作地耦接至該半導體裝置處理系統，該處理控制器組構以控制該半導體裝置處理系統的運作；
    其中，該半導體裝置處理系統適配以：
    形成半導體基底；在該半導體基底上的第一鰭件和第二鰭件，其中，各個鰭件均具有朝第一水平方向延伸的長軸；在該第一鰭件與該第二鰭件之間的該基底上的隔離結構；在該基底、該第一鰭件和該第二鰭件上的第一取代金屬閘極(RMG)和第二RMG，其中，各個RMG均具有朝垂直於該第一水平方向的第二水平方向延伸的長軸；
    切割第一閘極切割件在該第一RMG中和第二閘極切割件在該第二RMG中，其中，兩個閘極切割件均至該第一鰭件與該第二鰭件之間的該隔離結構；
    以介電材料填充該第一閘極切割件和該第二閘極切割件；
    凹化在該第一閘極切割件中的該介電材料，以產生第一介電體和第二介電體，其中，該第一介電體的頂部在該第一RMG的頂部下方；
    移除該第一RMG和該第二RMG；
    形成第一金屬閘極在該第一介電體上面，其中，該第一金屬閘極的頂部在該第一介電體的該頂部上方；以及
    形成鄰近該第二介電體的第二金屬閘極，其中，該第二金屬閘極的頂部在該第二介電體的該頂部處或下方。
  17. 如申請專利範圍第16項所述之系統，其中，該半導體裝置處理系統復適配以形成第一自對準蓋件(SAC)在該第一閘極上面和第二SAC在該第二閘極上面，其中，該第二介電體的該頂部在該第二SAC的頂部處。
  18. 如申請專利範圍第17項所述之系統，其中，該半導體裝置處理系統復適配以在該第一SAC上形成氧化物層。
  19. 如申請專利範圍第16項所述之系統，其中，該半導體裝置處理系統適配以從氮化矽形成該第一介電體和該第二介電體。
  20. 如申請專利範圍第16項所述之系統，其中，該半導體裝置處理系統復適配以在該第一介電體上方的該第一金屬閘極上形成閘極接點。
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