CN109643732B - 用于自对准栅极边缘（sage）架构的双鳍端帽 - Google Patents

用于自对准栅极边缘（sage）架构的双鳍端帽 Download PDF

Info

Publication number
CN109643732B
CN109643732B CN201680088876.3A CN201680088876A CN109643732B CN 109643732 B CN109643732 B CN 109643732B CN 201680088876 A CN201680088876 A CN 201680088876A CN 109643732 B CN109643732 B CN 109643732B
Authority
CN
China
Prior art keywords
gate
semiconductor
gate edge
edge isolation
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680088876.3A
Other languages
English (en)
Other versions
CN109643732A (zh
Inventor
W.M.哈费茨
R.W.奥拉克-瓦
C-H.詹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN109643732A publication Critical patent/CN109643732A/zh
Application granted granted Critical
Publication of CN109643732B publication Critical patent/CN109643732B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

描述了用于自对准栅极边缘架构的双鳍端帽以及制造用于自对准栅极边缘架构的双鳍端帽的方法。在示例中，半导体结构包括具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍的I/O器件。具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍的逻辑器件。栅极边缘隔离结构被布置在I/O器件和逻辑器件之间。最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍与栅极边缘隔离结构间隔更远。

Description

用于自对准栅极边缘（SAGE）架构的双鳍端帽
技术领域
本发明的实施例在半导体器件和处理的领域中，并且特别地，在用于自对准栅极边缘架构的双鳍端帽（dual fin endcap）以及制造用于自对准栅极边缘架构的双鳍端帽的方法的领域中。
背景技术
对于过去的几十年，集成电路中的特征的缩放一直是不断发展的半导体行业背后的驱动力。缩放到越来越小的特征使能在半导体芯片的有限的基板面（real estate）上的功能单元的增加的密度。例如，收缩晶体管大小虑及芯片上增加数量的存储器或逻辑器件的结合，从而有助于具有增加容量的产品的制造。然而，对于一贯容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
在集成电路器件的制造中，随着器件尺寸继续缩减，诸如三栅极晶体管之类的多栅极晶体管已变得更加普遍。在常规的处理中，通常在体硅（bulk silicon）衬底或绝缘体上硅（silicon-on-insulator）衬底上制造三栅极晶体管。在一些实例中，体硅衬底是优选的，由于它们的较低成本并且因为它们使能不太复杂的三栅极制造过程。
然而，缩放多栅极晶体管并非没有结果。随着微电子电路的这些基本构建块（fundamental building block）的尺寸减少并且随着在给定区域中制造的基本构建块的绝对数量的增加，对用于图案化这些构建块的光刻处理（lithographic processes）的约束已经变为压倒性的。特别地，在半导体堆叠中被图案化的特征的最小尺寸（临界尺寸（critical dimension））和此类特征之间的间隔之间可能存在折衷。
发明内容
按照本发明的第一方面的一种半导体结构，包括：
第一多个半导体鳍，其被布置在衬底上方并且突出穿过沟槽隔离层的最上表面；
第一栅极结构，其被布置在第一多个半导体鳍之上，所述第一栅极结构限定第一多个半导体鳍中的每个中的沟道区域和在第一多个半导体鳍中的每个的沟道区域的相对端上的源极和漏极区域；
第二多个半导体鳍，其被布置在衬底上方并且突出穿过沟槽隔离层的最上表面；
第二栅极结构，其被布置在第二多个半导体鳍之上，所述第二栅极结构限定第二多个半导体鳍中的每个中的沟道区域和在第二多个半导体鳍中的每个的沟道区域的相对端上的源极和漏极区域；以及
栅极边缘隔离结构，其被布置在第一栅极结构和第二栅极结构之间并且与第一栅极结构和第二栅极结构接触，其中最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍距离所述栅极边缘隔离结构更远，
其中所述栅极边缘隔离结构包括在栅极边缘隔离结构之内居中的竖直缝。
按照本发明的第二方面的一种半导体结构，包括：
I/O器件，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍；
逻辑器件，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍；以及
栅极边缘隔离结构，其被布置在I/O器件和逻辑器件之间，其中最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍距离所述栅极边缘隔离结构更远，
其中所述栅极边缘隔离结构包括在栅极边缘隔离结构之内居中的竖直缝。
按照本发明的第三方面的一种半导体结构，包括：
I/O区域，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍；
逻辑区域，其具有第一逻辑器件和第二逻辑器件，第一逻辑器件具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍，并且第二逻辑器件具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第三多个半导体鳍；
第一栅极边缘隔离结构，其被布置在I/O区域和逻辑区域的第一逻辑器件之间，其中最接近于第一栅极边缘隔离结构的第一侧的I/O区域的第一多个半导体鳍的半导体鳍比最接近于第一栅极边缘隔离结构的第二侧的第一逻辑器件的第二多个半导体鳍的半导体鳍距离所述第一栅极边缘隔离结构更远；以及
第二栅极边缘隔离结构，其被布置在逻辑区域的第一逻辑器件和逻辑区域的第二逻辑器件之间，其中第二栅极边缘隔离结构比第一栅极边缘隔离结构宽。
按照本发明的第四方面的一种半导体结构，包括：
第一I/O区域，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍；
第二I/O区域，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍；
第一逻辑区域，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第三多个半导体鳍；
第二逻辑区域，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第四多个半导体鳍；以及
栅极边缘隔离结构，其具有将第一I/O区域与第二I/O区域分离的第一部分和将第一逻辑区域与第二逻辑区域分离的第二部分，其中第一部分与第二部分连续，并且其中第一部分具有比第一逻辑区域与第二逻辑区域之间的第二部分的宽度小的在第一I/O区域与第二I/O区域之间的宽度。
附图说明
图1图示了包括容纳端到端间隔的基于鳍的半导体器件的布局的平面图。
图2A-2D图示了在常规鳍FET（finFET）或三栅极处理制造方案中具有重要意义的处理操作的横截面图。
图3A-3D图示了在用于鳍FET或三栅极器件的自对准栅极边缘处理制造方案中具有重要意义的处理操作的横截面图。
图4图示了具有通过栅极边缘隔离结构以相同的、较小的间隔分离的逻辑区域和高电压（I/O）区域的半导体结构的横截面图。
图5图示了具有通过栅极边缘隔离结构以相同的、较大的间隔分离的逻辑区域和高电压（I/O）区域的半导体结构的横截面图。
图6图示了根据本发明的实施例的、具有通过栅极边缘隔离结构以差异化的间隔分离的逻辑区域和高电压（I/O）区域的半导体结构的横截面图。
图7A-7D图示了表示根据本发明的实施例的用于制造双自对准端帽的处理中的各种操作的顶端角度的横截面图。
图8A图示了根据本发明的实施例的具有自对准栅极边缘隔离的非平面半导体器件的横截面图。
图8B图示了根据本发明的实施例的沿着图8A的半导体器件的a-a' 轴截取的平面图。
图9A-9C图示了根据本发明的实施例的在用于鳍FET或三栅极器件的另一自对准栅极边缘的处理制造方案中具有重要意义的处理操作的横截面图。
图10图示了根据本发明的实施例的一个实现的计算设备。
图11图示了包括本发明的一个或多个实施例的中介体（interposer）。
具体实施方式
描述了用于自对准栅极边缘架构的双鳍端帽以及制造用于自对准栅极边缘架构的双鳍端帽的方法。在以下的描述中，记载了诸如具体的集成和材料制度（materialregime）之类的许多具体细节，以便提供对本发明的实施例的透彻理解。对于本领域中的技术人员而言将清楚，可以在没有这些具体细节的情况下实践本发明的实施例。在其他实例中，未详细地描述诸如集成电路设计布局之类的公知的特征，以便没有不必要地模糊本发明的实施例。此外，将理解：附图中示出的各种实施例是说明性表示并且不一定是按比例绘制的。
仅出于引用的目的，某术语也可以在以下的描述中被使用并且因此不旨在限制。例如，诸如“上”、“下”、“上方”以及“下方”之类的术语指代做出参考的附图中的方向。诸如“前”、“后”、“后面”以及“侧面”之类的术语描述了在一致但任意的参照系之内部件的部分的取向和/或位置，这通过参考描述正在讨论的部件的文本和关联的附图而变得清楚。此类术语可以包括在上面特别地提到的词语、其衍生物和类似含义的词语。
本发明的一个或多个实施例涉及具有半导体结构或器件的栅电极的一个或多个栅极边缘结构（例如，作为栅极隔离区域）的半导体结构或器件。一个或多个实施例涉及用于此类栅电极结构的局部互连的制造。另外，还描述了以自对准的方式制造栅极边缘隔离结构的方法。在一个或多个实施例中，为了在公共衬底上形成的逻辑晶体管和高电压晶体管，制造了自对准栅极边缘结构。
片上系统（SOC）处理技术通常需要标准逻辑（例如，低电压、薄氧化物）和I/O（例如，高电压、厚氧化物）晶体管的支持。可以通过多氧化物处理序列来完成标准逻辑和高电压（HVI/O）器件之间的区别，其中逻辑晶体管接收薄的、高性能的氧化物并且I/O器件接收能够承受更高电压的厚氧化物。随着处理技术的扩展，逻辑器件在尺寸上积极地（aggressively）缩放，从而造成了对双氧化物形成的制造挑战。根据本发明的一个或多个实施例，下面描述了通过使用自对准端帽在超规模（ultra-scaled）的鳍fet（finfet）晶体管架构上形成高电压/双端帽处理的方法。
为了提供上下文，栅极端帽和沟槽接触（TCN）端帽区域的缩放是对于改进晶体管布局面积和密度的重要贡献者。 栅极和TCN端帽区域指代半导体器件的扩散区域/鳍的栅极和TCN重叠。作为示例，图1图示了包括容纳端到端间隔的基于鳍的半导体器件的布局100的平面图。参考图1，第一半102和第二半104半导体器件分别基于半导体鳍106和108。每个器件102和104分别具有栅电极110或112。此外，每个器件102和104分别在鳍106和108的源极和漏极区域处分别具有沟槽接触（TCN）114和116。栅电极110和112以及TCN 114和116中的每个分别具有位于相应的鳍106和108之外的端帽区域。
再次参考图1，通常，栅极和TCN端帽尺寸必须包括掩模配准误差（maskregistration error）的容差（allowance），以确保用于最坏情况掩模错误配准的稳健晶体管操作，从而留下端到端间隔118。因此，对于改进晶体管布局密度而言至关重要的另一个重要的设计规则是彼此面对的两个相邻端帽之间的间隔。然而，“2*端帽+端到端间隔”的参数正在变得越来越难以使用光刻图案化来缩放以满足新技术的缩放要求。特别地，虑及掩模配准误差所需的附加的端帽长度还增加了栅极电容值，这归因于TCN和栅电极之间的较长的重叠长度，从而增加了产品动态能量消耗并且降级了性能。以前的技术方案关注于改进配准预算和图案化或分辨率改进，以使能端帽尺寸和端帽到端帽间隔两者的收缩。
根据本发明的实施例，描述了提供半导体鳍的自对准栅极端帽和TCN重叠而没有对于虑及掩模配准的任何需要的方法。在一个此类实施例中，在确定栅极端帽和接触重叠尺寸的半导体鳍边缘上制造一次性间隔体（spacer）。间隔体限定的端帽处理使得栅极和TCN端帽区域能够对于半导体鳍是自对准的，并且因此不需要额外的端帽长度来计及掩模错误配准。此外，由于栅极和TCN端帽/重叠尺寸保持固定，因此本文中描述的方法不需要以前所需阶段的光刻图案化，从而导致了电参数中的器件到器件可变性方面的改进（即，减少）。
为了提供并排比较，根据本发明的实施例，图2A-2D图示了在常规鳍FET或三栅极处理制造方案中具有重要意义的处理操作的横截面图，而图3A-3D图示了在用于鳍FET或三栅极器件的自对准栅极边缘处理的制造方案中具有重要意义的处理操作的横截面图。
参考图2A和3A，提供分别具有蚀刻在其中的鳍202或302的诸如体单晶硅衬底之类的体半导体衬底200或300。在实施例中，鳍直接地形成在体衬底200或300中，并且这样，鳍与体衬底200或300连续形成。将理解，在衬底200或300之内，可以在鳍之间形成浅沟槽隔离结构。参考图3A，在图案化以形成鳍302之后，诸如氮化硅硬掩模层之类的硬掩模层304和诸如二氧化硅层之类的衬垫氧化物层306保留在鳍302的顶上。相比之下，参考图2A，这样的硬掩模层和衬垫氧化物层已经被移除。
参考图2B，在半导体鳍202的暴露表面上形成虚设或永久栅极介电层210，并在所得结构之上形成虚设栅极层212。相比之下，参考图3B，在半导体鳍302的暴露表面上形成虚设或永久栅极介电层310，并且相邻于所得的结构形成虚设间隔体312。
参考图2C，执行栅极端帽切割图案化并且在所得的图案化的虚设栅极端216处形成隔离区域214。在常规的处理方案中，如通过标箭头的区域218描绘的那样，必须制造较大的栅极端帽以虑及栅极掩模错误配准。相比之下，参考图3C，通过在图3B的结构之上提供隔离层，例如通过沉积和平面化，来形成自对准隔离区域314。在一个这种实施例中，与图2C和3C中相比，自对准栅极端帽处理不需要用于掩模配准的额外空间。
参考图2D，利用永久栅电极替换图2C的虚设栅电极212。在虚设栅极介电层的使用的情况下，在该处理中，这种虚设栅极介电层也可以被永久栅极介电层替换。在所示的具体示例中，执行双金属栅极替换处理以在第一半导体鳍202A之上提供N类型的栅电极220并且在第二半导体鳍202B之上提供P类型的栅电极222。在栅极边缘隔离结构214之间形成N类型的栅电极220和P类型的栅电极222，但是在它们相遇之处形成P/N结224。如通过标箭头的区域226描绘的那样，P/N结224的确切位置可以根据错误配准而变化。
相比之下，参考图3D，硬掩模层304和衬垫氧化物层306被移除，并且利用永久栅电极替换图3C的虚设间隔体314。在虚设栅极介电层的使用的情况下，在该处理中，这种虚设栅极介电层也可以被永久栅极介电层替换。在所示的具体示例中，执行双金属栅极替换处理以在第一半导体鳍302A之上提供N类型的栅电极320并且在第二半导体鳍302B之上提供P类型的栅电极322。在栅极边缘隔离结构314之间形成N类型的栅电极320和P类型的栅电极322，并且也通过栅极边缘隔离结构314将N类型的栅电极320和P类型的栅电极322分离。
再次参考图2D，可以制造局部互连240以使N类型的栅电极220和P类型的栅电极222接触，来提供P/N结224周围的导电路径。同样地，参考图3D，可以制造局部互连340来使N类型的栅电极320和P类型的栅电极322接触，以提供在其间的介入隔离结构314之上的导电路径。参考图2D和图3D两者，可以分别在局部互连240或340上形成硬掩模242或342。特别地参考图3D，在实施例中，在需要沿着栅极线的电接触中的中断的情况下，局部互连340的连续性被介电塞子（plug）350中断。
根据本发明的一个或多个实施例，自对准栅极端帽（SAGE）处理方案涉及自对准到鳍的栅极/沟槽接触端帽的形成而不需要用于计及掩模错误配准的额外长度。因此，可以实现实施例以使能晶体管布局面积的收缩。此外，灵活的鳍-高度（例如，多Hsi）处理可以使能针对功率和性能的不同单元的独立优化。可以实现使能两个特征的集成处理流程，以满足针对未来CMOS技术的缩放和性能挑战。本文中描述的实施例可以涉及栅极边缘隔离结构的制造，所述栅极边缘隔离结构也可以被称为栅极壁、隔离栅极壁或自对准栅极边缘（SAGE）壁。
为了提供进一步的上下文，随着技术节点规模更小，在窄端帽逻辑器件中存在用于容纳高电压晶体管制造可能需要的无缺陷双氧化物处理的几何空间的日益缺乏。当前的方法依赖于单个未缩放的端帽空间，以容纳单个逻辑氧化物处理。然而，由于端帽空间可能不足以容纳两种氧化物（栅极电介质），因此这种处理可能与支持双氧化物高电压SoC技术的高度缩放的几何形状不兼容。
证明上面的问题，图4图示了具有通过栅极边缘隔离结构以相同的较小的间隔分离的逻辑区域和高电压（I/O）区域的半导体结构的横截面图。
参考图4，半导体结构400包括逻辑器件或区域402以及I/O器件或区域404。逻辑器件或区域402包括被布置在衬底408上方并且突出穿过沟槽隔离层412的最上表面410的第一多个半导体鳍406。I/O器件或区域404包括被布置在衬底408上方并且突出穿过沟槽隔离层412的最上表面410的第二多个半导体鳍414。栅极边缘隔离结构416被布置在逻辑器件或区域402和I/O器件或区域404之间。最接近于栅极边缘隔离结构416的第一多个半导体鳍406的半导体鳍418与栅极边缘隔离结构416间隔距离420。最接近于栅极边缘隔离结构416的第二多个半导体鳍414的半导体鳍422与栅极边缘隔离结构416间隔距离424。距离420和距离424精确地或至少基本上相同。
再次参考图4，逻辑器件或区域402包括与第一多个半导体鳍406共形并且与栅极边缘隔离结构416的第一侧428横向相邻并接触的栅极电介质426。I/O器件或区域404包括与第二多个半导体鳍414共形并且与栅极边缘隔离结构416的第二侧434横向相邻并接触的栅极电介质430。栅极电介质430比栅极电介质426厚并且在一些情况下可以包括比栅极电介质426更多的层。由于距离424相对小，例如,由于积极的尺寸缩放，因此在栅极电介质430的沉积期间可能发生夹断（pinch off）434。在此类夹断发生的位置，随后的栅电极制造可能受到损害，因为栅极材料可能不沿着接近栅极边缘隔离结构416的鳍422的侧壁形成。因此，积极地缩放的端帽可能具有不足以容纳双栅极SoC处理中所需的更厚的氧化物的能力。禁止有效的高电压氧化物填充的所得的可能性可以导致处理缺陷。
与图4相对，图5图示了具有通过栅极边缘隔离结构以相同的较大的间隔分离的逻辑区域和高电压（I/O）区域的半导体结构的横截面图。
参考图5，半导体结构500包括逻辑器件或区域502以及I/O器件或区域504。逻辑器件或区域502包括被布置在衬底508上方并且突出穿过沟槽隔离层512的最上表面510的第一多个半导体鳍506。I/O器件或区域504包括被布置在衬底508上方并且突出穿过沟槽隔离层512的最上表面510的第二多个半导体鳍514。栅极边缘隔离结构516被布置在逻辑器件或区域502和I/O器件或区域504之间。最接近于栅极边缘隔离结构516的第一多个半导体鳍506的半导体鳍518与栅极边缘隔离结构516间隔距离520。最接近于栅极边缘隔离结构516的第二多个半导体鳍514的半导体鳍522与栅极边缘隔离结构516间隔距离524。距离520和距离524精确地或至少基本上相同。
再次参考图5，逻辑器件或区域502包括与第一多个半导体鳍506共形并且与栅极边缘隔离结构516的第一侧528横向相邻并接触的栅极电介质526。I/O器件或区域504包括与第二多个半导体鳍514共形并且与栅极边缘隔离结构516的第二侧532横向相邻并接触的栅极电介质530。栅极电介质530比栅极电介质526厚并且在一些情况下可以包括比栅极电介质526更多的层。由于距离524相对大，因此可以在没有夹断的情况下实现相对较厚的栅极电介质530的容纳。因此，可以在没有缺陷的情况下实现随后的栅电极制造，因为栅极材料可以沿着接近栅极边缘隔离结构516的鳍522的侧壁形成。然而，通过使用较大的间隔520和524，端帽的积极缩放被限制，从而禁止逻辑器件或区域502的缩放。
根据本发明的实施例，解决了通过利用高电压氧化物和逻辑氧化物两者要求填充高电压栅极所施加的缩放限制。特别地，随着逻辑尺寸减少，高电压（HV）器件中的端帽空间变得不足够窄以填充两种氧化物。如上所述，当前的单个端帽SAGE架构不能支持双逻辑和高电压氧化物集成，或要求单个端帽足够宽以容纳较厚的HV氧化物，其中逻辑密度从较宽的端帽有效地被降级。在实施例中，分别以SAGE架构来制造逻辑晶体管和高电压晶体管之间的不同的端帽空间。通过使用自对准端帽架构，逻辑晶体管端帽是超规模的（ultra-scaled），而高电压晶体管具有更宽的端帽以容纳更厚的栅极电介质。
与图4和图5相反，图6图示了根据本发明的实施例的具有通过栅极边缘隔离结构以差异化的间隔分离的逻辑区域和高电压（I/O）区域的半导体结构的横截面图。
参考图6，半导体结构600包括逻辑器件或区域602以及I/O器件或区域604。逻辑器件或区域602包括被布置在衬底608上方并且突出穿过沟槽隔离层612的最上表面610的第一多个半导体鳍606。I/O器件或区域604包括被布置在衬底608上方并且突出穿过沟槽隔离层612的最上表面610的第二多个半导体鳍614。栅极边缘隔离结构616被布置在逻辑器件或区域602和I/O器件或区域604之间。最接近于栅极边缘隔离结构616的第一多个半导体鳍606的半导体鳍618与栅极边缘隔离结构616间隔距离620。最接近于栅极边缘隔离结构616的第二多个半导体鳍614的半导体鳍622与栅极边缘隔离结构616间隔距离624。在实施例中，距离620小于距离624。在一个实施例中，距离620小于距离624以提供比最接近于栅极边缘隔离结构616的第一多个半导体鳍606的半导体鳍618与栅极边缘隔离结构616间隔得远的最接近于栅极边缘隔离结构616的第二多个半导体鳍614的半导体鳍622。
再次参考图6，逻辑器件或区域602包括与第一多个半导体鳍606共形并且与栅极边缘隔离结构616的第一侧628横向相邻并接触的栅极电介质626。I/O器件或区域604包括与第二多个半导体鳍614共形并且与栅极边缘隔离结构616的第二侧632横向相邻并接触的栅极电介质630。栅极电介质630比栅极电介质626厚并且在一些情况下可以包括比栅极电介质626更多的层。在实施例中，由于距离624相对大，因此在无夹断的情况下实现了相对较厚的栅极电介质630的容纳。因此，由于栅极材料可以沿着接近栅极边缘隔离结构616的鳍622的侧壁形成，所以无缺陷地实现随后的栅电极制造。在另一方面，由于距离620相对小，因此实现了积极的尺寸缩放。
再次参考图6，在实施例中，由于改进的密度，逻辑晶体管的栅极端帽被积极地缩放。逻辑器件通常具有薄栅极电介质，并且因此较窄的端帽减少了相邻的晶体管间隔。可以实现需要双氧化物或厚栅极电介质流的SoC处理，其中较厚的氧化物被沉积在高电压器件上。逻辑器件端帽可以不具有容纳高电压HV氧化物和逻辑氧化物两者的充足的空间，从而导致处理引起的功能性缺陷。因此，本文中描述的一个或多个实施例涉及使用自对准端帽的用于超高规模架构的双端帽处理，其中HV晶体管具有比逻辑晶体管的端帽更宽的端帽。在一个此类实施例中，较宽的端帽空间虑及涉及厚栅极电介质填充处理的HV晶体管制造，并且可以与自对准端帽结构集成以用于超规模的鳍fet晶体管处理。
在实施例中，如图6中描绘的那样，栅极边缘隔离结构616被布置在沟槽隔离层612的最上表面610下方的凹部中。在实施例中，栅极边缘隔离结构包括下介电部分和在下介电部分上的介电帽，其示例在下面结合图9C描述。在实施例中，栅极边缘隔离结构616包括在栅极边缘隔离结构之内居中的竖直缝，其示例在下面结合图9C描述。
本文中描述的一个或多个实施例涉及或可以被称作用于超规模的逻辑端帽的双端帽处理流程。为了提供上下文，在典型的SAGE流程中，沉积单个端帽间隔体以形成将鳍与SAGE壁分离的自对准端帽。本文中描述的实施例可以涉及在逻辑和HV栅极之间的差异牺牲间隔体厚度的形成。随后，自对准端帽壁被形成。差异间隔体宽度被选择为在高电压区中较厚，并且在逻辑区中使用标准厚度。差异间隔体宽度可以使得高电压氧化物能够被成功地沉积，而不牺牲在逻辑区中的密度。在实施例中，差异间隔体的厚度取决于预期的HV氧化物厚度。例如，在具体的实施例中，1.8V技术需要5-10nm的较宽的端帽，而3.3V原生氧化技术需要10-20nm较宽的端帽。
图6的SAGE架构涉及逻辑区域的鳍与I/O区域的鳍的横向分离，具有在区域中的每个和SAGE壁之间的差异间隔。在另一个方面中，SAGE壁可以具有变化的宽度，例如，在两个I/O区域之间的较薄的宽度以及在两个逻辑区域之间的较厚的宽度。如示例那样，图7A-7D图示了表示根据本发明的实施例的用于制造双自对准端帽的处理中的各种操作的顶端角度的横截面图。
参考图7A，第一多个鳍702和第二多个鳍704以在第一多个鳍702和第二多个鳍704之间的间隙706形成在衬底700上方。诸如氮化硅衬之类的保护性衬708与第一多个鳍702和第二多个鳍704共形地形成。然后，诸如二氧化硅间隔体材料之类的间隔体材料710被形成在保护性衬708上并且与第一多个鳍702和第二多个鳍704共形。在一个实施例中，间隔体材料710具有由最终形成的高电压栅极电介质的厚度确定的厚度。例如，可以由具有大约在5-10nm的范围内的厚度的氧化物间隔体容纳1.8V原生氧化物。
参考图7B，诸如光刻掩模和蚀刻处理之类的图案化处理被用于从第一逻辑区域712和第二逻辑区域714暴露和移除间隔体材料710的部分。图案化留下第一I/O区域716和第二I/O区域718中的间隔体材料710的部分710’。
参考图7C，诸如二氧化硅间隔体材料之类的第二间隔体材料层720与图7B的结构共形地形成。在实施例中，第二间隔体材料层720的厚度目标在于逻辑晶体管中所需的间隔。I/O区域716和718包括间隔体材料710’和720两者，而逻辑区域712和714仅包括第二间隔体材料720。
参考图7D，然后形成SAGE壁722。在实施例中，通过将介电材料填充在间隙706中形成SAGE壁722。在一个此类实施例中，毯式介电材料沉积和随后的平面化处理被用于形成SAGE壁722。随后，例如通过各向异性蚀刻处理使第二间隔体材料层720凹陷以形成沟槽隔离区域728。还可以例如通过选择性蚀刻将例如图7C中描绘的区域799之类的鳍702和704的牺牲区域移除，以提供在SAGE壁722的最上表面下方的鳍702和704的最上表面，如图7D中描绘的那样。
在实施例中，SAGE壁具有相对宽的部分724和相对窄的部分726。相对宽的部分724将I/O区域716和718分离，并且相对窄的部分726将逻辑区域712和714分离。在一个实施例中，相对宽的部分724与相对窄的部分726连续。在实施例中，蚀刻鳍702和704以使它们的连续性被打破例如沿着虚线740分离I/O和逻辑区域。具有相对宽的部分724和相对窄的部分726的SAGE壁可以被称作双自对准端帽，其中根据沉积的间隔体的厚度将端鳍和壁之间的距离不同地间隔在逻辑和HV区域中。因此，在实施例中，对于相同的鳍间距，SAGE壁在逻辑区域中更宽并且在I/O区域中更窄，其中I/O中更厚的间隔体的使用导致了更小的壁部分。
再次参考图7D，在实施例中，半导体结构包括第一I/O区域716，所述第一I/O区域716具有被布置在衬底700上方并且突出穿过沟槽隔离层728的最上表面的第一多个半导体鳍（鳍702的I/O部分）。第二I/O区域718具有被布置在衬底700上方并且突出穿过沟槽隔离层728的最上表面的第二多个半导体鳍（鳍704的I/O部分）。第一逻辑区域712具有被布置在衬底700上方并且突出穿过沟槽隔离层728的最上表面的第三多个半导体鳍（鳍702的逻辑部分）。第二逻辑区域714具有被布置在衬底700上方并且突出穿过沟槽隔离层728的最上表面的第四多个半导体鳍（鳍704的逻辑部分）。栅极边缘隔离结构722具有将第一I/O区域716与第二I/O区域718分离的第一部分726。栅极边缘隔离结构722还具有将第一逻辑区域712与第二逻辑区域714分离的第二部分724。在实施例中，第一部分726与第二部分724连续。第一部分726具有小于第一逻辑区域712与第二逻辑区域714之间的第二部分724的宽度的第一I/O区域716与第二I/O区域718之间的宽度。
在实施例中，如图7D中描绘的那样，栅极边缘隔离结构722被布置在沟槽隔离层728的最上表面下方的凹部中。在实施例中，如在图7D中被描绘并且如结合图9C更详细地被描述的那样，栅极边缘隔离结构722包括下介电部分742和在下介电部分742上的介电帽744。在实施例中，如在图7D中被描绘并且如结合图9C更详细地被描述的那样，栅极边缘隔离结构722包括在栅极边缘隔离结构722内居中的竖直缝746。
将理解，从上面的示例性处理方案得到的结构可以以相同或类似的形式用于随后的处理操作以完成诸如PMOS和NMOS器件制造之类的器件制造。作为完成的器件的示例，图8A图示了根据本发明的实施例的具有自对准栅极边缘隔离（SAGE）结构的非平面半导体器件的横截面图。图8B图示了根据本发明的实施例的沿着图8A的结构的a-a' 轴截取的平面图。
参考图8A，半导体结构800包括从衬底802形成并且在沟槽隔离层806之内的非平面有源区域（例如，每个都包括突出的鳍部分804和子鳍区域805的鳍结构）。在实施例中，鳍结构是形成诸如紧密间距栅结构之类的栅结构多个鳍线。在一个此类实施例中，紧密间距不是通过常规光刻直接可实现的。例如，可以首先形成基于常规光刻的图案，但是如本领域中已知的那样，通过间隔体掩模图案化的使用可以将间距二等分（halve）。更进一步，可以通过第二轮的间隔体掩模图案化将原始间距四等分（quarter）。因而，类栅鳍图案可以具有以恒定间距间隔且具有恒定宽度的线。可以通过间距二等分或间距四等分或其他的间距分割方法来制造该图案。描绘的单独鳍804中的每个可以表示对应的单独鳍或可以表示给定位置处的多个鳍。
在非平面有源区域的突出部分804之上以及在沟槽隔离层806的一部分之上布置栅极结构808。如所示，栅极结构808包括栅电极850和栅极介电层852。在一个实施例中，虽然未被示出，但是栅极结构808还可以包括介电帽层。
栅极结构808通过窄自对准栅极边缘（SAGE）隔离结构或者壁820、821A或821B被分离。SAGE壁820的每个具有宽度。在实施例中，SAGE壁821A具有比SAGE壁820中的每个的宽度大的宽度，并且SAGE壁821B具有比SAGE壁820中的每个的宽度小的宽度。如下面的示例性实施例中描述的那样，使宽度不同的SAGE壁可以与不同的器件类型关联。每个SAGE壁820、821A或821B可以包括局部互连854或在其上形成的介电塞子899中的一个或多个。在实施例中，如图8A中描绘的那样，SAGE壁820、821A或821B中的每个凹陷在沟槽隔离层806的最上表面897下方。
在示例性实施例中，半导体结构800包括被布置在衬底802上方并且突出穿过沟槽隔离层806的最上表面897的第一多个半导体鳍（区域870A的一个或多个鳍804）以及被布置在第一多个半导体鳍之上的第一栅极结构（区域870A的栅极结构808）。第二多个半导体鳍（区域870B的一个或多个鳍804）被布置在衬底802上方并且突出穿过沟槽隔离层806的最上表面897，并且第二栅极结构（区域870B的栅极结构808）被布置在第二多个半导体鳍之上。栅极边缘隔离结构（左边的SAGE壁820）被布置在第一栅极结构和第二栅极结构之间并且与第一栅极结构和第二栅极结构接触。最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍（从区域870A）与栅极边缘隔离结构比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍（从区域870B）间隔得远。
在实施例中，区域870A是I/O区域，并且区域870B是逻辑区域。如描绘的那样，在一个此类实施例中，第二逻辑区域870C与逻辑区域870B相邻并且通过局部互连854被电连接到逻辑区域870B。另一个区域870D可以是附加的逻辑区域或I/O区域可以被放置的位置。本文中描述的实施例可以涉及与SAGE壁的差别的间隔（例如，与区域870A中的SAGE壁821B和左边820的更宽的间隔）或者可以涉及不同宽度的SAGE壁（例如，较窄的821B对820对较宽的821A）或与SAGE壁和不同宽度的SAGE壁的两个差别的间隔。在实施例中，I/O区域具有比逻辑区域大的在SAGE壁之间的间隔。在实施例中，更宽的SAGE壁在相邻的逻辑区域之间而不是在相邻的I/O区域之间。
从该透视图还看到栅极接触814和上覆栅极接触通孔816，连同上覆金属互连860，所有这些都被布置在层间电介质堆叠或层870中。从图8A的透视图还看到，在一个实施例中，栅极接触814被布置在非平面有源区域之上。还在图8A中描绘了：在突出的鳍部分804和子鳍区域805的掺杂轮廓（doping profile）之间存在界面880，虽然其他的实施例在这些区域之间的掺杂轮廓中不包括这种界面。
参考图8B，栅极结构808被示出为被布置在突出的鳍部分804之上，由自对准栅极边缘隔离结构820隔离。在实施例中，栅极结构808形成了形成诸如紧密间距的栅结构之类的栅结构的多个平行栅极线中的一个线。在一个此类实施例中，紧密间距不是通过常规光刻直接可实现的。例如，可以首先形成基于常规光刻的图案，但是如本领域中已知的那样，通过间隔体掩模图案化的使用可以将间距二等分。更进一步，可以通过第二轮的间隔体掩模图案化将原始间距四等分。因而，类栅栅极图案可以具有以恒定间距间隔且具有恒定宽度的线。可以通过间距二等分或间距四等分或其他的间距分割方法来制造该图案。
再次参考图8B，该透视图中示出了突出的鳍部分804的源极和漏极区域804A和804B，虽然将理解，这些区域将与沟槽接触结构重叠。在一个实施例中，源极和漏极区域804A和804B是突出的鳍部分804的原始材料的掺杂部分。在另一个实施例中，移除突出的鳍部分804的材料并且例如通过外延沉积利用另一个半导体材料将突出的鳍部分804的材料替换。在任一种情况下，源极和漏极区域804A和804B可以在沟槽隔离层806的高度下方延伸，即，延伸到子鳍区域805中。
在实施例中，半导体结构800包括非平面器件，所述非平面器件诸如但不限于鳍FET或三栅极器件。在这种实施例中，相应的半导体沟道区域由三维体（three-dimensionalbody）组成或被形成在三维体中。在一个此类实施例中，栅极结构808至少围绕三维体的顶表面和一对侧壁。
衬底802可以由可以经受制造过程并且其中电荷可以迁移的半导体材料构成。在实施例中，衬底802是由利用电荷载体（charge carrier）掺杂的晶体硅、硅/锗或锗层组成的体衬底，所述电荷载体诸如但不限于磷、砷、硼或其组合，以形成有源区域804。在一个实施例中，体衬底802中的硅原子的浓度大于97%。在另一个实施例中，体衬底802由在不同的晶体衬底顶上生长的外延层组成，例如在掺杂硼的体硅单晶衬底顶上生长的硅外延层。体衬底802可以替代地由III-V族材料组成。在实施例中，体衬底802由III-V材料组成，所述III-V材料诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或它们的组合。在一个实施例中，体衬底802由III-V材料组成，并且电荷载体掺杂剂杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲之类的那些。
沟槽隔离层806可以由以下材料组成，所述材料适合于最终电隔离永久栅极结构的部分与下面的体衬底或者有助于永久栅极结构的部分与下面的体衬底的隔离，或隔离在下面的体衬底之内形成的有源区域，诸如隔离鳍有源区域。例如，在一个实施例中，沟槽隔离层806由介电材料组成，所述介电材料诸如但不限于二氧化硅、氧氮化硅（silicon oxy-nitride）、氮化硅或掺杂碳的氮化硅。
自对准栅极边缘隔离结构820、821A和821B可以由以下一个或多个材料组成，所述一个或多个材料适合于最终相互电隔离永久栅极结构的部分或者有助于永久栅极结构的部分相互隔离。示例性材料或材料组合包括诸如二氧化硅、氧氮化硅、氮化硅或掺杂碳的氮化硅之类的单个材料结构。其他示例性的材料或材料组合多层堆叠，所述多层堆叠具有下部二氧化硅、氧氮化硅、氮化硅或掺杂碳的氮化硅以及上部更高介电常数材料，诸如二氧化铪（hafnium oxide）。下面结合图9A-9C描述附加的示例。
栅极结构808可以由包括栅极介电层852和栅电极层850的栅电极堆叠组成。在实施例中，栅电极堆叠的栅电极由金属栅极组成，并且栅极介电层包括高K材料。
在示例性实施例中，区域870A的栅极结构808包括与第一多个半导体鳍共形并且与栅极边缘隔离结构的第一侧（左边820）横向相邻并接触的第一栅极电介质852。区域870B的第二栅极堆叠包括与第二多个半导体鳍共形并且与同栅极边缘隔离结构的第一侧相对的栅极边缘隔离结构的第二侧横向相邻并接触的第二栅极电介质852。在一个实施例中，如图8A中描绘的那样，第一栅极电介质比第二栅极电介质厚。在一个实施例中，第一栅极电介质具有比第二栅极电介质（例如，仅层852）多的介电层（例如，层852A和852B）。在实施例中，区域870A的栅极电介质是I/O栅极电介质，并且区域870B的栅极电介质是逻辑栅极电介质。
在实施例中，区域870B的栅极电介质由诸如但不限于以下的材料组成：二氧化铪、氧氮化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽铅钪、铌锌酸铅或其组合。而且，栅极介电层的一部分可以包括从衬底802的顶部几层形成的原生氧化物层。在实施例中，栅极介电层由由半导体材料的氧化物组成的下部和顶部高k部分组成。在一个实施例中，栅极介电层由二氧化铪的顶部和二氧化硅或氧氮化硅的底部组成。在实施例中，顶部高k部分由“U”形结构构成，所述“U”形结构包括与衬底的表面基本上平行的底部部分和与衬底的顶表面基本上垂直的两个侧壁部分。在实施例中，区域870A的栅极电介质除了高k材料层之外还包括非原生二氧化硅层。非原生二氧化硅层可以使用CVD过程形成并且可以形成在高k材料层的下方或上方。在示例性实施例中，非原生二氧化硅层（例如，层852A）被形成在高k材料层（例如，层852B）下方。
在一个实施例中，栅电极由诸如但不限于以下的金属层组成：金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体的实施例中，栅电极由在金属功函数设定层（metal workfunction-setting layer）的上方形成的非功函数设定填充材料组成。在一些实现中，栅电极可以由“U”形结构构成，所述“U”形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在另一个实现中，形成栅电极的金属层中的至少一个可以简单地是与衬底的顶表面基本上平行的平面层并且不包括与衬底的顶表面基本上垂直的侧壁部分。在本发明的进一步实现中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极可以由在一个或多个平面非U形层的顶上形成的一个或多个U形金属层构成。
与栅电极堆叠关联的间隔体可以由适合于最终电隔离永久栅极结构与诸如自对准接触之类的相邻导电接触或有助于永久栅极结构与诸如自对准接触之类的相邻导电接触的隔离的材料组成。例如，在一个实施例中，间隔体由诸如但不限于二氧化硅、氧氮化硅、氮化硅或掺杂碳的氮化硅的介电材料组成。
局部互连854、栅极接触814、上覆栅极接触通孔816以及上覆金属互连860可以由导电材料组成。在实施例中，接触或通孔中的一个或多个可以由金属种类（metal species）组成。所述金属种类可以是诸如钨、镍或钴之类的纯金属，或者可以是诸如金属-金属合金或金属-半导体合金（例如，诸如硅养基（silicide）材料）之类的合金。常见的示例是铜结构的使用，所述铜结构可以包括或可以不包括在铜和周围ILD材料之间的阻挡层（诸如Ta或TaN层）。如本文中使用的，术语金属包括多个金属的合金、堆叠和其他组合。例如，金属互连线可以包括阻挡层、不同金属或合金的堆叠等。
在实施例中（虽然未示出），提供结构800涉及基本上与现有的栅极图案完全对准同时消除了具有非常紧的配准预算的光刻步骤的使用的接触图案的形成。在一个此类实施例中，该方法使本质上高度选择性的湿法蚀刻（wet etching）（例如，相对于常规实现的干法或等离子体蚀刻）的使用能够生成接触开口。在实施例中，通过利用现有的栅极图案与接触塞子光刻操作组合来形成接触图案。在一个此类实施例中，该方法使能如在常规方法中使用的另外的关键光刻操作来生成接触图案的需要的消除。在实施例中，沟槽接触栅格不是单独图案化的，而是形成在多晶硅（poly）（栅极）线之间。例如，在一个此类实施例中，在栅极栅图案化之后但在栅极栅切割之前形成沟槽接触栅格。
此外，可以通过替换栅极处理制造栅极结构808。在这种方案中，可以利用永久栅电极材料将诸如多晶硅或氮化硅柱材料之类的虚设栅极材料移除和替换。在一个此类实施例中，永久栅极介电层也在该处理中被形成，如与从早期的处理坚持的那样相对。在实施例中，通过干法蚀刻或湿法蚀刻过程来移除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅组成并且利用包括SF6的使用的干法蚀刻过程移除虚设栅极。在另一个实施例中，虚设栅极由多晶硅或非晶硅组成并且利用包括水NH4OH或氢氧化四甲胺的使用的湿法蚀刻过程移除虚设栅极。在一个实施例中，虚设栅极由氮化硅组成并且利用包括水磷酸的湿法蚀刻移除虚设栅极。
在实施例中，本文中描述的一个或多个方法基本上预期虚设和替换栅极处理与虚设和替换接触处理相组合以达到结构800。在一个此类实施例中，在替换栅极处理之后执行替换接触处理，以允许永久栅极堆叠的至少一部分的高温退火。例如，在具体的这样的实施例中，例如在栅极介电层被形成之后，在比大约 600摄氏度大的温度处执行永久栅极结构的至少一部分的退火。在永久接触的形成之前执行该退火。
再次参考图8A，在实施例中，半导体器件具有接触在有源区域之上被形成的栅电极的部分的接触结构。通常，在栅极的有源部分之上和与沟槽接触通孔相同的层中形成栅极接触结构（诸如通孔）之前（例如，除此之外），本发明的一个或多个实施例包括首先使用栅极对准的沟槽接触处理。可以实现这种处理来形成沟槽接触结构用于半导体结构制造，例如用于集成电路制造。在实施例中，沟槽接触图案形成为与现有的栅极图案对准。相比之下，常规的方法通常涉及附加的光刻处理，其具有与选择性接触蚀刻相结合的光刻接触图案与现有栅极图案的紧密配准。例如，常规的处理可以包括具有接触特征的单独图案化的多晶硅（栅极）栅格的图案化。
将理解，如图8A和8B中例示的那样，可以制造不同宽度的SAGE壁。还将理解，栅极边缘隔离结构的制造可能导致在栅极边缘隔离结构之内的缝的形成。还将理解，可以使用介电层的堆叠来形成SAGE壁。还将理解，取决于相邻鳍的间隔，栅极边缘隔离结构可能在组成上不同。作为涵盖所有此类方面的示例，图9A-9C图示了根据本发明的实施例的在用于鳍FET或三栅极器件的另一个自对准栅极边缘处理制造方案中具有重要意义的处理操作的横截面图。
参考图9A，鳍的分组900具有间隔906。鳍的分组900通过较大的间隔904与鳍902相邻。相邻于多个半导体鳍900和902中的每个的上部分的壁形成牺牲间隔体916。
参考图9B，在牺牲间隔体916之间形成多个栅极边缘隔离结构926和950。在实施例中，如描绘的那样，在间隔906之间形成的多个栅极边缘隔离结构926中的每个包括下介电部分928和下介电部分928上的介电帽930。在实施例中，通过将诸如氮化硅层之类的第一介电材料沉积并且然后凹陷来形成多个栅极边缘隔离结构926，以提供下介电部分928。沉积处理可以是共形处理，在一个实施例中，所述共形处理提供下介电部分928之内的缝932。因此，在实施例中，多个栅极边缘隔离结构926中的每个包括在栅极边缘隔离结构926之内居中的竖直缝932。然后在下介电部分928上方的凹陷区域中形成诸如金属氧化物材料（例如，二氧化铪）之类的介电帽材料。介电帽材料可以被平面化来形成介电帽930或者可以向上生长来直接提供介电帽930。
再次参考图9B，在实施例中，栅极边缘隔离结构926在具有间隔906的半导体鳍之间并且栅极边缘隔离结构950在具有间隔904的半导体鳍之间。栅极边缘隔离结构926具有比栅极边缘隔离结构950的相应宽度窄的宽度。在一个实施例中，栅极边缘隔离结构926具有与栅极边缘隔离结构950的总组成不同的总组成。在一个此类实施例中，栅极边缘隔离结构950进一步包括第三介电层956，诸如在下介电部分952的侧壁内和底部部分上的二氧化硅层。介电帽954进一步在第三介电层956上。在实施例中，如图9B中描绘的那样，下介电部分952的侧壁具有与第三介电层956的最上表面大致共平面的最上表面，并且介电帽954具有基本上平面的最低表面。在另一个实施例中，下介电部分952的侧壁具有在第三介电层956的最上表面下方的最上表面，并且介电帽954在侧壁位置之上进一步向下延伸。在又一个实施例中，下介电部分952的侧壁具有在第三介电层956的最上表面上方的最上表面，并且介电帽954在第三介电层956之上进一步向下延伸。
在实施例中，层956的沉积处理是共形处理，在一个实施例中，所述共形处理提供了在第三介电层956之内的竖直缝958。然而，在另一个实施例中，不在较宽的结构中形成而在较窄的结构中形成缝958（例如，上述的缝932）。将理解，层928和952可以由诸如氮化硅之类的相同材料组成并且在与彼此相同的时间被形成。还将理解，层930和954可以由诸如二氧化铪之类的相同材料组成并且在与彼此相同的时间被形成。在结构950中但从结构926省略的第三介电层956可以通过跨整体结构的共形沉积被形成但是从结构926被排除，因为层928在不完全填充间隔904的第一沉积处理中基本上填充了间隔906。
参考图9C，移除了牺牲间隔体916。在实施例中，通过湿法蚀刻或干法蚀刻处理将牺牲间隔体916移除。在实施例中，鳍上方的图案化堆叠层也被移除以提供鳍906’和902’。
再次参考图9C，在实施例中，栅极边缘隔离结构926或950被布置在沟槽隔离层的最上表面的下方的相应凹部中。在实施例中，栅极边缘隔离结构926或950包括下介电部分和在下介电部分上的介电帽。在实施例中，栅极边缘隔离结构926或950包括在第二栅极边缘隔离结构之内居中的竖直缝。在实施例中，第一栅极边缘隔离结构926例如通过包括附加的填充介电材料而具有与第二栅极边缘隔离结构950的总组成不同的总组成。
在栅极边缘隔离结构926或950包括下介电部分和在下介电部分上的介电帽的实施例中，通过将诸如SiN层、SiCN层、SiOCN层、SiOC层或SiC层之类的第一介电材料首先沉积并且然后凹陷来形成栅极边缘隔离结构926或950，以提供下介电部分。在一个实施例中，第一介电材料是氮化硅层。然后在下介电部分上方的凹陷区域中形成诸如金属氧化物材料（例如，二氧化铪、氧化铪铝或氧化铝）之类的介电帽材料。在一个实施例中，金属氧化物材料是二氧化铪。在另一个实施例中，介电帽材料是低k介电材料。介电帽材料可以被平面化来形成介电帽或者可以向上生长来直接提供介电帽。
在实施例中，如遍及本说明书使用的，层间电介质（ILD）材料由介电材料或绝缘材料的层组成或包括介电材料或绝缘材料的层。合适的介电材料的示例包括但不限于硅的氧化物（例如二氧化硅（SiO2））、硅的掺杂的氧化物、硅的氟化氧化物（fluorinated oxide）、硅的掺杂碳的氧化物、本领域已知的各种低k的介电材料及其组合。可以通过常规技术形成层间介电材料，所述常规技术诸如例如化学气相沉积（vapor deposition ）（CVD）、物理气相沉积（PVD）或其他沉积方法。
在实施例中，如也遍及本说明书使用的，金属线或互连线材料（和通孔材料）由一个或多个金属或者其他导电结构组成。常见示例是对铜线和可以包括或可以不包括在铜和周围ILD材料之间的阻挡层的结构的使用。如本文中使用的，术语金属包括多个金属的合金、堆叠和其他组合。例如，金属互连线可以包括阻挡层（例如，包括Ta、TaN、Ti or TiN中的一个或多个的层）、不同金属或合金的堆叠等。因此，互连线可以是单个材料层或者可以从包括导电衬层和填充层的若干层形成。可以使用诸如电镀、化学气相沉积或物理气相沉积之类的任何合适的沉积处理来形成互连线。在实施例中，互连线由诸如但不限于以下的导电材料组成：Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线在本领域中有时也称为迹线、导线、线、金属或就是互连。
在实施例中，如也遍及本说明书使用的，硬掩模材料、封帽层或塞子由与层间介电材料不同的介电材料组成。在一个实施例中，可以在不同的区域中使用不同的硬掩模、封帽或塞子材料，从而为彼此以及下面的介电层和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、封帽或塞子层包括硅的氮化物（例如，氮化硅）的层或硅的氧化物的层或两者或其组合。其他合适的材料可以包括基于碳的材料。可以取决于特定的实现来使用本领域中已知的其他硬掩模、封帽或塞子层。可以通过CVD、PVD或通过其他沉积方法形成硬掩模、封帽或塞子层。
在实施例中，如也遍及本说明书使用的，使用193nm浸没式光刻（immersionlitho）（i193）、EUV和/或EBDW光刻或诸如此类来执行光刻操作。可以使用正调性（positivetone）或负调性（negative tone）抗蚀剂。在一个实施例中，光刻掩模是三层掩模，其由地形掩蔽部分（topographic masking portion）、抗反射涂层（ARC）层和光致抗蚀剂层（photoresist layer）组成。在特定的此类实施例中，地形掩蔽部分是碳硬掩模（CHM）层，并且抗反射涂层层是硅ARC层。
在实施例中，可以实现上述方法以支持以缩放尺寸的多栅极SoC处理节点。在对I/O晶体管上的高电压氧化物位置进行反向工程时，实现可以是可检测的。随着技术不断收缩端帽尺寸，高电压器件所需的端帽空间可能需要大于逻辑器件。本文中描述的方法可以使SoC技术能够继续缩放逻辑尺寸，而保持高电压集成。
本文中公开的实施例可以被用于制造多种多样不同类型的集成电路和/或微电子器件。此类集成电路的示例包括但不限于处理器、芯片集部件、图形处理器、数字信号处理器、微控制器以及诸如此类。在其他的实施例中，可以制造半导体存储器。而且，可以在本领域中已知的多种多样的电子器件中使用集成电路或其他微电子器件。例如，在计算机系统（例如，台式计算机、膝上型计算机、服务器）、蜂窝电话、个人电子设备等中。可以将集成电路与总线和系统中的其他部件耦合。例如，可以通过一个或多个总线将处理器耦合到存储器、芯片集等。使用本文中公开的方法可以潜在地制造处理器、存储器和芯片集中的每个。
图10图示了根据本发明的实施例的一个实现的计算设备1000。计算设备1000容纳板1002。板1002可以包括多个部件，所述多个部件包括但不限于处理器1004和至少一个通信芯片1006。处理器1004被物理地和电耦合到板1002。在一些实现中，至少一个通信芯片1006也被物理地和电耦合到板1002。在进一步的实现中，通信芯片1006是处理器1004的部分。
取决于其应用，计算设备1000可以包括可以或可以不被物理地和电耦合到板1002的其他部件。这些其他部件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪存、图形处理器、数字信号处理器、加密处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备（诸如硬盘驱动器、光盘（CD）、数字多用光盘（DVD）以及诸如此类）。
通信芯片1006使得无线通信能够用于去往和来自计算设备1000的数据的传递。术语“无线”及其衍生物可以被用于描述可以经由通过非固体介质的调制的电磁辐射的使用传送数据的电路、设备、系统、方法、技术、通信信道等。该术语不隐含关联的设备不包含任何有线，虽然在一些实施例中它们可能不包含。通信芯片1006可以实现许多无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物以及被指定为3G、4G、5G及之上的任何其他无线协议。计算设备1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于诸如Wi-Fi和蓝牙之类的较短距离无线通信，并且第二通信芯片1006可以专用于较长距离无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他。
计算设备1000的处理器1004包括被封装在处理器1004之内的集成电路管芯。处理器1004的集成电路管芯可以包括一个或多个结构，诸如根据本发明的实施例的实现而内置的自对准栅极边缘（SAGE）结构。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以被存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
通信芯片1006还包括被封装在通信芯片1006之内的集成电路管芯。通信芯片1006的集成电路管芯可以包括一个或多个结构，诸如根据本发明的实施例的实现而内置的自对准栅极边缘（SAGE）结构。
在进一步的实现中，容纳在计算设备1000之内的另一部件可以包含包括一个或多个结构的集成电路管芯，所述一个或多个结构诸如根据本发明的实施例的实现而内置的自对准栅极边缘（SAGE）结构。
在各种实现中，计算设备1000可以是膝上型计算机、上网本、笔记本计算机、超极本、智能电话、平板计算机、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码照相机、便携式音乐播放器或数字视频记录器。在进一步的实现中，计算设备1000可以是处理数据的任何其他电子设备。
图11图示了包括本发明的一个或多个实施例的中介体1100。中介体1100是被用于将第一衬底1102桥接到第二衬底1104的介入衬底。第一衬底1102可以例如是集成电路管芯。第二衬底1104可以例如是存储器模块、计算机主板或另一集成电路管芯。通常，中介体1100的目的是将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，中介体1100可以将集成电路管芯耦合到随后可以被耦合到第二衬底1104的球栅阵列（ball gridarray）（BGA）1106。在一些实施例中，第一和第二衬底1102/1104被附接到中介体1100的相对侧。在其他实施例中，第一和第二衬底1102/1104被附接到中介体1100的相同侧。并且在进一步的实施例中，通过中介体1100将三个或更多衬底互相连接。
中介体1100可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在进一步的实现中，中介体可以由交替的刚性或柔性材料形成，所述交替的刚性或柔性材料可以包括在半导体衬底中使用的上述相同材料，诸如硅、锗和其他III-V族和IV族材料。
中介体可以包括金属互连1108和通孔1110，其包括但不限于硅直通孔（through-silicon vias）（TSV）1112。中介体1100可以进一步包括包含无源和有源器件两者的嵌入式设备1114。此类器件包括但不限于电容器、解耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电（ESD）器件。诸如射频（RF）设备、功率放大器、电源管理设备、天线、阵列、传感器和MEMS设备之类的更复杂的设备也可以形成在中介体1100上。根据本发明的实施例，本文中公开的装置或处理可以用在中介体1100的制造中或用在包括在中介体1100中的部件的制造中。
因此，本发明的实施例包括用于自对准栅极边缘架构的双鳍端帽以及制造用于自对准栅极边缘架构的双鳍端帽的方法。
示例实施例1：一种半导体结构包括被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍。第一栅极结构被布置在第一多个半导体鳍之上，第一栅极结构限定第一多个半导体鳍中的每个中的沟道区域和在第一多个半导体鳍中的每个的沟道区域的相对端上限定源极和漏极区域。第二多个半导体鳍被布置在衬底的上方并且突出穿过沟槽隔离层的最上表面。第二栅极结构被布置在第二多个半导体鳍之上，第二栅极结构限定第二多个半导体鳍中的每个中的沟道区域和在第二多个半导体鳍中的每个的沟道区域的相对端上限定源极和漏极区域。栅极边缘隔离结构被布置在第一栅极结构和第二栅极结构之间并且与第一栅极结构和第二栅极结构接触。最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍与栅极边缘隔离结构比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍间隔得远。
示例实施例2：根据示例实施例1所述的半导体结构，其中第一栅极堆叠包括第一栅极电介质，所述第一栅极电介质与第一多个半导体鳍共形并且与栅极边缘隔离结构的第一侧横向相邻并接触，并且其中第二栅极堆叠包括第二栅极电介质，所述第二栅极电介质与第二多个半导体鳍共形并且与同栅极边缘隔离结构的第一侧相对的栅极边缘隔离结构的第二侧横向相邻并接触。
示例实施例3：根据示例实施例2所述的半导体结构，其中第一栅极电介质比第二栅极电介质厚。
示例实施例4：根据示例实施例2或3所述的半导体结构，其中第一栅极电介质具有比第二栅极电介质更多的介电层。
示例实施例5：根据示例实施例1、2、3或4所述的半导体结构，还包括被布置在第一栅极结构之上的第一局部互连，其中第一多个半导体鳍是第一半导体器件的。第二局部互连被布置在第二栅极结构之上，其中第二多个半导体鳍是与第一半导体器件不同的第二半导体器件的。
示例实施例6：根据示例实施例5所述的半导体结构，其中第一局部互连通过介电塞子与第二局部互连隔离。
示例实施例7：根据示例实施例1、2、3、4、5或6所述的半导体结构，其中栅极边缘隔离结构被布置在沟槽隔离层的最上表面下方的凹部中并且在第一和第二栅极结构的最上表面的上方延伸。
示例实施例8：根据示例实施例1、2、3、4、5、6或7所述的半导体结构，其中栅极边缘隔离结构包括下介电部分和在下介电部分上的介电帽。
示例实施例9：根据示例实施例1、2、3、4、5、6、7或8所述的半导体结构，其中栅极边缘隔离结构包括在栅极边缘隔离结构之内居中的竖直缝。
示例实施例10：一种半导体结构包括具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍的I/O器件。具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍的逻辑器件。栅极边缘隔离结构被布置在I/O器件和逻辑器件之间。最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍与栅极边缘隔离结构比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍间隔得远。
示例实施例11：根据示例实施例10所述的半导体结构，其中栅极边缘隔离结构被布置在沟槽隔离层的最上表面下方的凹部中。
示例实施例12：根据示例实施例10或11所述的半导体结构，其中栅极边缘隔离结构包括下介电部分和在下介电部分上的介电帽。
示例实施例13：根据示例实施例10、11或12所述的半导体结构，其中栅极边缘隔离结构包括在栅极边缘隔离结构之内居中的竖直缝。
示例实施例14：一种半导体结构包括具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍的I/O区域。所述半导体结构还包括具有第一逻辑器件和第二逻辑器件的逻辑区域。第一逻辑器件具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍，并且第二逻辑器件具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第三多个半导体鳍。第一栅极边缘隔离结构被布置在I/O区域和逻辑区域的第一逻辑器件之间。最接近于第一栅极边缘隔离结构的第一侧的I/O区域的第一多个半导体鳍的半导体鳍与第一栅极边缘隔离结构比最接近于第一栅极边缘隔离结构的第二侧的第一逻辑器件的第二多个半导体鳍的半导体鳍间隔得远。第二栅极边缘隔离结构被布置在逻辑区域的第一逻辑器件和逻辑区域的第二逻辑器件之间。第二栅极边缘隔离结构比第一栅极边缘隔离结构宽。
示例实施例15：根据示例实施例14所述的半导体结构，其中第一栅极边缘隔离结构和第二栅极边缘隔离结构被布置在沟槽隔离层的最上表面下方的相应凹部中。
示例实施例16：根据示例实施例14或15所述的半导体结构，其中第一栅极边缘隔离结构和第二栅极边缘隔离结构中的每个都包括下介电部分和在下介电部分上的介电帽。
示例实施例17：根据示例实施例14、15或16所述的半导体结构，其中第二栅极边缘隔离结构包括在第二栅极边缘隔离结构之内居中的竖直缝。
示例实施例18：根据示例实施例14、15、16或17所述的半导体结构，其中第一栅极边缘隔离结构具有与第二栅极边缘隔离结构的总组成不同的总组成。
示例实施例19：根据示例实施例14、15、16、17或18所述的半导体结构，还包括被布置在第二栅极边缘隔离结构上并且将逻辑区域的第一逻辑器件和第二逻辑器件电耦合的局部互连。
示例实施例20：根据示例实施例19所述的半导体结构，其中局部互连通过介电塞子与I/O区域隔离。
示例实施例21：一种半导体结构包括具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍的第一I/O区域。第二I/O区域具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍。第一逻辑区域具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第三多个半导体鳍。具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第四多个半导体鳍的第二逻辑区域。栅极边缘隔离结构具有将第一I/O区域与第二I/O区域分离的第一部分和将第一逻辑区域与第二逻辑区域分离的第二部分。第一部分与第二部分连续。第一部分具有比第一逻辑区域与第二逻辑区域之间的第二部分的宽度小的在第一I/O区域与第二I/O区域之间的宽度。
示例实施例22：根据示例实施例21所述的半导体结构，其中栅极边缘隔离结构被布置在沟槽隔离层的最上表面下方的凹部中。
示例实施例23：根据示例实施例21或22所述的半导体结构，其中栅极边缘隔离结构包括下介电部分和在下介电部分上的介电帽。
示例实施例24：根据示例实施例21、22或23所述的半导体结构，其中栅极边缘隔离结构包括在栅极边缘隔离结构之内居中的竖直缝。

Claims (22)

1.一种半导体结构，包括：
第一多个半导体鳍，其被布置在衬底上方并且突出穿过沟槽隔离层的最上表面；
第一栅极结构，其被布置在第一多个半导体鳍之上，所述第一栅极结构限定第一多个半导体鳍中的每个中的沟道区域和在第一多个半导体鳍中的每个的沟道区域的相对端上的源极和漏极区域；
第二多个半导体鳍，其被布置在衬底上方并且突出穿过沟槽隔离层的最上表面；
第二栅极结构，其被布置在第二多个半导体鳍之上，所述第二栅极结构限定第二多个半导体鳍中的每个中的沟道区域和在第二多个半导体鳍中的每个的沟道区域的相对端上的源极和漏极区域；以及
栅极边缘隔离结构，其被布置在第一栅极结构和第二栅极结构之间并且与第一栅极结构和第二栅极结构接触，其中最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍距离所述栅极边缘隔离结构更远，
其中所述栅极边缘隔离结构包括在栅极边缘隔离结构之内居中的竖直缝。
2.根据权利要求1所述的半导体结构，其中第一栅极结构包括第一栅极电介质，所述第一栅极电介质与第一多个半导体鳍共形并且与栅极边缘隔离结构的第一侧横向相邻并接触，并且其中第二栅极结构包括第二栅极电介质，所述第二栅极电介质与第二多个半导体鳍共形并且与同栅极边缘隔离结构的第一侧相对的栅极边缘隔离结构的第二侧横向相邻并接触。
3.根据权利要求2所述的半导体结构，其中第一栅极电介质比第二栅极电介质厚。
4.根据权利要求2或3所述的半导体结构，其中第一栅极电介质具有比第二栅极电介质更多的介电层。
5.根据权利要求1、2或3所述的半导体结构，还包括：
第一局部互连，其被布置在第一栅极结构之上，其中第一多个半导体鳍是第一半导体器件的；以及
第二局部互连，其被布置在第二栅极结构之上，其中第二多个半导体鳍是与第一半导体器件不同的第二半导体器件的。
6.根据权利要求5所述的半导体结构，其中第一局部互连通过介电塞子与第二局部互连隔离。
7.根据权利要求1、2或3所述的半导体结构，其中栅极边缘隔离结构被布置在沟槽隔离层的最上表面下方的凹部中并且在第一和第二栅极结构的最上表面的上方延伸。
8.根据权利要求1、2或3所述的半导体结构，其中栅极边缘隔离结构包括下介电部分和在下介电部分上的介电帽。
9.一种半导体结构，包括：
I/O器件，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍；
逻辑器件，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍；以及
栅极边缘隔离结构，其被布置在I/O器件和逻辑器件之间，其中最接近于栅极边缘隔离结构的第一多个半导体鳍的半导体鳍比最接近于栅极边缘隔离结构的第二多个半导体鳍的半导体鳍距离所述栅极边缘隔离结构更远，
其中所述栅极边缘隔离结构包括在栅极边缘隔离结构之内居中的竖直缝。
10.根据权利要求9所述的半导体结构，其中栅极边缘隔离结构被布置在沟槽隔离层的最上表面下方的凹部中。
11.根据权利要求9或10所述的半导体结构，其中栅极边缘隔离结构包括下介电部分和在下介电部分上的介电帽。
12.一种半导体结构，包括：
I/O区域，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍；
逻辑区域，其具有第一逻辑器件和第二逻辑器件，第一逻辑器件具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍，并且第二逻辑器件具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第三多个半导体鳍；
第一栅极边缘隔离结构，其被布置在I/O区域和逻辑区域的第一逻辑器件之间，其中最接近于第一栅极边缘隔离结构的第一侧的I/O区域的第一多个半导体鳍的半导体鳍比最接近于第一栅极边缘隔离结构的第二侧的第一逻辑器件的第二多个半导体鳍的半导体鳍距离所述第一栅极边缘隔离结构更远；以及
第二栅极边缘隔离结构，其被布置在逻辑区域的第一逻辑器件和逻辑区域的第二逻辑器件之间，其中第二栅极边缘隔离结构比第一栅极边缘隔离结构宽。
13.根据权利要求12所述的半导体结构，其中第一栅极边缘隔离结构和第二栅极边缘隔离结构被布置在沟槽隔离层的最上表面下方的相应凹部中。
14.根据权利要求12或13所述的半导体结构，其中第一栅极边缘隔离结构和第二栅极边缘隔离结构中的每个都包括下介电部分和在下介电部分上的介电帽。
15.根据权利要求12或13所述的半导体结构，其中第二栅极边缘隔离结构包括在第二栅极边缘隔离结构之内居中的竖直缝。
16.根据权利要求12或13所述的半导体结构，其中第一栅极边缘隔离结构具有与第二栅极边缘隔离结构的总组成不同的总组成。
17.根据权利要求12或13所述的半导体结构，还包括：
局部互连，其被布置在第二栅极边缘隔离结构上并且将逻辑区域的第一逻辑器件和第二逻辑器件电耦合。
18.根据权利要求17所述的半导体结构，其中局部互连通过介电塞子与I/O区域隔离。
19.一种半导体结构，包括：
第一I/O区域，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第一多个半导体鳍；
第二I/O区域，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第二多个半导体鳍；
第一逻辑区域，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第三多个半导体鳍；
第二逻辑区域，其具有被布置在衬底上方并且突出穿过沟槽隔离层的最上表面的第四多个半导体鳍；以及
栅极边缘隔离结构，其具有将第一I/O区域与第二I/O区域分离的第一部分和将第一逻辑区域与第二逻辑区域分离的第二部分，其中第一部分与第二部分连续，并且其中第一部分具有比第一逻辑区域与第二逻辑区域之间的第二部分的宽度小的在第一I/O区域与第二I/O区域之间的宽度。
20.根据权利要求19所述的半导体结构，其中栅极边缘隔离结构被布置在沟槽隔离层的最上表面下方的凹部中。
21.根据权利要求19或20所述的半导体结构，其中栅极边缘隔离结构包括下介电部分和在下介电部分上的介电帽。
22.根据权利要求19或20所述的半导体结构，其中栅极边缘隔离结构包括在栅极边缘隔离结构之内居中的竖直缝。
CN201680088876.3A 2016-09-30 2016-09-30 用于自对准栅极边缘（sage）架构的双鳍端帽 Active CN109643732B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2016/054896 WO2018063365A1 (en) 2016-09-30 2016-09-30 Dual fin endcap for self-aligned gate edge (sage) architectures

Publications (2)

Publication Number Publication Date
CN109643732A CN109643732A (zh) 2019-04-16
CN109643732B true CN109643732B (zh) 2022-08-16

Family

ID=61760868

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680088876.3A Active CN109643732B (zh) 2016-09-30 2016-09-30 用于自对准栅极边缘（sage）架构的双鳍端帽

Country Status (5)

Country Link
US (1) US10950606B2 (zh)
CN (1) CN109643732B (zh)
DE (1) DE112016007104T5 (zh)
TW (1) TWI733884B (zh)
WO (1) WO2018063365A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10361158B2 (en) * 2017-08-29 2019-07-23 Micron Technology, Inc. Integrated assemblies having structures along a first pitch coupled with structures along a second pitch different from the first pitch
US10943830B2 (en) * 2017-08-30 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned structure for semiconductor devices
US11217582B2 (en) 2018-03-30 2022-01-04 Intel Corporation Unidirectional self-aligned gate endcap (SAGE) architectures with gate-orthogonal walls
US11233152B2 (en) 2018-06-25 2022-01-25 Intel Corporation Self-aligned gate endcap (SAGE) architectures with gate-all-around devices
US11120997B2 (en) * 2018-08-31 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface treatment for etch tuning
US10825913B2 (en) 2018-09-27 2020-11-03 Globalfoundries Inc. Methods, apparatus, and manufacturing system for FinFET devices with reduced parasitic capacitance
US11444171B2 (en) * 2019-03-06 2022-09-13 Intel Corporation Self-aligned gate endcap (SAGE) architecture having gate or contact plugs
US11705453B2 (en) * 2019-03-06 2023-07-18 Intel Corporation Self-aligned gate endcap (SAGE) architecture having local interconnects
US20200411665A1 (en) * 2019-06-27 2020-12-31 Intel Corporation Self-aligned gate endcap (sage) architecture having vertical transistor with sage gate structure
US10832916B1 (en) 2019-07-15 2020-11-10 International Business Machines Corporation Self-aligned gate isolation with asymmetric cut placement
EP3770955B1 (en) 2019-07-24 2023-07-05 Imec VZW Method for forming a semiconductor device
US11869889B2 (en) * 2019-09-23 2024-01-09 Intel Corporation Self-aligned gate endcap (SAGE) architectures without fin end gap
US11031292B2 (en) 2019-09-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11563000B2 (en) * 2020-03-25 2023-01-24 Intel Corporation Gate endcap architectures having relatively short vertical stack
US11348917B2 (en) * 2020-04-30 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with isolation structure
US11637109B2 (en) * 2020-06-29 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain feature separation structure
US11329163B2 (en) * 2020-07-27 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US20230086960A1 (en) * 2021-09-20 2023-03-23 International Business Machines Corporation Vertical fet replacement gate formation with variable fin pitch

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448910A (zh) * 2014-09-18 2016-03-30 三星电子株式会社 半导体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7223650B2 (en) * 2005-10-12 2007-05-29 Intel Corporation Self-aligned gate isolation
CN102768957B (zh) * 2011-05-06 2016-09-14 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
JP5816560B2 (ja) * 2012-01-10 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN103531474B (zh) * 2012-07-02 2016-04-20 中国科学院微电子研究所 半导体器件制造方法
US9219007B2 (en) * 2013-06-10 2015-12-22 International Business Machines Corporation Double self aligned via patterning
JP6325669B2 (ja) * 2013-12-19 2018-05-16 インテル・コーポレーション 半導体構造、集積回路構造、及びそれらの製造方法
US9406682B2 (en) * 2014-09-12 2016-08-02 International Business Machines Corporation Method and structure for preventing epi merging in embedded dynamic random access memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448910A (zh) * 2014-09-18 2016-03-30 三星电子株式会社 半导体装置

Also Published As

Publication number Publication date
US10950606B2 (en) 2021-03-16
TWI733884B (zh) 2021-07-21
TW201826527A (zh) 2018-07-16
WO2018063365A1 (en) 2018-04-05
CN109643732A (zh) 2019-04-16
DE112016007104T5 (de) 2019-04-18
US20190287972A1 (en) 2019-09-19

Similar Documents

Publication Publication Date Title
CN109643732B (zh) 用于自对准栅极边缘（sage）架构的双鳍端帽
US11276691B2 (en) Gate-all-around integrated circuit structures having self-aligned source or drain undercut for varied widths
US11855223B2 (en) Self-aligned gate endcap (SAGE) architectures with gate-all-around devices
CN106415800B (zh) 自对准栅极边缘和局部互连件及其制造方法
US11329138B2 (en) Self-aligned gate endcap (SAGE) architecture having endcap plugs
US11715775B2 (en) Self-aligned gate endcap (SAGE) architectures with gate-all-around devices having epitaxial source or drain structures
US10892261B2 (en) Metal resistor and self-aligned gate edge (SAGE) architecture having a metal resistor
US11605632B2 (en) Unidirectional self-aligned gate endcap (SAGE) architectures with gate-orthogonal walls
US11688792B2 (en) Dual self-aligned gate endcap (SAGE) architectures
US20240088143A1 (en) Self-aligned gate endcap (sage) architectures without fin end gap
US20220173105A1 (en) Metal fuse and self-aligned gate edge (sage) architecture having a metal fuse
US11563000B2 (en) Gate endcap architectures having relatively short vertical stack
US20200388689A1 (en) Fin shaping using templates and integrated circuit structures resulting therefrom
US20200219990A1 (en) Self-aligned gate endcap (sage) architectures with gate-all-around devices above insulator substrates
US20220093590A1 (en) Selective growth self-aligned gate endcap (sage) architectures without fin end gap
US20220310818A1 (en) Self-aligned gate endcap (sage) architectures with reduced cap
CN113629053A (zh) 具有垂直侧壁的自对准栅极端盖(sage)架构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant