CN113629053A - 具有垂直侧壁的自对准栅极端盖(sage)架构 - Google Patents

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Abstract

描述了具有垂直侧壁的自对准栅极端盖(SAGE)架构以及制造具有垂直侧壁的自对准栅极端盖(SAGE)架构的方法。在示例中，一种集成电路结构包括半导体鳍，该半导体鳍具有沿所述半导体鳍的长度的侧壁，每个侧壁从所述半导体鳍的顶部朝向所述半导体鳍的底部向外成锥形。栅极端盖隔离结构与所述半导体鳍间隔开并且具有平行于所述半导体鳍的所述长度的长度。所述栅极端盖隔离结构具有基本垂直的侧壁，所述基本垂直的侧壁横向面向所述半导体鳍的所述向外成锥形的侧壁中的一个侧壁。

Description

具有垂直侧壁的自对准栅极端盖(SAGE)架构
技术领域
本公开的实施例涉及半导体器件和处理的领域，尤其涉及具有垂直侧壁的自对准栅极端盖(SAGE)架构以及制造具有垂直侧壁的自对准栅极端盖(SAGE)架构的方法的领域。
背景技术
过去几十年来，集成电路中特征的缩放已经成为不断成长的半导体行业背后的驱动力。缩放到越来越小的特征使得半导体芯片的有限占用面积上能够实现功能单元增大的密度。例如，缩小晶体管尺寸允许在芯片上结合更大数量的存储器或逻辑器件，为产品制造带来更大的容量。然而，对越来越大容量的驱动并非是毫无问题的。优化每个器件的性能的必要性变得越来越重要。
在集成电路器件的制造中，随着期间尺寸继续缩小，多栅极晶体管(例如三栅极晶体管)已经变得更加普及。在常规工艺中，三栅极晶体管通常是在体硅衬底或绝缘体上硅衬底上制造的。在一些情况下，体硅衬底是优选的，因为它们的成本更低并且因为它们能够进行较不复杂的三栅极制造工艺。
然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构建块的尺度减小并且随着给定区域中制造的基本构建块的绝对数量增大，对用于图案化这些构建块的光刻工艺的约束已经越来越大。具体而言，在半导体叠堆体中图案化的特征的最小尺度(关键尺寸)与此类特征之间间距之间可能存在着折衷关系
附图说明
图1示出了根据本公开的实施例，针对具有相对较宽间距的常规架构的相邻集成电路结构(左侧(a))相对于针对具有相对较紧凑间距的自对准栅极端盖(SAGE)架构的相邻集成电路结构(右侧(b))的平面图。
图2示出了包括适应端到端间距的鳍基半导体器件的常规布局的平面图。
图3示出了根据本公开的实施例，针对常规架构(左侧(a))相对于针对自对准栅极端盖(SAGE)架构(右侧(b))通过鳍截取的截面图。
图4A-4D示出了常规FinFET或三栅极工艺制造方案中的重要工艺操作的截面图。
图5A-5D示出了根据本公开的实施例，在针对FinFET或三栅极器件的自对准栅极端盖工艺制造方案中的重要工艺操作的截面图。
图5E示出了根据本公开的实施例制造的(a)没有SAGE隔离结构，以及(b)仅在鳍切割工艺之后制造有SAGE隔离结构的集成电路结构的截面图和对应平面图。
图6A-6F示出了表示用于制造具有倾斜侧壁的自对准栅极端盖(SAGE)结构的过程中的各种操作的截面图。
图7A-7F示出了表示根据本公开的实施例用于制造具有垂直侧壁的自对准栅极端盖(SAGE)结构的过程中的各种操作的截面图。
图8A示出了根据本公开的实施例具有多自对准栅极端盖隔离结构架构的非平面半导体器件的截面图。
图8B示出了根据本公开的实施例，沿图8A的半导体器件的a-a’轴截取的平面图。
图9示出了根据本公开的实施例的一种实施方式的计算装置。
图10示出了包括本公开的一个或多个实施例的内插器。
具体实施方式
描述了具有垂直侧壁的自对准栅极端盖(SAGE)架构以及制造具有垂直侧壁的自对准栅极端盖(SAGE)架构的方法。在下面的描述中，为了提供对本公开的实施例的深入了解，阐述了许多具体细节，例如具体集成以及材料体系。对本领域的技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开的实施例。在其他实例中，没有详细地描述诸如集成电路设计布局的公知特征，以避免不必要地混淆本公开的实施例。此外，应当认识到，在图中示出的各种实施例是示例性的实例并且未必按比例绘制。
以下描述中还仅为了参考的目的使用了某些术语，因此这些术语并非意图进行限制。例如，诸如“上部”、“下部”、“上面”或“下面”等术语是指附图中提供参考的方向。诸如“前”、“后”、“背”和“侧”等术语描述在一致但任意的参照系内的部件的某些部分的取向和/或位置，通过参考描述所讨论部件的文字和相关的附图可以清楚地了解这些取向和/或位置。此类术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
本文描述的实施例可以涉及前段制程(FEOL)半导体处理和结构。FEOL是集成电路(IC)制造的第一部分，其中在半导体衬底或层中图案化各个器件(例如，晶体管、电容器、电阻器等)。FEOL通常涵盖了直到(但不包括)金属互连层沉积的每项内容。在最后的FEOL操作之后，结果通常是具有隔离晶体管(例如，没有任何线路)的晶圆。
本文描述的实施例可以涉及后段制程(BEOL)半导体处理和结构。BEOL是IC制造的第二部分，其中利用晶圆上的线路(例如一个或多个金属化层)将各个器件(例如，晶体管、电容器、电阻器等)互连。BEOL包括接触部、绝缘层(电介质)、金属层级和用于芯片到封装连接的键合部位。在制造阶段的BEOL部分中，形成接触部(焊盘)、互连线、通孔和电介质结构。对于现代IC工艺而言，可以在BEOL中添加超过10个金属层。
下文描述的实施例可以适用于FEOL处理和结构、BEOL处理和结构或者FEOL和BEOL处理和结构两者。具体而言，尽管可以利用FEOL处理情形例示示范性处理方案，但这样的方式也可以适用于BEOL处理。同样地，尽管可以利用BEOL处理情形例示示范性处理方案，但这样的方式也可以适用于FEOL处理。
本公开的一个或多个实施例涉及半导体结构或器件，其具有一个或多个栅极端盖结构。此外，还描述了以自对准方式制造栅极端盖隔离结构的方法。在一个或多个实施例中，使用热生长氧化物间隔体的侧壁斜坡工程来提供可调谐的自对准壁轮廓。本文描述的实施例可以解决与超级缩放工艺技术中的缩放扩散端到端间距相关联的问题。
为了提供语境，可能存在与给定自对准壁(SAW)轮廓相关联的问题。例如，SAW可以用作金属层的插塞。在由于进入的线/鳍轮廓顶部比底部更窄而使得SAW在顶部更宽的情况下，所得的“顶部沉重”SAW可能为蚀刻工艺生成阴影，并导致不希望的金属残余。这样的残余金属可能在SAW上方或沿着SAW线生成短路路径，并破坏插塞的目的。更具体地讲，顶部沉重的SAW可能会对通过蚀刻阴影来去除SAW悬挂下方的材料带来挑战。
现有的SAW制造可能涉及使用非共形化学气相沉积(CVD)或类似CVD的沉积，提供顶部比在底部更厚的结构，因为非共形沉积可能取决于进入结构的间距和轮廓。本文描述的实施例涉及非共形沉积方法的实施方式，其在共形沉积工艺取决于进入轮廓的程度上不取决于进入的轮廓。可以实施本文描述的实施例以为窄的和宽的间距结构都获得相同的沟槽轮廓。与共形方法相比，由于本文描述的方法可能对进入的间距更不敏感，所以与共形方法相比，晶圆之间以及晶圆之内的均匀性都可以得到改进。
为了提供更宽的语境，现有技术方案依赖于栅极端到端的光刻缩放(多次切割)以限定最小技术栅极扩散交叠。最小技术栅极扩散交叠是扩散端到端空间中的关键分量。关联栅极线(多次切割)工艺典型地受到光刻、配准和蚀刻偏置考虑的限制，并最终设置最小扩散端到端距离。诸如有源栅极上接触(COAG)架构的其他方式已经致力于改善这种扩散间距能力。不过，这种技术领域中的改善今后仍然需求很高。
为了提供依据以突出本公开的实施例的优点，首先要认识到，自对准栅极端盖(SAGE)架构相对于非SAGE方案的优点可以包括实现了更高的布局密度，尤其是扩散到扩散间距的缩放。作为示例，图1示出了根据本公开的实施例，针对具有相对较宽间距的常规架构的相邻集成电路结构(左侧(a))相对于针对具有相对较紧凑间距的SAGE架构的相邻集成电路结构(右侧(b))的平面图。
参考图1的左侧(a)，布局100包括分别基于半导体鳍106和108的第一102和第二104集成电路结构。每个器件102和104分别具有栅电极110或112。此外，每个器件102和104都分别在鳍106和108的源极和漏极区处分别具有沟槽接触部(TCN)114或116。还示出了栅极通孔118和120以及沟槽接触通孔119和121。
再次参考图1的左侧(a)，栅电极110和112具有相对较宽的端盖区域122，其位置分别偏离对应的鳍106和108。TCN 114和116均具有相对较大的端到端间距124，它们也分别偏离对应的鳍106和108。
相反地，参考图1的右侧(b)，布局150包括分别基于半导体鳍156和158的第一152和第二154集成电路结构。每个器件152和154分别具有栅电极160或162。此外，每个器件152和154都分别在鳍156和158的源极和漏极区处分别具有沟槽接触部(TCN)164或166。还示出了栅极通孔168和170以及沟槽接触通孔169和171。
再次参考图1的右侧(b)，栅电极160和162具有相对较紧密的端盖区域，其位置分别偏离对应的鳍156和158。TCN 164和166均具有相对较紧密的端到端间距174，其也分别偏离对应的鳍156和158。
为了提供进一步的语境，缩放栅极端盖和沟槽接触部(TCN)端盖区域是改善晶体管布局面积和密度的重要贡献因素。栅极和TCN端盖区域是指半导体器件的扩散区/鳍的栅极和TCN交叠。例如，图2示出了包括适应端到端间距的鳍基半导体器件的常规布局的平面图。
参考图2，第一202和第二204半导体器件分别基于半导体鳍206和208。每个器件202和204分别具有栅电极210或212。此外，每个器件202和204都分别在鳍206和208的源极和漏极区处分别具有沟槽接触部(TCN)214或216。栅电极210和212以及TCN 214和216均具有端盖区域，其分别偏离对应的鳍206和208。
再次参考图2，典型地，栅极和TCN端盖尺寸必须包括对掩模配准误差的考虑，以确保针对最坏情况掩模失配的鲁棒晶体管操作，留下端到端间距218。因此，对于改善晶体管布局密度关键的另一重要设计规则是彼此面对的两个相邻端盖之间的间距。不过，参数“2*端盖+端到端间距”变得越来越难以使用光刻图案化来缩放以符合新技术的缩放要求。具体而言，要求额外端盖长度以考虑掩模配准误差，由于TCN和栅电极之间的交叠长度更长，还增大了栅极电容，由此增大了产品动态能量消耗并劣化了性能。此前的方案一直关注于改善配准预算和图案化或分辨率改进，以使得能够缩小端盖尺寸和端盖到端盖间距两者。
根据本公开的实施例，描述了提供半导体鳍的自对准栅极端盖和TCN交叠的方案而无需考虑掩模配准。在一个这样的实施例中，在半导体鳍侧壁上制造一次性间隔体，其决定了栅极端盖和接触交叠尺寸。间隔体限定的端盖工艺使得栅极和TCN端盖区域能够自对准到半导体鳍，因此，不需要额外的端盖长度来补偿掩模失配。此外，本文描述的方案不必在先前要求的各阶段要求光刻图案化，因为栅极和TCN端盖/交叠尺寸保持固定，导致电气参数中器件间变化的改进(即减小)。
根据本公开的一个或多个实施例，通过构造SAGE壁，经由减小栅极端盖与扩散的交叠，从而实现了缩放。作为示例，图3示出了根据本公开的实施例，针对常规架构(左侧(a))相对于自对准栅极端盖(SAGE)架构(右侧(b))通过鳍截取的截面图。
参考图3的左侧(a)，集成电路结构300包括衬底302，该衬底具有从其突出的鳍304。鳍304的有源部分的高度(HSi)306由横向围绕鳍304的下部的隔离结构308设定。可以在集成电路结构300上方形成栅极结构以制造器件。然而，通过增大鳍304之间的间距来适应这样的栅极结构中的断裂。
相反地，参考图3的右侧(b)，集成电路结构350包括衬底352，该衬底具有从其突出的鳍354。鳍354的有源部分的高度(HSi)356由横向围绕鳍354的下部的隔离结构358设定。在隔离结构358之内并且在相邻鳍354之间包括隔离SAGE壁360(其可以包括其上的硬掩模，如图所示)。隔离SAGE壁360和最近的鳍354之间的距离限定栅极端盖间距362。可以在集成电路结构350上方，隔离SAGE壁之间形成栅极结构以制造器件。通过隔离SAGE壁改善此类栅极结构中的断裂。由于隔离SAGE壁360是自对准的，所以可以使来自常规方式的约束最小化，以实现更积极地扩散到扩散间距。此外，由于栅极结构在所有位置都包括断裂，所以各个栅极结构部分可以是由隔离SAGE壁360上方形成的局部互连连接的层。
为了提供并排比较，图4A-4D示出了常规FinFET或三栅极工艺制造方案中重要工艺操作的截面图，而图5A-5D示出了根据本公开的实施例，在针对FinFET或三栅极器件的自对准栅极端盖工艺制造方案中的重要工艺操作的截面图。
参考图4A和5A，提供体半导体衬底400或500，例如，体单晶硅衬底，其中分别蚀刻有鳍402或502。在实施例中，直接在体衬底400或500中形成鳍，例如，与体衬底400或500连续地形成鳍。应当认识到，在衬底400或500之内，可以在鳍之间形成浅沟槽隔离结构。参考图5A，在图案化形成鳍502之后，硬掩模层504(例如氮化硅硬掩模层)和焊盘氧化物层506(例如二氧化硅层)保留在鳍502的顶部。相反地，参考图4A，已经去除了这样的硬掩模层和焊盘氧化物层。
参考图4B，在半导体鳍402的暴露表面上形成伪栅极电介质层或永久栅极电介质层410，并且在所得到的结构上方形成伪栅极层412。相反地，参考图5B，在半导体鳍502的暴露表面上形成伪栅极电介质层或永久栅极电介质层510，并且与所得到的结构相邻地形成伪间隔体512。
参考图4C，执行栅极端盖切割图案化，并且在所得到的图案化伪栅极端部416处形成隔离区414。在常规工艺方案中，必须要制造大的栅极端盖以容忍栅极掩模失配，如箭头区域418所示。相反地，参考图5C，通过在图5B的结构上方通过例如沉积和平面化来提供隔离层，从而形成自对准隔离区514。在一个这样的实施例中，自对准栅极端盖工艺不需要额外空间用于掩模配准，如图4C和5C中比较的那样。
参考图4D，利用永久栅电极替换图4C的伪栅电极412。在使用伪栅极电介质层的情况下，也可以在这一工艺中通过永久栅极电介质层替换伪栅极电介质层。在图示的具体示例中，执行双金属栅极替换工艺以在第一半导体鳍402A上方提供N型栅电极420并且在第二半导体鳍402B上方提供P型栅电极422。在隔离区414之间形成N型栅电极420和P型栅电极422，但在它们汇合的地方形成P/N结424。如箭头区域426所示，根据失配，P/N结424的精确位置可以变化。
相反地，参考图5D，去除硬掩模层504和焊盘氧化物层506，并利用永久栅电极替换图5C的伪间隔体514。在使用伪栅极电介质层的情况下，也可以在这一工艺中通过永久栅极电介质层替换伪栅极电介质层。在图示的具体示例中，执行双金属栅极替换工艺以在第一半导体鳍502A上方提供N型栅电极520并且在第二半导体鳍502B上方提供P型栅电极522。在栅极端盖隔离结构514之间形成N型栅电极520和P型栅电极522，并且还通过栅极端盖隔离结构514分隔开N型栅电极520和P型栅电极522。
再次参考图4D，可以制造局部互连440以接触N型栅电极420和P型栅电极422，从而在P/N结424周围提供导电路径。类似地，参考图5D，可以制造局部互连540以接触N型栅电极520和P型栅电极522，从而在其间的居间隔离结构514上方提供导电路径。参考图4D和5D两者，可以分别在局部互连440或540上形成硬掩模442或542。具体参考图5D，在实施例中，在需要沿栅极线的电接触中断的情况下，局部互连540的连续性通过电介质插塞550中断。
根据本公开的一个或多个实施例，自对准栅极端盖(SAGE)处理方案涉及形成自对准到鳍的栅极/沟槽接触端盖，而无需额外的长度来考虑掩模失配的问题。因此，可以实施各实施例以能够缩小晶体管布局面积。本文描述的实施例可以涉及栅极端盖隔离结构的制造，也可以将其称为栅极壁、隔离栅极壁或自对准栅极端盖(SAGE)壁。
可以实施本公开的实施例以改善SAGE壁的形成方法和位置。本文描述的实施例可以解决因引入鳍切割导致的形成双向SAGE壁的困难。为了提供语境，可以通过在切割鳍以在选定位置去除鳍部分的过程之后制造SAGE隔离结构来实现SAGE架构。应当认识到，可以在尺寸上逐渐缩放逻辑器件，针对栅极和接触端盖的图案化形成了制造和良率挑战。现有自对准栅极端盖(SAGE)架构为栅极或接触插塞提供了潜在的着陆点。SAGE壁的形成在x方向上自对准，但在y方向上仅部分对准，因为SAGE架构可能由于各个光刻图案化层处的配准约束而容易接触到栅极而短路。
出于对比的目的，图5E示出了根据本公开实施例制造的：(a)没有SAGE隔离结构，以及(b)仅在鳍切割工艺之后制造了SAGE隔离结构的集成电路结构的截面图和对应平面图，。
参考图5E的(a)部分，没有SAGE隔离结构而制造的集成电路结构560包括衬底562，该衬底具有从其突出的多个鳍564。隔离结构566横向围绕鳍564的下部。位置568指示例如通过掩蔽和蚀刻工艺去除了鳍或鳍的部分的区域。用于制造集成电路结构560的过程序列可以包括(i)提供硅衬底，(ii)形成硬掩模并且在硅衬底上图案化，(iii)在存在硬掩模的情况下通过蚀刻硅衬底来图案化硅鳍，(iv)通过其他掩模和蚀刻处理进行鳍切割，以及(v)对浅沟槽隔离(STI)进行填充、抛光和凹陷，以形成隔离结构566。
参考图5E的(b)部分，通过仅在鳍切割工艺之后形成SAGE隔离结构而制造的集成电路结构580(本文称为双向SAGE架构)包括衬底582，该衬底具有从其突出的多个鳍584。隔离结构586横向围绕鳍584的下部。位置588指示例如通过掩蔽和蚀刻工艺去除了鳍或鳍的部分的区域。SAGE壁590(可以包括如水平线所示的硬掩模)形成于位置588并具有从SAGE壁590延伸的扩展部分592。用于制造集成电路结构580的工艺序列可以包括(i)提供硅衬底，(ii)形成SAGE堆叠体，(iii)图案化硅鳍，(iv)通过其他掩模和蚀刻处理进行鳍切割，(v)制造SAGE端盖/壁，以及(vi)对浅沟槽隔离(STI)进行填充、抛光和凹陷，以形成隔离结构586。
在另一方面中，能够使用电介质隔离壁来约束器件单元尺寸并且使得各种特征能够自对准。这样的隔离壁可以比用于构建器件的半导体鳍更高，或者它们可以具有相同高度。隔离壁结构的形成能够涉及利用CVD或ALD电介质间隔体覆盖半导体鳍。由于间隔体的共形性，所得到的隔离壁可能没有垂直轮廓。接下来正交于半导体鳍的方向对栅极线图案化能够沿没有垂直轮廓的隔离壁导致金属残余或纵梁。这样的痕迹可能导致器件良率下降。根据本文描述的一个或多个实施例，描述了一种用于避免沿隔离壁形成金属残余或纵梁的方法。
作为对比处理方案，图6A-6F示出了表示用于制造具有倾斜侧壁的自对准栅极端盖(SAGE)结构的过程中的各种操作的截面图。
参考图6A，起始结构600包括被制造为从衬底602突出的鳍604。每个鳍604具有向外成锥形(从顶到底)的侧壁606。电介质间隔体形成材料608与鳍604的向外成锥形的侧壁606共形形成，如图6B中所示。参考图6C，电介质插塞材料610(例如，SAGE壁或SAW材料)被形成并且保留在电介质间隔体形成材料608上。电介质插塞材料610具有向内成锥形(从顶到底)的侧壁，因为侧壁与电介质间隔体形成材料608的向外成锥形的侧壁共形。因此，由于鳍604具有向外成锥形的侧壁606，所以电介质插塞材料610具有向内成锥形的侧壁611。使电介质间隔体形成材料608凹陷以提供沟槽隔离结构612。电介质插塞材料610位于沟槽隔离结构612中，如图6D所示。参考图6E，在图6D的结构上方形成金属层或含金属层614。使金属层或含金属层614凹陷以形成凹陷的导电层616。由于电介质插塞材料610的向内成锥形的侧壁，所以沿电介质插塞材料610的上侧壁表面形成不希望的导电残余617，如图6F所示。
根据本文描述的一个或多个实施例，利用对氧化物间隔体材料的处理来降低仅间隔体材料的顶部(例如，鳍沟槽的顶部)的蚀刻速率。在处理间隔体材料之后，可以对SAW轮廓进行工程设计。可以实施本文描述的方案以解决双金属栅极(DMG)和/或沟槽接触(TCN)金属凹陷问题，以及多晶硅(伪栅极)保留问题，在任何这样的材料在上壁侧壁上而不在向内成锥形的SAW结构生成的SAW“阴影”下累积时，可能会导致这些问题。
图7A-7F示出了表示根据本公开的实施例用于制造具有垂直侧壁的自对准栅极端盖(SAGE)结构的过程中的各种操作的截面图。
可以实施工艺流程以生成非共形鳍间隔体。在示范性处理方案中，图7A-7F示出了表示根据本公开实施例用于制造具有垂直侧壁的自对准栅极端盖(SAGE)结构的过程中的各种操作的截面图。
参考图7A，起始结构700包括被制造为从衬底702突出的鳍704。在实施例中，鳍704和衬底702由单晶硅构成。每个鳍704具有向外成锥形(从顶到底)的侧壁706。电介质间隔体形成材料708与鳍704的向外成锥形的侧壁706共形形成。在一个实施例中，电介质间隔体形成材料708是氧化硅(SiOx)材料。在一个这样的实施例中，氧化硅(SiOx)材料是使用热原子层沉积(ALD)工艺形成的。
参考图7B，处理电介质间隔体形成材料708以例如在大致位置711和上方形成具有致密化上部的经改性电介质间隔体形成材料710。在实施例中，相对于电介质间隔体形成材料708的底部，该处理降低了顶部处的电介质间隔体形成材料708的蚀刻速率(ER)。在一个实施例中，使用O2等离子体对SiOx间隔体材料的顶部进行选择性致密化。不受限于理论，但要理解的是，该处理使得上部更接近具有更低ER的化学计量SiO2。结果，由于处理，ER沿着沟槽深度逐渐变化，提供了可调谐结构。
参考图7C，对经改性的电介质间隔体形成材料710进行蚀刻处理，以提供二次经改性的电介质间隔体形成材料712。在实施例中，经改性电介质间隔体形成材料710的致密化上部711使得能够使用蚀刻工艺来将二次经改性电介质间隔体形成材料712形成为具有垂直或接近垂直的侧壁713。二次经改性电介质间隔体形成材料712的垂直或接近垂直侧壁713分别与图7A和7B的电介质间隔体形成材料708和经改性的电介质间隔体形成材料710的共形向外成锥形的侧壁形成对比。
参考图7D，电介质插塞材料714(例如，SAGE壁或SAW材料)被形成并且保留在鳍704之间的二次经改性电介质间隔体形成材料712上。在实施例中，电介质插塞材料714具有垂直或接近垂直侧壁715，因为侧壁与二次经改性的电介质间隔体形成材料712的垂直或接近垂直侧壁713共形。因此，尽管鳍704具有向外成锥形的侧壁706，但电介质插塞材料714具有垂直或接近垂直的侧壁。
参考图7E，使二次经改性电介质间隔体形成材料712凹陷以提供沟槽隔离结构716。电介质插塞材料714位于沟槽隔离结构716中。
应当认识到，图7E的结构可以用作SAGE架构制造的起始结构。例如，在一个实施例中，后续处理可以涉及在形成图7E的上述电介质插塞材料714之后制造栅极线。这样的栅极线可以是伪栅极线。然后，利用例如替换栅极工艺，用永久栅极结构替换伪栅极线。也可以与电介质插塞材料714相邻地形成沟槽接触部。在示例中，参考图7F，在图7E的结构上方形成金属层或含金属层，然后进行凹陷以形成凹陷导电层718。在实施例中，与图6F相反，由于电介质插塞材料714的垂直或接近垂直侧壁715的原因，未沿电介质插塞材料714的上侧壁表面形成不希望的导电残余。
再次参考图7E，根据本公开的实施例，集成电路结构包括半导体鳍704，该半导体鳍沿半导体鳍704的长度具有侧壁706，每个侧壁706从半导体鳍704的顶部朝向半导体鳍704的底部向外成锥形。栅极端盖隔离结构714与半导体鳍704间隔开并且具有平行于半导体鳍704长度的长度。栅极端盖隔离结构714具有基本垂直的侧壁715，基本垂直的侧壁715横向面向半导体鳍704的向外成锥形的侧壁706中的一个侧壁。
在实施例中，半导体鳍704的向外成锥形的侧壁706中的所述一个侧壁以相对于垂直大于5度的角度成锥形，栅极端盖隔离结构714的基本垂直的侧壁715以相对于垂直零度到小于5度范围中的角度向内成锥形(从顶到底)。在另一实施例中，半导体鳍704的向外成锥形的侧壁706中的所述一个侧壁以相对于垂直5-10度之间的角度成锥形，栅极端盖隔离结构714的基本垂直的侧壁715以相对于垂直0-2度范围中的角度向内成锥形。
在实施例中，栅极端盖隔离结构714具有在半导体鳍704的上表面上方的上表面，如图所示。在未示出的另一实施例中，栅极端盖隔离结构714具有与半导体鳍704的上表面大致共面的上表面。
在实施例中，栅极端盖隔离结构714包括下方电介质部分和下方电介质部分上的电介质盖，例如，如下文更详细所述。在实施例中，栅极端盖隔离结构包括居中于栅极端盖隔离结构之内的垂直接缝(seam)，例如，如下文更详细所述。在实施例中，栅电极位于半导体鳍704上方并且与栅极端盖隔离结构714接触，下文更详细描述了其示范性结构。
在另一方面中，SAGE壁可以相对于不同器件在宽度、位置和功能方面变化。在示范性实施方式中，片上系统(SoC)工艺技术典型需要支持标准逻辑(例如，低压薄氧化物)和I/O(例如，高压厚氧化物)晶体管。标准逻辑和高压(HVI/O)器件之间的区别可以通过多氧化物工艺序列来完成，其中逻辑晶体管接收薄的高性能氧化物，I/O器件接收能够维持更高电压的厚氧化物。随着工艺技术缩放，逻辑器件逐渐在尺寸上缩放，带来了双氧化物形成的制造挑战。根据本公开的一个或多个实施例，将高压端盖工艺与超级缩放晶体管架构组合，以提供多自对准端盖工艺，其中，SAGE结构的至少一些(如果并非全部)被制造成没有鳍端间隙。
为了提供语境，随着技术节点缩放得更小，在窄端盖逻辑器件中越来越缺少几何空间来适应无缺陷双氧化物工艺，对于高压晶体管制造可能需要该工艺。当前的方案依赖于单个未缩放端盖空间来适应单个逻辑氧化物工艺。然而，这样的工艺可能与支持双氧化物高压SoC技术的高度缩放的几何形状不兼容，因为端盖空间可能不足以容纳两种氧化物(栅极电介质)。
根据本公开的实施例，解决了要求利用高压氧化物和逻辑氧化物二者填充高压栅极带来的缩放限制。具体而言，随着逻辑尺寸减小，高压(HV)器件中的端盖空间变得窄到不足以填充两种氧化物。在实施例中，逻辑晶体管和高压晶体管之间的不同端盖空间是在SAGE架构中分别制造的。利用自对准端盖架构对逻辑晶体管端盖进行超级缩放，而高压晶体管具有更宽的端盖以容纳更厚的栅极电介质。根据本文描述的各实施例，可以将一种或两种类型的端盖制造成没有鳍端间隙。
本文描述的一个或多个实施例涉及，或者可以被称为用于超级缩放逻辑端盖的多单向端盖工艺。为了提供语境，在典型的SAGE流程中，沉积单个端盖以形成将鳍从SAGE壁分隔的自对准端盖。本文描述的实施例可以涉及在逻辑和HV栅极之间形成不同牺牲间隔体厚度。随后，形成自对准端盖壁。选择不同的间隔体宽度以在高压区域中更厚，并在逻辑区域中使用标准厚度。不同间隔体宽度可以使得能够成功沉积高压氧化物，而不会牺牲逻辑区域的密度。在实施例中，不同间隔体的厚度取决于预期HV氧化物的厚度。
作为制成器件的示例，图8A示出了根据本公开的实施例具有多自对准栅极端盖隔离结构架构的非平面半导体器件的截面图。图8B示出了根据本公开的实施例，沿图8A的结构的a-a’轴截取的平面图。
参考图8A，半导体结构800包括从衬底802，并且在沟槽隔离层806之内形成的非平面有源区域(例如，均包括突出的鳍部分804和鳍下区域805的鳍结构)。在实施例中，鳍结构是形成光栅结构(例如紧密间距光栅结构)的多条鳍线。在一个这样的实施例中，紧密间距不能通过常规光刻直接实现。例如，可以首先形成基于常规光刻的图案，但可以利用间隔体掩模图案化使间距减半，如本领域中所公知的。再者，可以通过第二轮间隔体掩模图案化对初始间距进行四分。因此，光栅状鳍图案可以具有以恒定间距间隔开并且具有恒定宽度的线。可以通过间距减半或间距四分或其他间距划分方式来制造图案。图示的每个个体鳍804都可以代表对应的个体鳍，或者可以代表给定位置的多个鳍。
在实施例中，各个鳍804的每者都具有向外成锥形的侧壁，如图所示。在一个这样的实施例中，各个鳍804的每者的向外成锥形的侧壁的每个以相对于垂直大于5度的角度成锥形。在另一个这样的实施例中，各个鳍804的每者的向外成锥形的侧壁的每个以相对于垂直5-10度之间的角度成锥形。
栅极结构808在非平面有源区域的突出部分804上方以及沟槽隔离层706的一部分上方。如图所示，栅极结构808包括栅电极850和栅极电介质层852。在一个实施例中，尽管未示出，但栅极结构808还可以包括电介质盖层。
栅极结构808由窄自对准栅极端盖(SAGE)隔离结构或壁820、821A或821B分隔开。SAGE壁820均具有宽度。在实施例中，SAGE壁821A的宽度大于每一个SAGE壁820的宽度，并且SAGE壁821B的宽度小于每一个SAGE壁820的宽度。不同宽度的SAGE壁可以与不同器件类型相关联，如在本文中的示范性实施例中所述。应当认识到，可以重新布置SAGE壁的宽度变化。而且，在其他实施例中，宽度全部相同。每个SAGE壁820、821A或821B都可以包括形成于其上的局部互连854或电介质插塞899的一个或多个。在实施例中，SAGE壁820、821A或821B的每个凹陷到沟槽隔离层806的最上表面897下方，如图8A所示。
在实施例中，SAGE隔离结构每者的侧壁的每个或壁820、821A或821B是垂直或接近垂直的侧壁。在一个这样的实施例中，SAGE隔离结构的每者的侧壁的每个或壁820、821A或821B相对于垂直以零度到小于5度范围中的角度向内成锥形。在另一这样的实施例中，SAGE隔离结构的每者的侧壁的每个或壁820、821A或821B以相对于垂直0-2度范围中的角度向内成锥形。
根据本公开的实施例，在切割鳍的位置处形成SAGE壁821A。在特定实施例中，如图所示，在鳍的切口部分869上方形成SAGE壁821A。在实施例中，在鳍切割工艺之后制造SAGE壁820、821A和821B。
在示范性实施例中，半导体结构800包括位于衬底802上方并且突出穿过沟槽隔离层806的最上表面897的第一多个半导体鳍(区域870A的鳍804)，以及第一多个半导体鳍上方的第一栅极结构(区域870A的栅极结构808)。第二多个半导体鳍(区域870B的鳍804)在衬底802上方并且突出穿过沟槽隔离层806的最上表面897，第二栅极结构(区域870B的栅极结构808)在第二多个半导体鳍上方。栅极端盖隔离结构(左侧SAGE壁820)在第一栅极结构和第二栅极结构之间并且与之接触。第一多个半导体鳍的距栅极端盖隔离结构(来自区域870A)最近的半导体鳍与栅极端盖隔离结构分隔的距离比第二多个半导体鳍中的距栅极端盖隔离结构(来自区域870B)最近的半导体鳍更大。
在实施例中，区域870A是I/O区域，区域870B是逻辑区域。如图所示，在一个这样的实施例中，第二逻辑区域870C与逻辑区域870B相邻，并且通过局部互连854电连接到逻辑区域870B。另一区域870D可以是可以放置额外逻辑或I/O区域的位置。本文描述的实施例可以涉及距SAGE壁的不同间距(例如，距区域870A中的左侧820和SAGE壁821B间距更宽)，或者可以涉及不同宽度的SAGE壁(例如，更窄的821B相对于820相对于更宽的821A)，或者距SAGE壁的不同间距且SAGE壁宽度不同。在实施例中，与逻辑区域相比，I/O区域在SAGE壁之间具有更大间距。在实施例中，与相邻I/O区域之间相比，相邻逻辑区域之间的SAGE壁更宽。
从这个透视图还可以看到栅极接触部814和上方的栅极接触通孔816，连同上方的金属互连860，所有这些都在层间电介质堆叠体或层870中。还如图8A的透视图所示，栅极接触部814在一个实施例中在非平面有源区域上方。还如图8A中所示，界面880存在于突出的鳍部分804的掺杂轮廓和鳍下区域805之间，但其他实施例在这些区域之间的掺杂轮廓中不包括这样的界面。
参考图8B，栅极结构808被示为在突出的鳍部分804上方，由自对准栅极端盖隔离结构820隔离。在实施例中，栅极结构808形成多条形成光栅结构(例如紧密间距光栅结构)的平行栅极线中的一条线。在一个这样的实施例中，紧密间距不能通过常规光刻直接实现。例如，可以首先形成基于常规光刻的图案，但可以利用间隔体掩模图案化使间距减半，如本领域中所公知的。再者，可以通过第二轮间隔体掩模图案化对初始间距进行四分。因此，光栅状栅极图案可以具有以恒定间距间隔并且具有恒定宽度的线。可以通过间距减半或间距四分或其他间距划分方式来制造图案。
再次参考图8B，在这一透视图中示出了突出的鳍部分804的源极和漏极区域804A和804B，但要认识到，这些区域会与沟槽接触结构交叠。在一个实施例中，源极和漏极区域804A和804B是突出的鳍部分804的初始材料的掺杂部分。在另一实施例中，去除突出的鳍部分804的材料并且(例如通过外延沉积)利用另一半导体材料替换。在任一种情况下，源极和漏极区域804A和804B可以延伸到沟槽隔离层806的高度下方，即，进入鳍下区域805中。
在实施例中，半导体结构800包括非平面器件，例如但不限于FinFET或三栅极器件。在这样的实施例中，对应的半导体沟道区域由三维主体构成或形成在三维主体中。在一个这样的实施例中，栅极结构808围绕三维主体的至少顶表面和一对侧壁。
衬底802可以由能够耐受制造工艺并且电荷能够在其中迁移的半导体材料构成。在实施例中，衬底802是由晶体硅、掺有载流子的硅/锗或锗层构成，以形成有源区域804，载流子例如是但不限于磷、砷、硼或其组合。在一个实施例中，体衬底802中的硅原子的浓度大于97％。在另一实施例中，体衬底802由生长于不同晶体衬底的顶部上的外延层构成，例如生长于掺硼体硅单晶衬底的顶部上的硅外延层。体衬底802或者可以由III-V族材料构成。在实施例中，体衬底802由III-V族材料构成，例如，但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底802由III-V族材料构成，并且载流子掺杂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲。
沟槽隔离层806可以由适于将永久栅极结构的部分与下方体衬底最终电隔离或对该隔离有贡献，或隔离下方体衬底之内形成的有源区(例如，隔离鳍有源区)的材料构成。例如，在一个实施例中，沟槽隔离层806由电介质材料构成，例如，但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
自对准栅极端盖隔离结构820、821A和821B可以由适于最终使永久栅极结构的部分彼此电隔离或对该隔离有贡献的一种或多种材料构成。示范性材料或材料组合包括单一材料结构，例如二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。其他示范性材料或材料组合包括具有下部二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅以及上部更高介电常数材料(例如氧化铪)的多层堆叠体。下文结合图8A-8B描述了额外示例。
栅极结构808可以由栅电极堆叠体构成，栅电极堆叠体包括栅极电介质层852和栅电极层850。在实施例中，栅电极堆叠体的栅电极由金属栅极构成，栅极电介质层包括高k材料。
在示范性实施例中，区域870A的栅极结构808包括与第一多个半导体鳍共形并且与栅极端盖隔离结构(左侧820)横向相邻且接触的第一栅极电介质852。区域870B的第二栅极堆叠体包括与第二多个半导体鳍共形并且与栅极端盖隔离结构的与栅极端盖隔离结构的第一侧相对的第二侧横向相邻且接触的第二多个半导体鳍。在一个实施例中，第一栅极电介质比第二栅极电介质更厚，如图8A中所示。在一个实施例中，第一栅极电介质比第二栅极电介质(例如，仅层852)具有更多电介质层(例如，层852A和852B)。在实施例中，区域870A的栅极电介质是I/O栅极电介质，区域870B的栅极电介质是逻辑栅极电介质。
在实施例中，区域870B的栅极电介质由例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钛、铌酸铅锌或其组合的材料构成。此外，栅极电介质层的一部分可以包括由衬底802的顶部几层形成的天然氧化物层。在实施例中，栅极电介质层由顶部的高k部分和半导体材料的氧化物构成的下部构成。在一个实施例中，栅极电介质层由氧化铪顶部和二氧化硅或氮氧化硅底部构成。在实施例中，顶部高k部分由“U”形结构构成，该U形结构包括基本平行于衬底表面的底部分以及基本垂直于衬底顶表面的两个侧壁部分构成。在实施例中，区域870A的栅极电介质除高k材料层之外还包括非天然氧化硅层。可以使用CVD工艺形成并且可以在高k材料下方或上方形成该非天然氧化硅层。在示范性实施例中，在高k材料层(例如，层852B)下方形成该非天然氧化硅层(例如，层852A)。
在一个实施例中，栅电极由金属层构成，例如，但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在具体实施例中，栅电极由金属逸出功设置层上方形成的非逸出功设置填充材料构成。在一些实施方式中，栅电极可以由“U”形结构构成，该U形结构包括基本平行于衬底表面的底部分以及基本垂直于衬底顶表面的两个侧壁部分构成。在另一实施方式中，形成栅电极的金属层的至少一个可以简单地是基本平行于衬底顶表面的平面层，并且不包括基本垂直于衬底顶表面的侧壁部分。在本公开的其他实施方式中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极可以由一个或多个平面非U形层的顶部形成的一个或多个U形金属层构成。
与栅电极堆叠体相关联的间隔体可以由适于最终将永久栅极结构与相邻导电接触部(例如自对准接触部)电隔离或对该隔离做出贡献的材料构成。例如，在一个实施例中，间隔体由电介质材料构成，例如，但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
局部互连854、栅极接触部814、上方栅极接触通孔816和上方金属互连860可以由导电材料构成。在实施例中，接触部或通孔的一个或多个由金属物质构成。金属物质可以是纯金属，例如钨、镍或钴，或者可以是合金，例如金属-金属合金或金属-半导体合金(例如，硅化物材料)。常见的示例是使用可以包括或不包括铜和周围ILD材料之间的阻挡层(例如，Ta或TaN层)的铜结构。如本文所使用的，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层、不同金属或合金的堆叠体等。
在实施例中(虽然未示出)，提供结构800涉及形成接触图案，该接触图案基本完美对准到现有的栅极图案，同时消除了配准预算超级严格的光刻步骤的使用。在一个这样的实施例中，这种方案使得能够使用固有高选择性的湿法蚀刻(例如，相对于常规上实施的干法或等离子体蚀刻)以产生接触开口。在实施例中，通过利用现有的栅极图案结合接触插塞光刻操作形成接触图案。在一个这样的实施例中，该方案使得能够消除对如常规方案中产生接触图案而言本来关键性的光刻操作的需求。在实施例中，不对沟槽接触网格单独图案化，而是在多(栅极)线之间形成。例如，在一个这样的实施例中，在栅极光栅图案化之后但是在栅极光栅切割之前形成沟槽接触网格。
此外，可以通过替换栅极工艺制造栅极结构808。在这样的方案中，可以去除伪栅极材料(例如多晶硅或氮化硅柱材料)并且利用永久栅电极材料替换。在一个这样的实施例中，永久栅极电介质层也是在这种工艺中形成的，与从更早处理执行相反。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除伪栅极。在一个实施例中，伪栅极由多晶硅或非晶硅构成并且利用包括使用SF6的干法蚀刻工艺来去除。在另一实施例中，伪栅极由多晶硅或非晶硅构成并且利用包括使用水基NH4OH或四乙基氢氧化铵的湿法蚀刻工艺来去除。在一个实施例中，伪栅极由氮化硅构成并且利用包括水基磷酸的湿法蚀刻来去除。
在实施例中，本文描述的一种或多种方案实质上想到了伪栅极和替代栅极工艺，结合伪接触和替代接触工艺以实现结构800。在一个这样的实施例中，在替代栅极工艺之后执行替代接触工艺，以允许永久栅极叠堆体的至少一部分的高温退火。例如，在具体的这种实施例中，在高于大约600摄氏度的温度下(例如在形成栅极电介质层之后)进行永久栅极结构的至少一部分的退火。在形成永久接触之前，进行退火。
再次参考图8A，在实施例中，半导体器件具有接触结构，其接触形成于有源区上方的栅电极的部分。通常，在栅极的有源部分上方形成栅极接触结构(例如，过孔)之前(例如，除此之外)并且在与沟槽接触通孔相同的层中，本公开的一个或多个实施例包括首先使用栅极对准的沟槽接触工艺。可以实施这样的工艺以形成用于半导体结构制造(例如，用于集成电路制造)的沟槽接触结构。在实施例中，沟槽接触图案被形成为与现有栅极图案对准。相反地，常规方案通常涉及额外的光刻工艺结合选择性接触蚀刻，该额外的光刻工艺具有光刻接触图案与现有栅极图案的严格配准。例如，常规工艺可以包括图案化具有接触特征的独立图案化的多(栅极)网格。
应当认识到，如图8A和8B中示范的，可以制造宽度改变的SAGE壁。还要认识到，栅极端盖隔离结构的制造可能导致在栅极端盖隔离结构之内形成接缝，例如，作为壁材料沉积工艺的痕迹。还要认识到，可以使用电介质层的堆叠来形成SAGE壁，例如上壁层和下壁层。还要认识到，根据相邻鳍的间距，栅极端盖隔离结构可以成分不同。
在栅极端盖隔离结构包括下方电介质部分和下方电介质部分上的电介质盖的实施例中，可以通过首先沉积第一电介质材料(例如，SiN层、SiCN层、SiOCN层、SiOC层或SiC层)，然后对其进行凹陷，以提供下方电介质部分，从而形成栅极端盖隔离结构。在一个实施例中，第一电介质材料是氮化硅层。然后在下方电介质部分上方的凹陷区域中形成电介质盖材料，例如金属氧化物材料(例如，氧化铪、氧化铪铝、或氧化铝)。在一个实施例中，金属氧化物材料是氧化铪。在另一实施例中，电介质盖材料是低k电介质材料。可以对电介质盖材料进行平面化以形成电介质盖，或者可以向上生长以直接提供电介质盖。
上文描述的一个或多个实施例涉及形成FinFET器件的SAGE壁的垂直或接近垂直的侧壁。应当认识到，其他实施例可以包括将此类方案应用于由两种不相似半导体材料(例如，Si和SiGe或SiGe和Ge)的交替层构成的鳍。然后可以在栅极区中去除成对的不相似半导体材料之一，以提供用于栅极全环绕器件的纳米线/纳米带沟道。在实施例中，用于栅极全环绕器件的方案类似于上文针对FinFET所述的方法，其中在栅极区中增加了纳米线/纳米带释放操作。
在实施例中，如整个本说明书中所使用的，层间电介质(ILD)材料由一层电介质或绝缘材料构成或包括一层电介质或绝缘材料。适用的电介质材料的示例包括，但不限于硅的氧化物(例如，二氧化硅(SiO2))、掺杂的硅的氧化物、硅的氟化氧化物、硅的掺碳氧化物、现有技术中已知的各种低k电介质材料及其组合。层间电介质层可以由例如常规技术(例如，化学气相沉积(CVD)、物理气相沉(PVD))或其他沉积方法形成。
在实施例中，同样如整个本说明书中所使用的，金属线或互连线材料(和通孔材料)由一种或多种金属或其他导电结构构成。常见的示例是使用可以包括或不包括铜和周围ILD材料之间的阻挡层的铜线和结构。如本文所使用的，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括Ta、TaN、Ti或TiN的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单一材料层，或者可以由几个层形成，包括导电衬层和填充层。可以使用任何适当的沉积工艺(例如电镀、化学气相沉积或物理气相沉积)形成互连线。在实施例中，互连线由导电材料(例如，但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Mo、Ag、Au或其合金)构成。在本领域中，有时也将互连线称为迹线、引线、线路、金属，或简称互连。
在实施例中，同样如整个本说明书中所使用的，硬掩模材料、盖层或插塞由与层间电介质材料不同的电介质材料构成。在一个实施例中，可以在不同区域中使用不同的硬掩模、盖或插塞材料，以便提供相对于彼此以及相对于下方电介质和金属层的不同生长或蚀刻选择性。在一些实施例中，硬掩模层、盖或插塞层包括一层硅的氮化物(例如，氮化硅)或一层硅的氧化物，或一层硅的氮化物和一层硅的氧化物两者或其组合。其他适当的材料可以包括碳基材料。根据特定实施方式，可以使用现有技术中已知的其他硬掩模、盖或插塞层。硬掩模、盖或插塞层可以通过CVD、PVD或其他沉积方法形成。
在实施例中，同样如整个本说明书中所使用的，利用193nm浸入式光刻(i193)、EUV光刻和/或EBDW光刻等执行光刻操作。可以使用正性或负性抗蚀剂。在一个实施例中，光刻掩模是由形貌掩蔽部分、抗反射涂层(ARC)和光致抗蚀剂层构成的三层掩模。在特定这样的实施例中，形貌掩蔽部分是碳硬掩模(CHM)层，抗反射涂层是硅ARC层。
本文公开的实施例可以用于制造很宽范围的不同类型的集成电路和/或微电子器件。这种集成电路的示例包括，但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，可以在现有技术已知的宽范围的电子装置中使用集成电路或其他微电子器件。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。可以将集成电路与系统中的总线和其他部件耦合。例如，处理器可以由一个或多个总线耦合到存储器、芯片组等。处理器、存储器和芯片组中的每个都可以潜在地使用本文公开的方案来制造。
图9示出了根据本公开实施例的一种实施方式的计算装置900。计算装置900容纳板902。板902可以包括若干部件，包括但不限于处理器904和至少一个通信芯片906。处理器904物理和电耦合到板902。在一些实施方式中，至少一个通信芯片906还物理和电耦合到板902。在其他实施方式中，通信芯片906是处理器904的部分。
根据其应用，计算装置900可以包括其他部件，所述其他部件可以物理以及电耦合或不耦合到板902。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机和海量存储装置(例如，硬盘驱动器)、紧致盘(CD)、数字通用光盘(DVD)等。
通信芯片906能够实现无线通信，以用于向计算装置900传输数据以及传输来自计算装置900的数据。术语“无线”及其派生词可以用于描述可以通过非固体介质经由使用调制电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片906可以实施若干无线标准或协议的任何标准或协议，包括，但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、EDCT、蓝牙、其衍生物，以及任何被指定为3G、4G、5G和更高版本的其他无线协议。计算装置900可以包括多个通信芯片906。例如，第一通信芯片906可以专用于诸如Wi-Fi和蓝牙的短程无线通信，第二通信芯片906可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其他的长程无线通信。
计算装置900的处理器904包括封装于处理器904之内的集成电路管芯。处理器904的集成电路管芯可以包括根据本公开的实施例的实施方式构建的一个或多个结构，例如，自对准栅极端盖(SAGE)结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。
通信芯片906还包括封装于通信芯片906之内的集成电路管芯。通信芯片906的集成电路管芯可以包括根据本公开的实施例的实施方式构建的一个或多个结构，例如，自对准栅极端盖(SAGE)结构。
在其他实施方式中，计算装置900之内容纳的另一部件可以包含集成电路管芯，该集成电路管芯包括根据本公开的实施例的实施方式构建的一个或多个结构，例如，自对准栅极端盖(SAGE)结构。
在各种实施方式中，计算装置900可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、手机、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算装置900可以是处理数据的任何其他电子装置。
图10示出了包括本公开的一个或多个实施例的内插器1000。内插器1000是用于将第一衬底1002桥接到第二衬底1004的居间衬底。第一衬底1002可以是例如集成电路管芯。第二衬底1004例如可以是存储器模块、计算机主板或另一集成电路管芯。通常，内插器1000的目的是将连接散布到更宽的间距或将连接重新路由到不同的连接。例如，内插器1000可以将集成电路管芯耦合到球栅阵列(BGA)1006，球栅阵列1006接着可以耦合到第二衬底1004。在一些实施例中，第一和第二衬底1002/1004附接到内插器1000的相对侧。在其他实施例中，第一和第二衬底1002/1004附接到内插器1000的相同侧。在其他实施例中，利用内插器1000互连三个或更多的衬底。
内插器1000可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酸亚胺的聚合物材料形成。在其他实施方式中，内插器1000可以由替代的刚性或柔性材料形成，所述刚性或柔性材料可以包括上文描述为用于半导体衬底中的相同材料，例如硅、锗和其他III-V族和IV族材料。
内插器可以包括金属互连1008和通孔1010，其包括但不限于穿硅通孔(TSV)1012。内插器1000还可以包括嵌入式器件1014，其包括无源器件和有源器件。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。还可以在内插器1000上形成更复杂的器件，例如，射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。根据本公开的实施例，本文公开的设备或工艺可以用于内插器1000的制造或用于内插器1000中包括的部件的制造。
因此，本公开的实施例包括具有垂直侧壁的自对准栅极端盖(SAGE)架构，以及制造具有垂直侧壁的自对准栅极端盖(SAGE)架构的方法。
包括摘要中所述内容的本公开的实施例的例示实施方式的以上描述，并非意在穷举或将本公开限于公开的精确形式。尽管出于例示性目的在这里描述了本公开的具体实施方式和示例，但相关领域的技术人员将认识到，在本公开的范围之内，各种等价修改都是可能的。
可以考虑到以上详细描述对本公开做出这些修改。以下权利要求中使用的术语不应被解释成将本公开限制到说明书和权利要求中公开的具体实施方式。相反，本公开的范围要完全由所附权利要求来确定，权利要求要根据权利要求解释的成熟原则来解释。
示例实施例1：一种集成电路结构包括半导体鳍，所述半导体鳍具有沿所述半导体鳍的长度的侧壁，每个侧壁从所述半导体鳍的顶部朝向所述半导体鳍的底部向外成锥形。栅极端盖隔离结构与所述半导体鳍间隔开并且具有平行于所述半导体鳍的所述长度的长度。所述栅极端盖隔离结构具有基本垂直的侧壁，所述基本垂直的侧壁横向面向所述半导体鳍的所述向外成锥形的侧壁中的一个侧壁。
示例实施例2：根据示例实施例1所述的集成电路结构，其中，所述半导体鳍的所述向外成锥形的侧壁中的所述一个侧壁以相对于垂直大于5度的角度成锥形，并且所述栅极端盖隔离结构的所述基本垂直的侧壁以相对于垂直零度到小于5度范围中的角度向内成锥形。
示例实施例3：根据示例实施例1或2所述的集成电路结构，其中，所述栅极端盖隔离结构具有在所述半导体鳍的上表面上方的上表面。
示例实施例4：根据示例实施例1或2所述的集成电路结构，其中，所述栅极端盖隔离结构具有与所述半导体鳍的上表面大致共面的上表面。
示例实施例5：根据示例实施例1、2、3或4所述的集成电路结构，其中，所述栅极端盖隔离结构包括下方电介质部分以及所述下方电介质部分上的电介质盖。
示例实施例6：根据示例实施例1、2、3、4或5所述的集成电路结构，其中，所述栅极端盖隔离结构包括在所述栅极端盖隔离结构之内居中的垂直接缝。
示例实施例7：根据示例实施例1、2、3、4、5或6所述的集成电路结构，还包括位于所述半导体鳍上方并且与所述栅极端盖隔离结构接触的栅电极。
示例实施例8：一种集成电路结构包括第一半导体鳍，所述第一半导体鳍具有沿所述第一半导体鳍的长度的侧壁，每个侧壁从所述第一半导体鳍的顶部朝向所述第一半导体鳍的底部向外成锥形。所述集成电路结构还包括第二半导体鳍，所述第二半导体鳍具有沿所述第二半导体鳍的长度的侧壁，每个侧壁从所述第二半导体鳍的顶部朝向所述第二半导体鳍的底部向外成锥形。所述集成电路结构还包括栅极端盖隔离结构，所述栅极端盖隔离结构位于所述第一半导体鳍和所述第二半导体鳍之间并且与所述第一半导体鳍和所述第二半导体鳍间隔开，所述栅极端盖隔离结构具有平行于所述第一半导体鳍和所述第二半导体鳍的所述长度的长度，所述栅极端盖隔离结构具有第一基本垂直的侧壁，所述第一基本垂直的侧壁横向面向所述第一半导体鳍的所述向外成锥形的侧壁中的一个侧壁，并且所述栅极端盖隔离结构具有第二基本垂直的侧壁，所述第二基本垂直的侧壁横向面向所述第二半导体鳍的所述向外成锥形的侧壁中的一个侧壁。
示例实施例9：根据示例实施例8所述的集成电路结构，其中，所述栅极端盖隔离结构具有在所述第一半导体鳍的上表面上方和所述第二半导体鳍的上表面上方的上表面。
示例实施例10：根据示例实施例8所述的集成电路结构，其中，所述栅极端盖隔离结构具有与所述第一半导体鳍的上表面大致共面并且与所述第二半导体鳍的上表面大致共面的上表面。
示例实施例11：根据示例实施例8、9或10所述的集成电路结构，其中，所述第一半导体鳍的所述向外成锥形的侧壁中的所述一个侧壁以相对于垂直大于5度的角度成锥形，所述栅极端盖隔离结构的所述第一基本垂直的侧壁以相对于垂直零度到小于5度范围中的角度向内成锥形，所述第二半导体鳍的所述向外成锥形的侧壁中的所述一个侧壁以相对于垂直大于5度的角度成锥形，并且所述栅极端盖隔离结构的所述第二基本垂直的侧壁以相对于垂直零度到小于5度范围中的角度向内成锥形。
示例实施例12：一种计算装置包括板以及耦合到所述板的部件。所述部件包括集成电路结构。所述集成电路结构包括半导体鳍，所述半导体鳍具有沿所述半导体鳍的长度的侧壁，每个侧壁从所述半导体鳍的顶部朝向所述半导体鳍的底部向外成锥形。栅极端盖隔离结构与所述半导体鳍间隔开并且具有平行于所述半导体鳍的所述长度的长度。所述栅极端盖隔离结构具有基本垂直的侧壁，所述基本垂直的侧壁横向面向所述半导体鳍的所述向外成锥形的侧壁中的一个侧壁。
示例实施例13：根据示例实施例12所述的计算装置，还包括耦合到所述板的存储器。
示例实施例14：根据示例实施例12或13所述的计算装置，还包括耦合到所述板的通信芯片。
示例实施例15：根据示例实施例12、13或14所述的计算装置，还包括耦合到所述板的相机。
示例实施例16：根据示例实施例12、13、14或15所述的计算装置，还包括耦合到所述板的电池。
示例实施例17：根据示例实施例12、13、14、15或16所述的计算装置，还包括耦合到所述板的天线。
示例实施例18：根据示例实施例12、13、14、15、16或17所述的计算装置，其中，所述部件是封装集成电路管芯。
示例实施例19：根据示例实施例12、13、14、15、16、17或18所述的计算装置，其中，所述部件选自由处理器、通信芯片和数字信号处理器构成的组。
示例实施例20：根据示例实施例12、13、14、15、16、17、18或19所述的计算装置，其中，所述计算装置选自由移动电话、膝上型计算机、台式计算机、服务器和机顶盒构成的组。

Claims (20)

1.一种集成电路结构，包括：
半导体鳍，所述半导体鳍具有沿所述半导体鳍的长度的侧壁，每个侧壁从所述半导体鳍的顶部朝向所述半导体鳍的底部向外成锥形；以及
栅极端盖隔离结构，所述栅极端盖隔离结构与所述半导体鳍间隔开并且具有平行于所述半导体鳍的所述长度的长度，所述栅极端盖隔离结构具有基本垂直的侧壁，所述基本垂直的侧壁横向面向所述半导体鳍的所述向外成锥形的侧壁中的一个侧壁。
2.根据权利要求1所述的集成电路结构，其中，所述半导体鳍的所述向外成锥形的侧壁中的所述一个侧壁以相对于垂直大于5度的角度成锥形，并且所述栅极端盖隔离结构的所述基本垂直的侧壁以相对于垂直零度到小于5度范围中的角度向内成锥形。
3.根据权利要求1或2所述的集成电路结构，其中，所述栅极端盖隔离结构具有在所述半导体鳍的上表面上方的上表面。
4.根据权利要求1或2所述的集成电路结构，其中，所述栅极端盖隔离结构具有与所述半导体鳍的上表面大致共面的上表面。
5.根据权利要求1或2所述的集成电路结构，其中，所述栅极端盖隔离结构包括下方电介质部分以及所述下方电介质部分上的电介质盖。
6.根据权利要求1或2所述的集成电路结构，其中，所述栅极端盖隔离结构包括在所述栅极端盖隔离结构之内居中的垂直接缝。
7.根据权利要求1或2所述的集成电路结构，还包括：
位于所述半导体鳍上方并且与所述栅极端盖隔离结构接触的栅电极。
8.一种集成电路结构，包括：
第一半导体鳍，所述第一半导体鳍具有沿所述第一半导体鳍的长度的侧壁，每个侧壁从所述第一半导体鳍的顶部朝向所述第一半导体鳍的底部向外成锥形；
第二半导体鳍，所述第二半导体鳍具有沿所述第二半导体鳍的长度的侧壁，每个侧壁从所述第二半导体鳍的顶部朝向所述第二半导体鳍的底部向外成锥形；以及
栅极端盖隔离结构，所述栅极端盖隔离结构位于所述第一半导体鳍和所述第二半导体鳍之间并且与所述第一半导体鳍和所述第二半导体鳍间隔开，所述栅极端盖隔离结构具有平行于所述第一半导体鳍和所述第二半导体鳍的所述长度的长度，所述栅极端盖隔离结构具有第一基本垂直的侧壁，所述第一基本垂直的侧壁横向面向所述第一半导体鳍的所述向外成锥形的侧壁中的一个侧壁，并且所述栅极端盖隔离结构具有第二基本垂直的侧壁，所述第二基本垂直的侧壁横向面向所述第二半导体鳍的所述向外成锥形的侧壁中的一个侧壁。
9.根据权利要求8所述的集成电路结构，其中，所述栅极端盖隔离结构具有在所述第一半导体鳍的上表面上方和所述第二半导体鳍的上表面上方的上表面。
10.根据权利要求8所述的集成电路结构，其中，所述栅极端盖隔离结构具有与所述第一半导体鳍的上表面大致共面并且与所述第二半导体鳍的上表面大致共面的上表面。
11.根据权利要求8、9或10所述的集成电路结构，其中，所述第一半导体鳍的所述向外成锥形的侧壁中的所述一个侧壁以相对于垂直大于5度的角度成锥形，所述栅极端盖隔离结构的所述第一基本垂直的侧壁以相对于垂直零度到小于5度范围中的角度向内成锥形，所述第二半导体鳍的所述向外成锥形的侧壁中的所述一个侧壁以相对于垂直大于5度的角度成锥形，并且所述栅极端盖隔离结构的所述第二基本垂直的侧壁以相对于垂直零度到小于5度范围中的角度向内成锥形。
12.一种计算装置，包括：
板；以及
耦合到所述板的部件，所述部件包括集成电路结构，所述集成电路结构包括：
半导体鳍，所述半导体鳍具有沿所述半导体鳍的长度的侧壁，每个侧壁从所述半导体鳍的顶部朝向所述半导体鳍的底部向外成锥形；以及
栅极端盖隔离结构，所述栅极端盖隔离结构与所述半导体鳍间隔开并且具有平行于所述半导体鳍的所述长度的长度，所述栅极端盖隔离结构具有基本垂直的侧壁，所述基本垂直的侧壁横向面向所述半导体鳍的所述向外成锥形的侧壁中的一个侧壁。
13.根据权利要求12所述的计算装置，还包括：
耦合到所述板的存储器。
14.根据权利要求12或13所述的计算装置，还包括：
耦合到所述板的通信芯片。
15.根据权利要求12或13所述的计算装置，还包括：
耦合到所述板的相机。
16.根据权利要求12或13所述的计算装置，还包括：
耦合到所述板的电池。
17.根据权利要求12或13所述的计算装置，还包括：
耦合到所述板的天线。
18.根据权利要求12或13所述的计算装置，其中，所述部件是封装集成电路管芯。
19.根据权利要求12或13所述的计算装置，其中，所述部件选自由处理器、通信芯片和数字信号处理器构成的组。
20.根据权利要求12或13所述的计算装置，其中，所述计算装置选自由移动电话、膝上型计算机、台式计算机、服务器和机顶盒构成的组。
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