CN116314191A - 具有落在电介质锚点上的金属栅极插塞的集成电路结构 - Google Patents

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M·K·哈兰
T·加尼
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Abstract

描述了具有落在电介质锚点上的金属栅极插塞的集成电路结构，以及制作具有落在电介质锚点上的金属栅极插塞的集成电路结构的方法。例如，一种集成电路结构包括在浅沟槽隔离（STI）结构中的子鳍片。多个水平堆叠的纳米线在所述子鳍片之上。栅极电介质材料层在所述水平堆叠的纳米线周围。栅极电极结构在所述栅极电介质材料层之上。电介质结构与所述多个水平堆叠的纳米线横向间隔开，所述电介质结构具有在所述STI结构的最上表面下方的最下表面。电介质栅极插塞在所述电介质结构上。

Description

具有落在电介质锚点上的金属栅极插塞的集成电路结构
技术领域
本公开的实施例处于集成电路结构和处理的领域中，并且特别地处于具有落在电介质锚点上的金属栅极插塞的集成电路结构和制作具有落在电介质锚点上的金属栅极插塞的集成电路结构的方法的领域中。
背景技术
对于过去几十年，集成电路中的特征的缩放已成为在不断增长的半导体产业后面的驱动力。缩放至越来越小的特征能够实现在半导体芯片的受限占用空间（real estate）上的功能单元的增加的密度。例如，缩小晶体管尺寸允许在芯片上并入增加的数量的存储器或逻辑装置，从而适合于制作具有增加的容量的产品。然而，对不断增加的容量的驱动并非没有问题。优化每个装置的性能的必要性变得越来越重要。
在集成电路装置的制造中，随着装置尺寸持续缩小，多栅极晶体管（诸如，三栅极晶体管）已变得更加普遍。在传统工艺中，通常在块硅衬底或绝缘体上硅衬底上制作三栅极晶体管。在一些实例中，由于块硅衬底的较低的成本并且因为块硅衬底能够实现不太复杂的三栅极制作工艺，所以块硅衬底是优选的。在另一方面，当微电子装置尺寸缩放到10纳米（nm）节点以下时保持迁移率改进和短沟道控制在装置制作方面提供挑战。用于制作装置的纳米线提供改进的短沟道控制。
然而，缩放多栅极和纳米线晶体管并非没有后果。随着微电子电路的这些基本构件（building block）的尺寸减小，并且随着在给定区域中制作的基本构件的绝对数量增加，关于用于对这些构件进行图案化的平版印刷工艺的约束已变得压倒性的。特别地，在半导体堆中图案化的特征的最小尺寸（临界尺寸）和在这种特征之间的间隔之间可存在折衷。
附图说明
图1A-图1N示出根据本公开的实施例的表示制造集成电路结构的方法中的各种操作的横截面视图，所述集成电路结构具有落在电介质锚点上的金属栅极插塞。
图2示出根据本公开的实施例的集成电路结构的横截面视图，所述集成电路结构具有落在电介质锚点上的金属栅极插塞蚀刻。
图3示出根据本公开的实施例的集成电路结构的横截面视图，所述集成电路结构具有落在电介质锚点上的金属栅极插塞。
图4示出根据本公开的另一实施例的另一集成电路结构的横截面视图，所述另一集成电路结构具有落在电介质锚点上的金属栅极插塞。
图5示出具有纳米线和切割金属栅极电介质插塞的集成电路结构的横截面视图。
图6示出根据本公开的实施例的具有纳米线和切割金属栅极电介质插塞的集成电路结构的横截面视图。
图7A-7J示出根据本公开的实施例的在制作全环绕栅极集成电路结构的方法中的各种操作的横截面视图。
图8示出根据本公开的实施例的沿栅极线所获得的非平面集成电路结构的横截面视图。
图9示出通过非栅极切割着陆结构架构的纳米线和鳍片获得的横截面视图。
图10示出根据本公开的实施例的栅极切割着陆结构架构的横截面视图。
图11A示出根据本公开的实施例的基于纳米线的集成电路结构的三维横截面视图。
图11B示出根据本公开的实施例的沿a-a'轴所获得的图11A的基于纳米线的集成电路结构的源极或漏极横截面视图。
图11C示出根据本公开的实施例的沿b-b'轴所获得的图11A的基于纳米线的集成电路结构的沟道横截面视图。
图12示出根据本公开的实施例的一个实现的计算装置。
图13示出包括本公开的一个或多个实施例的插入器。
具体实施方式
描述具有落在电介质锚点上的金属栅极插塞的集成电路结构和制作具有落在电介质锚点上的金属栅极插塞的集成电路结构的方法。在下面的描述中，阐述许多特定细节（诸如，特定集成和材料体系），以便提供对本公开的实施例的彻底的理解。对于本领域技术人员而言将会清楚的是，可在没有这些特定细节的情况下实施本公开的实施例。在其它实例中，公知特征（诸如，集成电路设计布局）未被详细地描述以免不必要地模糊本公开的实施例。另外，要理解，附图中示出的各种实施例是说明性表示并且不必要地按照比例绘制。
某些术语也可仅为了参考的目的而被用在下面的描述中，并且因此，不旨在是限制性的。例如，诸如“上”、“下”、“在......上方”和“在......下方”的术语指代所参照的附图中的方向。诸如“前面”、“后面”、“后部”和“侧面”的术语描述在一致但任意的参照系内的部件的各部分的取向和/或位置，这通过参照描述所讨论的部件的文本和关联的附图而变得清楚。这种术语可包括以上明确地提及的词语、其派生词和类似含义的词语。
在本文中描述的实施例可涉及前段制程（FEOL）半导体处理和结构。FEOL是集成电路（IC）制作的第一部分，其中个体装置（例如，晶体管、电容器、电阻器等）在半导体衬底或层中被图案化。FEOL通常覆盖一切，直至（但不包括）金属互连层的沉积。在最后的FEOL操作之后，结果通常是具有隔离的晶体管（例如，没有任何导线）的晶片。
在本文中描述的实施例可涉及后段制程（BEOL）半导体处理和结构。BEOL是IC制作的第二部分，其中个体装置（例如，晶体管、电容器、电阻器等）是与晶片上的布线（例如，一个或多个金属化层）互连。BEOL包括接触器、绝缘层（电介质）、金属层级和用于芯片到封装连接的接合位置。在制作阶段的BEOL部分中，形成接触器（焊盘）、互连导线、过孔和电介质结构。对于现代IC工艺，可在BEOL中添加超过10个金属层。
以下描述的实施例可适用于FEOL处理和结构，适用于BEOL处理和结构，或者既适用于FEOL处理和结构又适用于BEOL处理和结构。特别地，虽然可使用FEOL处理场景来示出示例性处理方案，但这种方案也可适用于BEOL处理。同样地，虽然可使用BEOL处理场景来示出示例性处理方案，但这种方案也可适用于FEOL处理。
在本文中描述的一个或多个实施例涉及自对准锚点的形成，以提高栅极端对端工艺裕度。在本文中描述的一个或多个实施例涉及具有切割栅极的集成电路结构，所述切割栅极具有减小的纵横比（例如相对较短）的切割/插塞。在本文中描述的一个或多个实施例涉及用于栅极端对端隔离的切割功函数金属。在本文中描述的一个或多个实施例涉及具有用于栅极端对端隔离的切割功函数金属的全环绕栅极装置。要理解，除非另外指示，否则在本文中对纳米线的参考能够指示纳米线或纳米带。在本文中描述的一个或多个实施例涉及具有用于栅极端对端隔离的切割功函数金属的FinFET结构。
为了提供上下文，在较小端盖和窄的端对端设计要求的情况下，高纵横比栅极插塞蚀刻可能是困难的。现有技术发展水平需要提高的工艺能力和控制，以支持高级技术定义，但这可能需要蚀刻/工具创新。高纵横比蚀刻对于蚀刻化学来说可能是根本性的挑战。
根据本公开的一个或多个实施例，描述了在通道或端对端插塞中间形成自对准锚点（壁）以用于着陆。本文描述的实施例可适用于（i）金属栅极沉积之前的端对端插塞蚀刻和/或（ii）金属栅极沉积之后的端对端插塞蚀刻。
可以实现一个或多个实施例来放宽对端对端插塞蚀刻工艺的要求，从而确保更好的工艺控制和更高的产量。栅极中鳍片切割的线端TEM可以展示栅极插塞下的自对准壁或锚点的实现。在一个实施例中，锚点只位于栅极内部。在一个实施例中，栅极间隔物和接触轨没有相关联的锚点。
为了提供进一步的上下文，为了减小未来或缩放技术节点中的基元高度，栅极端盖和栅极切割尺寸都需要缩小。随着纵横比增加，深栅极切割可能具有挑战性。另外，在栅极金属填充之前的栅极切割能够限制可用于功函数的有效端盖，并且能够对于更严格空间中的金属填充能力变得具有挑战性。
根据本公开的一个或多个实施例，应对上述问题，在完成栅极电介质和功函数金属沉积和图案化之后实现金属栅极切割工艺。金属栅极工艺可以落在凸出的栅极切割着陆结构或电介质锚点上，使得栅极切割深度相对于穿过栅极堆叠的整个高度的栅极切割而被减小。
作为示例性处理方案，图1A-图1N示出根据本公开的实施例的表示制作集成电路结构的方法中的各种操作的横截面视图，所述集成电路结构具有落在电介质锚点上的金属栅极插塞。图2示出根据本公开的实施例的集成电路结构的横截面视图，所述集成电路结构具有落在电介质锚点上的金属栅极插塞。将领会，所描述和示出的实施例也可适用于代替纳米线堆叠的鳍片结构。
参考图1A，示出在浅沟槽隔离（STI）形成之后的鳍片切割。起始结构100包括诸如硅衬底之类的衬底102，衬底102具有穿过诸如氧化硅或氧化硅隔离结构之类的隔离结构106凸出的子鳍片104。鳍片108形成在子鳍片104中的对应子鳍片上。在一个实施例中，每个鳍片108包括多个纳米线110，诸如硅纳米线。每个鳍片108还包括与多个纳米线110交替的牺牲材料112，例如硅锗。
参考图1B，示出在锚点间隔物沉积以限定端盖之后的鳍片切割。与图1A的起始结构100共形地形成牺牲间隔物材料114，诸如碳基材料。
参考图1C，示出在锚点间隔物蚀刻之后的鳍片切割。牺牲间隔物材料114被各向异性地蚀刻以形成图案化的牺牲间隔物材料部分114A。每个牺牲间隔物材料部分114A位于鳍片108中的对应鳍片上。
参考图1D，示出在牺牲材料填充之后用于锚点形成的鳍片切割。牺牲硬掩模材料116例如通过沉积和平坦化工艺而被形成在相邻的图案化牺牲间隔物材料部分114A之间。
参考图1E，示出在锚点间隔物沉积之后的鳍片切割。在图1D的结构上形成额外材料118，诸如图案化牺牲间隔物材料部分114A的额外材料。然后在所得结构上形成间隔物形成材料120，诸如氮化硅。
参考图1F，示出在伪栅极图案化之后的栅极之间的鳍片切割。额外材料118、图案化牺牲间隔物材料部分114A和间隔物形成材料120被图案化以有效地形成其间具有间隔（进入和离开页面）的伪栅极结构，如由图1F的虚线所指示的。
参考图1G，示出在栅极间隔物沉积之后的栅极之间的鳍片切割。在图1F的结构上形成栅极间隔物材料122，诸如氮化硅材料。
参考图1H，示出在图1G的栅极间隔物沉积之后的穿过伪栅极的鳍片切割，以指示不同位置的外观。
参考图1I，示出在部分伪栅极去除之后的鳍片切割栅极。额外材料118和图案化的牺牲间隔物材料部分114A的组合例如通过蚀刻工艺而凹陷，以形成凹陷的伪栅极结构124。所述凹陷暴露出牺牲硬掩模材料116的顶部，并暴露出栅极间隔物材料122的上部（例如，如进入页面所示的）。
参考图1J，示出牺牲锚点去除之后的栅极中的鳍片切割。牺牲硬掩模材料116被去除。在一个实施例中，如图所描绘的，牺牲硬掩模材料116的去除在隔离结构106中形成了沟槽126。在其它实施例中，不向隔离结构106中形成沟槽。
参考图1K，示出在锚点电介质填充之后的栅极中的鳍片切割。在图1J的结构上形成锚点形成材料128，诸如氧化硅或二氧化硅材料。
参考图1L，示出锚点凹陷之后的栅极中的鳍片切割。锚点形成材料128例如通过蚀刻工艺而凹陷，以形成电介质锚点130。
参考图1M，示出锚点间隔物去除之后的栅极中的鳍片切割。凹陷的伪栅极结构124在其用于限定电介质锚点130的位置之后被去除。
参考图1N，示出在高k电介质沉积之后的栅极中的鳍片切割。牺牲材料112从沟道区域（栅极下）中的鳍片108去除，以释放纳米线110。然后在释放的纳米线108上形成栅极电介质材料132，诸如高k栅极电介质材料。
参考图2，示出在金属栅极沉积和端对端插塞蚀刻之后的栅极中的鳍片切割。在图1N的结构上形成栅极电极结构134，诸如含金属层的堆叠。将领会，图1N中所示的栅极间隔物122将位于栅极电极结构134的任一侧（即，进入和离开页面）。然后在栅极电极结构134中并可能向栅极电介质材料132中制作栅极切割136，以提供结构200。
后续处理可以涉及填充栅极切割136以形成栅极插塞，例如，以提供落在电介质锚点上的金属栅极插塞。在一个实施例中，对落在电介质锚点上的栅极插塞的描述是指包括形成在电介质锚点上的栅极电介质层（例如，132）上或向其中形成的栅极插塞的结构。在另一实施例中，对落在电介质锚点上的栅极插塞的描述是指包括与电介质锚点直接接触而形成的栅极插塞的结构。在后一实施例的一个示例中，完全穿过电介质锚点上的栅极电介质层（例如，132）而形成栅极插塞。在后一实施例的另一示例中，栅极电介质层没有形成在电介质锚点上。
在另一方面中，栅极插塞可以是对准的（例如，图3）或者可以不是自对准的（例如，图4）。在任一情况下，在实施例中，锚点位于两个晶体管的中间。
在一个示例中，图3示出根据本公开的实施例的集成电路结构的横截面视图，所述集成电路结构具有落在电介质锚点上的金属栅极插塞。将领会，所描述和示出的实施例也可适用于代替纳米线堆叠的鳍片结构。
参考图3，集成电路结构300包括在隔离结构306中具有子鳍片304的衬底302。纳米线堆叠312在每个子鳍片304上。栅极电介质层314在纳米线堆叠312周围。电介质锚点310位于两个纳米线堆叠312之间。如所描绘的，栅极电介质层314还可以在电介质锚点310上。栅极电极316在栅极电介质层314上。栅极切割插塞318位于栅极电极316的两个部分之间。在一个实施例中，如所描绘的，栅极切割插塞318与电介质锚点310垂直对准。
在实施例中，电介质锚点310具有位于隔离结构306的最上表面下方的最下表面。在其它实施例中，电介质锚点310具有位于纳米线堆叠312的最上表面下方的最上表面。在其它实施例中，电介质锚点310具有与纳米线堆叠312的最上表面共面或在其上方的最上表面。
在另一示例中，图4示出根据本公开的另一实施例的另一集成电路结构的横截面视图，所述另一集成电路结构具有落在电介质锚点上的金属栅极插塞。将领会，所描述和示出的实施例也可适用于代替纳米线堆叠的鳍片结构。
参考图4，集成电路结构400包括在隔离结构406中具有子鳍片404的衬底402。纳米线堆叠412在每个子鳍片404上。栅极电介质层414在纳米线堆叠412周围。电介质锚点410位于两个纳米线堆叠412之间。如所描绘的，栅极电介质层414还可以在电介质锚点410上。栅极电极416在栅极电介质层414上。栅极切割插塞418位于栅极电极416的两个部分之间。在一个实施例中，如所描绘的，栅极切割插塞418不与电介质锚点410垂直对准（即，偏离电介质锚点410）。
在实施例中，电介质锚点410具有位于隔离结构406的最上表面下方的最下表面。在其它实施例中，电介质锚点410具有位于纳米线堆叠412的最上表面下方的最上表面。在其它实施例中，电介质锚点410具有与纳米线堆叠412的最上表面共面或在其上方的最上表面。
再次参考图3和图4，根据本公开的实施例，集成电路结构300或400包括浅沟槽隔离（STI）结构306或406中的子鳍片304或404。多个水平堆叠的纳米线312或412在子鳍片304或404上。栅极电介质材料层314或414在水平堆叠的纳米线周围。栅极电极结构316或416位于栅极电介质材料层314或414上。电介质结构310或410与多个水平堆叠的纳米线312或412横向间隔开。如图3和图4中所描绘的，在一个实施例中，电介质结构310或410具有位于STI结构306或406的最上表面下方的最下表面。电介质栅极插塞318或418在电介质结构310或410上。
在实施例中，如图3和图4中所描绘的，电介质结构310或410具有位于多个水平堆叠的纳米线312或412的最上表面下方的最上表面。在其它实施例中，电介质结构310或410具有与多个水平堆叠的纳米线312或412的最上表面共面或在其上方的最上表面。
在实施例中，如图3中所描绘的，电介质栅极插塞318与电介质结构310垂直重叠。在另一实施例中，如图4中所描绘的，电介质栅极插塞418垂直偏离电介质结构410。
在实施例中，栅极电介质材料层314或414是高k栅极电介质层。在实施例中，栅极电极结构316或416包括功函数金属层和导电栅极填充材料。
在一个实施例中，如图3和图4中所描绘的，栅极电介质材料层314或414不沿着电介质栅极插塞318或418的侧面。在一个这样的实施例中，如图3和图4中所描绘的，栅极电极结构316或416与电介质栅极插塞318或418的侧面接触。
在另一方面，实现本文所述方法的优点可以包括用于栅极隔离的减小深度的栅极切割。用于实现在本文中描述的方案的优点还能够包括所谓的“插塞后置（plug-last）”方案，其结果是栅极电介质层（诸如，高k栅极电介质层）不沉积在栅极插塞侧壁上，有效地为功函数金属沉积节省另外的空间。相比之下，金属栅极填充材料能够在所谓的传统“插塞先置（plug-first）”方案期间夹在插塞和鳍片之间。用于金属填充的空间能够由于后一方案中的插塞配准不良而更窄，并且能够在金属填充期间导致空隙。在本文中描述的实施例中，使用“插塞后置”方案，功函数金属沉积能够是无缝的（例如，无空隙）。
根据本公开的一个或多个实施例，集成电路结构在电介质栅极插塞和栅极金属之间具有干净的界面。要理解，许多实施例能够受益于在本文中描述的方案，诸如插塞后置方案。例如，金属栅极切割可被实现以用于FinFET装置。能够对全环绕栅极（GAA）装置实现金属栅极切割方案。
作为不包括栅极切割着陆结构的比较性示例，图5示出具有纳米线和切割金属栅极电介质插塞的集成电路结构的横截面视图。
参照图5，集成电路结构550包括子鳍片552，子鳍片552具有在浅沟槽隔离（STI）结构554上方凸出的部分。多个水平堆叠的纳米线555在子鳍片552之上。栅极电介质材料层556（诸如，高k栅极电介质层）在子鳍片552的凸出部分之上，在STI结构554之上，并且包围水平堆叠的纳米线555。要理解，虽然未描绘，但子鳍片552的氧化部分可在子鳍片552的凸出部分和栅极电介质材料层556之间，并且在水平堆叠的纳米线555和栅极电介质材料层556之间，并且可与栅极电介质材料层556一起被包括以形成栅极电介质结构。导电栅极层558（诸如，功函数金属层）在栅极电介质材料层556之上，并且可直接在栅极电介质材料层556上，如所描绘的。导电栅极填充材料560在导电栅极层558之上，并且可直接在导电栅极层558上，如所描绘的。电介质栅极盖562在导电栅极填充材料560上。电介质栅极插塞564沿侧向与子鳍片552和所述多个水平堆叠的纳米线555分隔开，并且在STI结构554上但不穿透STI结构554。然而，栅极电介质材料层556和导电栅极层558不沿着电介质栅极插塞564的侧面。替代地，导电栅极填充材料560与电介质栅极插塞564的侧面接触。作为结果，电介质栅极插塞564与子鳍片552和所述多个水平堆叠的纳米线555的组合之间的区域包括仅一层栅极电介质材料层556和仅一层导电栅极层558，减缓在结构550的这种严格区域中的空间约束。
再次参照图5，在实施例中，在形成栅极电介质材料层556、导电栅极层558和导电栅极填充材料560之后，形成电介质栅极插塞564。作为结果，栅极电介质材料层556和导电栅极层558不沿着电介质栅极插塞564的侧面形成。在实施例中，电介质栅极插塞564具有与电介质栅极盖562的最上面表面共面的最上面表面，如所描绘的。在未描绘的另一实施例中，不包括电介质栅极盖562，并且例如沿着平面580，电介质栅极插塞564具有与导电栅极填充材料560的最上面表面共面的最上面表面。
与图5形成对照，作为包括栅极切割着陆结构的示例，图6示出根据本公开的实施例的具有纳米线和切割金属栅极电介质插塞的集成电路结构的横截面视图。
参照图6，集成电路结构650包括子鳍片652，子鳍片652具有在浅沟槽隔离（STI）结构654上方凸出的部分。多个水平堆叠的纳米线655在子鳍片652之上。栅极端盖结构653（诸如，自对准栅极端盖结构）在STI结构654上但不穿透STI结构654，并且沿侧向与子鳍片652和所述多个水平堆叠的纳米线655分隔开。在其它实施例中，栅极端盖结构653可被锚定在STI中，诸如上文关联于图3所描述的。栅极电介质材料层656（诸如，高k栅极电介质层）在子鳍片652的凸出部分之上，在STI结构654之上，沿着栅极端盖结构653的侧面，并且包围水平堆叠的纳米线655。要理解，虽然未描绘，但子鳍片652的氧化部分可在子鳍片652的凸出部分和栅极电介质材料层656之间，并且在水平堆叠的纳米线655和栅极电介质材料层656之间，并且可与栅极电介质材料层656一起被包括以形成栅极电介质结构。导电栅极层658（诸如，功函数金属层）在栅极电介质材料层656之上，并且可直接在栅极电介质材料层656上，如所描绘的。导电栅极填充材料660在导电栅极层658之上，并且可直接在导电栅极层658上，如所描绘的。电介质栅极盖662在导电栅极填充材料660上。电介质栅极插塞664在栅极端盖结构653上。然而，栅极电介质材料层656和导电栅极层658不沿着电介质栅极插塞664的侧面。替代地，导电栅极填充材料660与电介质栅极插塞664的侧面接触。
再次参照图6，在实施例中，在形成栅极电介质材料层656、导电栅极层658和导电栅极填充材料660之后，形成电介质栅极插塞664。作为结果，栅极电介质材料层656和导电栅极层658不沿着电介质栅极插塞664的侧面形成。在实施例中，电介质栅极插塞664具有与电介质栅极盖662的最上面表面共面的最上面表面，如所描绘的。在未描绘的另一实施例中，不包括电介质栅极盖662，并且例如沿着平面680，电介质栅极插塞664具有与导电栅极填充材料660的最上面表面共面的最上面表面。将领会，根据一个实施例，栅极端盖结构653被描绘为具有在STI结构654的最上表面上的最下表面。在其它实施例中，栅极端盖结构653具有在STI结构654的最上表面下方的最下表面，诸如上文关联于图2、图3和图4所描述的。
在实施例中，金属功函数能够是：（a）NMOS和PMOS中的相同金属系统，（b）NMOS和PMOS之间的不同金属系统，和/或（c）单一材料或多层金属（例如：W、TiN、TixAlyCz、TaN、Mo、MoN）。在实施例中，金属切割蚀刻化学物质包括：含氯或含氟蚀刻剂，具有可能另外的、提供钝化的含碳或含硅成分。
要理解，在本文中描述的实施例还能够包括其它实现，诸如具有各种宽度、厚度和/或材料（包括但不限于Si和SiGe）的纳米线和/或纳米带。例如，可使用III-V族材料。
要理解，在特定实施例中，纳米线或纳米带或牺牲中间层可包括硅。如自始至终所使用，硅层可被用于描述硅材料，所述硅材料包括非常大量的硅（如果并非全部是硅）。然而，要理解，实际上，100%纯Si可能难以形成，并且因此，能够包括很小百分比的碳、锗或锡。这种杂质可在Si的沉积期间被包括作为不可避免的杂质或成分，或者可在沉积后处理期间在扩散时“污染”Si。如此，在本文中描述的涉及硅层的实施例可包括硅层，所述硅层包含相对小量（例如，“杂质”水平）的非Si原子或物质，诸如Ge、C或Sn。要理解，在本文中所述的硅层可以是未掺杂的，或者可掺杂有掺杂物原子，诸如硼、磷或砷。
要理解，在特定实施例中，纳米线或纳米带或牺牲中间层可包括硅锗。如自始至终所使用，硅锗层可被用于描述包括大部分的硅和锗二者（诸如至少5%的二者）的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约60%锗和大约40%硅（Si40Ge60）。在其它实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大约30%锗和大约70%硅（Si70Ge30）。要理解，实际上，100%纯硅锗（通常称为SiGe）可能难以形成，并且因此，能够包括很小百分比的碳或锡。这种杂质可在SiGe的沉积期间被包括作为不可避免的杂质或成分，或者可在沉积后处理期间在扩散时“污染”SiGe。如此，在本文中描述的涉及硅锗层的实施例可包括硅锗层，所述硅锗层包含相对小量（例如，“杂质”水平）的非Ge和非Si原子或物质，诸如碳或锡。要理解，在本文中所述的硅锗层可以是未掺杂的，或者可掺杂有掺杂物原子，诸如硼、磷或砷。
以下描述各种装置和处理方案，所述各种装置和处理方案可被用于制作能够与落在电介质锚点上的金属栅极插塞集成的装置。要理解，示例性实施例未必一定需要描述的所有特征，或者可包括比描述的特征多的特征。例如，可通过替换栅极沟槽来执行纳米线释放处理。以下描述这种释放工艺的示例。另外，在另一方面，由于图案化复杂性，后端（BE）互连缩放能够导致更低的性能和更高的制造成本。在本文中描述的实施例可被实现以便能够实现纳米线晶体管的前侧和背面互连集成。在本文中描述的实施例可提供用于实现相对较宽的互连间距的方案。结果可以是改进的产品性能和更低的图案化成本。实施例可被实现以便能够实现具有低功率和高性能的缩放的纳米线或纳米带晶体管的健壮功能。
在本文中描述的一个或多个实施例涉及使用部分源极或漏极（SD）和不对称沟槽接触（TCN）深度的纳米线或纳米带晶体管的双外延（EPI）连接。在实施例中，通过形成部分地利用SD外延填充的纳米线/纳米带晶体管的源极-漏极开口来制作集成电路结构。所述开口的其余部分利用导电材料来填充。在源极或漏极侧之一上的深沟槽形成能够实现与背面互连层的直接接触。
作为用于制作全环绕栅极集成电路结构的全环绕栅极装置的示例性工艺流程，图7A-7J示出根据本公开的实施例的在制作全环绕栅极集成电路结构的方法中的各种操作的横截面视图。
参照图7A，制作集成电路结构的方法包括形成起始堆，所述起始堆包括在鳍片702（诸如，硅鳍片）上方的交替的牺牲层704和纳米线706。纳米线706可被称为纳米线的垂直布置。保护盖708可被形成在交替的牺牲层704和纳米线706上方，如所描绘的。松弛缓冲层752和缺陷修改层750可被形成在交替的牺牲层704和纳米线706下面，也如所描绘的。
参照图7B，栅极堆710被形成在水平纳米线706的垂直布置之上。通过去除牺牲层704的各部分以提供凹入牺牲层704'和腔712，随后释放水平纳米线706的垂直布置的各部分，如图7C中所描绘的。
要理解，图7C的结构可被制作至完成，而不首先执行以下描述的深度蚀刻和不对称接触处理。在任一情况（例如，具有或没有不对称接触处理）下，在实施例中，制作工艺涉及使用工艺方案，所述工艺方案提供具有外延小块（nub）的全环绕栅极集成电路结构，所述外延小块可以是垂直分立源极或漏极结构。
参照图7D，上栅极分隔物714被形成在栅极结构710的侧壁。腔分隔物716在上栅极分隔物714下面被形成在腔712中。深沟槽接触蚀刻随后被可选地执行以形成沟槽718并且形成凹入纳米线706'。图案化的松弛缓冲层752'和图案化的缺陷修改层750'也可存在，如所描绘的。
牺牲材料720随后被形成在沟槽718中，如图7E中所描绘的。在其它工艺方案中，可使用隔离沟槽底部或硅沟槽底部。
参照图7F，第一外延源极或漏极结构（例如，左手特征722）被形成在水平纳米线706'的垂直布置的第一端。第二外延源极或漏极结构（例如，右手特征722）被形成在水平纳米线706'的垂直布置的第二端。在实施例中，如所描绘的，外延源极或漏极结构722是垂直分立源极或漏极结构，并且可被称为外延小块。
层间电介质（ILD）材料724随后被形成在栅极电极710的侧面并且与源极或漏极结构722相邻，如图7G中所描绘的。参照图7H，替换栅极工艺被用于形成永久栅极电介质728和永久栅极电极726。ILD材料724随后被去除，如图7I中所描绘的。牺牲材料720随后从源极漏极位置之一（例如，右手侧）被去除以形成沟槽732，但不从源极漏极位置中的另一个位置被去除以形成沟槽730。
参照图7J，第一导电接触结构734被形成为耦合到第一外延源极或漏极结构（例如，左手特征722）。第二导电接触结构736被形成为耦合到第二外延源极或漏极结构（例如，右手特征722）。与第一导电接触结构734相比，第二导电接触结构736沿着鳍片702被形成得更深。在实施例中，虽然在图7J中未描绘，但所述方法还包括：在鳍片702的底部形成第二导电接触结构736的暴露表面。导电接触器可包括接触电阻减小层和主接触电极层，其中示例能够包括Ti、Ni、Co（用于前者，并且W、Ru、Co用于后者。）。
在实施例中，与第一导电接触结构734相比，第二导电接触结构736沿着鳍片702更深，如所描绘的。在一个这种实施例中，第一导电接触结构734不沿着鳍片702，如所描绘的。在未描绘的另一这种实施例中，第一导电接触结构734部分地沿着鳍片702。
在实施例中，第二导电接触结构736沿着整个鳍片702。在实施例中，虽然未描绘，但在鳍片702的底部通过背面衬底去除工艺而被暴露的情况下，第二导电接触结构736在鳍片702的底部具有暴露表面。
在实施例中，能够结合落在电介质锚点上的金属栅极插塞的切割金属栅极方法（诸如关联于图1A-图1N、图2、图3、图4和图6所描述的方法）来形成图7J的结构或图7A-7J的相关结构。
在另一方面，为了能够实现接近（access to）一对不对称源极和漏极接触结构中的两个导电接触结构，可使用前侧结构制作方案的背面显露来制作在本文中描述的集成电路结构。在一些示例性实施例中，晶体管或其它装置结构的背面的显露牵涉（entail）晶片级背面处理。与传统TSV类型技术相比，可按照装置基元的密度以及甚至在装置的子区域内执行在本文中所述的晶体管的背面的显露。另外，晶体管的背面的这种显露可被执行以去除在前侧装置处理期间在其上安放装置层的施主衬底的基本上全部。如此，由于在晶体管的背面的显露之后的装置基元中的半导体的厚度可能仅为数十或数百纳米，微米深的TSV变得不必要。
在本文中描述的显露技术可以能够实现从“自下而上”装置制作到“从中心向外”制作的范式转变，其中“中心”是在前侧制作中采用、从背面显露并且在背面制作中再次采用的任何层。装置结构的前侧和显露的背面的处理都可应对当主要依赖于前侧处理时与制作3D IC关联的许多挑战。
晶体管的背面的显露方案可例如被用于去除施主-主（donor-host）衬底组件的载流子层和中间层的至少一部分。工艺流程开始于施主-主衬底组件的输入。施主-主衬底中的载流子层的厚度被抛光（例如，CMP），和/或利用湿法或干法（例如，等离子体）蚀刻工艺来蚀刻。可采用已知适合于载流子层的组分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载流子层是IV族半导体（例如，硅）的情况下，可采用已知适合于削薄该半导体的CMP浆料。同样地，还可采用已知适合于削薄IV族半导体的任何湿蚀刻剂或等离子体蚀刻工艺。
在一些实施例中，在以上处理之前，沿着基本上平行于中间层的断裂面劈裂载流子层。劈裂或断裂工艺可被用于去除载流子层的大部分作为块体，减小去除载流子层所需的抛光或蚀刻时间。例如，在载流子层在厚度方面是400-900 μm的情况下，可通过实施已知促进晶片级断裂的任何毯式注入来劈掉100-700 μm。在一些示例性实施例中，轻元素（例如，H、He或Li）被注入到在其中期望断裂面的载流子层内的均匀目标深度。在这种劈裂工艺之后，施主-主衬底组件中剩余的载流子层的厚度可随后被抛光或蚀刻以完成去除。替代地，在载流子层未断裂的情况下，研磨、抛光和/或蚀刻操作可被用于去除载流子层的更大厚度。
接下来，检测中间层的暴露。检测被用于识别当施主衬底的背面表面已前进到几乎装置层时的点。可实施已知适合于检测在用于载流子层和中间层的材料之间的过渡的任何端点检测技术。在一些实施例中，一个或多个端点准则基于检测在抛光或蚀刻执行期间的施主衬底的背面表面的光学吸收或发射方面的变化。在一些其它实施例中，端点准则与在施主衬底背面表面的抛光或蚀刻期间的副产品的光学吸收或发射方面的变化关联。例如，与载流子层蚀刻副产品关联的吸收或发射波长可作为载流子层和中间层的不同组分的函数而变化。在其它实施例中，端点准则与在抛光或蚀刻施主衬底的背面表面的副产品中的物质质量方面的变化关联。例如，处理的副产品可通过四极质量分析器而被采样，并且在物质质量方面的变化可与载流子层和中间层的不同组分相关。在另一示例性实施例中，端点准则与在施主衬底的背面表面和与施主衬底的背面表面接触的抛光表面之间的摩擦方面的变化关联。
中间层的检测可被增强，其中相对于中间层，去除工艺对于载流子层而言是选择性的，因为可通过载流子层和中间层之间的蚀刻速度差异（delta）来缓解载流子去除工艺中的非均匀性。如果研磨、抛光和/或蚀刻操作按照足够低于去除载流子层的速度的速度来去除中间层，则检测甚至可被跳过。如果未采用端点准则，如果中间层的厚度对于蚀刻的选择性而言是足够的，则预定固定持续时间的研磨、抛光和/或蚀刻操作可停止在中间层材料上。在一些示例中，载流子蚀刻速度：中间层蚀刻速度是3：1-10：1或更多。
在暴露中间层时，中间层的至少一部分可被去除。例如，中间层的一个或多个部件层可被去除。中间层的厚度可通过例如抛光而被均匀地去除。替代地，中间层的厚度可利用掩模或毯式蚀刻工艺而被去除。该工艺可采用与用于削薄载流子的抛光或蚀刻工艺相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在中间层为载流子去除工艺提供蚀刻停止的情况下，后一操作可采用相对于装置层的去除有利于中间层的去除的不同抛光或蚀刻工艺。在小于几百纳米的中间层厚度将要被去除的情况下，去除工艺可相对慢，针对跨晶片均匀性而被优化，并且与用于去除载流子层的去除工艺相比被更精确地控制。采用的CMP工艺可例如采用在半导体（例如，硅）和电介质材料（例如，SiO）之间提供非常高的选择性（例如，100：1-300：1或更高）的浆料，所述电介质材料（例如，SiO）包围装置层并且嵌入在中间层内例如作为相邻装置区域之间的电气隔离。
对于通过中间层的完全去除而显露装置层的实施例，背面处理可在装置层的暴露的背面或其中的特定装置区域上开始。在一些实施例中，背面装置层处理包括进一步抛光或湿法/干法蚀刻穿透安放在中间层和以前在装置层中制作的装置区域（诸如，源极或漏极区域）之间的装置层的厚度。
在载流子层、中间层或装置层背面利用湿法和/或等离子体蚀刻而凹入的一些实施例中，这种蚀刻可以是将显著非平面性或形貌赋予到装置层背面表面中的图案化蚀刻或在材料上选择性蚀刻。如以下进一步所述，图案化可在装置基元内（即，“基元内”图案化），或者可跨装置基元（即，“基元间”图案化）。在一些图案化蚀刻实施例中，中间层的至少部分厚度被用作背面装置层图案化的硬掩模。因此，掩模蚀刻工艺可以对应掩模装置层蚀刻为开端。
上述处理方案可导致施主-主衬底组件，所述施主-主衬底组件包括IC装置，所述IC装置显露中间层的背面、装置层的背面和/或装置层内的一个或多个半导体区域的背面和/或前侧金属化。这些显露的区域中的任何区域的另外的背面处理可随后在下游处理期间被执行。
要理解，从以上示例性处理方案产生的结构可按照相同或相似的形式被用于后续处理操作以完成装置制作，诸如PMOS和/或NMOS装置制作。作为完成的装置的示例，图8示出根据本公开的实施例的沿栅极线所获得的非平面集成电路结构的横截面视图。
参照图8，半导体结构或装置800包括沟槽隔离区域806内的非平面有源区域（例如，鳍片结构，包括凸出鳍片部分804和子鳍片区域805）。在实施例中，替代于实心鳍片，非平面有源区域在子鳍片区域805上方被分离成纳米线（诸如，纳米线804A和804B），如虚线所表示。在任一情况下，为了便于描述非平面集成电路结构800，非平面有源区域804在以下被称为凸出鳍片部分。在实施例中，子鳍片区域805还包括松弛缓冲层842和缺陷修改层840，如所描绘的。
栅极线808被安放在非平面有源区域（如果适用，则包括周围的纳米线804A和804B）的凸出部分804之上以及在沟槽隔离区域806的一部分之上。如图所示，栅极线808包括栅极电极850和栅极电介质层852。在一个实施例中，栅极线808还可包括电介质盖层854。从这个角度也看到栅极接触器814和上覆栅极接触过孔816以及上覆金属互连860，所述栅极接触器814、上覆栅极接触过孔816和上覆金属互连860全部被安放在层间电介质堆或层870中。从图8的角度也看到，在一个实施例中，栅极接触器814被安放在沟槽隔离区域806之上，但未被安放在非平面有源区域之上。在另一实施例中，栅极接触器814在非平面有源区域之上。
在实施例中，半导体结构或装置800是非平面装置，诸如但不限于fin-FET装置、三栅极装置、纳米带装置或纳米线装置。在这种实施例中，对应半导电沟道区域包括三维体，或被形成在三维体中。在一个这种实施例中，栅极线808的栅极电极堆至少包围所述三维体的顶表面和一对侧壁。
也如图8中所描绘的，在实施例中，界面880存在于凸出鳍片部分804和子鳍片区域805之间。界面880能够是掺杂子鳍片区域805和轻掺杂或未掺杂上鳍片部分804之间的过渡区域。在一个这种实施例中，每个鳍片是大约10纳米宽或更小，并且在子鳍片位置从相邻固态掺杂层可选地提供子鳍片掺杂物。在特定这种实施例中，每个鳍片小于10纳米宽。
虽然在图8中未描绘，但要理解，凸出鳍片部分804的源极或漏极区域或者与凸出鳍片部分804相邻的源极或漏极区域在栅极线808的任一侧上，即位于页面内和页面外。在一个实施例中，在源极或漏极位置中的凸出鳍片部分804的材料被去除，并且例如通过外延沉积而被另一半导体材料替换，以形成外延源极或漏极结构。源极或漏极区域可在沟槽隔离区域806的电介质层的高度以下延伸，即延伸到子鳍片区域805中。根据本公开的实施例，更重掺杂的子鳍片区域（即，在界面880下方的鳍片的掺杂部分）抑制通过块状半导体鳍片的这个部分的源极到漏极泄漏。在实施例中，源极和漏极区域具有关联的不对称源极和漏极接触结构，如以上与图7J相关联所述。
再次参照图8，在实施例中，鳍片804/805（和可能的纳米线804A和804B）包括晶体硅锗层，所述晶体硅锗层可掺杂有电荷载流子，诸如但不限于磷、砷、硼、镓或者其组合。
在实施例中，沟槽隔离区域806和自始至终描述的沟槽隔离区域（沟槽隔离结构或沟槽隔离层）可包括材料，所述材料适合于最终按照电气方式隔离永久栅极结构的各部分与下面的块状衬底或有助于隔离永久栅极结构的各部分与下面的块状衬底，或者隔离在下面的块状衬底内形成的有源区域，诸如隔离鳍片有源区域。例如，在一个实施例中，沟槽隔离区域806包括电介质材料，诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
栅极线808可包括栅极电极堆，所述栅极电极堆包括栅极电介质层852和栅极电极层850。在实施例中，栅极电极堆的栅极电极包括金属栅极，并且栅极电介质层包括高k材料。例如，在一个实施例中，栅极电介质层852包括材料，所述材料诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌或者其组合。另外，栅极电介质层852的一部分可包括由衬底鳍片804的顶部几层形成的天然氧化物层。在实施例中，栅极电介质层852包括上高k部分和包含半导体材料的氧化物的下部分。在一个实施例中，栅极电介质层852包括氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分。在一些实现中，栅极电介质的一部分是“U”形结构，所述“U”形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。
在一个实施例中，栅极电极层850包括金属层，所述金属层诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属氧化物。在特定实施例中，栅极电极层850包括形成在金属功函数设置层上方的非功函数设置填充材料。根据晶体管是将要成为PMOS晶体管还是将要成为NMOS晶体管，栅极电极层850可包括P型功函数金属或N型功函数金属。在一些实现中，栅极电极层850可包括两个或更多金属层的堆，其中一个或多个金属层是功函数金属层并且至少一个金属层是导电填充层。对于PMOS晶体管，可被用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、钨和导电金属氧化物，例如氧化钌。P型金属层将会能够实现形成具有大约4.9 eV和大约5.2 eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可被用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金和这些金属的碳化物，诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。N型金属层将会能够实现形成具有大约3.9 eV和大约4.2 eV之间的功函数的NMOS栅极电极。在一些实现中，栅极电极可包括“U”形结构，所述“U”形结构包括基本上平行于衬底的表面的底部部分和基本上垂直于衬底的顶表面的两个侧壁部分。在另一实现中，形成栅极电极的金属层中的至少一个可简单地是平面层，所述平面层基本上平行于衬底的顶表面并且不包括基本上垂直于衬底的顶表面的侧壁部分。在本公开的另外的实现中，栅极电极可包括U形结构和平面非U形结构的组合。例如，栅极电极可包括形成在一个或多个平面非U形层顶上的一个或多个U形金属层。
与栅极电极堆关联的分隔物可包括材料，所述材料适合于最终按照电气方式隔离永久栅极结构与相邻导电接触器（诸如，自对准接触器）或有助于隔离永久栅极结构与相邻导电接触器（诸如，自对准接触器）。例如，在一个实施例中，分隔物包括电介质材料，所述电介质材料诸如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。
栅极接触器814和上覆栅极接触过孔816可包括导电材料。在实施例中，接触器或过孔中的一个或多个包括金属物质。金属物质可以是纯金属（诸如，钨、镍或钴），或者可以是合金（诸如，金属-金属合金或金属-半导体合金（例如，诸如硅化物材料））。
在实施例（虽然未示出）中，形成基本上完全与已有栅极图案808对准的接触图案，同时消除了使用具有非常严格配准预算的平版印刷步骤。在实施例中，接触图案是垂直对称接触图案或诸如与图7J相关联所述的不对称接触图案。在其它实施例中，所有接触器是前侧连接的，并且不是不对称的。在一个这种实施例中，自对准方案能够实现使用本质上高度选择性湿法蚀刻（例如，相对于传统上实现的干法或等离子体蚀刻）来产生接触器开口。在实施例中，通过结合接触插塞平版印刷操作利用已有栅极图案来形成接触图案。在一个这种实施例中，该方案能够实现消除对如传统方案中所使用的、用于产生接触图案的另外关键平版印刷操作的需要。在实施例中，沟槽接触网格未被单独图案化，而是形成在多晶硅（栅极）线之间。例如，在一个这种实施例中，在栅极格栅图案化之后，但在栅极格栅切割之前，形成沟槽接触网格。
在实施例中，提供结构800涉及通过替换栅极工艺来制作栅极堆结构808。在这种方案中，伪栅极材料（诸如，多晶硅或氮化硅支柱材料）可被去除，并且被永久栅极电极材料替换。在一个这种实施例中，永久栅极电介质层也在这种工艺中被形成，而非从更早的处理进行（carry through）。在实施例中，伪栅极通过干法蚀刻或湿法蚀刻工艺而被去除。在一个实施例中，伪栅极包括多晶硅或非晶硅，并且利用干法蚀刻工艺（包括使用SF6）而被去除。在另一实施例中，伪栅极包括多晶硅或非晶硅，并且利用湿法蚀刻工艺（包括使用NH4OH水溶液或四甲基氢氧化铵）而被去除。在一个实施例中，伪栅极包括氮化硅，并且利用湿法蚀刻（包括磷酸水溶液）而被去除。
再次参照图8，半导体结构或装置800的布置将栅极接触器放置在隔离区域之上。这种布置可被视为布局空间的低效使用。然而，在另一实施例中，半导体装置具有接触结构，所述接触结构接触形成在有源区域之上（例如，在鳍片805之上）且与沟槽接触过孔位于同一层中的栅极电极的各部分。
在实施例中，能够结合落在电介质锚点上的金属栅极插塞的切割金属栅极方法（诸如关联于图1A-图1N、图2、图3、图4和图6所描述的方法）来形成图8的结构。
要理解，并非上述工艺的所有方面需要被实施以落在本公开的实施例的精神和范围内。此外，在本文中描述的工艺可被用于制作半导体装置中的一个或多个。半导体装置可以是晶体管或类似装置。例如，在实施例中，半导体装置是用于逻辑或存储器的金属氧化物半导体（MOS）晶体管，或者是双极晶体管。此外，在实施例中，半导体装置具有三维架构，诸如纳米线装置、纳米带装置、三栅极装置、独立存取的双栅极装置或fin-FET。一个或多个实施例可特别地有用于在亚10纳米（10 nm）技术节点制作半导体装置。
在实施例中，如本描述中自始至终所使用，层间电介质（ILD）材料包括或包含电介质或绝缘材料层。合适的电介质材料的示例包括但不限于硅氧化物（例如，二氧化硅（SiO2））、掺杂硅氧化物、氟化硅氧化物、碳掺杂硅氧化物、本领域中已知的各种低k电介质材料及其组合。可通过传统技术（诸如例如，化学气相沉积（CVD）、物理气相沉积（PVD））或通过其它沉积方法来形成层间电介质材料。
在实施例中，也如本描述中自始至终所使用，金属线或互连线材料（和过孔材料）包括一种或多种金属或者其它导电结构。常见示例是使用铜线和结构，所述铜线和结构可包括或者可不包括铜和周围ILD材料之间的阻挡层。如在本文中所使用，术语金属包括多种金属的合金、堆和其它组合。例如，金属互连线可包括阻挡层（例如，包括Ta、TaN、Ti或TiN中的一种或多种的层）、不同金属或合金的堆等。因此，互连线可以是单个材料层，或者可由若干层（包括导电内衬层和填充层）形成。任何合适的沉积工艺（诸如，电镀、化学气相沉积或物理气相沉积）可被用于形成互连线。在实施例中，互连线包括导电材料，所述导电材料诸如但不限于Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互连线也有时在本领域中被称为轨迹、导线、线、金属或简单地称为互连。
在实施例中，也如本描述中自始至终所使用，硬掩模材料、封盖层或插塞包括与层间电介质材料不同的电介质材料。在一个实施例中，不同的硬掩模、封盖或插塞材料可被用在不同区域中以便为彼此并且为下面的电介质和金属层提供不同的生长或蚀刻选择性。在一些实施例中，硬掩模层、封盖或插塞层包括一层硅的氮化物（例如，氮化硅）或一层硅的氧化物或二者或者其组合。其它合适的材料可包括碳基材料。根据特定实现，可使用本领域中已知的其它硬掩模、封盖或插塞层。可通过CVD、PVD或通过其它沉积方法来形成硬掩模、封盖或插塞层。
在实施例中，也如本描述中自始至终所使用，使用193nm浸入式平版印刷（i193）、EUV和/或EBDW平版印刷等来执行平版印刷操作。可使用正性或负性抗蚀剂。在一个实施例中，平版印刷掩模是三层掩模，所述三层掩模包括形貌掩蔽部分、抗反射涂覆（ARC）层和光致抗蚀剂层。在特定这种实施例中，形貌掩蔽部分是碳硬掩模（CHM）层，并且抗反射涂覆层是硅ARC层。
在另一方面，一个或多个实施例涉及通过栅极切割着陆结构而分离的邻近半导体结构或装置。特定实施例可涉及在栅极切割着陆结构架构中并且由栅极切割着陆结构分离的多种宽度（multi-Wsi）纳米线和纳米带的集成。在实施例中，纳米线/纳米带在前端工艺流程的栅极切割着陆结构架构部分中与多种Wsi集成。这种工艺流程可涉及集成不同Wsi的纳米线和纳米带以提供具有低功率和高性能的下一代晶体管的健壮功能。关联的外延源极或漏极区域可被嵌入（例如，纳米线的各部分被去除，随后源极或漏极（S/D）生长被执行）。
为了提供另外的上下文，栅极切割着陆结构架构的优点可包括更高布局密度的实现，并且特别地，包括扩散到扩散间隔的缩放。为了提供说明性比较，图9示出通过非栅极切割着陆结构架构的纳米线和鳍片获得的横截面视图。图10示出根据本公开的实施例的栅极切割着陆结构架构的横截面视图。
参照图9，集成电路结构900包括衬底902，衬底902具有鳍片904，鳍片904从衬底902在沿侧向包围鳍片904的下部分的隔离结构908上方凸出量906。鳍片的上部分可包括松弛缓冲层922和缺陷修改层920，如所描绘的。对应的纳米线905在鳍片904之上。栅极结构可被形成在集成电路结构900之上以制作装置。然而，通过增加鳍片904/纳米线905对之间的间隔，可适应这种栅极结构中的断裂。
相比之下，参照图10，集成电路结构1050包括衬底1052，衬底1052具有鳍片1054，鳍片1054从衬底1052在沿侧向包围鳍片1054的下部分的隔离结构1058上方凸出量1056。鳍片的上部分可包括松弛缓冲层1072和缺陷修改层1070，如所描绘的。对应的纳米线1055在鳍片1054之上。隔离栅极切割着陆结构1060被包括在隔离结构1052上，并且被包括在相邻鳍片1054/纳米线1055对之间。隔离栅极切割着陆结构1060和最近的鳍片1054/纳米线1055对之间的距离定义栅极端盖间隔1062。栅极结构可在集成电路结构1000之上被形成在隔离栅极切割着陆结构之间以制作装置。这种栅极结构中的断裂通过切割栅极并使其着陆在栅极切割着陆结构上来施加影响（impose）。根据本公开的实施例，用于与图10关联的结构的制作工艺涉及使用工艺方案，所述工艺方案提供具有外延源极或漏极结构的全环绕栅极集成电路结构。在实施例中，能够结合落在电介质锚点上的金属栅极插塞的切割金属栅极方法（诸如关联于图1A-图1N、图2、图3、图4和图6所描述的方法）来形成图10的结构。
栅极切割着陆结构处理方案涉及形成与鳍片自对准的栅极/沟槽接触端盖而不需要额外的长度来顾及掩模配准不良。因此，实施例可被实现以便能够实现缩小晶体管布局区域。在本文中描述的实施例可涉及栅极切割着陆结构的制作，以及被形成为落在此类栅极切割着陆结构上的切割和插塞。
在实施例中，如自始至终所述，栅极切割着陆结构可包括一种材料或多种材料，所述一种材料或多种材料适合于最终按照电气方式将永久栅极结构的各部分彼此隔离或有助于将永久栅极结构的各部分彼此隔离。示例性材料或材料组合包括单个材料结构，诸如二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅。其它示例性材料或材料组合包括多层堆，所述多层堆具有下部分二氧化硅、氮氧化硅、氮化硅或碳掺杂氮化硅和上部分更高介电常数材料（诸如，氧化铪）。
为了强调具有三个垂直布置的纳米线的示例性集成电路结构，图11A示出根据本公开的实施例的基于纳米线的集成电路结构的三维横截面视图。图11B示出沿a-a'轴所获得的图11A的基于纳米线的集成电路结构的源极或漏极横截面视图。图11C示出沿b-b'轴所获得的图11A的基于纳米线的集成电路结构的沟道横截面视图。
参照图11A，集成电路结构1100包括衬底1102上方的一个或多个垂直堆叠的纳米线（1104组）。在实施例中，如所描绘的，松弛缓冲层1102C、缺陷修改层1102B和下衬底部分1102A被包括在衬底1102中，如所描绘的。出于说明性目的，为了强调纳米线部分，未描绘在最下面的纳米线下方且由衬底1102形成的可选的鳍片。在本文中的实施例既针对单线装置又针对多线装置。作为示例，出于说明性目的，示出具有纳米线1104A、1104B和1104C的基于三个纳米线的装置。为了方便描述，纳米线1104A被用作描述集中于纳米线之一的示例。要理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例可针对每个纳米线具有相同或本质上相同的属性。
每个纳米线1104包括纳米线中的沟道区域1106。沟道区域1106具有长度（L）。参照图11C，沟道区域还具有与长度（L）正交的周长（Pc）。参照图11A和11C二者，栅极电极堆1108包围每个沟道区域1106的整个周长（Pc）。栅极电极堆1108包括栅极电极以及在沟道区域1106和栅极电极之间的栅极电介质层（未示出）。在实施例中，沟道区域是分立的，因为它完全被栅极电极堆1108包围，而没有任何中间材料，诸如下面的衬底材料或上覆沟道制作材料。因此，在具有多个纳米线1104的实施例中，纳米线的沟道区域1106也相对于彼此是分立的。
参照图11A和11B二者，集成电路结构1100包括一对非分立源极或漏极区域1110/1112。所述一对非分立源极或漏极区域1110/1112位于所述多个垂直堆叠的纳米线1104的沟道区域1106的任一侧上。另外，所述一对非分立源极或漏极区域1110/1112对于所述多个垂直堆叠的纳米线1104的沟道区域1106而言是邻接的。在未描绘的一个这种实施例中，所述一对非分立源极或漏极区域1110/1112对于沟道区域1106而言是直接垂直邻接的，因为外延生长处于延伸到沟道区域1106之外的纳米线部分上并且处于延伸到沟道区域1106之外的纳米线部分之间，其中纳米线末端被示出在源极或漏极结构内。在另一实施例中，如图11A中所描绘的，所述一对非分立源极或漏极区域1110/1112对于沟道区域1106而言是间接垂直邻接的，因为它们被形成在纳米线的末端并且未在纳米线之间。
在实施例中，如所描绘的，源极或漏极区域1110/1112是非分立的，因为对于纳米线1104的每个沟道区域1106，不存在个体的且分立的源极或漏极区域。因此，在具有多个纳米线1104的实施例中，纳米线的源极或漏极区域1110/1112是全局的或统一的源极或漏极区域，而非对于每个纳米线是分立的。也就是说，在单个统一特征被用作多个（在这种情况下，3个）纳米线1104（并且更特别地，超过一个分立沟道区域1106）的源极或漏极区域的意义上，非分立源极或漏极区域1110/1112是全局的。在一个实施例中，从与分立沟道区域1106的长度正交的剖面视角，所述一对非分立源极或漏极区域1110/1112中的每个在形状上是近似矩形，具有底部锥形部分和顶部顶点部分，如图11B中所描绘的。然而，在其它实施例中，纳米线的源极或漏极区域1110/1112是相对较大而分立的非垂直合并的外延结构，诸如与图7A-7J相关联地描述的小块。
根据本公开的实施例，并且如图11A和11B中所描绘的，集成电路结构1100还包括一对接触器1114，每个接触器1114在所述一对非分立源极或漏极区域1110/1112中的一个区域上。在一个这种实施例中，在垂直意义上，每个接触器1114完全包围相应的非分立源极或漏极区域1110/1112。在另一方面，可能无法接近非分立源极或漏极区域1110/1112的整个周长以与接触器1114接触，并且接触器1114因此仅部分地包围非分立源极或漏极区域1110/1112，如图11B中所描绘的。在未描绘的对比实施例中，沿a-a'轴所获得的非分立源极或漏极区域1110/1112的整个周长被接触器1114包围。
再次参照图11A，在实施例中，集成电路结构1100还包括一对分隔物1116。如所描绘的，所述一对分隔物1116的外部分可与非分立源极或漏极区域1110/1112的一部分重叠，提供在所述一对分隔物1116下面的非分立源极或漏极区域1110/1112的“嵌入”部分。也如所描绘的，非分立源极或漏极区域1110/1112的嵌入部分可能不在全部所述一对分隔物1116下面延伸。
衬底1102可包括适合于集成电路结构制作的材料。在一个实施例中，衬底1102包括下块状衬底，所述下块状衬底包括单晶的材料，所述单晶的材料可包括但不限于硅、锗、硅-锗、锗-锡、硅-锗-锡或III-V族化合物半导体材料。上绝缘体层在下块状衬底上，所述上绝缘体层包括材料，所述材料可包括但不限于二氧化硅、氮化硅或氮氧化硅。因此，可从起始绝缘体上半导体衬底制作结构1100。替代地，直接从块状衬底形成结构1100，并且局部氧化被用于形成电绝缘部分以替代上述的上绝缘体层。在另一替代实施例中，直接从块状衬底形成结构1100，并且掺杂被用于在结构1100上形成按照电气方式隔离的有源区域，诸如纳米线。在一个这种实施例中，第一纳米线（即，靠近衬底）具有omega-FET类型结构的形式。
在实施例中，纳米线1104可如下所述被调整尺寸为线或带，并且可具有方形或更圆的角。在实施例中，纳米线1104包括材料，所述材料诸如但不限于硅、锗或者其组合。在一个这种实施例中，纳米线是单晶。例如，对于硅纳米线1104，单晶纳米线可基于（100）全局取向，例如其中<100>平面沿z方向。如下所述，还可考虑其它取向。在实施例中，从剖面视角，纳米线1104的尺寸处于纳米级。例如，在特定实施例中，纳米线1104的最小尺寸小于大约20纳米。在实施例中，纳米线1104包括应变材料，特别是在沟道区域1106中。
参照图11C，在实施例中，每个沟道区域1106具有宽度（Wc）和高度（Hc），宽度（Wc）近似与高度（Hc）相同。也就是说，在两种情况下，在剖面轮廓方面，沟道区域1106都是类似方形的，或者如果是圆角的，则都是类似圆形的。在另一方面，沟道区域的宽度和高度不需要是相同的，诸如自始至终所述的纳米带的情况。
在实施例中，如自始至终所述，集成电路结构包括：非平面装置，诸如但不限于具有对应的一个或多个上覆纳米线结构的finFET或三栅极装置。在这种实施例中，对应的半导电沟道区域包括三维体或被形成在三维体中，其中一个或多个分立纳米线沟道部分上覆三维体。在一个这种实施例中，栅极结构至少包围三维体的顶表面和一对侧壁，并且还包围所述一个或多个分立纳米线沟道部分中的每个纳米线沟道部分。
在实施例中，能够结合落在电介质锚点上的金属栅极插塞的切割金属栅极方法（诸如关联于图1A-图1N、图2、图3、图4和图6所描述的方法）来形成图11A-11C的结构。
在实施例中，如自始至终所述，下面的衬底可包括半导体材料，所述半导体材料能够承受制造工艺，并且电荷能够在所述半导体材料中迁移。在实施例中，衬底是块状衬底，所述块状衬底包括掺杂有电荷载流子（诸如但不限于，磷、砷、硼、镓或者其组合）的晶体硅、硅/锗或锗层以形成有源区域。在一个实施例中，块状衬底中的硅原子的浓度大于97%。在另一实施例中，块状衬底包括在不同晶体衬底顶上生长的外延层，例如在硼掺杂块硅单晶衬底顶上生长的硅外延层。块状衬底可替代地包括III-V族材料。在实施例中，块状衬底包括III-V族材料诸如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或者其组合。在一个实施例中，块状衬底包括III-V族材料，并且电荷载流子掺杂物杂质原子是诸如但不限于碳、硅、锗、氧、硫、硒或碲的原子。
在本文中公开的实施例可被用于制造各种各样不同类型的集成电路和/或微电子装置。这种集成电路的示例包括但不限于处理器、芯片集部件、图形处理器、数字信号处理器、微控制器等。在其它实施例中，可制造半导体存储器。此外，集成电路或其它微电子装置可被用在本领域中已知的各种各样电子装置中。例如，在计算机系统（例如，桌上型计算机、膝上型计算机、服务器）、蜂窝电话、个人电子设备等中。集成电路可与系统中的总线和其它部件耦合。例如，处理器可通过一个或多个总线而被耦合到存储器、芯片集等。可以可能使用在本文中公开的方案来制造处理器、存储器和芯片集中的每一个。
图12示出根据本公开的实施例的一个实现的计算装置1200。计算装置1200容纳板1202。板1202可包括：许多部件，包括但不限于处理器1204和至少一个通信芯片1206。处理器1204按照物理方式并且按照电气方式耦合到板1202。在一些实现中，所述至少一个通信芯片1206也按照物理方式并且按照电气方式耦合到板1202。在另外的实现中，通信芯片1206是处理器1204的一部分。
根据它的应用，计算装置1200可包括其它部件，所述其它部件可按照物理方式并且按照电气方式耦合到板1202，或者可不按照物理方式并且按照电气方式耦合到板1202。这些其它部件包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、闪存、图形处理器、数字信号处理器、密码处理器、芯片集、天线、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统（GPS）装置、指南针、加速度计、陀螺仪、扬声器、摄像机和大容量存储装置（诸如，硬盘驱动器、压缩盘（CD）、数字通用盘（DVD）诸如此类）。
通信芯片1206能够实现无线通信以用于将数据传递给计算装置1200以及从计算装置1200传递数据。术语“无线”及其派生词可被用于描述可通过使用调制的电磁辐射通过非固体介质传输数据的电路、装置、系统、方法、技术、通信信道等。所述术语不暗示关联的装置不包含任何导线，尽管在一些实施例中，它们可能不包含任何导线。通信芯片1206可实现包括但不限于如下项的许多无线标准或协议中的任何标准或协议：Wi-Fi（IEEE 802.11家族）、WiMAX（IEEE 802.16家族）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth（蓝牙）、其衍生物以及被指定为3G、4G、5G以及以上的任何其它无线协议。计算装置1200可包括多个通信芯片1206。例如，第一通信芯片1206可专用于较短程无线通信（诸如，Wi-Fi和Bluetooth），并且第二通信芯片1206可专用于较远程无线通信（诸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它通信）。
计算装置1200的处理器1204包括封装在处理器1204内的集成电路管芯。处理器1204的集成电路管芯可包括根据本公开的实施例的实现内置的一个或多个结构，诸如具有落在电介质锚点上的金属栅极插塞的全环绕栅极集成电路结构。术语“处理器”可指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可被存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的一部分。
通信芯片1206还包括封装在通信芯片1206内的集成电路管芯。通信芯片1206的集成电路管芯可包括根据本公开的实施例的实现内置的一个或多个结构，诸如具有落在电介质锚点上的金属栅极插塞的全环绕栅极集成电路结构。
在另外的实现中，容纳在计算装置1200内的另一部件可包含集成电路管芯，所述集成电路管芯包括根据本公开的实施例的实现内置的一个或多个结构，诸如具有落在电介质锚点上的金属栅极插塞的全环绕栅极集成电路结构。
在各种实现中，计算装置1200可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助手（PDA）、超移动PC、移动电话、桌上型计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数字摄像机、便携式音乐播放器或数字视频记录器。在另外的实现中，计算装置1200可以是处理数据的任何其它电子装置。
图13示出包括本公开的一个或多个实施例的插入器1300。插入器1300是用于将第一衬底1302桥接到第二衬底1304的中间衬底。第一衬底1302可以是例如集成电路管芯。第二衬底1304可以是例如存储器模块、计算机母板或另一集成电路管芯。通常，插入器1300的目的是将连接扩展至更宽的间距或者将连接重新路由至不同连接。例如，插入器1300可将集成电路管芯耦合到球栅阵列（BGA）1306，球栅阵列（BGA）1306能够随后被耦合到第二衬底1304。在一些实施例中，第一和第二衬底1302/1304附着到插入器1300的相对侧。在其它实施例中，第一和第二衬底1302/1304附着到插入器1300的同一侧。并且在另外的实施例中，三个或更多衬底经由插入器1300而互连。
插入器1300可由环氧树脂、玻璃纤维加强环氧树脂、陶瓷材料或聚合物材料（诸如，聚酰亚胺）形成。在另外的实现中，插入器1300可由替代刚性或柔性材料形成，所述替代刚性或柔性材料可包括以上描述的用于半导体衬底的相同材料，诸如硅、锗以及其它III-V族和IV族材料。
插入器1300可包括金属互连1308和过孔1310，过孔1310包括但不限于穿硅通孔（TSV）1312。插入器1300还可包括嵌入式装置1314（既包括无源装置又包括有源装置）。这种装置包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电（ESD）装置。更复杂的装置（诸如，射频（RF）装置、功率放大器、功率管理装置、天线、阵列、传感器和MEMS装置）也可被形成在插入器1300上。根据本公开的实施例，在本文中公开的设备或工艺可被用于制作插入器1300或用于制作插入器1300中所包括的部件。
因此，本公开的实施例包括具有落在电介质锚点上的金属栅极插塞的集成电路结构和制作具有落在电介质锚点上的金属栅极插塞的集成电路结构的方法。
本公开的实施例的所示出实现的以上描述（包括在摘要中描述的内容）并不旨在是穷尽的或将本公开限制于所公开的精确形式。尽管在本文中出于说明性目的而描述了本公开的特定实现和示例，但如本领域技术人员将会意识到，各种等同修改在本公开的范围内是可能的。
考虑到以上详细描述，可对本公开做出这些修改。在下面的权利要求中使用的术语不应该被解释为将本公开限制于在说明书和权利要求中公开的特定实现。相反地，本公开的范围要完全由下面的权利要求确定，所述下面的权利要求要根据权利要求解释的建立原则来解释。
示例实施例1：一种集成电路结构包括在浅沟槽隔离（STI）结构中的子鳍片。多个水平堆叠的纳米线在所述子鳍片之上。栅极电介质材料层在所述水平堆叠的纳米线周围。栅极电极结构在所述栅极电介质材料层之上。电介质结构与所述多个水平堆叠的纳米线横向间隔开，所述电介质结构具有在所述STI结构的最上表面下方的最下表面。电介质栅极插塞在所述电介质结构上。
示例实施例2：根据示例实施例1所述的集成电路结构，其中，所述电介质结构具有在所述多个水平堆叠的纳米线的最上表面下方的最上表面。
示例实施例3：根据示例实施例1或2所述的集成电路结构，其中，所述电介质栅极插塞垂直偏离所述电介质结构。
示例实施例4：根据示例实施例1、2或3所述的集成电路结构，其中，所述栅极电介质材料层是高k栅极电介质层，并且其中，所述栅极电极结构包括功函数金属层和导电栅极填充材料。
示例实施例5：根据示例实施例1、2、3或4所述的集成电路结构，其中，所述栅极电介质材料层不沿着所述电介质栅极插塞的侧面，并且其中，所述栅极电极结构与所述电介质栅极插塞的所述侧面接触。
示例实施例6：一种集成电路结构包括具有在浅沟槽隔离（STI）结构上方凸出的部分的鳍片。栅极电介质材料层在所述鳍片的所述凸出部分之上。栅极电极结构在所述栅极电介质材料层之上。电介质结构与所述鳍片横向间隔开，所述电介质结构具有在所述STI结构的最上表面下方的最下表面。电介质栅极插塞在所述电介质结构上。
示例实施例7：根据示例实施例6所述的集成电路结构，其中，所述电介质结构具有在所述鳍片的最上表面下方的最上表面。
示例实施例8：根据示例实施例6或7所述的集成电路结构，其中，所述电介质栅极插塞垂直偏离所述电介质结构。
示例实施例9：根据示例实施例6、7或8所述的集成电路结构，其中，所述栅极电介质材料层是高k栅极电介质层，并且其中，所述栅极电极结构包括功函数金属层和导电栅极填充材料。
示例实施例10：根据示例实施例6、7、8或9所述的集成电路结构，其中，所述栅极电介质材料层不沿着所述电介质栅极插塞的侧面，并且其中，所述栅极电极结构与所述电介质栅极插塞的所述侧面接触。
示例实施例11：一种计算装置包括板以及耦合到所述板的组件。所述组件包括集成电路结构，所述集成电路结构包括在浅沟槽隔离（STI）结构中的子鳍片。多个水平堆叠的纳米线在所述子鳍片之上。栅极电介质材料层在所述水平堆叠的纳米线周围。栅极电极结构在所述栅极电介质材料层之上。电介质结构与所述多个水平堆叠的纳米线横向间隔开，所述电介质结构具有在所述STI结构的最上表面下方的最下表面。电介质栅极插塞在所述电介质结构上。
示例实施例12：根据示例实施例11所述的计算装置，进一步包括耦合到所述板的存储器。
示例实施例13：根据示例实施例11或12所述的计算装置，进一步包括耦合到所述板的通信芯片。
示例实施例14：根据示例实施例11、12或13所述的计算装置，其中，所述组件是封装集成电路管芯。
示例实施例15：根据示例实施例11、12、13或14所述的计算装置，其中，所述组件选自由以下项组成的组：处理器、通信芯片、和数字信号处理器。
示例实施例16：一种计算装置包括板以及耦合到所述板的组件。所述组件包括集成电路结构，所述集成电路结构包括具有在浅沟槽隔离（STI）结构上方凸出的部分的鳍片。栅极电介质材料层在所述鳍片的所述凸出部分之上。栅极电极结构在所述栅极电介质材料层之上。电介质结构与所述鳍片横向间隔开，所述电介质结构具有在所述STI结构的最上表面下方的最下表面。电介质栅极插塞在所述电介质结构上。
示例实施例17：根据示例实施例16所述的计算装置，进一步包括耦合到所述板的存储器。
示例实施例18：根据示例实施例16或17所述的计算装置，进一步包括耦合到所述板的通信芯片。
示例实施例19：根据示例实施例16、17或18所述的计算装置，其中，所述组件是封装集成电路管芯。
示例实施例20：根据示例实施例16、17、18或19所述的计算装置，其中，所述组件选自由以下项组成的组：处理器、通信芯片、和数字信号处理器。

Claims (20)

1.一种集成电路结构，包括：
在浅沟槽隔离（STI）结构中的子鳍片；
在所述子鳍片之上的多个水平堆叠的纳米线；
在所述水平堆叠的纳米线周围的栅极电介质材料层；
在所述栅极电介质材料层之上的栅极电极结构；
与所述多个水平堆叠的纳米线横向间隔开的电介质结构，所述电介质结构具有在所述STI结构的最上表面下方的最下表面；以及
在所述电介质结构上的电介质栅极插塞。
2.根据权利要求1所述的集成电路结构，其中，所述电介质结构具有在所述多个水平堆叠的纳米线的最上表面下方的最上表面。
3.根据权利要求1或2所述的集成电路结构，其中，所述电介质栅极插塞垂直偏离所述电介质结构。
4.根据权利要求1或2所述的集成电路结构，其中，所述栅极电介质材料层是高k栅极电介质层，并且其中，所述栅极电极结构包括功函数金属层和导电栅极填充材料。
5.根据权利要求1或2所述的集成电路结构，其中，所述栅极电介质材料层不沿着所述电介质栅极插塞的侧面，并且其中，所述栅极电极结构与所述电介质栅极插塞的所述侧面接触。
6.一种集成电路结构，包括：
具有在浅沟槽隔离（STI）结构上方凸出的部分的鳍片；
在所述鳍片的所述凸出部分之上的栅极电介质材料层；
在所述栅极电介质材料层之上的栅极电极结构；
与所述鳍片横向间隔开的电介质结构，所述电介质结构具有在所述STI结构的最上表面下方的最下表面；以及
在所述电介质结构上的电介质栅极插塞。
7.根据权利要求6所述的集成电路结构，其中，所述电介质结构具有在所述鳍片的最上表面下方的最上表面。
8.根据权利要求6或7所述的集成电路结构，其中，所述电介质栅极插塞垂直偏离所述电介质结构。
9.根据权利要求6或7所述的集成电路结构，其中，所述栅极电介质材料层是高k栅极电介质层，并且其中，所述栅极电极结构包括功函数金属层和导电栅极填充材料。
10.根据权利要求6或7所述的集成电路结构，其中，所述栅极电介质材料层不沿着所述电介质栅极插塞的侧面，并且其中，所述栅极电极结构与所述电介质栅极插塞的所述侧面接触。
11. 一种计算装置，包括：
板；以及
耦合到所述板的组件，所述组件包括集成电路结构，所述集成电路结构包括：
在浅沟槽隔离（STI）结构中的子鳍片；
在所述子鳍片之上的多个水平堆叠的纳米线；
在所述水平堆叠的纳米线周围的栅极电介质材料层；
在所述栅极电介质材料层之上的栅极电极结构；
与所述多个水平堆叠的纳米线横向间隔开的电介质结构，所述电介质结构具有在所述STI结构的最上表面下方的最下表面；以及
在所述电介质结构上的电介质栅极插塞。
12.根据权利要求11所述的计算装置，进一步包括：
耦合到所述板的存储器。
13.根据权利要求11或12所述的计算装置，进一步包括：
耦合到所述板的通信芯片。
14.根据权利要求11或12所述的计算装置，其中，所述组件是封装集成电路管芯。
15.根据权利要求11或12所述的计算装置，其中，所述组件选自由以下项组成的组：处理器、通信芯片、和数字信号处理器。
16. 一种计算装置，包括：
板；以及
耦合到所述板的组件，所述组件包括集成电路结构，所述集成电路结构包括：
具有在浅沟槽隔离（STI）结构上方凸出的部分的鳍片；
在所述鳍片的所述凸出部分之上的栅极电介质材料层；
在所述栅极电介质材料层之上的栅极电极结构；
与所述鳍片横向间隔开的电介质结构，所述电介质结构具有在所述STI结构的最上表面下方的最下表面；以及
在所述电介质结构上的电介质栅极插塞。
17.根据权利要求16所述的计算装置，进一步包括：
耦合到所述板的存储器。
18.根据权利要求16或17所述的计算装置，进一步包括：
耦合到所述板的通信芯片。
19.根据权利要求16或17所述的计算装置，其中，所述组件是封装集成电路管芯。
20.根据权利要求16或17所述的计算装置，其中，所述组件选自由以下项组成的组：处理器、通信芯片、和数字信号处理器。
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