DE102013104983B4 - Zellen-Layout für SRAM-FinFET-Transistoren - Google Patents

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Abstract

Verfahren zum Ausbilden einer Halbleitervorrichtung, die einen statischen Arbeitsspeicher-(SRAM)-Zellenarray aufweist, wobei jede der SRAM-Zellen (701, 703, 705, 707) zwei Pull-up-(PU)-, zwei Pass-Gate-(PG)- und zwei Pull-down-(PD)-FinFETs umfasst, wobei das Verfahren Folgendes umfasst:Strukturieren (352) einer Mehrzahl von Graten, die aktive Grate (411, 413, 615, 617) und Hilfsgrate (421, 423, 425, 427, 429, 431, 433) umfassen, wobei jeder PG-FinFET mindestens einen aktiven Grat (411, 413) mit einem PD-FinFET gemeinsam nutzt,wobei kein Hilfsgrat zwischen PU-FinFETs in einer Speicherzelle angeordnet ist, ein Hilfsgrat (423, 425) zwischen einem PU-FinFET und dem mindestens einen Grat, der von einem PG- und einem PD-FinFET gemeinsam genutzt wird, angeordnet ist, undwobei mindestens ein Hilfsgrat (421, 427) zwischen dem mindestens einen Grat, der von einem PG- und einem PD-FinFET gemeinsam genutzt wird, und angrenzenden Speicherzellen angeordnet ist; undStrukturieren und Entfernen (354) mindestens eines Abschnitts der Hilfsgrate.

Description

  • HINTERGRUND
  • Die Halbleiterbranche hat aufgrund der fortlaufenden Verbesserungen in der Integrationsdichte einer Vielzahl von elektronischen Komponenten (z.B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) ein schnelles Wachstum erlebt. Meistens rührte diese Verbesserung der Integrationsdichte von wiederholten Verkleinerungen der minimalen Merkmalgröße her, was es ermöglicht, dass mehr Komponenten in eine vorgegebene Fläche integriert werden. Die kleinere Merkmalgröße kann jedoch zu mehr Leckstrom führen. Während die Nachfrage nach noch kleineren elektronischen Vorrichtungen in letzter Zeit gewachsen ist, ist die Notwendigkeit zur Reduzierung des Leckstrom von Halbleitervorrichtungen gewachsen.
  • In einem komplementären Metalloxid-Halbleiter (Complementary Metal Oxide Semiconductor, CMOS) umfassen aktive Bereiche einen Drain, eine Source und einen Kanalbereich, der zwischen dem Drain und der Source angeschlossen ist, und ein Gate oben auf dem Kanal, um den An- und Aus-Zustand des Kanalbereichs zu steuern. Wenn die Gate-Spannung über einer Schwellspannung liegt, wird ein leitender Kanal zwischen dem Drain und der Source hergestellt. Im Ergebnis wird es Elektronen oder Löchern ermöglicht, zwischen dem Drain und der Source zu wandern. Auf der anderen Seite wird, wenn die Gate-Spannung kleiner als die Schwellspannung ist, der Kanal unterbrochen und es gibt keine Elektronen oder Löcher, die zwischen dem Drain und der Source fließen. Während Halbleitervorrichtungen weiter schrumpfen, kann das Gate jedoch aufgrund des Kurzkanal-Leckstromeffekts (engl. „short channel leakage effect“) den Kanalbereich nicht völlig steuern, besonders einen weiteren Abschnitt des Kanalbereichs, um den Fluss von Elektronen/Löchern zu unterbrechen. Im Ergebnis kann, nachdem die Halbleitervorrichtungen weit unter 30-Nanometer-Abmessungen skaliert wurden, die zugehörige kurze Gate-Länge von herkömmlichen planaren Transistoren dazu führen, dass das Gate den Kanalbereich im Wesentlichen nicht ausschalten kann
  • Während Halbleitertechnologien weiter entwickelt wurden, sind Fin-Feldeffekttransistoren (FinFETs) als eine wirksame Alternative aufgetreten, um Leckstrom in Halbleitervorrichtungen weiter zu verringern. Bei einem FinFET ragt ein aktiver Bereich, der den Drain, den Kanalbereich und die Source umfasst, von der Oberfläche des Halbleitersubstrates hervor, auf dem der FinFET liegt. Eine effektive Gate-Länge wird in dem gleichen Bereich vergrößert, indem der aktive Bereich dreidimensional wird. Der Kurzkanal-Leckstrom-Effekt von herkömmlichen planaren Transistoren wurde für einen Transistor gleicher Größe verringert, was zu weniger Leckstrom führt. Das Einbeziehen von FinFET-Strukturen in verschiedene Vorrichtungen und Strukturen, wie etwa verschiedene Arten von Speicherzellen, führt zu zusätzlichen Herausforderungen, indem Steigerungen der Speicherzellen-Dichte und -Stabilität fortlaufend angestrebt werden.
  • Aus DE 10 2010 053 571 A1 ist ein SRAM-Zellenarray mit einer Mehrzahl von SRAM-Zellen bekannt. Jede SRAM-Zelle umfasst sechs FinFETs, die zwei Pull-up-(PU)-Transistoren, zwei Pass-Gate-(PG)-Transistoren und zwei Pull-down-(PD)-Transistoren umfassen. Die PU-Transistoren sind benachbart zu einander und umfassen einen aktiven Grat mit einer ersten Gratbreite. Jeder PG-Transistor benutzt mindestens einen aktiven Grat mit einem PD-Transistor gemeinsam, wobei der mindestens eine aktive Grat eine zweite Gratbreite aufweist, die kleiner als die erste Gratbreite ist.
  • Aus US 2010 / 0 163 971 A1 und US 2008 / 0 308 848 A1 sind FinFETs bekannt, die auf Graten mit unterschiedlichen Breiten liegen.
  • Figurenliste
  • Für ein vollständigeres Verständnis der vorliegenden Offenbarung und ihrer Vorteile wird nun auf die folgende Beschreibung Bezug genommen, in Verbindung mit den beigefügten Zeichnungen, wobei
    • 1 ein Schaltplan einer Sechs-Transistor-(6T)-SRAM-Zelle ist, gemäß verschiedenen Ausführungsformen;
    • 2 in einer perspektivischen Ansicht einen FinFET-Transistor darstellt, in Übereinstimmung mit einer Ausführungsform;
    • 3A und 3B Layouts von Graten in einer SRAM-Zelle sind, in Übereinstimmung mit verschiedenen Ausführungsformen;
    • 3C ein Flussdiagramm ist, das eine beispielhafte Ausführungsform eines Verfahrens darstellt;
    • 4A und 4B Layouts von Graten in einer SRAM-Einheitszelle sind, gemäß einer Ausführungsform;
    • 5A und 5B Schnittdarstellungen entlang den Schnittlinien A-A' in 4A bzw. den Schnittlinien B-B' in 4B sind;
    • 5B ein Schnittdarstellung entlang den Schnittlinien B-B' in 4B ist;
    • 6A bis 6C resultierende Layout-Ansichten darstellen, wenn Rand-Anschnitte für verschiedene Ausführungsformen ausgeführt wurden;
    • 7 ein Layout einer beispielhaften Einheitszelle ist, die vier Speicherzellen aufweist, die 6 FinFETs pro Speicherzelle aufweisen, die in Übereinstimmung mit Ausführungsformen der vorliegenden Offenbarung hergestellt ist;
    • 8A bis 8C Layout-Darstellung von verschiedenen Ausführungsformen sind, die gekrümmte Grate aufweisen;
    • 9A eine Layout-Darstellung ist, die Hilfsgrate in einer beispielhaften Einheitszelle zeigt, wobei die Hilfsgrate nur zwischen Randgraten an Speicherzell-Rändern verwendet werden;
    • 9B das Layout zeigt, nachdem die Hilfsgrate entfernt wurden;
    • 10A ein Layout-Darstellung ist, die eine Gratlinien-Struktur zeigt mit Pull-down- und Pass-Gate-Transistoren, die jeweils zwei Grate aufweisen;
    • 10B das Grat-Layout zeigt, nachdem die Hilfsgrate entfernt wurden;
    • 10C die Einheitszelle nach den Rand-Anschnitten zeigt; und
    • 10D das Grat-Layout von 10C mit den Gate-Bereichen zeigt.
  • Entsprechende Bezugszeichen und Symbole in den verschiedenen Figuren beziehen sich im Allgemeinen auf entsprechende Elemente, außer es ist anderweitig angezeigt. Die Figuren sind so gezeichnet, dass sie die relevanten Aspekte der verschiedenen Ausführungsformen klar zeigen; Sie sind nicht notwendigerweise im Maßstab gezeichnet.
  • DETAILLIERTE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
  • Die Herstellung und Verwendung der vorliegenden Ausführungsformen werden unten im Detail beschrieben. Man sollte jedoch anerkennen, dass die vorliegende Offenbarung viele anwendbare erfinderische Konzepte vorsieht, die in einer breiten Vielzahl von speziellen Kontexten angewendet werden können. Die speziellen beschriebenen Ausführungsformen dienen nur zur Erläuterung für spezielle Arten.
  • Die vorliegende Offenbarung wird mit Bezug auf Ausführungsformen in einem speziellen Kontext beschrieben, einem statischen Arbeitsspeicher (Static Random-Access Memory, SRAM), der aus Fin-Feldeffekttransistoren (FinFETs) ausgebildet ist. Die Ausführungsformen der Offenbarung können jedoch auch auf eine Vielzahl von Halbleitervorrichtungen angewendet werden. Verschiedene Ausführungsformen werden im Detail mit Bezug auf die beigefügten Zeichnungen erklärt.
  • Statischer Arbeitsspeicher (SRAM) ist eine Art von flüchtigem Halbleiterspeicher, der bistabile Halteschaltungen (engl. „latching circuitry“) verwendet, um jedes der Bits zu speichern. Jedes Bit in einem SRAM ist in vier Transistoren (PU-1, PU-2, PD-1 und PD-2) gespeichert, die zwei über Kreuz verbundene Inverter bilden. Diese Speicherzelle weist zwei stabile Zustände auf, die verwendet werden, um 0 und 1 zu bezeichnen. Zwei zusätzliche Zugangstransistoren (PG-1 und PG-2) dienen dazu, den Zugang zu der Speicherzelle während Lese- und Schreibvorgängen zu steuern. Ein typischer SRAM verwendet sechs MOSFETs, um jedes der Speicherbits zu speichern. Die 1 ist ein Schaltplan einer Sechs-Transistor-(6T)-SRAM-Zelle. Die SRAM-Zelle 100 umfasst einen ersten Inverter 101, der durch einen Pull-up-p-Metalloxid-Halbleiter-(P-Type Metal Oxide Semiconductor, PMOS)-Transistor PU-1 und einen Pull-down-n-Metalloxid-Halbleiter-(N-Type Metal Oxide Semiconductor, NMOS)-Transistor PD-1 gebildet wird. Die SRAM-Zelle 100 umfasst weiter einen zweiten Inverter 103, der durch einen Pull-up-PMOS-Transistor PU-2 und einen Pull-down-NMOS-Transistor PD-2 gebildet wird. Darüber hinaus sind sowohl der erste Inverter als auch der zweite Inverter zwischen einem Spannungsbus Vdd und einem Erdpotential Vss verbunden.
  • Wie in der 1 gezeigt ist, sind der erste Inverter 101 und der zweite Inverter 103 über Kreuz verbunden. Das bedeutet, dass der erste Inverter 101 einen Eingang aufweist, der mit dem Ausgang des zweiten Inverters 103 verbunden ist. Ähnlich weist der zweite Inverter 103 einen Eingang auf, der mit dem Ausgang des ersten Inverters 101 verbunden ist. Der Ausgang des ersten Inverters wird als ein Speicherknoten SN 105 bezeichnet. Genauso wird der Ausgang des zweiten Inverters als ein Speicherknoten SNB 107 bezeichnet. In einem normalen Betriebsmodus ist der Speicherknoten SN 105 in dem entgegengesetzten logischen Zustand wie der Speicherknoten SNB 107. Indem die über Kreuz verbundenen Inverter verwendet werden, kann die SRAM-Zelle 100 die Daten mittels einer Halteschaltungs-Struktur halten, so dass die gespeicherten Daten nicht verloren gehen, ohne dass ein Auffrischzyklus angewendet wird, solange Strom durch Vdd bereitgestellt wird.
  • In einem SRAM-Array (nicht gezeigt), der die 6T-SRAM-Zellen verwendet, sind die Zellen in Reihen und Spalten angeordnet. Die Spalten des SRAM-Arrays werden durch Bitleitungs-Paare, das heißt eine erste Bitleitung BL und eine zweite Bitleitung BLB, gebildet. Die Zellen des SRAM-Arrays sind zwischen den entsprechenden Bitleitungs-Paaren angeordnet. Wie in der 1 gezeigt ist, ist die SRAM-Zelle 100 zwischen der Bitleitung BL und der Bitleitung BLB angeordnet.
  • Wie in der 1 gezeigt ist, umfasst die SRAM-Zelle 100 weiter einen ersten Pass-Gate-Transistor PG-1, der zwischen der Bitleitung BL und dem Ausgang 105 des ersten Inverters verbunden ist. Die SRAM-Zelle 100 umfasst weiter einen zweiten Pass-Gate-Transistor PG-2, der zwischen der Bitleitung BLB und dem Ausgang 107 des zweiten Inverters verbunden ist. Die Gates des ersten Pass-Gate-Transistors PG-1 und des zweiten Pass-Gate-Transistors PG-2 sind mit einer Wortleitung (WL) verbunden, die SRAM-Zellen in einer Reihe des SRAM-Arrays verbindet.
  • Im Betrieb erhält, wenn die Pass-Gate-Transistoren PG-1 und PG-2 nicht aktiv sind, die SRAM-Zelle 100 die komplementären Werte an den Speicherknoten SN und SNB unbegrenzt aufrecht, solange Strom durch Vdd bereitgestellt wird. Dies ist der Fall, weil jeder der Inverter des Paares von über Kreuz verbundenen Invertern den Eingang des anderen ansteuert, wodurch die Spannungen an den Speicherknoten beibehalten werden. Der Zustand bleibt stabil, bis der Strom von der SRAM-Zelle ausgeschaltet oder ein Schreibzyklus ausgeführt wird, wodurch die gespeicherten Daten an den Speicherknoten geändert werden.
  • Während eines SCHREIB-Vorgangs werden die Bitleitungen BL und BLB, in Abhängigkeit von den Daten, die in die SRAM-Zelle 100 geschrieben werden, auf entgegengesetzte logische Werte gesetzt. Bei einem SRAM-Schreibvorgang kann beispielsweise ein logischer Zustand von „1“, der in einem Daten-Latch der SRAM-Zelle 100 gespeichert ist, zurückgesetzt werden, indem BL auf „0“ und BLB auf „1“ gesetzt wird. In Antwort auf einen Binärkode von einem Zeilendecoder (nicht gezeigt) wird eine Wortleitung, die mit den Pass-Gate-Transistoren PG-1 und PG-2 der SRAM-Zelle 100 verbundenen ist, angesteuert, um die Speicherzelle auszuwählen und PG-1 und PG-2 anzuschalten. Im Ergebnis werden die Speicherknoten SN und SNB mit BL bzw. BLB verbunden. Darüber hinaus wird der Speicherknoten SN des Daten-Latches durch BL auf „0“ entladen und der andere Speicherknoten des Daten-Latches wird durch BLB auf „1“ geladen. Im Ergebnis wird die neue Datenlogik „0“ in die SRAM-Zelle 100 eingeschrieben.
  • In einem LESE-Vorgang werden sowohl BL als auch BLB der SRAM-Zelle 100 auf eine Spannung voraufgeladen, die ungefähr gleich der Betriebsspannung der Speicherbank ist, in der die SRAM-Zelle 100 liegt. In Antwort auf einen Binärkode von dem Reihendecoder wird eine Wortleitung, die mit dem ersten Pass-Gate PG-1 und dem zweiten Pass-Gate PG-2 der SRAM-Zelle 100 verbunden ist, angesteuert, so dass der Daten-Latch ausgewählt wird, um zu einem LESE-Vorgang fortzuschreiten.
  • Während eines LESE-Vorgangs wird, durch angeschaltete Pass-Gate-Transistoren PG-1 und PG-2, eine Bitleitung, die mit dem Speicherknoten, der eine logische „0“ speichert, verbunden ist, auf eine niedrigere Spannung entladen. Während dessen bleibt die andere Bitleitung bei der vorgespannten Spannung, weil kein Entladungspfad zwischen der anderen Bitleitung und dem Speicherknoten, der eine logische „1“ speichert, vorhanden ist. Die Differenzspannung zwischen BL und BLB (ungefähr in einem Bereich von 50 bis 100 mV) wird durch einen Leseverstärker (nicht gezeigt) erfasst. Darüber hinaus verstärkt der Leseverstärker die Differenzspannung und gibt den Logikzustand der Speicherzelle über einen Datenpuffer weiter.
  • In dem Schaltplan von 1 sind die Transistoren PU-1 und PU-2 p-Transistoren. Die Transistoren PD-1, PD-2, PG-1 und PG-2 sind n-Transistoren. Gemäß verschiedenen Ausführungsformen sind die Transistoren PU-1, PU-2, PD-1, PD-2, PG-1 und PG-2 durch FinFETs implementiert. FinFETs verwenden eine im Wesentlichen rechteckige Grat-Struktur, die im Allgemeinen in einer von zwei Arten ausgebildet ist. In einem Verfahren werden Flacher-Graben-Isolier-(Shallow Trench Isolation, STI)-Merkmale 205 zuerst auf einem Volumen- oder Bulk-Silizium-Material, das in der 1 als Substrat 201 gezeigt ist, ausgebildet. Die Unterseiten der Gräben zwischen den STI-Merkmalen bestehen aus freigelegtem Volumensilizium. Silizium wird dann in den Gräben wachsen gelassen, um Grate 203 auszubilden, beispielsweise indem ein Epitaxieverfahren verwendet wird. Sobald eine angestrebte Grathöhe erreicht ist, wird das STI 205 dann auf eine Ebene unter der Oberseite des Grates geätzt, um einen oberen Anteil des Grates freizulegen. Der freigelegte Anteil des Grates ist ein oberer Anteil 207 und der eingebettete Anteil ist ein unterer Anteil 209. Das Volumensilizium-Material 201 kann aus einem Siliziumsubstrat oder einem abgelagerten Silizium bestehen, wie etwa einem Silizium-auf-Isolator (Silicon-on-Insulator, SOI) mit einer Sperroxid-(Barrier Oxide, BOX)-Schicht zwischen dem SOI und dem darunter liegenden Siliziumsubstrat. Mittels dieses Verfahrens bestimmen die STI-Merkmale die Größe und Form der Grate. Abhängig von Ätzparametern, die verwendet werden, wenn die Gräben ausgebildet werden, können die Grate eine Vielzahl von im Wesentlichen rechteckigen Formen aufweisen, einschließlich des geringen Winkels bei dem unteren Anteil des Grates, wie in der 1 gezeigt ist.
  • In einem anderen Verfahren wird Volumensilizium in einem Substrat in eine rechteckige Gratform geätzt, indem zuerst eine Harte-Maske-Schicht auf dem Volumensilizium strukturiert und abgelagert wird. Die harte Maske bildet eine Struktur, die das Volumensilizium bedeckt. Das Volumensilizium wird dann geätzt, um Gräben zwischen den Bereichen, die durch die Harte-Maske-Schicht bedeckt sind, auszubilden. Die Gräben werden in Flacher-Graben-Isolier-(STI)-Merkmale 205 ausgebildet, indem ein dielektrisches Material, üblicherweise Siliziumoxid, abgelagert wird. Das dielektrische Material wird üblicherweise im Übermaß abgelagert, um die Grate 302 und optional die Harte-Maske-Schicht, wenn sie noch nicht entfernt wurde, vollständig zu bedecken. Das dielektrische Material wird auf die obere Fläche des Grates/der harten Maske herunter planarisiert und dann auf eine Ebene geätzt, die unter der Oberseite des Grates liegt, so dass ein Anteil des Grates über das STI herausragt. Der herausragende Gratanteil ist ein oberer Anteil 207 und der eingebettete Gratanteil ist ein unterer Anteil 209.
  • Die harte Maske zum Ätzen des Grates kann ausgebildet werden, indem sie direkt von einem Photoresist strukturiert wird oder durch ein Verfahren mittels Dornen (engl. „mandrels“). Das direkte Strukturierverfahren erzeugt Gratgrößen, die durch die Lithographieverfahren begrenzt sind, die verwendet werden, um den Photoresist zu strukturieren. Fortschrittliche Lithographietechniken, die Extreme-UV-(EUV)-Strahlung verwenden, die eine Wellenlänge zwischen etwa 10 nm und 120 nm aufweisen, können Gratstrukturen direkt auf harte Masken zum Ätzen in das Volumensilizium drucken.
  • Kleine Gratgrößen können auch mittels eines Abstandhalter-Plans zusammen mit Lithographieverfahren erzeugt werden, die Strahlung längerer Wellenlängen verwenden, wie etwa Argonfluorid (ArF), das Strahlung bei 193 nm erzeugt. Mittels des Abstandhalter-Plans wird eine Photoresiststruktur ausgebildet und verwendet, um eine Dorn-Struktur zu ätzen. Ein gleichförmiges Abstandhalter-Material wird dann um den Dorn abgelagert. Der gleichförmige Abstandhalter wird üblicherweise aus einem Harte-Maske-Material ausgebildet, indem eine Abstandhalter-Seitenwand ausgebildet wird, die dünner als die des Dorns ist. Das Dorn-Material zwischen den Abstandhaltern wird dann in nachfolgenden Ätzvorgängen entfernt, um nur die Abstandhalter zurückzulassen. Manche der Abstandhalter werden dann als eine harte Maske verwendet, um die darunter liegenden Siliziumschichten zu ätzen, um die Gratstrukturen auszubilden. Mittels des Dorn/Abstandhalter-Verfahrens können dünnere Grate, die näher zusammen liegen, ausgebildet werden als mit dem direkten Strukturieren der harten Maske mittels eines Photoresist. Die freigelegten Grat-Anteile 207 weisen eine Höhen-Abmessung (h), eine Breiten-Abmessung (w) und eine Längen-Abmessung (1) auf. Manche elektrischen Eigenschaften des FinFET können mit Bezug auf diese Abmessungen definiert werden. Eine wirksame Kanalbreite für den Transistor kann beispielsweise mittels der Abmessungen des Grates unter dem Gate berechnet werden. Wie in der 2 gezeigt ist, beträgt die wirksame Kanalbreite 2 Grate oder 2 × (2h + w). Die Abmessung der Gratbreite beeinflusst die Verringerung des Ausschlags unter dem Schwellenwert (engl. „subthreshold swing“) und draininduzierte Schwellspannungsänderung (Drain-Inducted Barrier Lowering, DIBL), die das Ion-Ioff-Verhältnis bestimmen. Somit kann eine verbesserte Steuerung der kritischen Abmessungen des Grates und der Ätzprofile die Zellenstabilität und - leistungsfähigkeit verbessern.
  • Die Substratätzung, um die Grate auszubilden, ist für Lasteinflüsse zwischen isolierten und dichten Strukturen anfällig. Mit anderen Worten führt eine abweichende Dichte zu einem anderen Gratlinien-(engl. „fin line“)-Profil, das sowohl die kritischen Abmessungen als auch den Winkel des Seitenwandprofils umfasst. Eine Lösung besteht darin, Gratlinien mit regelmäßigem Abstand zu verwenden, die bei einer maximalen Dichte (einem minimalen Abstand nach einer Entwurfsregel) ausgebildet sind, um Gleichförmigkeit während des Ätzens zu gewährleisten. Zusätzliche Lithographie- und Ätzschritte werden ausgeführt, um manche der Grate zu entfernen, die als Hilfsgrate (engl. „dummy fins“) bezeichnet werden. Diese Lösung fügt jedoch Hilfsgrate zwischen allen Transistoren in einer Speicherzelle hinzu und schränkt die Verkleinerung der Zellengröße ein, weil ein minimaler Abstand zwischen zwei Grat-Mitten (Pitch) verwendet wird.
  • Die nachfolgenden FinFET-Ausbildungs-Verfahrensschritte werden hier beschrieben, um einen Kontext für die vorliegende Offenbarung zu bieten. Eine dielektrische Gateschicht 213 und eine Gate-Elektroden-Schicht 211 werden über den Graten und der STI-Schicht abgelagert. Die dielektrische Gate-Schicht 213 wird aus einem dielektrischen Material mit hoher dielektrischer Konstante (high-k) ausgebildet. Die beispielhaften High-k-Materialien können k-Werte aufweisen, die größer als etwa 4,0 sind oder sogar größer als etwa 7,0 und können Aluminium enthaltende Dielektrika, wie etwa Al2O3, HfAlO, HfAlON oder AlZrO; Hf enthaltende Materialien, wie etwa HfO2, HfSiOx, HfAlOx, HfZrSiOx oder HfSiON; und/oder andere Materialien, wie etwa LaAlO3 oder ZrO2, umfassen. Die Gate-Elektroden-Schicht 211 wird auf der dielektrischen Gate-Schicht 213 ausgebildet und kann aus einem leitfähigen Material, wie etwa dotiertem Polysilizium, Metallen oder Metallnitriden, ausgebildet sein.
  • Die Gate-Elektroden-Schicht 211 und die dielektrische Gate-Schicht 213 werden dann strukturiert, um Gate-Stapel über einem mittleren Abschnitt der Grate auszubilden. Die GratAbschnitte, die nicht unter den Gate-Stapeln liegen, werden dann optional dotiert, um schwach dotierte Drain-(Lightly Doped Drain, LDD)- und Source-Bereiche auszubilden. Das Dotierungsmittel, das verwendet wird, hängt von dem Leitfähigkeitstyp des Transistors ab. Die LDD-Bereiche können durch Ionenimplantation oder Plasmadotierung dotiert werden, wobei die Dotierungsmittel auf dem Grat abgelagert werden und getempert (engl. „annealed“) werden. Source- und Drain-Bereiche werden auf beiden Seiten des Gate-Stapels ausgebildet. Source- und Drain-Bereiche können ausgebildet werden, indem auf einen Source/Drain-Bereich eine Ionenimplantation angewendet wird oder indem ein Teil des Grates entfernt wird und der entfernte Anteil dann epitaktisch unter Dotierungs-Bedingungen erneut wachsen gelassen wird, um einen Source/Drain-Bereich auszubilden.
  • Gemäß verschiedenen Ausführungsformen ermöglicht die vorliegende Offenbarung eine Verringerung der Größe von Speicherzellen, während sie Lasteinflüsse berücksichtigt, indem sie verschiedene Grat-Ausbildungsumgebungen für n- und p-FinFETs erzeugt. Wie beschrieben, umfasst ein typischer 6T-SRAM zwei PMOS-FinFETs (PU-1 und PU-2) und vier NMOS-FinFETs (PD-1, PD-2, PG-1 und PG-2). Während des Ausbildens der Gratlinien sind Hilfsgratlinien für die NMOS-FinFETs und keine Hilfsgratlinien für die PMOS-FinFETs vorgesehen. Die Hilfsgratlinien für die NMOS-FinFETs stellen ein gleichförmiges Ätzen für die Grate in den NMOS-FinFETs sicher und werden in nachfolgenden Vorgängen dann vollständig oder teilweise entfernt. Die Hilfsgratlinien für die PMOS-FinFETs nicht bereitzustellen, ermöglicht es, dass die PMOS-FinFETs näher zu einander angeordnet werden, näher als zweimal der Grat-Mittenabstand, als die NMOS-FinFETs. Die nähere Anordnung verringert die Größe der Speicherzelle. Die Stabilität der Speicherzelle wird aufrechterhalten, weil die dichte Gratlinien-Umgebung für die NMOS-FinFETs lokale Effekte minimiert und aktive Grate mit einem vertikaleren Grat-Profil und einer schmaleren Gratbreite erzeugt. Das vertikalere Grat-Profil und die schmalere Gratbreite verringern negative Effekte des Ausschlags unter dem Schwellenwert und draininduzierter Schwellspannungsänderung (DIBL). Im Ergebnis weist die Speicherzelle eine niedrigere minimale Vcc-Leistung, ein besseres n/p-Ionen-Verhältnis für PD nach PU und einen besseren Beta-Wert für PD nach PG auf.
  • Die 3A und 3B sind Layouts von Graten in einer SRAM-Zelle 300, in Übereinstimmung mit verschiedenen Ausführungsformen. Wie in der 3A gezeigt ist, umfasst der SRAM 300 vier aktive Grate 301, 303, 305 und 307 und vier Hilfsgrate (Dummy-Grate) 309, 311, 313 und 315. Die aktiven Grate sind in zwei Gruppen aufgeteilt, die unterschiedliche Gratbreiten und -abstände aufweisen. Die Grate 301 und 303 weisen eine Breite W2 auf und haben einen Abstand D1 von ihrem nächstgelegenen benachbarten Grat. Die Grate 305 und 307 weisen eine Breite W1 auf und haben einen Abstand D2 voneinander und einen Abstand D1 von ihren nächstgelegenen Hilfsgraten, 311 und 313. Die Grate 305 und 307 sind auch kürzer als die Hilfsgrate und die anderen aktiven Grate. Die Grenze 317 bezeichnet den aktiven Bereich für die Speicherzelle 300. Die Hilfsgrate 309 und 315 sind an den Kanten des Speicherzellen-Randes 317 angeordnet. Der Abstand D1 kann mit einem minimalen Raum zwischen länglichen Merkmalen übereinstimmen, wie er durch das verwendete lithographische Verfahren bestimmt wird. Wenn Merkmale einen Abstand mittels eines minimalen Raumes aufweisen, liegt die Merkmaldichte bei einem Maximum und die Fläche kann als eine dichte Fläche bezeichnet werden. Der Abstand D2 ist länger als der Abstand D1; somit sind die Grate 305 und 307 isolierter voneinander als ihre anderen benachbarten Grate. Weil die Abstände D1 und D2 sich unterscheiden, bewirkt, wenn die Grate in Volumensilizium geätzt werden, der Unterschied der Merkmaldichte, dass sich verschiedene Gratbreiten und Gratformen bilden. Dichte Merkmale bilden schmalere Grate mit steileren Seitenwänden. Weniger dichte Merkmale bilden breitere Grate mit Seitenwänden, die weniger vertikal sind. Somit ist die Gratbreite W2 schmaler als die Gratbreite W1. Gemäß verschiedenen Ausführungsformen kann ein Verhältnis von W2 zu W1 zwischen etwa 0,6 und etwa 0,9 liegen. Die Seitenwände der Grate 305 und 307 sind weniger steil als die Seitenwände der Grate 301 und 303.
  • Die 3B zeigt das Grat-Layout, nachdem die Hilfsgrate von der 3A entfernt wurden, so dass nur aktive Grate übrig bleiben. Die aktiven Grate 301 und 303 weisen einen Abstand D3 von den nächstgelegenen aktiven Graten 305 und 307 in derselben Zelle auf. Der Abstand D3 beträgt zweimal den Abstand D1 plus eine Gratbreite W2. Der Abstand D3 ist größer als der Abstand D2.
  • Die 3C ist ein Flussdiagramm von Ausführungsformen eines Verfahrens zur Herstellung der SRAM-Zelle, gemäß verschiedenen Aspekten der vorliegenden Offenbarung. Eine teilweise hergestellte SRAM-Zelle weist Grate auf, die dem Grat-Layout-Diagramm von 3A nach den Schritten 352 und 356 entsprechen. Eine teilweise hergestellte SRAM-Zelle weist Grate auf, die dem Grat-Layout-Diagramm von 3B nach den Schritten 352, 354 und 356 entsprechen. In Schritt 352 werden Gratlinien in Volumensilizium strukturiert. Die Gratlinien umfassen aktive Gratlinien und Hilfsgratlinien um manche der aktiven Gratlinien herum. Wie beschrieben wurde, kann das Strukturieren von Gratlinien in Volumensilizium durch direktes Strukturieren mittels Lithographietechniken ausgeführt werden oder indem Abstandhalter um Dorne verwendet werden, die feinere Merkmale als direktes Strukturieren erreichen können. Ungeachtet davon, welche Strukturiertechnik verwendet wird, umfasst der Schritt 352 das Ätzen der Struktur in Silizium, um die Grate auszubilden. Die sich ergebenden Grat-Abmessungen sind aufgrund von Lasteinflüssen stark abhängig von der Merkmaldichte. Die 4A ist ein Layout von Graten, die in Schritt 352 strukturiert werden können, gemäß manchen Ausführungsformen.
  • Wie dem Fachmann bekannt ist, können, wenn Zellen zusammen angeordnet sind, um einen Array zu bilden, die Zellen-Layouts gewendet oder gedreht werden, um höhere Packungsdichten zu ermöglichen. Oft können, indem die Zellen um einen Zellenrand oder eine Achse umgedreht werden und die umgedrehten Zellen angrenzend an die ursprüngliche Zelle angeordnet werden, gemeinsame Knoten und Verbindungen kombiniert werden, um die Packungsdichte zu erhöhen. Die 4A und 4B sind Layouts von Graten in einer SRAM-Einheitszelle 400, die jeweils vier SRAM-Zellen 401, 403, 405 und 407 umfasst, in Übereinstimmung mit verschiedenen Ausführungsformen. Die SRAM-Zellen 401, 403, 405 und 407 sind Spiegelbilder und gedrehte Bilder von einander. Insbesondere sind die SRAM-Zellen 401 und 405 Spiegelbilder an der y-Achse, wie es auch die SRAM-Zellen 405 und 407 sind. Die SRAM-Zellen 401 und 403 sind Spiegelbilder an der x-Achse, wie es auch die SRAM-Zellen 405 und 407 sind. Darüber hinaus sind die diagonalen SRAM-Zellen (Zellen 401 und 407; Zellen 403 und 405) um 180 Grad gedrehte Bilder von einander.
  • Wie in der 4A gezeigt ist, umfasst jede der Speicherzellen vier aktive Gratlinien 411, 413, 415 und 417. Die Gratlinien in den Spiegelbild-Zellen sind gemäß ihrer Reihenfolge in der Speicherzelle 300 bezeichnet. Die Einheitszelle 400 umfasst auch Hilfsgratlinien 421, 423, 425, 427, 429, 431 und 433. Die Hilfsgratlinien 421, 427 und 433 sind Rand-Hilfsgratlinien, die von Speicherzellen und Einheitszellen gemeinsam genutzt werden können. Die Rand-Hilfsgratlinie 427 wird beispielsweise von den Speicherzellen 401/403 und 405/407 geteilt. Die Rand-Hilfsgratlinien 421 und 433 können von anderen Einheitszellen geteilt werden, die nicht gezeigt sind. Die Hilfsgratlinien 423, 425, 429 und 431 sind Hilfsgratlinien innerhalb der Zelle. Sie weisen alle aktive Gratlinien auf beiden Seiten auf, die zu derselben Speicherzelle gehören. In manchen Ausführungsformen werden Hilfsgratlinien innerhalb der Zelle nicht verwendet.
  • Die 5A ist eine Schnittdarstellung entlang den Schnittlinien A-A' von 4A über die Speicherzellen 401 und 405 nach dem Schritt 352 von 3C. Die verschiedenen Grate von 4A sind mit denselben Bezugszeichen in der 5A bezeichnet. Wegen den Ätz-Lasteinflüssen weisen die aktiven Grate 415 und 417 eine insgesamt breitere Gratbreite als die aktiven Grate 411 und 413 und die Hilfsgrate 421, 423, 425 und 427 auf. Die aktiven Grate 415 und 417 weisen eine obere Breite W1T an der Oberseite des Grates und eine Sockelbreite W1B am Sockel des Grates auf. Die aktiven Grate 411 und 413 und die Hilfsgrate 421, 423, 425 und 427 weisen eine obere Breite W2T an der Oberseite des Grates und eine Sockelbreite W2B am Sockel des Grates auf. Weil diese Grate durch Ätzen in Volumensilizium ausgebildet werden, sind die Gratbreiten am Sockel immer breiter als die Gratbreiten an der Oberseite. In dichten Bereichen ist das Verhältnis der oberen Gratbreite zu der Sockel-Gratbreite jedoch größer als das Verhältnis in weniger dichten Bereichen. W2T/W2B ist beispielsweise größer als W1T/W1B. Mit anderen Worten weisen die Grate 415 und 417 in weniger dichten Bereichen eine flachere Steigung auf als die Grate in dichten Bereichen.
  • Bezieht man sich wieder auf die 3C, so wird in Schritt 354 mindestens ein Abschnitt der Hilfsgrate entfernt. Die Hilfsgrate werden durch Strukturieren entfernt, um nur die Hilfsgrate freizulegen und dann die Hilfsgrate durch Ätzen vollständig oder teilweise zu entfernen. Die 4B zeigt das Grat-Layout, nachdem die Hilfsgrate von der 4A entfernt wurden, wobei nur die aktiven Grate übrig bleiben. Das Entfernen der Grate kann durch ein vollständiges Entfernen oder ein teilweises Entfernen ausgeführt werden. Beim vollständigen Entfernen werden die Hilfsgrate geätzt, während die aktiven Grate durch eine Photoresiststruktur geschützt sind. Nassätzung oder Trockenätzung kann eingesetzt werden. Bei einer Nassätzung kann das Volumensilizium um den Sockel der Hilfsstrukturen einer gewissen Ätzung ausgesetzt sein, so dass ein kleines Loch (engl. „divot“) gebildet wird. Bei einem teilweisen Entfernen verbleibt ein kleiner Teil der Hilfsgrate nach dem Ätzverfahren. Wie in der 5B entsprechend den Schnittlinien B-B' der 4B gezeigt ist, sind die kleinen Anteile Kegelstümpfe oder Gratspitzen 521, 523, 525, 527, 529, 531 und 533, die nachfolgend unter einer Flacher-Graben-Isolier-(STI)-Schicht 509 vergraben werden, die in gestrichelten Linien gezeigt ist. Das Vorhandensein der Gratstümpfe kann die Gleichförmigkeit der STI-Ablagerung verbessern.
  • Bezieht man sich wieder auf das Verfahren 350 der 3C, so werden in Schritt 356 Rand-Anschnitte (engl. „end cuts“) für manche der aktiven Gratlinien strukturiert. Rand-Anschnitte entfernen einen Abschnitt des Grates. Die verbleibenden Abschnitte werden segmentiert. Die Segmentierung isoliert manche der Transistoren voneinander und schafft in der Speicherzelle in manchen Fällen Raum für andere Merkmale. Die Rand-Anschnitte werden ausgeführt, indem Abschnitte des Grates, die behalten werden sollen, mit einer Photomaske oder einer strukturierten harten Maske geschützt werden. Die freigelegten Gratabschnitte werden in einem Ätzverfahren entfernt. Schritt 352 oder Schritt 354 können Schritt 356 vorangehen. Mit anderen Worten können die Rand-Anschnitte ausgeführt werden, bevor oder nachdem die Hilfsgrate entfernt werden. In manchen Fällen können die Rand-Anschnitte zur selben Zeit wie das Entfernen der Hilfsgrate ausgeführt werden.
  • 6A zeigt ein sich ergebendes Layout, wenn die Rand-Anschnitte ausgeführt werden, bevor die Hilfsgrate entfernt werden. Die aktiven Grate 415 und 417 werden zu Graten 615A/615B und 617 geschnitten, indem Randabschnitte 623A und 623B von der Einheitszelle 400 der aktiven Gratlinie 417 entfernt werden, um den aktiven Grat 617 auszubilden, und ein mittlerer Anteil 621 der aktiven Gratlinie 415 entfernt wird, um die aktiven Grate 615A und 615B auszubilden, wobei die Hilfsgrate immer noch in dem Layout vorhanden sind. Die 6B zeigt ein sich ergebendes Layout, wenn die Rand-Anschnitte ausgeführt werden, nachdem die Hilfsgrate entfernt wurden. Ohne Hilfsgrate haben das Strukturieren und Ätzen der Rand-Anschnitte ein größeres Verfahrensfenster. In der 6B werden die aktiven Grate 415 und 417 zu den Graten 615A/615B und 617 geschnitten, indem Randabschnitte 627A und 627B von der Einheitszelle 400 der aktiven Gratlinie 417 entfernt werden, um den aktiven Grat 617 auszubilden, und ein mittlerer Anteil 625 der aktiven Gratlinie 415 wird entfernt, um die aktiven Grate 615A und 615B auszubilden. Die angeschnittenen Gratanteile 625 und 627A/B der 6B sind größer und daher leichter zu definieren als die angeschnittenen Gratanteile 621 und 623 A/B der 6A. Gemäß verschiedenen Ausführungsformen können die Rand-Anschnitte auch Randabschnitte von Graten zwischen Einheitszellen umfassen, die nicht in den 6A und 6B gezeigt sind.
  • In manchen Ausführungsformen wird das Entfernen der Hilfsgrate von Schritt 354 und die Rand-Anschnitte des Schritts 356 zusammen mittels eines Strukturier- und Ätzverfahrens ausgeführt. Eine Photomaske, die Strukturen für sowohl die Hilfslinien als auch die Rand-Anschnitte enthält, wird verwendet, um Abschnitte der Gratlinien, die behalten werden sollen, zu schützen. Freigelegte Abschnitte von Hilfsgratlinien und Rand-Anschnitten werden dann zur selben Zeit geätzt. Die 6C zeigt diese Ausführungsformen. Der Grat-Anschnitt zwischen den Graten 615A und 615B wird mit einer Struktur 629 ausgebildet, die auch ein Entfernen der Hilfsgrate umfasst. Der Grat-Anschnitt auf beiden Seiten des Grates 617 wird mit einer Struktur 631 ausgebildet, die auch ein Entfernen der Hilfsgrate umfasst. Manche Strukturen, wie etwa die Struktur 633, umfassen nur das Entfernen der Hilfsgrate. Die Strukturen 629 und 631 sind komplexe Formen und sind schwerer mittels einer Photo-Struktur zu erzeugen, wenn die Grate nahe bei einander liegen.
  • Bezieht man sich wieder auf die 3C, so wird in Schritt 358 eine Flacher-Graben-Isolier-(STI)-Schicht über und zwischen den verbleibenden Graten abgelagert. Das STI-Material kann aus jedem für diesen Zweck üblicherweise verwendeten Material bestehen und umfasst verschiedene Siliziumoxide, die mittels CVD-Verfahren ausgebildet werden. Die STI-Schicht verdeckt alle verbleibenden Anteile der Hilfsgrate, die in Schritt 354 vollständig entfernt wurden, und bedeckt alle verbleibenden aktiven Grate. Dann wird in Schritt 360 das STI vertieft, um Seitenwände der Grate freizulegen. Die 2 zeigt einen FinFET, der einen vertieften STI 205 aufweist, wodurch Seitenwände von einem oberen Anteil 207 des Grates 203 freilegt werden. Die STI-Schicht kann zuerst planarisiert werden und dann geätzt werden, um einen Anteil 207 freizulegen, der eine gewisse Höhe aufweist. Der nicht freigelegte Anteil 209 weist eine Höhe auf, die als die STI-Tiefe definiert ist. Die 5B zeigt eine Schnittdarstellung der Grate 411, 415, 417 und 413, die einen vertieften STI aufweisen, der die teilweise entfernten Hilfsgrate 521, 523, 525, 527, 529, 531 und 533 vollständig bedeckt.
  • Bezieht man sich wieder auf die 3C, so werden in Schritt 362 die Grate mit Dotierungsmitteln mittels bekannter Verfahren implantiert, um p-Wannen und n-Wannen auszubilden. P-Wannen werden für n-FinFETs ausgebildet. N-Wannen werden für p-FinFETs ausgebildet. Die 5B zeigt den n-Wannenbereich 541 und den p-Wannenbereich 543. Der p-Wannenbereich 543 überspannt zwei Speicherzellen 401 und 405. Ein Gate-Dielektrikum wird in Schritt 364 abgelagert. Mit Bezug auf die 2 bedeckt das Gate-Dielektrikum 213 gleichförmig die freigelegten Anteile der Grate. Das Gate-Dielektrikum 213 kann aus einem thermischen Siliziumoxid oder einem High-k-Metalloxid bestehen. Das Gate-Dielektrikum 213 kann mehr als ein Material umfassen und wird üblicherweise mittels eines CVD-Verfahrens abgelagert. Ein Gate-Material wird dann in Schritt 366 über dem Gate-Dielektrikum von 3C abgelagert. Das Gate-Material kann aus einem Polysilizium oder irgendeinem anderen leitfähigen Material, wie etwa einem Metall oder einer Schicht aus Metallen, bestehen. Die dielektrische Gate-Schicht und das Gate-Material wird dann strukturiert, um eine Gate-Struktur auszubilden, die ein Gate-Dielektrikum 213 und das Gate 211 umfasst, wie in der 2 gezeigt ist. Gate-Anschnitte können dann in diesem Schritt oder in einem nachfolgenden Schritt ausgeführt werden, um die Gates in der Speicherzelle zu partitionieren. In Schritt 368 der 3C werden ein Source-Bereich und ein Drain-Bereich an den Rändern des Grates ausgebildet, um den FinFET fertig zu stellen. Man beachte, dass für manche High-k-Metallgate-FinFETs zuerst ein Polysilizium-Gate ausgebildet wird, aber nachfolgend entfernt wird und durch eine Metallstruktur ersetzt wird.
  • Die 7 ist ein Layout der Einheitszelle 700, die vier Speicherzellen 701, 703, 705 und 707 aufweist, die 6 FinFETs je Speicherzelle aufweisen, die in Übereinstimmung mit verschiedenen Ausführungsformen der vorliegenden Offenbarung hergestellt ist, wie in Zusammenhang mit 3C beschrieben wurde. Jede der Speicherzellen umfasst vier Gate-Bereiche. Die Gate-Bereiche erstrecken sich parallel zu der x-Richtung entlang der Länge der SRAM-Zelle. Vier Grate sind in dem Layout rechtwinklig zu den Gate-Bereichen. Ein Transistor ist an einer Kreuzung eines Grates und eines Gate-Bereichs ausgebildet. Die sechs Transistoren der SRAM-Zelle sind an unterschiedlichen Kreuzungspunkten ausgebildet. In der Speicherzelle 701 ist der erste Pass-Gate-Transistor PG-1 beispielsweise an dem Kreuzungspunkt des Grates 413 und des Gate-Bereichs 711 ausgebildet. Der zweite Pass-Gate-Transistor PG-2 ist an dem Kreuzungspunkt des Grates 411 und des Gate-Bereichs 713 ausgebildet. Der erste Pull-down-Transistor PD-1 ist an dem Kreuzungspunkt des Grates 413 und des Gate-Bereichs 715 ausgebildet. Der zweite Pull-down-Transistor PD-2 ist an dem Kreuzungspunkt des Grates 411 und des Gate-Bereichs 717 ausgebildet. Der erste Pull-up-Transistor PU-1 ist an dem Kreuzungspunkt des Grates 617 und des Gate-Bereichs 715 ausgebildet. Der zweite Pull-up-Transistor PU-2 ist an dem Kreuzungspunkt des Grates 615A und des Gate-Bereichs 717 ausgebildet. Jeder der Gate-Bereiche 711, 713, 715 und 717 bildet zwei Transistoren. Jeder der Grate 617 und 615A/B, die über der n-Wanne ausgebildet sind, bildet einen Transistor je Speicherzelle und insgesamt zwei Transistoren in einer Einheitszelle. Man beachte, dass die Grate 615A/B über unterschiedliche Einheitszellen verbunden sein können. Die Grate 411 und 413, die über den p-Wannen ausgebildet sind, bilden zwei Transistoren in jeder der Speicherzellen und vier Transistoren in einer Einheitszelle. Mit anderen Worten wird ein einziger Gate-Bereich als die Gates der Transistoren PD-1 und PU-1 verwendet. Ein anderer einziger Gate-Bereich wird als die Gates der Transistoren PD-2 und PU-2 verwendet. Auf diese Weise verbindet jeder einzelne Gate-Bereich elektrisch die Gates der entsprechenden zwei Transistoren.
  • Verschiedene Kontakte und ihre zugehörigen Verbindungs-Vias (Durchkontaktierungen) können verwendet werden, um Komponenten in der SRAM-Einheitszelle 700 zu verbinden. Durch ein Via und einen Gate-Kontakt kann ein Wortleitungs-Kontakt WL mit dem Gate des Pass-Gate-Transistors PG-1 verbunden sein, und ein anderer Wortleitungs-Kontakt WL ist mit dem Gate des Pass-Gate-Transistors PG-2 verbunden. Ähnlich ist ein Bitleitungs-Kontakt BL mit dem Drain des Pass-Gate-Transistors PG-1 verbunden, und ein komplementärer Bitleitungs-Kontakt BLB ist mit dem Drain des Pass-Gate-Transistors PG-2 verbunden.
  • Ein Stromquellen-Kontakt VCC ist mit der Source des Pull-up-Transistors PU-1 verbunden, und ein anderer Stromquellen-Kontakt VCC ist mit der Source des Pull-up-Transistors PU-2 verbunden. Ein Erdungskontakt VSS ist mit der Source des Pull-down-Transistors PD-1 verbunden und ein anderer Erdungskontakt VSS ist mit der Source des Pull-down-Transistors PD-2 verbunden. Ein Speicherknoten-Kontakt SN verbindet die Source des Transistors PG-1 und die Drains der Transistoren PD-1 und PU-1. Ein anderer Speicherknoten-Kontakt SNB verbindet die Source des Transistors PG-2 und die Drains der Transistoren PD-2 und PU-2.
  • Die SRAM-Zelle 703 ist eine Duplikat-Zelle, aber um die x-Achse an der Oberseite der SRAM-Zelle 701 gewendet. Die gemeinsamen Merkmale BL, VCC und VSS werden kombiniert, um Platz zu sparen. Somit sind die beiden Zellen in einen Raum gepackt, der kleiner als zweimal die Fläche im Zellenrand ist. Die n-Wannen werden kombiniert und erstrecken sich, genauso wie die p-Wannen, in y-Richtung. Ein erster Drain/Source-Bereich von PU-1 ist mit VCC durch einen Kontakt verbunden. Ein zweiter Drain/Source-Bereich von PU-1 ist mit dem Speicherknoten SN verbunden.
  • Gemäß manchen Ausführungsformen sind die aktiven Grate für die Pull-up-Transistoren PU-1 und PU-2 nicht gerade. Wie in den Layout-Diagrammen der 8A, 8B und 8C, die eine Einheitszelle 800 zeigen, die der Einheitszelle 400 der 4A und 4B entspricht, gezeigt ist, sind die aktiven Grate 815 und 817 gekrümmt. Wie gezeigt ist, sind die aktiven Grate 815 und 817 zu einander gekrümmt. In manchen Ausführungsformen können die aktiven Grate 815 und 817 von einander weg oder in derselben Richtung gekrümmt sein. Zusätzlich können die Grate 815 und 817 eine „S“-Form über mehrere Speicherzellen aufweisen. Die 8A zeigt eine Struktur, die alle Gratlinien umfasst. Die 8B zeigt eine Grat-Layout-Struktur, nachdem die Hilfsgratlinien entfernt wurden, was nur die aktiven Gratlinien 811, 813, 815 und 817 übrig lässt. Die 8C zeigt eine Layout-Struktur, die die aktiven Gratlinien und Gate-Bereiche umfasst und die der Einheitszelle 700 von 7 ohne die gekrümmten Gratlinien 815A/B und 817 entspricht. Ein spitzer Winkel θ (Theta) ist zwischen dem gekrümmten Grat 815A und dem Gate-Bereich 811 in der Speicherzelle 801 gezeigt. Gemäß verschiedenen Ausführungsformen liegt ein Minimalwert des spitzen Winkels θ bei etwa 35 Grad. Mit anderen Worten kann der Winkel größer als etwa 35 Grad sein und bis zu 90 Grad betragen. In manchen Ausführungsformen kann der Winkel zwischen etwa 35 Grad und 75 Grad liegen. Der Winkel kann zwischen den Graten 811 und 815A/B und jedem der Gate-Bereiche ausgebildet sein.
  • Gemäß verschiedenen Ausführungsformen können die Hilfsgrate zwischen den PD- und PU-Transistoren fehlen. Die 9A ist ein Layout-Diagramm, das Hilfsgrate 901, 903 und 905 in einer Einheitszelle 900 zeigt. In diesen Ausführungsformen werden die Hilfsgrate nur zwischen Rand-Graten an Speicherzellen-Rändern verwendet. Die 9B zeigt das Layout, nachdem die Hilfsgrate entfernt wurden.
  • Gemäß manchen Ausführungsformen können die Pull-down- und Pass-Gate-Transistoren mehr als einen Grat umfassen. Die 10A zeigt ein Layout, das die Gratlinien-Struktur so zeigt, dass die Pull-down- und Pass-Gate-Transistoren jeweils zwei Grate aufweisen. Eine Speicher-Einheitszelle 1000 umfasst vier Speicherzellen 1001, 1003, 1005 und 1007. Die Speicherzelle 1001 umfasst sechs aktive Gratlinien 1011, 1012, 1013, 1014, 1015 und 1016 und Hilfsgratlinien 1021, 1022, 1023 und 1024. Die Grate sind in zwei Gruppen 1031 und 1032 getrennt, die in gestrichelten Linien dargestellt sind. Die Gratlinien-Gruppen 1031 und 1032 sind Spiegelbilder voneinander und umfassen je fünf Gratlinien. Der Grat-Mittenabstand zwischen jeder der Gratlinien-Gruppen ist der gleiche, mit einem Mittenabstand P1 in Gruppe 1032, wie in der 10A gezeigt ist. Der Grat-Mittenabstand zwischen den Rand-Graten 1013 und 1014 über die beiden Gratlinien-Gruppen ist P2. P2 ist größer als P1. Als Schlussfolgerung ist der Abstand zwischen zwei nächstgelegenen Graten (1013 und 1014) zwischen den beiden Gruppen (1031 und 1032) größer als der Abstand zwischen zwei angrenzenden Graten, beispielsweise 1023 und 1015 in derselben Gruppe 1032. Man beachte, dass ein Maß des Mittenabstands üblicherweise von einem Grat-Zentrum zu einem Grat-Zentrum gemessen wird und somit um eine Grat-Breite größer als ein Abstand zwischen Graten ist. Wenn ein Grat breiter oder schmaler ist und der Abstand zwischen ihnen der gleiche ist, ist der Mittenabstand notwendigerweise größer oder kleiner. Das Konzept, dass jede Speicherzelle zwei Gruppen von Gratlinien aufweist, kann für die Erörterung von Grat-Abständen auf Speicherzellen angewendet werden, in denen alle Transistoren einen Grat aufweisen, wie etwa diejenige der Speicherzellen in der Einheitszelle 700 der 7. Für Speicherzellen in der Einheitszelle 700 umfasst jede der Gruppen vier Gratlinien aus zwei aktiven Gratlinien und zweit Hilfsgratlinien.
  • Die 10B zeigt das Grat-Layout, nachdem die Hilfsgrate entfernt wurden, was die Grate 1011, 1012, 1013, 1014, 1015 und 1016 übrig lässt. Der Mittenabstand zwischen den Gratlinien 1013 und 1014 bleibt P2 und zwischen den Gratlinien 1015 und 1016 P1. Ohne einen dazwischen geschalteten Hilfsgrat beträgt der Mittenabstand zwischen den aktiven Gratlinien 1014 und 1015 zweimal P1. Zweimal P1 ist größer als P2. Die 10C zeigt die Einheitszelle 1000 nach den Rand-Anschnitten. Der Unterschied zwischen 10C und 6B liegt darin, dass eine aktive Gratlinie für die Pull-down- und Pass-Gate-Transistoren bereitgestellt wird. Die 10D zeigt das Grat-Layout von 10C mit den Gate-Bereichen. PG-1, PG-2, PD-1 und PD-2 weisen jeweils zwei Grate je Transistor auf, während PU-1 und PU-2 jeweils einen Grat je Transistor aufweisen. Andere SRAM-Zellen-Designs können sogar noch mehr Grate je Transistor aufweisen als die Ausführungsformen der 10A bis 10D. Die PU-Transistoren können beispielsweise je zwei Grate aufweisen, während die PG- und PD-Transistoren je drei Grate aufweisen. In einem anderen Beispiel weisen die PU-Transistoren je einen Grat auf, und die PG- und PD-Transistoren weisen je drei Grate auf.
  • Erfindungsgemäß betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden einer Halbleitervorrichtung, die einen statischen Arbeitsspeicher-(SRAM)-Zellenarray aufweist, wobei jede der SRAM-Zellen zwei Pull-up-(PU)-, zwei Pass-Gate-(PG)- und zwei Pull-down-(PD)-FinFETs umfasst. Das Verfahren umfasst das Strukturieren einer Mehrzahl von Graten, die aktive Grate und Hilfsgrate umfassen, und das Strukturieren und Entfernen mindestens eines Anteils der Hilfsgrate. Jeder PG-FinFET nutzt mindestens einen aktiven Grat gemeinsam mit einem PD-FinFET. Kein Hilfsgrat ist zwischen PU-FinFETs in einer Speicherzelle angeordnet, und ein Hilfsgrat ist zwischen einem PU-FinFET und dem mindestens einen aktiven Grat, der von einem PG- und einem PD-FinFET gemeinsam genutzt wird, angeordnet. Mindestens ein Hilfsgrat ist zwischen dem mindestens einen aktiven Grat, der von einem PG- und einem PD-FinFET gemeinsam genutzt wird, und angrenzenden Speicherzellen angeordnet.
  • Erfindungsgemäß betrifft ein Verfahren zum Ausbilden eines statischen Arbeitsspeicher-(SRAM)-Zellenarrays, der eine Mehrzahl von SRAM-Zellen aufweist. Das Verfahren umfasst das Strukturieren von zwei Gruppen von mindestens vier Graten in jedem Zellenbereich und das Zellenbereichs, wobei nachdem die zwei Grate entfernt wurden, mindestens zwei Grate (301, 305) in jeder Gruppe übrigbleiben und ein dritter Abstand (D3) zwischen den mindestens zwei übrigbleibenden Graten (301, 305) in jeder Gruppe größer ist als der erste Abstand (D2) zwischen zwei nächstgelegenen Graten (305, 307) zwischen den beiden Gruppen. von zwei Graten von jeder Gruppe aus mindestens vier Graten. Jede der Gruppen weist parallele Grate auf und die Gruppen von Graten sind horizontal ausgerichtet. Jede der Gruppen umfasst einen PU-Transistor, einen PG-Transistor und einen PD-Transistor. Jeder der PG-Transistoren nutzt mindestens einen aktiven Grat gemeinsam mit einem PD-Transistor. Ein Abstand zwischen zwei nächstgelegenen Graten zwischen den beiden Gruppen ist größer als zwischen zwei angrenzenden Graten in einer Gruppe. Die beiden Grate, die entfernt werden, sind einer aus einem äußeren Rand des Zellenbereichs und ein zweiter Grat von dem Zentrum des
  • Erfindungsgemäß betrifft die vorliegende Offenbarung einen SRAM-Zellenarray nach Anspruch 7, der eine Anzahl von SRAM-Zellen aufweist. Jede der SRAM-Zellen umfasst sechs FinFETs, die zwei Pull-up-(PU)-Transistoren, zwei Pass-Gate-(PG)-Transistoren und zwei Pull-down-(PD)-Transistoren umfassen. Die PU-Transistoren liegen angrenzend an einander und umfassen einen aktiven Grat, der eine erste Gratbreite aufweist. Jeder der PG-Transistoren nutzt mindestens einen aktiven Grat gemeinsam mit einem PD-Transistor. Der mindestens eine aktive Grat, der von einem PG- und einem PD-Transistor gemeinsam genutzt wird, hat eine zweite Gratbreite, die kleiner als die erste Gratbreite ist.

Claims (18)

  1. Verfahren zum Ausbilden einer Halbleitervorrichtung, die einen statischen Arbeitsspeicher-(SRAM)-Zellenarray aufweist, wobei jede der SRAM-Zellen (701, 703, 705, 707) zwei Pull-up-(PU)-, zwei Pass-Gate-(PG)- und zwei Pull-down-(PD)-FinFETs umfasst, wobei das Verfahren Folgendes umfasst: Strukturieren (352) einer Mehrzahl von Graten, die aktive Grate (411, 413, 615, 617) und Hilfsgrate (421, 423, 425, 427, 429, 431, 433) umfassen, wobei jeder PG-FinFET mindestens einen aktiven Grat (411, 413) mit einem PD-FinFET gemeinsam nutzt, wobei kein Hilfsgrat zwischen PU-FinFETs in einer Speicherzelle angeordnet ist, ein Hilfsgrat (423, 425) zwischen einem PU-FinFET und dem mindestens einen Grat, der von einem PG- und einem PD-FinFET gemeinsam genutzt wird, angeordnet ist, und wobei mindestens ein Hilfsgrat (421, 427) zwischen dem mindestens einen Grat, der von einem PG- und einem PD-FinFET gemeinsam genutzt wird, und angrenzenden Speicherzellen angeordnet ist; und Strukturieren und Entfernen (354) mindestens eines Abschnitts der Hilfsgrate.
  2. Verfahren nach Anspruch 1, wobei der mindestens eine Hilfsgrat, der zwischen dem mindestens einen aktiven Grat, der von einem PG- und einem PD-FinFET gemeinsam genutzt wird, und angrenzenden Speicherzellen angeordnet ist, ein Hilfsgrat (421) ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei ein Abstand (D2) zwischen aktiven Graten (615A, 617) von angrenzenden PU-FinFETs kleiner als ein Abstand (D3) zwischen angrenzenden aktiven Graten (615A, 411) zwischen einem PU-FinFET und einem Nicht-PU-FinFET ist.
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei das Entfernen (354) von mindestens einem Abschnitt der Hilfsgrate aus dem vollständigen Entfernen der Hilfsgrate besteht.
  5. Verfahren nach einem der vorangehenden Ansprüche, wobei das Strukturieren (352) einer Mehrzahl von Graten, die aktive Grate und Hilfsgrate umfassen, Folgendes umfasst: Ausbilden einer Grat-Struktur in einer harten Maske über einem Volumensubstrat; und Ätzen der Grat-Struktur in das Volumensubstrat.
  6. Verfahren nach einem der vorangehenden Ansprüche, das weiter Folgendes umfasst: Strukturieren (356) eines Rand-Anschnittes für die aktiven Grate der PU-FinFETs.
  7. SRAM-Zellenarray (700), der Folgendes umfasst: eine Mehrzahl von SRAM-Zellen (701, 703, 705, 707), wobei jede der SRAM-Zellen sechs FinFETs umfasst, die zwei Pull-up-(PU)-Transistoren, zwei Pass-Gate-(PG)-Transistoren und zwei Pull-down-(PD)-Transistoren umfassen, wobei die PU-Transistoren benachbart zu einander sind und einen aktiven Grat (615A, 617) umfassen, der eine erste Gratbreite aufweist, wobei jeder der PG-Transistoren mindestens einen aktiven Grat (411, 413) mit einem PD-Transistor gemeinsam nutzt, und wobei der mindestens eine aktive Grat, der von einem PG- und einem PD-Transistor gemeinsam genutzt wird, eine zweite Gratbreite aufweist, die kleiner als die erste Gratbreite ist; und verkürzte Hilfsgrate (521, 523, 525), die in einer Flacher-Graben-Isolier-(STI)-Schicht unter Gates der FinFETs eingebettet sind, und zwischen dem PU-Transistor und dem mindestens einen aktiven Grat, der von einem PG- und einem PD-Transistor gemeinsam genutzt wird, und zwischen angrenzenden Speicherzellen angeordnet sind.
  8. SRAM-Zellenarray nach Anspruch 7, wobei ein Verhältnis der zweiten Gratbreite zu der ersten Gratbreite zwischen etwa 0,6 und etwa 0,9 liegt.
  9. SRAM-Zellenarray nach Anspruch 7 oder 8, wobei ein Abstand zwischen aktiven Graten der angrenzenden PU-Transistoren kleiner als ein Abstand zwischen einem aktiven Grat eines PU-Transistors und einem aktiven Grat eines nächstgelegenen PG- oder PD-Transistors ist.
  10. SRAM-Zellenarray nach einem der Ansprüche 7 bis 9, wobei die PG- und PD-Transistoren mehr als einen aktiven Grat umfassen.
  11. SRAM-Zellenarray nach einem der Ansprüche 7 bis 10, wobei aktive Grate von PU-Transistoren gekrümmt sind.
  12. SRAM-Zellenarray nach Anspruch 11, wobei ein minimaler Winkel zwischen einer Gate-Elektrode und den aktiven Graten der PU-Transistoren 35 Grad beträgt.
  13. Verfahren zum Ausbilden eines statischen Arbeitsspeicher-(SRAM)-Zellenarrays (300), der eine Mehrzahl von SRAM-Zellen aufweist, wobei das Verfahren Folgendes umfasst: Strukturieren zweier Gruppen von mindestens vier Graten in jedem der Zellbereiche (317), wobei jede der Gruppen parallele Grate aufweist und wobei die Gruppen von Graten horizontal ausgerichtet sind und wobei jede der Gruppen einen PU-Transistor, einen PG-Transistor und einen PD-Transistor umfasst, wobei jeder der PG-Transistoren mindestens einen aktiven Grat (301, 303) mit einem PD-Transistor gemeinsam nutzt und wobei ein erster Abstand (D2) zwischen zwei nächstgelegenen Graten (305, 307) zwischen den beiden Gruppen größer als ein zweiter Abstand (D1) zwischen zwei angrenzenden Graten in einer Gruppe ist; und Entfernen zumindest zweier Grate von jeder der Gruppen von mindestens vier Graten, wobei die zwei Grate einen Grat (309, 315) aus einem äußeren Rand des Zellbereichs und einen zweiten Grat (311, 313) aus dem Zentrum des Zellbereichs umfassen, wobei nachdem die zwei Grate entfernt wurden, mindestens zwei Grate (301, 305) in jeder Gruppe übrigbleiben und ein dritter Abstand (D3) zwischen den mindestens zwei übrigbleibenden Graten (301, 305) in jeder Gruppe größer ist als der erste Abstand (D2) zwischen zwei nächstgelegenen Graten (305, 307) zwischen den beiden Gruppen.
  14. Verfahren nach Anspruch 13, das weiter Folgendes umfasst: Ablagern (358) einer Flacher-Graben-Isolier-(STI)-Schicht; Vertiefen (360) der STI-Schicht, um Seitenwände der Grate freizulegen; Implantieren (362) mit einem p-Dotierungsmittel, um p-Wannen auszubilden; Implantieren (362) mit einem n-Dotierungsmittel, um n-Wannen auszubilden; Ablagern (364) eines Gate-Dielektrikums (213); Ablagern und Strukturieren eines Hilfsgates; und Ausbilden (368) eines Source-Bereichs und eines Drain-Bereichs.
  15. Verfahren nach Anspruch 14, wobei das Entfernen von zwei Graten ein teilweises Entfernen ist und das Ablagern einer STI-Schicht verbleibende Anteile (521 - 533) der beiden Grate bedeckt.
  16. Verfahren nach einem der Ansprüche 13 bis 15, das weiter Folgendes umfasst: Entfernen von Rand-Anschnitten der Grate der PU-Transistoren.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei die Gratbreiten (W1T) der PU-Transistoren größer als die Gratbreiten (W2T) der PG- oder PD-Transistoren sind.
  18. Verfahren nach einem der Ansprüche 13 bis 17, wobei der Grat der PU-Transistoren eine größere Abweichung der Breite zwischen einem Sockel des Grates und einer Oberseite des Grates als der Grat der PG- oder PD-Transistoren aufweist.
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