TW201419451A - 靜態隨機存取記憶單元陣列與其形成方法 - Google Patents

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Abstract

本發明提供SRAM陣列與其形成方法。每一SRAM單元包含兩個上拉式(PU)FinFET、兩個通閘(PG)FinFET、與兩個下拉式(PD)FinFET。PU電晶體彼此相鄰，各自具有單一主動鰭狀物，其具有第一鰭狀物寬度。每一PG電晶體與PD電晶體之一者共用至少一主動鰭狀物，其具有第二鰭狀物寬度。第二鰭狀物寬度小於第一鰭狀物寬度。形成SRAM陣列的方法包括圖案化多個鰭狀物，其包含主動鰭狀物與虛置鰭狀物；以及圖案化與移除至少部份的虛置鰭狀物。在記憶單元中，沒有任何虛置鰭狀物位於PU FinFET之間。虛置鰭狀物之一者位於PU FinFET與PF及PD電晶體共用的主動鰭狀物之間。至少一虛置鰭狀物係位於相鄰的記憶單元之間。

Description

靜態隨機存取記憶單元陣列與其形成方法
本發明係關於靜態隨機存取記憶單元，更特別關於其鰭狀物的排列。
由於多種電子構件如電晶體、二極體、電阻、電容、或類似物的積體密度持續改良，半導體產業已快速成長一段時間。改良上述積體密度的主要方法為持續縮小結構尺寸，讓更多的構件可整合至固定面積中。然而較小的結構尺寸更容易產生漏電流。在對較小電子元件之需求成長的同時，需要降低半導體元件的漏電流。
在互補式金氧半(CMOS)元件中，主動區包含汲極、源極、連接源極與汲極之間的通道區、與位於通道區頂部上以控制通道區之開關狀態的閘極。當閘極電壓大於臨界電壓時，汲極與源極之間的通道區即為導電狀態。如此一來，電子或電洞將可在汲極與源極之間移動。另一方面，當閘極電壓小於臨界電壓時，通道區將關閉且沒有電子或電洞可在汲極與源極之間流動。然而在半導體元件持續縮小的情況下，閘極因短通道漏電流效應而無法完全控制通道區(特別是無法控制通道區的另一部份以關閉電子/電洞流)。如此一來，在半導體元件尺寸縮小到深次30奈米時，習知的平面電晶體其對應的短閘極 長度，將使閘極失去實質上關閉通道區的能力。
隨著半導體技術發展，鰭狀場效電晶體(FinFET)可有效降低半導體元件的漏電流。在FinFET中，包含汲極、通道區、與源極的主動區自半導體基板的表面凸起。由於主動區變成三維結構，在相同面積下可增加有效閘極長度，進而降低習知平面電晶體的短通道漏電流問題。將FinFET整合至多種元件與結構如不同種類的記憶單元，除了可增加記憶單元密度外也帶來額外挑戰。此外，如何維持穩定度也是課題之一。
本發明一實施例提供之靜態隨機存取記憶單元陣列的形成方法，其中每一靜態隨機存取記憶單元包括兩個上拉式FinFET、兩個通閘FinFET、與兩個下拉式FinFET，且此方法包括：圖案化多個鰭狀物，且鰭狀物包括多個主動鰭狀物與多個虛置鰭狀物，其中每一通閘FinFET與下拉式FinFET之一者共用至少一主動鰭狀物，其中記憶單元中沒有任何虛置鰭狀物位於上拉式FinFET之間，虛置鰭狀物之一者係位於上拉式FinFET之一者與通閘FinFET與下拉式FinFET共用的主動鰭狀物之間，且其中虛置鰭狀物中至少一者係位於下拉式FinFET與通閘FinFET共用的主動鰭狀物中至少一者之間並橫越相鄰的記憶單元；以及圖案化並移除至少部份虛置鰭狀物。
本發明一實施例提供之靜態隨機存取記憶單元陣列，包括：多個靜態隨機存取記憶單元，各自包含六個FinFET，分別為兩個上拉式電晶體、兩個通閘電晶體、與兩個下拉式電晶體；其中上拉式電晶體彼此相鄰，各自具有單一主動鰭狀 物，其具有第一鰭狀物寬度；其中每一通閘電晶體與下拉式電晶體之一者共用至少一主動鰭狀物，其具有第二鰭狀物寬度；以及第二鰭狀物寬度小於第一鰭狀物寬度。
本發明一實施例提供之靜態隨機存取記憶單元陣 列的形成方法，包括：圖化化至少四個鰭狀物的兩個群組於每一單元區域中，每一群組的鰭狀物彼此平行，且鰭狀物的群組水平對準，且其中每一群組包括上拉式電晶體、通閘電晶體、與下拉式電晶體，其中每一通閘電晶體與下拉式電晶體共用至少一主動鰭狀物，且其中兩個群組中最接近的兩個鰭狀物之間的距離大於單一群組中最接近的兩個鰭狀物之間的距離；以及自至少四個鰭狀物的每一群組中，至少部份移除兩個鰭狀物，其中被移除的兩個鰭狀物之一者位於單元區域的外側邊緣，而另一者位於單元區域的中心。
θ‧‧‧銳角
A-A’、B-B’‧‧‧切線
BL、BLB‧‧‧位元線
D1、D2‧‧‧距離
h‧‧‧高度
l‧‧‧長度
P1、P2‧‧‧間距
PD-1、PD-2‧‧‧下拉式NMOS電晶體
PG-1、PG-2‧‧‧通閘電晶體
PU-1、PU-2‧‧‧上拉式PMOS電晶體
VCC‧‧‧電源接點
Vdd‧‧‧總線電壓
Vss‧‧‧接地電位
w、W1、W2‧‧‧寬度
W1B、W2B‧‧‧底部寬度
W1T、W2T‧‧‧頂部寬度
WL‧‧‧字元線
100、300、401、403、405、407‧‧‧SRAM單元
101‧‧‧第一反向器
103‧‧‧第二反向器
105、107‧‧‧儲存節點
201‧‧‧基板
203‧‧‧鰭狀物
205、509‧‧‧STI
207‧‧‧頂部
209‧‧‧底部
211‧‧‧閘極層
213‧‧‧閘極介電層
301、303、305、307、411、413、415、417、615A、615B、617、811、813、815、815A、815B、817、1011、1012、1013、1014、1015、1016‧‧‧主動鰭狀物
309、311、313、315、421、423、425、427、429、431、433、901、903、905、1021、1022、1023、1024‧‧‧虛置鰭狀物
350‧‧‧方法
352、354、356、358、360、362、364、366、368‧‧‧步驟
400‧‧‧SRAM單位
521、523、525、527、529、531、533‧‧‧鰭狀物凸起
541‧‧‧n型井區
543‧‧‧p型井區
621、625‧‧‧中間部份
623A、623B、627A、627B‧‧‧末端部份
629、631、633‧‧‧圖案
700、800、900、1000‧‧‧單位單元
701、703、705、707、1001、1003、1005、1007‧‧‧記憶單元
711、713、715、717、811‧‧‧閘極區
1031、1032‧‧‧群組
第1圖係多種實施例中，六電晶體(6T)SRAM單元的電路圖；第2圖係一實施例中，FinFET電晶體的透視圖；第3A與3B圖係多種實施例中，SRAM單元中的鰭狀物之佈局圖；第3C圖係一實施例中，方法的流程圖；第4A至4B圖係一實施例中，SRAM單位單元的佈局圖；第5A至5B圖分別為沿著第4A圖中切線A-A’的剖視圖，與沿著第4B圖中切線B-B’的剖視圖； 第6A至6C圖係不同實施例中，進行末端切除後之佈線結果；第7圖係本發明實施例中，單位單元之佈線圖，其中單位單元具有四個記憶單元，而每一記憶單元具有6個FinFET；第8A至8C圖係多種實施例中，具有弧形鰭狀物的佈局圖；第9A圖係一實施例中，單位單元中虛置鰭狀物的佈局圖，其中虛置鰭狀物只用於記憶單元邊界中的邊緣鰭狀物之間；第9B圖係移除虛置鰭狀物後的佈局圖；第10A圖係下拉式通閘電晶體之鰭狀線路圖案的佈局圖，其中每一下拉式通閘電晶體具有兩個鰭狀物；第10B圖係移除虛置鰭狀物後的鰭狀物佈局圖；第10C圖係末端切除後的單位單元；以及第10D圖係第10C圖中具有閘極區的鰭狀物佈局圖。
如何製作與使用本發明實施例的方法將詳述於下。可以理解的是，本發明提供多種發明概念以實施於多種特定方向，但這些特定實施例僅用以舉例而非侷限本發明範疇。
本發明之實施例的特定內容為鰭狀場效電晶體(FinFET)形成的靜態隨機存取記憶體(SRAM)，但本發明之實施例亦可應用於多種半導體元件。下述內容將搭配圖式說明多種實施例。
靜態隨機存取記憶體(SRAM)為揮發性半導體記憶體，其採用雙穩態閂鎖電路以儲存每一位元。SRAM中的每一位元係儲存於四個電晶體(PU-1、PU-2、PD-1、與PD-2)上，而 四個電晶體形成兩個交錯耦合的反向器。記憶單元具有兩個穩態，可用以標示0與1。兩個額外存取電晶體(PG-1與PG-2)可在讀寫操作中控制儲存單元的存取。SRAM一般使用六個MOSFET以儲存每一記憶位元。第1圖係六電晶體(6T)之SRAM單元的電路圖。SRAM 100包含上拉式PMOS(p型金氧半)電晶體PU-1與下拉式NMOS(n型金氧半)電晶體PD-1形成的第一反向器101。SRAM單元100更包括上拉式PMOS電晶體PU-2與下拉式NMOS電晶體PD-2形成的第二反向器103。此外，第一反向器101與第二反向器103耦接於總線電壓Vdd與接地電位Vss之間。
如第1圖所示，第一反向器101與第二反向器103交 錯耦合，即第一反向器101之輸入端連接至第二反向器103的輸出端。同樣地，第二反向器103的輸入端連接至第一反向器101的輸出端。第一反向器的輸出端稱作儲存節點105，而第二反向器103的輸出端稱作儲存節點107。在一般操作模式中，儲存節點105與儲存節點107的邏輯狀態相反。藉由兩個交錯耦合的反向器，SRAM單元100可採用閂鎖結構以維持資料。如此一來，只要施加電源(如總線電壓Vdd)而不進行更新週期，儲存資料就不會消失。
在採用6T SRAM單元的SRAM陣列(未圖示)中，單 元排列成行與列。SRAM陣列的行係由位元線對所組成，而位元線對可稱作位元線BL與位元線BLB。SRAM陣列的單元係位於個別的位元線對之間。如第1圖所示，SRAM單元100係位於位元線BL與位元線BLB之間。
如第1圖所示，SRAM單元100更包括通閘電晶體 PG-1連接於位元線BL與第一反向器101的儲存節點105之間。 SRAM單元100更包括通閘電晶體PG-2連接於位元線BLB與第二反向器103的儲存節點107之間。通閘電晶體PG-1與PG-2的閘極連接至字元線WL，而字元線WL連接SRAM陣列中排列成列的SRAM單元。
在操作中，若通閘電晶體PG-1與PG-2為閒置狀 態，只要提供電源(如總線電壓Vdd)即可使SRAM單元100永遠維持互補值於儲存節點105與107中。這是因為交錯耦合的反向器中的每一反向器驅動另一反向器的輸入端，因此可維持儲存節點的電壓。上述狀況可維持穩定，直到關閉SRAM的電源(或進行寫入週期以改變儲存節點所儲存的資料)。
在寫入操作時，依據即將寫入SRAM單元100的新 資料，分別設定位元線BL與BLB具有相反邏輯值。舉例來說，在SRAM寫入操作中，藉由將位元線BL設定至「0」與將位元線BLB設定至「1」，可重置SRAM單元100之資料閂鎖中儲存的邏輯狀態「1」。為了回應列解碼器(未圖示)的二元碼，可確立(assert)耦接至SRAM單元100的通閘電晶體PG-1與PG-2之字元線以選擇記憶單元並開啟通閘電晶體PG-1與PG-2。如此一來，儲存節點105連接至字元線BL，而儲存節點107連接至位元線BLB。另一方面，位元線BL可讓資料閂鎖之儲存節點105放電至「0」，而位元線BLB可讓資料閂鎖的其他儲存節點充電至「1」。如此一來，可將新的資料邏輯「0」閂鎖至SRAM單元100中。
在讀取操作中，先將SRAM單元100的位元線BL與 BLB預充電，而預充電的電壓與SRAM單元100所在的記憶庫其操作電壓幾乎相同。為了回應列解碼器的二元碼，可確立耦接至SRAM單元100的通閘電晶體PG-1與PG-2之字元線以選擇進行讀取操作的資料閂鎖。
在讀取操作中，開啟閘通電晶體PG-1與PG-2，使耦接至儲存邏輯「0」的儲存節點之位元線放電至較低電壓。與此同時，其他位元線則維持預充電的電壓，因為其他位元線與儲存邏輯「1」的儲存節點之間沒有放電路徑。感測放大器可偵測位元線BL與BLB之間的微分電壓(約介於50mV至100mV之間)。此外，感測放大器可放大微分電壓，並經由資料緩衝記述記憶單元的邏輯狀態。
在第1圖的電路圖中，上拉式PMOS電晶體PU-1與PU-2為p型電晶體。下拉式NMOS電晶體PD-1與PD-2以及通閘電晶體PG-1與PG-2為n型電晶體。在多種實施例中，上拉式PMOS電晶體PU-1與PU-2、下拉式NMOS電晶體PD-1與PD-2、與通閘電晶體PG-1與PG-2的實施方式為FinFET。FinFET實質上為矩形鰭狀結構，其形成方法通常為一兩種方式。一種方法先形成STI(淺溝槽隔離)205於基體矽材料(比如第1圖的基板201)上。在STI 205之間的溝槽底部為露出的基體矽。接著成長矽於溝槽中以形成鰭狀物203，而成長方法可為磊晶製程。在鰭狀物203具有所需高度後，接著蝕刻STI 205使STI的高度低於鰭狀物203的頂部，以露出鰭狀物203的頂部。鰭狀物露出的部份為頂部207，而埋置的部份為底部209。基板201可為矽基 板或沉積矽，比如絕緣層上矽(SOI)，其阻障氧化物(BOX)層位於SOI之間與矽基板下。上述方法的STI可定義鰭狀物的尺寸與形狀。調整形成溝槽時的蝕刻參數，可讓鰭狀物為實質上矩形，且其底部可具有些微傾斜角度如第1圖所示。
在另一方法中，先圖案化與沉積硬遮罩層於基體 矽上，再將基板上的基體矽蝕刻至矩形鰭狀物。硬遮罩具有圖案覆蓋基體矽。接著蝕刻基體矽，以形成溝槽於硬遮罩覆蓋的區域之間。形成溝槽於STI 205中的方法可為沉積介電材料如氧化矽。介電材料通常會沉積過多，以完全覆蓋鰭狀物203(以及視情況未完全移除的硬遮罩層)。接著平坦化介電材料至鰭狀物/硬遮罩的上表面，再蝕刻介電材料使其低於鰭狀物的上表面，使部份鰭狀物突出STI。突出的部份鰭狀物即頂部207，而埋置的部份鰭狀物即底部209。
用以蝕刻鰭狀物的硬遮罩，其形成方法可為光阻 直接圖案化或採用芯棒(mandrel)的製程。在直接圖案化的方法中，鰭狀物的尺寸受限於圖案化光阻的微影製程。先進微影技術採用波長介於約10nm至120nm的極紫外(EUV)射線，可直接印刷鰭狀物圖案於硬遮罩上，以進行蝕刻至基體矽中。
小尺寸的鰭狀物其形成方法可採用間隔物設計與 微影製程的組合，且微影製程可採用較長波長的射線(如波長為193nm的氟化氬(ArF)射線)。間隔物設計之光阻圖案可用以蝕刻芯棒圖案。接著順應應地沉積間隔物材料以圍繞芯棒。共形的間隔物通常為硬遮罩材料，可形成比芯棒薄的間隔物側壁。接著以後續蝕刻步驟移除間隔物之間的芯棒材料，只保留 作為間隔物的部份。某些間隔物可作為蝕刻下方矽層的硬遮罩，以形成鰭狀結構。與採用光阻直接圖案化硬遮罩的方法相較，採用芯棒/間隔物的方法可形成更薄且排列更緊密的鰭狀物。鰭狀物露出的頂部207具有高度h、寬度w、與長度l。FinFET的某些電性取決於上述尺寸。舉例來說，電晶體的有效通道寬度可由閘極下方的鰭狀物尺寸計算得知。如第2圖所示，有效通道寬度為2個鰭狀物，即2×(2h+w)。通道寬度影響次臨界擺幅劣化與汲極引發阻障下降(DIBL)，進而決定開關電流比。若能改善控制鰭狀物的關鍵尺寸與蝕刻形狀，則可改善單元的穩定性與效能。
蝕刻基板以形成鰭狀物的步驟，易受分離圖案與 緊密圖案之間的負載效應影響。換言之，不同的密度會使鰭狀線路具有不同形狀(關鍵尺寸與側壁角度)。解決方法之一為採用相同間距的鰭狀線路，即鰭狀線路具有最大密度(與最小間距)以確保蝕刻製程的一致性。之後進行額外微影製程與蝕刻製程，以蝕刻某些鰭狀物(又稱作虛置鰭狀物)。然而此解決方法新增虛置鰭狀物於記憶單元中的所有電晶體之間，兩個鰭狀物的最小間距會使單元尺寸無法進一步縮小。
用於本發明內容的其餘FinFET製程步驟將詳述如下。閘極介電層213與閘極層211係沉積於鰭狀物與STI層上。閘極介電層213可為高介電常數之介電材料，其介電常術大於約4.0，甚至大於約7.0。高介電常數之介電材料可為含鋁介電物如氧化鋁、氧化鉿鋁、氮氧化鉿鋁、或氧化鋁鋯，含鉿材料如氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鉿鋯矽、或氮氧化鉿矽， 及/或其他材料如氧化鑭鋁或氧化鋯。閘極層211係形成於閘極介電層213上，其可為導電材料如掺雜多晶矽、金屬、或金屬氮化物。
接著圖案化閘極層211與閘極介電層213，以形成 閘極堆疊於鰭狀物的中間部份上。接著視情況掺雜閘極堆疊未覆蓋的部份鰭狀物，以形成LDD(輕掺雜源極與汲極)區。掺質種類取決於電晶體的導電型態。LDD區之形成方法可為離子佈植或電漿掺雜，與回火掺雜於鰭狀物上的掺質。源極與汲極區橫越閘極堆疊。源極與汲極區之形成方法可為離子佈植源極/汲極區，或移除部份鰭狀物後於掺雜條件下磊晶再成長移除的部份。
在多種實施例中，本發明在顧及負載效應下可縮 減記憶單元尺寸，且形成的不同鰭狀物可用於n型與p型FinFET。如前所述，習知的6T SRAM包含兩個PMOS FinFET(比如上拉式PMOS電晶體PU-1與PU-2)與四個NMOS FinFET(比如下拉式NMOS電晶體PD-1與PD-2以及通閘電晶體PG-1與PG-2)。在鰭狀物製程中，NMOS FinFET具有虛置鰭狀物，而PMOS FinFET不具有虛置鰭狀物。NMOS FinFET的虛置鰭狀物，可確保用於NMOS FinFET的鰭狀物之蝕刻具有一致性。在後續操作中，可完全或部份移除上述虛置鰭狀物。不提供虛置鰭狀物至PMOS FinFET中，可讓PMOS FinFET的排列更緊密，即NMOS FinFET的鰭狀物間距比PMOS FinFET的鰭狀物間距大兩倍。上述較緊密排列的鰭狀物可縮小記憶單元的尺寸。由於NMOS FinFET之鰭狀物排列緊密可最小化局部效應，且主動 鰭狀物具有更垂直的形狀與更窄的寬度，因此可維持記憶單元的穩定性。當鰭狀物具有較垂直的形狀與較窄的寬度時，可降低次臨界擺幅劣化與汲極引發阻障下降(DIBL)的負作用。如此一來，記憶單元具有較低的最小Vcc效能、較佳的PD至PU之N/P離子比、與較佳的PD至PG之β比例。
第3A至3B圖係多種實施例中，SRAM單元300中的 鰭狀物佈局圖。如第3A圖所示，SRAM單元300包含四個主動鰭狀物301、303、305、與307，以及四個虛置鰭狀物309、311、313、與315。主動鰭狀物分為兩組不同寬度與距離的鰭狀物。 主動鰭狀物301與303具有寬度W2，其與最接近的鰭狀物之間的距離為D1。主動鰭狀物305與307具有寬度W1，其與最接近的鰭狀物(如虛置鰭狀物311與313)之間的距離為D1，且彼此之間相隔的距離為D2。主動鰭狀物305與307亦比虛置鰭狀物及其他主動鰭狀物短。邊界317指出SRAM單元300的主動區。虛置鰭狀物309與315位於邊界317的邊緣。距離D1對應細長結構之間的最小空間，如微影製程所定義。當採用最小空間分隔結構時，結構具有最大密度且其區域稱作密集區域。距離D2大於距離D1，因此主動鰭狀物305與307之間的距離大於其他相鄰的鰭狀物之間的距離。由於距離D1與D2不同，蝕刻基體矽所形成的鰭狀物因不同的鰭狀物寬度與鰭狀物形狀而具有不同結構密度。緊密結構可形成更窄的鰭狀物，其側壁較陡峭。較鬆散的結構形成較寬的鰭狀物，其側壁垂直程度較低。如此一來，鰭狀物的寬度W2小於鰭狀物的寬度W1。在多種實施例中，W2/W1可介於約0.6至約0.9之間。與主動鰭狀物301與303相 較，主動鰭狀物305與307的側壁較不陡峭。
第3B圖顯示移除第3A圖中的虛置鰭狀物後，保留 的主動鰭狀物之佈局圖。在相同單元中，主動鰭狀物301與303以及與其最接近的主動鰭狀物305與307之間的距離為D3。距離D3為距離D1加上寬度W2的兩倍(D3=2×(D1+W2))。距離D3大於距離D2。
第3C圖係本發明多種實施例中，製作SRAM單元的 方法流程圖。SRAM單元半成品中的鰭狀物，係對第3A圖中的鰭狀物進行步驟352與356後的鰭狀物佈局圖。SRAM單元半成品中的鰭狀物，係對第3B圖中的鰭狀物進行步驟352、354、與356後的鰭狀物佈局圖。在步驟352中，圖案化鰭狀物於基體矽中。鰭狀物包含主動鰭狀物，與包圍某些主動鰭狀物的虛置鰭狀物。如前所述，圖案化鰭狀物於基體矽中的方法可為微影技術的直接圖案化，或以包含芯棒的間隔物形成比直接圖案化更小的結構。不論採用何種圖案化技術，步驟352均蝕刻圖案至矽以形成鰭狀物。由於負載效應，最後形成的鰭狀物尺寸高度取決於結構密度。在暪些實施例中，第4A圖係步驟352中圖案化鰭狀物的佈局圖。
如本技術領域中具有通常知識者所知，當單元排 列在一起形成陣列時，單元佈局可翻轉或旋轉以提高封裝密度。一般先翻轉單元邊界或軸心上的單元，再將其置於翻轉前的單元附近，可結合共同節點與連線以增加封裝密度。在多種實施例中，第4A與4B圖係SRAM單位400中的鰭狀物佈局圖，其具有四個SRAM單元401、403、405、與407。SRAM單元401、 403、405、與407彼此為鏡像或旋轉像。在特定實施例中，SRAM單元401與405為包含y軸之鏡面的鏡像，而SRAM單元403與407亦為包含y軸之鏡面的鏡像。SRAM單元401與403為包含x軸之鏡面的鏡像，而SRAM單元405與407亦為包含x軸之鏡面的鏡像。另一方面，對角的SRAM單元401與407(或SRAM單元403與405)為旋轉180度後的旋轉像。
如第4A圖所示，每一記憶單元包含四個主動鰭狀 物411、413、415、與417，分別對應第3A圖之記憶單元的主動鰭狀物301、303、305、307。鏡像單元中的鰭狀物的標號，係依據記憶單元300中的順序。SRAM單位400亦包含虛置鰭狀物421、423、425、427、429、431、與433。虛置鰭狀物421、427、與433為邊緣的虛置鰭狀物，可同時位於不同的記憶單元與單位單元之間。舉例來說，邊緣的虛置鰭狀物427同時位於SRAM單元401與403(及SRAM單元405與407)中。邊緣的虛置鰭狀物421與433則可同時位於不同的單位單元中(未圖示)。虛置鰭狀物423、425、429、與431係單元內的虛置鰭狀物，其兩側均具有同樣記憶單元中的其他主動鰭狀物。在某些實施例中，不採用單位內的虛置鰭狀物。
第5A圖係在進行第3C圖之步驟352後，橫越第4A 圖中的SRAM單元401與405之切線A-A’的剖視圖。第4A圖中的多種鰭狀物之標號，將延用至第5圖中。由於蝕刻負載效應，主動鰭狀物415與417的寬度，大於主動鰭狀物411與413以及虛置鰭狀物421、423、425、與427的寬度。主動鰭狀物415與417具有頂部寬度W1T與底部寬度W1B。主動鰭狀物411與413以及 虛置鰭狀物421、423、425、與427具有頂部寬度W2T與底部寬度W2B。由於上述鰭狀物的形成方法為蝕刻基體矽，因此其底部寬度必然大於頂部寬度。然而密集區域中的頂部寬度/底部寬度值將大於鬆散區域中的頂部寬度/底部寬度值。舉例來說，W2T/W2B大於W1T/W1B。換言之，主動鰭狀物415與417形成較不緊密的區域，而其側壁斜率小於較緊密區域中的鰭狀物之側壁斜率。
回到第3C圖，步驟354移除至少部份的虛置鰭狀 物。以圖案化製程只露出虛置鰭狀物，接著蝕刻移除完全或部份的虛置鰭狀物。第4B圖係移除第4A圖中的虛置鰭狀物後，只保留主動鰭狀物的佈局圖。上述移除虛置鰭狀物的步驟可為完全或部份移除虛置鰭狀物。在完全移除的製程中，蝕刻虛置鰭狀物時以光阻圖案保護主動鰭狀物。上述蝕刻步驟可為乾蝕刻或濕蝕刻。在濕蝕刻中，圍繞虛置圖案底部的基體矽可能會產生某些蝕刻，進而形成小倒角(divot)。在部份移除的製程後，可能保留少部份的虛置鰭狀物。第5B圖係第4B圖之切線B-B’的剖視圖。如第5B圖所示，小部份的鰭狀物凸起521、523、525、527、529、531、與533實質上埋置於STI 509下方，如虛線部份所示。上述鰭狀物凸起可改善STI沉積的一致性。
回到第3C圖的方法350，步驟356對某些主動鰭狀 物進行圖案化以切除鰭狀物末端。切除末端製程將移除部份鰭狀物，而保留的鰭狀物將分段以隔開電晶體，並保留空間給記憶單元中的其他結構。藉由光罩或圖案化的硬遮罩保護部份鰭狀物，接著進行切除末端製程。接著蝕刻移除露出的鰭狀物部 份。步驟356可接續步驟352或步驟354。換言之，切除末端的步驟可早於或晚於移除虛置鰭狀物。在某些情況中，移除虛置鰭狀物的步驟可同時切除末端。
第6A圖係在移除虛置鰭狀物前，先進行切除末端 製程後的佈局圖。主動鰭狀物415與417經切除後，形成主動鰭狀物615A、615B與617。上述切除製程移除主動鰭狀物417的末端部份623A與623B以形成主動鰭狀物617，移除主動鰭狀物415的中間部份621以形成主動鰭狀物615A與615B，並保留虛置鰭狀物於佈局圖中。第6B圖係在移除虛置鰭狀物後，進行末端切除後的佈局圖。由於虛置鰭狀物不存在，因此末端切除如圖案化與蝕刻具有較大的製程容忍度。在第6B圖中，主動鰭狀物415與417經切除後，形成主動鰭狀物615A、615B、與617。 上述切除製程移除主動鰭狀物417的末端部份627A與627B以形成主動鰭狀物617，移除主動鰭狀物415的中間部份625以形成主動鰭狀物615A與615B。第6B圖中，被切除的中間部份625以及末端部份627A與627B較大，因此其定義難度低於第6A圖中被切除的中間部份621以及末端部份623A與623B。在多種實施例中，切除的部份包括單位單元之間的鰭狀物末端部份(未圖示於第6A或6B圖中)。
在某些實施例中，以單一圖案化與蝕刻製程同時進行移除虛置鰭狀物之步驟354與進行末端切除的步驟。對應虛置鰭狀物與切除末端的光罩圖案，可用以保留部份鰭狀物。接著同時蝕刻移除虛置鰭狀物與切除末端。第6C圖即上述實施例。藉由圖案629可切除主動鰭狀物615A與615B之間的部份鰭 狀物，同時移除虛置鰭狀物。藉由圖案631可切除鰭狀物的兩端以形成主動鰭狀物617，同時移除虛置鰭狀物。某些圖案如圖案633只用以移除虛置鰭狀物。在鰭狀物緊密排列在一起時，將難以採用具有複雜形狀的圖案629與631。
回到第31C圖，步驟358沉積STI層於保留的鰭狀物 之上與之間。STI材料可為此用途的任何常見介電材料，包含CVD製程形成的多種氧化矽。步驟354後所有殘留的部份虛置鰭狀物將埋置於STI層中，而所有保留的主動鰭狀物將被STI層覆蓋。接著進行步驟360，凹陷化STI層以露出主動鰭狀物的側壁。第2圖中的FinFET具有凹陷的STI 205以露出鰭狀物203之頂部207的側壁。可先平坦化STI層，再蝕刻STI層以露出鰭狀物的頂部207。未露出的底部209其高度取決於STI的深度。 第5B圖顯示具有凹陷的STI 509之主動鰭狀物411、415、417、與413其剖視圖，而STI 509完全覆蓋殘留的鰭狀物凸起521、523、525、527、529、531、與533。
回到第3C圖，步驟362藉由已知製程將掺質佈植至 鰭狀物，以形成P型井與n型井。P型井係用於n型FinFET，而n型井係用於p型FinFET。第5B圖顯示n型井區541與p型井區543。P型井區543橫越兩個SRAM單元401與405。步驟364沉積閘極介電層。如第2圖所示，閘極介電層213順應性地包覆鰭狀物的露出部份。閘極介電層213可為熱氧化矽或高介電常數之金屬氧化物。閘極介電層213可包含多種材料，其沉積方法通常為CVD製程。第3C圖之步驟366接著沉積閘極材料於閘極介電層上。閘極材料可為多晶矽或某些其他導電材料如金屬。接 著圖案化閘極介電層與閘極材料，以形成包含閘極介電層213與閘極層211的閘極結構，如第2圖所示。此步驟或後續步驟可切斷記憶單元中的閘極。第3C圖中的步驟368形成源極區與汲極區於鰭狀物的末端，以完成FinFET。值得注意的是在某些採用高介電常數之金屬閘極的FinFET中，可先形成多晶矽閘極，之後移除多晶矽閘極以置換為金屬結構。
第7圖係具有四個記憶單元701、703、705、與707 之單位單元700的佈局圖，其中每一記憶單元具有六個FinFET，其製程如第3C圖所示的本發明多種實施例。每一記憶單元包含四個閘極區。閘極區沿著SRAM單元的長邊(x方向)水平延伸。在佈局圖中，四個鰭狀物正交於閘極區。電晶體形成於鰭狀物與閘極區交會點。SRAM單元的六個電晶體分別形成於不同交會點。以記憶單元701為例，通閘電晶體PG-1係形成於主動鰭狀物413與閘極區711的交會點。通閘電晶體PG-2係形成於主動鰭狀物411與閘極區713的交會點。下拉式NMOS電晶體PD-1係形成於主動鰭狀物413與閘極區715的交會點。下拉式NMOS電晶體PD-2係形成於主動鰭狀物411與閘極區717的交會點。上拉式PMOS電晶體PU-1係形成於主動鰭狀物617與閘極區715的交會點。上拉式PMOS電晶體PU-2係形成於主動鰭狀物615A與閘極區717的交會點。每一閘極區711、713、715、與717均形成兩個電晶體。每一主動鰭狀物617、615A、與615B係形成於n型井上，可形成每一記憶單元之電晶體，在單位單元中總計兩個電晶體。值得注意的是主動鰭狀物615A與615B可連接橫越不同的單位單元。主動鰭狀物411與413係形成於p型井 上，可形成每一記憶單元中的兩個電晶體，在單位單元中總計四個電晶體。換言之，單一閘極區可作為下拉式NMOS電晶體PD-1與上拉式PMOS電晶體PU-1的閘極。另一單一閘極區可作為下拉式NMOS電晶體PD-2與上拉式PMOS電晶體PU-2的閘極。如此一來，每一單一閘極區電性耦接分開的兩個電晶體之閘極。
多種接點與其對應的內連線通孔，可用以耦接單 位單元700中的構件。經由通孔與閘極接點，字元線WL可耦接至通閘電晶體PG-1的閘極，而另一字元線WL可耦接至通閘電晶體PG-2的閘極。同樣地，位元線BL耦接至通閘電晶體PG-1的汲極，而位元線BLB耦接至通閘電晶體PG-2的汲極。
電源接點VCC係耦接至上拉式PMOS電晶體PU-1 的源極，而另一電源接點VCC係耦接至上拉式PMOS電晶體PU-2的源極。接地電位Vss係耦接至下拉式NMOS電晶體PD-1的源極，而另一接地電位Vss係耦接至下拉式NMOS電晶體PD-2的源極。儲存節點105將通閘電晶體PG-1的源極、下拉式NMOS電晶體PD-1的汲極、與上拉式PMOS電晶體PU-1的汲極耦接在一起。儲存節點107將通閘電晶體PG-2的源極、下拉式NMOS電晶體PD-2的汲極、與上拉式PMOS電晶體PU-2的汲極耦接在一起。
記憶單元703與記憶單元701完全相同，前者以X軸 朝下翻轉即為後者。共同特徵如位元線BL、電源接點VCC、與接地電位Vss可結合以節省空間。上述兩單元封裝所需的空間小於單一單元面積的兩倍。n型井可結合以沿著y方向延伸，如 同p型井。上拉式PMOS電晶體PU-1的一源極/汲極區經接點耦接至電源接點VCC，其第二源極/汲極區耦接至儲存節點105。
在某些實施例中，用於上拉式PMOS電晶體PU-1與 PU-2的主動鰭狀物並非平直狀。如第8A、8B、與8C圖之佈局圖所示，對應第4A與4B圖之單位單元400的單位單元800，其主動鰭狀物815與817為弧狀。如圖所示，主動鰭狀物815與817朝彼此彎曲。在某些實施例中，主動鰭狀物815與817可朝同方向彎曲，或朝遠離彼此的反方向彎曲。此外，主動鰭狀物815與817可為S形以橫越多個記憶單元。第8A圖中的圖案包含所有鰭狀物。第8B圖顯示移除虛置鰭狀物後的鰭狀物佈局圖案，其只含主動鰭狀物811、813、815、與817。第8C圖顯示具有主動鰭狀物與閘極區的佈局圖案，其對應第7圖中不具有弧形主動鰭狀物815A、815B、與817的單位單元700。在記憶單元810中，弧狀的主動鰭狀物815A與閘極區811之間具有銳角θ。在多種實施例中，銳角θ的最小值為約35°。換言之，銳角θ可大於約35°至90°。在某些實施例中，銳角θ可介於約35°至75°之間。銳角θ可存在於主動鰭狀物811、815A、與815B以及任何閘極區之間。
在多種實施例中，可省略下拉式電晶體與上拉式 電晶體之間的虛置鰭狀物。第9A圖的佈局圖中，虛置鰭狀物901、903、與905位於單位單元900中。在這些實施例中，虛置鰭狀物只位於記憶單元邊界之邊緣鰭狀物之間。第9B圖顯示移除虛置鰭狀物之後的佈局圖。
在某些實施例中，下拉式電晶體與通閘電晶體可 包含超過一個鰭狀物。第10A圖的佈局圖中，鰭狀物圖案的每一下拉式電晶體與通閘電晶體各自具有兩個鰭狀物。單位單元1000包含四個記憶單元1001、1003、1005、與1007。記憶單元1001包含六個主動鰭狀物1011、1012、1013、1014、1015、與1016，以及虛置鰭狀物1021、1022、1023、與1024。上述鰭狀物分為兩個群組1031與1032，如虛線框所示。鰭狀物的群組1031與1032彼此為鏡像，且各自包含五個鰭狀物。每一群組中的鰭狀物間距相同。如第10A圖所示，群組1032中的鰭狀物間距為P1，而兩個群組中的鰭狀物間距(比如主動鰭狀物1013與1014的間距)為P2。間距P2大於間距P1。由上述可推論，在兩個群組1031與1032中最接近的兩個鰭狀物(比如主動鰭狀物1013與1014)之間的距離，大於同一群組1032中最接近的兩個鰭狀物(比如主動鰭狀物1015與虛置鰭狀物1023)之間的距離。 值得注意的是，間距測量通常以鰭狀物的中心點進行測量，因此鰭狀物的間距會比鰭狀物之間的距離大上一個鰭狀物的寬度。當鰭狀物較寬或較窄且兩個鰭狀物之間的距離不變時，間距必然隨著鰭狀物的寬度增加或減少。每一記憶單元具有兩組鰭狀物的概念，係用以討論記憶單元所能採用的鰭狀物空間，其中所有電晶體具有單一鰭狀物，如第7圖中的單位單元700中的記憶單元。在單位單元700中的記憶單元中，每一群組包含四個鰭狀物，其中兩個為主動鰭狀物，另外兩個為虛置鰭狀物。
第10B圖為移除虛置鰭狀物後，保留主動鰭狀物 1011、1012、1013、1014、1015、與1016的鰭狀物佈局圖。主動鰭狀物1013與1014的間距依然為P2，而主動鰭狀物1015與 1016的間距為P1。由於主動鰭狀物之間不具有虛置鰭狀物，主動鰭狀物1014與1015的間距為兩倍的P1。兩倍的間距P1將大於間距P2。第10C圖顯示末端切除後的單位單元1000。第10C圖與第6B圖的差別在於具有額外的主動鰭狀物以用於下拉式電晶體與通閘電晶體。第10D圖係第10C圖的鰭狀物佈局圖搭配閘極區。每一通閘電晶體PG-1與PG-2及每一下拉式NMOS電晶體PD-1與PD-2各自具有兩個鰭狀物，而每一上拉式PMOS電晶體PU-1與PU-2各自具有單一鰭狀物。其他SRAM單元設計中，每一電晶體可比第10A至10D圖所示的實施例具有更多的鰭狀物。舉例來說，每一上拉式電晶體可具有兩個鰭狀物，而每一通閘電晶體與每一下拉式電晶體可具有三個鰭狀物。在另一實施例中，每一上拉式電晶體具以單一鰭狀物，而每一通閘電晶體與每一下拉式電晶體可具有三個鰭狀物。
在多種實施例中，本發明係關於具有靜態隨機存 取記憶(SRAM)單元陣列之半導體元件的形成方法，其中每一SRAM單元包括兩個上拉式(PU)FinFET、兩個通閘(PG)FinFET、與兩個下拉式(PD)FinFET。上述方法包括圖案化多個鰭狀物，包括多個主動鰭狀物與多個虛置鰭狀物，以及圖案化並移除至少部份虛置鰭狀物。每一PG FinFET與PD FinFET之一者共用至少一主動鰭狀物。記憶單元中沒有任何虛置鰭狀物位於PU FinFET之間。虛置鰭狀物之一者係位於PU FinFET之一者與PG FinFET與PD FinFET共用的主動鰭狀物之間。至少一虛置鰭狀物係位於戲位於PD FinFET及PG FinFET共用的至少一主動鰭狀物之間，並橫越相鄰的記憶單元。
本發明另一實施例關於具有多個靜態隨機存取記 憶(SRAM)單元之SRAM單元陣列的形成方法，包括：圖化化至少四個鰭狀物的兩個群組於每一單元區域中，以及自至少四個鰭狀物的每一群組中，至少部份移除兩個鰭狀物。每一群組的鰭狀物彼此平行，且鰭狀物的群組水平對準。每一群組包括PU電晶體、PG電晶體、與PD電晶體。每一PG電晶體與PD電晶體共用至少一主動鰭狀物。兩個群組中最接近的兩個鰭狀物之間的距離大於單一群組中最接近的兩個鰭狀物之間的距離。被移除的兩個鰭狀物之一者位於單元區域的外側邊緣，而另一者位於單元區域的中心。
本發明又一實施例關於具有多個SRAM單元的 SRAM單元陣列。每一SRAM單元包括六個FinFET，分別為兩個上拉式(PU)電晶體、兩個通閘(PG)電晶體、與兩個下拉式(PD電晶體。PU電晶體彼此相鄰，各自具有單一主動鰭狀物，其具有第一鰭狀物寬度。每一PG電晶體與PD電晶體之一者共用至少一主動鰭狀物，其具有第二鰭狀物寬度；以及第二鰭狀物寬度小於第一鰭狀物寬度。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
此外，本申請案的範疇並不限於特定實施例中的製程、機器、製造、材料組成、裝置、方法、與步驟。本技術領域中具有通常知識者自可依據本發明，採用現有或未來發展 中與上述實施例具有實質上相同功能或達到實質上相同結果的製程、機器、製造、材料組成、裝置、方法、與步驟。綜上所述，所附申請專利範圍意在將這樣的製程、機器、製造、材料組成、裝置、方法、與步驟包括在內。
PD-1、PD-2‧‧‧下拉式NMOS電晶體
PG-1、PG-2‧‧‧通閘電晶體
PU-1、PU-2‧‧‧上拉式PMOS電晶體
411、413、615A、615B、617‧‧‧主動鰭狀物
700‧‧‧單位單元
701、703、705、707‧‧‧記憶單元
711、713、715、717‧‧‧閘極區

Claims (12)

  1. 一種靜態隨機存取記憶單元陣列的形成方法，其中每一靜態隨機存取記憶單元包括兩個上拉式FinFET、兩個通閘FinFET、與兩個下拉式FinFET，且此方法包括：圖案化多個鰭狀物，且該些鰭狀物包括多個主動鰭狀物與多個虛置鰭狀物，其中每一該些通閘FinFET與該些下拉式FinFET之一者共用至少一該些主動鰭狀物，其中該記憶單元中沒有任何該些虛置鰭狀物位於該些上拉式FinFET之間，該些虛置鰭狀物之一者係位於該些上拉式FinFET之一者與該通閘FinFET與該下拉式FinFET共用的該主動鰭狀物之間，且其中該些虛置鰭狀物中至少一者係位於該下拉式FinFET與該通閘FinFET共用的該些主動鰭狀物中至少一者之間並橫越相鄰的記憶單元；以及圖案化並移除至少部份該些虛置鰭狀物。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶單元陣列的形成方法，其中相鄰的該些上拉式FinFET中該些主動鰭狀物之間的距離，小於該些上拉式FinFET之一者與非上拉式的FinFET中該些主動鰭狀物之間的距離。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶單元陣列的形成方法，更包括：圖案化一末端切除區以用於該上拉式FinFET的該些主動鰭狀物。
  4. 一種靜態隨機存取記憶單元陣列，包括：多個靜態隨機存取記憶單元，各自包含六個FinFET，分別 為兩個上拉式電晶體、兩個通閘電晶體、與兩個下拉式電晶體；其中該些上拉式電晶體彼此相鄰，各自具有單一主動鰭狀物，其具有一第一鰭狀物寬度；其中每一該些通閘電晶體與該些下拉式電晶體之一者共用至少一主動鰭狀物，其具有一第二鰭狀物寬度；以及該第二鰭狀物寬度小於該第一鰭狀物寬度。
  5. 如申請專利範圍第4項所述之靜態隨機存取記憶體單元陣列，其中該第二鰭狀物寬度與該第一鰭狀物寬度的比例介於約0.6至約0.9之間。
  6. 如申請專利範圍第4項所述之靜態隨機存取記憶體單元陣列，其中相鄰的該些上拉式電晶體的該些主動鰭狀物之間的距離，小於該些上拉式電晶體之一者的該主動鰭狀物與最接近該上拉式電晶體之通閘電晶體或該下拉式電晶體之該主動鰭狀物之間的距離。
  7. 如申請專利範圍第4項所述之靜態隨機存取記憶體單元陣列，更包括多個縮小的虛置鰭狀物埋置於一淺溝槽隔離層中，且該淺溝槽隔離層低於該些FinFET之閘極下，其中該些縮小的虛置閘極係位於該些上拉式電晶體與該通閘電晶體及該下拉式電晶體共用之主動鰭狀物的至少一者之間，並位於相鄰的記憶單元之間。
  8. 如申請專利範圍第4項所述之靜態隨機存取記憶體單元陣列，其中該上拉式電晶體的主動鰭狀物為弧形，且其中一閘極與該上拉式電晶體之該主動鰭狀物之間的最小角度為 35°。
  9. 一種靜態隨機存取記憶單元陣列的形成方法，包括：圖化化至少四個鰭狀物的兩個群組於每一單元區域中，每一群組的該些鰭狀物彼此平行，且該些鰭狀物的該些群組水平對準，且其中每一群組包括一上拉式電晶體、一通閘電晶體、與一下拉式電晶體，其中每一通閘電晶體與該下拉式電晶體共用至少一主動鰭狀物，且其中兩個群組中最接近的兩個鰭狀物之間的距離大於單一群組中最接近的兩個鰭狀物之間的距離；以及自至少四個鰭狀物的每一群組中，至少部份移除兩個鰭狀物，其中被移除的兩個鰭狀物之一者位於該單元區域的外側邊緣，而另一者位於該單元區域的中心。
  10. 如申請專利範圍第9項所述之靜態隨機存取記憶單元陣列的形成方法，更包括：沉積一淺溝槽隔離層；使該淺溝槽隔離層凹陷，以露出該些鰭狀物的側壁；以p型掺質進行佈植，以形成多個p型井；以n型掺質進行佈植，以形成多個n型井；沉積一閘極介電層；沉積並圖案化一虛置閘極；以及形成一源極區與一汲極區；其中移除兩個鰭狀物的步驟僅移除部份兩個鰭狀物，且沉積該淺溝槽隔離層之步驟將埋置殘留的部份兩個鰭狀物。
  11. 如申請專利範圍第9項所述之靜態隨機存取記憶單元陣列 的形成方法，更包括：移除該上拉式電晶體之鰭狀物的末端。
  12. 如申請專利範圍第9項所述之靜態隨機存取記憶單元陣列的形成方法，其中該上拉式電晶體的鰭狀物寬度大於該通閘電晶體或該下拉式電晶體的鰭狀物寬度，且其中該上拉式電晶體之鰭狀物其底部與頂部的寬度差異，大於該通閘電晶體或下拉式電晶體之鰭狀物其底部與頂部的寬度差異。
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