CN107424996B - 用于半导体装置的结合sadp鳍片及其制造方法 - Google Patents

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Abstract

本发明涉及用于半导体装置的结合SADP鳍片及其制造方法，半导体胞元包括衬底、以及含至少五个实质平行鳍片的阵列，此等鳍片是以实质均等鳍宽布置于该衬底上。阵列内至少一对相邻鳍片间包括预定最小间隔距离。阵列具有用于n型半导体装置的第一n型鳍片、及用于p型半导体装置的第一p型鳍片。该第一p型鳍片是与该第一n型鳍片相邻而置并且以预定第一n至p距离与该第一n型鳍片相隔。该第一n至p距离大于该最小间隔距离，并且小于该鳍宽加两倍该最小间隔距离的总和。

Description

用于半导体装置的结合SADP鳍片及其制造方法
技术领域
本发明是关于半导体装置及其制作方法。更具体地说，本发明是关于用于半导体装置的组合式自对准双图案化及其制造方法。
背景技术
已就超高密度集成电路开发诸如晶体管、电容器及类似物等半导体装置的制作技术，其图案化分辨率已超越现有的光刻(其一般受限于约80nm间距)。自对准多重图案化是一种此类高分辨率图案化技术。目前的多重图案化技术就商业生产考虑而言，是一种称为自对准四图案化(SAQP)的方法，其为商用常见的自对准双图案化(SADP)技巧的外推。
SAQP的理论最小规则间距使用现有光刻技巧约为20纳米(nm)，这会造成问题。此外，鳍式场效应晶体管(FinFET)中的诸鳍片间的可变间距或可变间隔非常难以达到SAQP的要求。此状况在间距(即半导体装置结构中的诸重复特征间的距离)小于或等于32nm时尤甚。更具体地说，当诸鳍片间的间隔等于或小于24nm时，在含五或更多个鳍片的阵列内的诸鳍片间利用现有的SAQP达到可变间隔的难度更高。
利用兼具n型与p型鳍片的鳍片阵列的各种半导体装置在制作时，会因缺乏可变性而造成非常大的问题。这是因为n型鳍片与p型鳍片间的最小间隔距离(n至p间隔距离)必然大于一对n型鳍片间的距离，因此，鳍片阵列需要有某种程度的可变性、或不必要地让尺寸变大。兼需n型与p型FinFET的此类装置是静态随机访问内存(SRAM)胞元及其它类似逻辑胞元。
因此，需要一种可利用标准光刻使间距更加可变的半导体装置制作方法。需要能够将此技术应用到所具鳍片间距等于或小于32nm的半导体装置、以及应用到所具鳍片间隔等于或小于24nm的半导体装置。具体需要能够应用此技术制作SRAM胞元。另外，需要一种间距可达20nm或以下的半导体装置制作方法。
再者，实质需要有在大量鳍片中切割单一鳍片而不会破坏邻接鳍片的能力。随着鳍片间距比例缩放，就大致等于或小于32nm的间距而言，这尤其具有挑战性。
发明内容
本发明通过提供一种半导体胞元或类似结构及其施作方法，提供优于先前技术的优点及替代方案。此半导体胞元的制作即使是在鳍片间隔等于或小于24nm、或鳍片阵列大的情况下，也可使用标准光刻在阵列中的诸鳍片间达到更加可变的间隔。另外，本发明能够在含三个或更多个鳍片的鳍片阵列中切割诸鳍片。这可通过连续的鳍片形成与切割程序来实现，其可兼用于SRAM类胞元及随机逻辑胞元。
根据本发明其中一或多项态样的半导体胞元包括衬底、以及含至少五个实质平行鳍片的阵列，此等鳍片是以实质均等鳍宽布置于该衬底上。阵列内至少一对相邻鳍片间包括预定最小间隔距离。阵列亦包括用于n型半导体装置的第一n型鳍片、及用于p型半导体装置的第一p型鳍片。该第一p型鳍片与该第一n型鳍片相邻而置并且以预定第一n至p距离与该第一n型鳍片相隔。该第一n至p距离大于该最小间隔距离，并且小于该鳍宽加两倍该最小间隔距离的总和。
根据本发明其中一或多项态样的方法包括提供结构，该结构包括布置于衬底上方的硬罩层、及布置于该硬罩层上方的第一心轴层。将第一心轴阵列图案化到该第一心轴层内。在该第一心轴的侧壁上形成第一间隔物阵列。布置位在该第一间隔物阵列上方的图案层、布置位在该图案层上方的蚀刻终止层、以及布置位在该蚀刻终止层上方的第二心轴层。将第二心轴阵列图案化到该第二心轴层内。在该第二心轴的侧壁上形成第二间隔物阵列。将该第二间隔物阵列蚀刻到该图案层内，使得该第二间隔物与该第一间隔物组合，该第一与第二间隔物就置于该硬罩层上的鳍片阵列形成图案。将该图案蚀刻到该衬底内以形成该鳍片阵列。
附图说明
搭配附图经由以下详细说明将会更完全理解本发明，其中：
图1A是中间制造阶段中的半导体结构先前技术SAQP制造方法的例示性具体实施例的侧视图，该结构在光刻图案化心轴阵列上方保形布置有第一间隔物层；
图1B是先前技术图1A在心轴的侧壁上形成有第一间隔物的侧视图；
图1C是先前技术图1B已移除心轴的侧视图；
图1D是先前技术图1C以第二间隔物层保形涂布第一间隔物的侧视图；
图1E是先前技术图1D在第一间隔物的侧壁上形成有第二间隔物的侧视图；
图1F是先前技术图1E已移除第一间隔物的侧视图；
图2是先前技术SRAM胞元的俯视图；
图3根据本发明，是用以形成可变间隔半导体胞元或类似结构的方法的模块流程图；
图4A根据本发明，是用于一结构的诸层初始堆栈的侧视图，该结构包括衬底、硬罩层、第一心轴层及第一蚀刻终止层；
图4B根据本发明，是图4A的透视图；
图5根据本发明，是图4B将第一心轴图案化到第一光阻层内的侧视图；
图6根据本发明，是图5将第一心轴蚀刻到第一心轴层内的侧视图；
图7根据本发明，是图6以第一间隔物层保形涂布第一心轴的侧视图；
图8根据本发明，是图7在第一心轴的侧壁上形成有第一间隔物的侧视图；
图9根据本发明，是图8已移除第一心轴的侧视图；
图10A是图9具有第一平坦化层、第二蚀刻终止层及第二光阻层布置于其上的侧视图，其中根据本发明曝露第二蚀刻终止层的定标区段；
图10B根据本发明，是图10A的透视图；
图11根据本发明，是图10A已曝露且移除第一间隔物所选择区段的侧视图；
图12根据本发明，是图11已移除第一平坦化层、第一间隔物上方布置有图案层、及其上布置有第二心轴层的侧视图；
图13根据本发明，是图12于其上图案化有第二心轴的侧视图；
图14根据本发明，是图13将第二心轴蚀刻到第二心轴层内的侧视图；
图15根据本发明，是图14以第二间隔物层保形涂布第二心轴的侧视图；
图16根据本发明，是图15在第二心轴的侧壁上形成有第二间隔物的侧视图；
图17根据本发明，是图16已移除第二心轴的侧视图；
图18A是图17具有第二平坦化层、第四蚀刻终止层及第二光阻层布置于其上的侧视图，其中根据本发明曝露第四蚀刻终止层的定标区段；
图18B根据本发明，是图18A的透视图；
图19根据本发明，是图18A已曝露且移除第二间隔物所选择区段的侧视图；
图20根据本发明，是图19已移除第二平坦化层的侧视图；
图21根据本发明，是图20将第二间隔物蚀刻到图案层内以形成鳍片图案的侧视图；
图22根据本发明，是图21将第一图案蚀刻到硬罩层内的侧视图；以及
图23根据本发明，是图22将图案蚀刻到衬底内以形成SRAM胞元的侧视图。
主要组件符号说明：
10、100 结构
12、22、129、162 间隔物层
14、118、154 心轴
16、104 硬罩层
18、102 衬底
20、24、26、28、30、130、164 间隔物
32、36 间隔
34 空间
40、202 SRAM胞元
42、44、56、58 n型鳍片
46、48、50、52、54 鳍片
60、62、64 横切口
80 模块流程图
82、84、86、88、90、92、94、96、98 模块
106、148 心轴层
108、134、146、170 蚀刻终止层
110 硬罩子层
112 第二硬罩子层
120、138、150、174 光阻层
122、136、152、172 BARC层
124、156 心轴宽度
126、158 心轴间隔
127、131、166 平均间距
132、168 平坦化层
139、176 定标区段
142、178 所选择区段
143、179 切口
144 图案层
160 心轴间距
180 鳍片图案
190、192、194、196、198、200 鳍片
194A、194B、194C、196A、196B 鳍片部分
204 最小间隔距离
206 距离
208 p至p距离。
具体实施方式
现将说明某些例示性具体实施例以便整体理解本文所揭示方法、系统及装置其结构、功能、制造及使用的原理。附图中绘示这些具体实施例的一或多项实施例。所属领域技术人员将会理解本文中具体所述、及附图中所示的方法、系统及装置乃非限制性例示性具体实施例，而且本发明的范畴仅由权利要求书来界定。搭配一项例示性具体实施例所示或所述的特征可与其它具体实施例的特征组合。此类修改及变动的用意是要被包括于本发明的范畴内。
图1A至1F绘示半导体制作的典型先前技术SAQP方法。图2绘示包括n型、p型鳍片及虚设鳍片的典型先前技术SRAM胞元。
请参阅图1A至1F，所示为SAQP制作的先前技术循序方法的例示性具体实施例。从图1A开始，在中间制造阶段中，结构10在具有预定线密度与间距的光刻图案化心轴14的阵列上方保形(conformally) 布置有第一间隔物层12。在此例示性具体实施例中，心轴布置于硬罩层16上方，而硬罩层16布置于衬底18上方。
请参阅图1B，接着第一间隔物层12被各向异性蚀刻而在心轴14 的侧壁上形成第一间隔物20的第一阵列。请参阅图1C，接着移除心轴 14，然后将间隔物20的第一阵列各向异性蚀刻到硬罩层16内。到此为止，此程序流程与典型SADP程序无异。由于各心轴14有两个间隔物20，因此线密度加倍而间距则减为一半。
从图1D开始，在间隔物20的第一阵列上方重复SAQP程序流程的第一部分。亦即，在间隔物20的第一阵列上方布置第二间隔物层22。接着，请参阅图1E，第二间隔物层22被各向异性蚀刻而形成间隔物 24、26、28及30的第二阵列。最后，请参阅图1F，接着移除间隔物 20的第一阵列，仅留下间隔物20至30的第二阵列，此间隔物20至 30的第二阵列将被当作图案以将鳍片蚀刻到衬底18内。由于各心轴 14现有四个间隔物24至30，所以线密度变为四倍，且间距已变原始心轴14的四分之一。
要注意的重点是，心轴14的宽度及诸心轴间的间隔是SAQP程序中的唯二可变参数。第一与第二间隔物层12与22的厚度无法在沉积程序期间局部调整，而且也不被视为跨布晶圆的可变参数。如此，含四个间隔物24至30的群组的任一侧的间隔32在本文中称为阿伐空间 (α)，因为其通过诸心轴14间的间隔来控制而可变。另外，间隔物26 与28间的间隔36在本文中称为伽玛空间(γ)，因为其通过心轴14的宽度来控制而同样可变。然而，位于间隔物24与26间、及间隔物28 与30间的此对空间34在本文中称为贝他空间(β)，其为刚性固定。
因此，通过SAQP程序所产生的任何鳍片阵列中的每一个其它空间都是固定式贝他空间34。此刚性由于鳍片阵列数目更大(例如：数千或更多)且尺寸更小(例如：诸鳍片间的间隔低于24nm)而更加成为问题。结果是，半导体装置的先前技术胞元具有典型以等距离分隔的鳍片阵列。诸鳍片间(举例如：当n型鳍型与p型鳍片相邻时)若需要可变性，则一般会插置牺牲虚设鳍片且之后在制造期间移除。然而，使用此类牺牲虚设鳍片会造成先前技术胞元在尺寸方面不必要地变大。
请参阅图2，所示为使用现有SAQP程序制作的典型先前技术SRAM 胞元40的一例示性具体实施例。SRAM胞元一般为随机访问内存，只要有供应电力，便在内存中保留数据位。SRAM典型为用在个人计算机、工作站、路由器、外围设备及类似物中。
SRAM胞元40包括四个n型鳍片42、44、56及58用于四个n型 FinFET(本文中称为nFET)。SRAM胞元40亦包括两个p型鳍片48及52 用于两个p型FinFET(本文中称为pFET)。鳍片46、50及54如本文中更详细的阐释，其将会在形成FinFET之前被移除的牺牲虚设鳍片。
SRAM胞元40中的各位分别储存于与两个n型/p型相邻鳍片44、48及52、56相关联的两个nFET/pFET相邻对中，其中此等FinFET互连在一起以形成一对交叉耦合的反相器。与剩余的两个n型鳍片42、 58相关联的剩余的两个nFET的作用在于控制读取及写入操作期间对反相器的访问。
所属领域技术人员认为具有nFET与pFET的各种互连组合的SRAM 胞元有数种其它可能组态。然而，各SRAM胞元必须具有至少一个nFET 与一个pFET相邻，两者以预定n至p距离相隔。
在此例示性具体实施例中，鳍片42至58(在等于或小于正或负4nm 的容限内)具有8nm的固定鳍宽，并且以24nm的等距离相隔以提供 32nm的平均间距。因为鳍片42至58以此一小距离相隔，因此使用 SAQP程序制作此等鳍片。结果是，使鳍片42至58分开的每一个其它空间都是固定式贝他空间34。另外，阿伐32与伽玛36空间在诸固定式贝他空间32间交替。如此，就含至少五个实质平行鳍片(例如：鳍片42至50、鳍片46至54或鳍片50至58)的任何阵列而言，将会有至少两个固定式贝他空间34连至一个阿伐空间32及一个伽玛空间36。
由于固定式贝他空间34引进刚性，加上以这样小的尺度调整阿伐 32与伽玛36空间有难度，而且在整个超高密度集成电路逻辑整合大量此类SRAM胞元与许多其它装置会增加复杂度，因此，使用现有的SAQP 方法制作间隔可变的SRAM胞元根本不具有成本效益，技术上也不可行。此外，即使固定式贝他空间34所引进的刚性就含至少五个平行鳍片的阵列而言变为显著，其中仍存在各种不同类型的阿伐32、贝他34及伽玛36空间，此刚性随着阵列中的鳍片数目增加到5个以上而快速变大。结果，鳍片42至58制作成具有均等宽度，而且在整个SRAM胞元40 各处以等距离隔开。
然而，由于诸掺质类型间的结构差异及与n型及p型FinFET相关联的磊晶源极/漏极区的关系，n型鳍片与相邻p型鳍片间就功能所需的最小距离将会一直大于一对n型鳍片间所需要的最小距离。因此，为了在SRAM胞元40内的诸鳍片间引进某种可变间隔，于中间处理阶段在各n型/p型鳍片组合(44、48与52、56)间布置虚设鳍片46及54。因此，可通过单纯地移除虚设鳍片，将各n型/p型鳍片对间的n至p 距离施作成大于与一对n型鳍片相关联的最小间隔距离。更具体地说，一旦移除虚设鳍片46及54，SRAM胞元40中的n至p间隔距离将会等于或大于鳍宽(此例中为8nm)加上两倍最小间隔距离(此例中为24nm) 的总和。
除了因为n型与p型鳍片间的结构差异而有鳍片间隔可变性的需要，因为通常必须在SRAM胞元40的p型鳍片上施作横切口60、62及 64而对于鳍片间隔可变性的需求也同样重要。然而，光刻容限使得不截割相邻鳍片便无法可靠地以这样小的尺寸在鳍片中将切口图案化。如此，亦将虚设鳍片(在此例中为鳍片50)插置于任何p型鳍片对(在此例中为鳍片48与52)之间。
因此，在SRAM胞元40的例子中，就胞元的六个主动鳍片42、44、 48、52、56及58而言，需要有三个虚设鳍片46、50及54才能容许n 型至p型鳍片结构差异，并且容许不用截割相邻鳍片便能切割诸p型鳍片。有问题的是，使用虚设鳍片46、50及54会使鳍片数目增加，并且增大SRAM胞元40的总体尺寸，幅度有50个百分比之多。亦即，因此，需要提供一种不使用虚设鳍片也可在n型至p型鳍片对、p型鳍片对与n型鳍片对间达成可变性的方法。这样的需求在SRAM胞元或类似物中尤其重要。
图3至23根据本发明，绘示施作可变间隔半导体胞元或类似结构的方法及器具的各项例示性具体实施例。本发明提供比现有SAQP程序更可变的参数，因此，以具有成本效益且技术可行的方式达到鳍片阵列内的间隔可变性的目的。更具体地说，本发明不需要使用虚设鳍片也能达成可变性。另外，可应用于含五个或更多个鳍片的阵列，具有等于或小于24nm的最小鳍片间隔、及/或等于或小于32nm的最小间距。
请参阅图3，模块流程图80中所示为根据本发明用于形成可变间隔半导体胞元的方法及器具的高阶概述的例示性具体实施例。模块流程图80包括九个单独模块82、84、86、88、90、92、94、96及98，其中各模块包括将会在本文中详细描述的数个方法步骤。简言之，此等模块可说明如下：
模块82：初始堆栈积累。(包括图4A及4B中所示的步骤)：在此模块中，提供结构100。结构100包括布置于衬底102上方的至少一硬罩层104、及布置于硬罩层104上方的第一心轴层106。
模块84：第一心轴图案化。(包括图5至6中所示的步骤)：在此模块中，将第一心轴108的阵列图案化到该第一心轴层106内。
模块86：第一间隔物形成。(包括图7至9中所示的步骤)：在此模块中，在该第一心轴的侧壁上形成第一间隔物阵列。
模块88(视需要的)：第一切口形成。(包括图10A至11中所示的步骤)：此模块包括于第一间隔物阵列上方布置第一平坦化层。接着将该第一平坦化层图案化以曝露该第一间隔物阵列的至少一所选择的第一间隔物。接着，将第一切口蚀刻到已曝露的第一间隔物内。
模块90：堆栈重建。(包括图12中所示的步骤)：此模块包括于第一间隔物阵列上方沉积图案层。在该图案层上方布置蚀刻终止层。在该蚀刻终止层上方布置第二心轴层。
模块92：第二心轴图案化。(包括图13至14中所示的步骤)：此模块包括将第二心轴阵列图案化到该第二心轴层内。
模块94：第二间隔物形成。(包括图15至17中所示的步骤)：此模块包括在该第二心轴的侧壁上形成第二间隔物阵列。
模块96(视需要的)：第二切口形成。(包括图18A至19中所示的步骤)：此模块包括于第二间隔物阵列上方布置第二平坦化层。接着将该第二平坦化层图案化以曝露该第一间隔物阵列的至少一所选择的第二间隔物。接着，将第二切口蚀刻到已曝露的第二间隔物内。
模块98：将鳍片图案化到衬底内。(包括图20至23中所示的步骤)：此模块包括将该第二间隔物阵列蚀刻到该图案层内，使得该第二间隔物与该第一间隔物组合，其中该第一与第二间隔物形成图案以用于置于硬罩层104上的鳍片阵列。接着，将该图案蚀刻到该衬底102 内以形成该鳍片阵列。
模块82：初始堆栈积累。(图4A及4B)
此模块细述结构100中诸层初始堆栈的积累，包括心轴层106。
请参阅图4A及4B，介绍根据本发明的集成电路装置其半导体胞元结构100在中间制造阶段的一例示性具体实施例的简化图。半导体胞元结构100包括其上布置有硬罩层104的衬底102。硬罩层104上方布置第一心轴层106，而第一心轴层106上方可布置第一蚀刻终止层108。
衬底102可由任何适当的半导体材料所组成，诸如硅、硅锗或类似者。需要硬罩层104才能将鳍片阵列(图未示)蚀刻到衬底102内。虽然需要至少一个硬罩层104，但硬罩层104仍可由数个层所组成。在此例示性具体实施例中，硬罩层104是由第一硬罩子层110及第二硬罩子层112所组成。第一硬罩子层110可以是二氧化硅(SiO2)或类似物。第二硬罩子层112可以是氮化硅(SiN)或类似物，其通过低压化学气相沉积(LPCVD)程序来沉积。
第一心轴层106可以是旋涂硬罩(SOH)材料，诸如非晶碳(aC)或非晶硅(aSi)。第一蚀刻终止层108可以是氮氧化硅(SiON)或类似物。
模块84：第一心轴图案化。(图5至6)
此模块详述用以将第一心轴118的阵列图案化到心轴层106内所需的步骤。
请参阅图5，在第一蚀刻终止层108上方布置至少一第一光阻层 120。然而，更可能的是，在第一蚀刻终止层108上方布置第一底端抗反射涂料(BARC)层122，并且在第一BARC层122上方布置第一光阻层 120。接着透过众所周知的光刻技巧，将第一心轴118图案化到第一光阻层120内。
在本具体实施例中，第一心轴就128nm的平均间距127，具有64 nm的第一心轴宽度124、及64nm的第一心轴间隔126。然而，要注意的重点是，第一心轴宽度124及间隔126为可变参数，其可用于控制半导体胞元的鳍片阵列内的可变间隔。如此，诸心轴118并非必须是等间隔或等宽度。
请参阅图6，接着，将第一心轴118自第一光阻层120各向异性蚀刻到第一心轴层106内。此各向异性蚀刻程序可以是反应性离子蚀刻程序。为求清楚，本文中诸如间隔物、心轴等自原始特征起向下蚀刻任何特征若其具有与原始特征相同的形式及功能，将会称为此类原始特征。然而，众所周知的是，向下蚀刻的特征将会是原始特征的转移，并且将会由蚀刻程序中所涉及各层的残留物所组成。更具体地说，在第一心轴118的情况下，原始第一心轴118被蚀刻到阻剂层120及BARC 层122内并由阻剂层120及BARC层122所组成。然而，向下蚀刻的第一心轴118可由第一蚀刻终止层108与第一心轴层106所组成。
模块86：第一间隔物形成。(图7至9)
此模块详述用以在心轴118的侧壁上形成第一间隔物所需的步骤。
请参阅图7，在第一心轴118上方保形涂布第一间隔物层128。第一间隔物层可以是氧化物层(诸如SiO2)，并且可通过原子层沉积(ALD) 程序涂布于第一心轴118上方。
请参阅图8，各向异性蚀刻第一间隔物层128以在第一心轴118 的侧壁上形成第一间隔物130。由于每一个心轴118有两个间隔物130，所以诸第一间隔物130间的平均间距131为诸第一心轴118间的间距 127(图5看最清楚)的一半。
请参阅图9，接着移除第一心轴118，仅将第一间隔物130留置于硬罩层104上。心轴118可用数种众所周知的程序的任何一种来移除，诸如湿蚀刻程序、RIE程序或类似者。
另外，虽然是将图8及9展示为两个单独步骤，但两者通常仍可用相同的程序来完成。举例而言，可运用RIE蚀刻程序先以第一类型的气体蚀刻第一间隔物130，接着可在相同程序期间引进第二类型的气体将第一心轴118移除。
模块88(视需要的)：第一切口形成。(图10A至11)
此视需要的模块详述一种将至少一第一切口蚀刻到第一间隔物 130内的方法。
请参阅图10A及10B，在第一间隔物130的阵列上方布置第一平坦化层132，并且在第一平坦化层132上方布置第二蚀刻终止层134。
第一平坦化层132可由如同第一心轴层106的SOH材料所组成(例如：非晶碳或非晶硅)。如此，布置第一平坦化层132前，能够不需要先移除第一心轴118。然而，处理期间可能某种程度硬化或破坏心轴 118，因而希望完全移除第一心轴118，并且始于最近沉积的平坦化层 132。
接着，在第二蚀刻终止层134上方布置第二BARC层136及第二光阻层138。然后图案化光阻层138及BARC层136以曝露第二蚀刻终止层134的至少一个定标区段139。如可于第10B图最清楚看出，在此特定具体实施例中，已图案化光阻层138及BARC层136以曝露两个定标区段139。
请参阅图11，接着图案化第二蚀刻终止层134及第一平坦化层132 以曝露第一间隔物130的阵列的第一间隔物130的至少一所选择区段 142(此特定具体实施例中有两个所选择区段142)。然后将至少一第一切口143(此例中有一对第一切口143，第23图的鳍片图案180中看最清楚)蚀刻到第一间隔物130已曝露的所选择区段142内，以移除已曝露的所选择区段142。
在本具体实施例中，此对第一切口143(遭受移除的所选择区段142) 将定标的第一间隔物130区分成三个间隔物部分。该定标间隔物可在稍后针对p型FinFET或类似的p型半导体装置而被用于形成p型鳍片。另外，第一切口143可以是具有各种不同长度的多个间隔物上的多个切口。要注意的重点是，此尺度的间距尺寸(此例中为64nm)大到足以不用截割相邻间隔物也能容许光刻图案化单一已曝露的间隔物130。
模块90：堆栈重建。(第12图)
此模块详细重建堆栈层以包括第二心轴层148。
请参阅图12，通过众所周知的程序将第一平坦化层132及第二蚀刻终止层134移除以曝露第一间隔物130的阵列。接着，在第一间隔物130的阵列上方布置最近平坦化的图案层144。在图案层144上方布置第三蚀刻终止层146，并且在第三蚀刻终止层146上方布置第二心轴层148。图案层144及第二心轴层148可以是非晶硅、非晶碳或类似物。第三蚀刻终止层146可以是SiON或类似物。
模块92：第二心轴图案化。(图13至14)
此模块详述将第二心轴154的阵列图案化到该第二心轴层148内。
请参阅图13，在第二心轴层148上方布置第三光阻层150、并视需要地布置第三BARC层152。接着透过众所周知的光刻技巧，将第二心轴154图案化到第三光阻层150内。
在本具体实施例中，第二心轴就128nm的平均第二心轴间距160，具有64nm的第二心轴宽度156、及64nm的第二心轴间隔158。然而，要注意的重点是，第二心轴宽度156及间隔158为可变参数，其可用于控制半导体胞元的鳍片阵列内的可变间隔。如此，诸第二心轴154并非必须是等间隔或等宽度。要注意的重点是，相对于原始第一心轴 118的位置的第二心轴154的位置也是可变参数，其可用于控制半导体胞元的诸鳍片间的间隔。
有帮助的是，将本发明与如参照先前技术图1A-1F所述现有的SAQP程序相比较时，可看出现有的SAQP程序仅有两个用以控制鳍片间隔的可变参数，而本发明用以做同一件事的可变参数多达五个。亦即，在现有SAQP程序中，这两个可变参数为单一心轴阵列的宽度、以及单一心轴阵列间的间隔。
相比之下，在本发明中，第一心轴118的第一心轴宽度124与第一心轴间隔126、第二心轴154的第二心轴宽度156与第二心轴间隔 158、以及介于第一118与第二154心轴间的相对位置含五个可变参数的集合。此含五个可变参数的集合可用于就半导体胞元在鳍片阵列的诸鳍片间提供可变鳍片间隔。
结果是，根据本发明的程序就半导体胞元的诸鳍片间的间隔提供更为连续且更具有成本效益的可变性。本发明即使在小尺度也维持此可变性，例如：诸鳍片间的间隔等于或小于24nm、鳍片具有等于或小于8nm的宽度(其中鳍宽具有等于或小于正或负4nm的容限)、以及鳍片阵列具有等于或小于32nm的间距。另外，对于虚设鳍片的需求得以避免。
此外，本发明维持含五个或更多个鳍片的阵列中的可变性。这是因为，不像此阵列中每个其它空间为非可变贝他空间的先前技术SAQP 方法(像图2中所示的贝他空间34)，本发明的五个可变参数对此阵列中几乎每一个空间都提供连续可变性。
请参阅图14，接着，将第二心轴154各向异性蚀刻到第二心轴层 148内。此各向异性蚀刻程序可以是反应性离子蚀刻程序。
模块94：第二间隔物形成。(图15至17)
此模块详述在第二心轴154的侧壁中形成第二间隔物阵列。
请参阅图15，在第二心轴154上方保形涂布第二间隔物层162。第二间隔物层162可以是氧化物层(诸如SiO2)，并且可通过原子层沉积(ALD)程序涂布于第二心轴154上方。
请参阅图16，第二间隔物层162被各向异性蚀刻而在第二心轴154 的侧壁上形成第二间隔物164。由于每一个第二心轴154有两个第二间隔物164，所以诸第二间隔物164间的平均间距166为诸第二心轴154 间的间距160(图13看最清楚)的一半。
请参阅图17，接着移除第二心轴154，仅将第二间隔物164留置于第三蚀刻终止层146上。心轴154可用数种众所周知的程序的任何一种来移除，诸如湿蚀刻程序、RIE程序或类似者。
另外，虽然是将图16及17展示为两个单独步骤，但两者通常可用相同的程序来完成。举例而言，可运用RIE蚀刻程序先以第一类型的气体蚀刻第二间隔物164，接着可在相同程序期间引进第二类型的气体以移除第二心轴154。
模块96(视需要的)：第二切口形成。(图18A至19)
此视需要的模块详述一种将至少一第二切口蚀刻到第二间隔物 164内的方法。
请参阅图18A及18B，在第二间隔物164的阵列上方布置第二平坦化层168，并且在第二平坦化层168上方布置第四蚀刻终止层170。
第二平坦化层168可由与第二心轴层148相同的SOH材料所组成 (例如：非晶碳或非晶硅)。如此，在布置第二平坦化层168之前，能够不需要先移除第二心轴154。然而，因为第二心轴154在处理期间可能受到某种程度的硬化或破坏，所以希望完全移除心轴154，并且从最近沉积的第二平坦化层168开始。
接着，在第四蚀刻终止层170上方布置第四BARC层172及第四光阻层174。然后图案化第四光阻层174及第四BARC层172以曝露第四蚀刻终止层170的至少一个定标区段176。
请参阅图19，接着图案化第四蚀刻终止层170及第二平坦化层168 以曝露第二间隔物164的阵列的第二间隔物164的至少一所选择区段 178。然后将至少一第二切口179(图23的鳍片图案180中看最清楚) 蚀刻到第二间隔物164已曝露的所选择区段178内以移除已曝露的所选择区段178。
在本具体实施例中，第二切口179(遭受移除的区段178)将定标的第二间隔物164区分成两个间隔物部分。定标间隔物164可在以后针对p型FinFET或类似的p型半导体装置而被用于形成p型鳍片。另外，该第二切口可以是具有各种不同长度的多个间隔物上的多个切口。
要注意的重点是，此尺度的间距尺寸(此例中为64nm)大到足以不用截割相邻间隔物也能容许光刻图案化单一已曝露间隔物164。要注意的重点是，第一切口143(第一间隔物130遭受移除的所选择区段142) 及间隔物130的第一阵列通过第三蚀刻终止层146来保留。再者，分别形成第一切口143及第二切口179的模块88及96中所述的方法能够甚至针对等于或小于32nm的鳍片间距，不用破坏邻接的鳍片也能在大量鳍片中切割单一鳍片。
模块98：将鳍片图案化到衬底内。(第20至23图)
此模块详述使第一130与第二164间隔物交错以在图案层144中形成图案、以及后续使用该图案将鳍片蚀刻到衬底102内。
请参阅图20，接着移除第二平坦化层168及第四蚀刻终止层170，仅将第二间隔物164留置于第三蚀刻终止层146上。第二平坦化层168 及第四蚀刻终止层170可用数种众所周知的程序的任何一种来移除，诸如湿蚀刻程序、RIE程序或类似者。
请参阅图21，接着，将第二间隔物164的阵列各向异性蚀刻到图案层144内，使得第二间隔物164与第一间隔物130组合。第一130 与第二164间隔物现就置于硬罩层104上的鳍片阵列形成鳍片图案 180。此各向异性蚀刻程序可以是反应性离子蚀刻程序。为求清楚，现在被蚀刻到图案层144上并布置于硬罩层104上方的第二间隔物164 为如此指称，因为此等第二间隔物具有如同原始第二间隔物164的形式及功能，其布置于第三蚀刻终止层146上方。然而，众所周知的是，通过各向异性蚀刻程序，现位在硬罩层104上的第二间隔物164为原始第二间隔物164的转移，并且将会由涉及蚀刻程序的各层的残留物所组成。更具体地说，现位在硬罩层104上的第二间隔物164可由原始第二间隔物164、第三蚀刻终止层146及图案层144的残留物所组成。
要注意的重点是，可采用数种不同方式组合第一130与第二164 间隔物以形成鳍片图案180。举例来说，但非限制，可在特定群组或任何其组合中交错、交替、配置第一130与第二164间隔物。再者，可组合第一130与第二164间隔物以形成鳍片图案180，其尺寸范围为从小至两个鳍片到数百个鳍片及更多鳍片。
请参阅图22，接着，鳍片图案180透过硬罩层104的两个子层110、 112而各向异性向下蚀刻。此图案现布置于衬底102上，而且准备被用于在衬底102内形成鳍片。
请参阅图23，所示是将鳍片图案180蚀刻到衬底102内以形成鳍片190、192、194、196、198及200(即190至200)的阵列。在本具体实施例中，鳍片190至200的阵列形成半导体SRAM胞元202。
SRAM胞元202与先前技术SRAM胞元40类似之处是在于有交替的 n型鳍片对及p型鳍片对。具体而言，鳍片190、192、198及200为n 型鳍片，而鳍片194与196为p型鳍片。另外，切口布置于p型鳍片 194中，其将鳍片194区分成三个鳍片部分194A、194B及194C。还有，切口179布置于p型鳍片196中，其将鳍片196区分成两个鳍片部分 196A与196B。所有鳍片190至200都具有均等鳍宽。在此特定具体实施例中，鳍宽设为8nm，容限等于或小于正或负4nm。
如先前技术SRAM胞元40，最小间隔距离204为诸n型鳍片对间的 n间距离，其就此特定具体实施例设为24nm。亦即，n型鳍片对190/192 与198/200间有24nm的最小间隔距离。此n至p间隔距离为相邻的n 型与p型鳍片对192/194与196/198间的距离，其必须大于最小间隔距离204。
然而，与先前技术SRAM胞元40不同的是，SRAM胞元202的诸鳍片190至200间的空间都不固定。这是因为用于在SRAM胞元202的诸鳍片190至200中任一者间的可变鳍片间隔的含五个可变参数的集合所致。如参照模块92就特殊性所述，这五个可变参数为：
a.第一心轴118的第一心轴宽度124；
b.第一心轴118的第一心轴间隔126；
c.第二心轴154的第二心轴宽度156；
d.第二心轴154的第二心轴间隔158；以及
e.第一118与第二154心轴间的相对位置。
因此，相比于先前技术SRAM胞元40，SRAM胞元202中的n至p 距离可设成更小。更具体地说，因为SRAM胞元40必须透过形成及移除牺牲虚设鳍片达到其鳍片间隔可变性，所以SRAM胞元40中的n至p 间隔必须等于或大于鳍宽加两倍最小间隔距离的总和(其在本具体实施例中，合计达56nm加或减4nm)。相比之下，SRAM胞元202的n 至p距离206并不受限，而且可设定为较小，诸如最小间隔距离的1.5 倍(其在本具体实施例中，合计达36nm)。
此外，诸p型鳍片194/196间的p至p距离208大致上亦大于诸n 型鳍片间的最小间隔距离204。在先前技术SRAM胞元40中，因为先前技术SRAM胞元40仅可经由虚设鳍片移除达到间隔可变性，所以此p 至p距离也会必须等于或大于鳍宽加两倍最小间隔距离的总和。再次地，相比之下，SRAM胞元202中的p至p距离可设为较小。
虽然已参照特定具体实施例说明本发明，应了解的是，仍可在所述发明概念的精神与范畴内施作许多变更。因此，本发明的用意不在于限制所述具体实施例，而是要具有以下权利要求书内容所界定的完全范畴。

Claims (20)

1.一种半导体胞元，其包含：
衬底；以及
含至少五个实质平行鳍片的阵列，该鳍片以实质均等鳍宽布置于该衬底上，该阵列内至少一对相邻鳍片间包括预定最小间隔距离，其中，该最小间隔距离为该相邻鳍片的两相对侧之间的距离，该阵列包括：
用于n型半导体装置的第一n型鳍片，以及
用于p型半导体装置的第一p型鳍片，该第一p型鳍片与该第一n型鳍片相邻而置并且以预定第一n至p距离与该第一n型鳍片相隔，
其中，该第一n至p距离为该第一n型鳍片与该第一p型鳍片的两相对侧之间的距离，该第一n至p距离大于该最小间隔距离且小于该鳍宽加两倍该最小间隔距离的总和。
2.如权利要求1所述的半导体胞元，其中，该第一p型鳍片包括穿过该第一p型鳍片的横切口。
3.如权利要求1所述的半导体胞元，其中，该阵列包含：
包括该第一n型鳍片的第一对n型鳍片；以及
包括该第一p型鳍片的第一对p型鳍片；
其中介于该第一对n型鳍片的诸鳍片间的距离实质为该最小间隔距离，以及
其中介于该第一对n型鳍片与该第一对p型鳍片间的距离为该第一n至p距离。
4.如权利要求3所述的半导体胞元，其中，该阵列具有以该实质均等鳍宽布置于该衬底上的至少六个实质平行鳍片，该阵列包含：
与该第一对p型鳍片相邻而置并以预定第二n至p距离与该第一对p型鳍片相隔的第二对n型鳍片；
其中介于该第二对n型鳍片的诸鳍片间的距离实质是该最小间隔距离，以及
其中该第二n至p距离小于该鳍宽加两倍该最小间隔距离的总和。
5.如权利要求1所述的半导体胞元，其中，该半导体胞元为静态随机访问内存(SRAM)胞元。
6.如权利要求1所述的半导体胞元，其中，该最小间隔距离等于或小于24nm。
7.如权利要求1所述的半导体胞元，其中，该鳍宽等于或小于8nm，该鳍宽具有不大于正或负4nm的容限。
8.如权利要求1所述的半导体胞元，其中，该第一n至p距离小于56nm。
9.一种制造半导体装置的方法，其包含：
提供结构，该结构包括布置于衬底上方的硬罩层、及布置于该硬罩层上方的第一心轴层；
将第一心轴阵列图案化到该第一心轴层内；
在该第一心轴的侧壁上形成第一间隔物阵列；
布置位在该第一间隔物阵列上方的图案层、位在该图案层上方的蚀刻终止层、及位在该蚀刻终止层上方的第二心轴层；
将第二心轴阵列图案化到该第二心轴层内；
在该第二心轴的侧壁上形成第二间隔物阵列；
将该第二间隔物阵列蚀刻到该图案层内，使得该第二间隔物与该第一间隔物组合，该第一与第二间隔物就置于该硬罩层上的鳍片阵列形成图案；以及
将该图案蚀刻到该衬底内以形成该鳍片阵列。
10.如权利要求9所述的方法，其中，该第一心轴的第一心轴宽度与第一心轴间隔、该第二心轴的第二心轴宽度与第二心轴间隔、及介于该第一与第二心轴间的相对位置是含五个可变参数的集合，该方法包含：
利用该含五个可变参数的集合在该鳍片阵列的诸鳍片间提供可变鳍片间隔。
11.如权利要求9所述的方法，其包含：
于该第一间隔物阵列上方布置该图案层的步骤前，先在该第一间隔物阵列上方布置第一平坦化层；
图案化该第一平坦化层以曝露该第一间隔物阵列的第一间隔物的所选择区段；以及
将第一切口蚀刻到该第一间隔物已曝露的所选择区段内。
12.如权利要求11所述的方法，其包含于布置第一平坦化层的步骤前，先移除该第一心轴。
13.如权利要求11所述的方法，其包含自该第一间隔物就p型半导体装置形成p型鳍片。
14.如权利要求9所述的方法，其包含：
于将该第二间隔物阵列蚀刻到该图案层内的步骤前，先在该第二间隔物上方布置第二平坦化层；
图案化该第二平坦化层以曝露该第二间隔物阵列的已选择第二间隔物；以及
将第二切口蚀刻到该已曝露第二间隔物内。
15.如权利要求14所述的方法，其包含于布置第二平坦化层的步骤前，先移除该第二心轴。
16.如权利要求14所述的方法，其包含自该第二间隔物就p型半导体装置形成p型鳍片。
17.如权利要求9所述的方法，其中，通过该蚀刻步骤形成的该鳍片阵列包含：
含至少五个实质平行鳍片的阵列，该鳍片以实质均等鳍宽布置于该衬底上，该鳍片阵列内至少一对相邻鳍片间包括预定最小间隔距离，该鳍片阵列包括：
用于n型半导体装置的第一n型鳍片，以及
用于p型半导体装置的第一p型鳍片，该第一p型鳍片与该第一n型鳍片相邻而置并且以预定第一n至p距离与该第一n型鳍片相隔，
其中该第一n至p距离大于该最小间隔距离，并且小于该鳍宽加两倍该最小间隔距离的总和。
18.如权利要求17所述的方法，其中，通过该蚀刻步骤形成的该鳍片阵列包含：
包括该第一n型鳍片的第一对n型鳍片；以及
包括该第一p型鳍片的第一对p型鳍片；
其中介于该第一对n型鳍片的诸鳍片间的距离实质为该最小间隔距离，以及
其中介于该第一对n型鳍片与该第一对p型鳍片间的距离为该第一n至p距离。
19.如权利要求17所述的方法，其中：
该最小间隔距离等于或小于24nm；以及
该鳍宽等于或小于8nm，该鳍宽具有不大于正或负4nm的容限。
20.如权利要求16所述的方法，其中，通过该蚀刻步骤形成的该鳍片阵列包含用于静态随机访问内存(SRAM)胞元的鳍片阵列。
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