KR20200089919A - 반도체 장치의 제조 방법 - Google Patents

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장종광
강동훈
성석현
전민환
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삼성전자주식회사
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Abstract

반도체 장치의 제조 방법이 제공된다. 본 발명의 몇몇 실시 예에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 마스크 핀 패턴 및 제2 마스크 핀 패턴과, 상기 제1 마스크 핀 패턴 및 상기 제2 마스크 핀 패턴 사이의 더미 마스크 패턴을 포함하는 마스크 패턴을 형성하고, 상기 더미 마스크 패턴의 폭은 상기 제1 마스크 핀 패턴의 폭 및 상기 제2 마스크 핀 패턴의 폭보다 크고, 상기 마스크 패턴을 이용하여 상기 기판을 식각하여, 제1 핀형 패턴, 제2 핀형 패턴 및 더미 핀형 패턴을 형성하고, 상기 더미 핀형 패턴을 제거하는 것을 포함한다.

Description

반도체 장치의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
최근 정보 매체의 급속한 보급에 따라 반도체 장치의 기능도 비약적으로 발전하고 있다. 최근의 반도체 제품들의 경우, 경쟁력 확보를 위해 낮은 비용, 고품질을 위해 제품의 고집적화가 요구된다. 고집적화를 위해, 반도체 장치는 스케일링 다운이 진행되고 있다.
반도체 장치의 집적도가 증가됨에 따라, 반도체 장치의 구성 요소들에 대한 디자인 룰(design rule)이 감소되고 있다. 반도체 장치의 고집적화 경향에 대응한 미세 패턴의 반도체 장치를 제조하는 데 있어서, 포토 리소그래피(photolithography) 장비의 해상도 한계를 초월하는 미세한 선폭을 가지는 패턴들을 구현하는 것이 요구된다.
또한, 반도체 장치의 고집적화에 따라, 소오스/드레인 컨택이 형성되는 액티브 영역과 게이트 컨택과의 간격이 줄어들게 되고, 이에 따라 액티브 영역에 배치되는 소자와 게이트 컨택 간의 전기적 단락이 발생할 가능성이 높아지는 문제점이 존재한다.
본 발명이 해결하고자 하는 기술적 과제는, 액티브 영역의 소자와 게이트 컨택 사이의 단락을 방지하는 반도체 장치의 제조 방법을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 기술적 과제는, 셀 면적의 증가를 최소화하며 소자 분리 영역의 폭을 증가시키는 반도체 장치의 제조 방법을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 기술적 과제는, 액티브 영역에 형성되는 핀의 개수를 유지하며 소자 분리 영역의 폭을 증가시키는 반도체 장치의 제조 방법을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 기술적 과제는, 핀의 형성 과정에서 발생하는 로딩 효과(loading effect)를 방지하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시 예에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 마스크 핀 패턴 및 제2 마스크 핀 패턴과, 상기 제1 마스크 핀 패턴 및 상기 제2 마스크 핀 패턴 사이의 더미 마스크 패턴을 포함하는 마스크 패턴을 형성하고, 상기 더미 마스크 패턴의 폭은 상기 제1 마스크 핀 패턴의 폭 및 상기 제2 마스크 핀 패턴의 폭보다 크고, 상기 마스크 패턴을 이용하여 상기 기판을 식각하여, 제1 핀형 패턴, 제2 핀형 패턴 및 더미 핀형 패턴을 형성하고, 상기 더미 핀형 패턴을 제거하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시 예에 따른 반도체 장치의 제조 방법은, 기판 상에 순차적으로 적층되는 하부 마스크층 및 상부 마스크층을 형성하고, 상기 상부 마스크층을 식각하여, 서로 이격되는 제1 상부 마스크 핀 패턴 및 제2 상부 마스크 핀 패턴을 형성하고, 상기 하부 마스크층 상에, 상기 제1 상부 마스크 핀 패턴 및 상기 제2 상부 마스크 핀 패턴을 덮는 희생층을 형성하고, 상기 희생층 상의, 상기 제1 상부 마스크 핀 패턴 및 상기 제2 상부 마스크 핀 패턴 사이에, 감광막 패턴을 형성하고, 상기 감광막 패턴과, 제1 상부 마스크 핀 패턴 및 제2 상부 마스크 핀 패턴을 이용하여, 상기 하부 마스크층을 식각하여, 상기 기판 상에 하부 마스크 핀 패턴을 형성하고, 상기 하부 마스크 핀 패턴을 이용하여 상기 기판을 식각하여, 핀형 패턴을 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시 예에 따른 반도체 장치의 제조 방법은, 기판 상에 순차적으로 적층되는 하부 마스크층, 상부 마스크층, 제1 희생층 및 제2 희생층을 형성하고, 상기 제2 희생층 상에 제1 감광막 패턴을 형성하고, 상기 제1 감광막 패턴을 이용하여, 상기 제2 희생층을 식각하여 제1 맨드릴을 형성하고, 상기 제1 맨드릴의 측벽 상에 제1 스페이서를 형성하고, 상기 제1 스페이서를 이용하여, 상기 제1 희생층을 식각하여 제2 맨드릴을 형성하고, 상기 제2 맨드릴의 측벽 상에 제2 스페이서를 형성하고, 상기 제2 스페이서를 이용하여, 상기 상부 마스크층을 식각하여, 서로 이격되는 제1 상부 마스크 핀 패턴 및 제2 상부 마스크 핀 패턴을 형성하고, 상기 하부 마스크층 상에, 상기 제1 상부 마스크 핀 패턴 및 상기 제2 상부 마스크 핀 패턴을 덮는 제3 희생층을 형성하고, 상기 제3 희생층 상의, 상기 제1 상부 마스크 핀 패턴 및 상기 제2 상부 마스크 핀 패턴 사이에, 제2 감광막 패턴을 형성하고, 상기 제2 감광막 패턴과, 제1 상부 마스크 핀 패턴 및 제2 상부 마스크 핀 패턴을 이용하여, 상기 하부 마스크층을 식각하여, 상기 기판 상에 하부 마스크 핀 패턴을 형성하고, 상기 하부 마스크 핀 패턴을 이용하여 상기 기판을 식각하여, 핀형 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 13은 본 발명의 몇몇 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 14는 도 13의 A 영역을 확대한 도면이다.
도 15는 본 발명의 몇몇 실시 예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 16은 본 발명의 몇몇 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이다.
도 17은 본 발명의 몇몇 실시 예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
이하에서, 도 1 내지 도 15를 참조하여, 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 1 내지 도 13은 본 발명의 몇몇 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 본 발명의 실시 예에 따른 반도체 장치의 제조 방법은, 4중 패터닝 기술(Quadruple Patterning Technology, QPT)를 이용하여 핀형 패턴(110, 111, 115,)을 형성할 수 있다.
도 1을 참조하면, 기판(100) 상에 마스크층(200)을 형성할 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 예를 들어, 게르마늄과 같은 원소 반도체, 또는 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
IV-IV족 화합물 반도체를 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
마스크층(200)은 기판(100) 상에 순차적으로 적층되는 하부 마스크층(210)과 상부 마스크층(220)을 포함할 수 있다. 하부 마스크층(210)은 제1 하부 마스크층(211)과 제2 하부 마스크층(212)을 포함할 수 있다.
제1 하부 마스크층(211)과, 제2 하부 마스크층(212)과, 상부 마스크층(220)은 각각 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나를 포함할 수 있다.
예를 들어, 제1 하부 마스크층(211)은 실리콘 질화물을 포함할 수 있고, 실리콘 질화물의 하부에 얇은 실리콘 산화물을 더 포함할 수 있다. 제2 하부 마스크층(212)은 실리콘 산화물을 포함할 수 있고, 상부 마스크층(220)은 다결정질 실리콘을 포함할 수 있다.
제1 하부 마스크층(211)과, 제2 하부 마스크층(212)과, 상부 마스크층(220)은 각각 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
마스크층(200) 상에, 제1 희생층(310) 및 제1 캡핑층(320)을 순차적으로 형성할 수 있다.
제1 희생층(310)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 수 있다.
제1 희생층(310)은 후속 공정에서 맨드릴 등을 형성하기 위한 층일 수 있으므로, 상부 마스크층(220)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상부 마스크층(220)은 다결정질 실리콘을 포함할 수 있으므로, 제1 희생층(310)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중 하나를 포함할 수 있다.
제1 캡핑층(320)은 예를 들어, 실리콘 산질화물(SiON)을 포함할 수 있다.
제1 희생층(310) 및 제1 캡핑층(320)은 각각 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
제1 캡핑층(320) 상에, 제2 희생층(410)과 제2 캡핑층(420)을 순차적으로 형성할 수 있다.
제2 희생층(410)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 수 있다.
제2 캡핑층(420)은 예를 들어, 실리콘 산질화물(SiON)을 포함할 수 있다.
제2 희생층(410) 및 제2 캡핑층(420)은 각각 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
도 2를 참조하면, 제2 캡핑층(420) 상에, 제1 감광막 패턴(510)을 형성할 수 있다.
제2 캡핑층(420) 상에, 감광막(photoresist, PR)을 덮고, 사진 식각 공정을 통해 제1 감광막 패턴(510)을 형성할 수 있다. 도 2에서, 제1 감광막 패턴(510)은 단일층인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제1 감광막 패턴(510)은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 반사 방지층을 포함할 수 있다. 반사 방지층은 예를 들어, BARC(Bottom Anti-Reflective Coating) 또는 dBARC(developable Bottom Anti-Reflective Coating)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
설명의 편의를 위하여, 제1 감광막 패턴(510)이 2개로 형성되는 것으로 도시하였으나, 이에 한정되지는 않고 3 이상의 제1 감광막 패턴(510)이 형성될 수 있다.
도 3을 참조하면, 제1 감광막 패턴(510)을 식각 마스크로 이용하여, 제2 캡핑층(420) 및 제2 희생층(410)을 패터닝할 수 있다.
제2 캡핑층(420) 및 제2 희생층(410)의 식각을 통해, 제1 맨드릴(430)이 형성될 수 있다. 제1 희생층(310) 상에 형성된 제1 맨드릴(430)은 제2 희생층(410)의 제1 부분(411)과, 제2 캡핑층(420)의 제1 부분(421)을 포함할 수 있다.
도 4를 참조하면, 제1 맨드릴(430)의 측벽 상에 제1 스페이서(435)를 형성할 수 있다. 즉, 제1 캡핑층(320) 상에 제1 스페이서(435)가 형성될 수 있다.
구체적으로, 제1 맨드릴(430)을 컨포말(conformal)하게 덮는 제1 스페이서층을 형성한다. 이 후, 에치백(etchback) 공정을 수행함으로써 제1 맨드릴(430)의 측벽 상에 제1 스페이서(435)를 형성할 수 있다.
제1 스페이서 물질층의 두께는 최종적으로 형성하고자 하는 복수의 제1 핀형 패턴(110, 도 13 참조) 사이의 간격 및 복수의 제2 핀형 패턴(111, 도 13 참조) 사이의 간격을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 제1 핀형 패턴(110) 사이의 간격 및 제2 핀형 패턴(111) 사이의 간격은 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다.
제1 스페이서 물질층은 제1 맨드릴(430)과 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들어, 제1 맨드릴(430)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 경우, 제1 스페이서 물질층은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제1 스페이서 물질층은 예를 들어, 원자층 증착법(ALD)에 의해 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제1 스페이서(435)는 실리콘 산화물을 포함하는 것으로 설명한다.
도 5를 참조하면, 제1 맨드릴(430)을 제거할 수 있다.
제1 맨드릴(430)을 선택적으로 제거함으로써, 제1 스페이서(435)가 제1 캡핑층(320) 상에 남을 수 있다.
예시적으로, 2개의 제1 감광막 패턴(510)을 이용하는 것으로 도시하여 4개의 제1 스페이서(435)가 형성되나, 이에 제한되지는 않고 3 이상의 제1 감광막 패턴(510)이 이용되는 경우, 6 이상의 제1 스페이서(435)가 형성될 수 있다. 예를 들어, 4개의 제1 감광막 패턴(510)이 이용되는 경우, 8개의 제1 스페이서(435)가 형성될 수 있다. 다른 예로, 6개의 제1 감광막 패턴(510)이 이용되는 경우, 12개의 제1 스페이서(435)가 형성될 수 있다.
도 6을 참조하면, 제1 스페이서(435)를 식각 마스크로 이용하여, 제1 캡핑층(320) 및 제1 희생층(310)을 패터닝할 수 있다.
제1 캡핑층(320) 및 제1 희생층(310)의 식각을 통해, 제2 맨드릴(330)이 형성될 수 있다. 상부 마스크층(220) 상에 형성된 제2 맨드릴(330)은 제1 희생층(310)의 제1 부분(311)과, 제1 캡핑층(320)의 제1 부분(321)을 포함할 수 있다.
도 7을 참조하면, 제2 맨드릴(330)의 측벽 상에 제2 스페이서(335)를 형성할 수 있다. 즉, 상부 마스크층(220) 상에 제2 스페이서(335)가 형성될 수 있다.
구체적으로, 제2 맨드릴(330)을 컨포말(conformal)하게 덮는 제2 스페이서(335)층을 형성한다. 이 후, 에치백(etchback) 공정을 수행함으로써 제2 맨드릴(330)의 측벽 상에 제2 스페이서(335)를 형성할 수 있다.
제2 스페이서 물질층의 두께는 최종적으로 형성하고자 하는 복수의 제1 핀형 패턴(110, 도 13 참조) 사이의 간격 및 복수의 제2 핀형 패턴(111, 도 13 참조) 사이의 간격을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 제1 핀형 패턴(110) 사이의 간격 및 제2 핀형 패턴(111) 사이의 간격은 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다.
제2 스페이서 물질층은 제2 맨드릴(330)과 식각 선택성을 가지는 물질을 포함할 수 있다. 예를 들어, 제2 맨드릴(330)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 경우, 제2 스페이서 물질층은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 제2 스페이서 물질층은 예를 들어, 원자층 증착법(ALD)에 의해 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법에서, 제2 스페이서(335)는 실리콘 산화물을 포함하는 것으로 설명한다.
도 8을 참조하면, 제2 맨드릴(330)을 제거할 수 있다.
제2 맨드릴(330)을 선택적으로 제거함으로써, 제2 스페이서(335)가 상부 마스크층(220) 상에 남을 수 있다.
도 9를 참조하면, 제2 스페이서(335)를 식각 마스크로 이용하여, 상부 마스크층(220)을 패터닝할 수 있다.
상부 마스크층(220)의 식각을 통해, 상부 마스크 핀 패턴(221, 222)을 형성할 수 있다. 상부 마스크 핀 패턴(221, 222)은 제2 스페이서(335)에 대응되도록 형성될 수 있다.
도 10을 참조하면, 상부 마스크 핀 패턴(221, 222)은, 각각이 제1 폭(W1)을 가지는 복수의 제1 상부 마스크 핀 패턴(221) 및 각각이 제2 폭(W2)을 가지는 복수의 제2 상부 마스크 핀 패턴(222)을 포함할 수 있다. 몇몇 실시 예에 따라, 제1 폭(W1) 및 제2 폭(W2)은 동일할 수 있다. 즉, 제1 상부 마스크 핀 패턴(221) 및 제2 상부 마스크 핀 패턴(222)은 동일한 폭을 갖도록 형성될 수 있다.
몇몇 실시 예에 따라, 복수의 제1 상부 마스크 핀 패턴(221) 사이의 거리는 제1 거리(S1)를 가지고, 복수의 제2 상부 마스크 핀 패턴(222) 사이의 거리는 제2 거리(S2)를 가지도록 형성될 수 있다. 다시 말해서, 복수의 제1 상부 마스크 핀 패턴(221) 중 인접하는 2개의 제1 상부 마스크 핀 패턴(221) 사이의 거리는 제1 거리(S1)이고, 복수의 제2 상부 마스크 핀 패턴(222) 중 인접하는 2개의 제2 상부 마스크 핀 패턴(222) 사이의 거리는 제2 거리(S2)일 수 있다.
몇몇 실시 예에 따라, 제1 거리(S1) 및 제2 거리(S2)는 동일할 수 있다. 즉, 인접하는 제1 상부 마스크 핀 패턴(221) 사이의 거리와, 인접하는 제2 상부 마스크 핀 패턴(222) 사이의 거리는 동일할 수 있다.
상부 마스크 핀 패턴(221, 222)이 형성된 후, 하부 마스크층(210) 상에 상부 마스크 핀 패턴(221, 222)을 덮는 제3 희생층(610)을 형성하고, 제3 희생층(610) 상에 제3 캡핑층(620)을 형성할 수 있다.
제3 희생층(610)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 수 있다.
제3 캡핑층(620)은 예를 들어, 실리콘 산질화물(SiON)을 포함할 수 있다.
제3 희생층(610) 및 제3 캡핑층(620)은 각각 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.
제3 캡핑층(620) 상에, 제2 감광막 패턴(710)을 형성할 수 있다.
제3 캡핑층(620) 상에, 감광막(photoresist, PR)을 덮고, 사진 식각 공정을 통해 제2 감광막 패턴(710)을 형성할 수 있다. 도 10에서, 제2 감광막 패턴(710)은 단일층인 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
즉, 제2 감광막 패턴(710)은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 반사 방지층을 포함할 수 있다. 반사 방지층은 예를 들어, BARC(Bottom Anti-Reflective Coating) 또는 dBARC(developable Bottom Anti-Reflective Coating)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 감광막 패턴(710)은 제3 폭(W3)을 가지도록 형성될 수 있다. 몇몇 실시 예에 따라, 제3 폭(W3)은 제1 폭(W1) 및/또는 제2 폭(W2)보다 크게 형성될 수 있다. 이에 따라, 추후 공정에서 형성될 하부 더미 마스크 패턴(203, 도 11 참조)은, 제1 하부 마스크 핀 패턴(201, 도 11 참조) 및/또는 제2 하부 마스크 핀 패턴(202, 도 11 참조)의 폭보다 크게 형성될 수 있다.
제2 감광막 패턴(710)에 인접하는 제1 상부 마스크 핀 패턴(221)과 제2 감광막 패턴(710) 사이의 거리는 제3 거리(S3)일 수 있다. 또한, 제2 감광막 패턴(710)과 인접하는 제2 상부 마스크 핀 패턴(222)과 제2 감광막 패턴(710) 사이의 거리는 제4 거리(S4)일 수 있다. 이 때, 제2 감광막 패턴(710)과 제1 상부 마스크 핀 패턴(221) 또는 제2 상부 마스크 핀 패턴(222) 사이의 거리는, 제3 희생층(610) 및 제3 캡핑층(620)이 적층된 방향으로 제2 감광막 패턴(710)을 연장시킬 때, 제2 감광막 패턴(710)의 연장선과 인접하는 제1 상부 마스크 핀 패턴(221) 또는 제2 상부 마스크 핀 패턴(222) 사이의 거리를 의미한다.
몇몇 실시 예에 따라, 제3 거리(S3)는 제1 거리(S1) 및/또는 제2 거리(S2)와 동일할 수 있다. 다시 말해서, 복수의 제1 상부 마스크 핀 패턴(221) 사이의 거리, 복수의 제2 상부 마스크 핀 패턴(222) 사이의 거리와, 제2 감광막 패턴(710)에 인접하는 제1 상부 마스크 핀 패턴(221)과 제2 감광막 패턴(710) 사이의 거리는 동일하게 형성될 수 있다.
몇몇 실시 예에 따라, 제4 거리(S4)는 제1 거리(S1) 및/또는 제2 거리(S2)와 동일할 수 있다. 다시 말해서, 복수의 제1 상부 마스크 핀 패턴(221) 사이의 거리, 복수의 제2 상부 마스크 핀 패턴(222) 사이의 거리와, 제2 감광막 패턴(710)에 인접하는 상부 마스크 핀 패턴과 제2 감광막 패턴(710) 사이의 거리는 동일하게 형성될 수 있다.
도 11을 참조하면, 제2 감광막 패턴(710) 및 상부 마스크 핀 패턴을 식각 마스크로 이용하여, 하부 마스크층(210)을 패터닝할 수 있다.
먼저, 제2 감광막 패턴(710)을 식각 마스크로 이용하여 제3 캡핑층(620) 및 제3 희생층(610)을 패터닝할 수 있다. 이 때, 제2 감광막 패턴(710)의 수직 방향 연장선에 대응하는 제3 캡핑층(620)의 일부분 및 제3 희생층(610)의 일부분을 제외한 제3 캡핑층(620) 및 제3 희생층(610)이 제거될 수 있다.
이후, 상기 제3 캡핑층(620)의 일부분(또는, 상기 제3 희생층(610)의 일부분) 및 상부 마스크 핀 패턴(221, 222)을 식각 마스크로 이용하여, 하부 마스크층(210)을 패터닝하여 하부 마스크 핀 패턴(201, 202, 203)을 형성한 후, 남아있는 상부 마스크 핀 패턴(221, 222), 제3 희생층(610) 및 제3 캡핑층(620)을 제거할 수 있다.
기판(100) 상에 형성된 하부 마스크 핀 패턴 (201, 202, 203)은 제1 하부 마스크층(211)의 제1 부분(211a, 211b, 211c)과, 제2 하부 마스크층(212)의 제1 부분(212a, 212b, 212c)을 포함할 수 있다.
하부 마스크 핀 패턴 (201, 202, 203)은, 제1 하부 마스크 핀 패턴(201), 제2 하부 마스크 핀 패턴(202) 및 하부 더미 마스크 패턴(203)을 포함할 수 있다. 제1 하부 마스크 핀 패턴(201)은 제1 상부 마스크 핀 패턴(221)을 마스크로 이용하여 형성된 부분이고, 제2 하부 마스크 핀 패턴(202)은 제2 상부 마스크 핀 패턴(222)을 마스크로 이용하여 형성된 부분이고, 하부 더미 마스크 패턴(203)은 제2 감광막 패턴(710)을 마스크로 이용하여 형성된 부분일 수 있다.
도 12 및 도 13을 참조하면, 하부 마스크 핀 패턴 (201, 202, 203)을 식각 마스크로 이용하여, 기판(100)의 일부를 패터닝할 수 있다.
기판(100)의 일부에 대한 식각을 통해, 핀형 패턴(110, 111, 115)을 형성할 수 있다. 구체적으로, 제1 하부 마스크 핀 패턴(201)을 식각 마스크로 이용하여, 기판(100)의 적어도 일부를 식각하여 제1 핀형 패턴(110)을 형성할 수 있다. 또한, 제2 하부 마스크 핀 패턴(202)을 식각 마스크로 이용하여, 기판(100)의 적어도 일부를 식각하여 제2 핀형 패턴(111)을 형성할 수 있다. 또한, 하부 더미 마스크 패턴(203)을 식각 마스크로 이용하여, 기판(100)의 적어도 일부를 식각하여 더미 핀형 패턴(115)을 형성할 수 있다.
도 12에 도시된 바와 같이, 핀형 패턴(110, 111, 115)을 형성하는 과정에서 제1 하부 마스크층(211)의 제1 부분(211a, 211b, 211c)이 핀형 패턴(110, 111, 115) 상에 남아있을 수 있다. 다만, 이는 예시적인 공정으로, 도 13에 도시된 바와 같이 제1 하부 마스크 층의 제1 부분(211a, 211b, 211c) 및 제2 하부 마스크층(212)의 제1 부분(212a, 212b, 212c)이 모두 제거될 수 있다. 다른 실시 예에 따라, 제1 하부 마스크층(211)의 제1 부분(211a, 211b, 211c) 및/또는 제2 하부 마스크층(212)의 제1 부분(212a, 212b, 212c)은, 추후 필드 절연막(150, 도 16 참조)을 형성하는 과정에서 제거될 수도 있다.
도 14는 도 13의 A 영역을 확대한 도면이다.
도 14를 참조하면, 본 발명의 실시 예에 따른 반도체 장치의 제조 방법은, 제4 폭(W4)을 갖는 복수의 제1 핀형 패턴(110), 제5 폭(W5)을 갖는 복수의 제2 핀형 패턴(111) 및 제6 폭(W6)을 갖는 더미 핀형 패턴(115)을 형성할 수 있다.
몇몇 실시 예에 따라, 제4 폭(W4) 및 제5 폭(W5)은 동일할 수 있다. 즉, 제1 핀형 패턴(110) 및 제2 핀형 패턴(111)의 폭은 동일할 수 있다.
몇몇 실시 예에 따라, 제6 폭(W6)은 제4 폭(W4) 및 제5 폭(W5)보다 크게 형성될 수 있다. 즉, 더미 핀형 패턴(115)의 폭은 제1 핀형 패턴(110) 및 제2 핀형 패턴(111)의 폭보다 크게 형성될 수 있다.
복수의 제1 핀형 패턴(110) 사이의 거리는 제5 거리(S5)이고, 복수의 제2 핀형 패턴(111) 사이의 거리는 제6 거리(S6)일 수 있다. 몇몇 실시 예에 따라, 제4 거리(S4) 및 제6 거리(S6)는 동일하게 형성될 수 있다. 즉, 인접하는 제1 핀형 패턴(110) 사이의 거리는, 인접하는 제2 핀형 패턴(111) 사이의 거리와 동일하게 형성될 수 있다.
더미 핀형 패턴(115)과 인접하는 제1 핀형 패턴(110)(이하, 제1 인접 핀형 패턴)과 더미 핀형 패턴(115) 사이의 거리는 제7 거리(S7)이고, 더미 핀형 패턴(115)과 인접하는 제2 핀형 패턴(111)(이하, 제2 인접 핀형 패턴)과 더미 핀형 패턴(115) 사이의 거리는 제8 거리(S8)일 수 있다.
몇몇 실시 예에 따라, 제5 거리 내지 제8 거리(S5, S6, S7, S8)는 동일할 수 있다. 즉, 복수의 제1 핀형 패턴(110) 중 인접하는 제1 핀형 패턴(110) 사이의 거리(S5), 복수의 제2 핀형 패턴(111) 중 인접하는 제2 핀형 패턴(111) 사이의 거리(S6), 더미 핀형 패턴(115)과 제1 인접 핀형 패턴 사이의 거리(S7) 및 더미 핀형 패턴(115)과 제2 인접 핀형 패턴 사이의 거리(S8)는 동일하도록 형성될 수 있다.
도 10을 참조하여 상술한 바와 같이, 복수의 제1 상부 마스크 핀 패턴(221) 중 인접하는 제1 상부 마스크 핀 패턴(221) 사이의 거리(S1), 복수의 제2 상부 마스크 핀 패턴(222) 중 인접하는 제2 상부 마스크 핀 패턴(222) 사이의 거리(S2), 제2 감광막 패턴(710)과 제1 상부 마스크 핀 패턴(221) 사이의 거리(S3) 및 제2 감광막 패턴(710)과 제2 상부 마스크 핀 패턴(222) 사이의 거리(S4)가 동일하게 형성될 수 있다.
이에 따라, 복수의 제1 하부 마스크 핀 패턴(201) 사이의 거리(S5), 복수의 제2 하부 마스크 핀 사이의 거리(S6), 하부 더미 마스크 패턴(203)과 제1 하부 마스크 핀 패턴(201) 사이의 거리(S7) 및 하부 더미 마스크 패턴(203)과 제2 하부 마스크 핀 패턴(202) 사이의 거리(S8)가 동일하게 형성될 수 있다.
제1 핀형 패턴(110), 제2 핀형 패턴(111) 및 더미 핀형 패턴(115)은 각각 제1 하부 마스크 핀 패턴(201), 제2 하부 마스크 핀 패턴(202) 및 하부 더미 마스크 패턴(203)을 마스크로 이용하여 형성되므로, 제5 내지 제8 거리(S5, S6, S7, S8)은 동일하게 형성될 수 있다.
근래에 반도체 장치의 고집적화에 따라, 소오스/드레인 컨택이 형성되는 액티브 영역과 게이트 컨택 간의 간격이 줄어들게 되고, 이에 따라 액티브 영역에 배치되는 소자와 게이트 컨택 사이의 전기적 단락이 발생할 가능성이 높아지는 문제점이 존재한다. 이에 따라, 게이트 컨택이 형성되는 영역의 면적을 증가시키는 방안이 대두되었으나, 전체 셀의 면적이 증가되는 단점이 존재한다. 또한, 액티브 영역에 형성되는 핀의 수를 감소시키는 방안이 제시되었으나, 이러한 경우 반도체의 성능이 열화되는 단점이 존재한다.
본 발명의 실시 예에 따라, 더미 마스크 패턴을 이용하여 더미 핀형 패턴(115)을 형성하는 경우, 액티브 영역의 소자와 게이트 컨택 간의 단락을 방지하되, 셀 면적의 증가를 최소화하고, 성능의 유지시킬 수 있다. 구체적으로, 기존에는 액티브 영역에 형성되는 핀과 동일한 폭을 가지는 핀형 패턴을 형성한 후, 이를 제거하여 게이트 컨택이 형성되는 영역(예를 들어, 소자 분리 영역(Shallow Trench Isolation, STI))을 정의함으로써, 핀 피치(fin pitch)의 n배(n은 자연수)의 폭을 갖는 소자 분리 영역을 형성할 수 있었다. 이에 반하여, 본 발명의 실시 예에 따른 반도체 장치의 제조 방법은, 별도의 공정 과정을 통해 더미 핀을 형성하고, 이를 이용하여 소자 분리 영역을 정의함으로써, 핀 피치의 n배가 아닌 다양한 폭을 갖는 소자 분리 영역을 형성할 수 있고, 이에 따라 게이트 컨택과 다른 소자 간의 전기적 단락을 방지함과 동시에, 셀의 면적 증가를 최소화할 수 있다.
또한, 기존에는 소자 분리 영역을 형성함에 있어서, 핀형 마스크 패턴 간의 거리 차이에 따른 로딩 효과(loading effect), 즉 에칭 속도와 에칭 프로파일의 불균일이 발생하고, 이에 따라 과식각되는 부분이 발생하여 반도체 장치의 특성 불량을 야기하는 원인이 되었다. 이에 반하여, 본 발명의 실시 예에 따른 반도체 장치의 제조 방법은, 더미 패턴(115)과 인접하는 핀형 패턴(110, 111)과의 거리를, 인접하는 핀형 패턴(110, 111) 사이의 거리와 동일하게 형성함으로써, 로딩 효과의 발생을 방지할 수 있고, 결과적으로 반도체의 불량률을 감소시킬 수 있다.
도 15는 본 발명의 몇몇 실시 예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
CMOS 집적 회로(CMOS Integrated Circuit)의 설계 및 제조 시에, 면적의 효율성 및 원활한 라우팅(routing)을 목적으로, 인정한 셀 높이(cell height)를 갖는 기준 셀(standard cell)을 구성하고, 기준 셀에 대하여 면적 및 성능 최적화를 진행한다.
도 15를 참조하면, 본 발명의 실시 예에 따른 반도체 장치의 제조 장법은, 기준 셀(Cell)에 대하여 적용될 수 있다. 즉, 기준 셀을 구성하는 핀형 패턴을 제조함에 있어서 적용될 수 있다. 즉, 도 13은 도 15의 셀(Cell)을 A-A' 방향으로 바라본 단면도일 수 있다. 셀(Cell)은 두 전원 라인들(VDD, VSS)를 포함할 수 있으나, 설명의 편의를 위하여 도 1 내지 도 14에는 전원 라인들(VDD, VSS)에 대한 도시를 생략하였다. 다만, 이에 한정되지는 않고 핀형 패턴이 적용되는 모든 종류의 반도체 장치에 적용될 수 있음은 물론이다.
도 16은 본 발명의 몇몇 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면이고, 도 17은 본 발명의 몇몇 실시 예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 16 및 도 17을 참조하면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(111)의 상부가 돌출되도록 필드 절연막(150)을 형성할 수 있다. 도 16은, 도 17의 셀(Cell)의 B-B' 방향으로 바라본 단면도일 수 있다. 셀(Cell)은 두 전원 라인들(VDD, VSS)를 포함할 수 있으나, 설명의 편의를 위하여 도 16에는 전원 라인들(VDD, VSS)에 대한 도시를 생략하였다.
몇몇 실시 예에 따라, 기판(100)을 식각하여 형성된 복수의 제1 핀형 패턴(110) 사이 및 복수의 제2 핀형 패턴(111) 사이의 얕은 트렌치(151T)(shallow trench)를 채우는 절연층을 형성할 수 있다.
다음으로, 추가적으로 깊은 트렌치(152T)(deep trench)를 형성한 후, 깊은 트렌치(152T)를 채우도록 절연층을 형성할 수 있다. 실시 예에 따라, 깊은 트렌치(152T)를 형성하는 과정에서 더미 핀형 패턴(115)이 제거될 수 있다.
즉, 본 발명의 실시 예에 따른 반도체 장치의 제조 방법은, 복수의 제1 핀형 패턴(110) 및 복수의 제2 핀형 패턴(111)의 상부가 돌출되도록 필드 절연막(150)을 형성하는 것을 더 포함할 수 있다.
필드 절연막(150)을 형성하는 것은, 복수의 제1 핀형 패턴(110) 사이 및 복수의 제2 핀형 패턴(111) 사이의 얕은 트렌치(151T)를 채우는 절연층을 형성하고, 더미 핀형 패턴(115)을 제거하여 깊은 트렌치(152T)를 형성하고, 깊은 트렌치(152T)를 채우는 절연층을 형성하는 것을 포함할 수 있다.
깊은 트렌치(152T)를 형성하는 것은, 절연층 상에 감광막 패턴을 형성하고, 상기 감광막 패턴을 이용하여, 절연층 및 기판(110)의 일부를 식각하여 깊은 트렌치(152T)를 형성하는 것을 포함할 수 있다.
다른 실시 예에 따라, 깊은 트렌치(152T)를 형성한 후, 얕은 트렌치(151T) 및 깊은 트렌치(152T)를 채우도록 절연층을 형성할 수 있다.
즉, 필드 절연막(150)을 형성하는 것은, 더미 핀형 패턴(115)을 제거하여 깊은 트렌치(152T)를 형성하고, 복수의 제1 핀형 패턴(110) 사이 및 복수의 제2 핀형 패턴(111) 사이의 얕은 트렌치(151T)와, 깊은 트렌치(152T)를 채우는 절연층을 형성하는 것을 포함할 수 있다.
깊은 트렌치(152T)를 형성하는 것은, 기판(100) 상에, 마스크 패턴(110, 111, 115)을 덮는 절연층을 형성하고, 상기 절연층 상에 감광막 패턴을 형성하고, 상기 감광막 패턴을 이용하여, 상기 절연층 및 기판(100)의 일부를 식각하여 깊은 트렌치(152T)를 형성하는 것을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 제1 핀형 패턴
111: 제2 핀형 패턴 115: 더미 핀형 패턴
200: 마스크층 221, 222: 상부 마스크 패턴
201, 202, 203: 하부 마스크 패턴
310: 제1 희생층 410: 제2 희생층
610: 제3 희생층

Claims (10)

  1. 기판 상에, 제1 마스크 핀 패턴 및 제2 마스크 핀 패턴과, 상기 제1 마스크 핀 패턴 및 상기 제2 마스크 핀 패턴 사이의 더미 마스크 패턴을 포함하는 마스크 패턴을 형성하고, 상기 더미 마스크 패턴의 폭은 상기 제1 마스크 핀 패턴의 폭 및 상기 제2 마스크 핀 패턴의 폭보다 크고,
    상기 마스크 패턴을 이용하여 상기 기판을 식각하여, 제1 핀형 패턴, 제2 핀형 패턴 및 더미 핀형 패턴을 형성하고,
    상기 더미 핀형 패턴을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    복수의 상기 제1 마스크 핀 패턴, 복수의 상기 제2 마스크 핀 패턴 및 상기 더미 마스크 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    상기 복수의 제1 마스크 핀 패턴 사이의 거리 및 상기 복수의 제2 마스크 핀 패턴 사이의 거리가 동일하도록 상기 마스크 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 마스크 패턴을 형성하는 것은,
    상기 더미 마스크 패턴에 인접한 제1 마스크 핀 패턴과 상기 더미 마스크 패턴 사이의 거리, 상기 복수의 제1 마스크 핀 패턴 사이의 거리 및 상기 더미 마스크 패턴에 인접한 제2 마스크 핀 패턴과 상기 더미 마스크 패턴 사이의 거리가 동일하도록 상기 마스크 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  5. 기판 상에 순차적으로 적층되는 하부 마스크층 및 상부 마스크층을 형성하고,
    상기 상부 마스크층을 식각하여, 서로 이격되는 제1 상부 마스크 핀 패턴 및 제2 상부 마스크 핀 패턴을 형성하고,
    상기 하부 마스크층 상에, 상기 제1 상부 마스크 핀 패턴 및 상기 제2 상부 마스크 핀 패턴을 덮는 희생층을 형성하고,
    상기 희생층 상의, 상기 제1 상부 마스크 핀 패턴 및 상기 제2 상부 마스크 핀 패턴 사이에, 감광막 패턴을 형성하고,
    상기 감광막 패턴과, 제1 상부 마스크 핀 패턴 및 제2 상부 마스크 핀 패턴을 이용하여, 상기 하부 마스크층을 식각하여, 상기 기판 상에 하부 마스크 핀 패턴을 형성하고,
    상기 하부 마스크 핀 패턴을 이용하여 상기 기판을 식각하여, 핀형 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 하부 마스크 핀 패턴을 형성하는 것은,
    상기 감광막 패턴을 이용하여, 상기 희생층 및 상기 하부 마스크층을 식각하여 하부 더미 마스크 패턴을 형성하고,
    상기 제1 상부 마스크 핀 패턴을 이용하여, 상기 하부 마스크층을 식각하여 제1 하부 마스크 핀 패턴을 형성하고,
    상기 제2 상부 마스크 핀 패턴을 이용하여, 상기 하부 마스크층을 식각하여 제2 하부 마스크 핀 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 하부 마스크 핀 패턴을 형성하는 것은,
    복수의 상기 제1 하부 마스크 핀 패턴, 복수의 상기 제2 하부 마스크 핀 패턴 및 상기 하부 더미 마스크 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 하부 마스크 핀 패턴을 형성하는 것은,
    상기 복수의 제1 하부 마스크 핀 패턴 사이의 거리 및 상기 복수의 제2 하부 마스크 핀 패턴 사이의 거리가 동일하도록 상기 하부 마스크 핀 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 하부 마스크 핀 패턴을 형성하는 것은,
    상기 하부 더미 마스크 패턴에 인접한 제1 하부 마스크 핀 패턴과 상기 더미 마스크 패턴 사이의 거리, 상기 복수의 제1 하부 마스크 핀 패턴 사이의 거리 및 상기 하부 더미 마스크 패턴에 인접한 제2 하부 마스크 핀 패턴과 상기 더미 마스크 패턴 사이의 거리가 동일하도록 상기 마스크 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  10. 기판 상에 순차적으로 적층되는 하부 마스크층, 상부 마스크층, 제1 희생층 및 제2 희생층을 형성하고,
    상기 제2 희생층 상에 제1 감광막 패턴을 형성하고,
    상기 제1 감광막 패턴을 이용하여, 상기 제2 희생층을 식각하여 제1 맨드릴을 형성하고,
    상기 제1 맨드릴의 측벽 상에 제1 스페이서를 형성하고,
    상기 제1 스페이서를 이용하여, 상기 제1 희생층을 식각하여 제2 맨드릴을 형성하고,
    상기 제2 맨드릴의 측벽 상에 제2 스페이서를 형성하고,
    상기 제2 스페이서를 이용하여, 상기 상부 마스크층을 식각하여, 서로 이격되는 제1 상부 마스크 핀 패턴 및 제2 상부 마스크 핀 패턴을 형성하고,
    상기 하부 마스크층 상에, 상기 제1 상부 마스크 핀 패턴 및 상기 제2 상부 마스크 핀 패턴을 덮는 제3 희생층을 형성하고,
    상기 제3 희생층 상의, 상기 제1 상부 마스크 핀 패턴 및 상기 제2 상부 마스크 핀 패턴 사이에, 제2 감광막 패턴을 형성하고,
    상기 제2 감광막 패턴과, 제1 상부 마스크 핀 패턴 및 제2 상부 마스크 핀 패턴을 이용하여, 상기 하부 마스크층을 식각하여, 상기 기판 상에 하부 마스크 핀 패턴을 형성하고,
    상기 하부 마스크 핀 패턴을 이용하여 상기 기판을 식각하여, 핀형 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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