CN115360145A - 一种半导体结构及其制造方法 - Google Patents
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Abstract
本公开实施例公开了一种半导体结构及其制造方法，所述制造方法包括：提供衬底，所述衬底包括阵列区、外围区以及位于所述阵列区和所述外围区之间的过渡区；刻蚀位于所述阵列区的所述衬底，在所述阵列区形成第一沟槽结构，所述第一沟槽结构在所述衬底内限定出彼此分离的多个第一有源区以及位于所述过渡区和所述外围区中的初始有源区，所述多个第一有源区中的至少部分第一有源区与位于所述过渡区的所述初始有源区接触；刻蚀位于所述过渡区的所述初始有源区，在所述过渡区靠近所述外围区的一侧形成第二沟槽，所述过渡区靠近所述阵列区的一侧的未被刻蚀的所述初始有源区作为有源框架与所述至少部分第一有源区保持接触。
Description
技术领域
本公开涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
半导体结构，通常包括阵列区和外围区，阵列区和外围区内通常形成有沟槽，沟槽用于在衬底内限定有源区。
然而，随着半导体结构不断朝着小型化、高集成度的方向发展，位于阵列区中的有源区具有较大的高宽比，容易发生倒塌。此外，位于阵列区的沟槽和位于外围区的沟槽通常同时形成，将导致一系列的问题。
发明内容
本公开实施例提供一种半导体结构的制造方法，包括：
提供衬底，所述衬底包括阵列区、外围区以及位于所述阵列区和所述外围区之间的过渡区；
刻蚀位于所述阵列区的所述衬底，在所述阵列区形成第一沟槽结构，所述第一沟槽结构在所述衬底内限定出彼此分离的多个第一有源区以及位于所述过渡区和所述外围区中的初始有源区，所述多个第一有源区中的至少部分第一有源区与位于所述过渡区的所述初始有源区接触；
刻蚀位于所述过渡区的所述初始有源区，在所述过渡区靠近所述外围区的一侧形成第二沟槽，所述过渡区靠近所述阵列区的一侧的未被刻蚀的所述初始有源区作为有源框架与所述至少部分第一有源区保持接触。
在一些实施例中，刻蚀位于所述阵列区的所述衬底，包括：
在所述衬底上形成第一图案化掩膜层，所述第一图案化掩膜层包括位于所述阵列区及至少部分所述过渡区上的多个掩膜图形；
在所述衬底上形成第一填充层，所述第一填充层覆盖所述第一图案化掩膜层、所述过渡区和所述外围区，并填充相邻的所述掩膜图形之间的间隙；
在所述第一填充层上形成阻挡层，所述阻挡层覆盖所述过渡区和所述外围区；
以所述第一图案化掩膜层和所述阻挡层为掩膜刻蚀所述第一填充层和所述衬底，将所述第一图案化掩膜层的未被所述阻挡层覆盖的掩膜图形转移至位于所述阵列区的所述衬底，以在所述阵列区形成所述第一沟槽结构以及所述第一有源区。
在一些实施例中，在所述衬底上形成第一图案化掩膜层，包括：
在所述衬底上形成第一掩膜层，所述第一掩膜层覆盖所述阵列区、所述过渡区和所述外围区；
刻蚀所述第一掩膜层以形成第一初始图案化掩膜层，所述第一初始图案化掩膜层包括位于所述阵列区及至少部分所述过渡区上的多个沿同一方向延伸的条状结构；
在所述衬底上形成第二填充层，所述第二填充层覆盖所述条状结构、所述过渡区和所述外围区，并填充相邻的所述条状结构之间的间隙；
在所述第二填充层上形成第二图案化掩膜层，所述第二图案化掩膜层包括至少位于所述阵列区的多个开口，所述开口在垂直于所述衬底上表面的方向上的投影与所述条状结构在垂直于所述衬底上表面的方向上的投影部分重叠；
以所述第二图案化掩膜层为掩膜刻蚀所述第二填充层和所述第一初始图案化掩膜层，将所述条状结构断开为多个分立的所述掩膜图形，以形成所述第一图案化掩膜层。
在一些实施例中，刻蚀所述第一掩膜层以形成第一初始图案化掩膜层，包括：
在所述第一掩膜层上形成第一牺牲掩膜层，在所述第一牺牲掩膜层上形成第二牺牲掩膜层；
刻蚀所述第二牺牲掩膜层形成多个沿同一方向延伸的第一牺牲层；
形成多个第一间隔物层，所述第一间隔物层覆盖所述第一牺牲层的侧壁；
去除所述第一牺牲层，以所述第一间隔物层为掩膜刻蚀所述第一牺牲掩膜层，形成多个沿同一方延伸的第二牺牲层；
形成多个第二间隔物层，所述第二间隔物层覆盖所述第二牺牲层的侧壁；
去除所述第二牺牲层，以所述第二间隔物层为掩膜刻蚀所述第一掩膜层，形成所述第一初始图案化掩膜层。
在一些实施例中，在所述第二填充层上形成第二图案化掩膜层，包括：
在所述第二填充层上形成第二掩膜层，在所述第二掩膜层上形成第三掩膜层；
在所述第三掩膜层上形成多个第三间隔物层以及填充相邻所述第三间隔物层之间的间隙的第三填充层；所述第三间隔物层沿第一方向延伸；
在所述第三填充层和所述第三间隔物层上形成多个第四间隔物层，所述第四间隔物层沿与所述第一方向相交的第二方向延伸；
以所述第四间隔物层和所述第三间隔物层为掩膜刻蚀所述第二掩膜层，以形成所述第二图案化掩膜层。
在一些实施例中，所述第一沟槽结构包括第一子沟槽和第二子沟槽，且在垂直于所述第一有源区的延伸方向的方向上，所述第一子沟槽的宽度大于所述第二子沟槽的宽度；在刻蚀位于所述过渡区的所述初始有源区之前，所述方法还包括：
形成第一绝缘层，所述第一绝缘层覆盖所述第一子沟槽的内表面并填充所述第二子沟槽；
形成第二绝缘层，所述第二绝缘层覆盖所述第一绝缘层并充满所述第一子沟槽。
在一些实施例中，在刻蚀位于所述过渡区的所述初始有源区的同一步骤中，所述方法还包括：
刻蚀位于所述外围区的所述初始有源区，在所述外围区形成第三沟槽，所述第三沟槽将所述外围区的所述初始有源区限定为彼此分离的多个第二有源区。
在一些实施例中，形成所述第二沟槽和所述第三沟槽，包括：
在所述衬底上形成掩膜叠层，所述掩膜叠层覆盖所述阵列区、所述过渡区和所述外围区；
在所述掩膜叠层上形成第三图案化掩膜层；
以所述第三图案化掩膜层为掩膜刻蚀所述掩膜叠层和所述初始有源区，将所述第三图案化掩膜层的图案转移至所述初始有源区，以在所述过渡区和所述外围区分别形成所述第二沟槽和所述第三沟槽。
在一些实施例中，在形成所述第二沟槽和所述第三沟槽之后，所述方法还包括：
形成第三绝缘层，所述第三绝缘层覆盖所述第二沟槽和所述第三沟槽的内表面；
形成第四绝缘层，所述第四绝缘层覆盖所述第三绝缘层；
形成第五绝缘层，所述第五绝缘层覆盖所述第四绝缘层并充满所述第二沟槽和所述第三沟槽。
在一些实施例中，所述第三绝缘层的厚度大于位于所述第一子沟槽中的所述第一绝缘层的厚度。
本公开实施例还提供一种半导体结构，包括：
衬底，所述衬底包括阵列区、外围区以及位于所述阵列区和所述外围区之间的过渡区；
位于所述衬底内的第一沟槽结构，所述第一沟槽结构位于所述阵列区并在所述衬底内限定出彼此分离的多个第一有源区；
位于所述衬底内的有源框架，所述有源框架位于所述过渡区靠近所述阵列区的一侧，且与所述多个第一有源区中的至少部分第一有源区接触；
位于所述衬底内的第二沟槽，所述第二沟槽位于所述过渡区靠近所述外围区的一侧；
位于所述衬底内的第三沟槽，所述第三沟槽位于所述外围区并在所述衬底内限定出彼此分离的多个第二有源区。
在一些实施例中，所述第一沟槽结构包括第一子沟槽和第二子沟槽，且在垂直于所述第一有源区的延伸方向的方向上，所述第一子沟槽的宽度大于所述第二子沟槽的宽度；所述半导体结构还包括：第一绝缘层，所述第一绝缘层覆盖所述第一子沟槽的内表面并填充所述第二子沟槽；第二绝缘层，所述第二绝缘层覆盖所述第一绝缘层并充满所述第一子沟槽。
在一些实施例中，所述第一子沟槽的深度大于所述第二子沟槽的深度。
在一些实施例中，所述第二沟槽和所述第三沟槽中任一者的深宽比小于所述第一子沟槽和所述第二子沟槽中任一者的深宽比。
在一些实施例中，所述半导体结构还包括：第三绝缘层，所述第三绝缘层覆盖所述第二沟槽和所述第三沟槽的内表面；第四绝缘层，所述第四绝缘层覆盖所述第三绝缘层；第五绝缘层，所述第五绝缘层覆盖所述第四绝缘层并充满所述第二沟槽和所述第三沟槽。
在一些实施例中，所述第三绝缘层的厚度大于所述第一绝缘层的厚度。
本公开实施例提供的半导体结构及其制造方法，其中，所述制造方法包括：提供衬底，所述衬底包括阵列区、外围区以及位于所述阵列区和所述外围区之间的过渡区；刻蚀位于所述阵列区的所述衬底，在所述阵列区形成第一沟槽结构，所述第一沟槽结构在所述衬底内限定出彼此分离的多个第一有源区以及位于所述过渡区和所述外围区中的初始有源区，所述多个第一有源区中的至少部分第一有源区与位于所述过渡区的所述初始有源区接触；刻蚀位于所述过渡区的所述初始有源区，在所述过渡区靠近所述外围区的一侧形成第二沟槽，所述过渡区靠近所述阵列区的一侧的未被刻蚀的所述初始有源区作为有源框架与所述至少部分第一有源区保持接触。本公开实施例中，在过渡区靠近外围区的一侧形成第二沟槽，第二沟槽起到隔离阵列区和外围区的作用，其中，过渡区靠近阵列区的一侧未被刻蚀的初始有源区（即有源框架）与位于阵列区的至少部分第一有源区保持接触，其对第一有源区起到良好的支撑作用，避免或减少第一有源区发生倒塌，且有源框架的存在可以释放位于外围区的结构对位于阵列区的结构产生的应力，避免或缓解位于阵列区的结构产生形变；此外，第一沟槽结构和第二沟槽在不同的工艺步骤中形成，避免在同一步骤中形成第一沟槽结构和第二沟槽时，第一沟槽结构或第二沟槽的深度达不到预定目标。
本公开的一个或多个实施例的细节在下面的附图和描述中提出。本公开的其它特征和优点将从说明书附图以及权利要求书变得明显。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例提供的半导体结构的制造方法的流程框图；
图2为本公开实施例提供的半导体结构的制造方法的工艺流程图一；
图3为本公开实施例提供的半导体结构的制造方法的工艺流程图二；
图4为本公开实施例提供的半导体结构的制造方法的工艺流程图三；
图5为本公开实施例提供的半导体结构的制造方法的工艺流程图四；
图6为本公开实施例提供的半导体结构的制造方法的工艺流程图五；
图7a为本公开实施例提供的半导体结构的制造方法的工艺流程图六；
图7b为本公开实施例提供的半导体结构的制造方法的工艺流程图七；
图8为本公开实施例提供的半导体结构的制造方法的工艺流程图八；
图9a为本公开实施例提供的半导体结构的制造方法的工艺流程图九；
图9b为本公开实施例提供的半导体结构的制造方法的工艺流程图十；
图10a为本公开实施例提供的半导体结构的制造方法的工艺流程图十一；
图10b为本公开实施例提供的半导体结构的制造方法的工艺流程图十二；
图11a为本公开实施例提供的半导体结构的制造方法的工艺流程图十三；
图11b为本公开实施例提供的半导体结构的制造方法的工艺流程图十四；
图12为本公开实施例提供的半导体结构的制造方法的工艺流程图十五；
图13a为本公开实施例提供的半导体结构的制造方法的工艺流程图十六；
图13b为本公开实施例提供的半导体结构的制造方法的工艺流程图十七；
图14为本公开实施例提供的半导体结构的制造方法的工艺流程图十八；
图15为本公开实施例提供的半导体结构的制造方法的工艺流程图十九；
图16a为本公开实施例提供的半导体结构的制造方法的工艺流程图二十；
图16b为本公开实施例提供的半导体结构的制造方法的工艺流程图二十一；
图17为本公开实施例提供的半导体结构的制造方法的工艺流程图二十二；
图18a为本公开实施例提供的半导体结构的制造方法的工艺流程图二十三；
图18b为本公开实施例提供的半导体结构的制造方法的工艺流程图二十四。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向（旋转90度或其它取向）并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
半导体结构，通常包括阵列区和外围区，阵列区和外围区内分别形成有第一沟槽和第二沟槽，第一沟槽和第二沟槽分别用于在阵列区和外围区限定出多个有源区，后续可以在第一沟槽和第二沟槽内形成隔离结构，隔离结构通常至少包括覆盖沟槽内壁的氧化物层和覆盖氧化物层的氮化物层。
然而，随着半导体结构不断朝着小型化、高集成度的方向发展，位于阵列区中的有源区具有较大的高宽比，容易发生倒塌。
此外，第一沟槽和第二沟槽通常在同一步骤中形成，位于第一沟槽的隔离结构和位于第二沟槽内的隔离结构通常亦在同一步骤中形成，这将至少导致如下问题：其一，由于第一沟槽的宽度较小且由第一沟槽限定的有源区的尺寸较小，在刻蚀形成第一沟槽和第二沟槽时，位于阵列区的衬底的刻蚀速度小于位于外围区的衬底的刻蚀速度，导致当第二沟槽的刻蚀深度达到目标深度时，第一沟槽的刻蚀深度尚未达到目标深度，或者，当第一沟槽的刻蚀深度达到目标深度时，第二沟槽的刻蚀深度超过目标深度；其二，后续可以在位于外围区的有源区上形成具有平面栅的晶体管结构，随着半导体结构不断朝着小型化、高集成度的方向发展，晶体管沟道区之间的电场迅速增加，进而产生许多热电子，热电子会被捕获在隔离结构中的具有捕获高能电子能力的氮化物层内，被捕获的热电子可以吸引空穴集中到与隔离结构相邻的衬底内，引起热电子诱导穿通（Hot Electron Induced PunchThrough，HEIP）效应，劣化晶体管的特性，通常通过增加氧化物层的厚度使氮化物层和衬底之间的距离增大来缓解HEIP效应，然而，由于位于第一沟槽的隔离结构和位于第二沟槽内的隔离结构在同一步骤中形成，且第一沟槽的宽度较小，当增加氧化物层的厚度时，在第一沟槽内形成具有较大厚度的氧化物层后，难以在第一沟槽内继续形成氮化物层，或者，当形成的氧化物层的厚度足够薄以允许在第一沟槽内继续填充氮化物层时，较薄的氧化物层缓解位于外围区的晶体管HEIP效应的效果不佳；其三，衬底通常还包括位于阵列区和外围区之间的过渡区，在同一步骤形成第一沟槽和第二沟槽时，为了避免掩膜图形转移至过渡区，通常至少在两个步骤中采用光刻工艺以形成掩膜图案将过渡区遮住，这增加了掩模版的使用数量、工艺复杂度和工艺成本，同时可能带来过渡区刻蚀过载的问题。
基于此，提出了本公开实施例的以下技术方案：
本公开实施例提供了一种半导体结构的制造方法，具体请参见图1。如图所示，方法包括以下步骤：
步骤101、提供衬底，衬底包括阵列区、外围区以及位于阵列区和外围区之间的过渡区；
步骤102、刻蚀位于阵列区的衬底，在阵列区形成第一沟槽结构，第一沟槽结构在衬底内限定出彼此分离的多个第一有源区以及位于过渡区和外围区中的初始有源区，多个第一有源区中的至少部分第一有源区与位于过渡区的初始有源区接触；
步骤103、刻蚀位于过渡区的初始有源区，在过渡区靠近外围区的一侧形成第二沟槽，过渡区靠近阵列区的一侧的未被刻蚀的初始有源区作为有源框架与至少部分第一有源区保持接触。
本公开实施例提供的制造方法，可以用于制造动态随机存取存储器（DRAM）。但不限于此，制造方法还可以用于制造任何半导体结构。
下面结合附图对本公开的具体实施方式做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例做局部放大，而且示意图只是示例，其在此不应限制本公开的保护范围。
图2至图18b为本公开实施例提供的半导体结构的制造方法的工艺流程图，其中，图7a、图9a、图10a、图11a、图13a、图16a、图18a为半导体结构的俯视示意图，图7b、图9b、图10b、图11b、图13b、图16b、图18b分别为沿着图7a、图9a、图10a、图11a、图13a、图16a、图18a中的线A-A'截取的剖面结构示意图。以下结合图2至图18b对本公开实施例提供的半导体结构的制造方法再作进一步详细的说明。
首先，执行步骤101，如图2所示，提供衬底20，衬底20包括阵列区201、外围区203以及位于阵列区201和外围区203之间的过渡区202。
衬底20可以为半导体衬底，并且可以包括至少一个单质半导体材料（例如为硅（Si）衬底、锗（Ge）衬底）、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底20为硅衬底，硅衬底可经掺杂或未经掺杂。
在一实施例中，过渡区202围绕阵列区201，外围区203围绕过渡区202，外围区203与阵列区201之间由过渡区202隔开。
接着，执行步骤102，如图3至图13b所示，刻蚀位于阵列区201的衬底20，在阵列区201形成第一沟槽结构T1，第一沟槽结构T1在衬底20内限定出彼此分离的多个第一有源区AA1以及位于过渡区202和外围区203中的初始有源区AA，多个第一有源区AA1中的至少部分第一有源区AA1与位于过渡区202的初始有源区AA接触。
例如，刻蚀位于阵列区201的衬底20，包括：
在衬底20上形成第一图案化掩膜层22''，第一图案化掩膜层22''包括位于阵列区201及至少部分过渡区202上的多个掩膜图形222（如图3至图11b）；
在衬底20上形成第一填充层35，第一填充层35覆盖第一图案化掩膜层22''、过渡区202和外围区203，并填充相邻的掩膜图形222之间的间隙；在第一填充层35上形成阻挡层45，阻挡层45覆盖过渡区202和外围区203（如图12）；
以第一图案化掩膜层22''和阻挡层45为掩膜刻蚀第一填充层35和衬底20，将第一图案化掩膜层22''的未被阻挡层45覆盖的掩膜图形222转移至位于阵列区201的衬底20，以在阵列区201形成第一沟槽结构T1以及第一有源区AA1（如图13a至图13b）。
第一图案化掩膜层22''还包括位于至少部分过渡区202上的掩膜图形222，因此，本公开实施例形成的阻挡层45还覆盖过渡区202，避免位于过渡区202上的掩膜图形222转移至衬底20上，相比相关技术中提及的至少在两个步骤中采用光刻工艺以形成掩膜图案将过渡区202遮住，本公开实施例仅需在一个步骤中形成阻挡层45将过渡区202和外围区203遮住，减少了掩模版的使用数量，且避免了刻蚀过载的问题。在一些实施例中，阻挡层45的材料包括光刻胶。
如图12所示，在一实施例中，第一填充层35包括第一填充子层351和位于第一填充子层351上的第二填充子层352，第一填充子层351覆盖第一图案化掩膜层22''、过渡区202和外围区203，并填充相邻的掩膜图形222之间的间隙，第二填充子层352覆盖第一填充子层351。第一填充子层351可以为旋涂硬掩膜层，旋涂硬掩膜层可以包括非晶碳层或非晶硅层等。第二填充子层352的材料包括但不限于氮氧化硅。
第一沟槽结构T1在阵列区201内限定出多个平行排布的第一有源区AA1。如图13a和图13b所示，在一实施例中，第一沟槽结构T1包括第一子沟槽T11和第二子沟槽T12，且在垂直于第一有源区AA1的延伸方向的方向上，第一子沟槽T11的宽度大于第二子沟槽T12的宽度。可以理解的，由于第一子沟槽T11和的宽度大于第二子沟槽T12的宽度，在相同的刻蚀工艺条件下即会使得第一子沟槽T11的深度大于第二子沟槽T12的深度。
再次参见图3至图11b，在衬底20上形成第一图案化掩膜层22''，包括：
在衬底20上形成第一掩膜层22，第一掩膜层22覆盖阵列区201、过渡区202和外围区203（如图3）；
刻蚀第一掩膜层22以形成第一初始图案化掩膜层22'，第一初始图案化掩膜层22'包括位于阵列区201及至少部分过渡区202上的多个沿同一方向延伸的条状结构221（如图4至图7b）；
在衬底20上形成第二填充层34，第二填充层34覆盖条状结构221、过渡区202和外围区203，并填充相邻的条状结构221之间的间隙（如图8）；
在第二填充层34上形成第二图案化掩膜层27'，第二图案化掩膜层27'包括至少位于阵列区201的多个开口S，开口S在垂直于衬底20上表面的方向上的投影与条状结构221在垂直于衬底20上表面的方向上的投影部分重叠（如图9a至图10b）；
以第二图案化掩膜层27'为掩膜刻蚀第二填充层34和第一初始图案化掩膜层22'，将条状结构221断开为多个分立的掩膜图形222，以形成第一图案化掩膜层22''（如图11a至图11b）。
在一实施例中，在衬底20上形成第一掩膜层22之前，还包括：在衬底20上形成第一介质层21，第一介质层21位于第一掩膜层22的下方且覆盖衬底20的表面，用于在后续的工艺中保护衬底20不被损伤或污染。第一介质层21的材料包括氧化物，例如，氧化硅。第一掩膜层22包括相对于第一介质层21具有刻蚀选择性的材料，例如，多晶硅。
如图8所示，在一实施例中，第二填充层34包括第三填充子层341和位于第三填充子层341上的第四填充子层342，第三填充子层341覆盖条状结构221、过渡区202和外围区203，并填充相邻的条状结构221之间的间隙，第四填充子层342覆盖第三填充子层341。第三填充子层341可以为旋涂硬掩膜层，旋涂硬掩膜层可以包括非晶碳层或非晶硅层等。第四填充子层342的材料包括但不限于氮氧化硅。
再次参见图4至图7b，可以采用自对准四重图案化（Self-aligned QuadruplePatterning，SAQP）工艺形成第一初始图案化掩膜层22'，例如，刻蚀第一掩膜层22以形成第一初始图案化掩膜层22'，包括：
在第一掩膜层22上形成第一牺牲掩膜层23，在第一牺牲掩膜层23上形成第二牺牲掩膜层24（如图4）；
刻蚀第二牺牲掩膜层24形成多个沿同一方向延伸的第一牺牲层24'；形成多个第一间隔物层25，第一间隔物层25覆盖第一牺牲层24'的侧壁（如图5）；
去除第一牺牲层24'，以第一间隔物层25为掩膜刻蚀第一牺牲掩膜层23，形成多个沿同一方延伸的第二牺牲层23'；形成多个第二间隔物层26，第二间隔物层26覆盖第二牺牲层23'的侧壁（如图6）；
去除第二牺牲层23'，以第二间隔物层26为掩膜刻蚀第一掩膜层22，形成第一初始图案化掩膜层22'（如图7a至图7b）。
最终形成的条状结构221与第一牺牲层24'和第二牺牲层23'的延伸方向相同。
如图4所示，第一牺牲掩膜层23包括第一初始主体层231和位于第一初始主体层231上的第一初始盖层232，第二牺牲掩膜层24包括第二初始主体层241和位于第二初始主体层241上的第二初始盖层242；如图5所示，在刻蚀第二牺牲掩膜层24以形成第一牺牲层24'的步骤中，刻蚀第二初始主体层241以形成第二主体层241'，刻蚀第二初始盖层242以形成第二盖层242'；如图6所示，在刻蚀第一牺牲掩膜层23以形成第二牺牲层23'的过程中，刻蚀第一初始主体层231以形成第一主体层231'，刻蚀第一初始盖层232以形成第一盖层232'。第一初始主体层231和第二初始主体层241可以为旋涂硬掩膜层，旋涂硬掩膜层可以包括非晶碳层或非晶硅层等。第一初始盖层232和第二初始盖层242的材料包括但不限于氮氧化硅。
第一间隔物层25和第二间隔物层26的材料可以相同或不同。在一具体实施例中，第一间隔物层25和第二间隔物层26的材料相同且包括氧化物，例如氧化硅。
这里，第一初始图案化掩膜层22'通过SAQP工艺形成，但不限于此，第一初始图案化掩膜层22'还可以通过自对准双重图案化（Self-aligned Double Patterning，SADP）、反向SADP（R-SADP）、反向SAQP（R-SAQP）等工艺形成。
再次参见图9a至图11b，在第二填充层34上形成第二图案化掩膜层27'，包括：
在第二填充层34上形成第二掩膜层27，在第二掩膜层27上形成第三掩膜层28；
在第三掩膜层28上形成多个第三间隔物层29以及填充相邻第三间隔物层29之间的间隙的第三填充层31；第三间隔物层29沿第一方向延伸；
在第三填充层31和第三间隔物层29上形成多个第四间隔物层33，第四间隔物层33沿与第一方向相交的第二方向延伸；
以第四间隔物层33和第三间隔物层29为掩膜刻蚀第二掩膜层27，以形成第二图案化掩膜层27'。
继续参见图9b，在一实施例中，在形成第四间隔物层33之前，还包括在第三间隔物层29和第三填充层31上形成第二介质层32，第四间隔物层33位于第二介质层32上。在实际操作中，第三间隔物层29和第四间隔物层33的形成方式可以是：首先，在第三掩膜层28上形成第三牺牲掩膜层（未图示），并刻蚀第三牺牲掩膜层（未图示）形成多个沿第一方向延伸的第三牺牲层（未图示）；接着，形成覆盖第三牺牲层（未图示）侧壁的第三间隔物层29；接着，去除第三牺牲层（未图示）并形成第三填充层31和第二介质层32；接着，在第二介质层32上形成第四牺牲掩膜层（未图示），并刻蚀第四牺牲掩膜层（未图示）形成多个沿第二方向延伸的第四牺牲层（未图示）；接着，形成覆盖第四牺牲层（未图示）侧壁的第四间隔物层33；接着，去除第四牺牲层（未图示）。
例如，以第四间隔物层33和第三间隔物层29为掩膜刻蚀第二掩膜层27，包括：首先，以第四间隔物层33为掩膜刻蚀暴露出的第二介质层32；接着，以第四间隔物层33和保留的第二介质层32为掩膜刻蚀暴露出的第三填充层31，且在此过程中不会去除第三间隔物层29；接着，以第四间隔物层33、保留的第二介质层32、第三间隔物层29和保留的第三填充层31为掩膜依次刻蚀暴露的第三掩膜层28以及第二掩膜层27，形成第二图案化掩膜层27'。
如图9a所示，第三间隔物层29沿第一方向延伸，第四间隔物层33沿第二方向延伸，且第一方向和第二方向斜交，如此，可以得到具有开口S的第二图案化掩膜层27'。在一些实施例中，第一方向、第二方向和条状结构221的延伸方向不同。
需要说明的是，为了示出第三间隔物层29和第四间隔物层33的位置关系，图9a中省略了第二介质层32和第三填充层31。此外，图10a中每个开口S被示出为四边形，但这仅是示例，并且本公开不限于这种情况，开口S还可以为圆形或其他形状。
如图9b所示，第三掩膜层28包括第三主体层281和位于第三主体层281上的第三盖层282。第三主体层281可以为旋涂硬掩膜层，旋涂硬掩膜层可以包括非晶碳层或非晶硅层等。第三盖层282的材料包括但不限于氮氧化硅。第二介质层32的材料包括但不限于氮氧化硅。第二掩膜层27的材料可以为氧化物，例如氧化硅。第三间隔物层29和第四间隔物层33的材料可以相同或不同。在一具体实施例中，第三间隔物层29和第四间隔物层33的材料相同且包括氧化物，例如氧化硅。
接下来，如图14所示，在形成第一沟槽结构T1之后，方法还包括：
形成第一绝缘层36，第一绝缘层36覆盖第一子沟槽T11的内表面并填充第二子沟槽T12；
形成第二绝缘层37，第二绝缘层37覆盖第一绝缘层36并充满第一子沟槽T11。
在一实施例中，第一绝缘层36和第二绝缘层37还覆盖衬底20的表面。第一绝缘层36和第二绝缘层37位于第一沟槽结构T1内的部分用于隔离多个第一有源区AA1。在一些实施例中，第一绝缘层36的材料包括但不限于氧化物，例如，氧化硅；第二绝缘层37的材料包括但不限于氮化物，例如氮化硅。
接下来，执行步骤103，如图15至图16b所示，刻蚀位于过渡区202的初始有源区AA，在过渡区202靠近外围区203的一侧形成第二沟槽T2，过渡区202靠近阵列区201的一侧的未被刻蚀的初始有源区AA作为有源框架44与至少部分第一有源区AA1保持接触。
如图16a所示，本公开实施例中，在过渡区202靠近外围区203的一侧形成第二沟槽T2，第二沟槽T2起到隔离阵列区201和外围区203的作用，其中，过渡区202靠近阵列区201的一侧未被刻蚀的初始有源区AA作为有源框架44，有源框架44与位于阵列区201的至少部分第一有源区AA1保持接触，其对第一有源区AA1起到良好的支撑作用，避免或减少第一有源区AA1发生倒塌。此外，有源框架44的存在可以释放位于外围区203的结构对位于阵列区201的结构产生的应力，避免或缓解位于阵列区201的结构产生形变。
需要说明的是，为了示出有源框架44和第一有源区AA1之间的位置关系，图16a中省略了第一绝缘层36和第二绝缘层37。
再次参见图15至图16b，在刻蚀位于过渡区202的初始有源区AA的同一步骤中，方法还包括：刻蚀位于外围区203的初始有源区AA，在外围区203形成第三沟槽T3，第三沟槽T3将外围区203的初始有源区AA限定为彼此分离的多个第二有源区AA2。
继续参见图15至图16b，在一具体实施例中，形成第二沟槽T2和第三沟槽T3，包括：
在衬底20上形成掩膜叠层38，掩膜叠层38覆盖阵列区201、过渡区202和外围区203；
在掩膜叠层38上形成第三图案化掩膜层39；
以第三图案化掩膜层39为掩膜刻蚀掩膜叠层38和初始有源区AA，将第三图案化掩膜层39的图案转移至初始有源区AA，以在过渡区202和外围区203分别形成第二沟槽T2和第三沟槽T3。
如图15所示，在一实施例中，掩膜叠层38包括第一掩膜子层381、位于第一掩膜子层381上的第二掩膜子层382以及位于第二掩膜子层382上的第三掩膜子层383。第一掩膜子层381的材料包括但不限于氧化物，例如氧化硅；第二掩膜子层382可以为旋涂硬掩膜层，旋涂硬掩膜层可以包括非晶碳层或非晶硅层等；第三掩膜子层383的材料包括但不限于氮氧化硅。多层掩膜的使用能够增加图形转移的精确度。第三图案化掩膜层39的材料包括光刻胶。
在一实施例中，第二沟槽T2和第三沟槽T3中任一者的深宽比小于第一子沟槽T11和第二子沟槽T12中任一者的深宽比。在一些实施例中，第二沟槽T2和第三沟槽T3中任一者的宽度大于第一子沟槽T11和第二子沟槽T12中任一者的宽度。本公开实施例在形成第三沟槽T3之前形成第一沟槽结构T1，相比在同一步骤中形成第一沟槽结构T1和第三沟槽T3，避免由于位于阵列区201的衬底20和位于外围区203的衬底20的刻蚀速率的差异，导致的第一沟槽结构T1的深度达不到目标深度，或者第三沟槽T3的刻蚀深度超过目标深度，提高了工艺窗口。此外，本公开实施例中，第二沟槽T2和第三沟槽T3在同一步骤中形成，简化了工艺。但不限于此，在一些其他的实施例中，还可以在形成第二沟槽T2和第三沟槽T3之后形成第一沟槽结构T1。
接下来，如图17所示，在形成第二沟槽T2和第三沟槽T3之后，方法还包括：
形成第三绝缘层41，第三绝缘层41覆盖第二沟槽T2和第三沟槽T3的内表面；
形成第四绝缘层42，第四绝缘层42覆盖第三绝缘层41；
形成第五绝缘层43，第五绝缘层43覆盖第四绝缘层42并充满第二沟槽T2和第三沟槽T3。
在一些实施例中，第三绝缘层41、第四绝缘层42和第五绝缘层43还包括位于衬底20上方且覆盖第二绝缘层37的部分。如图18b所示，在形成第三绝缘层41、第四绝缘层42和第五绝缘层43之后，还包括：对第五绝缘层43、第四绝缘层42、第三绝缘层41、第二绝缘层37和第一绝缘层36执行平坦化工艺，去除位于衬底20上方的第五绝缘层43、第四绝缘层42、第三绝缘层41、第二绝缘层37和第一绝缘层36，保留下来的位于第一沟槽结构T1内的第一绝缘层36和第二绝缘层37构成第一隔离结构L1，位于第二沟槽T2和第三沟槽T3内的第三绝缘层41、第四绝缘层42和第五绝缘层43构成第二隔离结构L2，位于第三沟槽T3内的第二隔离结构L2用于隔离多个第二有源区AA2，位于第二沟槽T2内的第二隔离结构L2用于隔离阵列区201和外围区203。
在一实施例中，第三绝缘层41和第五绝缘层43的材料包括但不限于氧化物，第四绝缘层42的材料包括但不限于氮化物。后续可以在第二有源区AA2上形成具有平面栅的晶体管，例如P型晶体管或N型晶体管，本公开实施例使用氮化物作为第四绝缘层42的材料，如此，可以根据需求提高晶体管沟道区的拉伸应力或压缩应力，从而满足晶体管对应力的需求，提高晶体管沟道区载流子的迁移率。例如，拉伸应力在沟道区形成拉伸应变，可以增加P型晶体管的空穴迁移率，而压缩应力在沟道区形成压缩应变，可以增加N型晶体管的电子迁移率。在一些实施例中，第三绝缘层41、第五绝缘层43和第一绝缘层36的材料相同，例如，氧化硅，第四绝缘层42和第二绝缘层37的材料相同，例如，氮化硅。
第四绝缘层42具有捕获热电子的能力。在一实施例中，第三绝缘层41的厚度大于位于第一子沟槽T11中的第一绝缘层36的厚度。本公开实施例在不同的工艺步骤中形成第一绝缘层36和第三绝缘层41，与在同一步骤中形成第一绝缘层36和第三绝缘层41相比，本公开实施例可以在第一子沟槽T11内形成具有较小的厚度的第一绝缘层36，从而允许在第一子沟槽T11内形成第一绝缘层36之后继续填充第二绝缘层37，并允许在第三沟槽T3内形成具有较大的厚度的第三绝缘层41，从而减少第四绝缘层42捕获的热电子的数量，有效缓解HEIP效应，同时提高了工艺窗口。
应当说明的是，本领域技术人员能够对上述步骤顺序之间进行可能的变换而并不离开本公开的保护范围。
本公开实施例还提供一种半导体结构，如图18a和图18b所示，包括：衬底20，衬底20包括阵列区201、外围区203以及位于阵列区201和外围区203之间的过渡区202；位于衬底20内的第一沟槽结构T1，第一沟槽结构T1位于阵列区201并在衬底20内限定出彼此分离的多个第一有源区AA1；位于衬底20内的有源框架44，有源框架44位于过渡区202靠近阵列区201的一侧，且与多个第一有源区AA1中的至少部分第一有源区AA1接触；位于衬底20内的第二沟槽T2，第二沟槽T2位于过渡区202靠近外围区203的一侧；位于衬底20内的第三沟槽T3，第三沟槽T3位于外围区203并在衬底20内限定出彼此分离的多个第二有源区AA2。
衬底20可以为半导体衬底，并且可以包括至少一个单质半导体材料（例如为硅（Si）衬底、锗（Ge）衬底）、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，衬底20为硅衬底，硅衬底可经掺杂或未经掺杂。
如图18a所示，本公开实施例中，在过渡区202靠近外围区203的一侧形成第二沟槽T2，第二沟槽T2起到隔离阵列区201和外围区203的作用，其中，过渡区202靠近阵列区201的一侧未被刻蚀的衬底20作为有源框架44，有源框架44与位于阵列区201的至少部分第一有源区AA1接触，其对第一有源区AA1起到良好的支撑作用，避免或减少第一有源区AA1发生倒塌。此外，有源框架44的存在可以释放位于外围区203的结构对位于阵列区201的结构产生的应力，避免或缓解位于阵列区201的结构产生形变。
第一沟槽结构T1在阵列区201内限定出多个平行排布的第一有源区AA1在一实施例中，第一沟槽结构T1包括第一子沟槽T11和第二子沟槽T12，且在垂直于第一有源区AA1的延伸方向的方向上，第一子沟槽T11的宽度大于第二子沟槽T12的宽度；半导体结构还包括：第一绝缘层36，第一绝缘层36覆盖第一子沟槽T11的内表面并填充第二子沟槽T12；第二绝缘层37，第二绝缘层37覆盖第一绝缘层36并充满第一子沟槽T11。
在实际操作中，第一子沟槽T11和第二子沟槽T12在同一步骤中形成，可以理解的，由于第一子沟槽T11的宽度大于第二子沟槽T12的宽度，在相同的刻蚀工艺条件下即会使得第一子沟槽T11的深度大于第二子沟槽T12的深度。
在一实施例中，第二沟槽T2和第三沟槽T3中任一者的深宽比小于第一子沟槽T11和第二子沟槽T12中任一者的深宽比。在一些实施例中，第二沟槽T2和第三沟槽T3中任一者的宽度大于第一子沟槽T11和第二子沟槽T12中任一者的宽度。
在实际操作中，可以在形成第一沟槽结构T1之前形成第三沟槽T3，或者在形成第一沟槽结构T1之后形成第三沟槽T3，如此，相比在同一步骤中形成第一沟槽结构T1和第三沟槽T3，避免由于位于阵列区201的衬底20和外围区203的衬底20的刻蚀速率的差异，导致的第一沟槽结构T1的深度达不到目标深度，或者第三沟槽T3的刻蚀深度超过目标深度，提高了工艺窗口。此外，在实际操作中，第二沟槽T2和第三沟槽T3可以在同一步骤中形成，简化了工艺。
位于第一沟槽结构T1内的第一绝缘层36和第二绝缘层37构成第一隔离结构L1，用于隔离多个第一有源区AA1。在一些实施例中，第一绝缘层36的材料包括但不限于氧化物，例如，氧化硅；第二绝缘层37的材料包括但不限于氮化物，例如氮化硅。
在一实施例中，半导体结构还包括：第三绝缘层41，第三绝缘层41覆盖第二沟槽T2和第三沟槽T3的内表面；第四绝缘层42，第四绝缘层42覆盖第三绝缘层41；第五绝缘层43，第五绝缘层43覆盖第四绝缘层42并充满第二沟槽T2和第三沟槽T3。
位于第二沟槽T2和第三沟槽T3内的第三绝缘层41、第四绝缘层42和第五绝缘层43构成第二隔离结构L2，位于第三沟槽T3内的第二隔离结构L2用于隔离多个第二有源区AA2，位于第二沟槽T2内的第二隔离结构L2用于隔离阵列区201和外围区203。
在一实施例中，第三绝缘层41和第五绝缘层43的材料包括但不限于氧化物，第四绝缘层42的材料包括但不限于氮化物。后续可以在第二有源区AA2上形成具有平面栅的晶体管，例如P型晶体管或N型晶体管，本公开实施例使用氮化物作为第四绝缘层42的材料，如此，可以根据需求调节晶体管沟道区的拉伸应力或压缩应力，从而满足晶体管对应力的需求，提高晶体管沟道区载流子的迁移率。例如，拉伸应力在沟道区形成拉伸应变，可以增加N型晶体管的电子迁移率，而压缩应力在沟道区形成压缩应变，可以增加P型晶体管的空穴迁移率。在一具体实施例中，第三绝缘层41、第五绝缘层43和第一绝缘层36的材料相同，例如，氧化硅，第四绝缘层42和第二绝缘层37的材料相同，例如，氮化硅。
第四绝缘层42具有捕获热电子的能力。在一实施例中，第三绝缘层41的厚度大于位于第一子沟槽T11中的第一绝缘层36的厚度。本公开实施例在不同的工艺步骤中形成第一绝缘层36和第三绝缘层41，例如，先在第一沟槽结构T1内形成第一绝缘层36、第二绝缘层37，接着在第二沟槽T2和第三沟槽T3内形成第三绝缘层41、第四绝缘层42和第五绝缘层43，或者先在第二沟槽T2和第三沟槽T3内形成第三绝缘层41、第四绝缘层42和第五绝缘层43，接着在第一沟槽结构T1内形成第一绝缘层36、第二绝缘层37，与在同一步骤中形成第一绝缘层36和第四绝缘层42相比，本公开实施例可以在第一子沟槽T11内形成具有较小的厚度的第一绝缘层36，从而允许在第一子沟槽T11内形成第一绝缘层36之后继续填充第二绝缘层37，并允许在第三沟槽T3内形成具有较大的厚度的第三绝缘层41，从而减少第四绝缘层42捕获的热电子的数量，有效缓解HEIP效应，同时提高了工艺窗口。
应当说明的是，以上所述，仅为本公开的可选实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。
Claims (16)
1.一种半导体结构的制造方法，其特征在于，包括：
提供衬底，所述衬底包括阵列区、外围区以及位于所述阵列区和所述外围区之间的过渡区；
刻蚀位于所述阵列区的所述衬底，在所述阵列区形成第一沟槽结构，所述第一沟槽结构在所述衬底内限定出彼此分离的多个第一有源区以及位于所述过渡区和所述外围区中的初始有源区，所述多个第一有源区中的至少部分第一有源区与位于所述过渡区的所述初始有源区接触；
刻蚀位于所述过渡区的所述初始有源区，在所述过渡区靠近所述外围区的一侧形成第二沟槽，所述过渡区靠近所述阵列区的一侧的未被刻蚀的所述初始有源区作为有源框架与所述至少部分第一有源区保持接触。
2.根据权利要求1所述的制造方法，其特征在于，刻蚀位于所述阵列区的所述衬底，包括：
在所述衬底上形成第一图案化掩膜层，所述第一图案化掩膜层包括位于所述阵列区及至少部分所述过渡区上的多个掩膜图形；
在所述衬底上形成第一填充层，所述第一填充层覆盖所述第一图案化掩膜层、所述过渡区和所述外围区，并填充相邻的所述掩膜图形之间的间隙；
在所述第一填充层上形成阻挡层，所述阻挡层覆盖所述过渡区和所述外围区；
以所述第一图案化掩膜层和所述阻挡层为掩膜刻蚀所述第一填充层和所述衬底，将所述第一图案化掩膜层的未被所述阻挡层覆盖的掩膜图形转移至位于所述阵列区的所述衬底，以在所述阵列区形成所述第一沟槽结构以及所述第一有源区。
3.根据权利要求2所述的制造方法，其特征在于，在所述衬底上形成第一图案化掩膜层，包括：
在所述衬底上形成第一掩膜层，所述第一掩膜层覆盖所述阵列区、所述过渡区和所述外围区；
刻蚀所述第一掩膜层以形成第一初始图案化掩膜层，所述第一初始图案化掩膜层包括位于所述阵列区及至少部分所述过渡区上的多个沿同一方向延伸的条状结构；
在所述衬底上形成第二填充层，所述第二填充层覆盖所述条状结构、所述过渡区和所述外围区，并填充相邻的所述条状结构之间的间隙；
在所述第二填充层上形成第二图案化掩膜层，所述第二图案化掩膜层包括至少位于所述阵列区的多个开口，所述开口在垂直于所述衬底上表面的方向上的投影与所述条状结构在垂直于所述衬底上表面的方向上的投影部分重叠；
以所述第二图案化掩膜层为掩膜刻蚀所述第二填充层和所述第一初始图案化掩膜层，将所述条状结构断开为多个分立的所述掩膜图形，以形成所述第一图案化掩膜层。
4.根据权利要求3所述的制造方法，其特征在于，刻蚀所述第一掩膜层以形成第一初始图案化掩膜层，包括：
在所述第一掩膜层上形成第一牺牲掩膜层，在所述第一牺牲掩膜层上形成第二牺牲掩膜层；
刻蚀所述第二牺牲掩膜层形成多个沿同一方向延伸的第一牺牲层；
形成多个第一间隔物层，所述第一间隔物层覆盖所述第一牺牲层的侧壁；
去除所述第一牺牲层，以所述第一间隔物层为掩膜刻蚀所述第一牺牲掩膜层，形成多个沿同一方延伸的第二牺牲层；
形成多个第二间隔物层，所述第二间隔物层覆盖所述第二牺牲层的侧壁；
去除所述第二牺牲层，以所述第二间隔物层为掩膜刻蚀所述第一掩膜层，形成所述第一初始图案化掩膜层。
5.根据权利要求3所述的制造方法，其特征在于，在所述第二填充层上形成第二图案化掩膜层，包括：
在所述第二填充层上形成第二掩膜层，在所述第二掩膜层上形成第三掩膜层；
在所述第三掩膜层上形成多个第三间隔物层以及填充相邻所述第三间隔物层之间的间隙的第三填充层；所述第三间隔物层沿第一方向延伸；
在所述第三填充层和所述第三间隔物层上形成多个第四间隔物层，所述第四间隔物层沿与所述第一方向相交的第二方向延伸；
以所述第四间隔物层和所述第三间隔物层为掩膜刻蚀所述第二掩膜层，以形成所述第二图案化掩膜层。
6.根据权利要求1-5中的任一项所述的制造方法，其特征在于，所述第一沟槽结构包括第一子沟槽和第二子沟槽，且在垂直于所述第一有源区的延伸方向的方向上，所述第一子沟槽的宽度大于所述第二子沟槽的宽度；在刻蚀位于所述过渡区的所述初始有源区之前，所述方法还包括：
形成第一绝缘层，所述第一绝缘层覆盖所述第一子沟槽的内表面并填充所述第二子沟槽；
形成第二绝缘层，所述第二绝缘层覆盖所述第一绝缘层并充满所述第一子沟槽。
7.根据权利要求6所述的制造方法，其特征在于，在刻蚀位于所述过渡区的所述初始有源区的同一步骤中，所述方法还包括：
刻蚀位于所述外围区的所述初始有源区，在所述外围区形成第三沟槽，所述第三沟槽将所述外围区的所述初始有源区限定为彼此分离的多个第二有源区。
8.根据权利要求7所述的制造方法，其特征在于，形成所述第二沟槽和所述第三沟槽，包括：
在所述衬底上形成掩膜叠层，所述掩膜叠层覆盖所述阵列区、所述过渡区和所述外围区；
在所述掩膜叠层上形成第三图案化掩膜层；
以所述第三图案化掩膜层为掩膜刻蚀所述掩膜叠层和所述初始有源区，将所述第三图案化掩膜层的图案转移至所述初始有源区，以在所述过渡区和所述外围区分别形成所述第二沟槽和所述第三沟槽。
9.根据权利要求7所述的制造方法，其特征在于，在形成所述第二沟槽和所述第三沟槽之后，所述方法还包括：
形成第三绝缘层，所述第三绝缘层覆盖所述第二沟槽和所述第三沟槽的内表面；
形成第四绝缘层，所述第四绝缘层覆盖所述第三绝缘层；
形成第五绝缘层，所述第五绝缘层覆盖所述第四绝缘层并充满所述第二沟槽和所述第三沟槽。
10.根据权利要求9所述的制造方法，其特征在于，所述第三绝缘层的厚度大于位于所述第一子沟槽中的所述第一绝缘层的厚度。
11.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括阵列区、外围区以及位于所述阵列区和所述外围区之间的过渡区；
位于所述衬底内的第一沟槽结构，所述第一沟槽结构位于所述阵列区并在所述衬底内限定出彼此分离的多个第一有源区；
位于所述衬底内的有源框架，所述有源框架位于所述过渡区靠近所述阵列区的一侧，且与所述多个第一有源区中的至少部分第一有源区接触；
位于所述衬底内的第二沟槽，所述第二沟槽位于所述过渡区靠近所述外围区的一侧；
位于所述衬底内的第三沟槽，所述第三沟槽位于所述外围区并在所述衬底内限定出彼此分离的多个第二有源区。
12.根据权利要求11所述的半导体结构，其特征在于，所述第一沟槽结构包括第一子沟槽和第二子沟槽，且在垂直于所述第一有源区的延伸方向的方向上，所述第一子沟槽的宽度大于所述第二子沟槽的宽度；所述半导体结构还包括：第一绝缘层，所述第一绝缘层覆盖所述第一子沟槽的内表面并填充所述第二子沟槽；第二绝缘层，所述第二绝缘层覆盖所述第一绝缘层并充满所述第一子沟槽。
13.根据权利要求12所述的半导体结构，其特征在于，所述第一子沟槽的深度大于所述第二子沟槽的深度。
14.根据权利要求12所述的半导体结构，其特征在于，所述第二沟槽和所述第三沟槽中任一者的深宽比小于所述第一子沟槽和所述第二子沟槽中任一者的深宽比。
15.根据权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：第三绝缘层，所述第三绝缘层覆盖所述第二沟槽和所述第三沟槽的内表面；第四绝缘层，所述第四绝缘层覆盖所述第三绝缘层；第五绝缘层，所述第五绝缘层覆盖所述第四绝缘层并充满所述第二沟槽和所述第三沟槽。
16.根据权利要求15所述的半导体结构，其特征在于，所述第三绝缘层的厚度大于所述第一绝缘层的厚度。
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