CN218585964U - 半导体结构 - Google Patents

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Abstract

本实用新型提供半导体结构。半导体结构包括基板以及密封环区，封闭基板上的电路区。密封环区还包括鳍状物环，自基板凸起且具有第一宽度；隔离环位于基板上并与鳍状物环相邻；栅极环，位于鳍状物环上且具有第二宽度，且第二宽度小于第一宽度；外延环，位于鳍状物环与隔离环之间；以及接点环，着陆于外延环与隔离环上。鳍状物环、隔离环、外延环、与接点环各自的延伸方向彼此平行且完全围绕电路区以形成封闭圈。

Description

半导体结构
技术领域
本实用新型实施例涉及半导体结构与制作工艺，尤其涉及半导体结构的密封环区，其可与具有全绕式栅极晶体管的半导体结构的电路区相容。
背景技术
在半导体技术中，经由多种制作步骤处理半导体晶片以形成集成电路。数个电路或集成电路裸片通常形成于相同半导体晶片上。接着切割晶片以分开形成其上的电路。为了避免环境湿气、离子污染、与切割工艺损伤，形成密封环于每一集成电路裸片周围。在制作含有电路的许多层的工艺时形成密封环，包括前段工艺与后段工艺。前段工艺包括形成晶体管、电容器、二极管及/或电阻于半导体基板上。后段工艺包括形成金属层内连线与通孔，其可提供布线至前段工艺的构件。
虽然现有的密封环结构与制作方法通常适用于其预期目的，仍需改善密封环结构。举例来说，需要改善全绕式装置如纳米片装置中的密封环稳定性。
实用新型内容
本实用新型的目的在于提出一种半导体结构，以解决上述至少一个问题。
本实用新型一例子关于半导体结构。半导体结构包括：基板；以及密封环区，封闭基板上的电路区。密封环区还包括：鳍状物环，自基板凸起且具有第一宽度；隔离环，位于基板上并与鳍状物环相邻；栅极环，位于鳍状物环上且具有第二宽度，其中第二宽度小于第一宽度；外延环，位于鳍状物环与隔离环之间；以及接点环，着陆于外延环与隔离环上。鳍状物环、隔离环、外延环、与接点环各自的延伸方向彼此平行且完全围绕电路区以形成封闭圈。
根据本实用新型的其中的一个实施方式，该接点环具有一第三宽度，其中该第三宽度大于或等于该第二宽度，且其中该栅极环的纵向边缘与该接点环的第一纵向边缘位于该鳍状物环的纵向边缘之间，且其中该接点环的第二纵向边缘位于该鳍状物环的纵向边缘之外。
根据本实用新型的其中的一个实施方式，该外延环的上表面低于该隔离环的上表面，且其中该接点环的阶状底部轮廓吻合该外延环的上表面与该隔离环的上表面。
根据本实用新型的其中的一个实施方式，该鳍状物环包括多交错堆叠的多个第一半导体层与多个第二半导体层的一堆叠，其中该接点环的一部分沿着z方向垂直对准该鳍状物环。
根据本实用新型的其中的一个实施方式，该外延环接触多个所述第一半导体层与多个所述第二半导体层的侧壁。
本实用新型另一例子关于半导体结构。半导体结构包括基板，其包括密封环区封闭电路区。密封环区还包括鳍状物环，包括交错的多个第一半导体层与多个第二半导体层的堆叠位于基板上，其中鳍状物环封闭电路区；栅极环，着陆于鳍状物环上，其中栅极环围绕电路区，且其中栅极环的纵向边缘在俯视图中位于鳍状物环的纵向边缘之内；以及接点环，部分地着陆于鳍状物环上，其中接点环封闭电路区。
根据本实用新型的其中的一个实施方式，还包括一隔离环与该鳍状物环相邻，其中该接点环部分地着陆于该隔离环上。
根据本实用新型的其中的一个实施方式，该接点环具有平坦的下表面。
根据本实用新型的其中的一个实施方式，该接点环位于该堆叠的侧壁上。
根据本实用新型的其中的一个实施方式，还包括：一第一外延环与一第二外延环，位于该堆叠的两侧侧壁上，其中该第一外延环与该第二外延环的材料不同，且其中该第一外延环与该第二外延环各自封闭该电路区。
附图说明
图1为本实用新型多种实施例中，具有封环区的半导体结构的俯视图。
图2为本实用新型多种实施例中，图1中的区域202的放大俯视图。
图3为本实用新型多种实施例中，图1中的区域302的放大俯视图。
图4A及图4B为本实用新型多种实施例中，图1中的半导体结构的俯视图。
图5为制造图1中的半导体结构的方法的流程图。
图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16及图17为多种实施例中，图1中的半导体结构于图5中的方法500的多种制作阶段的剖视图。
图18、图19、图20、图21、图22及图23为本实用新型多种实施例中，图1中的半导体结构的剖视图。
附图标记如下：
c1-c1,c2-c2,c3-c3:中心线
w1,w2,w3,w4,w5,w6,w7,w8,w9:宽度
100:半导体结构
120:基板
200:电路区
220:鳍状物结构
240:栅极结构
280:接点
300:密封环区
302:区域
304:外侧角落密封环结构
306:内侧角落密封环结构
320:鳍状物环
321:堆叠
322,324:半导体层
323,327:中心环
333,381:介电层
325:硬掩模
326:内侧间隔物
330:基底隔离环
331:覆层
332:虚置鳍状物环
334:介电盖
336:隔离环
340:栅极环
342:栅极介电层
344:栅极间隔物
346:栅极
360:第一外延环
361:沟槽
362:第二外延环
380:接点环
382:接点蚀刻停止层
383:多晶硅环
384:层间介电层
385:硬掩模层
387:虚置栅极环
500:方法
502,504,506,508,510,512,514,516,518,520:步骤
具体实施方式
下述详细描述可搭配附图说明，以利理解本实用新型的各方面。值得注意的是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或实例可实施本实用新型的不同结构。下述特定构件与排列的实施例是用以简化本实用新型内容而非局限本实用新型。举例来说，形成第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有其他额外构件而非直接接触的实施例。此外，本实用新型的多个实例可重复采用相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。
此外，空间性的相对用语如“下侧”、“上侧”、“水平”、“垂直”、“之上”、“之下”、“上”、“下”、“顶部”、“底部”、或类似用语以及衍生用语(如“水平地”、“向下地”、“向上地”、或类似用语)可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件，而非局限于图示方向。此外，当数值或数值范围的描述有“约”、“近似”、或类似用语时，除非特别说明否则其包含所述数值的+/-10％。举例来说，用语“约5nm”包含的尺寸范围为4.5nm至5.5nm或4.0nm至5.0nm。
本实用新型实施例一般关于半导体结构与制作工艺，更特别关于半导体结构的密封环区，其可与具有全绕式栅极晶体管的半导体结构的电路区相容。换言之，密封环区围绕含有全绕式栅极晶体管的一或多个电路区。全绕式栅极晶体管(或全绕式栅极装置)指的是垂直堆叠的水平取向的多通道晶体管，比如纳米线晶体管或纳米片晶体管。全绕式栅极晶体管有望将互补式金属氧化物半导体技术带入下一阶段，因为其栅极控制能力较佳、漏电流较低、且可与鳍状场效晶体管装置布局完全相容。然而许多挑战仍存在，比如如何制造可信的密封环区以与制造全绕式栅极晶体管的工艺相容。本实用新型实施例提供这些密封环区。
在本实用新型一实施例中，一开始提供的密封环区具有堆叠的半导体层(如交错堆叠的硅层与硅锗层)与虚置栅极结构(比如多晶硅栅极)位于堆叠的半导体层上。接着对密封环区与电路区同时进行其他晶体管形成工艺，比如形成鳍状物、形成隔离结构于鳍状物之间、蚀刻鳍状物以形成沟槽、形成外延结构于沟槽中、以及将牺牲栅极结构置换成金属栅极结构。之后可进行后段工艺。此实施例可选择性地进行一或多道上述晶体管形成工艺于密封环区中，以改善密封环区的稳定性与可信度。
密封环区中的鳍状物、隔离结构、沟槽、外延结构、牺牲栅极结构、与金属栅极结构可各自形成为封闭环状(圈状)以封闭整个电路区，因此亦可分别视作鳍状物环、隔离环、沟槽环、外延环、牺牲栅极环、与金属栅极环。另一方面，装置区中的鳍状物、隔离结构、沟槽、外延结构、牺牲栅极结构、与金属栅极结构形成为平直线路，且密封环区中的鳍状物环、隔离环、沟槽环、外延环、牺牲栅极环、与金属栅极环可各自封闭装置区中的上述单元。此实施例可提供半导体结构，其包括鳍状物环、隔离环、沟槽环、外延环、与金属栅极环，且其具有改良的稳定性与可信度。
本技术领域中技术人员应理解，本实用新型实施例可轻易作为设计或调整其他工艺与结构的基础，以执行此处所述的实施例的相同目的及/或达到相同优点。
图1为本实用新型实施例中，半导体结构100的俯视图。半导体结构100(如制造的晶片或其部分)包括密封环区300，其封闭电路区200(或装置区或集成电路裸片)。在一些实施例中，半导体结构100可包括其他密封环区以封闭密封环区300，或密封环区300所密封的其他密封环区。密封环区300亦可封闭其他电路区。电路区200可包括任何电路，比如存储器、处理器、发射器、接收器、或类似物。电路区200的实际功能不限于本实用新型实施例所述的功能。在本实用新型实施例中，电路区200包括全绕式栅极晶体管。
在此实施例中，密封环区300具有矩形或实质上矩形的周边。密封环区300还包括四个外侧角落密封环结构304，与四个内侧角落密封环结构306于矩形或实质上矩形周边的四个内部角落。在一实施例中，外侧角落密封环结构304为三角形或实质上三角形，而内侧角落密封环结构306为梯形或实质上梯形。外侧角落密封环结构304与内侧角落密封环结构306可对密封环区300提供多种机械与结构优点，比如在切割工艺时避免层状物剥离于芯片角落。在其他实施例中，密封环区300中可省略外侧角落密封环结构304与内侧角落密封环结构306。此外，密封环区300可为非矩形。在此实施例中，密封环区300完全围绕(或封闭)电路区200而型程密封(或封闭)环(或圈)。在其他实施例中，密封环区300可提供开口于选定层中的选定位置，以形成内连线于电路区200与其他电路区(未图示于图1)之间。
如图2所示，电路区包括鳍状物结构220(半导体层)，其长度方向沿着x方向；且还包括栅极结构240与接点280，其长度方向沿着y方向。上述单元可形成矩阵，且晶体管如全绕式栅极晶体管可形成于鳍状结构220与栅极结构240之间的交会处。
图3为区域302的放大图，其中密封环区300包括鳍状物环320(或半导体环)、栅极环340位于鳍状物环320上、以及接点环380部分地位于鳍状物环320上。鳍状物环320、栅极环340、与接点环380(以及图17所示的基底隔离环330、虚置鳍状物环332、介电盖334、第一外延环360、与第二外延环362)形成封闭环状(或圈状)以完全围绕所有的电路区200。在所述实施例中，栅极环340在俯视图中可各自完全地位于半导体层324的边界中。栅极环340的纵向边缘在鳍状物环320的纵向边缘之内。换言之，栅极环340可横跨于鳍状物环320的宽度之内。鳍状物环320的中心线c1-c1可与栅极环340的中心线c2-c2重叠。在俯视图中，栅极环340各自的宽度w2可比鳍状物环320的宽度w1窄。在一些实施例中，宽度w2为宽度w1的约25％至约40％。在一例中，宽度w1为约200nm至约400nm，而宽度w2为约50nm至约150nm。可沿着垂直于鳍状物环320与栅极环340的纵向边缘的方向，分别测量宽度w1与宽度w2。
如图3所示，每一接点环380部分地位于鳍状物环320上。每一接点环380的第一纵向边缘在鳍状物环320的纵向边缘之内。每一接点环380的第二纵向边缘在鳍状物环320的纵向边缘之外(或超出鳍状物环320的纵向边缘)。接点环380的中心线c3-c3可与鳍状物环320的纵向边缘重叠，比如较靠近电路区200的纵向边缘，如图3所示。每一接点环380的宽度w3小于宽度w1。在一些实施例中，宽度w3为宽度w1的约15％至约25％。在一例中，宽度w3为约40nm至约80nm。鳍状物环320、栅极环340、与接点环380设置以提供后续形成其上的内连线所用的较佳(如较宽)着陆，进而改善密封环区300的稳定性与可信度。沿着垂直于接点环380的纵向边缘的方向，可测量宽度w3。
图4A及图4B为鳍状物环320、鳍状物环320上的栅极环340、与部分地位于所有电路区200周围的鳍状物环320上的接点环380的俯视图。在其他实施例中，密封环区300可包括多个鳍状物环320、栅极环340及/或接点环380。鳍状物环320、栅极环340、与接点环380为同心环，其各自形成封闭圈以围绕电路区200。栅极环340与鳍状物环320重叠，且接点环与鳍状物环320部分地重叠，而栅极环340与接点环380隔开。如图4A及图4B所示，鳍状物环320与栅极环340共用相同的中心环323。在图4A所示的实施例中，接点环的中心环327为鳍状物环320的内部边缘。在图4B所示的实施例中，接点环的中心环327可为鳍状物环320的外部边缘。在一些实施例中，第一接点环380可位于鳍状物环320的内部边缘上，而第二接点环380可位于鳍状物环320的外部边缘上。在一些实施例中，栅极堆叠的中心环不对准鳍状物环320的中心环，如图19及图23所示。此处所述的中心环定义为将鳍状物环320、栅极环340、或接点环380纵向切割成两部分的封闭环，其中两个部分沿着垂直于中心线的直线测量的宽度相同。
图5为本实用新型多种实施例中，制作半导体结构100所用的方法500的流程图。可在方法500之前、之中、与之后提供额外步骤，且方法500的额外实施例可调换、取代、或省略一些所述步骤。在一些实施例中，方法500将搭配图6至图23说明如下，其可为密封环区300中的半导体结构100于方法500的多种制作步骤的剖视图。可对电路区200同时进行相同工艺。在电路区200中进行方法500的细节已公开于相同申请人申请的美国专利申请案，其名称为“Seal Ring for Semiconductor Device with Gate-All-Around Transistors”，申请号为17/723,193，而申请日为2022年4月18日。方法500在密封环区300中形成的构件如鳍状物环320、栅极环340、第一外延环360、第二外延环362、与接点环380，不具有电性功能如晶体管。相反地，密封环区300中的构件可与形成其上的内连线一起密封并保护电路区200。
如图5及图6所示，方法500的步骤502形成半导体层322及324的堆叠321于基板120上。在此实施例中，基板120为硅基板。在多种实施例中，基板120可改为包含其他半导体材料如锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、或上述的组合。基板120可包括掺杂的半导体层如p型井及/或n型井。此外，基板120可为绝缘层上半导体基板，如绝缘层上硅基板。
半导体层322及324可包括相同或不同的半导体材料如硅、硅锗、锗、或其他合适的半导体材料。此外，半导体层322及324可包括n型掺杂区，其形成方法可为掺杂n型掺质如磷、砷、其他n型掺质、或上述的组合至半导体材料；及/或p型掺杂区，其形成方法可为掺杂p型掺质如硼、铟、其他p型掺质、或上述的组合至半导体材料。
在一些实施例中，半导体层322及324以交错的方式外延成长。在一些实施例中，半导体层322及324的数目可为2至10。半导体层322及324包括不同的材料、组成原子％、组成重量％、厚度及/或其他特性，以在蚀刻工艺中达到所需的蚀刻选择性。
如图5及图7所示，方法500的步骤504图案化密封环区300中的半导体层322及324的堆叠以形成鳍状物环320。鳍状物环320形成为封闭环状，其可围绕整个电路区200。如图7所示，鳍状物环320包括图案化的堆叠321(具有半导体层322及324)与一或多个图案化的硬掩模325。鳍状物环还包括鳍状物基底于图案化的堆叠321之下以连接半导体基板120。鳍状物环320的图案化方法可为任何合适方法。举例来说，可采用一或多道光刻工艺图案化鳍状物环320，包括双重图案化或多重图案化工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说，一实施例形成牺牲层于堆叠321上，并采用光刻工艺图案化牺牲层。采用自对准工艺以沿着图案化的牺牲层侧部形成间隔物。接着移除牺牲层，而保留的间隔物如芯之后可作为掩模单元以图案化鳍状物环320。举例来说，掩模单元可用于蚀刻凹陷至堆叠321与基板120中，以保留鳍状物环320于基板120上。蚀刻工艺可包括干蚀刻、湿蚀刻、反应性离子蚀刻及/或其他合适工艺。
如图5与图7至图10所示，方法500的步骤506形成隔离环336于密封环区300中。隔离环336包括基底隔离环330、虚置鳍状物环332、与介电盖334。虚置鳍状物环332可进一步包括介电层333。隔离环336位于相邻的鳍状物环320之间，因此隔离相邻的鳍状物环320。形成隔离环336的步骤关于多种工艺，如图7至图10所示。
如图7所示，基底隔离环330的延伸方向平行于鳍状物环320，且各自形成封闭环状以围绕电路区200。在一实施例中，基底隔离环330的形成方法可为将绝缘材料填入与鳍状物环320相邻的沟槽(比如采用化学气相沉积工艺或旋转涂布玻璃工艺)，进行化学机械研磨工艺以移除多余的绝缘材料及/或平坦化绝缘材料层的上表面，以及回蚀刻绝缘材料层以形成基底隔离环330。基底隔离环330可包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(比如包含硅、氧、氮、碳、或其他合适隔离组成)、或上述的组合。基底隔离环330可包括浅沟槽隔离、深沟槽隔离、或其他种类的隔离。
如图8所示，覆层331形成于鳍状物环320的顶部与侧壁上。在一实施例中，覆层331可包括硅锗，且其沉积方法可采用化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、其他合适方法、或上述的组合。
如图9所示，方法500形成虚置鳍状物环332于密封环区300中。在形成虚置鳍状物环332之前，移除基底隔离环330上的覆层331的一部分，而堆叠321的侧壁上的覆层331的部分维持完整。之后可采用可流动的化学气相沉积工艺或其他种类的方法，沉积虚置鳍状物环332。虚置鳍状物环332的延伸方向平行于鳍状物环320，其各自形成封闭环状以围绕电路区200。虚置鳍状物环332可包括氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷的氧化物、磷硅酸盐玻璃、硼磷硅酸盐玻璃、低介电常数的介电材料、其他合适的介电材料、或上述的组合。
如图9所示，虚置鳍状物环332可各自包括介电层333衬垫覆层331与基底隔离环330。介电层333的延伸方向平行于鳍状物环320，且可形成封闭环状以围绕电路区200。虚置鳍状物环332与介电层333仍可一起视作虚置鳍状物环332，因为介电层333为虚置鳍状物环332的一部分。介电层333的沉积方法可采用化学气相沉积、物理气相沉积、原子层沉积、高密度等离子体化学气相沉积、有机金属化学气相沉积、远端等离子体化学气相沉积、等离子体辅助化学气相沉积、低压化学气相沉积、原子层化学气相沉积、常压化学气相沉积、其他合适方法、或上述的组合。介电层333可包括低介电常数的介电材料，比如含硅、氧、氮、与碳的介电材料。低介电常数的介电材料通常指的是介电常数低于氧化硅的介电常数(约3.9)的介电材料。在沉积虚置鳍状物环332之后，步骤506可进行化学机械研磨工艺以平坦化半导体结构100的上表面，并露出覆层331与硬掩模325。
如图10所示，步骤506形成介电盖334于虚置鳍状物环332上。步骤506采用选择性蚀刻工艺以蚀刻虚置鳍状物环332而不蚀刻(或最小化地蚀刻)硬掩模325与覆层331，使虚置鳍状物环332凹陷。步骤506接着沉积一或多种介电材料至凹陷中，并对一或多种介电材料进行化学机械研磨工艺以形成介电盖334。介电盖334各自延伸的方向可平行于鳍状物环320，并形成封闭环状以围绕电路区200。在一些实施例中，介电盖334包括高介电常数的介电材料如氧化铪、氧化铪硅、硅酸铪、氮氧化铪硅、氧化铪镧、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪铝、氧化锆、二氧化锆、氧化锆硅、氧化铝、氧化铝硅、三氧化二铝、氧化钛、二氧化钛、氧化镧、氧化镧硅、三氧化二钽、五氧化二钽、氧化钇、钛酸锶、氧化钡锆、钛酸钡、钛酸钡锶、氮化硅、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、或上述的组合。
如图5及图11所示，方法500的步骤508形成虚置栅极环387(或牺牲栅极环)于密封环区300中。方法500移除虚置鳍状物环332上的覆层331的部分与硬掩模325。步骤508接着沉积介电层381于密封环区300中。介电层381延伸的方向平行于鳍状物环320，且形成封闭环状以围绕电路区200。介电层381为虚置(或牺牲)栅极介电层，且可包括氧化硅、高介电常数的介电材料、其他合适的介电材料、或上述的组合。介电层381的沉积方法可采用此处所述的任何工艺，比如原子层沉积、化学气相沉积、物理气相沉积、其他合适工艺、或上述的组合。
如图11所示，步骤508沉积多晶硅环383于密封环区300中的虚置栅极介电层381上。在一实施例中，多晶硅环383包括多晶硅。步骤508接着形成硬掩模层385于密封环区300中。步骤508接着进行光刻图案化与蚀刻工艺，以图案化硬掩模层385、多晶硅环383、与虚置栅极介电层381，以形成虚置栅极环387于密封环区300中。虚置栅极环387包括硬掩模层385的部分、多晶硅环383的部分、与虚置栅极介电层381的部分。虚置栅极环387包括硬掩模层385的部分、多晶硅环383的部分、与虚置栅极介电层381的部分。虚置栅极环387在俯视图中，形成于围绕电路区200的环状物中(见图1、图4A及图4B)。具体而言，每一虚置栅极环387比下方的鳍状物环320窄。虚置栅极环387的纵向边缘在鳍状物环320的纵向边缘之内。
步骤508可进一步形成栅极间隔物344于虚置栅极环387的侧壁上。栅极间隔物344可包括介电材料，且其形成方法可为任何合适方法。介电材料可包括硅、氧、碳、氮、其他合适材料、或上述的组合，比如氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氧化硅、或碳氮氧化硅。举例来说，介电层可包括硅与氮如氮化硅层，其可沉积于虚置栅极环387上。之后蚀刻(如非等向蚀刻)介电层以形成栅极间隔物344。在一些实施例中，栅极间隔物344包括多层结构，比如含氮化硅的第一介电层与含氧化硅的第二介电层。
如图5及图12所示，方法500的步骤510蚀刻与栅极间隔物344相邻的鳍状物环320以形成沟槽361。举例来说，可采用一或多道蚀刻工艺以移除密封环区300中的鳍状物环320的半导体层322及324。蚀刻半导体层322及324的步骤可自对准隔离环336与栅极间隔物344。蚀刻工艺可包括干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺、或上述的组合。
如图5及图12所示，步骤514更形成内侧间隔物326于密封环区300中。举例来说，进行第一蚀刻工艺以选择性蚀刻沟槽361中露出的半导体层322，而最小化地蚀刻(或不蚀刻)半导体层324，使间隙形成于栅极间隔物344之下的半导体层322与半导体层324之间。第一蚀刻工艺设置以横向蚀刻(如沿着x方向)半导体层322，以减少半导体层322沿着x方向的长度。第一蚀刻工艺为干蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺、或上述的组合。沉积工艺接着形成间隔物层于沟槽361中。沉积工艺设置以确保间隔物层填入上述的间隙。接着进行第二蚀刻工艺，以选择性蚀刻间隔物层而形成图12所示的内侧间隔物326，并最小化地蚀刻(或不蚀刻)其他周围的材料层。在一些实施例中，内侧间隔物326包括的介电材料含硅、氧、碳、氮、其他合适材料、或上述的组合，比如氧化硅、氮化硅、氮氧化硅、碳化硅、或碳氮氧化硅。在一些实施例中，内侧间隔物326包括此处所述的低介电常数的介电材料。
如图5及图13所示，方法500的步骤512在第一外延工艺中形成第一外延环360于栅极环340的第一侧上的沟槽361中。
如图5及图14所示，方法500的步骤514在第二外延工艺中形成第二外延环362于栅极环340的第二侧上的沟槽361中。第一外延环360的材料不同于第二外延环362的材料。第一外延环360与第二外延环362的型态不同(比如n型、p型、或未掺杂)。外延工艺可采用化学气相沉积技术(如气相外延及/或超高真空化学气相沉积)、分子束外延、其他合适的外延成长工艺、或上述的组合。外延工艺可采用气相及/或液相前驱物，其可与半导体层322及324的组成作用。第一外延环360与第二外延环362可掺杂n型掺质或p型掺质，以分别用于n型晶体管或p型晶体管。在一些实施例中，第一外延环360与第二外延环362包括硅，且可掺杂碳、磷、砷、其他n型掺质、或上述的组合。在一些实施例中，第一外延环360与第二外延环362包括硅锗或锗，其可掺杂硼、其他p型掺质、或上述的组合。在一些实施例中，第一外延环360与第二外延环362各自包括多个外延半导体层。
之后如图5及图15所示，方法500形成接点蚀刻停止层382与层间介电层384。接点蚀刻停止层382沉积于隔离环336、第一外延环360、与第二外延环362上，以及栅极间隔物344的侧壁上。层间介电层384沉积于接点蚀刻停止层382上，如图15所示。接点蚀刻停止层382包括的材料不同于层间介电层384的材料与介电盖334的材料。接点蚀刻停止层382可包括氧化镧、氧化铝、碳氮氧化硅、碳氧化硅、碳氮化硅、氧化硅、碳化硅、氧化锌、氮化锆、氧化锆铝、氧化钛、氧化钽、氧化锆、氧化铪、氮化硅、氧化钇、氮氧化铝、碳氮化钽、锆硅化物、或其他合适的材料，且其形成方法可为化学气相沉积、物理气相沉积、原子层沉积、或其他合适方法。层间介电层384可包括四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃、或硼硅酸盐玻璃)、低介电常数的介电材料、其他合适的介电材料、或上述的组合。层间介电层384的形成方法可为等离子体辅助化学气相沉积、可流动的化学气相沉积、或其他合适方法。在沉积接点蚀刻停止层382与层间介电层384之后，可进行化学机械研磨工艺及/或其他平坦化工艺，直到露出虚置栅极环387的顶部或上表面。
如图5、图16及图17所示，方法500的步骤516将虚置栅极环387置换成栅极环340(亦可视作高介电常数的介电层与金属栅极环，或金属栅极环)。栅极环340延伸于整个电路区200周围并密封电路区200，以形成封闭环(或圈)。栅极环340包括栅极介电层342与栅极346。栅极置换工艺与多种工艺相关，如下简述。
首先如图16所示，步骤516采用一或多道蚀刻工艺移除虚置栅极环387，以形成栅极沟槽于密封环区300中。蚀刻工艺可桅杆蚀刻工艺、湿蚀刻工艺、其他合适的蚀刻工艺、或上述的组合。蚀刻工艺设置以选择性蚀刻虚置栅极环387，而最小化地蚀刻(或不蚀刻)其他周围结构如层间介电层384、栅极间隔物344、隔离环336、与半导体层322及324。
接着如图16所示，步骤516移除栅极沟槽中露出的半导体层322，保留悬空的半导体层324以连接第一外延环360与第二外延环362。蚀刻工艺可选择性地蚀刻半导体层322而最小化地蚀刻(或不蚀刻)半导体层324、栅极间隔物344及/或内侧间隔物326。
接着如图17所示，步骤516形成栅极介电层342以包覆每一半导体层324。步骤516接着形成栅极346于栅极介电层342上。栅极介电层342包括高介电常数的介电材料如氧化铪、氧化铪硅、硅酸铪、氮氧化铪硅、氧化铪镧、氧化铪钽、氧化铪钛、氧化铪锆、氧化铪铝、氧化锆、二氧化锆、氧化锆硅、氧化铝、氧化铝硅、三氧化二铝、氧化钛、二氧化钛、氧化镧、氧化镧硅、三氧化二钽、五氧化二钽、氧化钇、钛酸锶、氧化钡锆、钛酸钡、钛酸钡锶、氮化硅、氧化铪-氧化铝合金、其他合适的高介电常数的介电材料、或上述的组合。栅极介电层342的形成方法可为化学氧化、热氧化、原子层沉积、化学气相沉积及/或其他合适方法。在一些实施例中，栅极环340还包括界面层于栅极介电层342与半导体层324之间。界面层可包括氧化硅、氮氧化硅、或其他合适材料。在一些实施例中，栅极346包括n型或p型的功函数层与金属填充层。举例来说，n型功函数层包括的金属可具有足够低的功函数，比如钛、铝、碳化钽、碳氮化钽、氮化钽硅、或上述的组合。举例来说，p型功函数层包括的金属可具有足够高的有效功函数，比如氮化钛、氮化钽、钌、钼、钨、铂、或上述的组合。举例来说，金属填充层可包括铝、钨、钴、铜及/或其他合适材料。在一些实施例中，由于密封环区300中没有功能晶体管，栅极346不含功函数层。举例来说，栅极346可包括铝、钨、钴、铜及/或其他合适材料。栅极346的多种层状物的形成方法可为化学气相沉积、物理气相沉积、电镀及/或其他合适工艺。
如图5及图17所示，方法500的步骤518形成接点环380于层间介电层384之中，并着陆于第一外延环360与第二外延环362之上。步骤518先蚀刻接点孔(未图示)以露出第一外延环360与第二外延环362。步骤518之后可形成接点环380于接点孔中，使接点环380直接接触第一外延环360与第二外延环362。步骤518可形成硅化物层(未图示)于接点环380与第一外延环360之间，以及接点环380与第二外延环362之间。硅化物层可包括钛硅化物、镍硅化物、钨硅化物、镍铂硅化物、镍铂锗硅化物、镍锗硅化物、镱硅化物、铂硅化物、铱硅化物、铒硅化物、钴硅化物、或其他合适化合物。接点环380包括导电阻挡层与金属填充层位于导电阻挡层上。导电阻挡层可包括钛、钽、钨、钴、钌、或导电氮化物如氮化钛、氮化钛铝、氮化钨、氮化钽、或上述的组合，且其形成方法可为化学气相沉积、物理气相沉积、原子层沉积及/或其他合适工艺。金属填充层可包括钨、钴、钼、钌、或其他金属，且其形成方法可为化学气相沉积、物理气相沉积、原子层沉积、电镀、或其他合适工艺。
如图5及图17所示，方法500的步骤520在密封环区300中进行后续工艺，比如进行后段工艺。举例来说，后段工艺可形成栅极通孔以连接至栅极环340、形成接点通孔以连接至接点环380、并形成具有线路与通孔埋置于介电层中的一或多个内连线层(或内连线)。一或多个内连线层可形成密封环区300中的密封环结构的部分。方法500亦可形成钝化层于内连线层上。内连线层中的线路与通孔，依据密封环区300中的栅极环(如栅极环340)与接点环(如接点环380)。改善栅极环与接点环的设置，可改善密封环结构的稳定性与可信度。
虽然密封环区300中的构件与电路区200中的对应部分可包括相同材料且可同时形成，但构件与对应部分在许多方面不同，比如功能、形状、与尺寸。密封环区300中的构件可视作鳍状物环320、栅极环340、隔离环336、第一外延环360、第二外延环362、与接点环380于密封环区300中。电路区200中的构件可视作鳍状物、栅极、鳍状物之间的隔离结构、作为源极/漏极结构的外延结构、以及接点于电路区200中。密封环区300中的构件与电路区200不同，不作为晶体管且非电性有源。相反地，密封环区300中的构件可隔开电路区200与可能的损伤如灰尘、水气、机械应力、与其他可能损伤。密封环区300中的构件各自延伸于整个电路区200周围并形成密封环状(或圈状)，而电路区200中的构件为交错的平直线路(图2)。此外，密封环区300中的构件宽度与间距，大于电路区200的对应部分的宽度与间距。
图17至图23为依据图5中的方法500制作的密封环区300中的图1的半导体结构100的多种例示性结构。如图17所示，第一外延环360与第二外延环362位于鳍状物环320上，并覆盖半导体层324与内侧间隔物326的侧壁。第一外延环360的一部分与第二外延环362的一部分超出鳍状物环320的纵向边缘并位于基底隔离环330上。
如图17所示，两个接点环380各自着陆于第一外延环360与第二外延环362上。接点环380的宽度w9小于第一外延环360与第二外延环362的宽度w4。接点环380的纵向边缘，在对应第一外延环360或第二外延环362的纵向边缘之内。位于第一外延环360与第二外延环362上的两个接点环380彼此为镜像。在一些例子中，第一外延环360与第二外延环362中只有一者具有接点环380位于其上。与一个接点环380相较，两个接点环380可提供较大着陆面积以用于后续形成其上的内连线结构，进而改善半导体结构的稳定性与可信度。
图18至图23所示的实施例中，只包括一个接点环380位于第二外延环362上以简化附图，但非用于局限本实用新型实施例。第二接点环380亦可形成于第一外延环360上。位于第一外延环360上的接点环380，为位于第二外延环362上的接点环380的镜像。
如图18所示，接点环380着陆于第二外延环362上。步骤518移除介电盖334的上表面与侧壁之上以及第二外延环362之上的层间介电层384与接点蚀刻停止层382的部分，以形成接点孔(未图示)而露出第二外延环362与介电盖334于其中。接着形成接点环380于接点孔中。接点环380的一部分位于鳍状物环320上，但不直接接触鳍状物环320。接点环380的阶状下表面，可吻合第二外延环362与介电盖334的上表面。接点环380的宽度w3大于第二外延环362的宽度w4。在图17所示的实施例中，宽度w3比宽度w9宽。接点环380的宽度加宽，可改善其上的内连线着陆，进而改善密封环结构的稳定性与可信度。在所述实施例中，鳍状物环320的中心线c1-c1与栅极环340的中心线c2-c2(未图示)重叠。
如图5及图19所示，在密封环区300中省略方法500的步骤512(形成第一外延环360)。只在电路区200进行步骤512。在所述实施例中，栅极环340的中心线c1-c1自鳍状物环320的中心线c1-c1向左偏移(比如远离电路区200)。图19中的栅极环340的宽度w6小于图18中的宽度w5。较窄的宽度w6可提供第二外延环362所用的空间，比如图19中的宽度w7大于图18中的宽度w4。可调整较宽的第二外延环362，使较宽的接点环380可位于其上。举例来说，图19中的宽度w8大于图18中的宽度w3。较宽的第二外延环362与较宽的接点环380可提供较宽且较稳定与可信的基底以用于密封环结构。半导体层322及324的左侧壁(远离电路区200的侧部)可垂直对准鳍状物环320的基底，并接触覆层331的保留部分。在图19所示的实施例中，介电盖334上的接点蚀刻停止层382的部分完整。接点环380形成于接点蚀刻停止层382上，而不直接接触介电盖334。
如图5及图20所示，在密封环区300中省略方法500的步骤512及514(形成第一外延环360与形成第二外延环362)。只在电路区200中进行步骤512及514。栅极环340的中心线c2-c2(未图示)可与鳍状物环320的中心线c1-c1重叠。接点环380延伸至直接接触半导体层324之下的鳍状物环320的部分与基底隔离环330。接点环380直接接触虚置鳍状物环332的介电层333与介电盖334的侧壁与上表面。接点蚀刻停止层382与层间介电层384可分隔接点环380与栅极间隔物344、内侧间隔物326及半导体层324。延伸的接点环380比第二外延环362上的接点环(图18)更稳定，进而改善密封环结构的可信度与稳定性。此外，省略步骤512及514可避免对结构造成损伤(如过蚀刻)的可能性，其亦可改善密封环结构的稳定性与可信度。
如图5及图21所示，在密封环区300中省略方法500的步骤512(形成第一外延环360)、步骤514(形成第二外延环362)、与步骤516(置换虚置栅极环)中的片状物释放工艺。只在电路区200中进行步骤512、步骤514、与步骤516中的片状物释放工艺。如此一来，密封环区300中的半导体层322及324可维持完整。之后形成的栅极环340位于最顶部的半导体层324上。省略片状物形成工艺，可减少对密封环区300造成损伤(如过蚀刻)的可能性。
如图5及图22所示，在密封环区300省略方法500的步骤510(形成沟槽于鳍状物环320中)、步骤512(形成第一外延环360)、与步骤514(形成第二外延环362)。只在电路区200中进行步骤510、512及514。鳍状物环320(包括半导体层324及322)沿着z方向的宽度w1相同。覆层保留于虚置鳍状物环332与介电盖334的侧壁上。接点环380着陆于最顶部的半导体层324与介电盖334上，而接点蚀刻停止层382位于其间。在所述实施例中，接点环380与栅极间隔物344只隔有接点蚀刻停止层382。换言之，接点环380直接接触接点蚀刻停止层382。
如图5及图23所示，在密封环区300中省略方法500的步骤506(形成隔离环)、步骤510(形成沟槽于鳍状物环320中)、步骤512(形成第一外延环360)、与步骤514(形成第二外延环362)形成虚置鳍状物环332与介电盖334的步骤。只在电路区200中进行步骤506、510、512及514形成虚置鳍状物环332与介电盖334的步骤。基底隔离环330维持高度(沿着z方向测量)如鳍状物环320的高度，以与最顶部的半导体层324具有实质上共平面的上表面。共平面的上表面可提供栅极环340与接点环380的形成方法更弹性的设计选择、更简单的工艺、以及更多工艺误差容许范围。举例来说，栅极环340与接点环380的中心线与宽度不再受限于鳍状物与介电盖的中心线c1-c1。
本实用新型实施例可提供一或多个下述优点，但不局限于此。举例来说，本实用新型实施例提供具有密封环区的半导体结构。形成密封环区所采用的工艺可与全绕式栅极的制作工艺相容。在一实施例中，密封环区包括半导体环与位于其上的栅极环的堆叠，其中栅极环比堆叠窄。在另一实施例中，密封环区包括隔离环以与堆叠相邻，以及接点环着陆于隔离环与堆叠上。在又一实施例中，接点环接触堆叠侧壁。在再一实施例中，密封环区包括外延环位于堆叠的侧壁上，其中接点环着陆于外延环与隔离环上。本实用新型实施例易于整合至现有的半导体制造工艺中。
本实用新型一例子关于半导体结构。半导体结构包括：基板；以及密封环区，封闭基板上的电路区。密封环区还包括：鳍状物环，自基板凸起且具有第一宽度；隔离环，位于基板上并与鳍状物环相邻；栅极环，位于鳍状物环上且具有第二宽度，其中第二宽度小于第一宽度；外延环，位于鳍状物环与隔离环之间；以及接点环，着陆于外延环与隔离环上。鳍状物环、隔离环、外延环、与接点环各自的延伸方向彼此平行且完全围绕电路区以形成封闭圈。
在一些实施例中，接点环具有第三宽度，其中第三宽度大于或等于第二宽度，且其中栅极环的纵向边缘与接点环的第一纵向边缘位于鳍状物环的纵向边缘之间，且其中接点环的第二纵向边缘位于鳍状物环的纵向边缘之外。
在一些实施例中，外延环的上表面低于隔离环的上表面，且其中接点环的阶状底部轮廓吻合外延环的上表面与隔离环的上表面。
在一些实施例中，鳍状物环包括多交错堆叠的多个第一半导体层与多个第二半导体层的堆叠，其中接点环的一部分沿着z方向垂直对准鳍状物环。
在一些实施例中，外延环接触第一半导体层与第二半导体层的侧壁。
在一些实施例中，接点环自鳍状物环横跨至隔离环。
在一些实施例中，鳍状物环包括交错堆叠的多个第一半导体层与多个金属层的一堆叠，其中接点环的一部分位于鳍状物环上。
本实用新型另一例子关于半导体结构。半导体结构包括基板，其包括密封环区封闭电路区。密封环区还包括鳍状物环，包括交错的多个第一半导体层与多个第二半导体层的堆叠位于基板上，其中鳍状物环封闭电路区；栅极环，着陆于鳍状物环上，其中栅极环围绕电路区，且其中栅极环的纵向边缘在俯视图中位于鳍状物环的纵向边缘之内；以及接点环，部分地着陆于鳍状物环上，其中接点环封闭电路区。
在一些实施例中，半导体结构还包括隔离环与鳍状物环相邻，其中接点环部分地着陆于隔离环上。
在一些实施例中，接点环具有平坦的下表面。
在一些实施例中，接点环位于堆叠的侧壁上。
在一些实施例中，半导体结构还包括第一外延环与第二外延环，位于堆叠的两侧侧壁上，其中第一外延环与第二外延环的材料不同，且其中第一外延环与第二外延环各自封闭电路区。
在一些实施例中，第一外延环为n型，而第二外延环为p型。
本实用新型又一例子关于半导体结构的形成方法。方法包括提供半导体基板，其包括密封环区封闭电路区；形成堆叠环，包括多个第一半导体层与多个第二半导体层交错堆叠于半导体基板上，其中堆叠环具有第一上表面；形成隔离环以与半导体基板上的该堆叠相邻，其中隔离环具有第二上表面；形成栅极环于堆叠环上，其中栅极环覆盖第一上表面的一部分，且沿着所有的堆叠环纵向延伸；以及形成接点环于堆叠环与隔离环上。接点环覆盖第二上表面的一部分。堆叠环、隔离环、栅极环、与接点环各自形成封闭环状于密封环区中，以封闭电路区。
在一些实施例中，第一上表面的部分为第一上表面的第一部分，且其中接点环覆盖第一上表面的第二部分。
在一些实施例中，第一上表面的部分为第一上表面的第一部分，且方法还包括：移除堆叠环的第二部分以形成沟槽环于密封环区中以封闭电路区；以及形成外延环于沟槽环中，其中接点环位于隔离环与外延环上，且其中沟槽环与外延环各自封闭电路区且延伸方向彼此平行。
在一些实施例中，隔离环包括浅沟槽隔离结构，介电鳍状物位于浅沟槽隔离结构上，以及介电盖位于介电鳍状物上，其中介电盖的上表面高于外延环的上表面；以及接点环的阶状下表面吻合介电盖与外延环的上表面。
在一些实施例中，外延环为第一外延结构，沟槽环为第一沟槽环，且方法还包括：移除堆叠环的第三部分以形成第二沟槽环于密封环区中以封闭电路区，其中堆叠环的第一部分分开堆叠环的第二部分与第三部分；以及形成第二外延环于第二沟槽环中，其中第二外延环与第一外延环的材料不同。
在一些实施例中，第一外延环与第二外延环分别择自n型外延环、p型外延环、与未掺杂的外延环。
在一些实施例中，接点环为第一接点环，其中方法还包括：移除栅极环与隔离环之间的堆叠环的部分，以形成沟槽；以及形成第二接点环于沟槽中，其中第二接点环接触第一半导体层与第二半导体层的侧壁。
上述实施例的特征有利于本技术领域中技术人员理解本实用新型。本技术领域中技术人员应理解可采用本实用新型作基础，设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解，这些等效置换并未脱离本实用新型精神与范畴，并可在未脱离本实用新型的精神与范畴的前提下进行改变、替换、或更动。

Claims (10)

1.一种半导体结构，其特征在于，包括：
一基板；以及
一密封环区，封闭该基板上的一电路区，其中该密封环区包括：
一鳍状物环，自该基板凸起且具有一第一宽度；
一隔离环，位于该基板上并与该鳍状物环相邻；
一栅极环，位于该鳍状物环上且具有一第二宽度，其中该第二宽度小于该第一宽度；
一外延环，位于该鳍状物环与该隔离环之间；以及
一接点环，着陆于该外延环与该隔离环上，其中该鳍状物环、该隔离环、该外延环、与该接点环各自的延伸方向彼此平行且完全围绕该电路区以形成一封闭圈。
2.如权利要求1所述的半导体结构，其特征在于，该接点环具有一第三宽度，其中该第三宽度大于或等于该第二宽度，且其中该栅极环的纵向边缘与该接点环的第一纵向边缘位于该鳍状物环的纵向边缘之间，且其中该接点环的第二纵向边缘位于该鳍状物环的纵向边缘之外。
3.如权利要求1或2所述的半导体结构，其特征在于，该外延环的上表面低于该隔离环的上表面，且其中该接点环的阶状底部轮廓吻合该外延环的上表面与该隔离环的上表面。
4.如权利要求1或2所述的半导体结构，其特征在于，该鳍状物环包括多交错堆叠的多个第一半导体层与多个第二半导体层的一堆叠，其中该接点环的一部分沿着z方向垂直对准该鳍状物环。
5.如权利要求4所述的半导体结构，其特征在于，该外延环接触多个所述第一半导体层与多个所述第二半导体层的侧壁。
6.一种半导体结构，其特征在于，包括：
一基板，包括一密封环区封闭一电路区，其中该密封环区包括：
一鳍状物环，包括交错的多个第一半导体层与多个第二半导体层的一堆叠位于该基板上，其中该鳍状物环封闭该电路区；
一栅极环，着陆于该鳍状物环上，其中该栅极环围绕该电路区，且其中该栅极环的纵向边缘在俯视图中位于该鳍状物环的纵向边缘之内；以及
一接点环，部分地着陆于该鳍状物环上，其中该接点环封闭该电路区。
7.如权利要求6所述的半导体结构，其特征在于，还包括一隔离环与该鳍状物环相邻，其中该接点环部分地着陆于该隔离环上。
8.如权利要求6或7所述的半导体结构，其特征在于，该接点环具有平坦的下表面。
9.如权利要求6或7所述的半导体结构，其特征在于，该接点环位于该堆叠的侧壁上。
10.如权利要求6或7所述的半导体结构，其特征在于，还包括：
一第一外延环与一第二外延环，位于该堆叠的两侧侧壁上，其中该第一外延环与该第二外延环的材料不同，且其中该第一外延环与该第二外延环各自封闭该电路区。
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