TWI807762B - 半導體裝置的製作方法 - Google Patents

半導體裝置的製作方法 Download PDF

Info

Publication number
TWI807762B
TWI807762B TW111113229A TW111113229A TWI807762B TW I807762 B TWI807762 B TW I807762B TW 111113229 A TW111113229 A TW 111113229A TW 111113229 A TW111113229 A TW 111113229A TW I807762 B TWI807762 B TW I807762B
Authority
TW
Taiwan
Prior art keywords
gate
forming
fin
gates
source
Prior art date
Application number
TW111113229A
Other languages
English (en)
Other versions
TW202306034A (zh
Inventor
江子昂
林群能
連建洲
陳玠瑋
葉明熙
王伯原
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202306034A publication Critical patent/TW202306034A/zh
Application granted granted Critical
Publication of TWI807762B publication Critical patent/TWI807762B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導體裝置的製作方法，包括：形成至少一鰭狀物於基板上；形成多個虛置閘極於至少一鰭狀物上；並形成側壁間隔物於虛置閘極上。磊晶形成源極與汲極區以接觸至少一鰭狀物並與虛置閘極橫向相鄰，其中形成源極與汲極區的步驟留下孔洞於源極與汲極區之下並與虛置閘極相鄰。將虛置閘極置換成多個主動閘極，且主動閘極各自具有閘極介電層位於側壁間隔物上，以及閘極位於閘極介電層上。形成圖案化層以露出主動閘極的選定的主動閘極。進行第一蝕刻以移除選定的主動閘極的閘極的露出部分。在第一蝕刻之後進行第二蝕刻，以移除選定的主動閘極的閘極介電層的露出部分。

Description

半導體裝置的製作方法
本發明實施例一般關於半導體裝置，更特別關於含有兩步驟蝕刻以移除閘極的電晶體裝置。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(比如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(比如採用製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能與降低相關成本。尺寸縮小亦增加積體電路結構(如三維電晶體)與製程的複雜度。為了實現這些進展，積體電路處理與製造亦需類似發展。舉例來說，當裝置尺寸持續縮小，場效電晶體的裝置效能(如多種缺陷相關的裝置效能劣化)與製作成本的挑戰越來越大。雖然解決這些挑戰的方法通常適用，但無法完全符合所有方面的需求。
鰭狀場效電晶體裝置在積體電路中的應用越來越普遍。鰭狀場效電晶體裝置具有三維結構，其包括自基板凸起的鰭狀物。設置以控制鰭狀場效電晶體裝置的導電通道中的電荷載子流的閘極結構，可包覆鰭狀物。舉例來說，在三閘極鰭狀場效電晶體裝置中，閘極結構包覆鰭狀物的三側，以形成導電通 道於鰭狀物的三側上。
本發明一實施例揭露半導體裝置的製作方法。形成至少一鰭狀物於基板上。形成多個虛置閘極於至少一鰭狀物上。形成側壁間隔物於虛置閘極上。磊晶形成多個源極與汲極區以接觸至少一鰭狀物，源極與汲極區與虛置閘極橫向相鄰，其中形成源極與汲極區的步驟留下孔洞於源極與汲極區之下並與虛置閘極相鄰。將虛置閘極置換成多個主動閘極，且主動閘極各自具有閘極介電層位於側壁間隔物上，以及閘極位於閘極介電層上。形成圖案化層以露出主動閘極的選定的主動閘極。進行第一蝕刻以移除選定的主動閘極的閘極的露出部分。在第一蝕刻之後進行第二蝕刻，以移除選定的主動閘極的閘極介電層的露出部分。
本發明另一實施例揭露半導體裝置的製作方法。形成至少一鰭狀物於基板上。形成多個虛置閘極於至少一鰭狀物上。形成側壁間隔物於虛置閘極上。磊晶形成源極與汲極區以接觸該少一鰭狀物，且源極與汲極區與虛置閘極橫向相鄰，其中形成源極與汲極區的步驟留下孔洞位於源極與汲極區之下並與虛置閘極相鄰。將虛置閘極置換成多個主動閘極，且主動閘極各自具有閘極介電層位於側壁間隔物上，以及閘極位於閘極介電層上。形成圖案化層以露出主動閘極的選定的主動閘極。進行蝕刻以移除選定的主動閘極的閘極的露出部分，並移除選定的主動閘極的閘極介電層，而實質上不蝕刻側壁間隔物。
本發明又一實施例揭露半導體裝置的製作方法。形成至少一鰭狀物於基板上。形成多個虛置閘極於至少一鰭狀物上。形成側壁間隔物於虛置閘 極上。磊晶形成多個源極與汲極區以接觸至少一鰭狀物，源極與汲極區與虛置閘極橫向相鄰，其中形成源極與汲極區的步驟留下孔洞位於源極與汲極區之下並與虛置閘極相鄰。將虛置閘極置換成多個主動閘極，且主動閘極各自具有閘極介電層位於側壁間隔物上，以及閘極位於閘極介電層上。形成圖案化層以露出主動閘極的選定的主動閘極。進行蝕刻以移除選定的主動閘極的閘極的露出部分，並移除選定的主動閘極的閘極介電層的露出部分，且不穿過選定的主動閘極的側壁間隔物而露出孔洞。
X-X,X'-X':剖面
100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128:步驟
200:半導體裝置
202:基板
203:表面
208:光敏層
212,212A:鰭狀物
213:溝槽
400:隔離區
401:上表面
500:虛置閘極結構
502:虛置閘極介電層
504:虛置閘極
600:側壁間隔物層
612:第一側壁間隔物層
614:第二側壁間隔物層
616:第一側壁間隔物
618:第二側壁間隔物
620:側壁間隔物
710:源極/汲極結構
712:凹陷
720:孔洞
800:層間介電層
810:接點蝕刻停止層
900,900a,900b:主動閘極
910:閘極介電層
920:閘極
1000:閘極蓋
1100:圖案化層
1500:凹陷
圖1係一些實施例中，製造半導體裝置的方法之流程圖。
圖2、3A、4、及5係一些實施例中，以圖1的方法製造的半導體裝置於多種製作階段沿著垂直於鰭狀物延伸方向的方向(圖16中的Y-Y剖面)的剖視圖。
圖3B係對應圖3A的剖視圖，但顯示兩個鰭狀物以及位於鰭狀物之間的溝槽。
圖6B、7B、8B、9B、10B、11B、12B、13B、14B、及15係一些實施例中，以圖1的方法製造的半導體裝置於多種製作階段沿著鰭狀物縱軸且含有鰭狀物的方向(圖16中的X’-X’剖面)的剖視圖。
圖6A、7A、8A、9A、10A、11A、12A、13A、及14A係一些實施例中，分別對應圖6B、7B、8B、9B、10B、11B、12B、13B、及14B的半導體裝置沿著鰭狀物縱軸且含有介電隔離層的方向(平行於圖16中的X’-X’剖面的X-X剖面)的剖視圖。
圖16係一些實施例中，半導體裝置的透視圖。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間相對用語如「在...下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
本發明實施例的內容為形成非平面電晶體如鰭狀場效電晶體，更特別關於形成半導體裝置的方法，其採用一蝕刻步驟移除閘極，以及另一蝕刻步驟移除閘極介電層，以進行蝕刻移除主動閘極。在一些實施例中，至少一鰭狀物形成於基板上。之後形成多個虛置閘極於至少一鰭狀物上。側壁間隔物形成於虛置閘極上。磊晶成長源極與汲極區以接觸至少一鰭狀物，其中源極與汲 極區與虛置閘極橫向相鄰。形成源極與汲極區，以留下孔洞於源極與汲極區之下並與虛置閘極相鄰。將虛置閘極置換成主動閘極，其中主動閘極各自具有閘極介電層於側壁間隔物上，以及閘極位於閘極介電層上。形成圖案化層以露出主動閘極的選定的主動閘極的露出部分。進行第一蝕刻移除選定的主動閘極的閘極其露出的部分。在第一蝕刻之後進行第二蝕刻，以移除選定的主動閘極的閘極介電層的露出部分。在一些實施例中，第二蝕刻露出至少一鰭狀物之一，接著移除至少一鰭狀物之一的露出部分的至少一部分。
以上述方法形成的半導體裝置，有利於解決以單一蝕刻製程移除閘極與閘極介電層的一部分所造成的問題，比如形成於磊晶源極/汲極區之下且與閘極橫向相鄰的孔洞等問題。單一蝕刻製程可能穿過閘極側壁，造成蝕刻劑接觸孔洞並攻擊磊晶源極/汲極區以及與孔洞相鄰的其他閘極。上述蝕刻劑攻擊會造成多種閘極消失的問題，並損傷磊晶源極/汲極區。在一些實施例中，採用兩步驟的蝕刻製程，其中第一蝕刻移除閘極的露出部分，而第二蝕刻移除閘極介電層的露出部分。在一些實施例中，兩步驟的蝕刻製程可避免閘極消失以及損傷磊晶源極與汲極區的問題。
圖1係本發明一或多個實施例中，形成非平面電晶體裝置的方法100的流程圖。舉例來說，方法100的至少一些步驟可用於形成鰭狀場效電晶體。此處所述的用語n型指的是電晶體的導電型態使其導電載子為電子，而此處所述的用語p型指的是電晶體的導電型態使其導電載子為電洞。
圖1顯示本發明一或多個實施例中，形成半導體裝置的方法100之流程圖。值得注意的是，方法100僅為舉例而非侷限本發明實施例。在一些實施例中，半導體裝置包括至少部分的鰭狀場效電晶體，但可包含任何多種其他電 晶體如全繞式閘極場效電晶體或奈米片場效電晶體，其仍屬於本發明實施例的範疇。
如圖1所示，方法100一開始的步驟102提供半導體基板。方法100的步驟104接著形成一或多個鰭狀物以延伸超出半導體基板的主要表面。方法100的步驟106接著形成隔離介電層於鰭狀物中。方法100的步驟108接著形成虛置閘極。方法100的步驟110接著形成第一間隔物層與第二間隔物層。方法100的步驟112接著形成源極/汲極區，並留下孔洞於源極/汲極區之下。方法100的步驟114接著形成層間介電層。方法100的步驟116接著移除虛置閘極，並置換成導電閘極。方法100的步驟118接著形成閘極蓋於閘極上。方法100的步驟120接著形成圖案化層以露出選定的主動閘極。方法100的步驟122接著自選定的主動閘極移除閘極蓋。方法100的步驟124接著自選定的主動閘極移除閘極的露出部分。方法100的步驟126在移除閘極之後，自選定的主動閘極移除閘極介電層的露出部分。方法100的步驟128接著經由閘極的移除部分移除鰭狀物的至少一部分。
在下述內容中，方法100與多種製作階段的半導體裝置200相關。在一些實施例中，半導體裝置200可為鰭狀場效電晶體。在一些實施例中，半導體裝置200可為鰭狀場效電晶體。在其他實施例中，半導體裝置200可為全繞式場效電晶體或奈米片場效電晶體。
圖2對應圖1的步驟102，係一些實施例中含有基板202的半導體裝置於多種製作階段之一的圖式。在一些實施例中，以光敏層208覆蓋基板202，之後圖案化光敏層208以形成半導體裝置的一或多個鰭狀物，如下述步驟所示。
對鰭狀場效電晶體結構而言，基板202可為半導體基板如基體半導體、絕緣層上半導體基板、或類似物，其可摻雜(比如摻雜p型摻質或n型摻質) 或未摻雜。基板202可為晶圓如矽晶圓。一般而言，絕緣層上半導體基板包括半導體材料層形成於絕緣層上。舉例來說，絕緣層可為埋置氧化物層、氧化矽層、或類似物。可提供絕緣層於基板上，通常為矽基板或玻璃基板。亦可採用其他基板如多層基板或組成漸變基板。在一些實施例中，基板202的半導體材料可包括矽、鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、或上述之組合。
圖3A對應圖1的步驟104，係一些實施例中含有至少一鰭狀物212的半導體裝置200於多種製作階段之一的圖式。圖3B所示的剖視圖對應圖3A，但具有兩個鰭狀物212與兩者之間的溝槽213。如圖3B所示，溝槽位於鰭狀物212之間。值得注意的是雖然圖3A與後續圖式僅顯示單一的鰭狀物212，但可採用具有對應圖案的光敏層208(圖2)形成任何所需數目的鰭狀物於半導體基板202上。如此一來，當形成於基板202上的多個鰭狀物彼此平行時，鰭狀物可彼此隔有對應的溝槽213。
舉例來說，鰭狀物212的形成方法可為光微影製程。舉例來說，光微影製程中可圖案化光敏層208，其可作為蝕刻遮罩並蝕刻基板202，以形成鰭狀物212與鰭狀物212之間的溝槽213於基板中。因此夾設於溝槽213之間的半導體基板202的部分可形成鰭狀物212。鰭狀物212各自由表面203向上延伸。溝槽213可為彼此平行且彼此緊密排列的帶狀物(在半導體裝置200的頂部視角中)。在形成鰭狀物212之後，可移除光敏層208(未圖示於圖3A以求圖式清楚)。之後可進行清潔製程以移除半導體基板202的原生氧化物。舉例來說，可採用稀氫氟酸或類似物進行清潔。
圖4對應圖1的步驟106，係一些實施例中含有隔離區400的半導體裝置200於多種製作階段之一的圖式。隔離區400的組成為絕緣材料如隔離介電層，可使相鄰的鰭狀物彼此電性隔離。絕緣材料可為氧化物如氧化矽、氮化物、類似物、或上述之組合，且其形成方法可為高密度電漿化學氣相沉積、可流動的化學氣相沉積(比如在遠端電漿中沉積化學氣相沉積為主的材料，之後固化材料使其轉換成另一材料如氧化物)、類似方法、或上述之組合。亦可採用其他絕緣材料及/或其他形成製程。在所述實施例中，絕緣材料為可流動的化學氣相沉積製程所形成的氧化矽。一旦形成絕緣材料，即可進行退火製程。平坦化製程如化學機械研磨可移除任何多餘的絕緣材料，並使隔離區400的上表面與鰭狀物212的上表面共平面(未圖示)。
在一些實施例中，鰭狀物212包括襯墊層如襯墊氧化物(未圖示)於每一隔離區400與基板202(如鰭狀物212)之間的界面。在一些實施例中，形成襯墊氧化物以減少基板202與隔離區400之間的界面的結晶缺陷。類似地，襯墊氧化物亦可用於減少鰭狀物212與隔離區400之間的界面的結晶缺陷。襯墊氧化物(如氧化矽)可為熱氧化基板202的表面層所形成的熱氧化物，但亦可採用其他合適方法形成襯墊氧化物。
接著使隔離區凹陷以形成淺溝槽隔離區400，如圖4所示。隔離區400凹陷，使鰭狀物212的上側部分(如鰭狀物212A)自相鄰的淺溝槽隔離區400之間凸起。換言之，鰭狀物212A可自淺溝槽隔離區400的上表面401凸起。淺溝槽隔離區400的上表面401可具有平坦表面(如圖示)、凸出表面、凹入表面(如碟化)、或上述之組合。可由合適蝕刻使淺溝槽隔離區400的上表面401平坦、凸出、及/或凹入。可採用可接受的蝕刻製程使隔離區400凹陷，比如對隔離區400的材料 具有選擇性的蝕刻製程。舉例來說，乾蝕刻或採用稀氰氟酸的濕蝕刻可用於使隔離區400凹陷。
圖5對應圖1的步驟108，係含有虛置閘極結構500的半導體裝置200於多種製作階段之一的圖式。虛置閘極結構500包括虛置閘極介電層502與虛置閘極504。之後可由橫向移除製程(如蝕刻)移除虛置閘極結構500，再形成金屬(或主動)閘極結構。虛置閘極介電層502與虛置閘極504的形成方法，可為進行至少一些下述製程。介電層(用於形成虛置閘極介電層502)形成於鰭狀物212上。舉例來說，介電層可為氧化矽、氮化矽、上述之多層、或類似物，且其形成方法可為沉積或熱成長。接著形成閘極層(用於形成虛置閘極504)於介電層上，並形成遮罩層於閘極層上。可沉積閘極層於介電層上，接著以化學機械研磨等方法平坦化閘極層。遮罩層可沉積於閘極層上。舉例來說，閘極層的組成可為多晶矽，但亦可採用其他材料。舉例來說，遮罩層的組成可為氮化矽或類似物。在形成層狀物如介電層、閘極層、與遮罩層之後，可採用可接受的光微影與蝕刻技術圖案化遮罩層以形成遮罩。可由可接受的蝕刻技術將遮罩的圖案分別轉移至閘極層與介電層，以形成虛置閘極介電層502與虛置閘極504。
圖6A及6B對應圖1的步驟110，係半導體裝置200的剖視圖，其中側壁間隔物層600包括第一側壁間隔物層612與第二側壁間隔物層614。第一側壁間隔物層612與第二側壁間隔物層614可一起構成側壁間隔物層600。第一側壁間隔物層612形成於虛置閘極結構500、鰭狀物212、與虛置閘極結構500之間的區域上。第二側壁間隔物層614形成於第一側壁間隔物層612上。
第一側壁間隔物層612的組成可為介電材料如氮化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、矽、金屬氧化物、類似物、或上述之組合，且其 形成方法可為順應性的沉積製程如化學氣相沉積、電漿輔助化學氣相沉積、或類似方法。第二側壁間隔物層614的組成可為介電材料如氧化矽、氮氧化矽、碳氮氧化矽、氮化矽、類似物、或上述之組合，且其形成方法可為順應性的沉積製程如化學氣相沉積、電漿輔助化學氣相沉積、或類似方法。
圖7A及7B對應圖1的步驟112，係半導體裝置200的圖式，其磊晶形成源極/汲極結構710。可自形成於鰭狀物212中的凹陷712中的鰭狀物212的露出部分，形成源極/汲極結構710。凹陷712形成於鰭狀物212中的方法可為任何合適的圖案化技術。舉例來說，適用於形成凹陷的光微影製程可圖案化遮罩，以露出鰭狀物之後形成凹陷712的區域。在形成遮罩之後，其可作為蝕刻遮罩以形成凹陷712。舉例來說，蝕刻凹陷712所用的蝕刻劑適用於蝕刻鰭狀物212的材料。若鰭狀物的組成為矽，則蝕刻劑適用於蝕刻矽。
源極/汲極結構710的形成方法可為自鰭狀物212的露出部分(如凹陷712)磊晶成長半導體材料。舉例來說，多種合適方法可用於磊晶成長源極/汲極結構710，比如有機金屬化學氣相沉積、分子束磊晶、液相磊晶、氣相磊晶、選擇性磊晶成長、類似方法、或上述之組合。
在一些實施例中，當最終半導體裝置200為n型鰭狀場效電晶體時，源極/汲極結構710可包含碳化矽、磷化矽、碳磷化矽、或類似物。當最終半導體裝置200為p型鰭狀場效電晶體時，源極/汲極結構710可包含矽鍺與p型雜質如硼或銦。
可佈植摻質至源極/汲極區以形成源極/汲極結構710，接著進行退火製程。佈植製程可包括形成與圖案化遮罩如光阻，以覆蓋並保護鰭狀場效電晶體如半導體裝置200的區域免於佈植製程。源極/汲極結構710的雜質(如摻質) 濃度可為約1x1019cm-3至約1x1021cm-3。可佈植p型雜質如硼或銦至p型電晶體的源極/汲極結構710中。可佈植n型雜質如磷或砷至n型電晶體的源極/汲極結構710中。在一些實施例中，可在成長時原位摻雜磊晶的源極/汲極結構710。
形成磊晶的源極/汲極結構710所用的磊晶製程，造成磊晶的源極/汲極結構710的上表面之材料自圖7B中的凹陷712向外橫向擴展超出鰭狀物212的側壁。在一些實施例中，此材料造成相同的鰭狀場效電晶體其相鄰的磊晶源極/汲極結構710合併並填入圖7A所示的區域。孔洞720形成於合併的磊晶的源極/汲極結構710之下以及相鄰的鰭狀物212之間。在形成磊晶源極/汲極結構710之後，第一側壁間隔物層612與第二側壁間隔物層614的保留部分分別形成第一側壁間隔物616與第二側壁間隔物618，其可一起作為側壁間隔物620。
圖8A及8B對應圖1的步驟114，係一些實施例中含有層間介電層800的半導體裝置200於多種製作階段之一的圖式。如圖所示，層間介電層800形成於鰭狀物212與源極/汲極結構710上。層間介電層800可形成於接點蝕刻停止層810上。在一些實施例中，層間介電層800的組成為介電材料如氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、或類似物，且其沉積方法可為任何合適方法如化學氣相沉積、電漿輔助化學氣相沉積、或可流動的化學氣相沉積。一些實施例在形成層間介電層800之前，移除虛置閘極結構500的頂部上的側壁間隔物層600的部分。舉例來說，可對側壁間隔物層600進行化學機械研磨或回蝕刻。一些實施例在形成層間介電層800之後，移除虛置閘極結構500的頂部上的側壁間隔物層600的部分。
圖9A及9B對應圖1的步驟116，係半導體裝置200的圖式，其移除虛置閘極結構500並置換成導電的主動閘極900。在形成層間介電層800之後，可 進行平坦化製程如化學機械研磨製程，以達層間介電層800所用的齊平上表面。在一些實施例中，平坦化製程之後的層間介電層800的上表面可與虛置閘極結構500的上表面齊平。舉例來說，虛置閘極結構500的移除方法可為適當蝕刻。主動閘極900可包括閘極介電層910與閘極920。導電的閘極920所覆蓋的鰭狀物212的中心部分，與閘極920之間具有閘極介電層910夾設其中。閘極介電層910可包含高介電常數的介電材料(其介電常數大於約4.0或甚至大於約7.0)。在這些實施例中，高介電常數的閘極介電層910可包括氧化鋁、氧化鉿鋁、氮氧化鉿鋁、氧化鋁鋯、氧化鉿、氧化鉿矽、氧化鉿鋁、氧化鉿鋯矽、氮氧化鉿矽、氧化鑭鋁、氧化鋯、或上述之組合。高介電常數的閘極介電層910的形成方法可採用合適製程如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍、或上述之組合。舉例來說，閘極920可包括金屬材料如鋁、銅、鎢、鈦、鉭、氮化鈦、鈦鋁、氮化鈦鋁、氮化鉭、鎳矽化物、鈷矽化物、或上述之組合。在一些其他實施例中，閘極920可包括多晶矽材料。可摻雜多晶矽材料使其具有一致或不一致的摻雜濃度。閘極920的形成方法可採用合適製程如原子層沉積、化學氣相沉積、物理氣相沉積、鍍製法、或上述之組合。
圖10A及10B對應圖1的步驟118，其顯示的半導體裝置200中，閘極蓋1000形成於每一主動閘極900的閘極920上。閘極蓋1000可為導電材料如金屬，比如鋁、銅、鎢、鈦、鉭、氮化鈦、鈦鋁、氮化鈦鋁、氮化鉭、鎳矽化物、鈷矽化物、或上述之組合。閘極蓋1000的形成方法可採用合適製程如原子層沉積、化學氣相沉積、物理氣相沉積、鍍製法、或上述之組合。舉例來說，閘極蓋1000可為無氟鎢。
圖11A及11B對應圖1的步驟120，其顯示半導體裝置200的圖式， 其中圖案化層1100形成於一些主動閘極900上，而選定的主動閘極900的露出部分維持露出。選定的主動閘極的露出部分，可為所有或部分的選定的主動閘極。以圖11A及11B為例，主動閘極900a(左側上)為選定的主動閘極，而圖案化層1100完全覆蓋主動閘極900b(右側上)。然而實施例不限於只具有單一選定的主動閘極與單一未選定的主動閘極。
圖案化層1100可在蝕刻選定的主動閘極時作為蝕刻遮罩，且可為合適材料。舉例來說，圖案化層1100可包含硬遮罩如氮化矽。圖案化層1100的形成方法可為採用光阻的光微影。可圖案化光阻以作為蝕刻遮罩。圖案化的光阻可作為圖案化圖案化層1100所用的蝕刻遮罩。舉例來說，圖案化層1100可為非晶矽。
圖12A及12B對應圖1的步驟122，係半導體裝置200的圖式，其自知後移除的選定的主動閘極900(如圖12A左側上的閘極)的部分移除閘極蓋1000。可移除閘極蓋1000以露出閘極920。舉例來說，可蝕刻移除閘極蓋1000的部分。閘極蓋1000的組成可為鋁、銅、鎢、鈦、鉭、氮化鈦、鈦鋁、氮化鈦鋁、氮化鉭、鎳矽化物、鈷矽化物、或上述之組合，而移除閘極蓋的部分所用的蝕刻劑取決於閘極蓋的特定材料。舉例來說，對無氟鎢的閘極蓋1000而言，蝕刻劑可包括二氧化二氯、磷酸二氫鉀、氫氧化鉀、或鐵氰化鉀。自選定的主動閘極900移除閘極蓋1000，可露出閘極920的一部分。舉例來說，露出與移除閘極的特定部分，端視應用(如金屬閘極切割)而定。可進行金屬閘極切割，以分開閘極920的部分而形成不同電晶體所用的不同閘極。
圖13A及13B對應圖1的步驟124，其為半導體裝置200的圖式，並移除選定的主動閘極900的閘極920的露出部分。舉例來說，可由第一蝕刻移除 選定的主動閘極900的閘極920的露出部分。第一蝕刻對閘極920的選擇性大於對側壁間隔物620與閘極介電層910的選擇性。
第一蝕刻取決於閘極920、側壁間隔物620、與閘極介電層910的材料。舉例來說，第一蝕刻的蝕刻劑可採用鹼與氧化劑，其對閘極920的良好選擇性大於對側壁間隔物620與閘極介電層910的選擇性。
圖14A及14B對應圖1的步驟126，係半導體裝置200的圖式，其移除選定的主動閘極900的閘極介電層910的露出部分。舉例來說，可由第二蝕刻移除選定的主動閘極900的閘極介電層910的部分，而第二蝕刻可在第一蝕刻之後。第二蝕刻對閘極介電層910的選擇性大於對側壁間隔物620的選擇性。
第二蝕刻取決於側壁間隔物620與閘極介電層910的材料。舉例來說，第二蝕刻的蝕刻劑可採用硫酸，其對閘極介電層910的良好選擇性大於對側壁間隔物620的選擇性。
一般而言，第二蝕刻的蝕刻條件與第一蝕刻的蝕刻條件不同。在一些實施例中，可選擇蝕刻條件使第一蝕刻對閘極920的選擇性高於對側壁間隔物620與閘極介電層910的選擇性。另一方面，第二蝕刻對閘極介電層910的選擇性高於對側壁間隔物620的選擇性。在一些實施例中，這可使蝕刻條件蝕刻閘極920與閘極介電層910而實質上不蝕刻側壁間隔物620。此外，一些實施例可使蝕刻條件蝕刻閘極920與閘極介電層910而不穿過選定的主動閘極的側壁間隔物而露出孔洞720。
圖15對應圖1的步驟128，其顯示的半導體裝置中，經由移除的閘極920的部分移除鰭狀物212的至少一部分。可由合適蝕刻劑移除鰭狀物212的部分，比如形成鰭狀物所用的蝕刻劑。舉例來說，可移除鰭狀物212的部分以形成 凹陷1500。本發明實施例不限於形成凹陷1500，且可分開鰭狀物212的部分。
圖16顯示一些實施例中，半導體裝置200的透視圖。半導體裝置200包括鰭狀物212延伸於基板上並穿過介電的隔離區400(如淺溝槽隔離)。閘極920形成於半導體鰭狀物212上，而半導體鰭狀物212作為源極/汲極結構710之間的通道。層間介電層800沉積於源極/汲極結構710上並與閘極920相鄰。
本發明一實施例揭露半導體裝置的製作方法。形成至少一鰭狀物於基板上。形成多個虛置閘極於至少一鰭狀物上。形成側壁間隔物於虛置閘極上。磊晶形成多個源極與汲極區以接觸至少一鰭狀物，源極與汲極區與虛置閘極橫向相鄰，其中形成源極與汲極區的步驟留下孔洞於源極與汲極區之下並與虛置閘極相鄰。將虛置閘極置換成多個主動閘極，且主動閘極各自具有閘極介電層位於側壁間隔物上，以及閘極位於閘極介電層上。形成圖案化層以露出主動閘極的選定的主動閘極。進行第一蝕刻以移除選定的主動閘極的閘極的露出部分。在第一蝕刻之後進行第二蝕刻，以移除選定的主動閘極的閘極介電層的露出部分。
在一些實施例中，側壁間隔物包括第一側壁間隔物位於虛置閘極上，以及第二側壁間隔物位於第一側壁間隔物上。
在一些實施例中，上述方法更包括形成閘極接點蓋以接觸虛置閘極的頂部。
在一些實施例中，閘極接點蓋包括無氟鎢。
在一些實施例中，上述方法更包括在移除選定的主動閘極的閘極的露出部分之前，移除閘極接點蓋。
在一些實施例中，第二蝕刻露出至少一鰭狀物之一者，且上述方 法更包括移除露出的至少一鰭狀物之一者的至少一部分。
在一些實施例中，第二蝕刻與第一蝕刻的蝕刻條件不同。
在一些實施例中，閘極介電層為高介電常數的介電層。
在一些實施例中，圖案化層包括非晶矽。
在一些實施例中，第一蝕刻對閘極的選擇性大於對側壁間隔物與閘極介電層的選擇性。
在一些實施例中，第一蝕刻採用鹼與氧化劑蝕刻。
在一些實施例中，第二蝕刻對閘極介電層的選擇性大於對側壁間隔物的選擇性。
在一些實施例中，第二蝕刻包括採用濕式硫酸蝕刻。
在一些實施例中，上述方法更包括形成隔離介電層於與至少一鰭狀物相鄰的多個凹陷中。
本發明另一實施例揭露半導體裝置的製作方法。形成至少一鰭狀物於基板上。形成多個虛置閘極於至少一鰭狀物上。形成側壁間隔物於虛置閘極上。磊晶形成源極與汲極區以接觸該少一鰭狀物，且源極與汲極區與虛置閘極橫向相鄰，其中形成源極與汲極區的步驟留下孔洞位於源極與汲極區之下並與虛置閘極相鄰。將虛置閘極置換成多個主動閘極，且主動閘極各自具有閘極介電層位於側壁間隔物上，以及閘極位於閘極介電層上。形成圖案化層以露出主動閘極的選定的主動閘極。進行蝕刻以移除選定的主動閘極的閘極的露出部分，並移除選定的主動閘極的閘極介電層，而實質上不蝕刻側壁間隔物。
在一些實施例中，側壁間隔物包括第一側壁間隔物位於虛置閘極上，以及第二側壁間隔物位於第一側壁間隔物上。
在一些實施例中，閘極介電層為高介電常數的介電層。
本發明又一實施例揭露半導體裝置的製作方法。形成至少一鰭狀物於基板上。形成多個虛置閘極於至少一鰭狀物上。形成側壁間隔物於虛置閘極上。磊晶形成多個源極與汲極區以接觸至少一鰭狀物，源極與汲極區與虛置閘極橫向相鄰，其中形成源極與汲極區的步驟留下孔洞位於源極與汲極區之下並與虛置閘極相鄰。將虛置閘極置換成多個主動閘極，且主動閘極各自具有閘極介電層位於側壁間隔物上，以及閘極位於閘極介電層上。形成圖案化層以露出主動閘極的選定的主動閘極。進行蝕刻以移除選定的主動閘極的閘極的露出部分，並移除選定的主動閘極的閘極介電層的露出部分，且不穿過選定的主動閘極的側壁間隔物而露出孔洞。
在一些實施例中，側壁間隔物包括第一側壁間隔物位於虛置閘極上，以及第二側壁間隔物位於第一側壁間隔物上。
在一些實施例中，閘極介電層為高介電常數的介電層。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126,128:步驟

Claims (10)

  1. 一種半導體裝置的製作方法，包括：形成至少一鰭狀物於一基板上；形成多個虛置閘極於該至少一鰭狀物上；形成一側壁間隔物於該些虛置閘極上；磊晶形成多個源極與汲極區以接觸該至少一鰭狀物，該些源極與汲極區與該些虛置閘極橫向相鄰，其中形成該些源極與汲極區的步驟留下一孔洞於該些源極與汲極區之下並與該些虛置閘極相鄰；將該些虛置閘極置換成多個主動閘極，且該些主動閘極各自具有一閘極介電層位於該側壁間隔物上，以及一閘極位於該閘極介電層上；形成一圖案化層以露出該些主動閘極的一選定的主動閘極；進行一第一蝕刻以移除該選定的主動閘極的該閘極的露出部分；以及在該第一蝕刻之後進行一第二蝕刻，以移除該選定的主動閘極的該閘極介電層的露出部分。
  2. 如請求項1之半導體裝置的製作方法，其中該側壁間隔物包括一第一側壁間隔物位於該些虛置閘極上，以及一第二側壁間隔物位於該第一側壁間隔物上。
  3. 如請求項1或2之半導體裝置的製作方法，更包括形成一閘極接點蓋以接觸該些虛置閘極的頂部。
  4. 如請求項3之半導體裝置的製作方法，其中該閘極接點蓋包括無氟鎢。
  5. 如請求項3之半導體裝置的製作方法，更包括在移除該選定的主 動閘極的該閘極的露出部分之前，移除該閘極接點蓋。
  6. 如請求項1或2之半導體裝置的製作方法，其中該第二蝕刻露出該至少一鰭狀物之一者，且製作方法更包括移除露出的該至少一鰭狀物之一者的至少一部分。
  7. 一種半導體裝置的製作方法，包括：形成至少一鰭狀物於一基板上；形成多個虛置閘極於該至少一鰭狀物上；形成一側壁間隔物於該些虛置閘極上；磊晶形成多個源極與汲極區以接觸該至少一鰭狀物，且該些源極與汲極區與該些虛置閘極橫向相鄰，其中形成該些源極與汲極區的步驟留下一孔洞位於該些源極與汲極區之下並與該些虛置閘極相鄰；將該些虛置閘極置換成多個主動閘極，且該些主動閘極各自具有一閘極介電層位於該側壁間隔物上，以及一閘極位於該閘極介電層上；形成一圖案化層以露出該些主動閘極的一選定的主動閘極；以及進行一蝕刻以移除該選定的主動閘極的該閘極的露出部分，並移除該選定的主動閘極的該閘極介電層，而實質上不蝕刻該側壁間隔物。
  8. 如請求項7之半導體裝置的製作方法，其中該側壁間隔物包括一第一側壁間隔物位於該些虛置閘極上，以及一第二側壁間隔物位於該第一側壁間隔物上。
  9. 一種半導體裝置的製作方法，包括：形成至少一鰭狀物於一基板上；形成多個虛置閘極於該至少一鰭狀物上； 形成一側壁間隔物於該些虛置閘極上；磊晶形成多個源極與汲極區以接觸該至少一鰭狀物，該些源極與汲極區與該些虛置閘極橫向相鄰，其中形成該些源極與汲極區的步驟留下一孔洞位於該些源極與汲極區之下並與該些虛置閘極相鄰；將該些虛置閘極置換成多個主動閘極，且該些主動閘極各自具有一閘極介電層位於該些側壁間隔物上，以及一閘極位於該閘極介電層上；形成一圖案化層以露出該些主動閘極的一選定的主動閘極；以及進行一蝕刻以移除該選定的主動閘極的該閘極的露出部分，並移除該選定的主動閘極的該閘極介電層的露出部分，且不穿過該選定的主動閘極的該側壁間隔物而露出該孔洞。
  10. 如請求項9之半導體裝置的製作方法，其中該側壁間隔物包括一第一側壁間隔物位於該些虛置閘極上，以及一第二側壁間隔物位於該第一側壁間隔物上。
TW111113229A 2021-07-22 2022-04-07 半導體裝置的製作方法 TWI807762B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/382,859 2021-07-22
US17/382,859 US20230027261A1 (en) 2021-07-22 2021-07-22 Semiconductor devices and methods of manufacturing thereof

Publications (2)

Publication Number Publication Date
TW202306034A TW202306034A (zh) 2023-02-01
TWI807762B true TWI807762B (zh) 2023-07-01

Family

ID=84117630

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111113229A TWI807762B (zh) 2021-07-22 2022-04-07 半導體裝置的製作方法

Country Status (3)

Country Link
US (1) US20230027261A1 (zh)
CN (1) CN115394716A (zh)
TW (1) TWI807762B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170018644A1 (en) * 2015-07-15 2017-01-19 Sung-dae Suk Semiconductor device and method of fabricating the same
US20180040699A1 (en) * 2016-08-05 2018-02-08 Samsung Electronics Co., Ltd. Method of fabricating semiconductor devices
US20200176585A1 (en) * 2018-11-29 2020-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Negative-Capacitance Field Effect Transistor
TW202034398A (zh) * 2019-03-11 2020-09-16 台灣積體電路製造股份有限公司 半導體元件的製造方法
TW202107546A (zh) * 2019-07-31 2021-02-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6656852B2 (en) * 2001-12-06 2003-12-02 Texas Instruments Incorporated Method for the selective removal of high-k dielectrics
US7078284B2 (en) * 2002-06-20 2006-07-18 Micron Technology, Inc. Method for forming a notched gate
US10163898B2 (en) * 2016-04-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US10978351B2 (en) * 2017-11-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure
US10790142B2 (en) * 2017-11-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Selective capping processes and structures formed thereby
US11502200B2 (en) * 2020-06-19 2022-11-15 Globalfoundries U.S. Inc. Transistor device having sidewall spacers contacting lower surfaces of an epitaxial semiconductor material
CN114068707A (zh) * 2020-07-31 2022-02-18 中芯国际集成电路制造(上海)有限公司 半导体结构的制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170018644A1 (en) * 2015-07-15 2017-01-19 Sung-dae Suk Semiconductor device and method of fabricating the same
US20180040699A1 (en) * 2016-08-05 2018-02-08 Samsung Electronics Co., Ltd. Method of fabricating semiconductor devices
US20200176585A1 (en) * 2018-11-29 2020-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Negative-Capacitance Field Effect Transistor
TW202034398A (zh) * 2019-03-11 2020-09-16 台灣積體電路製造股份有限公司 半導體元件的製造方法
TW202107546A (zh) * 2019-07-31 2021-02-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
CN115394716A (zh) 2022-11-25
TW202306034A (zh) 2023-02-01
US20230027261A1 (en) 2023-01-26

Similar Documents

Publication Publication Date Title
US10998313B2 (en) Source/drain regions in fin field effect transistors (finFETs) and methods of forming same
TWI780187B (zh) 半導體裝置的形成方法與包含ｐ型場效電晶體結構的半導體裝置
US11735594B2 (en) Integrated circuit structure and method with hybrid orientation for FinFET
US11532479B2 (en) Cut metal gate refill with void
US12009406B2 (en) FinFET device and method
TWI725557B (zh) 半導體裝置的製造方法
US11563106B2 (en) Formation method of isolation feature of semiconductor device structure
TWI801859B (zh) 半導體裝置及其形成方法
TW202230740A (zh) 半導體裝置
US12074071B2 (en) Source/drain structures and method of forming
TWI807762B (zh) 半導體裝置的製作方法
TW202305947A (zh) 半導體裝置
TW202303686A (zh) 半導體裝置
TW202141636A (zh) 半導體裝置的形成方法
TWI787817B (zh) 半導體元件的製造方法
KR102623749B1 (ko) 갭충전 구조물 및 그 제조 방법
TW202310064A (zh) 半導體裝置的製作方法
TW202310164A (zh) 半導體裝置的製作方法
US20240363443A1 (en) Source/Drain Structures and Method of Forming
US20230154762A1 (en) Semiconductor Device and Method of Forming the Same
TW202310404A (zh) 半導體裝置結構
TW202201643A (zh) 半導體裝置的製作方法
TW202310003A (zh) 半導體裝置的製作方法
TW202245137A (zh) 半導體裝置