TW202305947A - 半導體裝置 - Google Patents

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layer
gate
dielectric
fin
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朱熙甯
江國誠
王志豪
程冠倫
陳冠霖
潘冠廷
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台灣積體電路製造股份有限公司
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Abstract

裝置包括基板；第一半導體通道位於基板上；第二半導體通道位於基板上且橫向偏離第一半導體通道；以及第三半導體通道位於基板上並橫向偏離第二半導體通道。第一、第二、及第三閘極結構，分別位於第一、第二、及第三半導體通道上並分別橫向圍繞第一、第二、及第三半導體通道。第一非主動鰭狀物位於第一與第二閘極結構之間；以及第二非主動鰭狀物位於第二與第三閘極結構之間。橋導體層位於第一、第二、與第三閘極結構及第一與第二非主動鰭狀物上。介電插塞自第二非主動鰭狀物的上表面延伸穿過橋導體層至橋導體層的至少上表面。

Description

半導體裝置
本發明實施例通常關於半導體裝置，更特別關於場效電晶體如平面場效電晶體、三為鰭狀場效電晶體、或全繞式閘極裝置。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(比如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(比如採用的製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能與降低相關成本。尺寸縮小亦增加處理與製造積體電路的複雜度。
在至少一實施例中，半導體裝置包括基板；第一半導體通道，位於基板上；第二半導體通道，位於基板上且橫向偏離第一半導體通道；第三半導體通道，位於基板上並橫向偏離第二半導體通道；第一閘極結構，位於第一半導體通道上並橫向圍繞第一半導體通道；第二閘極結構，位於第二半導體通道上並橫向圍繞第二半導體通道；第三閘極結構，位於第三半導體通道上並橫向圍繞第三半導體通道；第一非主動鰭狀物，位於第一閘極結構與第二閘極結構之間；第二非主動鰭狀物，位於第二閘極結構與第三閘極結構之間；橋導體層，位於第一閘極結構、第二閘極結構、第三閘極結構、第一非主動鰭狀物、與第二非主動鰭狀物上；以及介電插塞，自第二非主動鰭狀物的上表面延伸穿過橋導體層至橋導體層的至少上表面。
在至少一些實施例中，半導體裝置包括：基板；第一電晶體，位於基板上且具有延伸於第一方向中的第一閘極結構；第二電晶體，位於基板上且具有延伸於第一方向中且對準第一閘極結構的第二閘極結構，且第二閘極結構與第一閘極結構電性隔離；隔離區，位於基板上且在第一方向中位於第一電晶體與第二電晶體之間；閘極隔離結構，接觸第一閘極結構、第二閘極結構、與隔離區。閘極隔離結構包括：第一部分，自隔離區的上表面延伸至第一閘極結構的上表面與第二閘極結構的上表面；以及第二部分，自第一部分的上表面延伸至高於第一閘極結構與第二閘極結構的上表面的高度。
在至少一實施例中，半導體裝置的形成方法包括形成第一鰭狀物堆疊與第二鰭狀物堆疊；以自對準製程形成非主動鰭狀物於第一鰭狀物堆疊與第二鰭狀物堆疊之間的第一開口中；形成第一閘極結構於第一鰭狀物堆疊上，並形成第二閘極結構於第二鰭狀物堆疊上，其中非主動鰭狀物隔離第一閘極結構與第二閘極結構；在形成第一閘極結構與第二閘極結構之後，形成介電插塞於非主動鰭狀物上；以及形成橋導體層於第一閘極結構與第二閘極結構上，其中橋導體層延伸的垂直高度低於介電插塞的上表面。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
相對程度的用語如「大約」、「實質上」、或類似用語，應解釋成本技術領域中具有通常知識者依據的目前技術規範。一般而言，用語「實質上」比用語「大約」的容許範圍更窄。舉例來說，「大約 100 個單位」的厚度將包括更大範圍如70 個單位到 130 個單位(+/- 30%)，而「實質上 100 個單位」的厚度將包括更小的範圍如，95 個單位到 105 個單位 (+/- 5%)。 同樣，此類容許範圍(+/- 30%、+/- 5%、或類似範圍)可能取決於製程及/或設備，並且不應解釋為大於或小於本技術領域中具有通常知識者所承認的技術規範，除了相對用語「大約」在類似說明中不如「實質上」那樣嚴格。
本發明實施例通常關於半導體裝置，更特別關於場效電晶體如平面場效電晶體、三為鰭狀場效電晶體、或全繞式閘極裝置。在進階的技術節點中，閘極隔離結構(切割金屬閘極結構)以及相鄰半導體鰭狀物之間的空間(與重疊及關鍵尺寸相關)的布局限制，將侷限單位高度的尺寸縮小。此處所述的閘極隔離結構可採用自對準的製作製程以改善空間限制。
可由任何合適方法圖案化全繞式閘極電晶體結構。舉例來說，可採用一或多到光微影製程圖案化結構，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。舉例來說，一實施例形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。採用自對準製程以沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，而保留的間隔物之後可用於圖案化全繞式閘極裝置的結構。
圖1A至1H係本發明實施例中，積體電路裝置10的一部分的上視圖與剖視圖，其中積體電路裝置10包括全繞式閘極裝置20A至20E。圖1A、1C、1E、及1G係含有全繞式閘極裝置20A至20E的積體電路裝置10的部分上視圖。為了簡化圖式，在圖1A、1C、1E、及1G的上視圖中省略這些結構。在一些實施例中，全繞式閘極裝置20A至20E可包括至少一n型場效電晶體或p型場效電晶體。積體電路裝置如積體電路裝置10通常包括不同臨界電壓的電晶體，端視其於積體電路裝置中的功能而定。舉例來說，輸入/輸出電晶體通常具有最高的臨界電壓，核心邏輯電晶體通常具有最低的臨界電壓，而其他功能的電晶體如靜態隨機存取記憶體電晶體的臨界電壓在輸入/輸出電晶體與核心邏輯電晶體的臨界電壓之間。積體電路裝置10中的一些電路區塊包括兩種或更多種不同臨界電壓的兩個或更多個n型場效電晶體及/或p型場效電晶體。
全繞式閘極裝置20A至20E形成於基板110之上及/或之中，且通常包含閘極結構200A至200E以跨過自隔離結構361至364凸起且隔有隔離結構361至364的半導體鰭狀物321至325之上的半導體通道(可改視作奈米結構)。通道標示為22AX至22CX，其中X為1至5的整數，以分別對應五個電晶體如全繞式閘極裝置20A至20E。閘極結構200A至200E各自控制流經通道22A1至22C5的電流。
在許多積體電路裝置中，兩個或更多個相鄰的全繞式閘極裝置的閘極結構之間較佳具有電性連接。在一般製程中，閘極結構的材料層形成於大量的相鄰半導體鰭狀物上，且在形成材料層之前或之後形成隔離結構以切割材料層，並使材料層的這些部分彼此隔離。材料層的每一部分可為一或多個閘極結構以對應一或多個全繞式閘極裝置。為了說明目的，圖1A至1H所示的設置中，兩個閘極隔離結構99隔離五個閘極結構200A至200E，因此電性連接閘極結構200B及200C，電性連接閘極結構200D及200E，且閘極結構200A、閘極結構200B及200C、與閘極結構200D及200E彼此電性隔離。閘極隔離結構99可改視作介電插塞。橋導體層204亦可達到電性連接，且可覆蓋閘極結構200A至200E。閘極隔離結構99延伸穿過橋導體層204以及介電蓋層270與黏著層260(其亦覆蓋閘極結構200A至200E)。閘極隔離結構99更接觸非主動區塊92的非主動鰭狀物蓋97或非主動鰭狀結構94。非主動鰭狀結構94與非主動區塊92自閘極結構200A至200E的上表面延伸至隔離結構361至364，使閘極結構200A至200E可彼此橫向隔離，比如以非主動鰭狀結構94之一者橫向隔離閘極結構200B與閘極結構200C。在一些實施例中，非主動鰭狀結構94延伸高於通道22A1、22A2、22A3、22A4、及22A5的上表面約5 nm至約25 nm。
本發明多種實施例在形成閘極結構200A至200E之前以自對準製程形成非主動鰭狀結構94，且在形成閘極結構200A至200E之後以另一自對準製程形成閘極隔離結構99。如此一來，相鄰的全繞式閘極裝置如全繞式閘極裝置200B及200C之間的物理分隔，與其他閘極隔離製程相比可縮小至少5%。非主動鰭狀結構94與非主動區塊92的其他內容將搭配圖1E至1H說明如下。
圖1C至1D係圖1D中的積體電路裝置10沿著X-Z平面的剖視圖，其中X方向為水平方向，而Z方向為垂直方向。圖1D的剖視圖顯示全繞式閘極裝置20A至20E的單一全繞式閘極裝置20B以簡化圖式，而相關說明可通用於其他全繞式閘極裝置20A及20C至20E。通道22A2至22C2橫向鄰接源極/汲極結構82，且閘極結構200B覆蓋並圍繞通道22A2至22C2。閘極結構200B可依據施加至閘極結構200B與源極/汲極結構82的電壓，控制自源極/汲極結構82穿過通道22A2至22C2到另一源極/汲極結構82的電流。
在一些實施例中，鰭狀物322包括矽。在一些實施例中，全繞式閘極裝置20B為n型場效電晶體，其源極/汲極結構82包括磷化矽。在一些實施例中，全繞式閘極裝置20B為p型場效電晶體，其源極/汲極結構82包括矽鍺。
通道22A2至22C2各自包括半導體材料如矽或矽化合物(其尺寸為幾奈米)，且各自具有伸長的形狀並延伸於X方向中。在一些實施例中，通道22A2至22C2各自具有奈米線狀、奈米片狀、奈米管狀、或其他合適的奈米尺寸形狀。通道22A2至22C2的剖面輪廓可為矩形、圓形、方向、橢圓形、六角形、或上述之組合。
在一些實施例中，通道22A2至22C2的長度(在X方向中)可彼此不同，因為錐形的鰭狀物蝕刻製程。在一些實施例中，通道22A1的長度可小於通道22B1的長度，而通道22B1的長度可小於通道22C1的長度。由於擴展通道22A2至22C2之間的空間(在Z方向中)以增加閘極結構的製作製程容許範圍所用的通道修整製程，通道22A2至22C2可各自具有不一致的厚度。舉例來說，每一通道22A2至22C2的中間部分可比兩端部分薄。此形狀可一起視作狗骨頭狀。
在一些實施例中，通道22A至22C2之間的空間(比如通道22B2與通道22A2之間，或通道22B2與通道22C2之間)可介於約8 nm至約12 nm之間。在一些實施例中，通道22A2至22C2各自的厚度(在Z方向中)介於約5 nm至約8 nm之間。在一些實施例中，通道22A2至22C2各自的寬度(在Y方向中，垂直於X-Z平面且未圖示於圖1D)為至少約8 nm。
閘極結構200B位於通道22A2至22C2之上與之間。在一些實施例中，閘極結構200B位於通道22A2至22C2之上與之間，而通道22A2至22C2為n型裝置所用的矽通道或p型裝置所用的矽鍺通道。在一些實施例中，閘極結構200B包括界面層210、一或多個閘極介電層600、一或多個功函數金屬層900、與金屬填充層290。
界面層210如通道22A2至22C2的材料的氧化物，可形成於通道22A2至22C2的露出區域與鰭狀物322的上表面上。界面層210可促進閘極介電層600與通道22A2至22C2的黏著性。在一些實施例中，界面層210的厚度為約5 Å至約50 Å。在一些實施例中，界面層210的厚度為約10 Å。界面層210過薄則可能存在空洞或黏著性不足。界面層210過厚則消耗閘極填充的容許範圍，其有關於調整臨界電壓與電阻如上述。在一些實施例中，界面層210摻雜偶極摻質如鑭以調整臨界電壓。
在一些實施例中，閘極介電層600包括至少一高介電常數的閘極介電材料，其可視作介電常數大於氧化矽的介電常數(約3.9)的介電材料。例示性的高介電常數的介電材料包括氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鉭、或上述之組合。在一些實施例中，閘極介電層600的厚度為約5 Å至約100 Å。
在一些實施例中，閘極介電層600可包括摻質，比如自氧化鑭、氧化鎂、氧化釔、氧化鈦、氧化鋁、氧化鈮、或類似物驅入高介電常數的閘極介電層中的金屬離子，或自氧化硼驅入的硼離子。上述離子的濃度可達調整臨界電壓的效果。在一例中，對n型電晶體裝置而言，較高濃度的鑭離子比較低濃度的鑭離子或無鑭離子更能降低臨界電壓。對p型裝置而言，上述現象相反。在一些實施例中，這些電晶體裝置(如n型輸入/輸出電晶體)的閘極介電層600不含其他電晶體裝置(比如n型核心邏輯電晶體或p型輸入/輸出電晶體)中存在的摻質。舉例來說，n型輸入/輸出電晶體需要較高的臨界電壓，因此輸入/輸出電晶體的高介電常數的介電層較佳不含鑭離子，因鑭離子會降低臨界電壓。
在一些實施例中，閘極結構200B更包括一或多個功函數金屬層，其可一起視作功函數金屬層900。在全繞式閘極裝置20B設置為n型場效電晶體時，其功函數金屬層900可包含至少一n型功函數金屬層、原位蓋層、與氧阻擋層。在一些實施例中，n型功函數金屬層可為或包括n型金屬材料，比如碳化鈦鋁、鈦鋁、碳化鉭鋁、鉭鋁、或類似物。原位蓋層形成於n型功函數金屬層上，且可包含氮化鈦、氮化鈦矽、氮化鉭、或另一合適材料。氧阻擋層形成於原位蓋層上，以避免氧擴散至n型功函數金屬層中。氧擴散會造成臨界電壓產生不想要的偏移。氧阻擋層的組成可為介電材料，其可阻止氧穿透至n型功函數金屬層，且可保護n型功函數金屬層免於進一步氧化。氧阻擋層可包含矽、鍺、矽鍺、或另一合適材料的氧化物。在一些實施例中，功函數金屬層900可比所述內容含有更多或更少的層狀物。
功函數金屬層900可進一步包括一或多個阻障層如金屬氮化物(比如氮化鈦、氮化鎢、氮化鉬、氮化鉭、或類似物)。一或多個阻障層各自的厚度為約5 Å至約20 Å。包含一或多個阻障層可提供額外的臨界電壓調整彈性。一般而言，額外的阻障層各自增加臨界電壓。如此一來，對n型場效電晶體而言，較高臨界電壓裝置(如輸入/輸出電晶體裝置)可具有至少一個額外阻障層或超過兩個額外阻障層，而較低臨界電壓裝置(如核心邏輯電晶體裝置)可具有較少額外阻障層或不具有額外阻障層。對p型場效電晶體而言，較高臨界電壓裝置(如輸入/輸出電晶體裝置)可具有較少額外阻障層或不具有額外阻障層，而較低臨界電壓裝置(如核心邏輯電晶體裝置)可具有至少一個額外阻障層或超過兩個額外阻障層。在下述內容中，以絕對值說明臨界電壓。在一例中，n型場效電晶體的輸入/輸出電晶體與p型場效電晶體的輸入/輸出電晶體可具有類似的臨界電壓絕對值但相反的極性，比如n型場效電晶體輸入/輸出電晶體所用的+1 V與p型場效電晶體的輸入/輸出電晶體所用的-1 V。如此一來，由於額外阻障層各自增加臨界電壓的絕對值(如0.1 V/層)，增加額外阻障層將增加n型場效電晶體的臨界電壓並降低p型場效電晶體的臨界電壓。
閘極結構200B亦包括金屬填充層290。金屬填充層290可包括導電材料如鎢、鈷、釕、銥、鉬、銅、鋁、或上述之組合。在通道22A2至22C2之間，一或多個功函數金屬層900可圍繞金屬填充層290，而閘極介電層600可圍繞功函數金屬層900 (在剖視圖中)。閘極結構200B亦可包含黏著層，其形成於一或多個功函數金屬層900與金屬填充層290之間以增加黏著力。黏著層未圖示於圖1A至1H以簡化圖式。
全繞式閘極裝置20A至20E亦包括閘極間隔物41與內側間隔物74位於閘極介電層600與界面層210的側壁上。內側間隔物74亦位於通道22A2至22C2之間。閘極間隔物41與內側間隔物74可包含介電材料如低介電常數的介電材料(比如碳氮氧化矽、氮氧化矽、氮化矽、或碳氧化矽)。
全繞式閘極裝置20A至20E可進一步包括源極/汲極接點120 (如圖1F及1H所示)，其可形成於源極/汲極結構82上。源極/汲極接點120可包含導電材料如鎢、鈷、釕、銥、鉬、銅、鋁、或上述之組合。阻障層(未圖示)如氮化矽或氮化鈦可圍繞源極/汲極接點120，以幫助避免或降低自源極/汲極接點120擴散材料及/或擴散材料至源極/汲極接點120中。矽化物層亦可形成於源極/汲極結構82與源極/汲極接點120之間，以降低源極/汲極接點電組。矽化物層可含金屬矽化物材料如一些實施例的鈷矽化物，或一些其他實施例的鈦矽化物。
全繞式閘極裝置20A至20E更包括層間介電層130。層間介電層130提供電性隔離於全繞式閘極裝置20A至20E的上述多種構件之間，比如閘極結構200B與源極/汲極接點120之間。在形成層間介電層130之前可形成蝕刻停止層131，其可橫向地位於層間介電層130與閘極間隔物41之間並垂直地位於層間介電層130與源極/汲極結構82之間。
圖1F及1H分別為沿著圖1E及1G所示的剖線F-F'及H-H'的剖視圖。圖1F及1H所示的剖視圖垂直於半導體鰭狀物321至325並平行於閘極結構200A至200E，且沿著源極/汲極結構82。介電隔離結構48鄰接非主動鰭狀結構94與非主動區塊92。如圖1F所示的一些實施例，介電隔離結構48各自包括間隔物層42與襯墊介電層43。在一些實施例中，間隔物層42可為或包括多晶矽或低介電常數的介電層如氮化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、或類似物。在一些實施例中，襯墊介電層43為高介電常數的介電層，其包括氧化鉿、氧化鋯、氧化鉿鋁、氧化鉿矽、氧化鋁、或類似物。在一些實施例中，非主動鰭狀結構94亦包括低介電常數的介電材料如氮化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、或類似物。在一些實施例中，介電隔離結構48各自的寬度W1為約2 nm至約13 nm。
如圖1H所示的一些實施例，介電隔離結構48各自包括襯墊介電層43與填充介電層46。在一些實施例中，襯墊介電層43為高介電常數的介電層，其包括氧化鉿、氧化鋯、氧化鉿鋁、氧化鉿矽、氧化鋁、或類似物。在一些實施例中，填充介電層46為低介電常數的介電層，其包括氮化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、或類似物。一般而言，兩種設置(圖1F及1H)包括襯墊介電層43，其為高介電常數的介電層以用於結構穩定性與增進抗擴散性。然而為了降低寄生電容，介電隔離結構48更包括間隔物層42或第三介電層如填充介電層46，其為低介電常數的介電層。由於圖2至22C與圖24A至27所示的全繞式閘極裝置20A至20E所用的製作製程不同，兩種設置之間的高介電常數與低介電常數的介電層的相對形狀與位置不同。具體而言，圖11至13顯示的製程步驟與圖1F的介電隔離結構48的形成方法相關，而圖24A至25顯示的製程步驟與圖1H的介電隔離結構48的形成方法相關。
製作全繞式閘極裝置的額外細節，可參考美國專利號10164012(發明名稱為半導體裝置與其製造方法，獲證日為2018/12/25)以及美國專利號10361278 (發明名稱為製造半導體裝置的方法與半導體裝置，獲證日為2019/7/23)。
圖29顯示本發明一或多個實施例中，自工件形成積體電路裝置或其部分的方法1000的流程圖。方法1000僅為舉例，而非侷限本發明實施例至方法1000實際記載的內容。在方法1000之前、之中、與之後可提供額外步驟，且方法的額外實施例可置換、省略、或調換一些所述步驟。此處不詳述所有步驟以簡化說明。方法1000將搭配工件於方法1000的不同製作階段的部分透視圖及/或剖視圖(如圖2至28所示)說明如下。為了避免疑問，圖式中的X方向垂直於Y方向，且Z方向垂直於X方向與Y方向。值得注意的是，由於工件將製作成半導體裝置，工件亦可依內容需求而視作半導體裝置。
在圖2中，提供基板110。基板110可為半導體基板如半導體基體或類似物，其可摻雜(如摻雜p型或n型摻質)或未摻雜。基板110的半導體材料可包含矽、鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、或上述之組合。亦可採用其他基板如單層基板、多層基板、或組成漸變基板。
在圖2中，多層堆疊25 (或晶格)形成於基板110上，其包括交錯的第一半導體層21A至21C (一起視作第一半導體層21)與第二半導體層23A至23C (一起視作第二半導體層23)。在一些實施例中，第一半導體層21的組成可為適用於n型奈米場效電晶體的第一半導體材料，比如矽、碳化矽、或類似物。第二半導體層23的組成可為適用於p型奈米場效電晶體的第二半導體材料，比如矽鍺或類似物。多層堆疊25的每一層的磊晶成長製程可採用化學氣相沉積、原子層沉積、氣相磊晶、分子束磊晶、或類似製程。如圖3所示，氧化物層28與硬遮罩層29形成於頂部的第一半導體層21A上。在一些實施例中，氧化物層28為墊氧化物層，且硬遮罩層29可包含矽。
圖式中的第一半導體層21與第二半導體層23各自為三層。在一些實施例中，多層堆疊25可包含一層、兩層、四層、或更多層的第一半導體層21與一層、兩層、四層、或更多層的第二半導體層23。雖然圖式中的多層堆疊25其最底層為第二半導體層23C，但一些實施例中的多層堆疊25的最底層可為第一半導體層21。
由於第一半導體材料與第二半導體材料之間的高蝕刻選擇性，可移除第二半導體材料的第二半導體層23，而不明顯移除第一半導體材料的第一半導體層21，使第一半導體層21之後可圖案化以形成奈米場效電晶體的通道區。在一些實施例中，移除第一半導體層21並圖案化第二半導體層以形成通道區。高蝕刻選擇性可移除第一半導體材料的第一半導體層21，而不明顯移除第二半導體材料的第二半導體層23，因此可圖案化第二半導體層23以形成奈米場效電晶體的通道區。
圖3顯示鰭狀物321至325形成於基板110中，而奈米結構22及24形成於多層堆疊25中，如圖29的步驟1100所示。在一些實施例中，奈米結構22及24與鰭狀物321至325的形成方法可為蝕刻溝槽於多層堆疊25與基板110中。蝕刻可為任何可接受的蝕刻製程，比如反應性離子蝕刻、中性束蝕刻、類似製成、或上述之組合。蝕刻可為非等向。奈米結構22如通道22A1至22C可由第一半導體層21形成，而奈米結構24可由第二半導體層23形成。相鄰鰭狀物321至325與奈米結構22及24之間在Y方向中的距離可為約18 nm至約100 nm。
鰭狀物321至325與奈米結構22及24的圖案化方法可為任何合適方法。舉例來說，可採用一或多道光微影製程形成鰭狀物321至325與奈米結構22及24，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。以多重圖案化製程為例，可形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。可採用自對準製程以沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，而保留的間隔物之後可用於圖案化鰭狀物321至325。在一些實施例中，可由光微影製程圖案化硬遮罩層29，接著以蝕刻製程轉移圖案以形成鰭狀物321至325與奈米結構22及24。鰭狀物321至325與其上方的奈米結構22及24可一起視作鰭狀物堆疊。鰭狀物堆疊26包括鰭狀物321、奈米結構如通道22A1、22B1、及22C1、與奈米結構24，如圖3中的虛線所示。圖3顯示五個鰭狀物堆疊26，但亦可採用圖案化製程以形成較多或較少的鰭狀物堆疊。
圖3所示的鰭狀物321至325具有垂直的平直側壁。在一些實施例中，側壁實質上垂直(非錐形)，使鰭狀物321至325與奈米結構22及24的寬度實質上類似，且奈米結構22及24各自為矩形。在一些實施例中，鰭狀物321至325具有錐形側壁，使鰭狀物321至325及/或奈米結構22及24各自的寬度在朝基板110的方向中持續增加。在這些實施例中，奈米結構22及24可各自具有不同的寬度且為梯形。
在圖4中，隔離結構361至364可為淺溝槽隔離區，其可與鰭狀物321至325相鄰並位於鰭狀物321至325之間。隔離結構361至364的形成方法可為沉積絕緣材料於基板110、鰭狀物321至325、與奈米結構22及24之上，以及相鄰的鰭狀物321至325與奈米結構22及24之間。絕緣材料可為氧化物如氧化矽、氮化物、類似物、或上述之組合，且其形成方法可為高密度電漿化學氣相沉積、可流動的化學氣相沉積、類似方法、或上述之組合。在一些實施例中，可先沿著基板110、鰭狀物321至325、與奈米結構22及24的表面形成襯墊層(未圖示)。之後可形成上述的填充材料於襯墊層上。
對絕緣材料進行移除製程如化學機械研磨、回蝕刻製程、上述之組合、或類似製程，以移除奈米結構22及24上的多餘絕緣材料。在一些實施例中，完成移除製程之後，可露出奈米結構22及24的上表面，且奈米結構22及24的上表面可與絕緣材料齊平。在圖4所示的一些實施例中，移除製程之後可保留硬遮罩層29與氧化物層28於奈米結構22上。
接著可使絕緣材料凹陷以形成隔離結構361至364。在凹陷之後，奈米結構22及24與鰭狀物321至325的上側部分可自相鄰的隔離結構361至364之間凸起。隔離結構361至364的上表面可為平坦(如圖示)、凸出、凹入、或上述之組合。在一些實施例中，使隔離結構361至364凹陷的方法可為可接受的蝕刻製程，比如採用稀氫氟酸的氧化物移除製程，其對絕緣材料具有選擇性，且鰭狀物32與奈米結構22及24維持實質上不變。
圖2至4所示的一實施例中，形成鰭狀物321至325與奈米結構22及24 (如最後蝕刻的製程)。在一些實施例中，鰭狀物321至325及/或奈米結構22及24可磊晶成長於介電層中的溝槽中(如蝕刻優先的製程)。磊晶結構可包括交錯的上述半導體材料，比如第一半導體材料與第二半導體材料。
如圖4所示，可形成合適的井區(未圖示)於鰭狀物321至325、奈米結構22及24、及/或隔離結構361至364中。採用遮罩，以對基板110的p型區進行n型雜質佈植，並對基板110的n型區進行p型雜質佈植。例示性的n型雜質可包含磷、砷、銻、或類似物。例示性的p型雜質可包含硼、氟化硼、銦、或類似物。在佈植之後可進行退火，以修復佈植損傷並活化p型及/或n型雜質。在一些實施例中，可在磊晶成長鰭狀物321至325與奈米結構22及24時進行原位摻雜，以省略分開的佈植步驟。不過原位摻雜與佈植摻雜可搭配使用。
在圖5中，覆層50形成於奈米結構22及24、鰭狀物321至325的上側部分、與隔離結構361至364的周邊部分之上與周圍。覆層50的組成可為半導體材料(比如基板110所用的半導體材料選擇之一)，其成長的製程可為氣相磊晶或分子束磊晶，且其沉積的製程可為化學氣相沉積、原子層沉積、或類似製程。在一些實施例中，覆層50包括矽鍺。在沉積覆層50的材料之後，可進行非等向蝕刻以露出隔離結構361至365。一般而言，覆層50為暫時結構，在形成閘極結構200A至200E之前可移除覆層50與奈米結構24，且覆層50與奈米結構24可包括相同材料。
圖6至8顯示非主動鰭狀結構94與非主動區塊92的形成方法，如圖29的步驟1200所示。在圖6中，非主動鰭狀結構94與非主動區塊92所用的介電層90，形成於覆層50之間與隔離結構361至365之上。介電層90的組成可為低介電常數的介電材料(如非主動鰭狀結構94的介電材料選擇之一)。介電層90的厚度可為約6 nm至約30 nm。如圖6所示，可採用覆層50進行自對準製程，以形成介電層90於隔離結構362至364上。自對準製程可使個別鰭狀物322至325之間的空間，比採用一般製程沉積介電層90以形成非主動鰭狀結構94所得的空間更緊密。一般製程在形成與蝕刻閘極結構200A至200E之後，可沉積介電層90。由於製程限制(特別是層疊與對準規則的限制)，蝕刻閘極結構200A至200E的製程(有時可是做切割閘極製程)需要較大的空間於鰭狀物321至325之間，以避免蝕刻太靠近蝕刻所形成的開口兩側的奈米結構22。藉由沉積介電層90於奈米結構22及24的側壁上的覆層50的垂直部分之間的開口中，不只確保對準還可減少空間，使面積較小的電路功能區塊的設計與製作具有相同或更好的效能。
在圖7中，氧化物層95形成於隔離結構361之上，以及隔離結構361上的介電層90的部分之上表面之上與側壁之間。在一些實施例中，氧化物層95包括氧化矽。
在圖8中，進行移除製程使覆層50、介電層90、與氧化物層95的多餘材料凹陷至與硬遮罩層29的上表面實質上共平面。在一些實施例中，移除製程可為化學機械研磨製程，其可形成非主動鰭狀結構94與非主動區塊92的介電襯墊層93與氧化物層95。在一些實施例中，使氧化物層95進一步凹陷至低於介電層90與覆層50的上表面，且非主動鰭狀物蓋97形成於介電層90的側壁之間的氧化物層95上。在一些實施例中，非主動鰭狀物蓋97包括低介電常數的介電材料。在一些實施例中，非主動鰭狀物蓋97與介電襯墊層93包括相同材料。在一些實施例中，氧化物層95的材料不同於介電襯墊層93的材料與非主動鰭狀物蓋97的材料。
圖9係一些實施例中，形成積體電路裝置10的中間階段的透視圖。在形成非主動鰭狀物蓋97之後，可形成虛置閘極結構40於鰭狀物321至325及/或奈米結構22及24上。圖9顯示單一的虛置閘極結構40，但可同時形成實質上平行於虛置閘極結構40的許多其他虛置閘極結構40。在形成虛置閘極結構40時，虛置閘極層45形成於鰭狀物321至325及/或奈米結構22及24上。虛置閘極層45的材料組成對隔離結構361至364具有高蝕刻選擇性。虛置閘極層45可為導電材料、半導體、或非導電材料，且其可為非晶矽、多晶矽、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物、或金屬。虛置閘極層45的沉積方法可為物理氣相沉積、化學氣相沉積、濺鍍沉積、或其他技術以用於沉積選定材料。遮罩層47形成於虛置閘極層45上，且可包含氮化矽、氮氧化矽、或類似物。一些實施例在形成虛置閘極層45之前，形成閘極介電層44於虛置閘極層45與鰭狀物321至325 (及/或奈米結構22及24)之間。
在圖10中，進行多重移除製程以移除硬遮罩層29、氧化物層28、非主動鰭狀結構94、介電襯墊層93、非主動鰭狀物蓋97、與覆層50的露出部分，而移除製程採用虛置閘極結構40作為遮罩。採用可接受的蝕刻製程修整覆層50，比如對覆層50具有選擇性的蝕刻製程，其選擇性蝕刻覆層50的材料的速率大於蝕刻奈米結構如通道22A1至22C5、奈米結構24、與非主動鰭狀結構94的材料的速率。凹陷及修整步驟可移除一些奈米結構24。
圖11至13顯示形成介電隔離結構48以鄰接非主動鰭狀結構94與非主動區塊92，如圖29的步驟1300所示。在圖11中，間隔物層42亦可視作間隔物層，其形成於遮罩層47的側壁、虛置閘極層45、閘極介電層44、硬遮罩層29、氧化物層28、奈米結構22及24、非主動鰭狀結構94、非主動區塊92、與隔離結構361至364上，且其形成方法可為順應性沉積製程。間隔物層42的組成可為絕緣材料如氮化矽、氧化矽、碳氮化矽、氮氧化矽、碳氮氧化矽、或類似物。
在圖12中，襯墊介電層43形成於間隔物層42的相鄰側壁之間的空間中。襯墊介電層43包括高介電常數的介電材料，其可視作介電常數大於氧化矽的介電常數(約3.9)的介電材料。例示性的高介電常數的介電材料包括氧化鉿、氧化鉿矽、但氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鉭、或上述之組合。襯墊介電層43填入空間，使襯墊介電層43的上表面與奈米結構22及24與非主動鰭狀結構94上的間隔物層42的上表面實質上共平面。在一些實施例中，襯墊介電層43的形成方法為沉積製程如化學氣相沉積、原子層沉積、或另一合適製程。沉積製程之後可為蝕刻製程如等向蝕刻製程，以移除空間之外的襯墊介電層43的多餘材料，比如間隔物層42的上側側壁與上側表面上的襯墊介電層43。
在圖13中，形成第二間隔物層49於遮罩層47、虛置閘極層45、閘極介電層44、硬遮罩層29、氧化物層28、奈米結構22及24、非主動鰭狀結構94、非主動區塊92、襯墊介電層43、與隔離結構361至364之上，且形成方法可為順應性的沉積製程。第二間隔物層49可為或包括絕緣材料如氮化矽、氧化矽、碳氮化矽、氮氧化矽、碳氮氧化矽、或類似物。在一些實施例中，第二間隔物層49與間隔物層42的組成為相同材料。在一些實施例中，間隔物層42與第二間隔物層49可為或包括多晶矽。
在沉積第二間隔物層49之後，可移除第二間隔物層49的水平表面(如X-Y平面)，接著進行一或多道蝕刻製程以蝕刻虛置閘極結構40、間隔物層42、與第二間隔物層49未覆蓋的鰭狀物321至325及/或奈米結構22及24的凸出部分，最後形成圖示的結構。蝕刻可為非等向，因此保護且不蝕刻直接位於虛置閘極結構40與閘極間隔物41之下的鰭狀物321至325的部分。在一些實施例中，凹陷的鰭狀物321至325的上表面可與隔離結構361至364的上表面實質上共平面，或稍微低於隔離結構361至364的上表面，如圖所示。
可進行後續蝕刻製程，使介電隔離結構48、非主動鰭狀結構94、間隔物層42、襯墊介電層43、與非主動區塊92凹陷。後續蝕刻製程可完全移除非主動鰭狀物蓋97的露出部分。後續蝕刻製程亦可使氧化物層95與介電襯墊層93的露出部分凹陷。
圖14顯示內側間隔物74的形成方法。進行選擇性蝕刻製程使奈米結構24其露出的末端部分凹陷，且實質上不攻擊奈米結構22。在選擇性蝕刻製程之後，可形成凹陷於奈米結構中，其位於移除的末端部分原本的位置。接著形成內側間隔物層以填入奈米結構22之間的凹陷，而凹陷的形成方法為之前的選擇性蝕刻製程。內側間隔物層可為合適的介電材料，比如碳氮化矽、碳氮氧化矽、或類似物，且其形成方法可為合適的沉積方法如物理氣相沉積、化學氣相沉積、原子層沉積、或類似方法。可進行蝕刻製程如非等向蝕刻製程，以移除奈米結構24中的凹陷之外的內側間隔物層的部分。內側間隔物層的保留部分(如奈米結構24中的凹陷內的部分)可形成內側間隔物74。最終結構如圖14所示。
圖15顯示源極/汲極結構82形成於介電隔離結構48之間，如圖29的步驟1400所示。在所述實施例中，源極/汲極結構82可自磊晶材料磊晶成長。在一些實施例中，由於非主動鰭狀結構94之間的空間因含有介電隔離結構48而減少，源極/汲極結構82實質上不橫向成長。在一些實施例中，源極/汲極結構82可施加應力於個別的通道22A1至22C5中以改善效能。源極/汲極結構82可使虛置閘極結構40各自位於個別的相鄰成對的源極/汲極結構82之間。在一些實施例中，間隔物層42、第二間隔物層49、及內側間隔物74可使源極/汲極結構82與虛置閘極層45隔有合適的橫向距離，以避免源極/汲極結構82電性橋接至最終裝置中後續形成的閘極。
源極/汲極結構82可包含任何可接受的材料，比如適用於n型或p型裝置的材料。在一些實施例中，對n型裝置而言，源極/汲極結構82包括的材料可施加拉伸應力於通道區中，比如矽、碳化矽、碳磷化矽、磷化矽、或類似物。在特定實施例形成p型裝置時，源極/汲極結構82包括的材料可施加壓縮應力於通道區中，比如矽鍺、硼化矽鍺、鍺、鍺錫、或類似物。源極/汲極結構82的表面可自鰭狀物的個別表面隆起，且可具有晶面。在一些實施例中，相鄰的源極/汲極結構82可合併以形成單一的源極/汲極結構82以與兩個相鄰的鰭狀物321至325相鄰。
將摻質佈植至源極/汲極結構82之後進行退火。源極/汲極區的雜質濃度可介於約10 19cm -3至約10 21cm -3之間。源極/汲極結構82所用的n型雜質及/或p型雜質可為任何前述雜質。在一些實施例中，可在成長時原位摻雜源極/汲極結構82。接著可形成接點蝕刻停止層與層間介電層(未圖示以簡化圖式)，以覆蓋虛置閘極結構40與源極/汲極結構82。
在圖16中，移除奈米結構24、遮罩層47、與虛置閘極層45以釋放鰭狀物的通道22A1至22C5，如圖29的步驟1500所示。在釋放步驟之前可進行平坦化製程如化學機械研磨，使虛置閘極層45與閘極間隔物41的上表面齊平。平坦化製程亦可移除虛置閘極層45上的遮罩層47，以及沿著遮罩層47的側壁的閘極間隔物41的部分。綜上所述，露出虛置閘極層45的上表面。
接著由蝕刻製程移除虛置閘極層45，以形成凹陷。在一些實施例中，可由非等向乾蝕刻製程移除虛置閘極層45。舉例來說，蝕刻製程可包括乾蝕刻製程，其採用反應氣體以選擇性蝕刻虛置閘極層45而不蝕刻閘極間隔物41。閘極介電層44若存在，則可在蝕刻虛置閘極層45時作為蝕刻停止層。在移除虛置閘極層45之後，可移除閘極介電層44。
移除奈米結構24以釋放奈米結構22。在移除奈米結構24之後，奈米結構22可形成水平延伸(比如平行於基板110的主要上表面)的多個奈米片。奈米片可一起視作全繞式閘極裝置20A至20E的通道如奈米結構22。
在一些實施例中，可由選擇性蝕刻製程移除奈米結構24，其採用的蝕刻劑對奈米結構24的材料具有選擇性，因此可移除奈米結構24而實質上不攻擊奈米結構22。在一些實施例中，蝕刻至成為等向蝕刻製程，其可採用蝕刻氣體且可視情況採用載氣。蝕刻氣體可包括氟氣或氫氟酸，而載氣可為惰氣如氬氣、氦氣、氮氣、上述之組合、或類似物。
在一些實施例中，可移除奈米結構24並圖案化奈米結構22，以形成p型場效電晶體與n型場效電晶體的通道區。在一些其他實施例中，可移除奈米結構22並圖案化奈米結構24，以形成p型場效電晶體與n型場效電晶體的通道區。
在一些實施例中，全繞式閘極裝置20A至20E的奈米片如奈米結構22可由後續的蝕刻製程重塑(如薄化)，以改善閘極填充的容許範圍。重塑步驟可為對奈米片如奈米結構22具有選擇性的等向蝕刻製程。在重塑之後，奈米片如奈米結構22可具有狗骨頭狀，其中間部分沿著X方向的厚度小於其周邊部分沿著X方向的厚度。
雖然未圖示於圖15及16以簡化圖式，但在移除奈米結構24、遮罩層47、與虛置閘極層45之前，可沉積層間介電層130於源極/汲極結構82、非主動鰭狀結構94、介電襯墊層93、氧化物層95、與介電隔離結構48上。亦可在沉積層間介電層130之前形成蝕刻停止層131 (見圖22A)。在沉積層間介電層130之後，可使層間介電層130稍微凹陷，且可形成第二蝕刻停止層132於凹陷中的層間介電層130上。接著可進行化學機械研磨步驟或類似步驟，以移除第二蝕刻停止層132的多餘材料，使第二蝕刻停止層132的上表面與蝕刻停止層131及閘極間隔物41的上表面實質上共平面。
接著在圖17A及17B中，形成置換閘極200如閘極結構200A至200E，如圖29的步驟1600所示。圖17B係圖17A的區域170對應閘極結構200B的一部分的細節圖。每一置換閘極200如圖17B所示的閘極結構200B通常包含界面層210、至少一閘極介電層600、功函數金屬層900、與金屬填充層290。在一些實施例中，每一置換閘極200更包括至少一第二界面層240或功函數阻障層700。
如圖17B所示的一些實施例，界面層210包括基板110的半導體材料的氧化物，比如氧化矽。在其他實施例中，界面層210可包含另一合適種類的介電材料。界面層210的厚度可介於約5 Å至約50 Å之間。
如圖17B所示，閘極介電層600形成於界面層210上。在一些實施例中，採用原子層沉積製程形成閘極介電層600，以精準控制閘極介電層600的沉積厚度。在一些實施例中，採用約40次至80次的循環進行原子層沉積製程，且其溫度可介於約200℃至約300℃之間。在一些實施例中，原子層沉積製程採用氯化鉿及/或水作為前驅物。此原子層沉積製程可形成閘極介電層600，其厚度可介於約10 Å至約100 Å之間。
在一些實施例中，閘極介電層600包括高介電常數的介電材料，其可視作介電常數大於氧化矽的介電常數(約3.9)的介電材料。例示性的高介電常數的介電材料包括氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鉭、或上述之組合。在其他實施例中，閘極介電層600可包含非高介電常數的介電材料如氧化矽。在一些實施例中，閘極介電層600包括超過一個高介電常數的介電層，其中至少一者含有摻質如鑭、鎂、釔、或類似物，其可由退火製程驅入閘極介電層600以調整全繞式閘極裝置20B的臨界電壓。
如圖17B所示，形成第二界面層240於閘極介電層600上，並形成功函數阻障層700於第二界面層240上。第二界面層240可促進較佳的金屬閘極黏著性於閘極介電層600上。在許多實施例中，第二界面層240可改善閘極結構200B的熱穩定性，以限制金屬雜質自功函數金屬層900及/或功函數阻障層700擴散至閘極介電層600中。在一些實施例中，形成第二界面層240的方法可為先沉積高介電常數的蓋層(未圖示)於閘極介電層600上。在多種實施例中，高介電常數的蓋層包括氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氮氧化鉿鋁、氧化鉿鋯、與其他合適材料的一或多者。在具體實施例中，高介電常數的蓋層包括氮化鈦矽。在一些實施例中，高介電常數的蓋層之沉積方法可為原子層沉積，其採用40次至約100次的循環，且溫度可為約400℃至約450℃。在一些實施例中，接著進行熱退火以形成第二界面層240，其可為或包括氮氧化鈦矽。在以熱退火形成第二界面層240之後，可進行人工智能控制的原子層蝕刻的多個循環，以移除高介電常數的蓋層而實質上不移除第二界面層240。每一循環可包含進行氯化鎢的第一脈衝、接著進行氬氣淨化、接著進行氧氣的第二脈衝、以及接著進行另一氬氣淨化。移除高介電常數的蓋層，以增加閘極填充的容許範圍。閘極填充可用於金屬閘極圖案化以進一步調整多重臨界電壓。
如圖17B所示的一些實施例，形成第二界面層240與移除高介電常數的蓋層之後，可視情況形成功函數阻障層700於閘極結構200B上。功函數阻障層700可為或包括金屬氮化物，比如氮化鈦、氮化鎢、氮化鉬、氮化鉭、或類似物。在具體實施例中，功函數阻障層700為氮化鈦。功函數阻障層700的厚度可為約5 Å至約20 Å。含有功函數阻障層700，可提供額外的臨界電壓調整彈性。一般而言，功函數阻障層700可增加n型場效電晶體裝置所用的臨界電壓，並降低p型場效電晶體裝置所用的臨界電壓。
在一些實施例中，功函數金屬層900可包括n型功函數金屬層、原位蓋層、與氧阻擋層的至少一者，且形成於功函數阻障層700上。n型功函數金屬層可為或包括n型金屬材料，比如碳化鈦鋁、鈦鋁、碳化鉭鋁、鉭鋁、或類似物。n型功函數金屬層的形成方法可為一或多種沉積方法，比如化學氣相沉積、物理氣相沉積、原子層沉積、鍍製法、及/或其他合適方法，其且厚度可介於約10 Å至20 Å之間。原位蓋層形成於n型功函數金屬層上。在一些實施例中，原位蓋層可為或包括氮化鈦、氮化鈦矽、氮化鉭、或另一合適材料，且其厚度可介於約10 Å至20 Å之間。氧阻擋層形成於原位蓋層上，以避免氧擴散至n型功函數金屬層中，而氧擴散可能造成臨界電壓產生不想要的偏移。氧阻擋層的組成可為介電材料，其可阻止氧穿透至n型功函數金屬層，且可保護n型功函數金屬層免於進一步氧化。氧阻擋層可包含矽、鍺、矽鍺、或另一合適材料的氧化物。在一些實施例中，氧阻擋層的形成方法可採用原子層沉積，且其厚度可介於約10 Å至約20 Å之間。
圖17B亦顯示金屬填充層290。在一些實施例中，可形成黏著層(未圖示)於功函數金屬層的氧阻擋層與金屬填充層290之間。黏著層可促進及/或增進金屬填充層290與功函數金屬層900之間的黏著性。在一些實施例中，黏著層的組成可為金屬氮化物如氮化鈦、氮化鉭、氮化鉬、氮化鎢、或另一合適材料，且其形成方法可採用原子層沉積。在一些實施例中，黏著層的厚度可介於約10 Å至約25 Å之間。金屬填充層290可形成於黏著層上，且可包含導電材料如鎢、鈷、釕、銥、鉬、銅、鋁、或上述之組合。在一些實施例中，金屬填充層290的沉積方法可採用化學氣相沉積、物理氣相沉積、鍍製法、及/或其他合適製程。在一些實施例中，縫隙510如氣隙形成於垂直地位於通道22A2及22B2之間的金屬填充層290中。在一些實施例中，金屬填充層290順應性地沉積於功函數金屬層900上。順應性沉積於側壁的膜可能合併，因此形成縫隙510。在一些實施例中，縫隙510不存在於相鄰的通道22A2及22B2之間。
此時可使所有的閘極結構200A至200E彼此電性隔離。圖18至23C顯示一些實施例中，電性連接一些閘極結構200A至200E的製程，並電性隔離其他的閘極結構200A至200E。
圖18至21顯示形成介電插塞如閘極隔離結構99於非主動鰭狀結構94及/或非主動區塊92之上的方法，如圖29的步驟1700所示。在圖18中，形成第一遮罩層181與硬遮罩層182於閘極結構200A至200E、非主動鰭狀結構94、介電襯墊層93、與非主動鰭狀物蓋97上。第一遮罩層181包括矽，比如多晶矽或非晶矽。在一些實施例中，第一遮罩層181的厚度可為約100 nm至約200 nm。在一些實施例中，對第一遮罩層181進行平坦化步驟。第一遮罩層181與硬遮罩層182的沉積方法可採用任何合適製程，包括旋轉塗佈、低壓化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、原子層沉積、或其他合適製程。在一些實施例中，硬遮罩層182包括一或多層的氮化矽、碳氧化矽、或類似物。
在圖19中，蝕刻硬遮罩層182與第一遮罩層181以形成開口183於非主動鰭狀結構94與非主動鰭狀物蓋97上並露出鰭狀結構94與非主動鰭狀物蓋97。如圖19所示，開口183之一者形成於隔離結構363上的非主動鰭狀物蓋97上，並露出非主動鰭狀物蓋97。在形成開口183於非主動鰭狀結構94之一者之上時，開口183的寬度(在Y方向中)實質上等於非主動鰭狀結構94的寬度，但較大或較小的寬度亦適用。非主動鰭狀結構94上的開口183通常亦實質上對準非主動鰭狀結構94，但可能因對準偏移而發生一些對不準。
在一些實施例中，為了形成開口183，可形成光阻圖案(未圖示)於硬遮罩層182上，且先由對硬遮罩層182的材料具有選擇性的非等向蝕刻製程蝕刻硬遮罩層182，以形成自硬遮罩層182的上表面延伸的開口183的上側部分，其露出非主動鰭狀結構94與非主動鰭狀物蓋97上的第一遮罩層181的上表面。在蝕刻硬遮罩層182之後可移除光阻圖案，且在形成自第一遮罩層181的上表面延伸的開口183的下側部分(其露出非主動鰭狀結構94與非主動鰭狀物蓋97的上表面)時的硬遮罩層182可作為遮罩。下側部分的形成方法可為蝕刻第一遮罩層181，且蝕刻方法可為對第一遮罩層181的材料具有選擇性的非等向蝕刻製程。
在圖20中，形成開口183之後可形成介電插塞如閘極隔離結構99於開口183中。在一些實施例中，介電插塞如閘極隔離結構99可為或包括氮化矽、氧化矽、氧化鋁、氧化鋯、或另一合適材料。沉積介電插塞如閘極隔離結構99於開口183中的合適製程，可為化學氣相沉積及/或其他合適技術。在沉積介電插塞如閘極隔離結構99之後，可進行移除製程如化學機械研磨或另一合適製程，以自第一遮罩層181上移除介電插塞如閘極隔離結構99的多餘材料，使介電插塞如閘極隔離結構99的上表面與第一遮罩層181的上表面實質上齊平。介電插塞如閘極隔離結構99通常延續開口183的形狀，使非主動鰭狀結構94上的介電插塞如閘極隔離結構99實質上對準非主動鰭狀結構94，且介電插塞如閘極隔離結構99與非主動鰭狀結構94具有類似寬度。非主動鰭狀物蓋97上的介電插塞如閘極隔離結構99其寬度可為約1/100至1/2的非主動鰭狀物蓋97的寬度，且可對準(在Y方向中)非主動鰭狀物蓋97的中心。在一些實施例中，非主動鰭狀物蓋97上的介電插塞如閘極隔離結構99可部分覆蓋介電襯墊層93。
在形成介電插塞如閘極隔離結構99之後可移除第一遮罩層181，以保留介電插塞如閘極隔離結構99於非主動鰭狀結構94與非主動鰭狀物蓋97上。在一些實施例中，可由反應性離子蝕刻或其他合適製程移除第一遮罩層181。最終結構如圖21所示。此時所有的閘極結構200A至200E彼此維持電性隔離。
圖22A至22C係沿著X-Z平面的圖式，其與圖1D類似。圖22A至22C顯示相鄰閘極結構200A至200E的電性連接，比如閘極結構200B及200C或者閘極結構200D及200E，如圖29的步驟1800所示。雖然圖式中的閘極結構200A至200E中的兩個相鄰閘極結構電性連接，但應理解一些實施例的介電插塞如閘極隔離結構99的適當位置可使三個或更多個相鄰的閘極結構電性連接。
在圖22A中，形成黏著層260。在形成黏著層260之前，可形成第二蝕刻停止層132於層間介電層130上。黏著層260形成於第二蝕刻停止層132、蝕刻停止層131、閘極間隔物41、與閘極結構200A至200E上。黏著層260可為或包括避免金屬及/或氟擴散於橋導體層204 (見圖22C)與周圍的層狀物或結構(如金屬填充層290)之間的材料，亦可促進橋導體層204黏著到閘極結構200A至200E。在一些實施例中，黏著層260可為或包括金屬氮化物如氮化鈦或其他合適材料。在一些實施例中，黏著層260的形成方法為沉積製程如物理氣相沉積或其他合適製程。在一些實施例中，黏著層260在水平表面上的厚度(實質上在X-Y平面上的厚度，或水平厚度)大於在垂直表面上的厚度(實質上在Y-Z平面上的厚度，或垂直厚度)。舉例來說，水平厚度可視作金屬填充層290的上表面上的黏著層260的厚度，而垂直厚度可視作間隔物層42及/或第二間隔物層49的側壁上的黏著層260的厚度。在一些實施例中，水平厚度比垂直厚度大了約1 nm。在一些實施例中，水平厚度與垂直厚度的比例為至少約1.5。在一些實施例中，水平厚度為約2 nm，而垂直厚度小於約1 nm。
在圖22B中，採用蝕刻製程使黏著層260凹陷以形成成核區，而橋導體層204可沉積於成核區中。一些實施例在蝕刻之前將抗反射材料層(未圖示以簡化圖式)填入黏著層260上的開口250中，接著回蝕刻抗反射材料層至比金屬填充層290高出高度H1。在回蝕刻抗反射材料層(不同於黏著層260的材料)之後，可由蝕刻製程移除高於高度H1的黏著層260的部分。接著可移除低於高度H1的抗反射材料層的保留材料，留下圖22B所示的黏著層260。在一些實施例中，黏著層260的垂直側壁達到高度H1，其低於間隔物層42的上表面。
在圖22C中，以由下至上的製程沉積橋導體層204，使導電材料如金屬可選擇性地沉積於黏著層260上，而不沉積於積體電路裝置10的其他結構上。在一些實施例中，導電材料為鎢、鈷、釕、或其他合適的導電材料。在一些實施例中，導電材料為無氟鎢。在一些實施例中，橋導體層204的導電材料之沉積方法為化學氣相沉積製程或其他合適製程。由於黏著層260可作為成長橋導體層204所用的晶種層，因此可由良好控制的方式沉積橋導體層204，並建立電性連接於閘極結構200A至200E中未隔有非主動鰭狀結構94與介電插塞如閘極隔離結構99 (或隔有非主動區塊92與介電插塞如閘極隔離結構99)的相鄰閘極結構之間。
圖23A顯示黏著層260上的橋導體層204。橋導體層204與黏著層260在閘極結構200A至200E、非主動鰭狀結構94、與非主動區塊92的上表面上不連續，因為介電插塞如閘極隔離結構99的存在。如此一來，非主動鰭狀結構94可橫向隔離閘極結構200B與閘極結構200C，而覆蓋並物理接觸閘極結構200B、200C、與非主動鰭狀結構94的黏著層260與橋導體層204可電性連接閘極結構200B及200C。閘極結構200D及200E彼此電性連接的方式與前述方式類似。
如圖23A及23C所示，蓋層270沉積於橋導體層204之上的開口250中。在一些實施例中，蓋層270可為或包括介電材料，比如氮化矽、氧化矽、氮氧化矽、碳化矽、碳氧化矽、碳氮氧化矽、或另一合適材料。在一些實施例中，蓋層270的介電材料的沉積方法可為物理氣相沉積、化學氣相沉積、原子層沉積、或另一合適製程。在一些實施例中，蓋層270的介電材料可與介電插塞如閘極隔離結構99的介電材料相同。在一些實施例中，蓋層270與每一介電插塞如閘極隔離結構99之間存在可見界面，雖然一些其他實施例中的蓋層270與介電插塞如閘極隔離結構99可為連續材料層而不具有界面。在形成蓋層270之後，可進行移除製程如化學機械研磨，以平坦化並研磨覆層270與介電插塞如閘極隔離結構99的上表面。
在圖23B中，形成源極/汲極接點120以穿過層間介電層130與蝕刻停止層131，並接觸源極/汲極結構82。在一些實施例中，進行蝕刻製程以形成開口於層間介電層130中，接著進行另一蝕刻製程延伸開口穿過蝕刻停止層131以露出源極/汲極結構82的上表面。在一些實施例中，金屬矽化物層(未圖示以簡化圖式)形成於每一源極/汲極結構82的露出上表面。接著沉積導電材料於源極/汲極結構82上的開口中，以形成源極/汲極接點120。在一些實施例中，導電材料可為或包括銅、鎢、釕、鈷、或另一合適材料。在一些實施例中，導電材料的沉積方法為物理氣相沉積、無電鍍、或另一合適製程。在沉積導電材料於開口中之後，可進行移除製程如化學機械研磨以移除層間介電層130上的多餘導電材料，使源極/汲極接點120的上表面與層間介電層130的上表面實質上齊平。
圖24A至28顯示形成圖1H的積體電路裝置10所用的另一製程。圖2至10所示的步驟，與形成圖1F及1H的積體電路裝置所用的步驟實質上相同。
圖24A至24C顯示介電隔離結構48的形成方法，如圖29的步驟1300所示。在圖24A中，形成圖10的工件之後，可形成介電隔離結構48於奈米結構22及24與非主動鰭狀結構94及/或非主動區塊92之間的開口51中。較佳以介電隔離結構48提供電性隔離、結構支撐、與低電阻電容延遲。順應性地沉積襯墊介電層43於開口51中。在一些實施例中，襯墊介電層43可為或包括高介電常數的介電材料，比如氧化鉿、氧化鋯、氧化鉿鋁、氧化鉿矽、氧化鋁、或另一合適的高介電常數的介電材料，其通常可比較低介電常數的介電材料提供更多結構支撐。在一些實施例中，襯墊介電層43的沉積方法為物理氣相沉積、化學氣相沉積、原子層沉積、或另一合適製程。在一些實施例中，襯墊介電層43的厚度大於約6 Å。若厚度小於6 Å則結構支撐可能不足。
在形成襯墊介電層43之後，可形成填充介電層46於襯墊介電層43的側壁之間的開口51之中以及襯墊介電層43的上表面之上。在一些實施例中，填充介電層46可為或包括低介電常數的介電材料，比如氮化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、或另一合適材料。填充介電層46可降低奈米結構22及24與非主動鰭狀結構94及/或非主動區塊92之間的總介電常數。在一些實施例中，填充介電層46的厚度可為約6 Å至約24 Å。在一些實施例中，填充介電層46比襯墊介電層43厚。在一些實施例中，填充介電層46與襯墊介電層43的厚度比例大於約1.5。比例小於約1.5可能造成不能接受的寄生電容，因為介電隔離結構48的總介電常數過高。
圖24A顯示一些實施例中，介電隔離結構48所用的設置。在圖24B所示的一些其他實施例中，氣隙52可存在於介電隔離結構48中而非填充介電層46中。一些實施例在沉積襯墊介電層43時，襯墊介電層43的上側區域可合併而留下氣隙52 (或空洞)於襯墊介電層43中。氣隙的介電常數極低，可降低介電隔離結構48的總介電常數，並維持襯墊介電層43所提供的結構支撐。
在圖24C所示的另一設置中，氣隙53存在於填充介電層46中。與上述內容類似，沉積填充介電層46的步驟在完全填入開口51之前，填充介電層46的上側區域合併以形成氣隙53。
圖25與圖13類似，形成間隔物層42於遮罩層47、虛置閘極層45、閘極介電層44、與硬遮罩層29的上表面與側壁上。間隔物層42更形成於氧化物層28上。在一些實施例中，間隔物層42的形成方法為順應性的沉積製程。間隔物層42的組成為絕緣材料，比如氮化矽、氧化矽、碳氮化矽、氮氧化矽、碳氮氧化矽、或類似物。在一些實施例中，間隔物層42包括多晶矽。圖25所示的設置與圖13所示的設置之間的差異在於形成介電隔離結構48之後，以分開步驟形成間隔物層42。如此一來，間隔物層42可形成為單層，但一些實施例的圖25中的間隔物層42亦可形成為多層。
在沉積間隔物層42之後，移除間隔物層42的水平(X-Y平面)表面，接著進行一或多道蝕刻製程以蝕刻虛置閘極結構40與間隔物層42未覆蓋的凸起鰭狀物321至325及/或奈米結構22及24的部分，以形成圖25所示的結構。蝕刻可為非等向，因此可保護而實質上不蝕刻直接位於虛置閘極結構40與間隔物層42之下的鰭狀物321至325與奈米結構22及24的部分。在一些實施例中，凹陷的鰭狀物321至325的上表面可與隔離結構361至364的上表面實質上共平面(如圖示)，或稍微低於隔離結構361至364的上表面。
可進行後續的蝕刻製程使介電隔離結構48、非主動鰭狀結構94、襯墊介電層43、與非主動區塊92凹陷。後續的蝕刻製程可完全移除非主動鰭狀物蓋97的露出部分。後續的蝕刻製程亦使氧化物層92與介電襯墊層93的露出部分凹陷。
圖26與圖14類似，形成內側間隔物74。進行選擇性蝕刻製程使奈米結構24其露出的末端部分凹陷，而實質上不攻擊奈米結構22。在選擇性蝕刻製程之後，凹陷形成於奈米結構24中，其位於奈米結構24被移除的末端部分原本的位置。接著形成內側間隔物層以填入奈米結構22之間的凹陷，而凹陷的形成方法為之前的選擇性蝕刻製程。內側間隔物層可為合適的介電材料如碳氮化矽、碳氮氧化矽、或類似物，且其形成方法為合適的沉積法如物理氣相沉積、化學氣相沉積、原子層沉積、或類似方法。進行蝕刻製程如非等向蝕刻製程，以移除奈米結構24中的凹陷之外的內側間隔物層的部分。內側間隔物層的保留部分(比如位於奈米結構24中的凹陷之內的部分)可形成內側間隔物74。最終結構如圖26所示。
圖27與圖15類似，形成源極/汲極結構82，如圖29的步驟1400所示。在所述實施例中，自磊晶材料磊晶成長源極/汲極結構82。在一些實施例中，由於含有介電隔離結構48的非主動鰭狀結構94之間的空間減少，源極/汲極結構82的成長實質上不橫向成長。在一些實施例中，源極/汲極結構82施加應力於個別的通道22A1至22C5中以改善效能。形成源極/汲極結構82，使虛置閘極結構40各自位於個別的相鄰成對源極/汲極結構82之間。在一些實施例中，間隔物層42與內側間隔物74使源極/汲極結構82與虛置閘極結構40隔有合適的橫向距離，以避免源極/汲極結構82橋接至最終裝置中後續形成的閘極。接著可形成接點蝕刻停止層與層間介電層(未圖示以簡化圖式)以覆蓋虛置閘極結構40與源極/汲極結構82。
在形成源極/汲極結構82之後，可進行圖16至22C所示的步驟以釋放奈米結構22 (步驟1500)、形成閘極結構200A至200E於奈米結構周圍與之上(步驟1600)、形成介電插塞如閘極隔離結構99於非主動鰭狀結構94及/或非主動區塊92之上(步驟1700)、並由閘極結構200A至200E之上與介電插塞如閘極隔離結構99之間的橋導體層204電性連接閘極結構200A至200E中的相鄰閘極結構(步驟1800)。
在圖28中，形成源極/汲極接點120以穿過層間介電層130與蝕刻停止層131，並接觸源極/汲極結構82。在一些實施例中，進行蝕刻製程以形成開口於層間介電層130中，接著進行另一蝕刻製程以延伸開口穿過蝕刻停止層131而露出源極/汲極結構82的上表面。在一些實施例中，金屬矽化物層(未圖示以簡化圖式)形成於每一源極/汲極結構82露出的上表面。接著沉積導電材料於源極/汲極結構82上的開口中，以形成源極/汲極接點120。在一些實施例中，導電材料可為或包括銅、鎢、釕、鈷、或另一合適材料。在一些實施例中，導電材料的沉積方法可為物理氣相沉積、無電鍍、或另一合適製程。在沉積導電材料於開口中之後，可進行移除製程如化學機械研磨以移除層間介電層130上的多餘導電材料，使源極/汲極接點120的上表面與層間介電層130的上表面實質上齊平。
可進行額外製程以完成製作全繞式閘極裝置20A至20E。舉例來說，可形成閘極接點(未圖示以簡化圖式)以電性耦接至閘極結構200A至200E。接著可形成內連線結構於源極/汲極接點120與閘極接點上。內連線結構可包括多個介電層以圍繞金屬結構，而金屬結構包括導電線路與導電通孔以形成電性連接於基板110上的裝置如全繞式閘極裝置20A至20E之間，並電性連接至積體電路裝置10外部的積體電路裝置。
實施例可提供一些優點。在形成閘極結構200A至200E之前以自對準製程形成非主動鰭狀結構94與非主動區塊92，閘極結構200A至200E之間的空間尺寸縮小的程度超出之前技術可能達到的程度。此外，採用介電隔離結構48縮小源極/汲極結構82的寬度，單元電容可減少5%。
在至少一實施例中，半導體裝置包括基板；第一半導體通道，位於基板上；第二半導體通道，位於基板上且橫向偏離第一半導體通道；第三半導體通道，位於基板上並橫向偏離第二半導體通道；第一閘極結構，位於第一半導體通道上並橫向圍繞第一半導體通道；第二閘極結構，位於第二半導體通道上並橫向圍繞第二半導體通道；第三閘極結構，位於第三半導體通道上並橫向圍繞第三半導體通道；第一非主動鰭狀物，位於第一閘極結構與第二閘極結構之間；第二非主動鰭狀物，位於第二閘極結構與第三閘極結構之間；橋導體層，位於第一閘極結構、第二閘極結構、第三閘極結構、第一非主動鰭狀物、與第二非主動鰭狀物上；以及介電插塞，自第二非主動鰭狀物的上表面延伸穿過橋導體層至橋導體層的至少上表面。
在一些實施例中，半導體裝置更包括：第一介電隔離結構，位於第一非主動鰭狀物的第一側壁上；第二介電隔離結構，位於第二非主動鰭狀物的第二側壁上，且第二側壁面對第一側壁；以及源極/汲極結構，自第一側壁延伸至第二側壁。
在一些實施例中，第一介電隔離結構包括：第一介電層，具有第一介電常數；以及襯墊層，位於第一介電層與第一側壁之間。
在一些實施例中，襯墊層與第三閘極結構的閘極間隔物層為連續的相同層。
在一些實施例中，襯墊層包括多晶矽。
在一些實施例中，襯墊層包括具有第二介電常數的介電材料，且第二介電常數低於第一介電常數。
在一些實施例中，第一介電隔離結構包括：襯墊層，位於第一側壁、隔離結構的上表面、與源極/汲極結構的第三側壁上；以及第二介電層，橫向位於襯墊層的垂直部分之間。
在一些實施例中，襯墊層的介電常數大於第二介電層的介電常數。
在一些實施例中，第一介電隔離結構包括：襯墊層，位於第一側壁、隔離結構的上表面、與源極/汲極結構的第三側壁上，且襯墊層的介電常數大於約3.9；以及襯墊層所密封的氣體。
在至少一些實施例中，半導體裝置包括：基板；第一電晶體，位於基板上且具有延伸於第一方向中的第一閘極結構；第二電晶體，位於基板上且具有延伸於第一方向中且對準第一閘極結構的第二閘極結構，且第二閘極結構與第一閘極結構電性隔離；隔離區，位於基板上且在第一方向中位於第一電晶體與第二電晶體之間；閘極隔離結構，接觸第一閘極結構、第二閘極結構、與隔離區。閘極隔離結構包括：第一部分，自隔離區的上表面延伸至第一閘極結構的上表面與第二閘極結構的上表面；以及第二部分，自第一部分的上表面延伸至高於第一閘極結構與第二閘極結構的上表面的高度。
在一些實施例中，半導體裝置更包括：黏著層，位於第一閘極結構與第二閘極結構上，其中黏著層包括金屬氮化物；以及導電層，位於黏著層上，且導電層包括無氟鎢。
在一些實施例中，半導體裝置更包括：第三電晶體，具有延伸於第一方向中且對準第一閘極結構的第三閘極結構，且第三閘極結構與第一閘極結構電性隔離；非主動區塊，位於第一電晶體與第三電晶體之間；以及第二介電插塞，自非主動區塊延伸穿過黏著層與導電層至導電層的至少上表面。
在一些實施例中，半導體裝置更包括：介電蓋層，位於第一閘極結構與第二閘極結構上，其中第二部分延伸穿過介電蓋層，且第二部分的上表面與介電蓋層的上表面實質上共平面。
在至少一實施例中，半導體裝置的形成方法包括形成第一鰭狀物堆疊與第二鰭狀物堆疊；以自對準製程形成非主動鰭狀物於第一鰭狀物堆疊與第二鰭狀物堆疊之間的第一開口中；形成第一閘極結構於第一鰭狀物堆疊上，並形成第二閘極結構於第二鰭狀物堆疊上，其中非主動鰭狀物隔離第一閘極結構與第二閘極結構；在形成第一閘極結構與第二閘極結構之後，形成介電插塞於非主動鰭狀物上；以及形成橋導體層於第一閘極結構與第二閘極結構上，其中橋導體層延伸的垂直高度低於介電插塞的上表面。
在一些實施例中，方法更包括：形成介電隔離結構於非主動鰭狀物與第一鰭狀物堆疊之間；使橫向位於介電隔離結構與相鄰的介電結構之間的第一鰭狀物堆疊的一部分凹陷，以形成第二開口；以及形成源極/汲極區於第二開口中，以接觸介電隔離結構並接觸第一鰭狀物堆疊。
在一些實施例中，形成介電隔離結構的步驟包括：形成襯墊層於第一鰭狀物堆疊、第二鰭狀物堆疊、與非主動鰭狀物的表面上；以及形成具有第一介電常數的第一介電層於襯墊層上，且第一介電層橫向位於第一鰭狀物堆疊與非主動鰭狀物之間，以及第二鰭狀物堆疊與非主動鰭狀物之間。
在一些實施例中，襯墊層更形成於第一鰭狀物堆疊與第二鰭狀物堆疊上的虛置閘極結構的側壁上。
在一些實施例中，襯墊層的介電常數大於第一介電層的介電常數。
在一些實施例中，方法更包括：形成黏著層於第一閘極結構與第二閘極結構上，以延伸至實質上的垂直高度，其中橋導體層的形成方法採用黏著層作為選擇性沉積製程中的晶種層。
在一些實施例中，方法更包括：以橋導體層電性連接第一閘極結構至第三閘極結構。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
F-F’,H-H’:剖線 H1:高度 W1:寬度 10:積體電路裝置 20A,20B,20C,20D,20E:全繞式閘極裝置 21,21A,21B,21C:第一半導體層 22,24:奈米結構 22A1,22A2,22A3,22A4,22A5,22B1,22B2,22B3,22B4, 22B5,22C1,22C2,22C3, 22C4,22C5:通道 23,23A,23B,23C:第二半導體層 25:多層堆疊 26:鰭狀物堆疊 28,95:氧化物層 29,182:硬遮罩層 40:虛置閘極結構 41:閘極間隔物 42:間隔物層 43:襯墊介電層 44,600:閘極介電層 45:虛置閘極層 46:填充介電層 47:遮罩層 48:介電隔離結構 49:第二間隔物層 50:覆層 51,183,250:開口 52,53:氣隙 74:內側間隔物 82:源極/汲極結構 90:介電層 92:非主動區塊 93:介電襯墊層 94:非主動鰭狀結構 97:非主動鰭狀物蓋 99:閘極隔離結構 110:基板 120:源極/汲極接點 130:層間介電層 131:蝕刻停止層 132:第二蝕刻停止層 170:區域 181:第一遮罩層 200:置換閘極 200A,200B,200C,200D,200E:閘極結構 204:橋導體層 210:界面層 240:第二界面層 260:黏著層 270:蓋層 290:金屬填充層 321,322,323,324,325:鰭狀物 361,362,363,364:隔離結構 510:縫隙 700:功函數阻障層 900:功函數金屬層 1000:方法 1100,1200,1300,1400,1500,1600,1700,1800:步驟
圖1A至1H係本發明實施例中，積體電路裝置的一部分的上視圖與剖視圖。 圖2至16、17A、17B、18至21、22A至22C、23A至23C、24A至24C、及25至28係本發明多種實施例中，積體電路於多種製作階段的圖式。 圖29係本發明多種實施例中，製作半導體裝置的方法的流程圖。
22A1,22A2,22A3,22A4,22A5,22B1,22B2,22B3,22B4,22B5,22C1,22C2,22C3,22C4,22C5:通道
93:介電襯墊層
94:非主動鰭狀結構
95:氧化物層
97:非主動鰭狀物蓋
99:閘極隔離結構
110:基板
200A,200B,200C,200D,200E:閘極結構
204:橋導體層
260:黏著層
270:蓋層
321,322,323,324,325:鰭狀物
361,362,363,364:隔離結構

Claims (1)

  1. 一種半導體裝置，包括： 一基板； 一第一半導體通道，位於該基板上； 一第二半導體通道，位於該基板上且橫向偏離該第一半導體通道； 一第三半導體通道，位於該基板上並橫向偏離該第二半導體通道； 一第一閘極結構，位於該第一半導體通道上並橫向圍繞該第一半導體通道； 一第二閘極結構，位於該第二半導體通道上並橫向圍繞該第二半導體通道； 一第三閘極結構，位於該第三半導體通道上並橫向圍繞該第三半導體通道； 一第一非主動鰭狀物，位於該第一閘極結構與該第二閘極結構之間； 一第二非主動鰭狀物，位於該第二閘極結構與該第三閘極結構之間； 一橋導體層，位於該第一閘極結構、該第二閘極結構、該第三閘極結構、該第一非主動鰭狀物、與該第二非主動鰭狀物上；以及 一介電插塞，自該第二非主動鰭狀物的上表面延伸穿過該橋導體層至該橋導體層的至少上表面。
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