TW202329456A - 半導體裝置與其形成方法 - Google Patents

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朱熙甯
陳冠霖
張家豪
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Abstract

裝置包括奈米結構的第一垂直堆疊位於基板上；奈米結構的第二垂直堆疊位於基板上；牆狀結構位於第一垂直堆疊與第二垂直堆疊之間並直接接觸第一垂直堆疊與第二垂直堆疊；閘極結構包覆奈米結構的三側；以及源極/汲極區位於奈米結構的第一垂直堆疊旁邊。

Description

半導體裝置與其形成方法
本發明實施例一般關於半導體裝置，更特別關於場效電晶體如平面場效電晶體、三維鰭狀場效電晶體、或奈米結構裝置。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(比如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(比如採用的製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能與降低相關成本。尺寸縮小亦增加處理與製造積體電路的複雜度。
在至少一實施例中，半導體裝置包括奈米結構的第一垂直堆疊，位於基板上；奈米結構的第二垂直堆疊，位於基板上；牆狀結構，位於第一垂直堆疊與第二垂直堆疊之間並直接接觸第一垂直堆疊與第二垂直堆疊；閘極結構，包覆奈米結構的三側；以及源極/汲極區，位於奈米結構的第一垂直堆疊旁邊。
在至少一實施例中，半導體裝置包括：多個奈米結構、閘極結構、與源極/汲極區。奈米結構位於基板上。奈米結構各自包括上側：下側，與上側相對；第一橫向側，面向第一橫向方向；第二橫向側，與第一橫向側相對；第三橫向側，面向第二橫向方向，且第二橫向方向與第一橫向方向相交；以及第四橫向側，與第三橫向側相對；閘極結構延伸於第一橫向方向中，並接觸奈米結構各自的上側、下側、與第一橫向側。閘極結構與奈米結構各自的第三橫向側與第四橫向側分隔。源極/汲極區位於奈米結構旁邊，且源極/汲極區在第一橫向方向中具有不對稱的形狀。
在至少一實施例中，半導體裝置的形成方法包括：形成奈米結構的第一堆疊，奈米結構的第二堆疊、與奈米結構的第三堆疊，且第一堆疊、第二堆疊、與第三堆疊彼此橫向分開；形成牆狀結構於第一堆疊與第二堆疊之間；形成隔離區於第二堆疊與第三堆疊之間；形成第一源極/汲極區以接觸第一堆疊，形成第二源極/汲極區以接觸第二堆疊，並形成第三源極/汲極區以接觸第三堆疊；修整第一源極/汲極區與第二源極/汲極區的部分，其彼此面對並與牆狀結構垂直重疊；以及形成閘極結構於第一堆疊、第二堆疊、與第三堆疊上。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
相對程度的用語如「大約」、「實質上」、或類似用語，應解釋成本技術領域中具有通常知識者依據的目前技術規範。
本發明實施例一般關於半導體裝置，更特別關於場效電晶體如平面場效電晶體、三維鰭狀場效電晶體、或奈米結構裝置。奈米結構裝置的例子包括全繞式閘極裝置、奈米片場效電晶體、奈米線場效電晶體、或類似物。在先進技術節點中，奈米結構裝置之間的主動區空間通常一致，源極/汲極磊晶結構對稱，且金屬閘極圍繞奈米結構如奈米片的四側。由於金屬閘極末端蓋較大且源極/汲極磊晶尺寸增加，可能增加閘極-汲極電容。
本發明實施例減少金屬閘極末端蓋與源極/汲極磊晶尺寸，以減少閘極-汲極電容。亦可減少主動區空間。在一些實施例中，形成牆狀結構於單元邊界。牆狀結構可為多層結構。可切割或修整與牆狀結構相鄰的源極/汲極磊晶，以避免相鄰的源極/汲極磊晶合併。減少金屬閘極末端蓋與源極/汲極磊晶橫向尺寸，可減少閘極-汲極電容。如此一來，可促進裝置效能，且可減少奈米結構裝置之間的主動區空間以節省晶片面積。
可由任何合適方法圖案化奈米結構電晶體裝置。舉例來說，可採用一或多道光微影製程圖案化結構，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。舉例來說，一實施例可形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。可採用自對準製程以沿著圖案化的犧牲層的側部形成間隔物。接著可移除犧牲層，而保留的間隔物之後可用於圖案化奈米結構電晶體結構。
圖1A至1S係本發明實施例中，製作的積體電路裝置10的一部分的透視圖、上視圖、與剖視圖，其中積體電路裝置10包括奈米結構裝置20A至20E，其可為全繞式閘極場效電晶體。圖1A係多種實施例中，積體電路裝置10的一部分的透視圖。圖1B係含有奈米結構裝置20A至20E的積體電路裝置的部分上視圖。圖1C係含有奈米結構裝置20A至20E的積體電路裝置10的一部分沿著圖1B的剖線C-C的剖視圖。圖1D係區域175的圖式，其設置不同於圖1C。圖1E及1F係多種實施例中，圖1C所示的區域150的細節圖。圖1G係積體電路裝置10的部分沿著圖1B所示的剖線G-G的剖視圖。圖1H係積體電路裝置10的部分沿著圖1B所示的剖線H-H的剖視圖。可自圖1A至1H的圖式中刻意移除特定結構，以簡化圖式。
在一些實施例中，奈米結構裝置20A至20E可包括至少一n型場效電晶體或p型場效電晶體。積體電路裝置如積體電路裝置10通常包括不同臨界電壓的電晶體，端視其於積體電路裝置中的功能而定。舉例來說，輸入/輸出電晶體通常具有最高的臨界電壓，核心邏輯電晶體通常具有最低的臨界電壓，而其他功能電晶體如靜態隨機存取記憶體電晶體的臨界電壓可在輸入/輸出電晶體與核心邏輯電晶體的臨界電壓之間。積體電路裝置10中的一些電路塊可包括兩種或更多不同臨界電壓的兩個或更多n型場效電晶體極/或p型場效電晶體。
奈米結構裝置20A至20E形成於基板110之上及/或之中，且通常包括閘極結構200A至200C跨過及/或包覆半導體通道(可改視作奈米結構)，且半導體通道可位於自隔離區361及362凸起且隔有隔離區361及362的半導體鰭狀物321至325上。通道可標示為22AX至22CX，其中X為1至5的整數，以分別對應五個電晶體20A至20E。閘極結構200A至200C可控制流過通道22A1至22C5的電流。
在許多積體電路裝置中，電性連接兩個或更多相鄰的奈米結構裝置的閘極結構具有優點。在一般製程中，閘極結構的材料層可形成於大量相鄰的半導體鰭狀物上，且在形成材料層之前或之後可採用隔離結構切割材料層，使材料層的特定部分彼此分隔。材料層的每一部分可為對應一或多個奈米結構裝置的一或多個閘極結構。為了說明目的，圖1A至1H所示的設置中有兩個閘極隔離結構99隔離三個閘極結構200A至200C，使閘極結構200B與閘極結構200A及200C彼此電性隔離(以圖1C為例)。閘極隔離結構99可改視作介電插塞。閘極結構200B覆蓋且包覆奈米結構裝置20B至20D的奈米結構如通道22。應理解「包覆」包括圍繞奈米結構如通道22的三側或更多側。舉例來說，圖1C所示的閘極結構200B延伸於奈米結構如通道22B2與奈米結構如通道22A2及22C2之間，以鄰接奈米結構如通道22B2的上側、下側、與右側，而實質上不鄰接或不完全鄰接奈米結構如通道22B2的左側(比如奈米結構如通道22B2面對奈米結構如通道22B1的一側)。在另一例中，圖1E及1F顯示奈米結構如通道22B3的放大圖，其中閘極結構200B鄰接奈米結構如通道22B3的上側、下側、與左側，並部分鄰接奈米結構如通道22B3的右側(見圖1E)或不鄰接奈米結構如通道22B3的右側(見圖1F)。如圖1A所示，奈米結構如通道22的兩個側壁分別面對正X軸與負X軸方向，且不鄰接閘極結構200。如此一來，閘極結構200A至200C在剖面(如圖1A所示的Y-Z平面)中可各自包覆個別的奈米結構如通道22，如圖1A所示。
如圖1H所示，源極/汲極區82可沿著X軸方向橫向鄰接通道22 (如通道22A2、22B2、及22C2)，且閘極結構200B可覆蓋圍繞通道22 (如通道22A2、22B2、及22C2)。閘極結構200B控制自源極/汲極區穿過通道22A2至22C2至源極/汲極區82的電流，其取決於施加至閘極結構200B與源極/汲極區82的電壓。源極/汲極區可視作源極或汲極，其可單獨或一起使用，端視內容而定。
圖1G顯示Y-Z平面中的源極/汲極區82。在圖1G中，源極/汲極區82A、82B、82C、82D、及82E (可一起視作源極/汲極區82)可分別覆蓋鰭狀物321、322、323、324、及325。圖示的源極/汲極區82在Y-Z平面中具有不對稱的剖視輪廓。舉例來說，源極/汲極區82C的第一橫向延伸物82EX1在第一方向(如負Y軸方向)中橫向延伸超出鰭狀物323與其上的奈米結構如通道22的距離可為第一寬度W1，而第二橫向延伸物82EX2在第二方向(如正X軸方向)中橫向延伸超出鰭狀物323與奈米結構如通道22的距離可為第二寬度W2。第一寬度W1與第二寬度W2可彼此不同。在一些實施例中，第一寬度W1為約10 nm至約20 nm，而第二寬度W2比第一寬度W1小且可為約0 nm至約10 nm。第一寬度W1可比第二寬度W2大了約0 nm至約15 nm，比如約1 nm至約15 nm。若第一寬度W1比第二寬度W2大超過約15 nm，則源極/汲極區82可能不夠大，造成電阻過高。若第一寬度W1比第二寬度W2大的程度過小，則相鄰的源極/汲極區82 (如源極/汲極區82B與源極/汲極區82C)可能合併而非維持分開，造成裝置單元之間的電性橋接。一般而言，可修整(或所謂的切割磊晶)源極/汲極區82的一或多側、減少源極/汲極區82的尺寸、或在磊晶成長時採用較高的側壁以成長尺寸較小的源極/汲極區82，使相鄰的源極/汲極區82維持分開。
在一些實施例中，鰭狀物321至325包括矽。鰭狀物321至325可不存在。在一些實施例中，奈米結構裝置20B為n型場效電晶體，且源極/汲極區82因此包括磷化矽。在一些實施例中，奈米結構裝置20B為p型場效電晶體，且源極/汲極區82因此包括矽鍺。
舉例來說，通道22A2至22C2各自包括半導體材料如矽、矽化合物如矽鍺、或類似物。通道22A2至22C2為奈米結構(比如尺寸為幾個奈米)，亦可各自具有伸長形狀並延伸於X方向中。在一些實施例中，通道22A2至22C2各自具有奈米線狀、奈米片狀、奈米管狀、或其他合適的奈米尺寸形狀。通道22A2至22C2在Y-Z平面中的剖面輪廓可為矩形、圓形、方形、橢圓形、六角形、或上述之組合。
在一些實施例中，由於鰭狀物蝕刻製程的錐形效應，通道22A2至22C2的長度(比如量測於X方向中)可彼此不同。在一些實施例中，通道22A2的長度可小於通道22B2的長度，而通道22B2的長度可小於通道22C2的長度。舉例來說，由於擴展通道22A2至22C2之間的空間以增加閘極結構製作製程的容許範圍所用的通道修整製程，通道22A2至22C2可各自具有不一致的厚度。舉例來說，通道區22A2至22C2各自的中間部分可比兩端部分薄。此形狀可一起視作狗骨狀，如圖1H所示。
在一些實施例中，通道22A2至22C2之間(比如通道22B2與通道22A2之間或通道22B2與通道22C2之間)的空間，可介於約8 nm至約12 nm之間。在一些實施例中，通道22A2至22C2各自的厚度(比如量測於Z軸方向中)可介於約5 nm至約8 nm之間。在一些實施例中，通道22A2至22C2各自的寬度(量測於Y軸方向中，垂直於X-Z平面且未圖示於圖1H)可為至少約8 nm。
閘極結構200B分別位於通道22A2至22C2之上與之間。在一些實施例中，閘極結構200B位於通道22A2至22C2之上與之間，而通道可為n型裝置所用的矽通道或p型裝置所用的矽鍺通道。在一些實施例中，閘極結構200B包括界面層210、一或多個閘極介電層600、一或多個功函數調整層如功函數金屬層900 (如圖4所示)，以及導電填充層290。
界面層210可為通道22A2至22C2的材料的氧化物，其可形成於通道22A2至22C2的露出區域與鰭狀物322的上表面之上。界面層210可促進閘極介電層600對通道22A2至22C2的黏著性。在一些實施例中，界面層210的厚度為約5 Å至約50 Å。在一些實施例中，界面層210的厚度為約10 Å。界面層210過薄則可能存在孔洞或黏著性不足。界面層210過厚則消耗閘極填充的容許範圍，其有關於臨界電壓調整與電阻如上述。在一些實施例中，界面層210摻雜偶極如鑭以調整臨界電壓。
在一些實施例中，閘極介電層600包括至少高介電常數的閘極介電材料，其介電常數可大於氧化矽的介電常數(如約3.9)。例示性的高介電常數的介電材料包括氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鉭、或上述之組合。在一些實施例中，閘極介電層600的厚度為約5 Å至約100 Å。
在一些實施例中，閘極介電層600可包括摻質，比如自氧化鑭、氧化鎂、氧化釔、氧化鈦、氧化鋁、氧化鈮、或類似物驅入高介電常數的閘極介電層的金屬離子，或自氧化硼驅入高介電常數的閘極介電層的硼離子，且摻質濃度可達臨界電壓調整的效果。舉例來說，對n型電晶體裝置而言，較高濃度鑭離子的層狀物可比較低濃度鑭離子或無鑭離子的層狀物進一步降低臨界電壓；對p型裝置而言則相反。在一些實施例中，特定電晶體裝置(如輸入輸出電晶體)的閘極介電層600，不含特定其他電晶體裝置(比如n型核心邏輯電晶體或p型輸入/輸出電晶體)中存在的摻質。舉例來說，n型輸入輸出電晶體需要較高的臨界電壓，因此輸入輸出電晶體的高介電常數的介電層不含鑭離子，否則可能降低臨界電壓。
在一些實施例中，閘極結構200B更包括一或多個功函數金屬層，其可一起視作功函數金屬層900。當設置為n型場效電晶體時，奈米結構裝置20B的功函數金屬層可包括至少一n型功函數金屬層、原位蓋層、與氧阻擋層。在一些實施例中，n型功函數金屬層可為或包括n型金屬材料如碳化鈦鋁、鈦鋁、碳化鉭鋁、鉭鋁、或類似物。原位蓋層形成於n型功函數金屬層上，且可包括氮化鈦、氮化鈦矽、氮化鉭、或另一合適材料。氧阻擋層可形成於原位蓋層上，以避免氧擴散至n型功函數金屬層中，其可能造成臨界電壓產生不想要的偏移。氧阻擋層的組成可為介電材料，其可阻止氧穿透至n型功函數金屬層，且可保護n型功函數金屬層免於進一步氧化。氧阻擋層可包括矽、鍺、矽鍺、或另一合適材料的氧化物。在一些實施例中，功函數金屬層900包括彼此處所述更多或更少的層狀物。
功函數金屬層900可進一步包括一或多個阻障層，包括金屬氮化物如氮化鈦、氮化鎢、氮化鉬、氮化鉭、或類似物。一或多個阻障層各自的厚度可為約5 Å至約20 Å。含有一或多個阻障層可提供額外的臨界電壓調整彈性。一般而言，每一額外的阻障層可增加臨界電壓。如此一來，對n型場效電晶體而言，具有至少一個或超過兩個額外阻障層可得較高臨界電壓的裝置(如輸入輸出電晶體裝置)，而具有較少或沒有額外阻障層可得較低臨界電壓的裝置(如核心邏輯電晶體裝置)。對p型場效電晶體而言，具有較少或沒有額外阻障層可得較高臨界電壓的裝置(如輸入輸出電晶體裝置)，而具有至少一個或超過兩個額外阻障層可得較低臨界電壓的裝置(如核心邏輯電晶體裝置)。在下述內容中，將討論臨界電壓的大小。舉例來說，n型場效電晶體輸入輸出電晶體與p型場效電晶體輸入輸出電晶體可具有類似的臨界電壓大小但相反的極性，比如n型場效電晶體輸入輸出電晶體的臨界電壓為+1 V，而p型場效電晶體輸入輸出電晶體的臨界電壓為-1 V。如此一來，由於每一額外阻障層增加臨界電壓的絕對值(比如+0.1 V/層)，因此增加阻障層即增加n型場效電晶體臨界電壓大小，並減少p型場效電晶體臨界電壓大小。
閘極結構200B亦包括導電填充層290。導電填充層290可包括導電材料如鎢、鈷、釕、銥、鉬、銅、鋁、或上述之組合。在通道22A2至22C2之間，一或多個功函數金屬層900可圍繞導電填充層290的周邊，而閘極介電層600可圍繞功函數金屬層900的周邊。閘極結構200B亦可包括黏著層形成於一或多個功函數金屬層900與導電填充層290之間，以增加黏著性。圖1A至1H未圖示黏著層以簡化圖式。應理解「填充」包括完全填充或部分填充。舉例來說，圖1H所示的導電填充層290可部分填入最上側的奈米結構如通道22A2之上的閘極間隔物層41之間的空間。舉例來說，圖1H所示的導電填充層290可部分地填入最上側奈米結構如通道22A2之上的閘極間隔物層41之間的空間。
奈米結構裝置20A至20E亦包括閘極間隔物層41與內側間隔物74，其位於閘極介電層600與界面層210的側壁上。內側間隔物74可位於通道22A2至22C2之間。舉例來說，閘極間隔物層41與內側間隔物74可包括介電材料如低介電材料的材料，比如碳氮氧化矽、氮氧化矽、氮化矽、或碳氧化矽。
奈米結構裝置20A至20E可包括源極/汲極接點120 (如圖1H所示的單一源極/汲極接點120)，其形成於源極/汲極區82上。源極/汲極接點120可包括導電材料如鎢、鈷、釕、銥、鉬、銅、鋁、或上述之組合。阻障層(未圖示)如氮化矽或氮化鈦可圍繞源極/汲極接點120，其有助於避免或減少自源極/汲極接點120擴散材料或擴散材料至源極/汲極接點120中。矽化物層118亦可形成於源極/汲極區82與源極/汲極接點120之間，以減少源極/汲極接點電阻。矽化物層118可包含金屬矽化物材料如一些實施例中的鈷矽化物，或一些其他實施例中的鈦矽化物。
奈米結構裝置20A至20E可進一步包括層間介電層130。層間介電層130可提供電性隔離於上述的奈米結構裝置20A至20E的多種構件之間，比如閘極結構200B與源極/汲極接點120之間。可在形成層間介電層130之前形成蝕刻停止層131，且蝕刻停止層131可橫向地位於層間介電層130與閘極間隔物層41之間，並垂直地位於層間介電層130與源極/汲極區82之間。
圖1C及1G分別為沿著圖1B所示的剖線C-C及G-G的剖視圖。圖1C及1G所示的剖視圖垂直於半導體鰭狀物321至325並平行於閘極結構200A至200C，且分別切開閘極結構200A至200C (圖1C)與源極/汲極區82 (圖1G)。
牆狀結構300可位於單元邊界，以避免單元內主動區凹凸劣化牆狀介電物的沉積、回蝕刻、或上述兩者。牆狀結構300包括襯墊介電層302、蝕刻停止層304、與核心介電層306。襯墊介電層302的厚度可為約2 nm至約5 nm。若襯墊介電層302的厚度大於約5 nm，則可能造成閘極-汲極電容過高。若襯墊介電層302的厚度小於約2 nm，則可能使閘極結構200的橫向延伸不足而造成閘極控制降低(見圖1E的橫向延伸距離D1)。核心介電層306的厚度(如寬度)可大於約15 nm。若核心介電層306的厚度小於15 nm，則可能造成主動區空間不足，使源極/汲極區82過短而難以由閘極結構200驅動通道22。如圖1C所示，襯墊介電層302與核心介電層306可為相同或實質上相同的材料，比如氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、或類似物。襯墊介電層302與核心介電層306採用相同或實質上相同的材料可簡化蝕刻步驟，因為兩者的蝕刻選擇性類似。
蝕刻停止層304有利於形成Π形的閘極結構200，其形成方法可為修整至蝕刻停止層304而不過蝕刻至核心介電層306中。蝕刻停止層304位於襯墊介電層302與核心介電層306之間。在一些實施例中，蝕刻停止層304的厚度可為約0.1 nm至約2 nm，比如約1 nm。一般而言，蝕刻停止層304可比襯墊介電層302與核心介電層306薄，且相對於襯墊介電層302可具有高蝕刻選擇性，其有利於形成圖1E及1F所示的結構所用的閘極修整步驟。若蝕刻停止層304過厚(比如大於約2 nm)，則使隔離區361及362凹陷時可能消耗或部分消耗蝕刻停止層304而造成缺陷。
閘極隔離結構99位於閘極結構200A、200B、及200C之間，使閘極結構200A、200B、及200C彼此電性隔離。如圖1C所示，閘極隔離結構99位於閘極結構200A及200B之間，而閘極隔離結構99位於閘極結構200B及200C之間。閘極隔離結構99可著陸於隔離區361及362或牆狀結構300上。舉例來說，閘極結構200A及200B之間的閘極隔離結構99著陸於牆狀結構300上，且閘極結構200B及200C之間的閘極隔離結構99著陸於隔離區362上。在一些實施例中，閘極隔離結構99包括氮化矽或其他合適的介電材料。
在圖1D中，閘極隔離結構99延伸至牆狀結構300中，比如延伸至與鰭狀物321及322的上表面大致共平面的高度。閘極隔離結構99延伸至牆狀結構300的距離H1如圖1D所示。距離H1可自最上側的通道22A1及22A2的實質上表面量測至蝕刻停止層304的實質上表面304U。在一些實施例中，距離H1等於或實質上等於最上側的通道22A1至22A5的上表面與隔離區361及362的上表面之間的距離，使著陸於牆狀結構300與隔離區362上的閘極隔離結構99在Z軸方向中具有實質上相同高度。一般而言，單一裝置如積體電路裝置10可包括閘極隔離結構99著陸於牆狀結構300的上表面上(如圖1C所示)，或閘極隔離結構99延伸至牆狀結構300中(如圖1D所示)，而不包括上述之組合。在一些實施例中，可採用遮罩技術形成相同裝置的不同區域中的圖1C的閘極隔離結構99與圖1D的閘極隔離結構，以在不同步驟中形成(如沉積)閘極隔離結構99以著陸於牆狀結構300的上表面上，並形成(如沉積)閘極隔離結構99以延伸至牆狀結構300中。
圖1E及1F顯示襯墊介電層302的間隔物部分302S。圖1E亦顯示通道22B3的側部，包括上側22U、下側22L、第一橫向側22LA1、與第二橫向側22LA2。下側22L可與上側22U相對。第一橫向側22LA1接觸閘極結構200B，並在第一橫向方向(如負Y軸方向)中遠離牆狀結構300。第二橫向側22LA2與第一橫向側22LA1相對，其可接觸牆狀結構300，並在與第一橫向方向相反的方向(如正Y軸方向)中面向牆狀結構300。圖1E未顯示通道22B3的第三橫向側與第四橫向側，而圖1E係Y-Z平面中的剖視圖。通道22各自包括上側、下側、與第一至第四橫向側。在圖1H中，標示通道22A2的第三橫向側22LA3與第四橫向側22LA4。第三橫向側22LA3面向第二橫向方向(比如負X軸方向)，其與第一橫向方向相交。第四橫向側22LA4面向的方向與第二橫向方向相對，比如正X軸方向。
間隔物部分302S位於奈米結構如通道22 (如圖1E及1F所示的奈米結構如通道22B3)與蝕刻停止層304及核心介電層306之間。如圖1E及1F所示，間隔物部分302S接觸蝕刻停止層304與通道22B3的側壁。間隔物部分302S的上表面與下表面可接觸閘極結構200如閘極介電層600。通道22B3的上表面與間隔物部分302S的上表面之間的垂直延伸距離D2可為0 nm至約2 nm。圖1F顯示垂直延伸距離D2為0時的間隔物部分302S，而間隔物部分302S的上表面與奈米結構如通道22B3的上表面齊平。蝕刻停止層304與奈米結構如通道22B3之間的橫向延伸距離D1為約2 nm至約5 nm，比如約3 nm至約5 nm。橫向延伸距離D1與垂直延伸距離D2有利於短通道效應控制，並減少交流電電容造成的損失。舉例來說，當橫向延伸距離D1大於約5 nm，則閘極-汲極電容可能不夠小，且自閘極結構200至源極/汲極區82的距離可能過短。當橫向延伸距離D1小於約2 nm，則閘極結構200難以控制。
如圖1E及1F所示，由於修整襯墊介電層302，導電填充層290可包括延伸部分290E以與牆狀結構300及通道22相鄰。舉例來說，圖1E中的延伸部分290E橫向地位於通道22B3與蝕刻停止層304及核心介電層306之間。在圖1F中，延伸部分290E橫向地位於閘極介電層600與蝕刻停止層304及核心介電層306之間。在一些實施例中，當閘極介電層600足夠厚時，延伸部分290E不存在。舉例來說，在沉積閘極介電層600時，閘極介電層600厚到合併於通道22B3與蝕刻停止層304之間的空間中。如圖1E所示，閘極結構200接觸通道22B3的上側22U、下側22L、與第一橫向側22LA1，部分接觸通道22B3的第二橫向側22LA2，並與通道22B3的第三橫向側22LA3及第四橫向側22LA4隔開。如圖1F所示，閘極結構200接觸通道22B3的上側22U、下側22L、與第一橫向側22LA1，並與通道22B3的第二橫向層22LA2、第三橫向側22LA3、及第四橫向側22LA4分隔。閘極結構200的細節將搭配圖4進一步說明。
第二導電層297可位於閘極結構200上，如圖1A所示。第二導電層297可為或包括金屬如鎢。閘極隔離結構99可延伸穿過第二導電層297。
在一些實施例中，蓋層位於閘極結構200A至200C上。蓋層可為自對準蓋層。蓋層可保護下方的閘極結構200A至200C，亦可在形成源極/汲極接點120之後的平坦化步驟中作為化學機械研磨停止層。蓋層可為介電層，其可包含介電材料如氧化矽、氮化矽、碳氮化矽、碳化矽、碳氧化矽、碳氮氧化矽、氧化鉿、氧化鋯、氧化鋯鋁、氧化鉿鋁、氧化鉿矽、氧化鋁、氮化硼、或其他合適的介電材料。在蓋層與導電層之間，可視情況形成硬介電層。硬介電層可避免一或多個蝕刻步驟之後產生漏電流，而蝕刻步驟可用於形成閘極接點、源極/汲極接點120、隔離結構(如源極/汲極接點隔離結構)、或類似物。在一些實施例中，硬介電層可為或包括比蓋層硬的介電材料，比如氧化鋁或其他合適的介電材料。硬介電層亦可位於蓋層與閘極間隔物層41之間。閘極隔離結構99可延伸穿過蓋層。
圖1I係多種實施例中，積體電路裝置10的剖視圖。在一些實施例中，牆狀結構300A包括襯墊介電層302與核心介電層306，而蝕刻停止層304不存在，如圖1I所示。蝕刻停止層304可視作氧化物襯墊，在存在時可氧化襯墊介電層302與核心介電層306。襯墊介電層302與核心介電層306可選擇不同材料，以避免形成氧化物襯墊如蝕刻停止層304。此設置中的襯墊介電層302的材料可不同於核心介電層306的材料。舉例來說，核心介電層306相對於襯墊介電層302具有高蝕刻選擇性。在一些實施例中，襯墊介電層302為氮化矽或碳氮化矽，而核心介電層306為碳氧化矽或碳氮氧化矽。在一些實施例中，核心介電層306為氮化矽或碳氮化矽，而襯墊介電層302為碳氧化矽或碳氮氧化矽。圖1I所示的積體電路裝置10的其他細節與圖1C所示的積體電路裝置10類似，在此不重述以簡化說明。
在圖1I中，閘極隔離結構99著陸於牆狀結構300A的上表面上，比如核心介電層306的上表面上。在圖1J中，閘極隔離結構99延伸至牆狀結構300A中。如此一來，閘極隔離結構99的側壁接觸核心介電層306的內側側壁，而核心介電層306的材料不同於襯墊介電層302的材料。
在圖1K與圖1L中，間隔物部分302S可接觸核心介電層306。在一些實施例中，間隔物部分302S可自通道22B3的側壁橫向延伸至核心介電層306的側壁，如圖所示。間隔物部分302S的其他細節將搭配圖1E及1F說明。
圖1M在許多方面與圖1G類似，差別在於圖1M所示的積體電路裝置10包括牆狀結構300A而非圖1G所示的牆狀結構300。圖1M所示的積體電路裝置10的相關細節，已說明於圖1G如上述且不再重述於此。
圖1N係多種實施例中，積體電路裝置10的透視圖。圖1N的積體電路裝置10的結構有利於用在靜態隨機存取記憶體應用中。圖1N的積體電路裝置10有許多方面與圖1A至1M的積體電路裝置10類似，差別在於鰭狀物323與上方的奈米結構如通道22A3、22B3、及22C3的堆疊取代(比如部分取代)為主動區隔離結構530與閘極結構200B，如透視圖所示。主動區隔離結構530可包括介電材料如低介電常數的介電材料，其可為氮化矽或氧化物如氧化矽。主動區隔離結構530的介電材料可不同於牆狀結構300的核心介電層306以及襯墊介電層302的一或多者的介電材料。主動區隔離結構530可作為主動區切割結構，其可隔離主動區隔離結構530的兩側上的電晶體(比如鰭狀物與奈米結構如通道22)。
圖1O係圖1N的積體電路裝置10的剖視圖。在一些實施例中，主動區隔離結構530的上表面，可與和主動區隔離結構530相鄰的牆狀結構300的襯墊介電層302及隔離區362的上表面共平面或實質上共平面。主動區隔離結構530的下表面可與隔離區362以及與其相鄰的襯墊介電層302的下表面共平面或實質上共平面，或者稍微高於或稍微低於隔離區362以及與其相鄰的襯墊介電層302的下表面。在一些實施例中，主動區隔離結構530的下表面可實質上水平如圖示，或在Y-Z平面中具有凸出形狀。主動區隔離結構530的橫向側壁可接觸隔離區362與襯墊介電層302。主動區隔離結構530的上表面可接觸閘極結構200B如閘極結構200B的閘極介電層600。當基板110存在時，主動區隔離結構530的下表面可接觸基板110。
圖1P顯示閘極隔離結構99，其可延伸至圖1N的積體電路裝置10中的牆狀結構300之中。圖1Q及1R顯示圖1N的積體電路裝置10中的間隔物部分302S的實施例。圖1P至1R與圖1D至1F類似，且圖1D至1F提供的相關說明不再重述以簡化內容。應理解圖1N包括主動區隔離結構530的積體電路裝置10，可包括牆狀結構300或牆狀結構300A。
圖1S係多種實施例中，與通道22B3及閘極結構200B相鄰的牆狀結構300的細節剖視圖。如圖1S所示的一些實施例中，不在形成閘極結構200B之前修整襯墊介電層302，其可減少製造積體電路裝置10所用的步驟數目。如此一來，導電填充層290可延伸到與牆狀結構300相鄰的通道22B3的側壁附近，且閘極介電層600的側壁可與通道22B3及襯墊介電層302的側壁實質上共平面。
圖2A至2Q與圖3A至3I係多種實施例中，形成積體電路裝置10的方法。圖2A至2Q顯示圖1A所示的積體電路裝置10於方法的多種步驟的圖式。圖3A至3I顯示圖1N所示的積體電路裝置10於方法的多種步驟的圖式。在一些實施例中，積體電路裝置10包括邏輯裝置與靜態隨機存取記憶體裝置。圖2A至2Q顯示多種實施例中，形成邏輯裝置的方法。圖3A至3I顯示多種實施例中，形成靜態隨機存取記憶體裝置的方法。可同時進行圖2A至2Q所示的許多步驟，如圖3A至3I所示。舉例來說，圖2A至2H可分別對應圖3A至3H，而圖2A至2H顯示的步驟進行於含有邏輯裝置的區域中，而圖3A至3H顯示的步驟進行於含有靜態隨機存取記憶體裝置的區域中。
圖5顯示本發明一或多個實施例中，自工件形成積體電路裝置或其部分的方法1000的流程圖。方法1000僅為舉例而非侷限本發明實施例至方法1000實際記載的內容。在方法1000之前、之中、與之後可提供額外步驟，且方法的額外實施例可置換、省略、或調換一些所述步驟。此處並未詳述所有步驟以簡化說明。方法1000將搭配圖2A至3I所示的工件的部分透視圖及/或剖視圖說明如下，其為方法1000的實施例的不同製作階段。為了避免疑慮，圖式中的X方向垂直於Y方向，而Z方向垂直於X方向與Y方向。值得注意的是由於工件可製作成半導體裝置，工件可依內容需求視作半導體裝置。
在圖2A與圖3A中，提供基板110。基板110可為半導體基板如半導體基體或類似物，其可摻雜(如摻雜p型或n型摻質)或未摻雜。基板110的半導體材料可包括矽、鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、或上述之組合。亦可採用其他基板如單層、多層、或組成漸變的基板。
如圖2A及3A所示，交錯的第一半導體層21A至21C (一起視作第一半導體層21)與第二半導體層23的多層堆疊25或晶格形成於基板110上。在一些實施例中，第一半導體層21的組成可為適用於n型奈米場效電晶體的第一半導體材料如矽、碳化矽、或類似物，且第二半導體層23的組成可為適用於p型奈米場效電晶體的第二半導體材料如矽鍺或類似物。多層堆疊25的每一層的磊晶成長製程可採用化學氣相沉積、原子層沉積、氣相磊晶、分子束磊晶、或類似製程。如圖2A及3A所示，氧化物層28與硬遮罩層29形成於頂部的第一半導體層21A上。在一些實施例中，氧化物層28為墊氧化物層，且硬遮罩層29可包括矽。在一些實施例中，第二半導體層27可存在於頂部的第一半導體層21A與氧化物層28之間，如圖2B與圖3B所示。
圖式中有三層的第一半導體層21與三層的第二半導體層23。在一些實施例中，多層堆疊25可包括一或兩層的第一半導體層21與一或兩層的第二半導體層23。雖然圖式中的多層堆疊25的最底層為第二半導體層23，一些實施例的多層堆疊25的最底層可為第一半導體層21。
由於第一半導體材料與第二半導體材料之間的高蝕刻選擇性，可移除第二半導體材料的第二半導體層23而不明顯移除第一半導體材料的第一半導體層21，進而釋放第一半導體層21以形成奈米場效電晶體的通道區。在一些實施例中，移除第一半導體層21並圖案化第二半導體層以形成通道區。高蝕刻選擇性可用於移除第一半導體材料的第一半導體層21，而不明顯移除第二半導體材料的第二半導體層23，進而圖案化第二半導體層23以形成奈米場效電晶體的通道區。
在圖2B中，鰭狀物321至325與奈米結構如通道22的堆疊形成於多層堆疊25中，其對應圖5的步驟1100。可自第一半導體層21形成第一奈米結構如通道22A1至22C5 (亦可一起視作通道22)，且可自第二半導體層23形成第二奈米結構24。舉例來說，圖2B與圖3B未顯示鰭狀物321，但圖1C與圖1O顯示鰭狀物321。在下述內容中說明鰭狀物322至325，但應理解說明同樣可行於鰭狀物321。在一些實施例中，奈米結構如通道22與第二奈米結構24與鰭狀物322至325的形成方法，可為蝕刻溝槽35於多層堆疊25與基板110中。蝕刻可為任何可接受的蝕刻製程，比如反應性離子蝕刻、中性束蝕刻、類似製程、或上述之組合。蝕刻可為非等向。相鄰的鰭狀物322至325與奈米結構如通道22及第二奈米結構24之間的距離(在Y軸方向中)可為約18 nm至約100 nm。奈米結構如通道22A3、22B3、及22C3為第一堆疊，奈米結構如通道22A4、22B4、及22C4為第二堆疊，而奈米結構如通道22A5、22B5、及22C5為第三堆疊。
鰭狀物322至325、奈米結構如通道22、與第二奈米結構24的圖案化方法可為任何合適方法。舉例來說，可採用一或多道光微影製程形成鰭狀物322至325、奈米結構如通道22、與第二奈米結構24，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。以多重圖案化製程為例，可形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。採用自對準製程以沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，而保留的間隔物之後可用於圖案化鰭狀物322至325。在一些實施例中，可採用光微影製程圖案化硬遮罩層29，接著以蝕刻製程轉移圖案以形成鰭狀物322至325、奈米結構如通道22、與第二奈米結構24。鰭狀物322至325與上方的奈米結構如通道22與第二奈米結構24可一起視作鰭狀物堆疊。鰭狀物堆疊26包括鰭狀物322、奈米結構如通道22A2、22B2、及22C2、與第二奈米結構24，其可由虛線標示於圖2B與圖3B中。圖2B與圖3B顯示四個鰭狀物堆疊26，但亦可由圖案化製程形成多於或少於4個鰭狀物堆疊。在一些實施例中，覆蓋第一相鄰成對的鰭狀物322至325 (比如鰭狀物322及323)的鰭狀物堆疊26，在Y軸方向中可分開第一距離如約40 nm至約60 nm。覆蓋第二相鄰成對的鰭狀物322至325 (比如鰭狀物323及324)的鰭狀物堆疊26，在Y軸方向中可隔有第二距離如約20 nm至約60 nm。
圖2B與圖3B所示的鰭狀物322至325具有垂直的平直側壁。在一些實施例中，側壁為實質上垂直(非錐形)，使鰭狀物322至325、奈米結構如通道22、與第二奈米結構24的寬度實質上類似，且奈米結構如通道22與第二奈米結構24為矩形(比如在Y-Z平面中具有矩形輪廓)。在一些實施例中，鰭狀物322至325具有錐形側壁，使鰭狀物322至325及/或奈米結構如通道22與第二奈米結構24的寬度在朝向基板110的方向中持續增加。在這些實施例中，奈米結構如通道22與第二奈米結構24的寬度可彼此不同且可為錐形(比如在Y-Z平面中具有梯形輪廓)。
在圖2C與圖3C中，形成牆狀結構300於一或多個溝槽35中，其對應圖5的步驟1200。如圖所示，一牆狀結構300可與鰭狀物322相鄰(比如圖1C與圖1O所示之鰭狀物322與鰭狀物321之間)，而另一牆狀結構300可形成於鰭狀物323及324之間以及第一堆疊與第二堆疊之間。形成牆狀結構300的方法可包括一或多個沉積步驟。在一些實施例中，在第一沉積步驟如化學氣相沉積、原子層沉積、或其他合適的沉積步驟中形成襯墊介電層302。襯墊介電層302的組成可為第一介電材料如低介電常數的介電材料，其可為或包括氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、或類似物，如搭配圖1A至1H說明的內容。
在形成襯墊介電層302之後，可形成蝕刻停止層304於襯墊介電層302上。形成蝕刻停止層304的方法可包括氧化襯墊介電層302的材料的步驟。在一些實施例中，蝕刻停止層304的形成方法為沉積氧化矽層於襯墊介電層302上，且沉積方法可為高密度電漿化學氣相沉積、可流動的化學氣相沉積、類似方法、或上述之組合。
舉例來說，在形成蝕刻停止層304之後，可形成核心介電層306於蝕刻停止層304上。在一些實施例中，核心介電層306的組成為第二沉積步驟中形成的第一介電材料，或者與第一介電材料實質上不同的第二介電材料。第二沉積步驟可為化學氣相沉積、原子層沉積、或其他合適的沉積步驟。核心介電層306可為或包括氮化矽、碳氮化矽、碳氮氧化矽、或類似物。
如圖1I所示，可形成牆狀結構300A以取代圖2C或圖3C所示的牆狀結構300，或額外形成牆狀結構300A搭配圖2C或圖3C所示的牆狀結構300。在形成牆狀結構300A時，可不形成蝕刻停止層304，且核心介電層306的材料不同於襯墊介電層302的材料，使襯墊介電層302相對於核心介電層306具有高蝕刻選擇性。舉例來說，襯墊介電層302可為或包括氮化矽或碳氮化矽，而核心介電層306可為或包括碳氧化矽或碳氮氧化矽。在一些實施例中，襯墊介電層302可為或包括碳氧化矽或碳氮氧化矽，而核心介電層306可為或包括氮化矽或碳氮化矽。
在形成牆狀結構300或牆狀結構300A的核心介電層306之後，可蝕刻襯墊介電層302、視情況形成的蝕刻停止層304、與核心介電層306，以移除其材料至低於硬遮罩層29的上表面的高度。以圖2C及3C為例，牆狀結構300 (或牆狀結構300A)的上表面可高於最上側的通道22A2、22A3、22A4、及22A5，高於第二半導體層27、或高於氧化物層28。
在圖2D與圖3D中，橫向延伸的溝槽37可穿過鰭狀物322至325，並位於含有邏輯裝置的區域中的通道22與牆狀結構300 (或牆狀結構)上，如圖2D所示。遮罩400位於含有靜態隨機存取記憶體裝置的區域上，如圖3D所示。溝槽37可延伸至與溝槽35共平面的高度，或延伸至稍微高於或低於溝槽35的高度。溝槽37的延伸方向(如Y軸方向)可垂直於或實質上垂直於溝槽35延伸其中的方向(如X軸方向)。可採用一或多道移除步驟以形成溝槽37。在一些實施例中，移除步驟可為或包括任何可接受的蝕刻製程，比如反應性離子蝕刻、中性束蝕刻、類似步驟、或上述之組合。蝕刻可為非等向。相鄰的鰭狀物322至325與奈米結構如通道22及第二奈米結構24之間在X軸方向中的距離，可為約18 nm至約100 nm。在形成溝槽37時，遮罩400可位於積體電路裝置10的區域上，而靜態隨機存取記憶體裝置將形成於此區域中。後續步驟可形成靜態隨機存取記憶體裝置所用的隔離溝槽或開口520，如圖2F及3F所示。
在圖2E至2H與圖3E至3H中，可形成隔離區361及362如淺溝槽隔離區於鰭狀物322至325之間以與鰭狀物322至325相鄰，其對應圖5的步驟1300。隔離區361及362的形成方法可為沉積絕緣材料層36於溝槽35及37中(圖2E)，或沉積絕緣材料層36於溝槽35中(圖3E)。在一些實施例中，絕緣材料層36形成於基板110、鰭狀物322至325、奈米結構如通道22、與第二奈米結構24之上，以及相鄰的鰭狀物322至325與奈米結構如通道22及第二奈米結構24之間。絕緣材料層36可為氧化物如氧化矽、氮化物、類似物、或上述之組合，且其形成方法可為高密度電漿化學氣相沉積、可流動的化學氣相沉積、類似方法、或上述之組合。在一些實施例中，可先沿著基板110、鰭狀物322至325、奈米結構如通道22、與第二奈米結構24的表面形成襯墊(未圖示)。之後可形成絕緣材料層36於襯墊上，其材料可為上述材料。
可對絕緣材料層36進行移除製程如化學機械研磨、回蝕刻製程、上述之組合、或類似製程，以移除硬遮罩層29上的絕緣材料層36的多餘絕緣材料，如圖2E及3E所示。
在圖2F及3F中，形成開口520於含有靜態隨機存取記憶體裝置的區域中(圖3F)，而遮罩500位於含有邏輯裝置的區域上(圖2F)。開口520的形成方法可為一或多道移除步驟，比如合適的蝕刻步驟如反應性離子蝕刻、中性束蝕刻、原子層蝕刻、或類似步驟。如圖3F所示，開口520延伸穿過或部分穿過絕緣材料層36、硬遮罩層29、氧化物層28、第二半導體層27、通道22、第二奈米結構24、與一或多個鰭狀物322至325 (如圖示的)鰭狀物323與鰭狀物324)。在一些實施例中，開口520著陸於基板110上，稍微延伸至基板110中、或稍微止於基板110上 (比如保留鰭狀物323及324的部分)。在形成開口520時，絕緣材料層36的一部分可覆蓋牆狀結構300 (或牆狀結構300A)的上表面。
在圖2G及3G中，形成主動區隔離結構530於含有靜態隨機存取記憶體裝置的區域中，接著進行第二移除製程移除硬遮罩層29以及絕緣材料層36、主動區隔離結構530、與牆狀結構300 (或牆狀結構300A)的部分，以露出第二半導體層27。主動區隔離結構530的形成方法可為合適的沉積製程如化學氣相沉積、原子層沉積、或類似製程，其可沉積主動區隔離結構530的介電材料於開口520中。舉例來說，第二移除製程可包括化學機械研磨。在第二移除製程之後，牆狀結構300 (或牆狀結構300A)、主動區隔離結構530 (在含靜態隨機存取記憶體裝置的區域中)、絕緣材料層36、與第二半導體層27的上表面可共平面或實質上共平面。
在圖2H及3H中，進行第三移除製程以移除第二半導體層27，並進行第四移除製程使隔離區361及362凹陷。圖2H的透視圖在X軸方向中，可偏離圖2A至2G所示的結構。一些實施例在完成第三移除製程之後，可露出奈米結構如通道22的上表面，且奈米結構如通道22的上表面可與絕緣材料層36齊平。接著使絕緣材料層36凹陷以形成隔離區361及362。在使隔離區361及362凹陷之後，奈米結構如通道22、第二奈米結構24、與鰭狀物322至325的上側部分可凸出高於隔離區361及362。隔離區361及362的上表面可為圖示的平坦表面、凸出表面、凹入表面、或上述之組合。在一些實施例中，可由可接受的蝕刻製程如採用稀氫氟酸的氧化物移除製程使隔離區361及362凹陷，其可對絕緣材料具有選擇性，並保留鰭狀物322至325、奈米結構如通道22、與第二奈米結構24實質上不變。
如圖3H所示，在含有靜態隨機存取記憶體裝置的區域中，可使主動區隔離結構530凹陷。一些實施例在第四移除製程中使主動區隔離結構530凹陷，其中第四移除製程形成隔離區361及362。一些實施例可在形成隔離區361及362之前或之後，以第五移除製程使主動區隔離結構530凹陷，且第五移除製程不同於第四移除製程。在使絕緣材料層36與主動區隔離結構530凹陷之後，隔離區361及362的上表面與主動區隔離結構530的上表面可共平面或實質上共平面(比如在Z軸方向中彼此稍微偏離)。
在圖2H及3H中，可形成合適井區(未圖示)於鰭狀物322至325、奈米結構如通道22、第二奈米結構24、及/或隔離區361及362中。採用遮罩，可在基板110的p型區中進行n型雜質佈植，並在基板110的n型區中進行p型雜質佈植。n型雜質的例子可包括磷、砷、銻、或類似物。p型雜質的例子可包括硼、氟化硼、銦、或類似物。在佈植之後可進行退火以修復佈植損傷並活化p型及/或n型雜質。在一些實施例中，可在磊晶成長鰭狀物322至325、奈米結構如通道22、與第二奈米結構24時進行原位摻雜，以省略分開的佈植步驟。然而原位摻雜與佈植摻雜可搭配使用。
圖2I至2P係多種實施例中，形成閘極結構200與源極/汲極區82的透視圖。圖2I至2P的說明可用於含有邏輯裝置的區域與含有靜態隨機存取記憶體裝置的區域。
在圖2I中，形成隔離區361及362之後可形成犧牲閘極結構40於鰭狀物322至325、牆狀結構300 (或牆狀結構300A)、隔離區361及362、奈米結構如通道22、與第二奈米結構24上。犧牲閘極結構40如圖2I所示，且可同時形成許多其他犧牲閘極結構40以與所示的犧牲閘極結構40實質上平行。
在形成犧牲閘極結構40時，犧牲閘極層45形成於鰭狀物321至325及/或奈米結構如通道22與第二奈米結構24上。犧牲閘極層45的組成材料相對於隔離區361及362可具有高蝕刻選擇性。犧牲閘極層45可為導電材料、半導體材料、或非導電材料，且其可為或包括非晶矽、多晶矽、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物、或金屬。犧牲閘極層45的沉積方法可為物理氣相沉積、化學氣相沉積、濺鍍沉積、或沉積選定材料所用的其他技術。舉例來說，第一遮罩層47A與第二遮罩層47B (可一起視作遮罩層47)形成於犧牲閘極層45上，且可包括氮化矽、氮氧化矽、或類似物。一些實施例在形成犧牲閘極層45之前，可形成閘極介電層44於犧牲閘極層45與鰭狀物322至325 (及/或奈米結構如通道22與第二奈米結構24)之間。
在圖2J中，形成犧牲閘極結構40之後可形成一或多個閘極間隔物層41以覆蓋犧牲閘極結構40，並露出鰭狀物堆疊26、鰭狀物322至325、隔離區361及362、與牆狀結構300 (或牆狀結構300A)的區域。閘極間隔物層41的形成方法可為任何合適的沉積製程，比如物理氣相沉積、化學氣相沉積、原子層沉積、或類似製程。在形成閘極間隔物層41之後，可移除閘極間隔物層41的水平部分(比如在X-Y平面中)，進而露出鰭狀物堆疊26、牆狀結構300 (或牆狀結構300A)、與隔離區361及362的上表面。一些實施例在移除閘極間隔物層41的水平部分之後，可分別保留閘極間隔物層41的蓋部41C於隔離區361及362的邊緣部分361E及362E上。
在移除閘極間隔物層41的水平部分之後，可進行一或多道移除步驟使閘極間隔物層41所露出的鰭狀物堆疊26、牆狀結構300 (或牆狀結構300A)、隔離區361及362、與鰭狀物322至325凹陷。移除步驟可包括合適的蝕刻步驟以移除通道22、第二奈米結構24、鰭狀物322至325、牆狀結構300 (或牆狀結構300A)、與隔離區361及362的材料，比如反應性離子蝕刻、中性束蝕刻、原子層蝕刻、或類似步驟。
在圖2K中，形成內側間隔物74。可進行選擇性蝕刻製程使第二奈米結構24其露出的末端部分凹陷，而實質上不攻擊奈米結構如通道22。在選擇性蝕刻製程之後，可形成凹陷於第二奈米結構24其被移除的末端部分處。接著可形成內側間隔物層，以填入奈米結構如通道22之間的凹陷(由上述選擇性蝕刻製程所形成)。內側間隔物層可為合適的介電材料，比如碳氮化矽、碳氮氧化矽、或類似物，且其形成方法可為合適的沉積方法如物理氣相沉積、化學氣相沉積、原子層沉積、或類似方法。可進行蝕刻製程如非等向蝕刻製程，以移除第二奈米結構24中的凹陷之外的內側間隔物層的部分。內側間隔物層的保留部分(比如位於第二奈米結構24的凹陷之中的部分)可形成內側間隔物74。最終結構如圖2K所示。
如圖2L所示，形成源極/汲極區82，其可對應圖5的步驟1400。在所述實施例中，源極/汲極區82可為磊晶成長的磊晶材料。源極/汲極區82可成長於鰭狀物322至325的露出部分上，並接觸奈米結構如通道22。源極/汲極區82一開始成長於相鄰的結構之間或隔離結構與牆狀結構之間，比如圖示的鰭狀物322上的隔離區361與牆狀結構300之間。隔離區361上的蓋部41C可橫向限制源極/汲極區82自鰭狀物322向上成長。在一些實施例中，源極/汲極區82可施加應力於個別通道22中以改善效能。形成源極/汲極區82，使每一犧牲閘極結構40位於個別相鄰成對的源極/汲極區82之間。在一些實施例中，閘極間隔物層41與內側間隔物74可使源極/汲極區82與犧牲閘極層45隔有合適的橫向距離(比如在X軸方向中)，以避免電性橋接至最終裝置其後續形成的閘極。
源極/汲極區82可包括任何可接受的材料，比如適用於n型裝置或p型裝置的材料。對n型裝置而言的一些實施例中，源極/汲極區82包括的材料可施加拉伸應力於通道區中，比如矽、碳化矽、碳磷化矽、磷化矽、或類似物。特定實施例在形成p型裝置時，源極/汲極區82包括的材料可施加壓縮應力於通道區中，比如矽鍺、硼化矽鍺、鍺、鍺錫、或類似物。源極/汲極區82可具有自鰭狀物的個別表面隆起的表面，且可具有晶面。在一些實施例中，相鄰的源極/汲極區82可合併形成單一的源極/汲極區82於鰭狀物322至325中的兩個相鄰鰭狀物上。
可將摻質佈植至源極/汲極區82之後進行退火。源極/汲極區的雜質濃度可介於約10 19cm -3至約10 21cm -3之間。源極/汲極區82所用的n型及/或p型雜質可為任何前述雜質。在一些實施例中，可在成長源極/汲極區82時進行原位摻雜。接著可形成接點蝕刻停止層與層間介電層(未圖示以簡化圖式)以覆蓋犧牲閘極結構40與源極/汲極區82。
在圖2M中，可切割或修整一或多個源極/汲極區82，使源極/汲極區82在Y-Z平面中的剖視輪廓可為叉狀，其對應圖5的步驟1500。步驟1500中可修整與牆狀結構300或300A重疊的源極/汲極區82的部分。在修整源極/汲極區82的蝕刻步驟之前，可形成圖案化遮罩550於源極/汲極區82、犧牲閘極結構40、閘極間隔物層41、與隔離區361及362之上。圖案化遮罩550包括開口39以露出覆蓋牆狀結構300或300A的源極/汲極區82的第二橫向延伸物82EX2 (見圖1G)。在一些實施例中，開口39為延伸於X軸方向中的溝槽。可經由開口39進行蝕刻步驟如合適的非等向蝕刻，其實質上不攻擊圖案化遮罩550所覆蓋的源極/汲極區82的部分。在移除源極/汲極區82的橫向邊緣部分之後，源極/汲極區82的橫向延伸物越過通道22的邊緣的距離可為約0 nm至約10 nm (在修整的側部上)，且可為約10 nm至約20 nm (在圖案化遮罩550覆蓋的側部上)。
在圖2N中，可移除第二奈米結構24、遮罩層47、與犧牲閘極層45以釋放通道22。在釋放步驟之前，可進行平坦化製程如化學機械研磨以齊平犧牲閘極層45與閘極間隔物層41的上表面。平坦化製程亦可移除犧牲閘極層45之上的第一遮罩層47A與第二遮罩層47B，以及沿著遮罩層47的閘極間隔物層41的部分。綜上所述，可露出犧牲閘極層45的上表面。
之後可在蝕刻製程中移除犧牲閘極層45，以形成凹陷。在一些實施例中，可由非等向乾蝕刻製程移除犧牲閘極層45。舉例來說，蝕刻製程可包括乾蝕刻製程，其採用的反應氣體可選擇性蝕刻犧牲閘極層45而不蝕刻間隔物層41。當犧牲閘極介電層44存在時，其可在蝕刻犧牲閘極層45時作為蝕刻停止層。在移除犧牲閘極層45之後，可移除犧牲閘極介電層44。
可移除第二奈米結構24以釋放奈米結構如通道22。在移除第二奈米結構24之後，奈米結構如通道22可形成多個水平延伸的奈米片(比如平行於基板110的主要上表面)。奈米片可一起視作奈米結構裝置20A至20E的通道22。
在一些實施例中，可採用對第二奈米結構24的材料具有選擇性的蝕刻劑以選擇性蝕刻移除第二奈米結構24，以移除第二奈米結構24而實質上不攻擊奈米結構如通道22。在一些實施例中，蝕刻製程為採用蝕刻氣體(與視情況採用載氣)的等向蝕刻製程，其中蝕刻氣體包括氟氣與氫氟酸，而載氣可為惰性氣體如氬氣、氦氣、氮氣、上述之組合、或類似物。
在一些實施例中，移除第二奈米結構24並圖案化奈米結構如通道22，以形成p型場效電晶體與n型場效電晶體的通道區。在一些實施例中，可移除奈米結構如通道22並圖案化第二奈米結構24，以形成p型場效電晶體與n型場效電晶體的通道區。
在一些實施例中，奈米結構裝置20A至20E的奈米片如奈米結構如通道22可由額外蝕刻製程重塑(如薄化)，以改善閘極填充容許範圍。可由對奈米片如奈米結構如通道22具有選擇性的等向蝕刻製程進行重塑步驟。在重塑步驟之後，奈米片如奈米結構如通道22可為狗骨頭狀，其沿著X軸方向的中間部分比末端部分薄。
一些實施例在移除第二奈米結構24、遮罩層47、與犧牲閘極層45之前，可沉積層間介電層130於源極/汲極區82上。亦可在沉積層間介電層130之前，形成蝕刻停止層131。在沉積層間介電層130之後，層間介電層130可稍微凹陷，且可形成第二蝕刻停止層(未圖示以簡化圖式)於凹陷中的層間介電層130上。接著可進行化學機械研磨步驟或類似步驟，以移除第二蝕刻停止層的多餘材料，使第二蝕刻停止層的上表面與蝕刻停止層131及閘極間隔物層41的上表面實質上共平面。
在圖2O中，形成未切割的置換閘極200U，其對應圖5的步驟1600。未切割的置換閘極200U的形成方法可為一或多道沉積步驟，比如化學氣相沉積、原子層沉積、或類似步驟。圖4係圖2O的區域170的細節圖，其對應閘極結構200B的一部分(見圖2Q)。每一置換閘極200如圖4所示的閘極結構200B，通常包括第一界面層210、至少一閘極介電層600、功函數金屬層900、與導電填充層290。在一些實施例中，每一置換閘極200更包括至少一第二界面層240或第二功函數層如功函數阻障層700。
如圖4所示的一些實施例，第一界面層210包括基板110的半導體材料的氧化物如氧化矽。在其他實施例中，第一界面層210可包括另一合適種類的介電材料。第一界面層210的厚度可介於約5 Å至約50 Å之間。如圖4所示，由於間隔物部分302S與通道22相鄰，第一界面層210可止於間隔物部分302S的上表面與下表面上。
如圖4所示，形成閘極介電層600於第一界面層210上。在一些實施例中，採用原子層沉積製程形成閘極介電層600，以精確控制閘極介電層600的沉積厚度。在一些實施例中，原子層沉積製程可採用約40次至80次沉積循環，其溫度可為約200℃至約300℃。在一些實施例中，原子層沉積製程可採用氯化鉿及/或水作為前驅物。此原子層沉積製程可形成厚度介於約10 Å至約100 Å之間的第一閘極介電層220。如圖4所示，閘極介電層600可為連續層，其可順應性地形成於牆狀結構300的蝕刻停止層304 (或牆狀結構300A的核心介電層306)的側壁、間隔物部分302S的下表面與上表面、與第一界面層210 (或通道22，若第一界面層210不存在)之上並與其接觸。
在一些實施例中，閘極介電層600包括高介電常數的介電材料，其介電常數可大於氧化矽的介電常數(約3.9)。例示性的高介電常數的介電材料包括氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鉭、或上述之組合。在其他實施例中，閘極介電層600可包括非高介電常數的介電材料如氧化矽。在一些實施例中，閘極介電層600包括多個高介電常數的介電層，其至少一者包括摻質如鑭、鎂、釔、或類似物，且其可由退火製程驅入釔調整奈米結構裝置20A至20E的臨界電壓。
如圖4所示，第二界面層240形成於閘極介電層600上，而第二功函數層如功函數阻障層700形成於第二界面層240上。第二界面層240可促進較佳的金屬閘極黏著性於閘極介電層600上。在許多實施例中，第二界面層240更改善閘極結構200B的熱穩定性，且可限制自功函數金屬層900及/或功函數阻障層700擴散金屬雜質至閘極介電層600中。在一些實施例中，形成第二界面層240的步驟可為先沉積高介電常數的蓋層(為圖示以簡化圖式)於閘極介電層600上。在多種實施例中，高介電常數的蓋層包括氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氮氧化鉿鋁、氧化鉿鋯、或其他合適材料。在具體實施例中，高介電常數的蓋層包括氮化鈦矽。在一些實施例中，高介電常數的蓋層的沉積方法為原子層沉積，其可採用約40次至約100次的循環，且溫度可為約400℃至約450℃。在一些實施例中，接著可進行熱退火以形成第二界面層240，其可為或包括氮氧化鈦矽。在熱退火形成第二界面層240之後，可進行人工智慧控制的原子層蝕刻循環，以移除高介電常數的蓋層而實質上不移除第二界面層240。每一循環可包括氯化鎢的第一脈衝、接著進行氬氣淨化、接著進行氧氣的第二脈衝、接著進行另一氬氣淨化。移除高介電常數的蓋層以增加閘極填充的容許範圍，其經由金屬閘極圖案化以進一步達到多重臨界電壓調整。
如圖4所示的一些實施例，在形成第二界面層240與移除高介電常數的蓋層之後，可視情況形成功函數阻障層700。功函數阻障層700可為或包括金屬氮化物如氮化鈦、氮化鎢、氮化鉬、氮化鉭、或類似物。在具體實施例中，功函數阻障層700為氮化鈦。功函數阻障層700的厚度可為約5 Å至約20 Å。功函數阻障層可提供額外的臨界電壓調整彈性。一般而言，功函數阻障層700可增加n型場效電晶體裝置的臨界電壓，並減少p型場效電晶體裝置的臨界電壓。
在一些實施例中，功函數金屬層900可包括至少一n型功函數金屬層、原位蓋層、或氧阻擋層，其可形成於功函數阻障層700上。n型功函數金屬層可為或包括n型金屬材料如碳化鈦鋁、鈦鋁、碳化鉭鋁、鉭鋁、或類似物。n型功函數金屬層的形成方法可為一或多道沉積方法，比如化學氣相沉積、物理氣相沉積、原子層沉積、電鍍、及/或其他合適方法，且其厚度可介於約10 Å至20 Å之間。原位蓋層形成於n型功函數金屬層上。在一些實施例中，原位蓋層可為或包括氮化鈦、氮化鈦矽、氮化鉭、或另一合適材料，且厚度可介於約10 Å至20 Å之間。氧阻擋層形成於原位蓋層上，以避免氧擴散至n型功函數層而造成臨界電壓產生不想要的偏移。氧阻擋層的組成為介電材料，其可阻止氧穿透至n型功函數金屬層，且可保護n型功函數金屬層免於進一步氧化。氧阻擋層可包括矽、鍺、矽鍺、或另一合適材料的氧化物。在一些實施例中，氧阻擋層的形成方法可採用原子層沉積，且厚度可介於約10 Å至約20 Å之間。
圖4更顯示導電填充層290。在一些實施例中，黏著層(未圖示)形成於功函數金屬層的氧阻擋層與導電填充層290之間。黏著層可促進及/或增加導電填充層290與功函數金屬層900之間的黏著性。在一些實施例中，黏著層的組成可為金屬氮化物如氮化鈦、氮化鉭、氮化鉬、氮化鎢、或另一合適材料，且其形成方法可採用原子層沉積。在一些實施例中，黏著層的厚度可介於約10 Å至約25 Å之間。導電填充層290可形成於黏著層上，且可包括導電材料如鎢、鈷、釕、銥、鉬、銅、鋁、或上述之組合。在一些實施例中，導電填充層290的沉積方法可採用化學氣相沉積、物理氣相沉積、電鍍、及/或其他合適製程。在一些實施例中，縫隙510可為氣隙，其形成於垂直地位於通道22A2及22B2之間的導電填充層290中。在一些實施例中，導電填充層290可順應性地沉積於功函數金屬層900上。順應性沉積時，側壁沉積膜可能合併而形成縫隙510。在一些實施例中，相鄰的通道22A2及22B2之間可能不存在縫隙510。
如圖2P所示，形成第二導電層297。在沉積第二導電層297之前，可由合適的蝕刻步驟使未切割的置換閘極200U凹陷。蝕刻步驟可包括等向蝕刻或非等向蝕刻，其可移除導電填充層290而實質上不攻擊閘極間隔物層41、蝕刻停止層131、與層間介電層130。在使未切割的置換閘極200U凹陷的蝕刻步驟之後可沉積第二導電層297，其合適的沉積步驟可包括物理氣相沉積、濺鍍、化學氣相沉積、原子層沉積、或類似方法。在一些實施例中，第二導電層297的形成方法可為沉積導電材料如鎢。在沉積第二導電層297之後，可移除蝕刻停止層131、層間介電層130、與閘極間隔物層41上的多餘導電材料，且移除方法可為化學機械研磨。
如圖2Q及3I所示，形成閘極隔離結構99。在圖2Q與圖3I中，可形成一或多個遮罩層於未切割的置換閘極200U上。遮罩層可包括矽如多晶矽或非晶矽。在一些實施例中，遮罩層的厚度可為約100 nm至約200 nm。在一些實施例中，可對遮罩層的最上側遮罩層進行平坦化步驟。遮罩層可包括硬遮罩層，其沉積方法可採用任何合適製程如旋轉塗佈、低壓化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、原子層沉積、或其他合適製程。在一些實施例中，硬遮罩層包括一或多層的氮化矽、氮氧化矽、或類似物。
可蝕刻硬遮罩層以形成開口於一或多個牆狀結構300或300A上、一或多個隔離區361或362上、或上述兩者之上。如圖2Q與圖3I所示，可形成開口之一於鰭狀物321及322之間的牆狀結構300之上並露出牆狀結構300，且可形成開口之另一者於隔離區362之上。當形成於牆狀結構300或300A之上時，開口的寬度(在Y方向中)可小於牆狀結構300的寬度，但較大寬度亦適用。
在一些實施例中，為了形成開口，可形成光阻圖案(未圖示)於硬遮罩層上，且可由對硬遮罩層的材料具有選擇性的非等向蝕刻製程先蝕刻硬遮罩層以形成開口的上側部分，其自硬遮罩層的上表面延伸以露出第二導電層297的上表面。在蝕刻硬遮罩層之後可移除光阻圖案，且硬遮罩層在形成開口的下側部分時可作為遮罩，且開口的下側部分延伸穿過第二導電層297與未切割的置換閘極200U，並視情況延伸至牆狀結構300或300A中。
在圖2Q及3I中，形成開口之後可形成閘極隔離結構99於開口中。在一些實施例中，閘極隔離結構99可為或包括氮化矽、氧化矽、氧化鋁、氧化鋯、或另一合適材料。閘極隔離結構99沉積於開口中的合適製程可為化學氣相沉積及/或其他合適技術。在沉積閘極隔離結構99之後，可進行移除製程如化學機械研磨或另一合適製程，以自第二導電層297上移除閘極隔離結構99的多餘材料，使閘極隔離結構99的上表面與第二導電層297的上表面實質上齊平。閘極隔離結構99一般延續開口形狀。此時的閘極結構200A至200C可彼此電性隔離。
實施例可提供優點。藉由形成牆狀結構300或300A於單元邊界，可減少金屬閘極末端蓋與源極/汲極磊晶尺寸以減少閘極-汲極電容。亦可減少主動區空間。牆狀結構可為多層結構以移除牆狀結構300或300A的襯墊介電層302的部分，使閘極結構200延伸而與通道22重疊，進而增加閘極結構200對流過通道22的電流控制。可切割或修整與牆狀結構相鄰的源極/汲極區82，以避免相鄰的源極/汲極區82合併。藉由減少金屬閘極末端蓋與源極/汲極區82的橫向尺寸，可減少閘極-汲極電容。如此一來，可促進裝置效能，且可減少奈米結構裝置20A至20E之間的主動區空間以節省晶片面積。
在至少一實施例中，半導體裝置包括奈米結構的第一垂直堆疊，位於基板上；奈米結構的第二垂直堆疊，位於基板上；牆狀結構，位於第一垂直堆疊與第二垂直堆疊之間並直接接觸第一垂直堆疊與第二垂直堆疊；閘極結構，包覆奈米結構的三側；以及源極/汲極區，位於奈米結構的第一垂直堆疊旁邊。
在一些實施例中，牆狀結構包括核心介電層；以及襯墊介電層，位於核心介電層與第一垂直堆疊及第二垂直堆疊之間。
在一些實施例中，核心介電層與襯墊介電層具有不同的蝕刻選擇性。
在一些實施例中，核心介電層接觸襯墊介電層。
在一些實施例中，襯墊介電層與核心介電層具有實質上相同的蝕刻選擇性，且牆狀結構更包括蝕刻停止層，位於襯墊介電層與核心介電層之間。
在一些實施例中，襯墊介電層包括多個間隔物部分，其彼此垂直地隔有閘極結構。
在一些實施例中，閘極結構包括介電層，接觸間隔物部分的上表面與下表面；以及導電層，與間隔物部分垂直地隔有介電層。
在一些實施例中，半導體裝置更包括：閘極隔離結構，延伸穿過閘極結構並接觸牆狀結構。
在一些實施例中，閘極隔離結構延伸至牆狀結構中。
在至少一實施例中，半導體裝置包括：多個奈米結構、閘極結構、與源極/汲極區。奈米結構位於基板上。奈米結構各自包括上側：下側，與上側相對；第一橫向側，面向第一橫向方向；第二橫向側，與第一橫向側相對；第三橫向側，面向第二橫向方向，且第二橫向方向與第一橫向方向相交；以及第四橫向側，與第三橫向側相對；閘極結構延伸於第一橫向方向中，並接觸奈米結構各自的上側、下側、與第一橫向側。閘極結構與奈米結構各自的第三橫向側與第四橫向側分隔。源極/汲極區位於奈米結構旁邊，且源極/汲極區在第一橫向方向中具有不對稱的形狀。
在一些實施例中，源極/汲極區包括：第一橫向延伸物，其於第一橫向方向中橫向延伸超出奈米結構一第一寬度；以及第二橫向延伸物，其於與第一橫向方向相反的方向中橫向延伸超出奈米結構一第二寬度，且第二寬度小於第一寬度。
在一些實施例中，第一寬度為約10 nm至約20 nm；以及第二寬度為約0 nm至約10 nm。
在一些實施例中，半導體裝置更包括：隔離區，位於源極/汲極區的第一側上；以及牆狀結構，位於源極/汲極區的第二側上，且源極/汲極區的第一側與第二側相對。
在一些實施例中，半導體裝置更包括閘極間隔物層位於閘極結構上，且閘極間隔物層包括蓋部位於隔離區的邊緣部分上。
在一些實施例中，蓋部接觸源極/汲極區。
在至少一實施例中，半導體裝置的形成方法包括：形成奈米結構的第一堆疊，奈米結構的第二堆疊、與奈米結構的第三堆疊，且第一堆疊、第二堆疊、與第三堆疊彼此橫向分開；形成牆狀結構於第一堆疊與第二堆疊之間；形成隔離區於第二堆疊與第三堆疊之間；形成第一源極/汲極區以接觸第一堆疊，形成第二源極/汲極區以接觸第二堆疊，並形成第三源極/汲極區以接觸第三堆疊；修整第一源極/汲極區與第二源極/汲極區的部分，其彼此面對並與牆狀結構垂直重疊；以及形成閘極結構於第一堆疊、第二堆疊、與第三堆疊上。
在一些實施例中，形成該牆狀結構的步驟包括：形成襯墊介電層於第一堆疊、第二堆疊、與第三堆疊中的奈米結構的側壁上；以及形成核心介電層於襯墊介電層上。
在一些實施例中，形成牆狀結構的步驟更包括：在形成核心介電層之前，形成蝕刻停止層於襯墊介電層上。
在一些實施例中，修整第一源極/汲極區與第二源極/汲極區的部分的步驟包括：形成圖案化遮罩以覆蓋第一源極/汲極區、第二源極/汲極區、與第三源極/汲極區，且圖案化遮罩具有開口於牆狀結構上；以及經由開口蝕刻第一源極/汲極區與第二源極/汲極區。
在一些實施例中，方法更包括形成閘極隔離結構，其延伸穿過閘極結構並接觸牆狀結構。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
C-C,G-G,H-H:剖線 D1:橫向延伸距離 D2:垂直延伸距離 H1:距離 W1:第一寬度 W2:第二寬度 10:積體電路裝置 20A,20B,20C,20D,20E:奈米結構裝置 21A,21B,21C:第一半導體層 23,27:第二半導體層 22A1,22A2,22A3,22A4,22A5,22B1,22B2,22B3,22B4,22B5,22C1,22C2,22C3,22C4,22C5:通道 22L:下側 22LA1:第一橫向側 22LA2:第二橫向側 22LA3:第三橫向側 22LA4:第四橫向側 22U:上側 24:第二奈米結構 25:多層堆疊 26:鰭狀物堆疊 28:氧化物層 29:硬遮罩層 35,37:溝槽 36:絕緣材料層 39,520:開口 40:犧牲閘極結構 41:閘極間隔物層 41C:蓋部 44:閘極介電層 45:犧牲閘極層 47A:第一遮罩層 47B:第二遮罩層 74:內側間隔物 82,82A,82B,82C,82D,82E:源極/汲極區 82EX1:第一橫向延伸物 82EX2:第二橫向延伸物 99:閘極隔離結構 110:基板 118:矽化物層 120:源極/汲極接點 130:層間介電層 131,304:蝕刻停止層 150,170,175:區域 200A,200B,200C:閘極結構 200U:未切割的置換閘極 210:界面層 240:第二界面層 290:導電填充層 290E:延伸部分 297:第二導電層 300,300A:牆狀結構 302:襯墊介電層 302S:間隔物部分 304U:上表面 306:核心介電層 321,322,323,324,325:鰭狀物 361,362:隔離區 361E,362E:邊緣部分 400,500:遮罩 510:縫隙 530:主動區隔離結構 550:圖案化遮罩 600:閘極介電層 700:功函數阻障層 900:功函數金屬層 1000:方法 1100,1200,1300,1400,1500,1600:步驟
圖1A至1S係本發明實施例中，製作的積體電路裝置的一部分的上視圖、透視圖、與剖視圖。 圖2A至2Q係本發明多種實施例中，積體電路裝置於多種製作階段的透視圖。 圖3A至3I係本發明多種實施例中，積體電路裝置於多種製作階段的透視圖。 圖4係多種實施例中，閘極結構的剖視圖。 圖5係多種實施例中，方法的流程圖。
10:積體電路裝置
20A,20B,20C,20D,20E:奈米結構裝置
22A1,22A2,22A3,22A5,22B1,22B2,22B3,22B5,22C1,22C2,22C3,22C5:通道
99:閘極隔離結構
110:基板
150:區域
200A,200B,200C:閘極結構
297:第二導電層
300:牆狀結構
302:襯墊介電層
304:蝕刻停止層
306:核心介電層
321,322,323,325:鰭狀物
361,362:隔離區
530:主動區隔離結構

Claims (20)

  1. 一種半導體裝置，包括： 奈米結構的一第一垂直堆疊，位於一基板上； 奈米結構的一第二垂直堆疊，位於該基板上； 一牆狀結構，位於該第一垂直堆疊與該第二垂直堆疊之間並直接接觸該第一垂直堆疊與該第二垂直堆疊； 一閘極結構，包覆奈米結構的三側；以及 一源極/汲極區，位於奈米結構的該第一垂直堆疊旁邊。
  2. 如請求項1之半導體裝置，其中該牆狀結構包括： 一核心介電層；以及 一襯墊介電層，位於該核心介電層與該第一垂直堆疊及該第二垂直堆疊之間。
  3. 如請求項2之半導體裝置，其中該核心介電層與該襯墊介電層具有不同的蝕刻選擇性。
  4. 如請求項3之半導體裝置，其中該核心介電層接觸該襯墊介電層。
  5. 如請求項2之半導體裝置，其中該襯墊介電層與該核心介電層具有實質上相同的蝕刻選擇性，且該牆狀結構更包括： 一蝕刻停止層，位於該襯墊介電層與該核心介電層之間。
  6. 如請求項2之半導體裝置，其中該襯墊介電層包括多個間隔物部分，其彼此垂直地隔有該閘極結構。
  7. 如請求項6之半導體裝置，其中該閘極結構包括： 一介電層，接觸該些間隔物部分的上表面與下表面；以及 一導電層，與該些間隔物部分垂直地隔有該介電層。
  8. 如請求項1之半導體裝置，更包括： 一閘極隔離結構，延伸穿過該閘極結構並接觸該牆狀結構。
  9. 如請求項8之半導體裝置，其中該閘極隔離結構延伸至該牆狀結構中。
  10. 一種半導體裝置，包括： 多個奈米結構，位於一基板上，且該些奈米結構各自包括： 一上側： 一下側，與該上側相對； 一第一橫向側，面向一第一橫向方向； 一第二橫向側，與該第一橫向側相對； 一第三橫向側，面向一第二橫向方向，且該第二橫向方向與該第一橫向方向相交；以及 一第四橫向側，與該第三橫向側相對； 一閘極結構，延伸於該第一橫向方向中，該閘極結構接觸該些奈米結構各自的該上側、該下側、與該第一橫向側，且該閘極結構與該些奈米結構各自的該第三橫向側與該第四橫向側分隔；以及 一源極/汲極區，位於該些奈米結構旁邊，且該源極/汲極區在該第一橫向方向中具有不對稱的形狀。
  11. 如請求項10之半導體裝置，其中該源極/汲極區包括： 一第一橫向延伸物，其於該第一橫向方向中橫向延伸超出該些奈米結構一第一寬度；以及 一第二橫向延伸物，其於與該第一橫向方向相反的方向中橫向延伸超出該些奈米結構一第二寬度，且該第二寬度小於該第一寬度。
  12. 如請求項11之半導體裝置，其中： 該第一寬度為約10 nm至約20 nm；以及 該第二寬度為約0 nm至約10 nm。
  13. 如請求項10之半導體裝置，更包括： 一隔離區，位於該源極/汲極區的第一側上；以及 一牆狀結構，位於該源極/汲極區的第二側上，且該源極/汲極區的第一側與第二側相對。
  14. 如請求項13之半導體裝置，更包括一閘極間隔物層位於該閘極結構上，且該閘極間隔物層包括一蓋部位於該隔離區的邊緣部分上。
  15. 如請求項14之半導體裝置，其中該蓋部接觸該源極/汲極區。
  16. 一種半導體裝置的形成方法，包括： 形成奈米結構的一第一堆疊，奈米結構的一第二堆疊、與奈米結構的一第三堆疊，且該第一堆疊、該第二堆疊、與該第三堆疊彼此橫向分開； 形成一牆狀結構於該第一堆疊與該第二堆疊之間； 形成一隔離區於該第二堆疊與該第三堆疊之間； 形成一第一源極/汲極區以接觸該第一堆疊，形成一第二源極/汲極區以接觸該第二堆疊，並形成一第三源極/汲極區以接觸該第三堆疊； 修整該第一源極/汲極區與該第二源極/汲極區的部分，其彼此面對並與該牆狀結構垂直重疊；以及 形成一閘極結構於該第一堆疊、該第二堆疊、與該第三堆疊上。
  17. 如請求項16之半導體裝置的形成方法，其中形成該牆狀結構的步驟包括： 形成一襯墊介電層於該第一堆疊、該第二堆疊、與該第三堆疊中的奈米結構的側壁上；以及 形成一核心介電層於該襯墊介電層上。
  18. 如請求項17之半導體裝置的形成方法，其中形成該牆狀結構的步驟更包括： 在形成該核心介電層之前，形成一蝕刻停止層於該襯墊介電層上。
  19. 如請求項16之半導體裝置的形成方法，其中修整該第一源極/汲極區與該第二源極/汲極區的部分的步驟包括： 形成一圖案化遮罩以覆蓋該第一源極/汲極區、該第二源極/汲極區、與該第三源極/汲極區，且該圖案化遮罩具有一開口於該牆狀結構上；以及 經由該開口蝕刻該第一源極/汲極區與該第二源極/汲極區。
  20. 如請求項16之半導體裝置的形成方法，更包括： 形成一閘極隔離結構，其延伸穿過該閘極結構並接觸該牆狀結構。
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