TW202406099A - 半導體裝置與其形成方法 - Google Patents

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潘冠廷
王志豪
朱熙甯
江國誠
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Abstract

裝置包括第一奈米結構堆疊；第二奈米結構堆疊，水平偏離第一奈米結構堆疊；第一源極/汲極區，鄰接第一奈米結構堆疊；第二源極/汲極區，鄰接第二奈米結構堆疊；牆結構，位於第一奈米結構堆疊與第二奈米結構堆疊之間，並與第一奈米結構堆疊的奈米結構分開；以及第一閘極結構，其包括：閘極介電層，包覆第一奈米結構堆疊的奈米結構；以及導電核心層，位於閘極介電層上，其中第一奈米結構堆疊的奈米結構之一者與牆結構之間的導電核心層的厚度為0奈米至1 奈米。

Description

半導體裝置與其形成方法
本發明實施例關於積體電路裝置，更特別關於功函數金屬填入末端蓋中的厚度小於1 nm的結構。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進展，使每一代的積體電路比前一代具有更小且更複雜的電路。在積體電路演進中，功能密度(如單位晶片面積的內連線裝置數目)通常隨著幾何尺寸(如採用的製作製程所能產生的最小構件或線路)縮小而增加。尺寸縮小的製程通常有利於增加產能並降低相關成本。尺寸縮小亦增加處理與製造積體電路的複雜度。
在至少一實施例中，半導體裝置包括：第一奈米結構堆疊；第二奈米結構堆疊，水平偏離第一奈米結構堆疊；第一源極/汲極區，鄰接第一奈米結構堆疊；第二源極/汲極區，鄰接第二奈米結構堆疊；牆結構，位於第一奈米結構堆疊與第二奈米結構堆疊之間，並與第一奈米結構堆疊的奈米結構分開；以及第一閘極結構，其包括：閘極介電層，包覆第一奈米結構堆疊的奈米結構；以及導電核心層，位於閘極介電層上，其中第一奈米結構堆疊的奈米結構之一者與牆結構之間的導電核心層的厚度為0奈米至1 奈米。
在至少一實施例中，半導體裝置的形成方法包括：形成第一奈米結構堆疊與第二奈米結構堆疊；形成犧牲閘極結構於第一奈米結構堆疊與第二奈米結構堆疊上：形成第一源極/汲極區與第二源極/汲極區，第一源極/汲極區鄰接第一奈米結構堆疊，且第二源極/汲極區鄰接該第二奈米結構堆疊；移除犧牲閘極結構以形成閘極溝槽；形成牆結構於閘極溝槽中；以及形成閘極結構以包覆第一奈米結構堆疊與第二奈米結構堆疊並鄰接牆結構，其中閘極結構與牆結構的上表面實質上共平面。
在至少一實施例中，半導體裝置包括：第一奈米結構堆疊；第二奈米結構堆疊，水平偏離第一奈米結構堆疊；第一源極/汲極區，鄰接第一奈米結構堆疊；第二源極/汲極區，鄰接第二奈米結構堆疊；牆結構，位於第一奈米結構堆疊與第二奈米結構堆疊之間，並與第一奈米結構堆疊的奈米結構隔有多個第一開口；一側壁間隔物，自第一奈米結構堆疊延伸至第二奈米結構堆疊；以及第一閘極結構，包括閘極介電層包覆第一奈米結構堆疊的奈米結構並合併於第一開口中。
下述詳細描述可搭配圖式說明，以利理解本發明的各方面。值得注意的是，各種結構僅用於說明目的而未按比例繪製，如本業常態。實際上為了清楚說明，可任意增加或減少各種結構的尺寸。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間相對用語如「在…下方」、「下方」、「較低的」、「上方」、「較高的」、或類似用詞，用於描述圖式中一些元件或結構與另一元件或結構之間的關係。這些空間相對用語包括使用中或操作中的裝置之不同方向，以及圖式中所描述的方向。當裝置轉向不同方向時(旋轉90度或其他方向)，則使用的空間相對形容詞也將依轉向後的方向來解釋。
相對程度的用語如「大約」、「實質上」、或類似用語，應解釋成本技術領域中具有通常知識者依據的目前技術規範。
本發明一般關於半導體裝置，更特別關於場效電晶體如平面場效電晶體、三維鰭狀場效電晶體、或奈米結構裝置。奈米結構裝置的例子包括全繞式閘極裝置、奈米片場效電晶體、奈米線場效電晶體、或類似物。在先進技術節點中，奈米結構裝置之間的主動區空間通常一致，源極/汲極磊晶結構不對稱，而金屬閘極圍繞奈米結構如奈米片的四側。由於較大的金屬閘極末端蓋與源極/汲極磊晶尺寸增加，閘極-汲極電容增加。
奈米結構裝置結構如奈米片場效電晶體的短通道特性改良，因為較佳地控制閘極且可減少金屬閘極末端蓋而可預期效能增益(如交流電降低)。此外，減少的金屬閘極末端蓋可縮小主動區空間，進而減少單元高度。直接蝕刻側金屬閘極以減少末端蓋，可能誘發極高的臨界電壓與臨界電壓變化。如此一來，單元高度受限於最小結構尺寸一致性，與金屬閘極隔離光微影的層疊偏移。
本發明實施例提供的方法可形成自對準的閘極隔離牆，其可增加密度並減少裝置交流電，而不損失短通道控制。在實施例中，閘極隔離牆形成於置換閘極製程中，其中多晶矽閘極置換成金屬閘極。可在移除犧牲閘極之後與釋放通道之前(如移除矽鍺)，形成閘極隔離牆，且閘極隔離牆侷限於側壁間隔物之間與主動區(如鰭狀物)之間，以形成叉片結構。高介電常數的閘極介電層延伸於所有奈米片周圍，因為高介電常數材料合併於末端蓋中，因此可視情況選擇末端蓋中的金屬閘極的功函數金屬。在一些實施例中，功函數金屬填入末端蓋中的厚度小於1 nm。頂部功函數金屬(即頂部奈米片上的功函數金屬)的厚度，與片狀物之間的功函數金屬厚度相同。
上述技術特徵可使單元高度減少(因為主動區空間減少)、單元電容降低、電源效率改善(因為叉片結構與高介電常數的閘極介電層包覆全繞式閘極狀的輪廓)。奈米片之間的效能(如臨界電壓)更一致，因為頂部功函數金屬的厚度與片狀物之間的功函數金屬的厚度相同。源極/汲極接點與閘極通孔短接的顧慮低，因為牆侷限於側壁間隔物之間。
奈米結構電晶體結構的圖案化方法可為任何合適方法。舉例來說，圖案化結構的方法可採用一或多道光微影製程，包括雙重圖案化與多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於採用單一的直接光微影製程所得的圖案間距。舉例來說，一實施例形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。採用自對準製程以沿著圖案化的犧牲層側部形成間隔物。接著移除犧牲層，而保留的間隔物之後可用於圖案化奈米結構電晶體結構。
圖1A至1Z係本發明實施例中，積體電路裝置10的一部分的透視圖、上視圖、與側剖視圖，其中積體電路裝置10包括奈米結構裝置20A及20B，其可為全繞式閘極場效電晶體。圖1A為多種實施例中，積體電路裝置10的一部分的透視圖。圖1A至1Z可能刻意不顯示或標示一些結構，以簡化圖式。
奈米結構裝置20A及20B可包括n型場效電晶體、p型場效電晶體、或上述兩者。積體電路裝置如積體電路裝置10通常包括不同臨界電壓的電晶體，端視積體電路裝置中的電晶體功能而定。舉例來說，輸入/輸出電晶體通常具有最高的臨界電壓，核心邏輯電晶體通常具有最低的臨界電壓，且其他功能電晶體(如靜態隨機存取記憶體電晶體)可採用輸入/輸出電晶體電與核心邏輯電晶體的臨界電壓之間的臨界電壓。積體電路裝置10中的一些電路塊可包括兩種或更多種不同臨界電壓的兩個或更多n型場效電晶體及/或p型場效電晶體。
圖1A至1Z係多種實施例中，形成積體電路裝置10的方法的多種製作階段。圖2A至2Z、3A至3B、4A至4J、及5係本發明實施例中，形成積體電路裝置10A的方法的多種製作階段。圖6係本發明一或多個實施例中，自工件形成積體電路裝置如積體電路裝置10或積體電路裝置10A的方法1000的流程圖。方法1000僅為舉例而非侷限本發明實施例至方法1000明確說明的內容。在方法1000之前、之中、與之後可提供額外步驟，且方法的額外實施例可置換、省略、或調換一些所述步驟。此處不詳述所有步驟以簡化說明。方法1000將搭配工件的部分透視圖及/或側剖視圖說明，如方法1000的不同製作階段的圖1A至1Z、2A至2Z、3A至3V、4A至4J、及5所示。為了避免疑問，圖式中的X方向垂直於Y方向，而Z方向垂直於X方向與Y方向。值得注意的是，由於工件可製作成半導體裝置，工件可依內容需求視作半導體裝置或裝置。
在圖1A中，提供基板110。基板110可為半導體基板如基體半導體或類似物，其可摻雜(如摻雜p型或n型摻質)或未摻雜。基板110的半導體材料可包括矽、鍺、半導體化合物(如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦)、半導體合金(如矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦)、或上述之組合。亦可採用其他基板如單層基板、多層基板、或組成漸變基板。
如圖1A所示，交錯的第一半導體層與第二半導體層的多層堆疊或晶格形成於基板110上，第一半導體層用於形成奈米結構(或通道) 22A1、22B1、22C1、22A2、22B2、及22C2，而第二半導體層用於形成犧牲奈米結構24。奈米結構22A1至22C2與犧牲奈米結構24可一起視作奈米結構。在一些實施例中，第一半導體層的組成可為適用於n型奈米場效電晶體的第一半導體材料如矽、碳化矽、或類似物，而第二半導體層的組成可為適用於p型奈米場效電晶體的第二半導體材料如矽鍺或類似物。多層堆疊的每一層的磊晶成長製程可採用化學氣相沉積、原子層沉積、氣相磊晶、分子束磊晶、或類似方法。如圖1A所示，形成上側犧牲奈米結構24U所用的上側第二半導體層、視情況形成頂部矽層27所用的第一半導體層、形成氧化物層28所用的氧化物層、與形成硬遮罩29所用的硬遮罩層形成於頂部的第一半導體層上。在一些實施例中，氧化物層28為墊氧化物層。硬遮罩29可包括矽，且可為形成第一硬遮罩層29A與形成第二硬遮罩層29B於第一硬遮罩層29A上所用的多層。含有頂部矽層27可改善(如減少)界面捕獲密度。在一些實施例中，不存在頂部矽層27。
各自三層的第一半導體層與第二半導體層形成圖示的奈米結構22與犧牲奈米結構24。在一些實施例中，多層堆疊可包括各自一層、兩層、四層、或更多層的第一半導體層與第二半導體層。雖然圖案化多層堆疊以形成奈米結構22與犧牲奈米結構24的圖式中，多層堆疊的最底層為第二半導體層，一些實施例的多層堆疊的最底層可為第一半導體層。
由於第一半導體材料與第二半導體材料之間的高蝕刻選擇性，可移除第二半導體材料的第二半導體層而不明顯移除第一半導體材料的第一半導體層，以釋放第一半導體層而形成奈米結構裝置如奈米片場效電晶體的通道區。在一些實施例中，移除第一半導體層並圖案化第二半導體層以形成通道區。高蝕刻選擇性可用於移除第一半導體材料的第一半導體層而不明顯移除第二半導體材料的第二半導體層，以圖案化第二半導體層而形成奈米結構裝置的通道區。
在圖1A中，形成鰭狀物321及322與奈米結構22的堆疊成多層堆疊，以對應圖6的步驟1100。自第一半導體層形成奈米結構22A1至22C2 (亦可一起視作通道)，並自第二半導體層形成犧牲奈米結構24。在一些實施例中，奈米結構22及犧牲奈米結構24與鰭狀物321及322的形成方法可為蝕刻溝槽或開口35於多層堆疊與基板110中。蝕刻可為任何可接受的蝕刻製程如反應性離子蝕刻、中性束蝕刻、類似製程、或上述之組合。蝕刻可為非等向。相鄰鰭狀物321及322與奈米結構22與犧牲奈米結構24之間在Y軸方向中的距離，可為約18 nm至約100 nm。奈米結構22A1、22B1、及22C1與奈米結構22A2、22B2、及22C2可分別視作第一堆疊與第二堆疊。第一堆疊標示為圖1A中的鰭狀堆疊26。
鰭狀物321及322與奈米結構22及犧牲奈米結構24的圖案化方法可為任何合適方法。舉例來說，可採用一或多道光微影製程形成鰭狀物321及322與奈米結構22及犧牲奈米結構24，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案小於採用單一的直接光微影製程所得的間距。舉例來說，多重圖案化製程可形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。可採用自對準製程以沿著圖案化的犧牲層側壁形成間隔物。接著移除犧牲層，而保留的間隔物之後可用於圖案化鰭狀物321及322。在一些實施例中，可由光微影製程圖案化硬遮罩29，接著以蝕刻製程轉移圖案以形成鰭狀物321及322與奈米結構22及24。鰭狀物321及322的每一者與其上方的奈米結構22及犧牲奈米結構24可一起視作鰭狀堆疊。鰭狀堆疊26包括鰭狀物321與奈米結構22A1、22B1、22C1、及犧牲奈米結構24，其以虛線標示於圖1A中。圖1A顯示兩個鰭狀堆疊26，但圖案化製程亦可形成較少或超過兩個鰭狀堆疊。在一些實施例中，覆蓋相鄰的成對鰭狀物如鰭狀物321及322的鰭狀堆疊26在Y軸方向中分隔的距離可為約40 nm至約60 nm，或短於第一距離(如約20 nm至約55 nm)。
如圖1A所示，鰭狀物321及322具有垂直的平直側壁。在一些實施例中，側壁實質上垂直(非錐形)，使鰭狀物321及322與奈米結構22及犧牲奈米結構24的寬度實質上類似，且奈米結構22及犧牲奈米結構24為矩形(比如在Y-Z平面中具有矩形輪廓)。在一些實施例中，鰭狀物321及322具有錐形側壁，使鰭狀物321及322及/或奈米結構22及犧牲奈米結構24各自的寬度在朝基板110的方向中持續增加。在這些實施例中，奈米結構22及犧牲奈米結構24具有彼此不同的寬度，且可為錐形(比如在Y-Z平面中具有錐形輪廓)。
在圖1B中，移除硬遮罩29與氧化物層28，並形成隔離區36如淺溝槽隔離區於鰭狀物321及322之間以與鰭狀物321及322相鄰。隔離區36的形成方法可為沉積絕緣材料層以形成隔離核心36C於溝槽如開口35中。在一些實施例中，絕緣材料層形成於基板110、鰭狀物321及322、與奈米結構22及犧牲奈米結構24上，以及相鄰的鰭狀物321及322與奈米結構22及犧牲奈米結構24之間。絕緣材料層可為氧化物如氧化矽、氮化物、類似物、或上述之組合，且其形成方法可為高密度電漿化學氣相沉積、可流動的化學氣相沉積、類似方法、或上述之組合。在一些實施例中，先沿著基板110、鰭狀物321及322、與奈米結構22及犧牲奈米結構24的表面形成隔離襯墊36L。之後可形成隔離核心36C於上述材料的隔離襯墊36L上。
對絕緣材料層進行移除製程如化學機械研磨、回蝕刻製程、上述之組合、或類似製程，以移除硬遮罩29上的絕緣材料層的多餘絕緣材料而保留隔離襯墊36L與隔離核心36C，如圖1B所示。隔離核心36C與隔離襯墊36L可一起視作隔離區36。圖式中雖顯示隔離核心與隔離襯墊，隔離核心上的隔離區可簡單標記為隔離區36以簡化圖式。
在圖1B中，形成隔離區36之後可視情況形成蓋層27A如矽於頂部矽層27的上表面、奈米結構22及犧牲奈米結構24的側壁、與隔離襯墊36L (若存在)的上表面上。蓋層27A可進一步減少界面捕獲密度。
在形成蓋層27A或形成隔離區36 (若不形成蓋層27A)之後，可形成第一犧牲介電層44A與第二犧牲介電層44B如順應層於頂部矽層27 (若存在)、奈米結構22及犧牲奈米結構24、與隔離區36的露出表面上。犧牲介電層44A及44B可一起視作犧牲介電襯墊44。在一些實施例中，第一犧牲介電層44A可包括第一介電材料如氮化矽。在一些實施例中，第二犧牲介電層44B可包括不同於第一介電材料的第二介電材料如氧化矽。第一犧牲介電層44A可作為選擇末端蓋尺寸所用的末端蓋介電層。
在圖1C中，形成隔離區36之後，可形成犧牲閘極結構45於鰭狀物321及322、隔離區36、與奈米結構22及犧牲奈米結構24上，而犧牲介電襯墊44位於犧牲閘極結構45以及鰭狀物321及322、隔離區36、與奈米結構22及犧牲奈米結構24之間，以對應圖6的步驟1200。圖1C顯示兩個犧牲閘極結構45，但可同時形成與犧牲閘極結構45平行的許多其他犧牲閘極結構。
在圖1C中，形成犧牲閘極結構時，可形成犧牲閘極層於鰭狀物321及322及/或奈米結構22及犧牲奈米結構24上的犧牲介電襯墊44之上。犧牲閘極結構45的材料相對於犧牲介電襯墊44的第一犧牲介電層44A與第二犧牲介電層44B的一或多者，具有高蝕刻選擇性。犧牲閘極結構45可為導體、半導體、或非導體的材料，且其可為或包括非晶矽、多晶矽、多晶矽鍺、金屬氮化物、金屬矽化物、金屬氧化物、或金屬。犧牲閘極結構45的沉積方法可為物理氣相沉積、化學氣相沉積、濺鍍沉積、或其他技術以沉積選定材料。可形成一或多個遮罩層於犧牲閘極層上，且遮罩層可包括氮化矽、氮氧化矽、或類似物。遮罩層可作為遮罩並蝕刻犧牲閘極層的露出區域，以形成犧牲閘極結構45。
在圖1D中，形成犧牲閘極結構45之後，可由一或多道合適的蝕刻製程移除或修整犧牲介電襯墊44的露出區域。舉例來說，第一蝕刻步驟可移除第二犧牲介電層44B的露出區域，以露出第一犧牲介電層44A。第二蝕刻步驟之後可移除第一犧牲介電層44A的露出區域，以露出與犧牲閘極結構45相鄰(即不在犧牲閘極結構45之下)的奈米結構22及犧牲奈米結構24與隔離區36。
在圖1E中，形成犧牲閘極結構45與修整犧牲介電襯墊44之後，可形成一或多個閘極間隔物層41 (或側壁間隔物層)以覆蓋犧牲閘極結構45以及鰭狀堆疊26、鰭狀物321及322、與隔離區36的露出區域。閘極間隔物層41的形成方法可為任何合適的沉積製程如物理氣相沉積、化學氣相沉積、原子層沉積、或類似製程。在形成閘極間隔物層41之後，可移除閘極間隔物層41的水平部分(如X-Y平面中的部分)，以露出鰭狀堆疊26與隔離區36的上表面。一些實施例在移除閘極間隔物層41的水平部分之後，閘極間隔物層41的蓋部或鰭狀物間隔物41F保留於隔離區36的邊緣區上。
在移除閘極間隔物層41的水平部分之後可進行一或多道移除步驟，使自閘極間隔物層41露出的鰭狀堆疊26、隔離區36、與鰭狀物321及322凹陷。移除步驟可包括合適的蝕刻步驟如反應性離子蝕刻、中性束蝕刻、原子層蝕刻、或類似方法，以移除通道如奈米結構22、犧牲奈米結構24、鰭狀物321及322、與隔離區36的材料。一些實施例在使鰭狀堆疊26與鰭狀物321及322凹陷之後，閘極間隔物層41的蓋部如鰭狀物間隔物41F保留於隔離區36的邊緣區域上。
閘極間隔物層41位於通道如奈米結構22A1上，其為通道如奈米結構22A1至22C1的最上側的通道如奈米結構22。閘極間隔物層41可包括介電材料如低介電常數材料，比如碳氮氧化矽、氮氧化矽、氮化矽、或碳氧化矽。在使鰭狀物321及322凹陷之後且在形成源極/汲極區82之前，可保留鰭狀物間隔物41F。鰭狀物間隔物41F可延伸於第一方向如X軸方向中。鰭狀物間隔物41F可鄰接後續步驟形成的源極/汲極區(如圖1G的源極/汲極區82)。如此一來，源極/汲極區82的一側接觸鰭狀物間隔物41F。鰭狀物間隔物41F可接觸源極/汲極區82、隔離區36、與形成源極/汲極區82之後形成的接點蝕刻停止層131 (見圖1H)。
在圖1E及1F中，形成內側間隔物74。進行選擇性蝕刻製程使犧牲奈米結構24其露出的末端部分凹陷，而實質上不攻擊奈米結構22。在選擇性蝕刻製程之後，形成凹陷於犧牲奈米結構24中的位置為之前移除的末端部分的位置。接著形成內側間隔物層以填入奈米結構22之間的凹陷(由之前的選擇性蝕刻製程所形成)。內側間隔物層可為合適的介電材料如碳氮化矽、碳氮氧化矽、或類似物，且其形成方法可為合適的沉積方法如物理氣相沉積、化學氣相沉積、原子層沉積、或類似方法。可進行蝕刻製程如非等向蝕刻製程以移除犧牲奈米結構24中的凹陷之外的內側間隔物層的部分。內側間隔物層的保留部分(比如位於犧牲奈米結構24中的凹陷之內的部分)可形成內側間隔物74。最終結構如圖1E及1F所示。
在一些實施例中，由於存在鰭狀物間隔物41F，鰭狀物間隔物41F所露出的隔離區36的區域相對於鰭狀物間隔物41F所保護的隔離區36的區域(如周邊區)可稍微凹陷。
如圖1G所示，形成源極/汲極區82以對應圖6的步驟1300。源極/汲極區可視作單獨的源極或汲極或者源極與汲極，端視內容而定。在所述實施例中，可自磊晶材料磊晶成長源極/汲極區82。源極/汲極區82成長於鰭狀物321及322的露出部分上，並接觸奈米結構22與鰭狀物間隔物41F。源極/汲極區82一開始成長於相鄰的隔離區36之間。隔離區36上的鰭狀物間隔物41F橫向限制自鰭狀物321及322向上成長的源極/汲極區82。在一些實施例中，源極/汲極區82施加應力於個別通道如奈米結構22中以改善效能。形成源極/汲極區82，使犧牲閘極結構45各自位於個別的相鄰成對源極/汲極區82之間。在一些實施例中，閘極間隔物層41與內側間隔物74使源極/汲極區82與犧牲閘極結構45隔有適當的橫向距離(在X軸方向中)，以避免電性橋接至後續形成的最終裝置中的閘極結構200。
源極/汲極區82可包括任何可接受的材料如適用於n型或p型裝置的材料。對n型裝置而言，一些實施例的源極/汲極區82包括的材料可施加拉伸應力於通道區中，比如矽、碳化矽、碳磷化矽、磷化矽、或類似物。在形成p型裝置時，一些實施例的源極/汲極區82包括的材料可施加壓縮應力於通道區中，比如矽鍺、硼化矽鍺、鍺、鍺錫、或類似物。源極/汲極區82的表面可自鰭狀物的個別表面隆起且可具有晶面。在一些實施例中，相鄰的源極/汲極區82可合併形成單一源極/汲極區82於鰭狀物321及322中的兩個相鄰鰭狀物上。
可佈植摻質至源極/汲極區82，之後進行退火。源極/汲極區的雜質濃度可介於約10 19cm -3至約10 21cm -3之間。源極/汲極區82所用的n型及/或p型雜質可為之前提及的任何雜質。在一些實施例中，可在成長時原位摻雜源極/汲極區82。
在圖1H及1I中，形成源極/汲極區82之後，可形成介電層或接點蝕刻停止層131於側壁間隔物如閘極間隔物層41、源極/汲極區82、與隔離區36的露出表面上。接點蝕刻停止層131順應性地沉積於犧牲閘極結構45、側壁間隔物如閘極間隔物層41、源極/汲極區82、與隔離區36上。層間介電層130沉積於接點蝕刻停止層131上。
接點蝕刻停止層131在形成源極/汲極接點至源極/汲極區82時，可提供停止蝕刻製程的機制。接點蝕刻停止層131的組成可為介電材料，其相對於相鄰的層間介電層130具有不同的蝕刻選擇性。接點蝕刻停止層131的材料可包括氮化矽、碳氮化矽、或上述之組合，且其沉積方法可為化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積、或另一沉積製程。在一些實施例中，接點蝕刻停止層131的厚度為約2 nm至約5 nm。層間介電層130的材料可包括氧化矽或低介電常數的介電材料(如介電常數低於氧化矽的介電常數(約3.9)的材料)。低介電常數的介電材料可包括氮氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、碳氧化矽、旋轉塗佈玻璃、或上述之組合。層間介電層130的沉積方法可為旋轉塗佈、化學氣相沉積、可流動的化學氣相沉積、電漿輔助化學氣相沉積、物理氣相沉積、或另一沉積製程。
在形成接點蝕刻停止層131與層間介電層130之後，可在層間介電層130與接點蝕刻停止層131上進行平坦化製程如化學機械研磨製程。平坦化製程亦可移除犧牲閘極結構45上的硬遮罩與側壁間隔物如閘極間隔物層41的上側部分。在平坦化製程之後可露出犧牲閘極結構45。層間介電層130與接點蝕刻停止層131的上表面可與犧牲閘極結構45與側壁間隔物如閘極間隔物層41的上表面共平面。
一些實施例在平坦化層間介電層130、接點蝕刻停止層131、犧牲閘極結構45、與側壁間隔物如閘極間隔物層41之後，可由合適的蝕刻步驟使層間介電層130凹陷，並形成層間介電蓋133於層間介電層130上，如圖1H所示。在置換閘極步驟移除第二犧牲介電層44B時，層間介電蓋133可保護層間介電層130，且第二犧牲介電層44B與層間介電層130的材料可相同。
在圖1H中，形成接點蝕刻停止層131之後可移除層間介電層130、層間介電蓋133、犧牲閘極結構45，以對應圖6的步驟1400。移除步驟可為合適的蝕刻步驟，比如對犧牲閘極結構45的材料具有選擇性的蝕刻步驟，而實質上不攻擊側壁間隔物如閘極間隔物層41與層間介電蓋133。在一些實施例中，可由非等向乾蝕刻製程移除犧牲閘極結構45。舉例來說，蝕刻製程可包括乾蝕刻製程，其採用的反應氣體可選擇性蝕刻犧牲閘極結構45而不蝕刻側壁間隔物如閘極間隔物層41。移除犧牲閘極結構45的步驟可止於第二犧牲介電層44B上，即第二犧牲介電層44B可作為蝕刻製程時的蝕刻停止層。在移除犧牲閘極結構之後，以合適蝕刻步驟移除第二犧牲介電層44B的保留部分。如圖1H及1I所示，第一犧牲介電層44A維持覆蓋奈米結構22及犧牲奈米結構24、鰭狀物321及322、與隔離區36。移除犧牲閘極結構45之後所保留的開口或空間可視作溝槽或閘極溝槽。
如圖1J至1S所示，形成牆結構300以對應圖6的步驟1500。牆結構形成於圖1H中的溝槽39之中。
在圖1J及1K中，移除犧牲閘極結構45與第二犧牲介電層44B之後，可形成第一牆介電層46A於第一犧牲介電層44A、側壁間隔物如閘極間隔物層41、接點蝕刻停止層131、與層間介電蓋133的露出表面上。第一牆介電層46A可為高介電常數的介電襯墊，其介電常數大於約3.9且小於約7。在一些實施例中，第一牆介電層46A包括金屬氧化物，其可為氧化鑭、氧化鋁、氮氧化鋁、氧化鋯、氧化鉿、氧化鋅、氮化鋯、氧化鋯鋁、氧化鈦、氧化鉭、氧化釔、或類似物。第一牆介電層46A的沉積方法可採用化學氣相沉積、物理氣相沉積、或原子層沉積。第一牆介電層46A相對於第二牆介電層46B具有高蝕刻選擇性，且可為低介電常數的介電襯墊，其所含的介電材料可為介電常數小於約7的氧化矽、氮化矽、碳氮化矽、碳氧化矽、或碳氮氧化矽。第一牆介電層46A可有利地作為後續的蝕刻步驟中的蝕刻停止層。
在形成第一牆介電層46A之後，可由合適的沉積製程如化學氣相沉積、物理氣相沉積、原子層沉積、或類似方法形成第二牆介電層46B。第二牆介電層46B可為順應性的襯墊層，其直接形成於第一牆介電層46A上。如圖1K所示，第一牆介電層46A可直接接觸兩側上的第一犧牲介電層44A，且可直接接觸另外兩側上的側壁間隔物如閘極間隔物層41。在一些實施例中，第二牆介電層46B與第三牆介電層46C的材料可彼此相同或不同。
接著在圖1L及1M中，形成第二牆介電層46B之後可圖案化第二牆介電層46B，以選擇後續步驟中形成的牆結構的位置。在一些實施例中，可形成遮罩層500於第二牆介電層46B上，並圖案化遮罩層500以露出第二牆介電層46B的一些部分並保護第二牆介電層46B的其他部分，如圖1L所示。遮罩層500可包括一或多層的光祖與抗反射塗層(如背側抗反射塗層)。在圖案化遮罩層500之後，可由合適的蝕刻製程移除第二牆介電層46B的露出部分，並維持其保護部分。遮罩層500的垂直邊緣可直接位於鰭狀堆疊26上，比如沿著Y方向大致著陸於鰭狀堆疊26的中心。如此一來，圖案化之後的第二牆介電層46B的保留部分可沿著Y軸方向與鰭狀堆疊26部分重疊。遮罩層500亦可保護層間介電蓋133上的第二牆介電層46B的一部分，使第二牆介電層46B的頂部高於層間介電蓋133。在圖案化第二牆介電層46B的蝕刻步驟中，第一牆介電層46A可作為蝕刻停止層，使蝕刻步驟可止於第一牆介電層46A上。
在圖1N及1O中，圖案化第二牆介電層46B之後，可形成第三牆介電層46C於第一牆介電層46A與第二牆介電層46B上的閘極溝槽之中。第三牆介電層46C可進一步形成於層間介電層130與層間介電蓋133上，如圖1N所示。如此一來，第三牆介電層46C的頂部可高於層間介電蓋133與閘極溝槽的頂部。第三牆介電層46C可包括氧化矽、氮化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、或介電常數小於7的另一合適介電材料。第三牆介電層46C的形成方法可為化學氣相沉積、物理氣相沉積、原子層沉積、或其他合適的沉積製程。在沉積第三牆介電層46C時，可先沉積其材料於第一牆介電層46A與第二牆介電層46B其露出的水平與垂直表面上。如圖1O所示，由於第二牆介電層46B所在的空間減少，第三牆介電層46C的材料可合併於鰭狀堆疊26與側壁間隔物如閘極間隔物層41之間，使第二牆介電層46B的側壁之間的第三牆介電層46C中存在少量空洞或無空洞。
在1P及1Q中，可採用第一牆介電層46A做為蝕刻停止層，並拉回第三牆介電層46C。拉回步驟可為合適的蝕刻製程，其對第三牆介電層46C的材料具有選擇性，而實質上不攻擊第一牆介電層46A的材料。
在圖1R及1S中，移除第一牆介電層46A與第一犧牲介電層44A的露出部分。可由第一蝕刻製程移除第一牆介電層46A的露出部分，且第一蝕刻製程對第一牆介電層46A的材料具有選擇性。接著可由第二蝕刻製程移除第一犧牲介電層44A的露出部分以得圖1R所示的結構，且第二蝕刻製程對第一犧牲介電層44A的材料具有選擇性。第一牆介電層46A、第二牆介電層46B、與第三牆介電層46C可一起視作牆結構300。
在圖1T中，移除犧牲奈米結構24以釋放通道如奈米結構22，以對應圖6的步驟1600。在移除犧牲奈米結構24之後，奈米結構22形成水平延伸(如平行於基板110的上表面)的多個奈米片。奈米片可一起視作奈米結構裝置20A及20B的通道如奈米結構22。在一些實施例中，犧牲奈米結構24的移除方法為選擇性蝕刻製程，其採用的蝕刻劑對犧牲奈米結構24的材料具有選擇性，以移除犧牲奈米結構24而實質上不攻擊奈米結構22。在一些實施例中，蝕刻製程為採用蝕刻氣體與視情況採用載氣的等向蝕刻製程，其中蝕刻氣體包括氟氣與氫氟酸，而載氣可為惰氣如氬氣、氦氣、氮氣、上述之組合、或類似物。
在一些實施例中，可移除犧牲奈米結構24並圖案化奈米結構22，以形成p型場效電晶體與n型場效電晶體的通道區。在一些其他實施例中，可移除奈米結構22並圖案化犧牲奈米結構24，以形成p型場效電晶體與n型場效電晶體的通道區。
在一些實施例中，可由其他蝕刻製程使奈米結構裝置20A及20B的奈米片如奈米結構22變形(如薄化)，以改善閘極填充的製程容許範圍。可由對奈米片如奈米結構22具有選擇性的等向蝕刻製程，進行變形步驟。在變形之後，奈米片如奈米結構22可為狗骨狀，其中X軸方向中的奈米片如奈米結構22的中間部分比奈米片如奈米結構22的周邊部分薄。
在圖1U及7中，釋放通道如奈米結構22之後可移除第一犧牲介電層44A與第一牆介電層46A的露出部分，以得圖2U所示的結構。可由第一蝕刻製程移除第一犧牲介電層44A的露出部分。第一蝕刻製程可為等向蝕刻製程，其對第一犧牲介電層44A的材料具有選擇性，而實質上不攻擊牆結構300、側壁間隔物如閘極間隔物層41、隔離區36、內側間隔物74、通道如奈米結構22、與鰭狀物321及322的材料。在移除第一犧牲介電層44A的露出部分之後，可由第二蝕刻製程移除第一牆介電層46A的露出部分，且第二蝕刻製程可為等向蝕刻製程，其對第一牆介電層46A的材料具有選擇性。
在一些實施例中，在橫向地位於通道如奈米結構22與牆結構300之間的區域中，可完全或實質上完全移除第一犧牲介電層44A與第一牆介電層46A，如圖1U所示。如圖7所示的一些實施例中，第一犧牲介電層44A與第一牆介電層46A的一或多者的至少一些部分保留於通道如奈米結構22與牆結構300之間。通道如奈米結構22與牆結構300相鄰的一側與牆結構300之間的區域，可視作末端蓋區。末端蓋區在Y軸方向中的寬度可為約2 nm至約5 nm。
此外如圖7所示，與牆結構300與鰭狀物321及322之下的隔離區36相鄰處，第一犧牲介電層44A與第一牆介電層46A可保留於鰭狀物321及322與第二牆介電層46B之間。如圖1U所示的實施例，可自鰭狀物321及322拉回第一犧牲介電層44A與第一牆介電層46A，使第一犧牲介電層44A與第一牆介電層46A的末端與第二牆介電層46B的垂直側壁實質上共平面。
在圖1V中，第一犧牲介電層44A與第一牆介電層46A的一些部分，可保留於高於最上側的通道如奈米結構22A1及22A2的第二牆介電層46B的水平延伸部分的下側上。如圖1U所示的實施例，可自高於最上側的通道如奈米結構22A1及22A2的第二牆介電層46B的水平延伸部分的下側，實質上完全移除第一犧牲介電層44A與第一牆介電層46A。
在圖1W中，形成閘極結構200以對應圖6的步驟1700。閘極結構200的形成方法可為一或多道沉積步驟，比如物理氣相沉積、化學氣相沉積、原子層沉積、或類似方法。閘極結構200通常各自包括第一界面層210、至少一閘極介電層600、與導電核心層290。在一些實施例中，置換的閘極結構200可各自進一步包括第二界面層與一或多個功函數層。
在一些實施例中，第一界面層210包括基板110的半導體材料的氧化物，比如氧化矽。在其他實施例中，第一界面層210可包括另一種合適的介電材料。第一界面層210的厚度可介於約5 Å至約50 Å之間。如圖1W所示，第一界面層210可完全圍繞每一通道如奈米結構22。當第一犧牲介電層44A與第一牆介電層46A保留於通道如奈米結構22與牆結構300之間時，第一界面層210可不存在於通道如奈米結構22其面對牆結構300的表面上，即第一犧牲介電層44A與第一牆介電層46A保留其上的通道如奈米結構22的表面。
閘極介電層600形成於第一界面層210上。在一些實施例中，採用原子層沉積製程形成閘極介電層600，以精準控制沉積的閘極介電層600的厚度。在一些實施例中，採用約40至80次的沉積循環，以及介於約200˚C至約300˚C之間的溫度進行原子層沉積製程。在一些實施例中，原子層沉積製程採用四氯化鉿及/或水作為前驅物。此原子層沉積製程所形成的閘極介電層600的厚度可介於約10 Å至約100 Å之間。
如圖1W所示，閘極介電層600可為連續層，其順應性地形成於(比如接觸)牆結構300的第二牆介電層46B與第三牆介電層46C與第一界面層210的側壁上。如圖1W所示，末端蓋中的閘極介電層600可合併成連續層。在一些實施例中，閘極介電層600完全填入第一界面層210與第二牆介電層46B之間的末端蓋中的空間。在一些實施例中，閘極介電層600合併但不完全填入末端蓋中的空間。在這些實施例中，一或多個功函數金屬層與導電核心層290可填入閘極介電層600與第二牆介電層46B之間的保留空間。閘極介電層600與第二牆介電層46B之間的空間厚度可小於約1 nm。若空間厚度大於約1 nm，則可能劣化交流電效能。
自鰭狀物321及322拉回第一犧牲介電層44A與第一牆介電層46A時，閘極介電層600可延伸至鰭狀物321及322與牆結構300之間的個別空間中，如圖1W所示。在圖1V的實施例中，閘極介電層600可覆蓋鰭狀物321及322的側壁上以及第二牆介電層46B的下側上的第一犧牲介電層44A與第一牆介電層46A的露出部分。
在一些實施例中，閘極介電層600包括高介電常數的介電材料，其可視作介電常數高於約3.9的介電材料。例示性的高介電常數的介電材料包括氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鉭、或上述之組合。在其他實施例中，閘極介電層600可包括非高介電常數的介電材料如氧化矽。在一些實施例中，閘極介電層600包括多個高介電常數的介電層，至少一者包括摻質如鑭、鎂、釔、或類似物以調整奈米結構裝置20A及20B的臨界電壓，且驅入摻質的方法可為退火製程。
可形成一或多個功函數金屬層於閘極介電層600上。在一些實施例中，功函數金屬層可包括至少一n型功函數金屬層、原位蓋層、或氧阻擋層，其可形成於功函數阻障層上。n型功函數層可為或包括n型金屬材料如碳化鈦鋁、鈦鋁、碳化鉭鋁、鉭鋁、或類似物。n型功函數金屬層的形成方法可為一或多道沉積方法如化學氣相沉積、物理氣相沉積、原子層沉積、電鍍、及/或其他合適方法，且其厚度可介於約10 Å至20 Å之間。原位蓋層形成於n型功函數金屬層上。在一些實施例中，原位蓋層可為或包括氮化鈦、氮化鈦矽、氮化鉭、或另一合適材料，且其厚度可介於約10 Å至約20 Å之間。氧阻擋層形成於原位蓋層上，以避免氧擴散至n型功函數金屬層中，造成不想要的臨界電壓偏移。氧阻擋層的組成為介電材料，其可阻止氧穿透至n型功函數金屬層，並保護n型功函數金屬層免於進一步氧化。氧阻擋層可包括矽、鍺、矽鍺、或另一合適材料的氧化物。在一些實施例中，氧阻擋層的形成方法可採用原子層沉積，且其厚度可介於約10 Å至約20 Å之間。
圖1W亦顯示導電核心層290。在一些實施例中，黏著層(未圖示)形成於功函數金屬層的氧阻擋層與導電核心層290之間。黏著層可促進及/或增進導電核心層290與功函數金屬層之間的黏著性。在一些實施例中，黏著層的組成可為金屬氮化物如氮化鈦、氮化鉭、氮化鉬、氮化鎢、或另一合適材料，且其形成方法可採用原子層沉積。在一些實施例中，黏著層的厚度可介於約10 Å至約25 Å之間。導電核心層290可形成於黏著層上，且可包括導電材料如鎢、鈷、釕、銥、鉬、銅、鋁、或上述之組合。在一些實施例中，導電核心層290的沉積方法可採用化學氣相沉積、物理氣相沉積、電鍍、及/或其他合適製程。在一些實施例中，縫隙如氣隙形成於垂直地位於通道(如通道如奈米結構22A2及22B2)之間的導電核心層290中。在一些實施例中，導電核心層290順應性地沉積於功函數金屬層上。由於順應性沉積時沉積於側壁的膜合併，因此形成縫隙。在一些實施例中，縫隙不存在於相鄰的通道如奈米結構22A2及22B2之間。
在一些實施例中，導電核心層290的上表面可高於牆結構300，使導電核心層290覆蓋牆結構300的上表面。
在圖1X中，形成閘極結構200之後可進行移除步驟如研磨、化學機械研磨、或類似方法，以移除牆結構300、閘極結構200、側壁間隔物、層間介電蓋133、接點蝕刻停止層131、與層間介電層130的上側部分的材料。如圖1X所示，移除步驟之後的牆結構300的上表面與閘極結構200的上表面齊平，因此牆結構300使其兩側上的閘極結構200的區域彼此隔離。
圖1X顯示尺寸D1、D2、D3、D4、D5、D6、D7、D8、D9、及D10。尺寸D1為超出自牆結構300遠離的第一界面層210的側壁的閘極介電層600的延伸距離，或閘極介電層600的厚度，其可為約1 nm至約2 nm。尺寸D2為通道如奈米結構22與牆結構300之間的分隔距離，其可為約2 nm至約5 nm。尺寸D3為牆結構300在Y軸方向中的寬度，其可為約10 nm至約30 nm。尺寸D4為閘極結構200高於最上側的通道如奈米結構22A1及22A2的上表面的延伸距離，其可為約5 nm至約15 nm。尺寸D5為通道如奈米結構22在Z軸方向中的高度，其可為約3 nm至約8 nm。尺寸D6為相鄰的通道如奈米結構22之間(比如通道如奈米結構22A2及22B2之間)的垂直分隔距離，其可為約5 nm至約15 nm，且在一些實施例中可與尺寸D4相同或實質上相同，以利改善奈米片如奈米結構22之間的效能一致性(比如改善奈米片如奈米結構之間的臨界電壓一致性)。本技術領域中具有通常知識者應了解尺寸D4及D6實質上等於某數值的意義，其可依據導電核心層290的一或多種材料、選擇最上側的通道如奈米結構22上的閘極結構200的厚度所用的製程(如化學機械研磨)、選擇的厚度(如尺寸D4)、與類似參數。舉例來說，修整最上側通道如奈米結構22A1及22A2上的閘極結構200的厚度所用的化學機械研磨可具有相關的製程變數。類似地，距離D6可與形成犧牲奈米結構24所用的磊晶成長步驟以及移除犧牲奈米結構24所用的蝕刻步驟的製程變數相關，其影響奈米結構22之間的距離D6。多種製程變數如本技術領域中具有通常知識者所知。
尺寸D7為直接位於隔離區36上的第一牆介電層46A的厚度，其可為約1 nm至約3 nm。尺寸D8為介於牆結構300與隔離區36之間的第一犧牲介電層44A的厚度，且可為約1 nm至約3 nm。尺寸D9為第二牆介電層46B的厚度(在Y方向中)，其可為約1 nm至約4 nm。尺寸D10為不包含第一牆介電層46A的牆結構300的高度，其可大於鰭狀堆疊26的高度。在一些實施例中，尺寸D10為約8 nm至約200 nm，比如約10 nm至約100 nm。雖然未標示，牆結構300向下垂直延伸低於鰭狀物321及322的上表面的距離可為約5 nm至約10 nm，但本技術領域中具有通常知識者可採用其他合適範圍。
圖1Y為圖1X的區域70的細節圖。如圖1Y所示的一些實施例中，閘極介電層600不完全合併於通道如奈米結構22 (比如通道如奈米結構22B1)與牆結構300之間的末端蓋700中。在形成金屬層如功函數金屬層及/或導電核心層290於閘極介電層600上時，金屬層可延伸至並合併於牆結構300與第一層界面層210的側壁上的閘極介電層600的部分之間的末端蓋中。在一些實施例中，距離如尺寸D15為末端蓋中的金屬層厚度，其可小於約1 nm。若金屬層的厚度大於1 nm，則可能劣化積體電路裝置10的交流電效能。
在圖1Z中，形成閘極通孔184以接觸閘極結構200而提供電性連接於閘極結構200與積體電路裝置10的一或多個其他電性裝置之間，或提供電性連接至積體電路裝置10之外的電性裝置。第二蝕刻停止層141可為閘極結構200與牆結構300上的順應層，而第二層間介電層140可形成於第二蝕刻停止層141上。在一些實施例中，第二蝕刻停止層141包括的材料如搭配接點蝕刻停止層131說明的內容。在一些實施例中，第二層間介電層140包括的材料如搭配層間介電層130說明的內容。可形成開口穿過第二層間介電層140與第二蝕刻停止層141以露出閘極結構200，且可形成閘極通孔184於閘極結構200上的開口之中。在一些實施例中，閘極通孔184與導電核心層290包括相同材料。可形成其他金屬化層如中段及/或後段內連線結構於第二層間介電層140上，以提供額外電性內連線於積體電路裝置10的裝置之間。
圖2A至2Z、3A至3B、及4A至4J係本發明實施例中，製作的積體電路裝置10A的一部份的透視圖、上視圖、與側剖視圖，其中積體電路裝置10A包括奈米結構裝置20A及20B如全繞式閘極場效電晶體。圖2A至4J所示的許多步驟，可與搭配圖1A至1Z說明的形成積體電路10的步驟類似或相同，而不詳述於此以簡化內容。
圖2A係製作積體電路裝置10A的中間階段的透視圖。圖2A與圖1A類似，其相關細節如搭配圖1A說明的內容。在圖2A中，鰭狀堆疊26包括兩個奈米片如奈米結構22而非圖1A所示的三個奈米片如奈米結構22。圖2A亦省略圖1A的頂部矽層27。在一些實施例中，圖2A所示的中間階段中的積體電路裝置10A可包括頂部矽層27。
在圖2B中，形成隔離區36，如搭配圖1B說明的內容。
在圖2C中，形成單一犧牲閘極介電層如犧牲介電襯墊44，其可與第二犧牲介電層44B相同或類似，如搭配圖1B說明的內容。在一些實施例中，犧牲閘極介電層如犧牲介電襯墊44為介電層如氧化物(比如氧化矽)。
在圖2D中，形成犧牲閘極結構45於鰭狀堆疊26與犧牲閘極介電層如犧牲介電襯墊44上。犧牲閘極結構45的細節已搭配圖1C說明如上。接著使犧牲閘極介電層如犧牲介電襯墊44的露出部分凹陷以露出鰭狀堆疊26，如搭配圖1D說明的內容。
在圖2E及2F中，形成側壁間隔物如閘極間隔物層41與鰭狀物間隔物41F於犧牲閘極結構45上，使鰭狀堆疊26的露出部分凹陷，接著形成內側間隔物74以形成圖2E所示的結構，其可與搭配圖1E及1F說明的內容類似。
在圖2G中，源極/汲極區82形成於鰭狀物321及322上，如搭配圖1G詳述的內容。
在圖2H及2I中，形成接點蝕刻停止層131、層間介電層130、與層間介電蓋133，如搭配圖1H詳述的內容。圖2H顯示源極/汲極區82的透視圖，而圖2I顯示犧牲閘極結構45與鰭狀堆疊26的透視圖。
如圖2J及2K所示的一些實施例，採用一或多道蝕刻製程移除犧牲閘極結構45與犧牲閘極介電層如犧牲介電襯墊44，進而形成溝槽39於側壁間隔物如閘極間隔物層41之間並露出鰭狀堆疊26。移除犧牲閘極結構45的方法如搭配圖1H詳述的內容，然而在圖2J所示的實施例中，第一犧牲介電層44A不存在，使圖2J及2K中移除犧牲閘極結構的步驟之後，露出溝槽39中的鰭狀堆疊26與隔離區36。
在圖2L、2M、及2N中，第一牆介電層46A與第二牆介電層46B形成於側壁間隔物如閘極間隔物層41、隔離區36、鰭狀堆疊26、接點蝕刻停止層131、與層間介電蓋133的露出表面上。形成第一牆介電層46A與第二牆介電層46B的方法，如搭配圖1J說明的內容。
在圖2O至2Z中，修整第二牆介電層46B，以準備沉積第三牆介電層46C而形成牆結構300。修整第二牆介電層46B的方法可為搭配圖1L說明的內容，並進一步詳述於此。
在圖2O及2P中，形成遮罩層400於積體電路裝置10A上，以填入溝槽39。遮罩層400可為或包含背側抗反射塗層。在一些實施例中，遮罩層400延伸高於溝槽39，並覆蓋第二牆介電層46B的上表面，如圖2P所示。
在圖2Q及2R中，形成遮罩層400之後，可由合適蝕刻製程使遮罩層400凹陷，而蝕刻製程對遮罩層400的材料具有選擇性而實質上不攻擊第二牆介電層46B。蝕刻製程可為時控，使凹陷後的遮罩層400的上表面比最上側的奈米片如奈米結構22A1及22A2的上表面高出一段距離如約10 nm至約25 nm。遮罩層400的高度選擇可使牆結構300具有選定高度。
在圖2S及2T中，可進行合適的蝕刻製程以移除側壁間隔物如閘極間隔物層41、接點蝕刻停止層131、與層間介電蓋133上的第二牆介電層46B，並使溝槽39中的第二牆介電層46B的部分凹陷至實質上齊平或略低於遮罩層400的上表面，如圖2T所示。在一些實施例中，凹陷後的第二牆介電層46B的上表面可高於最頂部的奈米片如奈米結構22A1及22A2的上表面，並低於層間介電蓋133的下表面。
在圖2U至2W中，形成並圖案化第二遮罩層410。第二遮罩層410可為或包括光阻、背側抗反射塗層、或類似物。可沉積第二遮罩層410以覆蓋積體電路裝置10，接著可進行合適的光微影曝光與移除步驟以移除第二遮罩層410的曝光部分或未曝光部分，並形成圖2U至2W所示的結構。
在圖2X至2Z中，以合適蝕刻製程移除第二遮罩層410所露出的第二牆介電層46B的部分，而蝕刻製程移除第二牆介電層46B的材料實質上不攻擊第一牆介電層46A。如圖2Y所示，蝕刻時可稍微自第二遮罩層410的側壁稍微過蝕刻保留於第二遮罩層410之下的第二牆介電層46B的部分，使第二牆介電層46B的末端可自第二遮罩層410的側壁稍微向後凹陷。如圖2X及2Z所示，露出的溝槽39實質上無第二牆介電層46B，使溝槽39中的第一牆介電層46A完全或實質上完全露出。接著以合適的移除製程移除第二遮罩層410。
在圖3A至3C中，形成第三牆介電層46C，如搭配圖1N及1O說明的內容。如搭配圖1N及1O說明的內容，第三牆介電層46C合併於具有第二牆介電層46B於其中的溝槽39中。在一些實施例中，第三牆介電層46C的下側部分46CL合併的時間，可不同於(如早於)第三牆介電層46C的上側部分46CU合併的時間。在一些實施例中，上側部分46CU與下側部分46CL之間的可見界面如圖3B所示。在其他實施例中，上側部分46CU與下側部分46CL之間不存在可見的界面，即使合併的時間不同如此處所述。
在實質上無第二牆介電層46B的溝槽39中，第三牆介電層46C傾向不合併或不完全合併。
在圖3D至3F中，以合適蝕刻製程拉回第三牆介電層46C，如搭配圖1P及1Q說明的內容。第一牆介電層46A在拉回第三牆介電層46C的蝕刻製程時，可作為蝕刻停止層。在一些實施例中，溝槽39中的第三牆介電層46C的上表面可低於層間介電蓋133的下表面。
在圖3G至3I中，移除第一牆介電層46A的露出部分，如搭配圖1R及1S詳述的內容。在圖3H所示的一些實施例中，過蝕刻鰭狀堆疊26上的第二牆介電層46B與第三牆介電層46C之下的第一牆介電層46A的部分，使第一牆介電層46A的末端自第二牆介電層46B與第三牆介電層46C的側壁向後凹陷。如圖3I所示，第一牆介電層46A的垂直部分亦可凹陷至低於第二牆介電層46B與第三牆介電層46C的上表面。
在圖3J及3K中，釋放通道層，如搭配圖1T詳細說明的內容。在釋放通道如奈米結構22之後可露出第一牆介電層46A的部分，而第一牆介電層46A的一些部分位於通道如奈米結構22與第二牆介電層46B之間的末端蓋中。
在圖3L至3N中，移除第一牆介電層46A的部分，如搭配圖1U及1V說明的內容。如圖3M所示，可自末端蓋移除第一牆介電層46A，且末端蓋在Y軸中的寬度可為約2 nm至約5 nm。第一牆介電層46A的一部分可保留於隔離區36與隔離區36上的第二牆介電層46B之間。如圖3O所示的一些實施例，第一牆介電層46A可保留於末端蓋中。
在圖3P及3Q中，形成閘極結構200，如搭配圖1W說明的內容。
在圖3R至3U中，使閘極結構200與牆結構300凹陷，如搭配圖1X說明的內容。在圖3R及3S所示的一些實施例中，以至少兩個移除步驟使閘極結構200與牆結構300凹陷。圖3R及3S所示的第一移除步驟可採用牆結構300的上側部分(即鰭狀堆疊26上的較寬部分)作為化學機械研磨中的停止層。當上側部分作為化學機械研磨中的停止層時，可部分地移除上側部分，如圖3R所示。在第一移除步驟之後，牆結構300的兩側上的閘極結構200的部分彼此物理與電性隔離。
在圖3T及3U所示的第二移除步驟中，移除牆結構300的較寬上側部分，而閘極結構200 (如導電核心層290及/或功函數金屬層)的厚度選擇實質上等於通道如奈米結構22之間的距離，如搭配圖1X說明的內容。第二移除步驟可為第二化學機械研磨。
與搭配圖1Y說明的內容類似，圖3V中形成於末端蓋中的功函數金屬及/或導電核心層290的厚度如尺寸D15可小於約1 nm。
如圖4A及4B所示的一些實施例，在使閘極結構200與牆結構300凹陷之後，可形成導電橋層204使牆結構300的兩側上的閘極結構200彼此電性連接，其對應圖6的步驟1800。導電橋層204可包括無氟鎢，其有利於降低後續製程形成的閘極通孔184與閘極結構200之間的接觸電阻。導電橋層204的上表面可低於層間介電蓋133的下表面。
圖4C至4H顯示閘極隔離結構99的形成方法，其對應圖6的步驟1900。
在圖4C及4D中，形成導電橋層204之後可形成遮罩層420於導電橋層204上。遮罩層420可為介電材料，且其沉積方法可為物理氣相沉積、化學氣相沉積、原子層沉積、或另一合適的沉積製程。移除側壁間隔物如閘極間隔物層41、層間介電蓋133、與接點蝕刻停止層131上的遮罩層420的多餘材料的方法，可為化學機械研磨。
在圖4E中，沉積遮罩層420之後，可由合適的圖案化製程圖案化遮罩層420，以形成開口於牆結構300上並與牆結構300重疊。開口可露出導電橋層204。在形成開口之後，可由合適的蝕刻製程移除導電橋層204的露出部分，以延伸開口穿過導電橋層204並露出牆結構300。蝕刻製程可為非等向蝕刻，其對導電橋層204的材料如無氟鎢具有選擇性。可進行第二蝕刻製程以進一步延伸開口至牆結構300中或穿過牆結構300。第二蝕刻製程可包括多道蝕刻步驟，以分別蝕刻穿過第三牆介電層46C、第二牆介電層46B、與第一牆介電層46A，亦可蝕刻至隔離區36或穿過隔離區36。在一些實施例中，第二蝕刻製程止於第三牆介電層46C中、第二牆介電層46B中、或第一牆介電層46A中。
由於奈米片如奈米結構22的末端蓋側臨接牆結構300，實質上無功函數金屬及/或導電核心層290 (比如小於1 nm)存在於末端蓋中，因此可減少臨界電壓變化，且最小結構尺寸一致性及/或微影層疊偏移(比如形成閘極隔離結構99所用的開口時)的考量較少。
在延伸開口的第二蝕刻製程之後，可由合適的沉積製程形成閘極隔離結構(或切割金屬閘極) 99於開口中。在一些實施例中，閘極隔離結構99包括氮化矽、氧化矽、氧化鋁、氧化鋯、或其他合適的介電材料。閘極隔離結構99沉積於開口中的方法可為合適製程，比如化學氣相沉積及/或其他合適技術。在沉積閘極隔離結構99之後，可進行移除製程如化學機械研磨或另一合適製程，以自遮罩層420上移除閘極隔離結構99的多餘材料，使閘極隔離結構99的上表面與遮罩層420的上表面實質上齊平。閘極隔離結構99通常延續開口的形狀。
圖4F及4G所示的實施例中，閘極隔離結構99著陸於牆結構300的上表面上(圖4F)或部分埋置於牆結構300中(圖4G)。
在圖4H中，移除閘極隔離結構99的多餘材料的化學機械研磨之後，可進行另一化學機械研磨以移除導電橋層204上的遮罩層420與閘極隔離結構99，進而露出導電橋層204。
在圖4I中，露出導電橋層204之後可形成第二蝕刻停止層141與第二層間介電層140於導電橋層204與閘極隔離結構99上，如搭配圖1Z說明的內容。可形成閘極通孔184以穿過第二層間介電層140與第二蝕刻停止層141以接觸導電橋層204。
如圖4J所視，形成源極/汲極接點120以延伸穿過第二層間介電層140、第二蝕刻停止層141、層間介電層130、與接點蝕刻停止層131，並部分穿入源極/汲極區82。源極/汲極接點120可包括導電材料如鎢、鈷、釕、銥、鉬、銅、鋁、或上述之組合。源極/汲極接點120可與阻障層(如氮化矽或氮化鈦，未圖示)相鄰，其有助於避免或減少自源極/汲極接點120擴散或者擴散至源極/汲極接點120中的材料。矽化物層可形成於源極/汲極區82與源極/汲極接點120之間，以降低源極/汲極接點電阻。矽化物層可包含金屬矽化物材料如一些實施例的鈷矽化物或其他實施例的鈦矽化物。如圖4J所示，源極/汲極接點120可延伸至隔離區36中。源極/汲極接點120的下側部分側壁與源極/汲極區82可隔有接點蝕刻停止層131。如圖4J所示，牆結構300與閘極隔離結構99可不存在於源極/汲極區82之間，以有利於增加源極/汲極接點120與源極/汲極區82之間的接觸面積。
圖5顯示多種實施例中，積體電路裝置10A的放大圖。如圖5所示，積體電路裝置10A可包括至少四個奈米結構裝置20A、20B、20C、及20D。奈米結構裝置20A至20D可各自包括個別的閘極結構200A至200D與個別的通道如奈米結構22A1至22C4。在圖5所示的積體電路裝置10A中，鰭狀堆疊26各自包括三個奈米片如奈米結構22。閘極結構200B及200C可合併於圖式的虛線，但不具有可視的邊界於兩者之間，因其同時形成為整體結構。閘極結構200B及200C的一側可與奈米結構裝置20A的閘極結構200A物理與電性隔離，而另一側可與奈米結構裝置20D的閘極結構200D物理與電性隔離。閘極結構200A至200D之間可隔有牆結構300 (其可使導電核心層290彼此分隔)與閘極隔離結構99 (其可使導電橋層204的上方部分彼此隔離)。圖5顯示尺寸D12及D7。尺寸D7已搭配圖1X詳細說明。在一些實施例中，尺寸D12為導電橋層204在Z軸方向中的厚度，其可為約1 nm至約8 nm。
本發明實施例可提供優點。牆結構300只為於閘極結構200之間，而不延伸至源極/汲極區82之間的區域，其有利於降低漏電流。閘極結構200延伸高於最上側的通道如奈米結構22的距離實質上等於通道間的空間，相對於較靠近基板110的其他下側通道如奈米結構22的最上側的通道如奈米結構22的臨界電壓一致性可因此改善。閘極結構200的功函數金屬及/或導電核心層290在末端蓋中的厚度小於1 nm，其有利於改善奈米結構裝置20A至20D的交流電效能。閘極介電層600在側視圖中完全包覆奈米片如奈米結構22 (比如在Y-Z平面中，而不在X-Z平面中)，其可改善短通道控制。
在至少一實施例中，半導體裝置包括：第一奈米結構堆疊；第二奈米結構堆疊，水平偏離第一奈米結構堆疊；第一源極/汲極區，鄰接第一奈米結構堆疊；第二源極/汲極區，鄰接第二奈米結構堆疊；牆結構，位於第一奈米結構堆疊與第二奈米結構堆疊之間，並與第一奈米結構堆疊的奈米結構分開；以及第一閘極結構，其包括：閘極介電層，包覆第一奈米結構堆疊的奈米結構；以及導電核心層，位於閘極介電層上，其中第一奈米結構堆疊的奈米結構之一者與牆結構之間的導電核心層的厚度為0奈米至1 奈米。
在一些實施例中，牆結構包括第一介電層；以及第二介電層，位於第一介電層與第一奈米結構堆疊之間以及第一介電層與第二奈米結構堆疊之間。
在一些實施例中，半導體裝置更包括隔離區，其中牆結構自第一閘極結構的上表面延伸至低於第一閘極結構的下表面。
在一些實施例中，半導體裝置更包括第三介電層，位於牆結構與隔離區之間。
在一些實施例中，半導體裝置更包括側壁間隔物，自第一奈米結構堆疊延伸至第二奈米結構堆疊，其中牆結構與第一源極/汲極區及第二源極/汲極區隔有側壁間隔物。
在一些實施例中，第一奈米結構堆疊包括：第一奈米結構；以及第二奈米結構，位於第一奈米結構上並與第一奈米結構隔有第一距離，其中第一閘極結構延伸高於第二奈米結構第二距離，且第二距離實質上等於第一距離。
在一些實施例中，半導體裝置更包括導電層，位於第一閘極結構與該牆結構上，導電層與第一奈米結構堆疊隔有第二距離，其中第一奈米結構堆疊中的相鄰奈米結構之間隔有第一距離，且第一距離實質上等於第二距離。
在一些實施例中，半導體裝置更包括閘極隔離結構，完全延伸穿過導電層。
在一些實施例中，閘極隔離結構延伸至牆結構中。
在一些實施例中，閘極隔離結構完全延伸穿過牆結構。
在至少一實施例中，半導體裝置的形成方法包括：形成第一奈米結構堆疊與第二奈米結構堆疊；形成犧牲閘極結構於第一奈米結構堆疊與第二奈米結構堆疊上：形成第一源極/汲極區與第二源極/汲極區，第一源極/汲極區鄰接第一奈米結構堆疊，且第二源極/汲極區鄰接該第二奈米結構堆疊；移除犧牲閘極結構以形成閘極溝槽；形成牆結構於閘極溝槽中；以及形成閘極結構以包覆第一奈米結構堆疊與第二奈米結構堆疊並鄰接牆結構，其中閘極結構與牆結構的上表面實質上共平面。
在一些實施例中，上述方法更包括：形成導電層於閘極結構與牆結構上；以及形成閘極隔離結構以完全延伸穿過導電層並接觸牆結構。
在一些實施例中，形成牆結構的步驟包括：形成第一介電層於閘極溝槽中；形成第二介電層於第一介電層上，且第一介電層的介電常數高於第二介電層的介電常數；圖案化第二介電層以形成圖案化的第二介電層區；以及形成第三介電層於圖案化的第二介電層區上，其中第三介電層合併於圖案化第二介電層區的垂直壁之間的空間中的閘極溝槽中。
在一些實施例中，形成牆結構的步驟更包括：移除第一奈米結構堆疊與第二介電層之間的第一介電層的部分，以形成多個開口。
在一些實施例中，形成閘極結構的步驟包括：形成閘極介電層於第一奈米結構堆疊的奈米結構上，且閘極介電層合併於開口中。
在一些實施例中，形成閘極結構的步驟更包括：形成導電核心層於閘極介電層上，且開口中的導電核心層的厚度介於0奈米至1奈米之間。
在至少一實施例中，半導體裝置包括：第一奈米結構堆疊；第二奈米結構堆疊，水平偏離第一奈米結構堆疊；第一源極/汲極區，鄰接第一奈米結構堆疊；第二源極/汲極區，鄰接第二奈米結構堆疊；牆結構，位於第一奈米結構堆疊與第二奈米結構堆疊之間，並與第一奈米結構堆疊的奈米結構隔有多個第一開口；一側壁間隔物，自第一奈米結構堆疊延伸至第二奈米結構堆疊；以及第一閘極結構，包括閘極介電層包覆第一奈米結構堆疊的奈米結構並合併於第一開口中。
在一些實施例中，半導體裝置更包括：導電層，位於第一閘極結構與牆結構上；以及閘極隔離結構，完全延伸穿過導電層並接觸牆結構。
在一些實施例中，第一閘極結構位於第一奈米結構堆疊與導電層之間，且第一奈米結構堆疊與導電層之間的分隔距離實質上等於第一奈米結構堆疊的相鄰奈米結構之間的分隔距離。
在一些實施例中，側壁間隔物分隔牆結構與第一源極/汲極區，並分隔牆結構與第二源極/汲極區。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
D1,D2,D3,D4,D5,D6,D7,D8,D9,D10,D12,D15:尺寸 10,10A:積體電路裝置 20A,20B,20C,20D:奈米結構裝置 22A1,22B1,22C1,22A2,22B2,22C2:奈米結構 24:犧牲奈米結構 24U:上側犧牲奈米結構 26:鰭狀堆疊 27:頂部矽層 27A:蓋層 28:氧化物層 29:硬遮罩 29A:第一硬遮罩層 29B:第二硬遮罩層 35:開口 36:隔離區 36C:隔離核心 36:隔離襯墊 39:溝槽 41:閘極間隔物層 41F:鰭狀物間隔物 44:犧牲介電襯墊 44A:第一犧牲介電層 44B:第二犧牲介電層 45:犧牲閘極結構 46A:第一牆介電層 46B:第二牆介電層 46C:第三牆介電層 46CL:下側部分 46CU:上側部分 70:區域 74:內側間隔物 82:源極/汲極區 99:閘極隔離結構 110:基板 120:源極/汲極接點 130:層間介電層 131:接點蝕刻停止層 133:層間介電蓋 140:第二層間介電層 141:第二蝕刻停止層 184:閘極通孔 200,200A,200B,200C,200D:閘極結構 204:導電橋層 210:第一界面層 290:導電核心層 300:牆結構 321,322:鰭狀物 400,420,500:遮罩層 410:第二遮罩層 600:閘極介電層 700:末端蓋 1000:方法 1100,1200,1300,1400,1500,1600,1700,1800,1900:步驟
圖1A至1Z與圖7係本發明實施例中，製作的積體電路裝置的一部分的上視圖與側剖視圖。 圖2A至2Z、圖3A至3V、圖4A至4J、與圖5係本發明實施例中，積體電路裝置於多種製作階段的中間透視圖。 圖6係多種實施例中，方法的流程圖。
D2,D15:尺寸
200:閘極結構
210:第一界面層
290:導電核心層
300:牆結構
600:閘極介電層

Claims (20)

  1. 一種半導體裝置，包括： 一第一奈米結構堆疊； 一第二奈米結構堆疊，水平偏離該第一奈米結構堆疊； 一第一源極/汲極區，鄰接該第一奈米結構堆疊； 一第二源極/汲極區，鄰接該第二奈米結構堆疊； 一牆結構，位於該第一奈米結構堆疊與該第二奈米結構堆疊之間，並與該第一奈米結構堆疊的奈米結構分開；以及 一第一閘極結構，包括： 一閘極介電層，包覆該第一奈米結構堆疊的奈米結構；以及 一導電核心層，位於該閘極介電層上，其中該第一奈米結構堆疊的奈米結構之一者與該牆結構之間的該導電核心層的厚度為0奈米至1 奈米。
  2. 如請求項1之半導體裝置，其中該牆結構包括： 一第一介電層；以及 一第二介電層，位於該第一介電層與該第一奈米結構堆疊之間以及該第一介電層與該第二奈米結構堆疊之間。
  3. 如請求項1之半導體裝置，更包括： 一隔離區， 其中該牆結構自該第一閘極結構的上表面延伸至低於該第一閘極結構的下表面。
  4. 如請求項3之半導體裝置，更包括： 一第三介電層，位於該牆結構與該隔離區之間。
  5. 如請求項1之半導體裝置，更包括： 一側壁間隔物，自該第一奈米結構堆疊延伸至該第二奈米結構堆疊， 其中該牆結構與該第一源極/汲極區及該第二源極/汲極區隔有該側壁間隔物。
  6. 如請求項1之半導體裝置，其中該第一奈米結構堆疊包括： 一第一奈米結構；以及 一第二奈米結構，位於該第一奈米結構上並與該第一奈米結構隔有一第一距離， 其中該第一閘極結構延伸高於該第二奈米結構一第二距離，且該第二距離實質上等於該第一距離。
  7. 如請求項1之半導體裝置，更包括： 一導電層，位於該第一閘極結構與該牆結構上，該導電層與該第一奈米結構堆疊隔有一第二距離， 其中該第一奈米結構堆疊中的相鄰奈米結構之間隔有一第一距離，且該第一距離實質上等於該第二距離。
  8. 如請求項7之半導體裝置，更包括： 一閘極隔離結構，完全延伸穿過該導電層。
  9. 如請求項8之半導體裝置，其中該閘極隔離結構延伸至該牆結構中。
  10. 如請求項8之半導體裝置，其中該閘極隔離結構完全延伸穿過該牆結構。
  11. 一種半導體裝置的形成方法，包括： 形成一第一奈米結構堆疊與一第二奈米結構堆疊； 形成一犧牲閘極結構於該第一奈米結構堆疊與該第二奈米結構堆疊上： 形成一第一源極/汲極區與一第二源極/汲極區，該第一源極/汲極區鄰接該第一奈米結構堆疊，且該第二源極/汲極區鄰接該第二奈米結構堆疊； 移除該犧牲閘極結構以形成一閘極溝槽； 形成一牆結構於該閘極溝槽中；以及 形成一閘極結構以包覆該第一奈米結構堆疊與該第二奈米結構堆疊並鄰接該牆結構，其中該閘極結構與該牆結構的上表面實質上共平面。
  12. 如請求項11之半導體裝置的形成方法，更包括： 形成一導電層於該閘極結構與該牆結構上；以及 形成一閘極隔離結構以完全延伸穿過該導電層並接觸該牆結構。
  13. 如請求項11之半導體裝置的形成方法，其中形成該牆結構的步驟包括： 形成一第一介電層於該閘極溝槽中； 形成一第二介電層於該第一介電層上，且該第一介電層的介電常數高於該第二介電層的介電常數； 圖案化該第二介電層以形成一圖案化的第二介電層區；以及 形成一第三介電層於該圖案化的第二介電層區上，其中該第三介電層合併於該圖案化第二介電層區的垂直壁之間的空間中的該閘極溝槽中。
  14. 如請求項13之半導體裝置的形成方法，其中形成該牆結構的步驟更包括： 移除該第一奈米結構堆疊與該第二介電層之間的該第一介電層的部分，以形成多個開口。
  15. 如請求項14之半導體裝置的形成方法，其中形成該閘極結構的步驟包括： 形成一閘極介電層於該第一奈米結構堆疊的奈米結構上，且該閘極介電層合併於該些開口中。
  16. 如請求項15之半導體裝置的形成方法，其中形成該閘極結構的步驟更包括： 形成一導電核心層於該閘極介電層上，且該開口中的該導電核心層的厚度介於0奈米至1奈米之間。
  17. 一種半導體裝置，包括： 一第一奈米結構堆疊； 一第二奈米結構堆疊，水平偏離該第一奈米結構堆疊； 一第一源極/汲極區，鄰接該第一奈米結構堆疊； 一第二源極/汲極區，鄰接該第二奈米結構堆疊； 一牆結構，位於該第一奈米結構堆疊與該第二奈米結構堆疊之間，並與該第一奈米結構堆疊的奈米結構隔有多個第一開口； 一側壁間隔物，自該第一奈米結構堆疊延伸至該第二奈米結構堆疊；以及 一第一閘極結構，包括一閘極介電層包覆該第一奈米結構堆疊的奈米結構並合併於該些第一開口中。
  18. 如請求項17之半導體裝置，更包括： 一導電層，位於該第一閘極結構與該牆結構上；以及 一閘極隔離結構，完全延伸穿過該導電層並接觸該牆結構。
  19. 如請求項18之半導體裝置，其中該第一閘極結構位於該第一奈米結構堆疊與該導電層之間，且該第一奈米結構堆疊與該導電層之間的分隔距離實質上等於該第一奈米結構堆疊的相鄰奈米結構之間的分隔距離。
  20. 如請求項17之半導體裝置，其中該側壁間隔物分隔該牆結構與該第一源極/汲極區，並分隔該牆結構與該第二源極/汲極區。
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