CN117096156A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件，包括：纳米结构的第一堆叠件；纳米结构的第二堆叠件，与第一堆叠件水平偏移；第一源极/漏极区，邻接纳米结构的第一堆叠件；第二源极/漏极区，邻接纳米结构的第二堆叠件；壁结构，位于第一堆叠件与第二堆叠件之间并且与第一堆叠件的纳米结构间隔开；以及第一栅极结构，第一栅极结构包括：栅极介电层，包裹环绕第一堆叠件的纳米结构；和导电芯层，位于栅极介电层上，其中，第一堆叠件的一个纳米结构与壁结构之间的导电芯层的厚度在0纳米至1纳米的范围内。本申请的实施例还提供了一种形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及一种半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数级增长。集成电路材料和设计的技术进步产生了一代又一代的集成电路，每一代的电路都比上一代更小、更复杂。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减少。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供好处。这种按比例缩小也增加了处理和制造IC的复杂性。
发明内容
根据本申请的实施例的一个方面，提供了一种半导体器件，包括：纳米结构的第一堆叠件；纳米结构的第二堆叠件，与第一堆叠件水平偏移；第一源极/漏极区，邻接纳米结构的第一堆叠件；第二源极/漏极区，邻接纳米结构的第二堆叠件；壁结构，位于第一堆叠件与第二堆叠件之间并且与第一堆叠件的纳米结构间隔开；以及第一栅极结构。第一栅极结构包括：栅极介电层，包裹环绕第一堆叠件的纳米结构；和导电芯层，位于栅极介电层上，其中，第一堆叠件的一个纳米结构与壁结构之间的导电芯层的厚度在0纳米至1纳米的范围内。
根据本申请的实施例的另一个方面，提供了一种形成半导体器件的方法，包括：形成纳米结构的第一堆叠件和纳米结构的第二堆叠件；在第一堆叠件和第二堆叠件上方形成牺牲栅极结构；形成第一源极/漏极区和第二源极/漏极区，第一源极/漏极区邻接第一堆叠件，并且第二源极/漏极区邻接第二堆叠件；通过去除牺牲栅极结构来形成栅极沟槽；在栅极沟槽中形成壁结构；以及形成栅极结构，栅极结构包裹环绕第一堆叠件和第二堆叠件并且邻接壁结构，其中，栅极结构和壁结构的上表面基本上共面。
根据本申请的实施例的又一个方面，提供了一种半导体器件，包括：纳米结构的第一堆叠件；与第一堆叠件水平偏移的纳米结构的第二堆叠件；第一源极/漏极区，邻接纳米结构的第一堆叠件；第二源极/漏极区，邻接纳米结构的第二堆叠件；壁结构，位于第一堆叠件与第二堆叠件之间并且通过第一开口与第一堆叠件的纳米结构间隔开；侧壁间隔件，从第一堆叠件延伸到第二堆叠件；以及第一栅极结构，第一栅极结构包括栅极介电层，栅极介电层包裹环绕第一堆叠件的纳米结构并在第一开口中合并。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A-图1Z和图7是根据本公开的实施例制造的IC器件的部分的示意性俯视图和截面侧视图。
图2A-图2Z、图3A-图3V、图4A-图4J和图5是根据本公开实施例的处于制造的各个阶段的IC器件的中间透视图。
图6是根据各种实施例的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
指示相对程度的术语，如“约”、“基本上”等，应被解释为本领域普通技术人员依据的当前技术规范。
本公开通常涉及半导体器件，并且更具体地涉及场效应晶体管(FET)，诸如平面FET、三维鳍FET(FinFET)或纳米结构器件。纳米结构器件的示例包括全环栅(GAA)器件、纳米片FET(NSFET)、纳米线FET(NWFET)等。在先进技术节点中，纳米结构器件之间的有源区间距通常是均匀的，源极/漏极外延结构是对称的，并且金属栅极围绕纳米结构(例如，纳米片)的四侧。栅极-漏极电容(“Cgd”)由于更大的金属栅极端盖和增加的源极/漏极外延尺寸而增加。
由于更好的栅极控制，像NSFET这样的纳米结构器件体系结构的短沟道特性已经改善了，而减小金属栅极端盖可以预期性能增益(例如，AC降低)。此外，减小的金属栅极端盖可以推动有源区间距按比例缩小，从而减小单元高度。用于端盖减小的侧金属栅极的直接蚀刻可引起严重的高阈值电压(Vt)和Vt变化。因此，单元高度受限于最小部件尺寸均匀性和金属栅极隔离光刻的覆盖偏移。
本公开的实施例提供了一种形成自对准栅极隔离壁的方法，该方法能够实现密度按比例缩放和器件AC减小而不损失短沟道控制。在实施例中，在替换栅极工艺中形成栅极隔离壁，其中用金属栅极替换多晶硅栅极。栅极隔离壁可以在牺牲栅极去除之后和沟道释放(例如，SiGe去除)之前形成，并且栅极隔离壁被限制在侧壁间隔件之间和有源区域(例如，鳍)之间，从而形成叉片结构。由于HK合并于端盖中，所以高k栅极电介质在纳米片周围延伸，使得端盖中的金属栅极的功函金属是可选的。在一些实施例中，功函金属(WFM，work-function metal)填充在端盖中至小于1纳米(nm)的厚度。顶部功函金属(即，在顶部纳米片上方)的厚度与片间(inter-sheet)功函金属厚度相同。
上述技术特征允许单元高度减小(例如，由于有源区空间减小)、单元电容(Ccell)减小、功率效率(Δpeff)提高(由于叉片结构和高k栅极电介质完全环绕GAA状轮廓)。由于顶部功函金属的厚度与片间功函金属的厚度相同，所以纳米片之间的性能(例如Vt)更加均匀。因为壁被限制在侧壁间隔件之间，所以源极/漏极接触件与栅极通孔短路的顾虑很低。
纳米结构晶体管结构可以通过任何合适的方法图案化。例如，可以使用一个或多个光刻工艺对结构进行图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，从而允许创建具有例如比使用单一直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上形成牺牲层，并使用光刻工艺将其图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化纳米结构晶体管结构。
图1A-图1Z示出了根据本公开的实施例制造的IC器件10的部分的示意性透视图、截面俯视图和侧视图，其中IC器件10包括纳米结构器件20A、20B，纳米结构器件20A、20B可以是全环栅FET(GAAFET)。图1A是根据各种实施例的IC器件10的部分的示意性透视图。为了便于图式，在图1A-图1Z的视图中，某些部件可能被从视图中删除或没有故意标记。
纳米结构器件20A、20B可以包括N型FET(NFET)、P型FET或两者。集成电路器件(诸如IC器件10)通常包括晶体管，晶体管基于它们在IC器件中的功能而具有不同的阈值电压。例如，输入/输出(IO)晶体管通常具有最高阈值电压，核心逻辑晶体管通常具有最低阈值电压，并且IO晶体管的阈值电压和核心逻辑晶体管的阈值电压之间的第三阈值电压可以用于某些其他功能晶体管，诸如静态随机存取存储器(SRAM)晶体管。IC器件10内的一些电路块可以包括两个或更多个不同阈值电压的两个或多个NFET和/或PFET。
图1A-图1Z示出了根据各种实施例的形成IC器件10的方法的多个制造阶段。图2A-图2Z、图3A-图3V、图4A-图4J和图5示出了根据本公开实施例的形成IC器件10A的方法的多个制造阶段。图6示出了根据本公开的一个或多个方面的用于从工件形成IC器件(例如IC器件10或IC器件10A)或其部分的方法1000的流程图。方法1000仅仅是一个示例，并不旨在将本公开限制于方法1000中明确示出的内容。可以在方法1000之前、期间和之后提供附加动作，并且对于方法的附加实施例，所描述的一些动作可以被替换、消除或移动。出于简单的原因，并非所有动作都在本文中详细描述。以下结合工件的局部透视图和/或截面图描述方法1000，图1A-图1Z、图2A-图2Z、图3A-图3V、图4A-图4J和图5显示了根据方法1000的实施例的不同制造阶段。为避免疑义，整个附图中的X方向垂直于Y方向，Z方向垂直于X方向和Y方向。需要注意的是，因为工件可以被制造成半导体器件，所以根据上下文需要，工件可以被称为半导体器件或器件。
在图1A中，提供了衬底110。衬底110可以是半导体衬底，诸如块体半导体等，其可以被掺杂(例如，用p型或n型掺杂剂)或未掺杂。衬底110的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。可以使用其他衬底，诸如单层衬底、多层衬底或梯度衬底。
此外，在图1A中，第一半导体层和第二半导体层的交替层的多层堆叠件或晶格(lattice)形成在衬底110上方，第一半导体层用于形成纳米结构或“沟道”22A1、22B1、22C1、22A2、22B2、22C2，第二半导体层用于形成牺牲纳米结构24。纳米结构22A1-22C2和牺牲纳米结构24、24U可以统称为“纳米结构22、24”。在一些实施例中，第一半导体层可以由适用于n型纳米FET的第一半导体材料形成，诸如硅、碳化硅等，并且第二半导体层可以由适合于p型纳米FET的第二半导体材料形成，诸如硅锗等。可以使用诸如化学气相沉积(CVD)、原子层沉积(ALD)、气相外延(VPE)、分子束外延(MBE)等工艺来外延生长多层堆叠件的每个层。如图1A所示，在顶部第一半导体层上方形成用于形成上部牺牲纳米结构24U的上部第二半导体层、用于形成顶部硅27的可选第一半导体层、用于形成氧化物层28的氧化物层和用于形成硬掩模29的硬掩模层。在一些实施例中，氧化物层28是垫氧化物层，并且硬掩模层29可以包括硅，并且可以是用于形成第一硬掩模层29A与第一硬掩模层29A上的第二硬掩模层29B的多层。包含顶部硅27可以改进(即，降低)界面捕获密度或“Dit”。在一些实施例中，不存在顶部硅27。
第一半导体层和第二半导体层中的每个的三层形成所示的纳米结构22、24。在一些实施例中，多层堆叠件可以包括第一半导体层和第二半导体层中的每者的一个或两个，或者每者的四个或更多个。尽管被图案化以形成图示的纳米结构22、24的多层堆叠件包括第二半导体层作为多层堆叠件的最底层，但是在一些实施例中，多层堆叠件的最低层可以是第一半导体层。
由于第一半导体材料和第二半导体材料之间的高蚀刻选择性，可以去除第二半导体材料的第二半导体层而不显著去除第一半导体材料的第一半导体层，从而允许释放第一半导体层以形成诸如纳米片FET的纳米结构器件的沟道区。在一些实施例中，去除第一半导体层，并图案化第二半导体层以形成沟道区。高蚀刻选择性允许在不显著去除第二半导体材料的第二半导体层的情况下去除第一半导体材料的第一半导体层，从而允许图案化第二半导体层以形成纳米结构器件的沟道区。
在图1A中，鳍321、322和纳米结构22的堆叠件形成多层堆叠件，对应于图6的操作1100。第一纳米结构22A1-22C2(也称为“沟道22”)由第一半导体层形成，牺牲纳米结构24由第二半导体层形成。在一些实施例中，纳米结构22、24和鳍321、322可以通过蚀刻多层堆叠件和衬底110中的沟槽或开口35来形成。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等，或其组合。蚀刻可以是各向异性的。相邻的鳍321、322和纳米结构22、24之间在Y轴方向上的距离可以为约18nm至约100nm。纳米结构22A1、22B1、22C1和纳米结构22A2、22B2、22C2可以分别称为第一堆叠件和第二堆叠件。在图1A中，第一堆叠件被标记为鳍堆叠件26。
鳍321、322和纳米结构22、24可以通过任何合适的方法来图案化。例如，可以使用一个或多个光刻工艺，包括双重图案化或多重图案化工艺，来形成鳍321、322和纳米结构22、24。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许比使用单一直接光刻工艺可获得的节距更小的节距。作为一种多重图案化工艺的示例，可以在衬底上形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍321、322。在一些实施例中，例如通过光刻工艺来图案化硬掩模层29，然后通过蚀刻工艺转移图案以形成鳍321、322和纳米结构22、24。每个鳍321、322及其上覆的纳米结构22、24可统称为“鳍堆叠件”。包括鳍321和纳米结构22A1、22B1、22C1、24的鳍堆叠件26在图1A中用虚线标示。图1A中显示了两个鳍堆叠件26，但也可以通过图案化工艺形成少于或多于两个的鳍堆叠件。在一些实施例中，覆盖相邻的一对鳍(例如鳍321、322)的鳍堆叠件26可以在Y轴方向上分开约40nm至约60nm的距离，或者可以在Y轴线方向上分开比该距离更短的距离，例如，在约20nm至约55nm的范围内。
图1A显示了具有垂直直侧壁的鳍321、322。在一些实施例中，侧壁基本上是垂直的(非锥形的)，使得鳍321、322和纳米结构22、24的宽度基本上类似，并且纳米结构22和24的形状是矩形的(例如，在Y-Z平面中具有矩形轮廓)。在一些实施例中，鳍321、322具有锥形侧壁，使得鳍321、322和/或纳米结构22、24中的每个的宽度在朝向衬底110的方向上连续增加。在这样的实施例中，纳米结构22、24可以具有彼此不同的宽度并且在形状上是锥形的(例如，在Y-Z平面中具有锥形轮廓)。
在图1B中，去除硬掩模29和氧化物层28，并在鳍321、322附近和鳍321、322之间形成隔离区36，隔离区36可以是浅沟槽隔离(STI)区。隔离区36可以通过在沟槽35中沉积形成隔离芯36C的绝缘材料层来形成。在一些实施例中，绝缘材料层形成在衬底110、鳍321、322和纳米结构22、24上方，以及相邻的鳍321、322和纳米结构22、24之间。绝缘材料层可以是诸如氧化硅的氧化物、氮化物等或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或其组合形成。在一些实施例中，首先沿着衬底110、鳍321、322和纳米结构22、24的表面形成隔离衬垫36L。此后，隔离芯36C可以形成在诸如上述材料的隔离衬垫36L上方。
对绝缘材料层进行去除工艺，如化学机械抛光(CMP)、回蚀工艺、其组合等，以去除硬掩模29上的绝缘材料层的多余绝缘材料，留下隔离衬垫36L和隔离芯36C，如图1B所示。隔离芯36C和隔离衬垫36L可以统称为“隔离区36”。在图1B中，虽然示出了隔离芯和隔离衬垫，但为了简化图示，隔离区36可以简单标记为隔离芯上的参考数字“36”。
在图1B中，在形成隔离区36之后，可以在顶部硅27的上表面、纳米结构22、24的侧壁以及隔离衬垫36L的上表面(当存在时)上形成可选的覆盖层27A，覆盖层27A可以是硅。覆盖层27A可以进一步减小Dit。
在形成覆盖层27A之后或者在形成隔离区36(若不形成覆盖层27)之后，牺牲介电层44A、44B作为共形层形成在顶部硅27(当存在时)、纳米结构22、24和隔离区36的暴露表面上。牺牲介电层44A、44B可以统称为“介电衬垫44”。在一些实施例中，第一牺牲介电层44可以包括第一介电材料，第一介电材料可以是SiN。在一些实施例中，第二牺牲介电层44B可以包括不同于第一介电材料的第二介电材料，第二介电材料可以是SiO。第一牺牲介电层44A可以用作端盖电介质，用于选择端盖的尺寸。
在图1C中，在形成隔离区36之后，在鳍321、322、隔离区36和纳米结构22、24上方形成牺牲栅极结构45，牺牲介电衬垫44位于其间，对应于图6的动作1200。图1C中示出了两个牺牲栅极结构45，并且可以形成与所示牺牲栅极结构基本平行并且与所示的牺牲栅极结构同时形成的许多其他牺牲栅极结构。
在图1C中，当形成牺牲栅极结构45时，在鳍321、322和/或纳米结构22、24上方的牺牲介电衬垫44上形成牺牲栅极层。牺牲栅极层45可以由对牺牲介电衬垫44的第一和第二牺牲介电层44A、44B中的一个或多个具有高蚀刻选择性的材料制成。牺牲栅极结构45可以是导体、半导体或非导体材料，并且可以是或包括非晶硅、多晶硅、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。牺牲栅极结构45可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积。一个或多个掩模层可以形成在牺牲栅极层上，并且可以包括例如氮化硅、氮氧化硅等。掩模层可用作掩模以蚀刻牺牲栅极层的暴露区域，以形成牺牲栅极结构45。
在图1D中，在形成牺牲栅极结构45之后，可以通过一个或多个合适的蚀刻操作来去除或“修整”牺牲介电衬垫44的暴露区域。例如，第一蚀刻操作可以去除第二牺牲介电层44B的暴露区域，从而暴露第一牺牲介电层44A。然后，第二蚀刻操作可以去除第一牺牲介电层44A的暴露区域，从而暴露与牺牲栅极结构45相邻(即，不在其下方)的纳米结构22、24以及隔离区36的部分。
在图1E中，在形成牺牲栅极结构45和修整牺牲介电衬垫44之后，形成一个或多个栅极间隔件或“侧壁间隔件”层41，以覆盖牺牲栅极结构45和堆叠件26、鳍321、322和隔离区36的暴露区域。栅极间隔件层41通过任何合适的沉积工艺形成，诸如PVD、CVD、ALD等。在形成栅极间隔件层41之后，可以去除栅极间隔件层41的水平部分(例如，在X-Y平面中)，从而暴露堆叠件26和隔离区36的上表面。在一些实施例中，在去除栅极间隔件层41的水平部分之后，栅极间隔件层41的覆盖部分或“鳍间隔件”41F保留在隔离区36的边缘区域上方。
在去除栅极间隔件层41的水平部分之后，执行一个或多个去除操作以凹陷通过栅极间隔件层41暴露的堆叠件26、隔离区36和鳍321、322。去除操作可以包括用于去除沟道22、第二半导体层24、鳍321、322和隔离区36的材料的适当蚀刻操作，诸如RIE、NBE、ALE等。在一些实施例中，在使堆叠件26和鳍321、322凹陷之后，栅极间隔件层41的覆盖部分或“鳍间隔件”41F保留在隔离区36的边缘区域上方。
栅极间隔件41设置在沟道22A1上方，沟道22A1是沟道22A1-22C1中最上面的沟道22。栅极间隔件41可以包括介电材料，例如低k材料，诸如SiOCN、SiON、SiN或SiOC。在使鳍321、322凹陷之后并且在形成源极/漏极区82之前，可以保留鳍间隔件41F。鳍间隔件41F可以在第一方向(例如，X轴方向)上延伸。鳍间隔件41F可以被定位为邻接在随后的操作中形成的源极/漏极区(例如，图1G的源极/漏极区82)。这样，源极/漏极区82可以具有与鳍间隔件41F接触的一侧。鳍间隔件41F可以与源极/漏极区82、隔离区36和蚀刻停止层131接触，蚀刻停止层131在形成源极/漏极区82之后形成(见图1H)。
在图1E和图1F中，形成内部间隔件74。执行选择性蚀刻工艺以凹陷纳米结构24的暴露的端部，而基本上不攻击纳米结构22。在选择性蚀刻工艺之后，在纳米结构24中曾被去除的端部所在的位置处形成凹陷。接下来，形成内部间隔件层以填充由先前的选择性蚀刻工艺形成的纳米结构22之间的凹陷。内部间隔件层可以是合适的介电材料，诸如氮化硅碳(SiCN)、碳氮氧化硅(SiOCN)等，并且通过诸如PVD、CVD、ALD等合适的沉积方法来形成。执行蚀刻工艺，诸如各向异性蚀刻工艺，以去除设置在纳米结构24中的凹陷之外的内部间隔件层的部分。内部间隔件层的剩余部分(例如，设置在纳米结构24中的凹陷内的部分)形成内部间隔件层74。所得结构如图1E和图1F所示。
在一些实施例中，由于鳍间隔件41F的存在，由鳍间隔件41F暴露的隔离区36的区域可以相对于由鳍间隔件41F保护的隔离区36的区域(例如，外围区域)稍微凹陷。
图1G示出了源极/漏极区82的形成，对应于图6的动作1300。取决于上下文，源极/漏极区可以单独地或共同地指源极或漏极。在所示实施例中，源极/漏极区82由外延材料外延生长。源极/漏极区82生长在鳍321、322的暴露部分上，并接触纳米结构22和鳍间隔件41F。最初，源极/漏极区82在相邻的隔离结构36之间生长。隔离结构36上的鳍间隔件41F在源极/漏极区82从鳍321、322向上生长时横向地限制源极/漏极区82。在一些实施例中，源极/漏极区82在对应沟道22中施加应力，从而提高性能。源极/漏极区82形成为使得每个牺牲栅极结构45布置在源极/漏极区82的相应相邻对之间。在一些实施例中，间隔件层41和内部间隔件74将源极/漏极区82与牺牲栅极结构45隔开适当的横向距离(例如，在X轴方向上)，以防止电桥接至随后形成的器件的栅极结构200。
源极/漏极区82可以包括任何可接受的材料，诸如适用于n型或p型器件。对于n型器件，在一些实施例中，源极/漏极区82包括在沟道区中施加拉伸应力的材料，诸如硅、SiC、SiCP、SiP等。根据一些实施例，当形成p型器件时，源极/漏极区82包括在沟道区中施加压缩应力的材料，诸如SiGe、SiGeB、Ge、GeSn等。源极/漏极区82可以具有从鳍的相应表面凸起的表面，并且可以具有小平面。在一些实施例中，相邻的源极/漏极区82可以合并以在鳍321、322中的两个相邻鳍上形成单一的源极/漏极区82。
源极/漏极区82可以注入掺杂剂，然后进行退火。源极/漏极区可以具有介于约1019cm-3至约1021cm-3之间的杂质浓度。用于源极/漏极区82的N型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，在生长期间原位掺杂源极/漏极区82。
在图1H和图1I中，在形成源极/漏极区82之后，在侧壁间隔件41、源极/漏极区82和隔离区36的暴露表面上形成介电层或“接触蚀刻停止层(CESL)”131。CESL 131共形地沉积在牺牲栅极结构45、侧壁间隔件41、源极/漏极区82和隔离区36上。层间电介质(ILD)130沉积在CESL 131上。
当形成到源极/漏极区82的源极/源极接触件时，CESL 131可以提供停止蚀刻工艺的机制。CESL 131可以由具有与相邻ILD层130不同的蚀刻选择性的介电材料形成。CESL131的材料可以包括氮化硅(SiN或Si3N4)、碳氮化硅(SiCN)或其组合，并且可以通过CVD、PECVD、ALD或其他沉积工艺来沉积。在一些示例中，CESL 131具有在从约2nm到约5nm的范围内的厚度。ILD层130的材料可以包括二氧化硅或低k介电材料(例如，具有比二氧化硅的k值(约3.9)低的介电常数(k值)的材料)。低介电常数介电材料可以包括氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼酸硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、碳氧化硅(SiOxCy)、旋涂玻璃(SOG)或其组合。ILD层130可以通过旋涂、CVD、可流动CVD(FCVD)、PECVD、PVD或其他沉积工艺来沉积。
在形成CESL 131和ILD 130之后，在ILD层130和CESL 131上执行平坦化工艺，诸如化学机械抛光(CMP)工艺。牺牲栅极结构45上的硬掩模和侧壁间隔件41的上部也在平坦化工艺中被去除。在平坦化工艺之后，暴露牺牲栅极结构45。ILD 130和CESL 131的顶表面可以与牺牲栅极结构45和侧壁间隔件41的顶表面共面。
在一些实施例中，在平坦化ILD 130、CESL 131、牺牲栅极结构45和侧壁间隔件41之后，通过适当的蚀刻操作使ILD 130凹陷，并且在ILD 130上形成ILD帽133，如图1H所示。由于第二牺牲介电层44B可以是与ILD 130相同的材料，ILD帽133在替换栅极操作期间去除第二牺牲介电层44B期间保护ILD 130。
在图1H中，在形成CESL 131、ILD 130和ILD帽133之后，去除牺牲栅极结构45，对应于图6的动作1400。去除可以通过合适的蚀刻操作来进行，例如，该蚀刻操作对牺牲栅极结构45的材料是选择性的，而基本上不攻击侧壁间隔件41和ILD帽133。在一些实施例中，通过各向异性干蚀刻工艺去除牺牲栅极层45。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体选择性地蚀刻牺牲栅极层45而不蚀刻侧壁间隔件41。牺牲栅极结构45的去除可终止于第二牺牲介电层44B上，第二牺牲介电层44B可以在蚀刻工艺期间充当蚀刻停止层。在去除牺牲栅极结构45之后，通过适当的蚀刻操作去除第二牺牲介电层44B的剩余部分。如图1H和图1I所示，第一牺牲介电层44A维持覆盖纳米结构22、24、鳍321、322和隔离区36。去除牺牲栅极结构45之后剩余的开口或空间可以被称为“沟槽”或“栅极沟槽”。
图1J-图1S示出了壁结构300的形成，对应于图6的动作1500。在图1H中标记的沟槽39中形成壁结构。
在图1J和图1K中，在去除牺牲栅极结构45和第二牺牲介电层44B之后，在第一牺牲介电层44A、侧壁间隔件41、CESL 131和ILD帽133的暴露表面上形成第一壁介电层46A。第一壁介电层46A可以是介电常数“k”大于约3.9且小于约7的高k介电衬垫。在一些实施例中，第一壁介电层46A包括金属氧化物，其可以是LaO、AlO、AlON、ZrO、HfO、ZnO、ZrN、ZrAlO、TiO、TaO、YO等。第一壁介电层46A可以使用CVD、物理气相沉积(PVD)或原子层沉积(ALD)来沉积。第一壁介电层46A相对于第二壁介电层46B具有高蚀刻选择性，第二壁介电层46B可以是包括介电材料的低k介电衬垫，介电材料可以是k小于约7的SiO2、SiN、SiCN、SiOC、SiOCN。第一壁介电层46A可以有利地在随后的蚀刻操作中作为蚀刻停止层。
在形成第一壁介电层46A之后，可以通过适当的沉积工艺形成第二壁介电层46B，该沉积工艺可以是CVD、PVD、ALD等。第二壁介电层46B可以是直接形成在第一壁介电层46上的共形衬垫层。如图1K所示，第一壁介电层46A可以在两侧与第一牺牲介电层44A直接接触，并且可以在另两侧与侧壁间隔件41直接接触。在一些实施例中，第二和第三壁介电层46B、46C是彼此相同或不同的材料。
接下来，在图1L和图1M中，在形成第二壁介电层46B之后，对第二壁介电层46B进行图案化，以选择在随后的操作中形成的壁结构300的位置。在一些实施例中，可以包括一层或多层光刻胶和抗反射涂层(例如，背侧抗反射涂层或“BARC”)的掩模层500可以形成在第二壁介电层46B上，并且图案化掩模层500以暴露第二壁介电层46B的一些部分而保护第二壁介电层46B的其他部分，如图1L所示。在掩模层500的图案化之后，通过适当的蚀刻工艺去除第二壁介电层46B的暴露部分，同时保留其受保护部分。掩模层500的垂直边缘可以直接位于鳍堆叠件26上方，例如，沿着Y轴方向落在鳍堆叠件26的约中心处。这样，图案化之后的第二壁介电层46B的剩余部分可以沿着Y轴方向部分地与鳍堆叠件26重叠。掩模层500还保护覆盖ILD帽133的第二壁介电层46B的部分，使得第二壁介电层46B的顶部高于ILD帽133。在图案化第二壁介电层46B的蚀刻操作中，第一壁介电层46A可以用作蚀刻停止层，使得蚀刻操作可以在到达第一壁介电层46A时终止。
在图1N和图1O中，在图案化第二壁介电层46B之后，在第一壁介电层46A和第二壁介电层46B上方的栅极沟槽中形成第三壁介电层46C。第三壁介电层46C可以进一步形成在ILD 130和ILD帽133上方，如图1N所示。这样，第三壁介电层46C的顶部可以高于ILD帽133和栅极沟槽的顶部。第三壁介电层46C可以包括SiO2、SiN、SiCN、SiOC、SiOCN或具有k＜7的另一种合适的介电材料。第三壁介电层46C可以通过CVD、PVD、ALD或其他合适的沉积工艺形成。在沉积第三壁介电层46C期间，其材料可以最初沉积在第一壁介电层46A和第二壁介电层46B的暴露的水平和垂直表面上。如图1O所示，由于第二壁介电层46B所在的空间减小，第三壁介电层46C的材料在鳍结构26和侧壁间隔件41之间合并，使得在第二壁介电层46B的侧壁之间的第三壁介电层46C中存在很少空隙或没有空隙。
在图1P和图1Q中，使用第一壁介电层46A作为蚀刻停止层，回拉第三壁介电层46C。回拉可以是对第三壁介电层46C的材料有选择性的适当蚀刻工艺，而基本上不攻击第一壁介电层46A的材料。
在图1R和图1S中，去除了第一壁介电层46A和第一牺牲介电层44A的暴露部分。第一壁介电层46A的暴露部分可以通过第一蚀刻工艺去除，该第一蚀刻工艺对第一壁介电层46A的材料具有选择性。接下来，可以通过对第一牺牲介电层44A的材料具有选择性的第二蚀刻工艺来去除第一牺牲介电层44A的暴露部分，从而形成图1R所示的结构。第一、第二和第三壁介电层46A-46C可以统称为壁结构300。
在图1T中，通过去除纳米结构24而释放沟道22，对应于图6的动作1600。在去除纳米结构24之后，纳米结构22形成水平延伸(例如，平行于衬底110的主上表面)的多个纳米片。纳米片可以统称为所形成的纳米结构器件20A、20B的沟道22。在一些实施例中，通过使用对纳米结构24的材料具有选择性的蚀刻剂的选择性蚀刻工艺来去除纳米结构24，使得在基本上不攻击纳米结构22的情况下去除纳米结构24。在一些实施例中，蚀刻工艺是使用蚀刻气体和可选的载气的各向同性蚀刻工艺，其中蚀刻气体包括F2和HF，并且载气可以是惰性气体，诸如Ar、He、N2、其组合等。
在一些实施例中，去除纳米结构24并图案化纳米结构22以形成PFET和NFET的沟道区。在一些其他实施例中，纳米结构22可以被去除，并且纳米结构24可以被图案化以形成PFET和NFET的沟道区。
在一些实施例中，通过进一步的蚀刻工艺对纳米结构器件20A、20B的纳米片22进行整形(例如减薄)，以改善栅极填充窗口。可以通过对纳米片22具有选择性的各向同性蚀刻工艺来执行该整形。在整形之后，纳米片22可以呈现狗骨形状，其中沿X轴方向纳米片22的中间部分比纳米片22的外围部分薄。
在图1U和图7中，在释放沟道22之后，可以去除第一牺牲介电层44A和第一壁介电层46A的暴露部分，得到图1U所示的结构。可以通过第一蚀刻工艺去除第一牺牲介电层44A的暴露部分，该第一蚀刻工艺可以是对第一牺牲介电层44A材料具有选择性的各向同性蚀刻工艺，其基本上不攻击壁结构300、侧壁间隔件41、隔离区36、内间隔件74、沟道22和鳍321、322的材料。在去除第一牺牲介电层44A的暴露部分之后，通过第二蚀刻工艺去除第一壁介电层46A的暴露部分，该第二蚀刻工艺可以是对第一壁介电层46A材料具有选择性的各向同性蚀刻工艺。
在一些实施例中，在横向地位于沟道22和壁结构300之间的区域中，第一牺牲介电层44A和第一壁介电层46A被完全或基本上完全去除，如图1U所示。在一些实施例中，如图7所示，第一牺牲介电层44A和第一壁介电层46A中的一个或多个的至少一些部分保留在沟道22和壁结构300之间。沟道22的与壁结构300相邻的一侧和壁结构300之间的区域被称为端盖区。端盖区在Y轴方向上的宽度可以在约2nm到约5nm的范围内。
此外，如图7所示，在壁结构300和鳍321、322下方的隔离区36附近，第一牺牲介电层44A和第一壁介电层46A可以保留在鳍321和322与第二壁介电层46B之间。在图1U所示的实施例中，自鳍321、322回拉第一牺牲介电层44A和第一壁介电层46A，使得牺牲介电层44A和第一壁介电层46A的端部与第二壁介电层46B的垂直侧壁基本上共面。
在图1V中，第一牺牲介电层44A和第一壁介电层46A的一些部分可以保留在最上面的沟道22A1、22A2上方的第二壁介电层46B的水平延伸部分的下侧。在图1U所示的实施例中，第一牺牲介电层44A和第一壁介电层46A可以基本上完全从最上面的沟道22A1、22A2上方的第二壁介电层46B的水平延伸部分的下侧去除。
在图1W中，形成栅极结构200，对应于图6的动作1700。栅极结构200可以通过一个或多个沉积操作形成，诸如PVD、CVD、ALD等。每个栅极结构200通常包括界面层(IL，或“第一IL”)210、至少一个栅极介电层600和导电芯层290。在一些实施例中，每个替换栅极200还包括第二界面层和一个或多个功函层。
在一些实施例中，第一IL 210包括衬底110的半导体材料的氧化物，例如氧化硅。在其他实施例中，第一IL 210可以包括另一种合适类型的介电材料。第一IL 210具有在约5埃至约50埃之间的范围内的厚度。如图1W所示，第一IL 210可以完全围绕每个沟道22。当第一牺牲介电层44A和第一壁介电层46A保留在沟道22和壁结构300之间时，第一IL 210可以不存在于沟道22的面向壁结构300的表面上，即保留其上有第一牺牲介电层44和第一壁介电层46A的沟道22的表面。
栅极介电层600形成在第一IL 210上方。在一些实施例中，使用原子层沉积(ALD)工艺来形成栅极介电层600，以精确地控制沉积的栅极介电层的厚度。在一些实施例中，ALD工艺在约200摄氏度和约300摄氏度之间的温度范围下使用约40至80个沉积循环来执行。在一些实施例中，ALD工艺使用HfCl4和/或H2O作为前体。这样的ALD工艺可以形成栅极介电层600以具有在约10埃至约100埃之间的范围内的厚度。
如图1W所示，栅极介电层600可以是与壁结构300的第二和第三壁介电层46B、46C以及第一IL 210的侧壁共形(例如，接触)的连续层。如图1W所示，端盖中的栅极介电层600可以合并以形成连续层。在一些实施例中，栅极介电层600完全填充第一IL210和第二壁介电层46B之间的端盖中的空间。在一些实施例中，栅极介电层600合并但不完全填充端盖中的空间。在这样的实施例中，功函金属层和导电芯层290中的一个或多个可以填充栅极介电层600和第二壁介电层46B之间的剩余空间。栅极介电层600和第二壁介电层46B之间的空间的厚度可以小于约1nm。当空间的厚度在约1nm以上时，AC性能可能会降低。
当第一牺牲介电层44A和第一壁介电层46A自鳍321、322回拉时，栅极介电层600可以延伸到鳍321和322与壁结构300之间的对应空间中，如图1W所示。当在图1V的实施例中形成时，栅极介电层600可以覆盖鳍321、322的侧壁上和第二壁介电层46B的下侧上的第一牺牲介电层44A和第一壁介电层46A的暴露部分。
在一些实施例中，栅极介电层600包括高介电常数介电材料，其可指具有大于约3.9的介电常数的高介电系数的介电材料。示例性的高k介电材料包括HfO2、HfSiO、HfSiO2、HfTaO、HfTiO、Hf ZrO、ZrO2、Ta2O5或其组合。在其他实施例中，栅极介电层600可以包括非高k介电材料，诸如氧化硅。在一些实施例中，栅极介电层600包括一个以上的高k介电层，其中至少一个包括诸如镧、镁、钇等的掺杂剂，可以通过退火工艺驱动掺杂剂以改变纳米结构器件20A、20B的阈值电压。
可以在栅极介电层600上形成一个或多个功函金属层。在一些实施例中，功函金属层可以包括可以形成在功函阻挡层上的N型功函金属层、原位覆盖层或氧阻挡层中的至少一个。N型功函金属层是或包括N型金属材料，诸如TiAlC、TiAl、TaAlC、TaAl等。N型功函金属层可以通过一种或多种沉积方法形成，诸如CVD、PVD、ALD、电镀和/或其他合适的方法，并且具有在约至/>之间的厚度。原位覆盖层形成在N型功函金属层上。在一些实施例中，原位覆盖层是或包括TiN、TiSiN、TaN或其他合适的材料，并且具有在约/>至/>之间的厚度。在原位覆盖层上形成氧阻挡层以防止氧扩散到N型功函金属层中，该氧扩散将导致阈值电压的不期望的偏移。氧阻挡层由介电材料形成，其可以阻止氧渗透到N型功函金属层，并且可以保护N型功函金属层不被进一步氧化。氧阻挡层可以包括硅、锗、SiGe或其他合适材料的氧化物。在一些实施例中，氧阻挡层使用ALD形成，并且具有在约/>和约/>之间的厚度。
图1W进一步示出了导电芯层290。在一些实施例中，在功函金属层的氧阻挡层和导电芯层290之间形成胶层(未单独示出)。胶层可以促进和/或增强导电芯层290和功函金属层之间的粘附。在一些实施例中，胶层可以使用ALD由金属氮化物形成，诸如TiN、TaN、MoN、WN或其他合适的材料。在一些实施例中，胶层的厚度在约至约/>之间。导电芯层290可以形成在胶层上，并且可以包括导电材料，诸如钨、钴、钌、铱、钼、铜、铝或其组合。在一些实施例中，可以使用诸如CVD、PVD、电镀和/或其他合适的工艺的方法来沉积导电芯层290。在一些实施例中，接缝(可以是气隙)垂直地形成在沟道(例如，沟道22A2、22B2)之间的导电芯层290中。在一些实施例中，导电芯层290共形地沉积在功函金属层上。可以由于在共形沉积期间侧壁沉积的膜合并，而形成接缝。在一些实施例中，在相邻的沟道22A2、22B2之间不存在接缝。
在一些实施例中，导电芯层290的上表面可以在壁结构300上方，使得导电芯层290覆盖壁结构300的上表面。
在图1X中，在形成栅极结构200之后，执行可以包括研磨、CMP等的去除操作，以去除壁结构300、栅极结构200、侧壁间隔件、ILD帽133、CESL 131和ILD 130的上部的材料。去除操作之后，如图1X所示，壁结构300的上表面与栅极结构200的上表面齐平，使得壁结构300将其两侧上的栅极结构200的区域彼此隔离。
图1X示出了尺寸D1、D2、D3、D4、D5、D6、D7、D8、D9和D10。尺寸D1是栅极电介质600的厚度或栅极电介质600的背向壁结构300超出第一IL 210的侧壁的延伸距离，其可以在约1nm至约2nm的范围内。尺寸D2是沟道22和壁结构300之间的间隔，其可以在约2nm至约5nm的范围内。尺寸D3是壁结构300在Y轴方向上的宽度，其可以在约10nm至约30nm的范围内。尺寸D4是栅极结构200在最上面的沟道22A1、22A2的上表面上方的延伸距离，其可以在约5nm至约15nm的范围内。尺寸D5是沟道22在Z轴方向上的高度，其可以在约3nm至约8nm的范围内。尺寸D6是相邻沟道22之间(例如，沟道22A2和22B2之间)的垂直间隔，其可以在约5nm至约15nm的范围内，并且在一些实施例中与尺寸D4相同或基本上等于尺寸D4，这有利于改善纳米片22之间的性能均匀性，例如改善纳米片22之间的阈值电压的均匀性。本领域技术人员将能够基于导电芯层290的一种或多种材料、用于选择最上面沟道22上的栅极结构200的厚度的工艺(例如，CMP)、所选择的厚度(例如，尺寸D4)等来确定关于距离D4和D6的“基本上相等”的含义。例如，用于修整最上面沟道22A1、22A2上的栅极结构200的厚度的CMP可以具有与其相关联的工艺变化。类似地，距离D6可以与用于形成纳米结构24的外延生长操作和去除纳米结构24的蚀刻操作的工艺变化相关联(其影响纳米结构22之间的距离D6)。这些不同的工艺变化对于本领域的技术人员来说是已知的。
尺寸D7是第一壁介电层46A的厚度(例如，直接在隔离区36上方)可以在约1nm至约3nm的范围内。尺寸D8是例如在壁结构300和隔离区36之间的第一牺牲介电层44A的厚度，其可以在约1nm至约3nm的范围内。尺寸D9是第二壁介电层46B的厚度(例如，在Y轴方向上)，其可以在约1nm至约4nm的范围内。尺寸D10是不包括第一壁介电层46A的壁结构300的高度，并且通常大于鳍堆叠件26的高度。在一些实施例中，尺寸D10在约8nm至约200nm的范围内，例如约10nm至约100nm。尽管没有特别标记，但是壁结构300在鳍321、322的上表面下方的向下垂直延伸距离可以在约5nm至约10nm的范围内，尽管本领域技术人员可以确定其他合适的范围。
图1Y是图1X的区域70的详细视图。在一些实施例中，如图1Y所示，栅极电介质600没有完全合并在沟道22(例如，沟道22B1)和壁结构300之间的端盖700中。在栅极电介质600上形成金属层(诸如功函金属层和/或导电芯层290)的过程中，金属层可以延伸至并合并于壁结构300和第一IL 210的侧壁上的栅极电介质600的部分之间的端盖中。在一些实施例中，距离D15是端盖中的金属层的厚度，其可以小于约1nm。大于约1nm，金属层的厚度可能会降低器件10的AC性能。
在图1Z中，形成栅极通孔184以接触栅极结构200，从而在栅极结构200与IC器件10或IC器件10外部的一个或多个其他电气器件之间提供电连接。第二ESL 141可以作为共形层形成在栅极结构200和壁结构300上，然后第二ILD 140可以形成在第二ESL141上。在一些实施例中，第二ESL 141包括参考CESL 131描述的材料。在一些实施例中，第二ILD 140包括参考ILD 130描述的材料。可以穿过第二ILD 140和第二ESL 141形成暴露栅极结构200的开口，并且可以在栅极结构200上的开口中形成栅极通孔184。在一些实施例中，栅极通孔184包括与导电芯层290相同的材料。可以在第二ILD 140上形成另外的金属化层，诸如中段制程(MEOL)和/或后段制程(BEOL)互连结构，以在IC器件10的器件之间提供附加的电互连。
图2A-图2Z、图3A-图3V和图4A-图4J示出了根据本公开的实施例制造的IC器件10A的部分的示意性透视图、俯视图和截面侧视图，其中IC器件10A包括纳米结构器件20A、20B，其可以是全环栅FET(GAAFET)。图2A-图4J中所示的许多操作与参考图1A-图1Z所描述的用于形成IC器件10的操作类似或相同，并且为了简洁而不进行详细描述。
图2A是IC器件10A制造的中间阶段的透视图。图2A在许多方面与图1A类似，其相关细节可在图1A的描述中找到。在图2A中，鳍堆叠件26包括两个纳米片22，而不是图1A中所示的三个纳米片。图1A的顶部硅27也从图2A的视图中省略。在一些实施例中，图2A所示的中间阶段的IC器件10A包括顶部硅27。
在图2B中，形成了隔离区36，如参考图1B描述的。
在图2C中，形成单个牺牲栅极介电层44，其可以与第二牺牲介电层44B相同或类似，并参考图1B描述的。在一些实施例中，牺牲栅极介电层44是介电层，其可以是氧化物，诸如SiO。
在图2D中，在鳍堆叠件26和牺牲栅极介电层44上形成牺牲栅极结构45。关于牺牲栅极结构45的细节参见图1C进行了描述。然后，将牺牲栅极介电层44的暴露部分凹陷以暴露鳍堆叠件26，如参考图1D描述的。
在图2E和图2F中，在牺牲栅极结构45上形成侧壁间隔件41和鳍间隔件41F，凹陷鳍堆叠件26的暴露部分，然后形成内部间隔件74，得到图2E所示的结构，其类似于参考图1E和图1F所描述的。
在图2G中，源极/漏极区82形成在鳍321、322上，如参考图1G详细描述的。
在图2H和图2I中，形成CESL 131、ILD 130和ILD帽133，如参考图1H详细描述的。图2H显示了源极/漏极区82的透视图，图2I显示了牺牲栅极结构45和鳍堆叠件26的透视图。
在图2J和图2K中，根据一些实施例，使用一个或多个蚀刻工艺去除牺牲栅极结构45和牺牲栅极介电层44，从而在侧壁间隔件41之间形成沟槽39并暴露鳍堆叠件26。牺牲栅极结构45的去除方法如参考图1H详细描述的，然而在图2J所示的实施例中，不存在第一牺牲介电层44A，使得在去除图2J和图2K中的牺牲栅极结构之后，鳍堆叠件26和隔离区36暴露在沟槽39中。
在图2L、图2M、图2N中，第一和第二壁介电层46A、46B形成在侧壁间隔件41、隔离区36、鳍堆叠件26、CESL 131和ILD帽133的暴露表面上。参考图1J描述了第一和第二壁介电层46A、46B的形成。
在图2O-图2Z中，修整第二壁介电层46B，以准备沉积第三壁介电层46C来形成壁结构300。参考图1L描述了第二壁介电层46B的修整，并将在这里进行更详细的描述。
在图2O、图2P中，掩模层400形成在器件10A上，并填充沟槽39，掩模层400可以是或包括BARC层。在一些实施例中，掩模层400在沟槽39上方延伸，并覆盖第二壁介电层46B的上表面，如图2P所示。
在图2Q、图2R中，在形成掩模层400之后，通过适当的蚀刻工艺使掩模层400凹进，该蚀刻工艺对掩模层的材料具有选择性，而基本上不攻击第二壁介电层46B。蚀刻工艺可以是定时的，使得凹陷之后的掩模层400具有上表面，该上表面在最上面的纳米片22A1、22A2的上表面上方约10nm至约25nm范围内的距离。掩模层400的高度被选择为将壁结构300形成到所选择的高度。
在图2S、图2T中，执行适当的蚀刻工艺以去除侧壁间隔件41、CESL 131和ILD帽133上的第二壁介电层46B的部分，并将第二壁介电层46B的沟槽39中的部分凹陷到与掩模层400的上表面基本上齐平或略低于掩模层400的上表面的高度，如图2T所示。在一些实施例中，凹陷之后的第二壁介电层46B的上表面在最上面的纳米片22A1、22A2的上表面上方，并且在ILD帽133的下表面下方。
在图2U-图2W中，形成并图案化第二掩模层410。第二掩模层410可以是或包括光刻胶、BARC等。可以沉积第二掩模层410以覆盖IC器件10，然后可以执行适当的光刻曝光和去除操作以去除第二掩模层410的未曝光部分或曝光部分，从而形成图2U-图2W所示的结构。
在图2X-图2Z中，通过适当的蚀刻工艺去除第二壁介电层46B的被第二掩模层410暴露的部分，该蚀刻工艺去除第二壁介电层46B的材料，而基本上不攻击第一壁介电层46。如图2Y所示，在蚀刻过程中，第二壁介电层46B的保留在第二掩模层410下方的部分可能被稍微过蚀刻，使得第二壁介电层46B的末端从第二掩模层410的侧壁稍微向后凹陷。如图2X和图2Z所示，暴露的沟槽39可以基本上没有第二壁介电层46B，使得第一壁介电层46A在沟槽39中完全或基本上完全暴露。然后通过适当的去除工艺去除第二掩模层410。
在图3A-图3C中，形成第三壁介电层46C，如参考图1N和图1O详细描述的。如参考图1N和图1O所描述的，第三壁介电层46C合并于其中具有第二壁介电层46B的沟槽39中。在一些实施例中，第三壁介电层46C的下部46CL合并的时间可以不同于(例如，早于)第三壁介电层46C的上部46CU合并的时间。在一些实施例中，如图3B所示，在上部和下部46CU、46CL之间可以存在可见的界面。在其他实施例中，在上部46CU和下部46CL之间不存在可见的界面，即使如刚刚描述的合并时间不同。在基本上没有第二壁介电层46B的沟槽39中，第三壁介电层46C倾向于不合并，或者不完全合并。
在图3D-图3F中，通过适当的蚀刻工艺将第三壁介电层46C回拉，如参考图1P、图1Q所描述的。在回拉第三壁介电层46C的蚀刻工艺期间，第一壁介电层46A可以用作蚀刻停止层。在一些实施例中，沟槽39中的第三壁介电层46C的上表面低于ILD帽133的下表面。
在图3G-图3I中，去除了第一壁介电层46A的暴露部分，如参考图1R、图1S详细描述的。在一些实施例中，如图3H所示，过蚀刻第一壁介电层46A的位于鳍堆叠件26之上的第二和第三壁介电层46B、46C下方的部分，使得第一壁介电层46A的端部从第二和第三壁介电层46B、46C的侧壁向后凹陷。如图3I所示，第一壁介电层46A的垂直部分也可以凹陷到第二和第三壁介电层46B、46C的上表面下方的水平。
在图3J、图3K中，释放沟道22，如参考图1T详细描述的。在释放沟道22之后，第一壁介电层46A的部分可以被暴露，并且第一壁介电层46A的一些部分位于沟道22和第二壁介电层46B之间的端盖中。
在图3L-图3N中，去除第一壁介电层46A的部分，这参考图1U和图1V描述的。如图3M所示，可以从端盖去除第一壁介电层46A，并且端盖在Y轴方向上的宽度可以在约2nm至约5nm的范围内。第一壁介电层46A的部分可以保留在隔离区36和覆盖隔离区36的第二壁介电层46之间。如图3O所示，在一些实施例中，第一壁介电层46A可以保留在端盖中。
在图3P、图3Q中，形成栅极结构200，如参考图1W描述的。
在图3R-图3U中，使栅极结构200和壁结构300凹陷，如参考图1X描述的。在一些实施例中，如图3R、图3S所示，通过至少两个去除操作使栅极结构200和壁结构300凹陷。图3R、图3S所示的第一去除操作可以使用壁结构300的上部(即鳍堆叠件26上方的较宽部分)作为CMP中的停止层。当上部用作CMP中的停止层时，可以部分地去除上部，如图3R所示。在第一去除操作之后，栅极结构200在壁结构300的任一侧上的部分彼此物理隔离和电隔离。
在图3T、图3U所示的第二去除操作中，去除壁结构300的较宽的上部，并且栅极结构200(例如，导电芯层290和/或功函金属层)的厚度被选择为与沟道22之间的厚度基本相同，如参考图1X所描述的。第二去除操作可以是第二CMP。
与图1Y的描述类似，在图3V中，端盖中的功函金属和/或导电芯层290的厚度D15可以小于约1nm。
在一些实施例中，如图4A、图4B所示，在栅极结构200和壁结构300凹陷之后，可以形成导电桥层204，该导电桥层204将壁结构300的任一侧的栅极结构200彼此电连接，对应于图6的动作1800。导电桥层204可以包括无氟钨(FFW)，这可能有利于降低栅极结构200和在后续工艺中形成的栅极通孔184之间的接触电阻。导电桥层204的上表面可以在ILD帽133的下表面下方。
图4C-图4H示出了栅极隔离结构99的形成，对应于图6的动作1900。
在图4C、图4D中，在形成导电桥层204之后，可以在导电桥层204上形成掩模层420。掩模层420可以是介电材料，并且可以通过PVD、CVD、ALD或其他合适的沉积工艺来沉积。去除侧壁间隔件41、ILD帽133和CESL 131上的掩模层420的多余材料可以通过CMP去除。
在图4E中，在沉积掩蔽层420之后，掩蔽层420可以通过适当的图案化工艺来图案化，以形成在壁结构300上方并与壁结构300重叠的开口。该开口可以暴露导电桥层204。在形成开口之后，通过合适的蚀刻工艺去除导电桥层204的暴露部分，该蚀刻工艺可以是对导电桥层的材料(例如，FFW)具有选择性的各向异性蚀刻，从而将开口延伸穿过导电桥层，并暴露出壁结构300。可以执行第二蚀刻工艺以进一步将开口延伸到壁结构300中并穿过壁结构300。第二蚀刻工艺可以包括多个蚀刻操作，以分别蚀刻穿过第三壁介电层46C、第二壁介电层46B和第一壁介电层46A，并且还蚀刻至或穿过隔离区36。在一些实施例中，第二蚀刻工艺停止于第三壁介电层46C中、第二壁介电层46B上或中、或者第一壁介电层46A上或中。
因为纳米片22的端盖侧邻接壁结构300，使得在端盖中基本上不存在功函金属和/或导电芯层290(例如，小于1nm)，所以减小了阈值电压变化，并且最小部件尺寸均匀性(“CDU”)和/或光刻覆盖偏移(例如当形成栅极隔离结构99的开口时)的考量较少。
在延伸开口的第二蚀刻工艺之后，可以通过适当的沉积工艺在开口中形成栅极隔离结构或“CMG”99。在一些实施例中，栅极隔离结构99包括SiN、SiO2、Al2O3、ZrO2或其他合适的介电材料。栅极隔离结构99可以通过合适的工艺沉积在开口中，例如CVD和/或其他合适的技术。在沉积栅极隔离结构99之后，可以执行去除工艺，诸如CMP或另一合适的工艺，以从掩模层420上去除栅极隔离结构99％的多余材料，使得栅极隔离结构99的上表面与掩模层420的上表面基本上齐平。栅极隔离结构99通常继承开口的形状。
图4F、图4G示出了栅极隔离结构99落在壁结构300的上表面上(图4F)或部分嵌入壁结构300中(图4G)的实施例。
在图4H中，在去除栅极隔离结构99的多余材料的CMP之后，可以执行另一CMP以去除导电桥层204上的掩模层420和栅极隔离结构99，从而暴露导电桥层204。
在图4I中，在暴露导电桥层204之后，在导电桥层204和栅极隔离结构99上形成第二ESL141和第二ILD140，如参考图1Z描述的。栅极通孔184可以形成为穿过第二ILD 140和第二ESL 141以接触导电桥层204。
图4J显示了源极/漏极接触件120的形成，源极/漏极接触件120可以延伸穿过第二ILD 140、第二ESL 141、ILD 130、CESL 131并部分进入源极/漏极区82。源极/漏极接触件120可以包括导电材料，诸如钨、钴、钌、铱、钼、铜、铝或其组合。源极/漏极接触件120可以与诸如SiN或TiN的阻挡层(未示出)相邻，这有助于防止或减少材料从源极/源极接触件120扩散或扩散到源极/漏极接触件120中。硅化物层可以形成在源极/漏极区82和源极/漏极接触件120之间，以减小源极/漏极接触电阻。硅化物层可以包含金属硅化物材料，例如在一些实施例中的硅化钴，或者在一些其他实施例中包含TiSi。如图4J所示，源极/漏极接触件120可以延伸到隔离区36中。源极/漏极接触件120的下部的侧壁可以通过CESL 131与源极/漏极区82分离。如图4J所示，壁结构300和栅极隔离结构99可以不存在于源极/漏极区82之间，这有利于在源极/源极接触件120和源极/漏极区82之间形成增加的接触面积。
图5示出了根据各种实施例的IC器件10A的放大视图。如图5所示，IC器件10A可以包括至少四个纳米结构器件20A、20B、20C、20D。纳米结构器件20A-20D中的每个可以包括相应的栅极结构200A-200D和相应的纳米结构沟道22A1-22C4。在图5所示的IC器件10A中，每个鳍堆叠件26包括三个纳米片22。栅极结构200B、200C可以合并且用虚线示出，但是由于同时形成为单片结构，所以它们之间可能没有可见的界面。栅极结构200B、200C在一侧与纳米结构20A的栅极结构200A物理隔离和电隔离，并且在另一侧与纳米结构20D的栅极结构200物理隔离和电隔离。栅极结构200A-200D之间隔离有(将导电芯层290彼此分离的)壁结构300，以及(将导电桥层204的覆盖部分彼此分离的)栅极隔离结构99。尺寸D12和D7如图5所示。尺寸D7如参考图1X描述的。尺寸D12是导电桥层204在Z轴方向上的厚度，在一些实施例中，其可以在约1nm至约8nm的范围内。
实施例可以提供优点。壁结构300仅位于栅极结构200之间，并且不延伸到源极/漏极区82之间的区域，这有利于降低漏电流。栅极结构200在最上面的沟道22上方延伸基本上与沟道间间距相同的距离，这改善了最上面的沟道22相对于更靠近衬底110的其它下面沟道22的阈值电压均匀性。栅极结构200的功函金属和/或导电芯层290在端盖中的厚度小于1nm，这有利于改善纳米结构器件20A-20D的AC性能。栅极介电层600在轮廓上(例如，在Y-Z平面中，但不在X-Z平面中)完全包裹纳米片22，这改善了短沟道控制。
根据至少一个实施例，一种半导体器件包括：纳米结构的第一堆叠件；纳米结构的第二堆叠件，与第一堆叠件水平偏移；第一源极/漏极区，邻接纳米结构的第一堆叠件；第二源极/漏极区，邻接纳米结构的第二堆叠件；壁结构，位于第一堆叠件与第二堆叠件之间并且与第一堆叠件的纳米结构间隔开；以及第一栅极结构，第一栅极结构包括：栅极介电层，包裹环绕第一堆叠件的纳米结构；和导电芯层，位于栅极介电层上，其中，第一堆叠件的一个纳米结构与壁结构之间的导电芯层的厚度在0纳米至1纳米的范围内。
在一些实施例中，壁结构包括：第一介电层；和第二介电层，位于第一介电层与第一堆叠件和第二堆叠件之间。
在一些实施例中，半导体器件还包括隔离区；其中，壁结构从第一栅极结构的上表面延伸到第一栅极结构的下表面以下的水平。
在一些实施例中，半导体器件还包括第三介电层，第三介电层位于壁结构与隔离区之间。
在一些实施例中，半导体器件还包括侧壁间隔件，侧壁间隔件从第一堆叠件延伸到第二堆叠件；其中，壁结构通过侧壁间隔件与第一源极/漏极区和第二源极/漏极区分离。
在一些实施例中，第一堆叠件包括：第一纳米结构；和第二纳米结构，位于第一纳米结构上方并且与第一纳米结构分离第一距离；其中，第一栅极结构在第二纳米结构上方延伸基本上等于第一距离的第二距离。
在一些实施例中，半导体器件还包括导电层，导电层位于第一栅极结构和壁结构上，导电层与第一堆叠件分离第二距离；其中，第一堆叠件的相邻纳米结构之间的间隔是基本上等于第二距离的第一距离。
在一些实施例中，半导体器件还包括栅极隔离结构，栅极隔离结构完全延伸穿过导电层。
在一些实施例中，栅极隔离结构延伸到壁结构中。
在一些实施例中，栅极隔离结构完全延伸穿过壁结构。
根据至少一个实施例，一种形成半导体器件的方法包括：形成纳米结构的第一堆叠件和纳米结构的第二堆叠件；在第一堆叠件和第二堆叠件上方形成牺牲栅极结构；形成第一源极/漏极区和第二源极/漏极区，第一源极/漏极区邻接第一堆叠件，并且第二源极/漏极区邻接第二堆叠件；通过去除牺牲栅极结构来形成栅极沟槽；在栅极沟槽中形成壁结构；以及形成栅极结构，栅极结构包裹环绕第一堆叠件和第二堆叠件并且邻接壁结构，其中，栅极结构和壁结构的上表面基本上共面。
在一些实施例中，方法还包括：在栅极结构和壁结构上形成导电层；和形成栅极隔离结构，栅极隔离结构完全延伸穿过导电层并接触壁结构。
在一些实施例中，形成壁结构包括：在栅极沟槽中形成第一介电层；在第一介电层上形成第二介电层，第一介电层具有比第二介电层更高的介电常数；通过图案化第二介电层来形成图案化的第二介电层区；和在图案化的第二介电层区上形成第三介电层，其中，第三介电层在图案化的第二介电区域的垂直壁之间的空间中的栅极沟槽中合并。
在一些实施例中，形成壁结构还包括：通过去除第一堆叠件和第二介电层之间的第一介电层的部分来形成开口。
在一些实施例中，形成栅极结构包括：在第一堆叠件的纳米结构上形成栅极介电层，栅极介电层在开口中合并。
在一些实施例中，形成栅极结构还包括：在栅极介电层上形成导电芯层，导电芯层在开口中的厚度在0纳米至1纳米之间。
根据至少一个实施例，一种半导体器件包括：纳米结构的第一堆叠件；与第一堆叠件水平偏移的纳米结构的第二堆叠件；第一源极/漏极区，邻接纳米结构的第一堆叠件；第二源极/漏极区，邻接纳米结构的第二堆叠件；壁结构，位于第一堆叠件与第二堆叠件之间并且通过第一开口与第一堆叠件的纳米结构间隔开；侧壁间隔件，从第一堆叠件延伸到第二堆叠件；以及第一栅极结构，第一栅极结构包括栅极介电层，栅极介电层包裹环绕第一堆叠件的纳米结构并在第一开口中合并。
在一些实施例中，半导体器件还包括导电层，导电层位于第一栅极结构和壁结构上；和栅极隔离结构，完全延伸穿过导电层并接触壁结构。
在一些实施例中，第一栅极结构位于第一堆叠件与导电层之间，并且第一堆叠件与导电层之间的间隔基本上等于第一堆叠件的相邻纳米结构之间的间隔。
在一些实施例中，侧壁间隔件将壁结构与第一源极/漏极区和第二源极/漏极区分隔开。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
纳米结构的第一堆叠件；
纳米结构的第二堆叠件，与所述第一堆叠件水平偏移；
第一源极/漏极区，邻接所述纳米结构的第一堆叠件；
第二源极/漏极区，邻接所述纳米结构的第二堆叠件；
壁结构，位于所述第一堆叠件与所述第二堆叠件之间并且与所述第一堆叠件的纳米结构间隔开；以及
第一栅极结构，所述第一栅极结构包括：
栅极介电层，包裹环绕所述第一堆叠件的纳米结构；和
导电芯层，位于所述栅极介电层上，其中，所述第一堆叠件的一个纳米结构与所述壁结构之间的所述导电芯层的厚度在0纳米至1纳米的范围内。
2.根据权利要求1所述的半导体器件，其中，所述壁结构包括：
第一介电层；和
第二介电层，位于所述第一介电层与所述第一堆叠件和所述第二堆叠件之间。
3.根据权利要求1所述的半导体器件，还包括：
隔离区；
其中，所述壁结构从所述第一栅极结构的上表面延伸到所述第一栅极结构的下表面以下的水平。
4.根据权利要求3所述的半导体器件，还包括：
第三介电层，位于所述壁结构与所述隔离区之间。
5.根据权利要求1所述的半导体器件，还包括：
侧壁间隔件，从所述第一堆叠件延伸到所述第二堆叠件；
其中，所述壁结构通过所述侧壁间隔件与所述第一源极/漏极区和所述第二源极/漏极区分离。
6.根据权利要求1所述的半导体器件，其中，所述第一堆叠件包括：
第一纳米结构；和
第二纳米结构，位于所述第一纳米结构上方并且与所述第一纳米结构分离第一距离；
其中，所述第一栅极结构在所述第二纳米结构上方延伸第二距离，所述第二距离基本上等于所述第一距离。
7.根据权利要求1所述的半导体器件，还包括：
导电层，位于所述第一栅极结构和所述壁结构上，所述导电层与所述第一堆叠件分离第二距离；
其中，所述第一堆叠件的相邻纳米结构之间的间隔是基本上等于所述第二距离的第一距离。
8.根据权利要求7所述的半导体器件，还包括：
栅极隔离结构，完全延伸穿过所述导电层。
9.一种形成半导体器件的方法，包括：
形成纳米结构的第一堆叠件和纳米结构的第二堆叠件；
在所述第一堆叠件和所述第二堆叠件上方形成牺牲栅极结构；
形成第一源极/漏极区和第二源极/漏极区，所述第一源极/漏极区邻接所述第一堆叠件，并且所述第二源极/漏极区邻接所述第二堆叠件；
通过去除所述牺牲栅极结构来形成栅极沟槽；
在所述栅极沟槽中形成壁结构；以及
形成栅极结构，所述栅极结构包裹环绕所述第一堆叠件和所述第二堆叠件并且邻接所述壁结构，其中，所述栅极结构和所述壁结构的上表面基本上共面。
10.一种半导体器件，包括：
纳米结构的第一堆叠件；
纳米结构的第二堆叠件，与所述第一堆叠件水平偏移；
第一源极/漏极区，邻接所述纳米结构的第一堆叠件；
第二源极/漏极区，邻接所述纳米结构的第二堆叠件；
壁结构，位于所述第一堆叠件与第二堆叠件之间并且通过第一开口与所述第一堆叠件的纳米结构间隔开；
侧壁间隔件，从所述第一堆叠件延伸到所述第二堆叠件；以及
第一栅极结构，包括栅极介电层，所述栅极介电层包裹环绕所述第一堆叠件的所述纳米结构并在所述第一开口中合并。
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