TWI771022B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

Info

Publication number
TWI771022B
TWI771022B TW110119222A TW110119222A TWI771022B TW I771022 B TWI771022 B TW I771022B TW 110119222 A TW110119222 A TW 110119222A TW 110119222 A TW110119222 A TW 110119222A TW I771022 B TWI771022 B TW I771022B
Authority
TW
Taiwan
Prior art keywords
work function
layer
type
function metal
type work
Prior art date
Application number
TW110119222A
Other languages
English (en)
Other versions
TW202230524A (zh
Inventor
李欣怡
陳智城
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI771022B publication Critical patent/TWI771022B/zh
Publication of TW202230524A publication Critical patent/TW202230524A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

揭示一種形成具有改良之功函數層的半導體元件的方法以及利用此方法形成的半導體元件。在一實施方式中，一種方法包含沉積閘極介電層於半導體基材之上的通道區上；沉積第一p型功函數金屬於閘極介電層上；對第一p型功函數金屬進行氧處理；以及在進行氧處理後，沉積第二p型功函數金屬於第一p型功函數金屬上。

Description

半導體元件及其製造方法
本揭露之實施方式是關於一種半導體元件及其製造方法。
半導體元件用於各種電子應用，例如個人電腦、行動電話、數位相機、以及其他的電子設備中。通常透過依序地沉積絕緣或介電層、導電層、以及半導體層的材料於半導體之上，並使用微影來圖案化各種材料層，以形成電路組件與元件於材料層上，來製造半導體元件。
透過不斷縮減特徵的尺寸，半導體產業持續提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的整合密度，而使得更多組件可整合至一給定面積中。
依照一實施方式，一種半導體元件包含第一通道區；第二通道區；以及閘極結構圍繞第一通道區與第二通道區，閘極結構包含閘極介電質；第一p型功函數金屬位於閘極 介電質上，第一p型功函數金屬包含氧，第一p型功函數金屬的第一部分圍繞第一通道區，且第一p型功函數金屬的第二部分與第一部分分離，並圍繞第二通道區；第二p型功函數金屬位於第一p型功函數金屬上，第二p型功函數金屬具有比第一p型功函數金屬低的氧濃度，第二p型功函數金屬的第三部分圍繞第一通道區，且第二p型功函數金屬的第四部分延續第三部分，並圍繞第二通道區；以及填充層位於第二p型功函數金屬上。
依照另一實施方式，一種半導體元件包含通道區；介面層位於通道區上；高k閘極介電層位於介面層上；第一功函數結構位於高k閘極介電層上，第一功函數結構包含複數個第一功函數層，每個第一功函數層包含第一功函數材料與氧，第一功函數結構中的氧濃度隨著離高k閘極介電層的距離增加而減少；黏合層位於第一功函數結構上；以及填充層位於黏合層上。
依照又一實施方式，一種半導體元件的製造方法包含沉積閘極介電層於半導體基材之上的通道區上；沉積第一p型功函數金屬於閘極介電層上；對第一p型功函數金屬進行氧處理；以及在進行氧處理後，沉積第二p型功函數金屬於第一p型功函數金屬上。
20:分割線
50:基材
50N:n型區
50P:p型區
51:第一半導體層
51A:第一半導體層
51B:第一半導體層
51C:第一半導體層
52:第一奈米結構
52A:第一奈米結構
52B:第一奈米結構
52C:第一奈米結構
53:第二半導體層
53A:第二半導體層
53B:第二半導體層
53C:第二半導體層
54:第二奈米結構
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭片
68:淺溝渠隔離區
70:虛設介電層
71:虛設閘極介電質
72:虛設閘極層
74:罩幕層
76:虛設閘極
78:罩幕
80:第一間隙壁層
81:第一間隙壁
82:第二間隙壁層
83:第二間隙壁
87:第一凹口
88:側壁凹口
90:第一內間隙壁
92:磊晶源極/汲極區
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
94:接觸蝕刻終止層
96:第一層間介電質
98:第二凹口
100:閘極介電質
100A:介面層
100B:第一介電層
101:區
102:第一功函數結構
102A:第一功函數層
102B:第二功函數層
102C:第三功函數層
103:區
104:黏合層
105:閘極電極
106:填充材料
107:第二功函數結構
110:第二層間介電質
112:源極/汲極接觸
114:閘極接觸
200:實施方式
202:實施方式
A-A’:參考剖面/剖面
B-B’:參考剖面/剖面
C-C’:參考剖面/剖面
下列詳細的描述配合附圖閱讀可使本揭露的態樣獲得最佳的理解。需注意的是，依照業界的標準實務，許 多特徵並未按比例繪示。事實上，可任意增加或減少許多特徵的尺寸，以使討論清楚。
第1圖係繪示依照一些實施方式之奈米結構場效電晶體(nano-FET)的例子的三視圖。
第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第6C圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第8C圖、第9A圖、第9B圖、第9C圖、第10A圖、第10B圖、第11A圖、第11B圖、第11C圖、第12A圖、第12B圖、第12C圖、第12D圖、第12E圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第19C圖、第19D圖、第20A圖、第20B圖、第20C圖、第20D圖、第21A圖、第21B圖、第22A圖、以及第22B圖係依照一些實施方式之奈米結構場效電晶體之製造中的中間階段的剖面圖。
第18C圖係繪示依照一些實施方式之例示閘極堆疊中之介電層與功函數層的二次離子質譜(SIMS)圖。
以下揭露提供許多不同實施方式或例子，以實施所提供之標的之不同特徵。以下描述部件及排列的特定例子以簡化本揭露。這些當然僅為例子，而非作為限制。舉例而言，在描述中，形成第一特徵於第二特徵之上的製程可 包含第一特徵與第二特徵以直接接觸形成的實施方式，亦可包含額外特徵形成於第一特徵與第二特徵之間，而使得第一特徵和第二特徵可非直接接觸。除此之外，本揭露可在多個例子中重複參考符號及/或字母。此重複為簡明與清楚之目的，並非本質上規定在所討論之多個實施方式及/或配置之間的關係。
此外，可在此使用空間關係的用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」、以及相似用語，以簡明描述如圖式所繪示之一元件或特徵與另一(另一些)元件或特徵之關係的敘述。這些空間關係的用語，除了在圖中所描繪的方向外，意欲包含元件在使用上或操作時的不同方向。設備可以其他方式定向(旋轉90度或其他方向)，而本文使用的空間關係描述詞也可依此解讀。
多個實施方式提供具有改良之功函數結構的閘極電極以及其形成方法。可透過沉積功函數層，暴露功函數層於含氧環境中，並重複此製程直到達成足夠的厚度，來形成功函數結構。功函數結構可沉積於閘極介電層之上。暴露功函數層於含氧環境中使得氧可擴散至功函數層中，並聚集在閘極介電層與功函數結構之間的介面上。功函數結構中與閘極介電層與功函數結構之間的介面上的氧濃度的增加，可增加有效功函數、增加平帶電壓(Vfb)、以及減少包含功函數結構之元件的臨界電壓。如此提升了元件速度與效能。
在此討論的一些實施方式在包含奈米結構場效電晶體之晶片的內容中描述。然而，多個實施方式可應用於包含其他類型之電晶體(例如，鰭式場效電晶體(FinFET)、平面場效電晶體、或類似者)的晶片，以替代或結合奈米結構場效電晶體。
第1圖係繪示依照一些實施方式之奈米結構場效電晶體(例如，奈米線場效電晶體、奈米片場效電晶體、或類似者)的例子的立體視圖。奈米結構場效電晶體包含奈米結構55(例如，奈米片、奈米線、或類似者)位於基材50(例如，半導體基材)上的鰭片66之上，其中奈米結構55作為奈米結構場效電晶體的通道區。奈米結構55可包含p型奈米結構、n型奈米結構、或其組合。淺溝渠隔離(STI)區68設於相鄰的鰭片66之間，鰭片66可凸出於相鄰之淺溝渠隔離區68之間的上方且從相鄰之淺溝渠隔離區68之間凸出。雖然淺溝渠隔離區68描述/繪示成獨立於基材50，如在此所使用，術語「基材」可能單獨指半導體基材或指半導體基材與淺溝渠隔離區的組合。額外地，雖然鰭片66的底部與基材50繪示為單一連續材料，鰭片66的底部及/或基材50可包含單一材料或複數個材料。在本文中，鰭片66係指延伸於相鄰的淺溝渠隔離區68之間的部分。
閘極介電質100沿鰭片66的上表面與側表面延伸，並沿奈米結構55的上表面、側表面、以及底面延伸。閘極電極105位於閘極介電質100之上。磊晶源極/汲極 區92設於閘極電極105與閘極介電質100之相對邊上的鰭片66上。
第1圖更繪示用於後續圖式的參考剖面。剖面A-A’沿閘極電極105的縱軸，且沿例如與奈米結構場效電晶體之磊晶源極/汲極區之間的電流流動的方向垂直的方向。剖面B-B’平行於剖面A-A’，且延伸穿過多個奈米結構場效電晶體的磊晶源極/汲極區92。剖面C-C’垂直於剖面A-A’，且平行於奈米結構場效電晶體的鰭片66的縱軸，並沿例如奈米結構場效電晶體之磊晶源極/汲極區之間的電流流動的方向。為了清楚起見，後續圖式參考這些參考剖面。
在此討論的一些實施方式在使用閘極後製製程形成之奈米結構場效電晶體的內容中討論。在其他實施方式中，可使用閘極先製製程。此外，一些實施方式考慮用於平面元件，例如平面場效電晶體或鰭式場效電晶體(FinFET)中的態樣。
第2圖至第22B圖係依照一些實施方式之奈米結構場效電晶體之製造的中間階段的剖面圖。第2圖至第5圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第19C圖、第20A圖、第20C圖、第21A圖、以及第22A圖係繪示第1圖中的參考剖面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第 11C圖、第12B圖、第12E圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第19D圖、第20B圖、第20D圖、第21B圖、以及第22B圖係繪示第1圖中的參考剖面B-B’。第6C圖、第7C圖、第8C圖、第9C圖、第12C圖、以及第12D圖係繪示第1圖中的參考剖面C-C’。
在第2圖中，提供基材50。基材50可為半導體基材，例如塊體半導體、絕緣體上半導體(SOI)基材、或類似者，基材50可為摻雜的(例如，以p型或n型摻質)或未摻雜的。基材50可為晶圓，例如矽晶圓。一般而言，絕緣體上半導體基材為形成於絕緣層上的一層半導體材料。絕緣層可例如為氧化埋(BOX)層、氧化矽層、或類似層。絕緣體層提供於基材上，基材通常為矽或玻璃基材。亦可使用其他基材，例如多層或梯度基材。在一些實施方式中，基材50的半導體材料包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化銦鎵、磷化銦鎵、及/或砷磷化銦鎵；或其組合。
基材50具有n型區50N與p型區50P。n型區50N可用於形成n型元件，例如n型金屬氧化物半導體電晶體，諸如n型奈米結構場效電晶體，而p型區50P可用於形成p型元件，例如p型金屬氧化物半導體電晶體，諸如p型奈米結構場效電晶體。n型區50N可與p型區50P實體分離(如圖所示，透過分割線20)，且任意數量的元件 特徵(例如，其他主動元件、摻雜區、隔離結構等)可設於n型區50N與p型區50P之間。雖然繪示一個n型區50N與一個p型區50P，可提供任意數量的n型區50N與p型區50P。
進一步在第2圖中，多層堆疊64形成於基材50之上。多層堆疊64包含第一半導體層51A至51C(統稱為第一半導體層51)與第二半導體層53A至53C(統稱為第二半導體層53)的交替層。為了說明之目的與如以下更詳細地討論般，將移除第一半導體層51，並圖案化第二半導體層53，以在n型區50N與p型區50P中形成奈米結構場效電晶體的通道區。然而，在一些實施方式中，可移除第一半導體層51，並可圖案化第二半導體層53，以在n型區50N中形成奈米結構場效電晶體的通道區，且可移除第二半導體層53，並可圖案化第一半導體層51，以在p型區50P中形成奈米結構場效電晶體的通道區。在一些實施方式中，可移除第二半導體層53，並可圖案化第一半導體層51，以在n型區50N中形成奈米結構場效電晶體的通道區，且可移除第一半導體層51，並可圖案化第二半導體層53，以在p型區50P中形成奈米結構場效電晶體的通道區。在一些實施方式中，可移除第二半導體層53，並可圖案化第一半導體層51，以在n型區50N與p型區50P二者中形成奈米結構場效電晶體的通道區。
為了說明之目的，多層堆疊64繪示為包含各三層之第一半導體層51與第二半導體層53。在一些實施方式 中，多層堆疊64可包含任意數量之第一半導體層51與第二半導體層53。可使用製程，例如化學氣相沉積(CVD)、原子層沉積(ALD)、氣相磊晶(VPE)、分子束磊晶(MBE)、或類似者，來磊晶成長多層堆疊64的每一層。在多個實施方式中，第一半導體層51可由第一半導體材料，例如矽鍺、或類似材料所組成，第二半導體層53可由第二半導體材料，例如矽、碳化矽、或類似材料所組成。為了說明之目的，多層堆疊64繪示為具有由第一半導體材料所組成之最底部的半導體層。在一些實施方式中，可形成多層堆疊64，而使得最底部的半導體層由第二半導體材料所組成。
第一半導體材料與第二半導體材料可為對另一者具有高蝕刻選擇比的材料。如此一來，可在不明顯移除第二半導體層53的第二半導體材料的情況下，移除第一半導體層51的第一半導體材料，藉以圖案化第二半導體層53，而形成奈米結構場效電晶體的通道區。類似地，在移除第二半導體層53，並圖案化第一半導體層51，以形成通道區的實施方式中，可在不明顯移除第一半導體層51的第一半導體材料的情況下，移除第二半導體層53的第二半導體材料，藉以圖案化第一半導體層51，而形成奈米結構場效電晶體的通道區。
在第3圖中，依照一些實施方式，鰭片66形成於基材50中，且奈米結構55形成於多層堆疊64中。在一些實施方式中，透過蝕刻溝渠於多層堆疊64與基材50中，奈米結構55與鰭片66可分別形成於多層堆疊64與基材 50中。此蝕刻可包含任意可接受的蝕刻製程，例如反應式離子蝕刻(RIE)、中性束蝕刻(NBE)、類似者、或其組合。此蝕刻為非等向的。透過蝕刻多層堆疊64來形成奈米結構55，可進一步從第一半導體層51中定義出第一奈米結構52A至52C(統稱為第一奈米結構52)，以及從第二半導體層53中定義出第二奈米結構54A至54C(統稱為第二奈米結構54)。第一奈米結構52與第二奈米結構54可統稱為奈米結構55。
可透過任意適合的方法來圖案化鰭片66與奈米結構55。舉例而言，可使用一道或多道微影製程，包含雙重圖案化或多重圖案化製程，來圖案化鰭片66與奈米結構55。一般而言，雙重圖案化或多重圖案化製程結合了微影製程與自我對準製程，可產生比其他利用單一直寫微影製程可得到的圖案例如更小間距的圖案。在一些實施方式中，形成犧牲層於基材之上，並利用微影製程予以圖案化。利用自我對準製程在圖案化之犧牲層旁形成間隙壁。接著，移除犧牲層，然後可利用剩餘的間隙壁來圖案化鰭片66與奈米結構55。
為了說明之目的，第3圖繪示n型區50N與p型區50P中的鰭片66為具有實質相同的寬度。在一些實施方式中，n型區50N中之鰭片66的寬度可大於或小於p型區50P中之鰭片66的寬度。此外，雖然每個鰭片66與奈米結構55繪示為具有始終一致的寬度，在其他實施方式中，鰭片66及/或奈米結構55可具有漸縮的側壁，而 使得鰭片66及/或奈米結構55的寬度沿朝向基材50的方向持續增加。在這樣的實施方式中，每個奈米結構55可具有不同的寬度，且可為梯形的形狀。
在第4圖中，淺溝渠隔離(STI)區68形成於鰭片66附近。可透過沉積絕緣材料於基材50、鰭片66、以及奈米結構55之上與相鄰的鰭片66之間，來形成淺溝渠隔離區68。絕緣材料可為例如氧化矽之氧化物、氮化物、類似材料、或其組合，且可透過高密度電漿化學氣相沉積(HDP-CVD)、可流動化學氣相沉積(FCVD)、類似者、或其組合來形成。可使用透過任意可接受的製程所形成的其他絕緣材料。在例示實施方式中，絕緣材料為透過可流動化學氣相沉積形成的氧化矽。當絕緣材料形成後，可進行退火製程。在一實施方式中，形成絕緣材料使得過量的絕緣材料覆蓋奈米結構55。雖然絕緣材料繪示為單一層，一些實施方式可使用多個層。舉例而言，在一些實施方式中，襯墊(未個別繪示)可先沿著基材50、鰭片66、以及奈米結構55的表面形成。之後，填充材料，例如以上所討論的那些填充材料可形成於襯墊之上。
接著，對絕緣材料進行移除製程，以移除奈米結構55之上的過量絕緣材料。在一些實施方式中，可利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、其組合、或類似製程。在平坦化製程完成後，平坦化製程暴露出奈米結構55，使得奈米結構55與絕緣材料的上表面齊平。
接著，凹入絕緣材料，以形成淺溝渠隔離區68。 凹入絕緣材料，使得n型區50N與p型區50P中之奈米結構55與鰭片66的上部分從相鄰的淺溝渠隔離區68之間凸出。此外，淺溝渠隔離區68的上表面可具有如所繪示的平坦表面、凸面表面、凹面表面(例如碟狀)、或其組合。可透過適合的蝕刻，使淺溝渠隔離區68的上表面形成為平坦的、凸面的、及/或凹面的。可使用可接受的蝕刻製程，例如對絕緣材料的材料具有選擇性的蝕刻製程(例如，比蝕刻鰭片66與奈米結構55的材料更快地蝕刻絕緣材料的材料)，來凹入淺溝渠隔離區68。舉例而言，可例如使用稀釋的氫氟酸(dHF)來移除氧化物。
以上關於第2圖至第4圖描述的製程僅為如何可形成鰭片66與奈米結構55的一個例子。在一些實施方式中，可使用罩幕與磊晶成長製程來形成鰭片66及/或奈米結構55。舉例而言，介電層可形成於基材50的上表面上，且溝渠可蝕刻穿過介電層，以暴露出下方的基材50。磊晶結構可磊晶成長於溝渠中，且可凹入介電層，使得磊晶結構從介電層凸出，以形成鰭片66及/或奈米結構55。此磊晶結構可包含交替之上述的半導體材料，例如第一半導體材料與第二半導體材料。在磊晶成長磊晶結構的一些實施方式中，磊晶成長材料可在成長期間進行原位摻雜，如此可排除先前及/或後續的植入，雖然可一起使用原位及植入摻雜。
額外地，僅為了說明之目的，p型區50P與n型區50N中的第一半導體層51(以及所得的第一奈米結構 52)與第二半導體層53(以及所得的第二奈米結構54)在此繪示與討論為包含相同的材料。在一些實施方式中，第一半導體層51與第二半導體層53之一或二者可為不同材料，或以不同順序形成於p型區50P與n型區50N中。
進一步在第4圖中，適合的井(未個別繪示)可形成於鰭片66、奈米結構55、及/或淺溝渠隔離區68中。在具有不同井類型的實施方式中，可使用光阻或其他罩幕(未個別繪示)來實現n型區50N與p型區50P之不同的植入步驟。舉例而言，光阻可形成於n型區50N與p型區50P中的鰭片66與淺溝渠隔離區68之上。圖案化光阻，以暴露出p型區50P。可使用旋塗技術來形成光阻，且可使用可接受的蝕刻技術來圖案化光阻。當圖案化光阻後，在p型區50P中進行n型雜質植入，光阻可作為罩幕，以防止n型雜質被植入至n型區50N中。n型雜質可為植入p型區50P中的磷、砷、銻、或類似者，其濃度為約1013atoms/cm3至約1014atoms/cm3。於植入後，移除光阻，例如透過可接受的灰化製程。
在p型區50P的植入之後或之前，光阻或其它罩幕(未個別繪示)形成於p型區50P與n型區50N中的鰭片66、奈米結構55、以及淺溝渠隔離區68之上。圖案化光阻，以暴露出n型區50N。可使用旋塗技術來形成光阻，且可使用可接受的蝕刻技術來圖案化光阻。當圖案化光阻後，可在n型區50N中進行p型雜質植入，光阻可作為罩幕，以防止p型雜質被植入至p型區50P中。p型雜質可 為植入n型區50N中的硼、氟化硼、銦、或類似者，其濃度為約1013atoms/cm3至約1014atoms/cm3。於植入後，可移除光阻，例如透過可接受的灰化製程。
在n型區50N與p型區50P的植入後，可進行退火，以修復植入損傷並活化所植入之p型及/或n型雜質。在一些實施方式中，磊晶鰭片的成長材料可在成長期間進行原位摻雜，如此可排除植入，雖然可一起使用原位及植入摻雜。
在第5圖中，虛設介電層70形成於鰭片66及/或奈米結構55上。虛設介電層70可例如為氧化矽、氮化矽、其組合、或類似物，且可依照可接受的技術來沉積或熱成長。虛設閘極層72形成於虛設介電層70之上，且罩幕層74形成於虛設閘極層72之上。虛設閘極層72可沉積於虛設介電層70之上，並接著透過例如化學機械研磨來平坦化。罩幕層74可沉積於虛設閘極層72之上。虛設閘極層72可為導電或非導電材料，且可選自於包含非晶矽、多晶矽(polysilicon)、多晶矽鍺(ploy-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、以及金屬的群組。可透過物理氣相沉積(PVD)、化學氣相沉積、濺鍍沉積、或用於沉積選定材料的其他技術，來沉積虛設閘極層72。虛設閘極層72可由對隔離區的蝕刻具有高蝕刻選擇比的其他材料所製成。罩幕層74可包含例如氮化矽、氮氧化矽、或類似物。在這個例子中，形成單一虛設閘極層72與單一罩幕層74跨越n型區50N與p型區50P。應注意的是，僅 為了說明之目的，虛設介電層70顯示為僅覆蓋鰭片66與奈米結構55。在一些實施方式中，可沉積虛設介電層70，使得虛設介電層70覆蓋淺溝渠隔離區68，而使得虛設介電層70在虛設閘極層72與淺溝渠隔離區68之間延伸。
第6A圖至第22B圖係繪示例示元件的製造中的多個額外步驟。第6A圖至第22B圖係繪示n型區50N或p型區50P中的特徵。在第6A圖至第6C圖中，可使用可接受的微影與蝕刻技術來圖案化罩幕層74(請參照第5圖)，以形成罩幕78。接著可將罩幕78的圖案轉移至虛設閘極層72與虛設介電層70，以分別形成虛設閘極76與虛設閘極介電質71。虛設閘極76覆蓋鰭片66之相應的通道區與部分之形成通道區的第二奈米結構54。可使用罩幕78的圖案來將每個虛設閘極76與相鄰的虛設閘極76分離。虛設閘極76可具有與相應之鰭片66的長度方向垂直的長度方向。
在第7A圖至第7C圖中，第一間隙壁層80與第二間隙壁層82形成於第6A圖至第6C圖中所繪示的結構之上。後續將圖案化第一間隙壁層80與第二間隙壁層82，以作為形成自我對準之源極/汲極區的間隙壁。在第7A圖至第7C圖中，第一間隙壁層80形成於淺溝渠隔離區68的上表面上；鰭片66、虛設閘極介電質71、以及虛設閘極76的側表面上；以及奈米結構55與罩幕78的上表面及側表面上。第二間隙壁層82沉積於第一間隙壁層80之上。第一間隙壁層80可由氧化矽、氮化矽、氮氧化矽、或 類似物所組成，且可使用例如熱氧化技術來形成，或透過化學氣相沉積、原子層沉積、或類似者來沉積。第二間隙壁層82可由具有不同於第一間隙壁層80之材料的蝕刻速率的材料，例如氧化矽、氮化矽、氮氧化矽、或類似物所組成，且可透過化學氣相沉積、原子層沉積、或類似者來沉積。第一間隙壁層80與第二間隙壁層82可包含低k介電材料。
在形成第一間隙壁層80後與形成第二間隙壁層82前，可進行低摻雜源極/汲極(LDD)區(未個別繪示)的植入。在具有不同元件類型的實施方式中，類似於上述第4圖中所討論的植入，可形成罩幕，例如光阻於n型區50N之上，而暴露出p型區50P，且可在p型區50P中之暴露出的鰭片66與暴露出的奈米結構55中植入適合類型的雜質(例如，p型)。接著可移除罩幕。然後，可形成罩幕，例如光阻於p型區50P之上，而暴露出n型區50N，且可在n型區50N中之暴露出的鰭片66與暴露出的奈米結構55中植入適合類型的雜質(例如，n型)。接著可移除罩幕。n型雜質可為先前討論的任意n型雜質，p型雜質可為先前討論的任意p型雜質。低摻雜源極/汲極區可具有約1x1015atoms/cm3至約1x1019atoms/cm3的雜質濃度。可使用退火來修復植入損害，並活化所植入的雜質。
在第8A圖至第8C圖中，蝕刻第一間隙壁層80與第二間隙壁層82，以分別形成第一間隙壁81與第二間隙壁83。如將在以下更詳細地討論，第一間隙壁81與第 二間隙壁83用以自我對準後續形成的源極/汲極區，以及在後續處理中保護鰭片66及/或奈米結構55的側壁。可使用適合的蝕刻製程，例如等向蝕刻製程(例如，濕式蝕刻製程)、非等向蝕刻製程(例如，乾式蝕刻製程)、或類似者來蝕刻第一間隙壁層80與第二間隙壁層82。在一些實施方式中，第二間隙壁層82的材料具有與第一間隙壁層80的材料不同的蝕刻速率，使得當圖案化第二間隙壁層82時，第一間隙壁層80可作為蝕刻終止層。當圖案化第一間隙壁層80時，第二間隙壁層82可作為罩幕。舉例而言，可使用非等向蝕刻製程來蝕刻第二間隙壁層82，其中第一間隙壁層80作為蝕刻終止層。第二間隙壁層82的剩餘部分形成第二間隙壁83，如第8B圖與第8C圖所示。接著，當蝕刻第一間隙壁層80之暴露出的部分來形成第一間隙壁81時，第二間隙壁83作為罩幕，如第8B圖與第8C圖所示。
如第8B圖所示，第一間隙壁81與第二間隙壁83沉積於罩幕78、虛設閘極76、以及虛設閘極介電質71的側壁上。在一些實施方式中，第一間隙壁81與第二間隙壁83的上表面可設於罩幕78的上表面之下。第一間隙壁81與第二間隙壁83的上表面可與罩幕78的上表面齊平，或設於罩幕78的上表面之上。在一些實施方式中，可移除與罩幕78、虛設閘極76、以及虛設閘極介電質71相鄰之第一間隙壁81之上的第二間隙壁83。如第8C圖所示，第一間隙壁81與第二間隙壁83設於鰭片66及/或奈米結構 55的側壁上。
應注意的是，以上揭露大致描述形成間隙壁與低摻雜源極/汲極區的製程。可使用其他製程與順序。舉例而言，可使用較少或額外的間隙壁、可使用不同順序的步驟(例如，在沉積第二間隙壁層82前，可先圖案化第一間隙壁81)、可形成或移除額外的間隙壁、及/或類似者。此外，可使用不同結構與步驟來形成n型與p型元件。
在第9A圖至第9C圖中，在鰭片66、奈米結構55、以及基材50中形成第一凹口87。磊晶源極/汲極區後續將形成於第一凹口87中。第一凹口87可延伸穿過第一奈米結構52與第二奈米結構54，而至基材50中。在一些實施方式中，淺溝渠隔離區68的上表面可與第一凹口87的底面齊平。在一些實施方式中，淺溝渠隔離區68的上表面可位於第一凹口87之底面的上方或下方。可透過使用非等向蝕刻製程，例如反應離子蝕刻、中性束蝕刻、或類似者，來蝕刻鰭片66、奈米結構55、以及基材50，以形成第一凹口87。在使用蝕刻製程來形成第一凹口87的期間，第一間隙壁81、第二間隙壁83、以及罩幕78遮蔽了部分的鰭片66、奈米結構55、以及基材50。可使用一道蝕刻製程或多道蝕刻製程，來蝕刻奈米結構55及/或鰭片66的每一層。在第一凹口87達到所需深度後，可使用時控製程停止蝕刻。
在第10A圖與第10B圖中，蝕刻由第一凹口87暴露出之由第一半導體材料所組成之多層堆疊64的層(例 如，第一奈米結構52)的側壁的部分，以形成側壁凹口88。雖然與側壁凹口88相鄰之第一奈米結構52的側壁在第10B圖中繪示為直線的，這些側壁可為凹面或凸面的。可使用等向蝕刻製程，例如濕式蝕刻或類似者，來蝕刻這些側壁。在第一奈米結構52包含例如矽鍺，且第二奈米結構54包含例如矽或碳化矽的一實施方式中，可使用乾式蝕刻製程與四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似者，來蝕刻第一奈米結構52的側壁。
在第11A圖至第11C圖中，在側壁凹口88中形成第一內間隙壁90。可透過沉積內間隙壁層(未個別繪示)於第10A圖與第10B圖所繪示的結構之上，來形成第一內間隙壁90。第一內間隙壁90作為後續形成之源極/汲極區與後續形成之閘極結構之間的隔離特徵。如將在以下更詳細地討論，源極/汲極區將形成於第一凹口87中，而第一奈米結構52將以閘極結構置換。
可透過共形沉積製程，例如化學氣相沉積、原子層沉積、或類似者，來沉積內間隙壁層。內間隙壁層可包含材料，例如氮化矽或氮氧化矽，雖然可利用任意適合的材料，例如具有小於約3.5之k值的低介電常數(低k)材料。接著，可非等向地蝕刻內間隙壁層，以形成第一內間隙壁90。雖然第一內間隙壁90的側壁繪示為與第二奈米結構54的側壁齊平，第一內間隙壁90的外側壁可延伸超過第二奈米結構54的側壁，或從第二奈米結構54的側壁凹入。
此外，雖然第一內間隙壁90的外側壁在第11B圖中繪示為直線的，第一內間隙壁90的外側壁可為凹面或凸面的。舉個例子，第11C圖繪示一實施方式，其中第一奈米結構52的側壁為凹面的、第一內間隙壁90的外側壁為凹面的、以及第一內間隙壁90從第二奈米結構54的側壁凹入。可透過非等向蝕刻製程，例如反應離子蝕刻、中性束蝕刻、或類似製程，來蝕刻內間隙壁層。可使用第一內間隙壁90來防止後續蝕刻製程，例如用來形成閘極結構的蝕刻製程，傷害後續形成的源極/汲極區(例如以下關於第12A圖至第12E圖討論的磊晶源極/汲極區92)。
在第12A圖至第12E圖中，在第一凹口87中形成磊晶源極/汲極區92。在一些實施方式中，磊晶源極/汲極區92可施加應力於第二奈米結構54上，藉以提升效能。如第12B圖所示，在第一凹口87中形成磊晶源極/汲極區92，使得每個虛設閘極76設於磊晶源極/汲極區92之各別的相鄰對之間。在一些實施方式中，使用第一間隙壁81與第二間隙壁83來分離磊晶源極/汲極區92與虛設閘極76，且使用第一內間隙壁90來將磊晶源極/汲極區92與第一奈米結構52隔開適當的橫向距離，使得磊晶源極/汲極區92不會與所得奈米結構場效電晶體之後續形成的閘極短路。
可透過遮蔽p型區50P，例如p型金屬氧化物半導體區，以在n型區50N，例如n型金屬氧化物半導體區中形成磊晶源極/汲極區92。接著，在n型區50N的第一 凹口87中磊晶成長磊晶源極/汲極區92。磊晶源極/汲極區92可包含適合n型奈米場效電晶體之任意可接受的材料。舉例而言，若第二奈米結構54為矽，磊晶源極/汲極區92可包含施加拉伸應變於第二奈米結構54的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽、或類似物。磊晶源極/汲極區92可具有從奈米結構55之相應之上表面凸起的表面，且可具有刻面。
可透過遮蔽n型區50N，例如n型金屬氧化物半導體區，以在p型區50P，例如p型金屬氧化物半導體區中形成磊晶源極/汲極區92。接著，在p型區50P的第一凹口87中磊晶成長磊晶源極/汲極區92。磊晶源極/汲極區92可包含適合p型奈米場效電晶體之任意可接受的材料。舉例而言，若第二奈米結構54為矽，磊晶源極/汲極區92可包含施加壓縮應變於第二奈米結構54的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫、或類似物。磊晶源極/汲極區92可具有從奈米結構55之相應之上表面凸起的表面，且可具有刻面。
類似於先前討論形成低摻雜源極/汲極區的製程，可將摻質植入磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54、及/或基材50，以形成源極/汲極區，接著進行退火。源極/汲極區可具有約1x1019atoms/cm3至約1x1021atoms/cm3的雜質濃度。源極/汲極區的n型及/或p型雜質可為先前討論的任意雜質。在一些實施方式中，可在成長期間對磊晶源極/汲極區92進行原位摻 雜。
使用磊晶製程在n型區50N與p型區50P中形成磊晶源極/汲極區92之結果，磊晶源極/汲極區92的上表面可具有刻面，這些刻面側向向外擴展超過奈米結構55的側壁。在一些實施方式中，這些刻面使相同奈米結構場效電晶體之相鄰的磊晶源極/汲極區92合併，如第12C圖所示。在一些實施方式中，在磊晶製程完成後，相鄰的磊晶源極/汲極區92保持分離，如第12D圖所示。在第12C圖與第12D圖所示的實施方式中，第一間隙壁81可形成於淺溝渠隔離區68的上表面之上，且可阻擋磊晶成長。在一些實施方式中，第一間隙壁81可覆蓋部分之奈米結構55的側壁，進一步阻擋磊晶成長。在一些實施方式中，可調整用來形成第一間隙壁81的間隙壁蝕刻，以移除間隙壁材料，使得磊晶源極/汲極區92可延伸至淺溝渠隔離區68的上表面。
磊晶源極/汲極區92可包含一或多層半導體材料層。舉例而言，磊晶源極/汲極區92可包含第一半導體材料層92A、第二半導體材料層92B、以及第三半導體材料層92C。磊晶源極/汲極區92可使用任意數量的半導體材料層。第一半導體材料層92A、第二半導體材料層92B、以及第三半導體材料層92C之每一者可由不同的半導體材料所組成，且可摻雜成不同的摻質濃度。在一些實施方式中，第一半導體材料層92A可具有小於第二半導體材料層92B且大於第三半導體材料層92C的摻質濃度。在磊晶源 極/汲極區92包含三層半導體材料層的實施方式中，可沉積第一半導體材料層92A，可沉積第二半導體材料層92B於第一半導體材料層92A之上，且可沉積第三半導體材料層92C於第二半導體材料層92B之上。
第12E圖繪示一實施方式，其中第一奈米結構52的側壁為凹面，且第一內間隙壁90的外側壁為凹面。第一內間隙壁90從第二奈米結構54的側壁凹入。如第12E圖所示，磊晶源極/汲極區92可形成以接觸第一內間隙壁90。磊晶源極/汲極區92可延伸超過第二奈米結構54的側壁。
在第13A圖與第13B圖中，第一層間介電質(ILD)96沉積於第12A圖與第12B圖所繪示的結構之上。第一層間介電質96可由介電材料所組成，且可透過任意適合的方法，例如化學氣相沉積、電漿增強化學氣相沉積(PECVD)、或可流動化學氣相沉積來進行沉積。介電材料可包含磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻雜硼的磷矽玻璃(BPSG)、未摻雜的矽玻璃(USG)、或類似物。可使用透過任意可接受的製程所形成的其他絕緣材料。在一些實施方式中，接觸蝕刻終止層(CESL)94設於第一層間介電質96與磊晶源極/汲極區92、罩幕78、以及第一間隙壁81之間。接觸蝕刻終止層94可包含介電材料，例如氮化矽、氧化矽、氮氧化矽、或類似者，具有與上方第一層間介電質96之材料不同的蝕刻速率。
在第14A圖與第14B圖中，可進行平坦化製程， 例如化學機械研磨，以使第一層間介電質96的上表面與虛設閘極76或罩幕78的上表面齊平。此平坦化製程亦可移除虛設閘極76上的罩幕78與沿罩幕78之側壁的第一間隙壁81的部分。在平坦化製程後，虛設閘極76、第一間隙壁81、以及第一層間介電質96的上表面在製程變化內齊平。因此，虛設閘極76的上表面透過第一層間介電質96而暴露出。在一些實施方式中，在平坦化製程使第一層間介電質96的上表面與罩幕78及第一間隙壁81的上表面齊平的例子中，可保留罩幕78。
在第15A圖與第15B圖中，在一道或多道蝕刻步驟中移除虛設閘極76與若有存在之罩幕78，以形成第二凹口98。第二凹口98中之虛設閘極介電質71的部分亦遭移除。在一些實施方式中，透過非等向乾式蝕刻製程來移除虛設閘極76與虛設閘極介電質71。舉例而言，此蝕刻製程可包含乾式蝕刻製程，此乾式蝕刻製程使用比蝕刻第一層間介電質96、接觸蝕刻終止層94、第一間隙壁81、第二間隙壁83、奈米結構55、或淺溝渠隔離區68更快的蝕刻速率選擇地蝕刻虛設閘極76的一或多種反應氣體。每個第二凹口98暴露出及/或覆蓋部分之奈米結構55，奈米結構55作為後續完成之奈米結構場效電晶體的通道區。部分之作為通道區的奈米結構55設於磊晶源極/汲極區92的相鄰對之間。在移除期間，當蝕刻虛設閘極76時，可使用虛設閘極介電質71作為蝕刻終止層。在移除虛設閘極76後，接著可移除虛設閘極介電質71。
在第16A圖與第16B圖中，移除第一奈米結構52，以延伸第二凹口98。可進行使用對第一奈米結構52具有選擇性之蝕刻劑的等向蝕刻製程，例如濕式蝕刻或類似者，來移除第一奈米結構52，同時第二奈米結構54、基材50、以及淺溝渠隔離區68相較於第一奈米結構52保持相對未受到蝕刻。在第一奈米結構52包含例如矽鍺，且第二奈米結構54A至54C包含例如矽或碳化矽的實施方式中，可使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似物來移除第一奈米結構52。
第17A圖至第20D圖係繪示形成用於置換閘極之閘極介電質100與閘極電極105(繪示於第19A圖至第20D圖中)的多個步驟。閘極電極105與閘極介電質100可統稱為「閘極堆疊」。第17A圖、第18A圖、第19A圖、以及第20A圖係繪示第16A圖之區101的詳細視圖。第17B圖、第18B圖、第19B圖、以及第20B圖係繪示第16B圖之區103的詳細視圖。第17A圖與第17B圖係繪示p型區50P或n型區50N中的特徵。第18A圖至第19D圖係繪示p型區50P中的特徵，第20A圖與第20D圖係繪示n型區50N中的特徵。閘極介電質100與閘極電極105可各自包含一或多個次層，其將在以下更詳細地討論。
在第17A圖與第17B圖中，形成介面層100A與第一介電層100B。介面層100A與第一介電層100B可統稱為閘極介電質100。介面層100A可共形地形成或 沉積於第二凹口98中，例如鰭片66的上表面與側表面上；以及第二奈米結構54的上表面、側表面、以及底面上。介面層100A亦可沉積於第一層間介電質96、接觸蝕刻終止層94、第二間隙壁83、以及淺溝渠隔離區68的上表面上；第一間隙壁81的上表面與側表面上；以及第一內間隙壁90的側表面上。介面層100A可包含介電材料，例如氧化矽(SiO2)、氮氧化矽(SiON)、或類似物。可透過化學氧化、熱氧化、原子層沉積、化學氣相沉積、或類似者，來形成介面層100A。介面層100A可具有約7Å至約30Å的厚度。
可使用共形製程來沉積第一介電層100B於介面層100A之上。第一介電層100B可為高介電常數(高k)材料(例如，具有k值大於約7.0的材料)，例如氧化鉿(HfO2)、氧化鋁(Al2O3)、氧化鑭(LaO2)、氧化鈦(TiO2)、氧化鋯鉿(HfZrO2)、氧化鉭(Ta2O3)、氧化矽鉿(HfSiO4)、氧化鋯(ZrO2)、氧化矽鋯(ZrSiO2)、其組合或其組合的多個層、或類似物。可透過原子層沉積、化學氣相沉積、或類似者，來形成第一介電層100B。在一些實施方式中，可省略介面層100A，並可直接沉積第一介電層100B於鰭片66與第二奈米結構54上。第一介電層100B可具有約1nm至約3nm的厚度。
可同時進行n型區50N與p型區50P中之介面層100A與第一介電層100B的製作，使得每個區中的閘極介電質100由相同的材料所形成。在一些實施方式中， 可透過不同的製程來形成每個區中的閘極介電質100，使得閘極介電質100可為不同的材料。當使用不同的製程時，可使用多個遮蔽步驟來遮蔽與暴露出適合的區。
在第18A圖與第18B圖中，第一功函數結構102沉積於p型區50P中的閘極介電質100之上。當在p型區50P中沉積第一功函數結構102時，可遮蔽n型區50N。在一些實施方式中，第一功函數結構102可包含p型功函數結構。如第18A圖與第18B圖所示，第一功函數結構102可包含第一功函數層102A、第二功函數層102B、以及第三功函數層102C。雖然第一功函數結構102繪示成包含三層功函數層102A至102C，第一功函數結構102中可包含額外或更少的層。
可使用製程，例如原子層沉積、化學氣相沉積、物理氣相沉積、或類似者，來沉積第一功函數層102A於第一介電層100B之上。在一些實施方式中，第一功函數層102A可包含p型功函數金屬或材料。第一功函數層102A可包含過渡金屬氮化物，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鉬(MoN)、氮化釩(VN)、或類似物。在第一功函數層102A包含氮化鈦的實施方式中，可透過包含氯化鈦(TiCl4)前驅物與氨(NH3)前驅物的熱原子層沉積製程，在約200℃至約500℃的溫度與約0.5Torr至約40Torr的壓力下進行此熱原子層沉積製程，來沉積第一功函數層102A。第一功函數層102A可沉積至厚度為約0.5nm至約2.5nm。
在沉積第一功函數層102A後，可對第一功函數層102A進行氧暴露製程(亦稱為氧處理)。可於一密閉腔室中沉積第一功函數層102A，且在沉積第一功函數層102A後，可發生破真空。在一些實施方式中，在破真空發生後，可將基材50從沉積第一功函數層102A的腔室中移出。在一些實施方式中，可透過暴露第一功函數層102A於含氧大氣環境中，來進行氧暴露製程，藉以氧化第一功函數層102A。含氧大氣環境可包含約1原子百分比(at.%)至約99at.%的氧濃度。可將第一功函數層102A暴露在溫度約25℃至約600℃與壓力約0.1Torr至約500Torr下的含氧大氣環境中約2小時至約8小時。
在一些實施方式中，氧暴露製程可包含暴露第一功函數層102A於含臭氧(O3)環境中。含臭氧環境可包含約1at.%至約99at.%的臭氧濃度。在一些實施方式中，可暴露第一功函數層102A於來源氣體，來源氣體包含與載氣一起供應的臭氧氣體。載氣可包含惰性氣體，例如氬(Ar)、氦(He)、氙(Xe)、氖(Ne)、氪(Kr)、氡(Rn)、類似物、或其組合，可以約500sccm至約8000sccm的流量供應來源氣體。可將第一功函數層102A暴露在溫度約25℃至約600℃與壓力約0.1Torr至約500Torr下的含臭氧環境中約10秒至約300秒。
對第一功函數層102A進行氧暴露製程，增加了第一功函數層102A的氧濃度。舉例而言，在氧暴露製程後，第一功函數層102A中的氧濃度可為約15at.%至約 75at.%或約50at.%至約60at.%。第一功函數層102A可具有氧的梯度濃度，在鄰近第一介電層100B時最大，並隨著離第一介電層100B的距離增加而減少。此外，氧可擴散穿過第一功函數層102A至第一功函數層102A與第一介電層100B之間的介面。第一功函數層102A與第一介電層100B之間的介面上的氧濃度可為約50at.%至約60at.%。增加第一功函數層102A、以及第一功函數層102A與第一介電層100B之間的介面上的氧濃度至預定的值，增加了p型區50P中的有效功函數、增加了平帶電壓(VFB)(例如，約30mV)、以及減少了完成之元件中的臨界電壓(Vt)。這對完成之元件增加了元件速度與提升了元件效能。在以上描述的持續時間範圍內進行氧暴露製程，來調整所得電晶體的臨界電壓達所需的量。進行氧暴露製程超出這些持續時間範圍外，可能無法充分地調整所得電晶體的臨界電壓、可能花費過多的時間、或類似情況。
在沉積第一功函數層102A與對第一功函數層102A進行氧暴露製程後，可沉積第二功函數層102B於第一功函數層102A之上。可透過與第一功函數層102A相同的製程來沉積第二功函數層102B，並可在沉積第二功函數層102B後，對第二功函數層102B進行氧暴露製程。第二功函數層102B可沉積至厚度為約0.5nm至約2.5nm。在氧暴露製程後，第二功函數層102B中的氧濃度可為約15at.%至約75at.%或約50at.%至約60at.%。第二功函數層102B可具有氧的梯度濃度，在鄰近第一功 函數層102A時最大，並隨著離第一功函數層102A的距離增加而減少。
在沉積第二功函數層102B與對第二功函數層102B進行氧暴露製程後，可沉積第三功函數層102C於第二功函數層102B之上。可透過與第一功函數層102A相同的製程來沉積第三功函數層102C。在一些實施方式中，在沉積第三功函數層102C後，可對第三功函數層102C進行氧暴露製程。然而，在一些實施方式中，省略對第三功函數層102C之氧暴露製程，且沉積第三功函數層102C的沉積腔室可維持真空環境。在未對第三功函數層102C進行氧暴露製程的實施方式中，第三功函數層102C可能具有比第一功函數層102A或第二功函數層102B低的氧濃度。第三功函數層102C可沉積至厚度為約0.5nm至約2.5nm。第三功函數層102C中的氧濃度可為約15at.%至約75at.%或約50at.%至約60at.%。
如第18A圖所示，沉積於相鄰的鰭片66與第二奈米結構54上之第三功函數層102C的部分可能與另一者合併。第三功函數層102C可填充留在沉積於相鄰的鰭片66與第二奈米結構54上之第二功函數層102B的部分之間的間隙(例如，在內薄片區中)。雖然第一功函數結構102繪示與描述為包含三層功函數層，第一功函數結構102可包含任意數量的功函數層。第一功函數層的最終層可為合併結構，而填充了位於相鄰的鰭片66與第二奈米結構54之間的間隙(例如，在內薄片區中)。
第18C圖係繪示介面層100A、第一介電層100B、以及第一功函數結構102的二次離子質譜(SIMS)圖。在一實施方式200中，對第一功函數結構102進行氧暴露製程，而在一實施方式202中，沉積第一功函數結構102，但未對其進行氧暴露製程。y軸提供由二次離子質譜偵測之氧的相對含量，而x軸顯示介面層100A、第一介電層100B、以及第一功函數結構102中之氧的相對位置。如第18C圖所示，相較於實施方式202，在實施方式200中進行氧暴露製程，增加了第一功函數結構102中、以及第一功函數結構102與第一介電層100B之間的介面上的氧濃度。第一功函數結構102中的氧濃度可隨著離第一介電層100B的距離增加而減少。第一介電層100B中的氧濃度可從與第一功函數結構102的介面開始增加，在約一半之第一介電層100B的厚度時達到最大值，並接著減少直到與介面層100A的介面。在實施方式200中之介面層100A中的氧濃度比實施方式202中更低，且可隨著離第一介電層100B的距離增加而減少。
為了在p型區50P中形成包含第一功函數層102A、第二功函數層102B、以及第三功函數層102C的第一功函數結構102而進行上述重複之沉積與氧暴露製程，增加了整個第一功函數結構102、以及第一功函數結構102與第一介電層100B之間的介面上的氧濃度。這增加了p型區50P中的有效功函數、增加了平帶電壓(VFB)(例如，約30mV)、以及減少了完成之元件中的臨界電壓(Vt)。 這對完成的元件增加了元件速度與提升了元件效能。
在第19A圖至第19D圖中，黏合層104與填充材料106沉積於第一功函數結構102之上。第一功函數結構102(包含第一功函數層102A、第二功函數層102B、以及第三功函數層102C)、黏合層104、以及填充材料106的組合形成p型區50P中的閘極電極105。
黏合層104可共形地沉積於第一功函數結構102之上。黏合層104可由導電材料，例如氮化鈦、氮化鉭、或類似物所組成，且可透過化學氣相沉積、原子層沉積、電漿增強化學氣相沉積、物理氣相沉積、或類似製程來沉積。黏合層104可視為黏著層，且可用來提升後續沉積之填充材料106與第一功函數結構102之間的黏合性。黏合層104可為選擇性的，且可能在一些實施方式中被省略。黏合層104可沉積至厚度為約1nm至約15nm。可在與沉積第三功函數層102C相同的沉積腔室中，沉積黏合層104於第三功函數層102C之上，而不會破壞沉積腔室的真空。
填充材料106沉積於黏合層104之上。在一些實施方式中，填充材料106可由導電材料，例如鎢(W)、鋁(Al)、鈷(Co)、釕(Ru)、其組合、或類似物所組成。可透過化學氣相沉積、原子層沉積、電漿增強化學氣相沉積、物理氣相沉積、或類似製程，來沉積填充材料106。填充材料106填充了第二凹口98的剩餘部分，例如未由閘極介電質100、第一功函數結構102、以及黏合層104所填 充之第二凹口98的部分。如第19C圖與第19D圖所示，在沉積填充材料106後，可對閘極介電質100、第一功函數結構102、黏合層104、以及填充材料106進行平坦化製程，使得閘極電極105的上表面與第一層間介電質96、接觸蝕刻終止層94、第一間隙壁81、以及第二間隙壁83的上表面齊平。此平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合、或類似製程。
在第20A圖至第20D圖中，在n型區50N中形成第二功函數結構107、黏合層104、以及填充材料106。當在n型區50N中沉積第二功函數結構107時，可遮蔽p型區50P。第二功函數結構107、黏合層104、以及填充材料106的組合形成n型區50N中的閘極電極105。
第二功函數結構107可共形地沉積於閘極介電質100之上。在一些實施方式中，第二功函數結構107可包含n型功函數金屬。第二功函數結構107可由導電材料，例如鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、鉭鋁(TaAl)、碳化鉭(TaC)、其組合、或類似物所組成，且可透過化學氣相沉積、原子層沉積、電漿增強化學氣相沉積、物理氣相沉積、或類似者來沉積。第二功函數結構可沉積至厚度為約0.5nm至約2.5nm。
n型區50N中的黏合層104可包含與p型區50P中的黏合層104相同或類似的材料，以及透過與p型區中的黏合層104相同或類似的製程來沉積。n型區50N中的填充材料106可包含與p型區50P中的填充材料106相 同或類似的材料，以及透過與p型區50P中的填充材料106相同或類似的製程來沉積。在一些實施方式中，可同時沉積黏合層104及/或填充材料106於n型區50N與p型區50P中；然而，可個別沉積黏合層104與填充材料106於n型區50N與p型區50P中，且可以任意順序沉積。如第20C圖與第20D圖所示，在沉積填充材料106後，可對閘極介電質100、第二功函數結構107、黏合層104、以及填充材料106進行平坦化製程，而使得閘極電極105的上表面與第一層間介電質96、接觸蝕刻終止層94、第一間隙壁81、以及第二間隙壁83的上表面齊平。此平坦化製程可為化學機械研磨(CMP)、回蝕製程、其組合、或類似製程。
在第21A圖與第21B圖中，第二層間介電質110沉積於第一層間介電質96之上。在一些實施方式中，第二層間介電質110係由可流動化學氣相沉積所形成的可流動薄膜。在一些實施方式中，第二層間介電質110由介電材料，例如磷矽玻璃、硼矽玻璃、摻雜硼的磷矽玻璃、未摻雜的矽玻璃、或類似物所組成，且可透過任意適合的方法，例如化學氣相沉積、電漿增強化學氣相沉積、或類似方法來沉積。在一些實施方式中，在第二層間介電質110的製作前，凹入閘極堆疊(包含閘極介電質100與對應的上方的閘極電極105)，使得凹口形成於閘極堆疊的正上方，以及第一間隙壁81的相對部分之間。在凹口中填充閘極罩幕108，閘極罩幕108包含一或多層的介電材料，例如氮化 矽、氮氧化矽、或類似物，並接著進行平坦化製程，以移除延伸在第一層間介電質96之上之介電材料的過量部分。後續形成的閘極接觸(例如以下關於第22A圖與第22B圖討論的閘極接觸114)穿過閘極罩幕108，而接觸凹入之閘極電極105的上表面。
在第22A圖與第22B圖中，形成閘極接觸114與源極/汲極接觸112穿過第二層間介電質110與第一層間介電質96。形成用於源極/汲極接觸112的開口穿過第一層間介電質96與第二層間介電質110，且形成用於閘極接觸114的開口穿過第二層間介電質110與閘極罩幕108。可使用可接受的微影與蝕刻技術，來形成這些開口。在這些開口中形成襯墊，例如擴散阻障層、黏合層、或類似物，與導電材料。襯墊可包含鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似物。可進行平坦化製程，例如化學機械研磨，以從第二層間介電質110的表面移除過量的材料。剩餘的襯墊與導電材料在這些開口中形成源極/汲極接觸112與閘極接觸114。可進行退火製程，以形成矽化物於磊晶源極/汲極區92與源極/汲極接觸112之間的介面上。源極/汲極接觸112與磊晶源極/汲極區92實體且電性耦合，閘極接觸114與閘極電極105實體且電性耦合。源極/汲極接觸112與閘極接觸114可在不同製程中形成，或可在相同製程中形成。雖然顯示成形成為相同的剖面，應理解的是，每個源極/汲極接觸112與閘極接觸114可形 成為不同的剖面，如此可避免接觸的短路。
實施方式可達成優勢。舉例而言，透過進行包含沉積步驟並接著氧暴露步驟的重複製程，來形成p型功函數結構，增加了p型功函數結構中以及p型功函數結構與下方的閘極介電層之間的介面上的氧濃度。如此增加了p型區中的有效功函數、增加了平帶電壓(VFB)、以及減少了完成之元件中的臨界電壓(Vt)。這對於完成的元件增加了元件速度與提升了元件效能。
依照一實施方式，一種元件包含第一通道區；第二通道區；以及閘極結構圍繞第一通道區與第二通道區，閘極結構包含閘極介電質；第一p型功函數金屬位於閘極介電質上，第一p型功函數金屬包含氧，第一p型功函數金屬的第一部分圍繞第一通道區，且第一p型功函數金屬的第二部分與第一部分分離，並圍繞第二通道區；第二p型功函數金屬位於第一p型功函數金屬上，第二p型功函數金屬具有比第一p型功函數金屬低的氧濃度，第二p型功函數金屬的第三部分圍繞第一通道區，且第二p型功函數金屬的第四部分延續第三部分，並圍繞第二通道區；以及填充層位於第二p型功函數金屬上。在一實施方式中，第一p型功函數金屬更包含氮化鈦。在一實施方式中，第一p型功函數金屬的氧濃度為約50at.%至約60at.%。在一實施方式中，閘極介電質包含氧化鉿，第一p型功函數金屬更包含氮化鈦，且閘極介電質與第一p型功函數金屬之間之介面上的氧濃度為約50at.%至約60at.%。在一實施 方式中，第一p型功函數金屬具有梯度氧濃度，此梯度氧濃度隨著離閘極介電質的距離增加而減少。在一實施方式中，此元件更包含第三p型功函數金屬位於第一p型功函數金屬與第二p型功函數金屬之間，第三p型功函數金屬具有梯度氧濃度，此梯度氧濃度隨著離閘極介電質的距離增加而減少，第一p型功函數金屬、第二p型功函數金屬、以及第三p型功函數金屬各自包含過渡金屬氮化物。
依照另一實施方式，一種元件包含通道區；介面層位於通道區上；高k閘極介電層位於介面層上；第一功函數結構位於高k閘極介電層上，第一功函數結構包含複數個第一功函數層，每個第一功函數層包含第一功函數材料與氧，第一功函數結構中的氧濃度隨著離高k閘極介電層的距離增加而減少；黏合層位於第一功函數結構上；以及填充層位於黏合層上。在一實施方式中，高k閘極介電層與第一功函數結構之間之介面上的氧濃度為約50at.%至約60at.%。在一實施方式中，高k閘極介電層包含氧化鉿。在一實施方式中，第一功函數材料與黏合層各自包含氮化鈦。在一實施方式中，黏合層不含氧。
依照又一實施方式，一種方法包含沉積閘極介電層於半導體基材之上的通道區上；沉積第一p型功函數金屬於閘極介電層上；對第一p型功函數金屬進行氧處理；以及在進行氧處理後，沉積第二p型功函數金屬於第一p型功函數金屬上。在一實施方式中，進行氧處理包含暴露第一p型功函數金屬於大氣環境。在一實施方式中，暴露第 一p型功函數金屬於大氣環境持續約2小時至約8小時。在一實施方式中，進行氧處理包含暴露第一p型功函數金屬於含臭氧環境。在一實施方式中，暴露第一p型功函數金屬於含臭氧環境持續約10秒至約300秒。在一實施方式中，對第一p型功函數金屬進行氧處理使氧擴散穿過第一p型功函數金屬至第一p型功函數金屬與閘極介電層之間的介面。在一實施方式中，對第一p型功函數金屬進行氧處理包含從用來沉積第一p型功函數金屬的沉積腔室移除半導體基材。在一實施方式中，在約200℃至約500℃的溫度以及約0.5Torr至約40Torr的壓力下沉積第一p型功函數金屬。在一實施方式中，此方法更包含沉積黏合層於第二p型功函數金屬上，第二p型功函數金屬與黏合層沉積於沉積腔室中，在沉積第二p型功函數金屬與沉積黏合層之間，沉積腔室中維持真空；以及沉積導電填充材料於黏合層上。
上述揭露概述數個實施方式的特徵，使熟習此技藝者可更佳地理解本揭露的態樣。熟習此技藝者應理解，他們可輕易地利用本揭露作為基礎來設計或修飾其他製程及結構，以實現與在此所介紹之實施方式相同的目的及/或達成相同優勢。熟習此技藝者也應了解這種均等的架構並未脫離本揭露之精神與範疇，且他們可在不偏離本揭露之精神與範疇下在此做出各種改變、替換、以及變動。
50:基材
50P:p型區
54:第二奈米結構
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
66:鰭片
68:淺溝渠隔離區
100:閘極介電質
102:第一功函數結構
102A:第一功函數層
102B:第二功函數層
102C:第三功函數層
104:黏合層
105:閘極電極
106:填充材料

Claims (10)

  1. 一種半導體元件，包含：一第一通道區；一第二通道區；以及一閘極結構，圍繞該第一通道區與該第二通道區，該閘極結構包含：一閘極介電質；一第一p型功函數金屬，位於該閘極介電質上，該第一p型功函數金屬包含氧，其中該第一p型功函數金屬之一第一部分圍繞該第一通道區，且其中該第一p型功函數金屬之一第二部分與該第一p型功函數金屬之該第一部分分離，並圍繞該第二通道區；一第二p型功函數金屬，位於該第一p型功函數金屬上，該第二p型功函數金屬具有低於該第一p型功函數金屬之一氧濃度，其中該第二p型功函數金屬之一第三部分圍繞該第一通道區，且其中該第二p型功函數金屬之一第四部分與該第三部分連續，並圍繞該第二通道區；以及一填充層，位於該第二p型功函數金屬上。
  2. 如請求項1所述之半導體元件，其中該閘極介電質包含氧化鉿，其中該第一p型功函數金屬更包含氮化鈦，且其中該閘極介電質與該第一p型功函數金屬之間之一介面上之一氧濃度為50at.%至60at.%。
  3. 一種半導體元件，包含：一通道區；一介面層，位於該通道區上；一高k閘極介電層，位於該介面層上；一第一功函數結構，位於該高k閘極介電層上且接觸並環繞該高k閘極介電層，該第一功函數結構包含複數個第一功函數層，每一該些第一功函數層包含一第一p型功函數材料與氧，其中該第一功函數結構中之一氧濃度隨著離該高k閘極介電層之一距離的增加而減少；一黏合層，位於該第一功函數結構上；以及一填充層，位於該黏合層上。
  4. 如請求項3所述之半導體元件，其中該高k閘極介電層與該第一功函數結構之間之一介面上之一氧濃度為50at.%至60at.%。
  5. 一種半導體元件的製造方法，包含：沉積一閘極介電層於一半導體基材之上之一通道區上；沉積一第一p型功函數金屬於該閘極介電層上使該第一p型功函數金屬接觸並環繞該閘極介電層；對該第一p型功函數金屬進行一氧處理；以及在進行該氧處理後，沉積一第二p型功函數金屬於該第一p型功函數金屬上。
  6. 如請求項5所述之方法，其中進行該氧處理包含暴露該第一p型功函數金屬於一大氣環境。
  7. 如請求項6所述之方法，其中該第一p型功函數金屬暴露於該大氣環境之一持續時間為2小時至8小時。
  8. 如請求項5所述之方法，其中對該第一p型功函數金屬進行該氧處理使氧擴散穿過該第一p型功函數金屬至該第一p型功函數金屬與該閘極介電層之間之一介面。
  9. 如請求項5所述之方法，其中對該第一p型功函數金屬進行該氧處理包含從用來沉積該第一p型功函數金屬之一沉積腔室中移出該半導體基材。
  10. 如請求項5所述之方法，其中在200℃至500℃之一溫度以及0.5Torr至40Torr之一壓力下沉積該第一p型功函數金屬。
TW110119222A 2021-01-21 2021-05-27 半導體元件及其製造方法 TWI771022B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163139983P 2021-01-21 2021-01-21
US63/139,983 2021-01-21
US17/198,650 2021-03-11
US17/198,650 US11411079B1 (en) 2021-01-21 2021-03-11 Semiconductor device and method

Publications (2)

Publication Number Publication Date
TWI771022B true TWI771022B (zh) 2022-07-11
TW202230524A TW202230524A (zh) 2022-08-01

Family

ID=81668800

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110119222A TWI771022B (zh) 2021-01-21 2021-05-27 半導體元件及其製造方法

Country Status (5)

Country Link
US (3) US11411079B1 (zh)
KR (1) KR102516635B1 (zh)
CN (1) CN114551446A (zh)
DE (1) DE102021106455A1 (zh)
TW (1) TWI771022B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11411079B1 (en) * 2021-01-21 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201913755A (zh) * 2017-08-25 2019-04-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US20200091006A1 (en) * 2018-05-30 2020-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-Deposition Treatment for FET Technology and Devices Formed Thereby
TW202030838A (zh) * 2018-10-31 2020-08-16 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
JP5960491B2 (ja) 2012-04-27 2016-08-02 キヤノンアネルバ株式会社 半導体装置およびその製造方法
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
TWI632617B (zh) 2014-11-03 2018-08-11 聯華電子股份有限公司 半導體元件及其製作方法
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9425279B1 (en) * 2015-10-21 2016-08-23 International Business Machines Corporation Semiconductor device including high-K metal gate having reduced threshold voltage variation
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102379707B1 (ko) * 2017-09-13 2022-03-28 삼성전자주식회사 반도체 소자
US10510620B1 (en) * 2018-07-27 2019-12-17 GlobalFoundries, Inc. Work function metal patterning for N-P space between active nanostructures
US10643899B2 (en) * 2018-07-27 2020-05-05 International Business Machines Corporation Gate stack optimization for wide and narrow nanosheet transistor devices
KR102571567B1 (ko) 2018-11-02 2023-08-29 삼성전자주식회사 반도체 소자
US10943787B2 (en) 2019-02-27 2021-03-09 International Business Machines Corporation Confined work function material for gate-all around transistor devices
KR20200138462A (ko) 2019-05-29 2020-12-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11411079B1 (en) * 2021-01-21 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201913755A (zh) * 2017-08-25 2019-04-01 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US20200091006A1 (en) * 2018-05-30 2020-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-Deposition Treatment for FET Technology and Devices Formed Thereby
TW202030838A (zh) * 2018-10-31 2020-08-16 台灣積體電路製造股份有限公司 半導體裝置及其形成方法

Also Published As

Publication number Publication date
US20240170536A1 (en) 2024-05-23
CN114551446A (zh) 2022-05-27
US20220231124A1 (en) 2022-07-21
KR20220106008A (ko) 2022-07-28
US11923414B2 (en) 2024-03-05
US20220320285A1 (en) 2022-10-06
DE102021106455A1 (de) 2022-07-21
KR102516635B1 (ko) 2023-03-30
TW202230524A (zh) 2022-08-01
US11411079B1 (en) 2022-08-09

Similar Documents

Publication Publication Date Title
US11916114B2 (en) Gate structures in transistors and method of forming same
TW202215492A (zh) 製造電晶體的方法
TW202234468A (zh) 電晶體與包含有閘極結構的半導體裝置與其形成方法
US20240170536A1 (en) Semiconductor device and method
KR102556751B1 (ko) 반도체 디바이스 및 방법
KR20220022042A (ko) 반도체 디바이스 및 방법
CN113192889A (zh) 半导体器件及方法
KR102568605B1 (ko) 트랜지스터 게이트 구조물 및 이의 형성 방법
TWI768851B (zh) 半導體元件與其形成方法
TW202230790A (zh) 半導體元件與其製造方法
KR20220116097A (ko) 나노-fet 반도체 디바이스 및 형성 방법
KR20220122445A (ko) 반도체 디바이스 및 방법
TW202207468A (zh) 半導體裝置及方法
TWI843997B (zh) 半導體裝置、電晶體及形成半導體裝置的方法
TWI802217B (zh) 半導體裝置和製造方法
TWI808733B (zh) 半導體裝置及其形成方法
TWI832300B (zh) 半導體裝置及其形成方法
TWI821724B (zh) 電晶體、電晶體中的閘極結構及閘極結構之形成方法
US20230163075A1 (en) Semiconductor Device and Method
US20230317859A1 (en) Transistor gate structures and methods of forming thereof
US20230069421A1 (en) Semiconductor Device and Methods of Manufacture
US20240014279A1 (en) Semiconductor device and formation method thereof
TW202312492A (zh) 半導體裝置、電晶體及形成半導體裝置的方法
KR20220127117A (ko) 반도체 디바이스 및 방법
KR20230052199A (ko) 트랜지스터 게이트 구조물들 및 그 형성 방법들