KR102568605B1 - 트랜지스터 게이트 구조물 및 이의 형성 방법 - Google Patents

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쳉-룽 훙
치 온 추이
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Abstract

실시예에서, 디바이스는, 채널 영역; 상기 채널 영역 상의 게이트 유전체 층; 상기 게이트 유전체 층 상의 제1 일함수 튜닝 층 - 상기 제1 일함수 튜닝 층은 p-타입 일함수 금속을 포함함 - ; 상기 제1 일함수 튜닝 층 상의 배리어 층; 상기 배리어 층 상의 제2 일함수 튜닝 층 - 상기 제2 일함수 튜닝 층은 n-타입 일함수 금속을 포함하며, 상기 n-타입 일함수 금속은 상기 p-타입 일함수 금속과는 상이함 - ; 및 상기 제2 일함수 튜닝 층 상의 충전 층을 포함한다.

Description

트랜지스터 게이트 구조물 및 이의 형성 방법 {TRANSISTOR GATE STRUCTURES AND METHODS OF FORMING THE SAME}
우선권 주장 및 상호참조
본 출원은, 2021년 1월 28일 출원된 미국 가출원 번호 제63/142,544호의 우선권을 주장하며, 이는 참조에 의해 여기에 포함된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 셀 폰, 디지털 카메라 및 기타 전자 기기와 같은 다양한 전자 응용기기에 사용되고 있다. 반도체 디바이스는 통상적으로, 반도체 기판 위에 절연성 또는 유전체 재료층, 전도성 재료층 및 반도체 재료층을 순차적으로 퇴적하고, 리소그래피를 사용하여 다양한 재료층을 패터닝하여 그 위에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있으며, 이는 더 많은 컴포넌트들이 주어진 영역 안에 집적될 수 있게 해준다. 그러나, 최소 피처 크기가 감소됨에 따라, 대처해야 할 추가의 문제가 발생한다.
실시예에서, 디바이스는, 채널 영역; 상기 채널 영역 상의 게이트 유전체 층; 상기 게이트 유전체 층 상의 제1 일함수 튜닝 층 - 상기 제1 일함수 튜닝 층은 p-타입 일함수 금속을 포함함 - ; 상기 제1 일함수 튜닝 층 상의 배리어 층; 상기 배리어 층 상의 제2 일함수 튜닝 층 - 상기 제2 일함수 튜닝 층은 n-타입 일함수 금속을 포함하며, 상기 n-타입 일함수 금속은 상기 p-타입 일함수 금속과는 상이함 - ; 및 상기 제2 일함수 튜닝 층 상의 충전 층을 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부(feature)들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 일부 실시예에 따라 3차원 도면에서의 나노구조 전계 효과 트랜지스터(나노-FET)의 예를 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 9c, 도 9d, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a 및 도 22b는 일부 실시예에 따른 나노-FET의 제조에 있어서의 중간 단계의 도면들이다.
도 23a 및 도 23b는 일부 다른 실시예에 따른 나노-FET의 도면들이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예에 따르면, 게이트 전극이 복수의 일함수 튜닝 층으로 형성된다. 배리어 층이 하부 일함수 튜닝 층 상에 형성되고, 배리어 층 상에 상부 일함수 튜닝 층이 퇴적된다. 배리어 층은 게이트 전극의 일함수를 크게 수정하지 않을 만큼 충분히 얇을 수 있고, 상부 일함수 튜닝 층의 퇴적 동안 하부 일함수 튜닝 층의 수정을 억제한다(예컨대, 실질적으로 막거나 적어도 감소시킴). 따라서, 결과적인 디바이스의 문턱 전압이 보다 정확하게 튜닝될 수 있다.
실시예는 특정 맥락에서, 나노-FET를 포함하는 다이에 대해 기재된다. 그러나, 나노-FET 대신에 또는 나노-FET와 조합하여 다른 유형의 트랜지스터(예컨대, 핀 전계 효과 트랜지스터(FinFET), 평면형 트랜지스터 등)를 포함하는 다이에 다양한 실시예가 적용될 수 있다.
도 1은 일부 실시예에 따른 나노-FET(예컨대, 나노와이어 FET, 나노시트 FET 등)의 예를 예시한다. 도 1은 3차원 도면인데, 나노-FET의 일부 특징부는 설명을 명확하게 하기 위해 생략되어 있다. 나노-FET는 나노시트 전계 효과 트랜지스터(NSFET; nanosheet field-effect transistor), 나노와이어 전계 효과 트랜지스터(NWFET; nanowire field-effect transistor), 게이트-올-어라운드 전계 효과 트랜지스터(GAAFET; gate-all-around field-effect transistor) 등일 수 있다.
나노-FET는 기판(50)(예컨대, 반도체 기판) 상의 핀(62) 위에 나노구조물(66)(예컨대, 나노시트, 나노와이어 등)을 포함하며, 나노구조물(66)은 나노-FET에 대한 채널 영역으로서 작용한다. 나노구조물(66)은 p-타입 나노구조물, n-타입 나노구조물, 또는 이들의 조합을 포함할 수 있다. 쉘로우 트렌치 아이솔레이션(STI; Shallow trench isolation) 영역과 같은 아이솔레이션 영역(70)이, 인접한 아이솔레이션 영역들(70) 사이 위로 그리고 그로부터 돌출할 수 있는 인접한 핀들(62) 사이에 배치된다. 아이솔레이션 영역(70)이 기판(50)과는 별개인 것으로 기재/예시되어 있지만, 여기에서 사용될 때, 용어 “기판”은 반도체 기판 단독 또는 반도체 기판과 아이솔레이션 영역의 조합을 지칭할 수 있다. 또한, 핀(62)의 하부 부분이 기판(50)과 연속적인 단일 재료인 것으로 예시되어 있지만, 핀(62)의 하부 부분 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이에 관련하여, 핀(62)은 인접한 아이솔레이션 영역들(70) 사이 위로 그리고 그로부터 연장되는 부분을 지칭한다.
게이트 유전체(122)가 핀(62)의 상부 표면 위에 그리고 나노구조물(66)의 상부 표면, 측벽 및 하부 표면을 따라 있다. 게이트 전극(124)이 게이트 유전체(122) 위에 있다. 에피텍셜 소스/드레인 영역(98)이 게이트 유전체(122) 및 게이트 전극(124)의 대향 측의 핀(62) 상에 배치된다. 에피텍셜 소스/드레인 영역(98)은 다양한 핀(62) 사이에 공유될 수 있다. 예를 들어, 인접한 에피텍셜 소스/드레인 영역(98)은, 예컨대 에피텍셜 성장에 의해 에피텍셜 소스/드레인 영역(98)이 합쳐지는 것을 통해, 또는 에피텍셜 소스/드레인 영역(98)을 동일 소스/드레인 콘택과 커플링하는 것을 통해, 전기적으로 접속될 수 있다.
도 1은 추후의 도면에서 사용되는 기준 단면들을 더 예시한다. 단면 A-A'는 게이트 전극(124)의 길이방향 축을 따라 있으며, 예를 들어 나노-FET의 에피텍셜 소스/드레인 영역(98) 사이의 전류 흐름 방향에 수직인 방향으로 이루어진다. 단면 B-B'는 핀(62)의 길이방향 축을 따라 있으며, 예를 들어 나노-FET의 에피텍셜 소스/드레인 영역(98) 사이의 전류 흐름의 방향으로 이루어진다. 단면 C-C'는 단면 A-A'에 평행하고 나노-FET의 에피텍셜 소스/드레인 영역(98)을 통해 연장된다. 후속 도면은 명확하게 하기 위해 이 기준 단면들을 참조한다.
여기에서 설명되는 일부 실시예는 게이트-라스트(gate-last) 프로세스를 사용하여 형성되는 나노-FET에 관련하여 설명된다. 다른 실시예에서, 게이트 퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시예는 평면 FET과 같은 평면형 디바이스에 또는 핀 전계 효과 트랜지스터(FinFET)에 사용되는 양상도 고려한다. 예를 들어, FinFET은 기판 상의 핀을 포함할 수 있으며, 핀은 FinFET에 대한 채널 영역으로서 작용한다. 마찬가지로, 평면형 FET은 기판을 포함할 수 있으며, 기판의 일부는 평면형 FET에 대한 채널 영역으로서 작용한다.
도 2 내지 도 22b는 일부 실시예에 따른 나노-FET의 제조에 있어서의 중간 단계의 도면들이다. 도 2, 도 3, 도 4, 도 5 및 도 6은 도 1과 유사한 3차원 도면을 도시한 3차원 도면이다. 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 21a 및 도 22a는 도 1에 예시된 기준 단면 A-A'를 예시한다. 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 20b, 도 21b 및 도 22b는 도 1에 예시된 기준 단면 B-B'을 예시한다. 도 9c 및 도 9d는 도 1에 예시된 기준 단면 C-C'를 예시한다.
도 2에서, 나노-FET를 형성하기 위한 기판(50)이 제공된다. 기판(50)은, 도핑되거나(예컨대, p-타입 또는 n-타입 불순물로) 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은 예를 들어 매립 산화물(BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 통상적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; 실리콘 게르마늄, 갈륨 비소화물 인화물, 알루미늄 인듐 비소화물, 알루미늄 갈륨 비소화물, 갈륨 인듐 비소화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소화물 인화물을 포함한 합금 반도체; 이들의 조합 등을 포함할 수 있다.
기판(50)은 n-타입 영역(50N) 및 p-타입 영역(50P)을 갖는다. n-타입 영역(50N)은 NMOS 트랜지스터, 예컨대 n-타입 나노-FET와 같은 n-타입 디바이스를 형성하기 위한 것일 수 있고, p-타입 영역(50P)은 PMOS 트랜지스터, 예컨대 p-타입 나노-FET와 같은 p-타입 디바이스를 형성하기 위한 것일 수 있다. n-타입 영역(50N)은 p-타입 영역(50P)(별도로 예시되지 않음)으로부터 물리적으로 분리될 수 있으며, 임의의 수의 디바이스 특징부(예컨대, 다른 능동 디바이스, 도핑된 영역, 아이솔레이션 구조물 등)가 n-타입 영역(50N)과 p-타입 영역(50P) 사이에 배치될 수 있다. 하나의 n-타입 영역(50N) 및 하나의 p-타입 영역(50P)이 예시되어 있지만, 임의의 수의 n-타입 영역(50N) 및 p-타입 영역(50P)이 제공될 수 있다.
기판(50)은 p-타입 또는 n-타입 불순물로 저농도 도핑될(lightly doped) 수 있다. 안티-펀치-쓰루(APT; anti-punch-through) 영역을 형성하도록 기판(50)의 상부 부분에 대해 APT 주입이 수행될 수 있다. APT 주입 동안, 불순물이 기판(50)에 주입될 수 있다. 불순물은, n-타입 영역(50N) 및 p-타입 영역(50P)의 각각에 나중에 형성될 소스/드레인 영역의 전도성 타입과는 반대인 전도성 타입을 가질 수 있다. APT 영역은 나노-FET에서 소스/드레인 영역 아래에 연장될 수 있다. APT 영역은 소스/드레인 영역으로부터 기판(50)으로의 누설(leakage)을 감소시키도록 사용될 수 있다. 일부 실시예에서, APT 영역에서의 도핑 농도는 약 1018 cm-3 내지 약 1019 cm-3 범위 내일 수 있다.
다층 스택(52)이 기판(50) 위에 형성된다. 다층 스택(52)은 교대하는(alternating) 제1 반도체 층(54) 및 제2 반도체 층(56)을 포함한다. 제1 반도체 층(54)은 제1 반도체 재료로 형성되고, 제2 반도체 층(56)은 제2 반도체 재료로 형성된다. 반도체 재료는 각각, 기판(50)의 후보 반도체 재료로부터 선택될 수 있다. 예시된 실시예에서, 다층 스택(52)은 제1 반도체 층(54) 및 제2 반도체 층(56) 각각의 3개 층을 포함한다. 다층 스택(52)은 임의의 수의 제1 반도체 층(54) 및 제2 반도체 층(56)을 포함할 수 있다는 것을 알아야 한다.
예시된 실시예에서 그리고 나중에 보다 상세하게 설명되는 바와 같이, 제1 반도체 층(54)은 제거될 것이고 제2 반도체 층(56)은 n-타입 영역(50N) 및 p-타입 영역(50P) 둘 다에 나노-FET을 위한 채널 영역을 형성하도록 패터닝될 것이다. 제1 반도체 층(54)은 희생 층(또는 더미 층)이며, 이는 제2 반도체 층(56)의 상부 표면 및 하부 표면을 노출시키도록 후속 프로세싱에서 제거될 것이다. 제1 반도체 층(54)의 제1 반도체 재료는 제2 반도체 층(56)의 에칭으로부터 높은 에칭 선택도를 갖는 재료, 예컨대 실리콘 게르마늄이다. 제2 반도체 층(56)의 제2 반도체 재료는 n-타입 및 p-타입 디바이스 둘 다에 적합한 재료, 예컨대 실리콘이다.
또다른 실시예(별도로 예시되지 않음)에서, 제1 반도체 층(54)은 하나의 영역(예컨대, p-타입 영역(50P))에서 나노-FET을 위한 채널 영역을 형성하도록 패터닝될 것이고, 제2 반도체 층(56)은 또다른 영역(예컨대, n-타입 영역(50N))에서 나노-FET을 위한 채널 영역을 형성하도록 패터닝될 것이다. 제1 반도체 층(54)의 제1 반도체 재료는 p-타입 디바이스에 적합한 재료, 예컨대 실리콘 게르마늄(예컨대, SixGe1-x, x는 0 내지 1의 범위 내일 수 있음), 순수 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등일 수 있다. 제2 반도체 층(56)의 제2 반도체 재료는 n-타입 디바이스에 적합한 재료, 예컨대 실리콘, 실리콘 탄화물, III-V 화합물 반도체, II-VI 화합물 반도체 등일 수 있다. 제1 반도체 재료 및 제2 반도체 재료는 서로의 에칭으로부터 높은 에칭 선택도를 가질 수 있으며, 그리하여 제1 반도체 층(54)은 n-타입 영역(50N)에서 제2 반도체 층(56)을 제거하지 않고서 제거될 수 있고, 제2 반도체 층(56)은 p-타입 영역(50P)에서 제1 반도체 층(54)을 제거하지 않고서 제거될 수 있다.
다층 스택(52)의 층들 각각은, 기상 에피텍시(VPE; vapor phase epitaxy) 또는 분자 빔 에피텍시(MBE; molecular beam epitaxy)와 같은 프로세스에 의해 성장될 수 있거나, 화학적 기상 증착(CVD; chemical vapor deposition) 또는 원자층 증착(ALD; atomic layer deposition)과 같은 프로세스에 의해 퇴적될 수 있거나 할 수 있다. 층들의 각각은 약 5 nm 내지 약 30 nm 범위 내의 두께와 같은 작은 두께를 가질 수 있다. 일부 실시예에서, 일부 층(예컨대, 제2 반도체 층(56))은 다른 층(예컨대, 제1 반도체 층(54))보다 더 얇도록 형성된다. 예를 들어, 제1 반도체 층(54)이 희생 층(또는 더미 층)이고 제2 반도체 층(56)이 n-타입 영역(50N) 및 p-타입 영역(50P) 둘 다에서 나노-FET를 위한 채널 영역을 형성하도록 패터닝되는 실시예에서, 제1 반도체 층(54)은 제1 두께를 가질 수 있고 제2 반도체 층(56)은 제2 두께를 가질 수 있으며 제2 두께는 제1 두께보다 약 30% 내지 약 60% 작을 수 있다. 제2 반도체 층(56)을 더 작은 두께로 형성하는 것은 채널 영역이 더 큰 밀도로 형성될 수 있게 해준다.
도 3에서, 핀(62), 제1 나노구조물(64) 및 제2 나노구조물(66)을 형성하도록 기판(50) 및 다층 스택(52)에 트렌치가 패터닝된다. 핀(62)은 기판(50)에서 패터닝된 반도체 스트립이다. 제1 나노구조물(64) 및 제2 나노구조물(66)은 각각 제1 반도체 층(54) 및 제2 반도체 층(56)의 남은 부분을 포함한다. 트렌치는 반응성 이온 에칭(RIE; reactive ion etch), 중성 빔 에칭(NBE; neutral beam etch) 등, 또는 이들의 조합과 같은 임의의 수락가능한 에칭 프로세스에 의해 패터닝될 수 있다. 에칭은 이방성일 수 있다.
핀(62) 및 나노구조물(64, 66)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(62) 및 나노구조물(64, 66)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자가 정렬(self-aligned) 프로세스를 조합하며, 예를 들어 단일 직접 포토리소그래피 프로세스를 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되는 것을 가능하게 한다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생 층에 나란히 자가 정렬 프로세스를 사용하여 스페이서가 형성된다. 그 다음, 희생 층이 제거되고, 그러면 남은 스페이서가 핀(62) 및 나노구조물(64, 66)을 패터닝하기 위한 마스크로서 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)가 나노구조물(64, 66) 상에 남을 수 있다.
핀(62) 및 나노구조물(64, 66)은 각각 약 8 nm 내지 약 40 nm 범위 내의 폭을 가질 수 있다. 예시된 실시예에서, 핀(62) 및 나노구조물(64, 66)은 n-타입 영역(50N) 및 p-타입 영역(50P)에서 실질적으로 동일한 폭을 갖는다. 또다른 실시예에서, 하나의 영역(예컨대, n-타입 영역(50N))에서의 핀(62) 및 나노구조물(64, 66)은 또다른 영역(예컨대, p-타입 영역(50P))에서의 핀(62) 및 나노구조물(64, 66)보다 더 넓거나 더 좁다.
도 4에서, STI 영역(70)이 기판(50) 위에 그리고 인접한 핀들(62) 사이에 형성된다. STI 영역(70)은, 나노구조물(64, 66)의 적어도 일부가 인접한 STI 영역들(70) 사이로부터 돌출하도록 핀(62)의 적어도 일부 주위에 배치된다. 예시된 실시예에서, STI 영역(70)의 상부 표면은 핀(62)의 상부 표면과 공면이다(coplanar)(프로세스 변동 내에서). 일부 실시예에서, STI 영역(70)의 상부 표면은 핀(62)의 상부 표면보다 높거나 낮다. STI 영역(70)은 인접한 디바이스의 특징부들을 분리한다.
STI 영역(70)은 임의의 적합한 방법에 의해 헝성될 수 있다. 예를 들어, 절연 재료가 기판(50) 및 나노구조물(64, 66) 위에 그리고 인접한 핀들(62) 사이에 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 등, 또는 이들의 조합일 수 있으며, 이는 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스, 예컨대 고밀도 플라즈마 CVD(HDP CVD; high-density plasma CVD), 유동가능 CVD(FCVD; flowable CVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 프로세스가 수행될 수 있다. 실시예에서, 절연 재료는 과도한 절연 재료가 나노구조물(64, 66)을 덮도록 형성된다. STI 영역(70)이 각각 단일 층으로서 예시되어 있지만, 일부 실시예는 복수의 층을 이용할 수 있다. 예를 들어, 일부 실시예에서 라이너(별도로 예시되지 않음)가 먼저 기판(50), 핀(62) 및 나노구조물(64, 66)의 표면을 따라 형성될 수 있다. 그 후에, 앞서 기재된 바와 같은 충전 재료가 라이너 위에 형성될 수 있다.
그 다음, 나노구조물(64, 66) 위의 과도한 절연 재료를 제거하도록 제거 프로세스가 절연 재료에 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP; chemical mechanical polish), 에칭 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 마스크가 나노구조물(64, 66) 상에 남아있는 실시예에서, 평탄화 프로세스는 마스크를 노출시키거나 마스크를 제거할 수 있다. 평탄화 프로세스 후에, 절연 재료 및 마스크(존재하는 경우) 또는 나노구조물(64, 66)의 상부 표면은 공면이다(프로세스 변동 내에서). 따라서, 마스크(존재하는 경우) 또는 나노구조물(64, 66)의 상부 표면은 절연 재료를 통해 통해 노출된다. 예시된 실시예에서는, 어떠한 마스크도 나노구조물(64, 66) 상에 남지 않는다. 그 다음, 절연 재료는 STI 영역(70)을 형성하도록 리세싱된다. 절연 재료는 나노구조물(64, 66)의 적어도 일부가 절연 재료의 인접한 부분들 사이로부터 돌출하도록 리세싱된다. 또한, STI 영역(70)의 상부 표면은 예시된 바와 같은 평평한 표면, 볼록 표면, 오목 표면(예컨대 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(70)의 상부 표면은 적합한 에칭에 의해 평평하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. 절연 재료는, 절연 재료의 재료에 선택적인 것과 같은 임의의 수락가능한 에칭 프로세스를 사용하여 리세싱될 수 있다(예컨대, 핀(62) 및 나노구조물(64, 66)의 재료보다 더 빠른 속도로 STI 영역(70)의 절연 재료를 선택적으로 에칭함). 예를 들어, dHF(dilute hydrofluoric) 산을 사용하여 산화물 제거가 수행될 수 있다.
앞서 기재된 프로세스는 핀(62) 및 나노구조물(64, 66)이 어떻게 형성될 수 있는지의 단지 하나의 예이다. 일부 실시예에서, 핀(62) 및/또는 나노구조물(64, 66)은 마스크 및 에피텍셜 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 기판(50)의 상부 표면 위에 유전체 층이 형성될 수 있고, 아래의 기판(50)을 노출시키도록 유전체 층을 통해 트렌치가 에칭될 수 있다. 에피텍셜 구조물이 트렌치에서 에피텍셜 성장될 수 있고, 유전체 층은 에피텍셜 구조물이 유전체 층으로부터 돌출하여 핀(62) 및/또는 나노구조물(64, 66)을 형성하도록 리세싱될 수 있다. 에피텍셜 구조물은, 제1 반도체 재료 및 제2 반도체 재료와 같이 앞서 기재된 교대하는 반도체 재료를 포함할 수 있다. 에피텍셜 구조물이 에피텍셜 성장되는 일부 실시예에서, 에피텍셜 성장된 재료는 성장 동안 인시추(in situ) 도핑될 수 있으며, 이는 핀의 사전 및/또는 후속 주입을 없앨 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
또한, 적합한 웰(별도로 예시되지 않음)이 기판(50), 핀(62) 및/또는 나노구조물(64, 66)에 형성될 수 있다. 웰은, n-타입 영역(50N) 및 p-타입 영역(50P)의 각각에 나중에 형성될 소스/드레인 영역의 전도성 타입과는 반대인 전도성 타입을 가질 수 있다. 일부 실시예에서, p-타입 웰이 n-타입 영역(50N)에 형성되고, n-타입 웰이 p-타입 영역(50P)에 형성된다. 일부 실시예에서, p-타입 웰 또는 n-타입 웰이 n-타입 영역(50N) 및 p-타입 영역(50P) 둘 다에 형성된다.
상이한 웰 타입이 있는 실시예에서, n-타입 영역(50N) 및 p-타입 영역(50P)에 대한 상이한 주입 단계들이 포토레지스트와 같은 마스크(별도로 예시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n-타입 영역(50N)에서의 핀(62), 나노구조물(64, 66) 및 STI 영역(70) 위에 형성될 수 있다. 포토레지스트는 p-타입 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n 타입 불순물 주입이 p-타입 영역(50P)에서 수행되고, 포토레지스트는 n 타입 불순물이 n-타입 영역(50N) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. n-타입 불순물은 약 1013 cm-3 내지 약 1014 cm-3 범위 내의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에, 예컨대 임의의 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
p-타입 영역(50P)의 주입에 이어서 또는 그에 앞서, 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 p-타입 영역(50P)에서의 핀(62), 나노구조물(64, 66) 및 STI 영역(70) 위에 형성된다. 포토레지스트는 n-타입 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 사용함으로써 형성될 수 있고, 수락가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p 타입 불순물 주입이 n-타입 영역(50N)에서 수행될 수 있고, 포토레지스트는 p 타입 불순물이 p-타입 영역(50P) 안으로 주입되는 것을 실질적으로 막을 마스크로서 작용할 수 있다. p-타입 불순물은 약 1013 cm-3 내지 약 1014 cm-3 범위 내의 농도로 영역에 주입된 붕소, 불화붕소, 인듐 등일 수 있다. 주입 후에, 예컨대 임의의 수락가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)의 주입 후에, 주입 손상을 보수하고(repair) 주입된 p-타입 및/또는 n-타입 불순물을 활성화시키도록 어닐이 수행될 수 있다. 핀(62) 및/또는 나노구조물(64, 66)에 대하여 에피텍셜 구조물이 에피텍셜 성장되는 일부 실시예에서, 성장된 재료는 성장 동안 인시추 도핑될 수 있으며, 이는 주입을 없앨 수 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
도 5에서, 더미 유전체 층(72)이 핀(62) 및 나노구조물(64, 66) 상에 형성된다. 더미 유전체 층(72)은, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등과 같은 유전체 재료로 형성될 수 있으며, 이는 수락가능한 기술에 따라 퇴적되거나 열 성장될 수 있다. 더미 게이트 층(74)이 더미 유전체 층(72) 위에 형성되고, 마스크 층(76)이 더미 게이트 층(74) 위에 형성된다. 더미 게이트 층(74)은 더미 유전체 층(72) 위에 퇴적된 다음, 예컨대 CMP에 의해 평탄화될 수 있다. 마스크 층(76)이 더미 게이트 층(74) 위에 퇴적될 수 있다. 더미 게이트 층(74)은 전도성 또는 비전도성 재료, 예컨대 비정질 실리콘, 다결정질 실리콘(폴리실리콘), 다결정질 실리콘-게르마늄(poly-SiGe), 금속, 금속성 질화물, 금속성 실리사이드, 금속성 산화물 등으로 형성될 수 있으며, 이는 물리적 기상 증착(PVD; physical vapor deposition), CVD 등에 의해 퇴적될 수 있다. 더미 게이트 층(74)은 절연 재료, 예컨대 STI 영역(70) 및/또는 더미 유전체 층(72)의 에칭으로부터 높은 에칭 선택도를 갖는 재료(들)로 형성될 수 있다. 마스크 층(76)은 실리콘 질화물, 실리콘 산화질화물 등과 같은 유전체 재료로 형성될 수 있다. 이 예에서, 단일 더미 게이트 층(74) 및 단일 마스크 층(76)이 n-타입 영역(50N) 및 p-타입 영역(50P)에 걸쳐 형성된다. 예시된 실시예에서, 더미 유전체 층(72)은 핀(62), 나노구조물(64, 66) 및 STI 영역(70)을 덮으며, 그리하여 더미 유전체 층(72)은 STI 영역(70) 위에 그리고 더미 게이트 층(74)과 STI 영역(70) 사이에 연장된다. 다른 실시예에서, 더미 유전체 층(72)은 핀(62) 및 나노구조물(64, 66)만 덮는다.
도 6에서, 마스크 층(76)은 마스크(86)를 형성하도록 수락 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝된다. 그 다음, 마스크(86)의 패턴은 더미 게이트(84)를 형성하도록 임의의 수락가능한 에칭 기술에 의해 더미 게이트 층(74)에 전사된다. 마스크(86)의 패턴은 더미 유전체(82)를 형성하도록 임의의 수락가능한 에칭 기술에 의해 더미 유전체 층(72)에 선택적으로 더 전사될 수 있다. 더미 게이트(84)는, 채널 영역을 형성하도록 후속 프로세싱에서 노출될 나노구조물(64, 66)의 일부를 덮는다. 구체적으로, 더미 게이트(84)는 채널 영역(68)을 형성하도록 패터닝될 나노구조물(66)의 일부를 따라 연장된다. 마스크(86)의 패턴은 인접한 더미 게이트(84)를 물리적으로 분리하도록 사용될 수 있다. 더미 게이트(84)는 또한, 핀(62)의 길이 방향에 실질적으로 수직인(프로세스 변동 내에서) 길이 방향을 가질 수 있다. 마스크(86)는 패터닝 후에, 예컨대 임의의 수락가능한 에칭 기술에 의해 선택적으로 제거될 수 있다.
도 7a 내지 도 22b는 실시예 디바이스의 제조에 있어서 다양한 추가의 단계들을 예시한다. 도 7a 내지 도 13b 및 도 20a 내지 도 22b는 n-타입 영역(50N)과 p-타입 영역(50P)의 어느 하나에서의 특징부를 예시한다. 예를 들어, 예시된 구조물은 n-타입 영역(50N)과 p-타입 영역(50P) 둘 다에 적용가능할 수 있다. n-타입 영역(50N)과 p-타입 영역(50P)의 구조물의 차이(만약 있다면)가 각각의 도면에 동반된 텍스트에 기재된다. 도 14a, 도 15a, 도 16a, 도 17a, 도 18a 및 도 19a는 p-타입 영역(50P)에서의 특징부를 예시한다. 도 14b, 도 15b, 도 16b, 도 17b, 도 18b 및 도 19b는 n-타입 영역(50N)에서의 특징부를 예시한다.
도 7a 및 도 7b에서, 게이트 스페이서(90)가 나노구조물(64, 66) 위에, 마스크(86)(존재하는 경우), 더미 게이트(84) 및 더미 유전체(82)의 측벽 상에 형성된다. 게이트 스페이서(90)는 하나 이상의 유전체 재료(들)를 컨포멀하게(conformally) 퇴적하고 그 후에 유전체 재료(들)를 에칭함으로써 형성될 수 있다. 수락가능한 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 산화탄화질화물 등을 포함할 수 있으며, 이는 화학적 기상 증착(CVD; chemical vapor deposition), 플라즈마 강화 화학적 기상 증착(PECVD; plasma-enhanced chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 플라즈마 강화 원자층 증착(PEALD; plasma-enhanced atomic layer deposition) 등과 같은 컨포멀 퇴적 프로세스에 의해 형성될 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 예시된 실시예에서, 게이트 스페이서(90)는 각각 복수의 층, 예컨대 제1 스페이서 층(90A) 및 제2 스페이서 층(90B)을 포함한다. 일부 실시예에서, 제1 스페이서 층(90A) 및 제2 스페이서 층(90B)은 실리콘 산화탄화질화물(예컨대, SiOxNyC1-x-y, x 및 y는 0 내지 1의 범위 내임)로 형성되며, 제1 스페이서 층(90A)은 제2 스페이서 층(90B)과는 유사하거나 상이한 조성의 실리콘 산화탄화질화물로 형성된다. 건식 에칭, 습식 에칭 등, 또는 이들의 조합과 같은 임의의 수락가능한 에칭 프로세스가 유전체 재료(들)를 패터닝하도록 수행될 수 있다. 에칭은 이방성일 수 있다. 유전체 재료(들)는 에칭될 때, 더미 게이트(84)의 측벽 상에 남은 부분을 갖는다(따라서 게이트 스페이서(90)를 형성함). 나중에 보다 상세하게 기재되는 바와 같이, 유전체 재료(들)는 에칭될 때, 핀(62) 및/또는 나노구조물(64, 66)의 측벽 상에 남은 부분을 또한 가질 수 있다(따라서 핀 스페이서(92)를 형성함, 도 9c 및 도 9d 참조). 에칭 후에, 핀 스페이서(92) 및/또는 게이트 스페이서(90)는 직선 측벽(예시된 바와 같이)을 가질 수 있거나 또는 곡선 측벽(별도로 예시되지 않음)을 가질 수 있다.
또한, 저농도 도핑된 소스/드레인(LDD) 영역(별도로 예시되지 않음)을 형성하도록 주입이 수행될 수 있다. 상이한 디바이스 타입이 있는 실시예에서, 앞서 기재된 웰에 대한 주입과 마찬가지로, 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 p-타입 영역(50P)을 노출시키면서 n-타입 영역(50N) 위에 형성될 수 있고, 적합한 타입(예컨대, p-타입) 불순물이 p-타입 영역(50P)에서 노출된 핀(62) 및/또는 나노구조물(64, 66) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. 그 후에, 포토레지스트와 같은 마스크(별도로 예시되지 않음)가 n-타입 영역(50N)을 노출시키면서 p-타입 영역(50P) 위에 형성될 수 있고, 적합한 타입 불순물(예컨대, n-타입)이 n-타입 영역(50N)에서 노출된 핀(62) 및/또는 나노구조물(64, 66) 안에 주입될 수 있다. 그 다음, 마스크가 제거될 수 있다. n-타입 불순물은 앞서 기재된 임의의 n 타입 불순물일 수 있고, p 타입 불순물은 앞서 기재된 임의의 p 타입 불순물일 수 있다. 주입 동안, 채널 영역(68)은 더미 게이트(84)에 의해 덮인 채 남아 있으며, 그리하여 채널 영역(68)은 LDD 영역을 형성하도록 주입된 불순물이 실질적으로 없는 채로 유지된다. LDD 영역은 약 1015 cm-3 내지 약 1019 cm-3 범위 내의 불순물 농도를 가질 수 있다. 주입 손상을 보수하고 주입된 불순물을 활성화시키도록 어닐이 수행될 수 있다.
앞의 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 기재한 것임을 유의하여야 한다. 다른 프로세스 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적은 또는 추가의 스페이서가 이용될 수 있고, 상이한 시퀀스의 단계들이 이용될 수 있고, 추가의 스페이서가 형성 및 제거될 수 있으며, 기타 등등이 가능하다. 또한, n-타입 디바이스 및 p-타입 디바이스는 상이한 구조 및 단계를 사용하여 형성될 수 있다.
도 8a 및 도 8b에서, 소스/드레인 리세스(94)가 나노구조물(64, 66)에 형성된다. 예시된 실시예에서, 소스/드레인 리세스(94)는 나노구조물(64, 66)을 통해 그리고 핀(62) 안으로 연장된다. 소스/드레인 리세스(94)는 또한 기판(50) 안으로 연장될 수 있다. 다양한 실시예에서, 소스/드레인 리세스(94)는 기판(50)을 에칭하지 않고서 기판(50)의 상부 표면으로 연장될 수 있거나, 또는 핀(62)은 소스/드레인 리세스(94)의 하부 표면이 STI 영역(70)의 상부 표면 아래에 배치되도록 에칭될 수 있거나, 기타 등등이 가능하다. 소스/드레인 리세스(94)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 나노구조물(64, 66)을 에칭함으로써 형성될 수 있다. 게이트 스페이서(90) 및 더미 게이트(84)는 집합적으로, 소스/드레인 리세스(94)를 형성하도록 사용되는 에칭 프로세스 동안 핀(62) 및/또는 나노구조물(64, 66)의 일부를 마스킹한다. 단일 에칭 프로세스가 나노구조물(64, 66)의 각각을 에칭하는데 사용될 수 있거나, 또는 복수의 에칭 프로세스가 나노구조물(64, 66)을 에칭하는데 사용될 수 있다. 소스/드레인 리세스(94)가 원하는 깊이에 도달한 후에 소스/드레인 리세스(94)의 에칭을 정지하도록 시간제한(timed) 에칭 프로세스가 사용될 수 있다.
선택적으로, 제1 나노구조물(64)의 남은 부분의 측벽, 예컨대 소스/드레인 리세스(94)에 의해 노출된 측벽 상에 내부 스페이서(96)가 형성된다. 나중에 보다 상세하게 기재되는 바와 같이, 소스/드레인 영역이 나중에 소스/드레인 리세스(94)에 형성될 것이고, 제1 나노구조물(64)은 나중에 대응하는 게이트 구조물로 대체될 것이다. 내부 스페이서(96)는 후속 형성되는 소스/드레인 영역과 후속 형성되는 게이트 구조물 사이의 아이솔레이션 특징부로서 작용한다. 또한, 내부 스페이서(96)는, 제1 나노구조물(64)을 나중에 제거하는데 사용되는 에칭 프로세스와 같은 후속 에칭 프로세스에 의한, 후속 형성되는 소스/드레인 영역에의 손상을 실질적으로 막도록 사용될 수 있다.
내부 스페이서(96)를 형성하기 위한 예로서, 소스/드레인 리세스(94)는 측방향으로 확장될 수 있다. 구체적으로, 소스/드레인 리세스(94)에 의해 노출된 제1 나노구조물(64)의 측벽의 일부가 리세싱될 수 있다. 제1 나노구조물(64)의 측벽이 직선인 것으로 예시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은, 제1 나노구조물(64)의 재료에 대해 선택적인 것과 같은 임의의 수락가능한 에칭 프로세스에 의해 리세싱될 수 있다(예컨대, 제2 나노구조물(66)의 재료보다 더 빠른 속도로 제1 나노구조물(64)의 재료를 선택적으로 에칭함). 에칭은 등방성일 수 있다. 예를 들어, 제2 나노구조물(66)이 실리콘으로 형성되고 제1 나노구조물(64)이 실리콘 게르마늄으로 형성될 때, 에칭 프로세스는 TMAH(tetramethylammonium hydroxide), 수산화암모늄(NH4OH) 등을 사용한 습식 에칭일 수 있다. 다른 실시예에서, 에칭 프로세스는 불화수소(HF) 가스와 같은 불소 기반의 가스를 사용한 건식 에칭일 수 있다. 일부 실시예에서, 소스/드레인 리세스(94)를 형성하는 것과 제1 나노구조물(64)의 측벽을 리세싱하는 것 둘 다를 위해 동일한 에칭 프로세스가 연속으로 수행될 수 있다. 그 다음, 절연 재료를 컨포멀하게 형성하고 그 후에 절연 재료를 에칭함으로써 내부 스페이서(96)가 형성될 수 있다. 절연 재료는 실리콘 질화물 또는 실리콘 산화질화물일 수 있지만, 약 3.5보다 작은 k-값을 갖는 저유전상수(로우-k) 재료와 같은 임의의 적합한 재료가 이용될 수 있다. 절연 재료는 ALD, CVD 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 절연 재료의 에칭은 이방성일 수 있다. 예를 들어, 에칭 프로세스는 RIE, NBE 등과 같은 건식 에칭일 수 있다. 내부 스페이서(96)의 외부 측벽이 게이트 스페이서(90)의 측벽에 관련하여 넘어서는(flush) 것으로서 예시되어 있지만, 내부 스페이서(96)의 외부 측벽은 게이트 스페이서(90)의 측벽을 넘어 연장될 수 있거나 또는 그로부터 리세싱될 수 있다. 다르게 말하자면, 내부 스페이서(96)는 측벽 리세스를 부분적으로 채우거나, 완전히 채우거나, 또는 과하게 채울(overfill) 수 있다. 또한, 내부 스페이서(96)의 측벽이 직선인 것으로 예시되어 있지만, 내부 스페이서(96)의 측벽은 오목하거나 볼록할 수 있다.
도 9a 및 도 9b에서, 에피텍셜 소스/드레인 영역(98)이 소스/드레인 리세스(94)에 형성된다. 에피텍셜 소스/드레인 영역(98)은, 각각의 더미 게이트(84)(및 대응하는 채널 영역(68))가 에피텍셜 소스/드레인 영역(98)의 각자의 인접한 쌍 사이에 배치되도록, 소스/드레인 리세스(94)에 형성된다. 일부 실시예에서, 게이트 스페이서(90) 및 내부 스페이서(96)는, 각각 더미 게이트(84) 및 제1 나노구조물(64)로부터 에피텍셜 소스/드레인 영역(98)을 적합한 측방향 거리만큼 분리하도록 사용되며, 그리하여 에피텍셜 소스/드레인 영역(98)은 결과적인 나노-FET의 후속 형성되는 게이트로 단락되지 않는다. 에피텍셜 소스/드레인 영역(98)의 재료는 각자의 채널 영역(68)에서 스트레스를 가함으로써 성능을 개선할 수 있도록 선택될 수 있다.
n-타입 영역(50N)에서의 에피텍셜 소스/드레인 영역(98)은 p-타입 영역(50P)을 마스킹함으로써 형성될 수 있다. 그 다음, n-타입 영역(50N)에서의 에피텍셜 소스/드레인 영역(98)은 n-타입 영역(50N)에서의 소스/드레인 리세스(94)에 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(98)은, n-타입 디바이스에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, n-타입 영역(50N)에서의 에피텍셜 소스/드레인 영역(98)은 채널 영역(68)에 인장 응력을 가하는 재료, 예컨대 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등을 포함할 수 있다. n-타입 영역(50N)에서의 에피텍셜 소스/드레인 영역(98)은 “n-타입 소스/드레인 영역”으로 지칭될 수 있다. n-타입 영역(50N)에서의 에피텍셜 소스/드레인 영역(98)은 핀(62) 및 나노구조물(64, 66)의 각자의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facets)을 가질 수 있다.
p-타입 영역(50P)에서의 에피텍셜 소스/드레인 영역(98)은 n-타입 영역(50N)을 마스킹함으로써 형성될 수 있다. 그 다음, p-타입 영역(50P)에서의 에피텍셜 소스/드레인 영역(98)은 p-타입 영역(50P)에서의 소스/드레인 리세스(94)에 에피텍셜 성장된다. 에피텍셜 소스/드레인 영역(98)은, p-타입 디바이스에 대하여 적합한, 임의의 수락가능한 재료를 포함할 수 있다. 예를 들어, p-타입 영역(50P)에서의 에피텍셜 소스/드레인 영역(98)은 채널 영역(68)에 압축 응력을 가하는 재료, 예컨대 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등을 포함할 수 있다. p-타입 영역(50P)에서의 에피텍셜 소스/드레인 영역(98)은 “p-타입 소스/드레인 영역”으로 지칭될 수 있다. p-타입 영역(50P)에서의 에피텍셜 소스/드레인 영역(98)은 핀(62) 및 나노구조물(64, 66)의 각자의 표면으로부터 상승된 표면을 가질 수 있고, 패싯을 가질 수 있다.
에피텍셜 소스/드레인 영역(98), 나노구조물(64, 66) 및/또는 핀(62)은, LDD 영역을 형성하는 것에 대하여 앞서 기재된 프로세스와 마찬가지로, 소스/드레인 영역을 형성하도록 불순물로 주입될 수 있고 그 후에 어닐이 이어질 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3 범위 내의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n 타입 및/또는 p 타입 불순물은 앞서 기재된 임의의 불순물일 수 있다. 일부 실시예에서, 에피텍셜 소스/드레인 영역(98)은 성장 동안 인시추 도핑될 수 있다.
에피텍셜 소스/드레인 영역(98)을 형성하는데 사용되는 에피텍시 프로세스의 결과로서, 에피텍셜 소스/드레인 영역의 상부 표면은, 핀(62) 및 나노구조물(64, 66)의 측벽을 넘어 측방향으로 바깥쪽으로 확장하는 패싯을 갖는다. 일부 실시예에서, 도 9c에 의해 예시된 바와 같이 이들 패싯으로 인해 인접한 에피텍셜 소스/드레인 영역(98)이 합쳐지게 된다. 일부 실시예에서, 도 9d에 의해 예시된 바와 같이, 인접한 에피텍셜 소스/드레인 영역(98)은 에피텍시 프로세스가 완료된 후에 분리된 채 남는다. 예시된 실시예에서, 게이트 스페이서(90)를 형성하는데 사용되는 스페이서 에칭은, 핀(62) 및/또는 나노구조물(64, 66)의 측벽 상에 핀 스페이서(92)를 또한 형성하도록 조정될 수 있다. 핀 스페이서(92)는 핀(62) 및/또는 나노구조물(64, 66)의 측벽의 일부를 덮도록 형성되며, 이는 STI 영역(70) 위로 연장되고 그에 의해 에피텍셜 성장을 막는다. 다른 실시예에서, 게이트 스페이서(90)를 형성하는데 사용되는 스페이서 에칭은, 에피텍셜 소스/드레인 영역(98)이 STI 영역(70)의 표면으로 연장될 수 있도록 핀 스페이서를 형성하지 않게 조정된다.
에피텍셜 소스/드레인 영역(98)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피텍셜 소스/드레인 영역(98)은 각각 라이너 층(98A), 메인 층(98B) 및 마감(finishing) 층(98C)(또는 보다 일반적으로, 제1 반도체 재료 층, 제2 반도체 층 및 제3 반도체 재료 층)을 포함할 수 있다. 임의의 수의 반도체 재료 층이 에피텍셜 소스/드레인 영역(98)에 사용될 수 있다. 라이너 층(98A), 메인 층(98B) 및 마감 층(98C)의 각각은 상이한 반도체 재료로 형성될 수 있고 상이한 불순물 농도로 도핑될 수 있다. 일부 실시예에서, 라이너 층(98A)은 메인 층(98B)보다 더 적은 농도의 불순물을 가질 수 있고, 마감 층(98C)은 라이너 층(98A)보다 더 큰 농도의 불순물 및 메인 층(98B)보다 더 적은 농도의 불순물을 가질 수 있다. 에피텍셜 소스/드레인 영역(98)이 3개의 반도체 재료 층을 포함하는 실시예에서, 라이너 층(98A)은 소스/드레인 리세스(94)에 성장될 수 있고, 메인 층(98B)은 라이너 층(98A) 상에 성장될 수 있고, 마감 층(98C)은 메인 층(98B) 상에 성장될 수 있다.
도 10a 및 도 10b에서, 제1 층간 유전체(ILD; inter-layer dielectric)(104)가 에피텍셜 소스/드레인 영역(98), 게이트 스페이서(90), 마스크(86)(만약 존재하는 경우) 또는 더미 게이트(84) 위에 퇴적된다. 제1 ILD(104)는 유전체 재료로 형성될 수 있고, 이는 CVD, 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), FCVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 수락가능한 유전체 재료는, PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 수락가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다.
일부 실시예에서, 제1 ILD(104)와 에피텍셜 소스/드레인 영역(98), 게이트 스페이서(90) 및 마스크(86)(만약 존재하는 경우) 또는 더미 게이트(84) 사이에 콘택 에칭 정지 층(CESL; contact etch stop layer)(102)이 형성된다. CESL(102)은, 제1 ILD(104)의 에칭으로부터 높은 에칭 선택도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은 유전체 재료로 형성될 수 있다. CESL(102)은 CVD, ALD 등과 같은 임의의 적합한 방법에 의해 형성될 수 있다.
도 11a 및 도 11b에서, 제1 ILD(104)의 상부 표면을 마스크(86)(만약 존재하는 경우) 또는 더미 게이트(84)의 상부 표면과 평평하게 하도록(level) 제거 프로세스가 수행된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에칭 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 또한, 더미 게이트(84) 상의 마스크(86), 및 마스크(86)의 측벽을 따르는 게이트 스페이서(90)의 일부를 제거할 수 있다. 평탄화 프로세스 후에, 게이트 스페이서(90), 제1 ILD(104), CESL(102) 및 마스크(86)(존재하는 경우) 또는 더미 게이트(84)의 상부 표면은 공면이다(프로세스 변동 내에서). 따라서, 마스크(86)(존재하는 경우) 또는 더미 게이트(84)의 상부 표면은 제1 ILD(104)를 통해 노출된다. 예시된 실시예에서, 마스크(86)는 남아있으며, 평탄화 프로세스는 제1 ILD(104)의 상부 표면을 마스크(86)의 상부 표면과 평평하게 한다.
도 12a 및 도 12b에서, 마스크(86)(존재하는 경우) 및 더미 게이트(84)는 리세스(106)가 형성되도록 에칭 프로세스에서 제거된다. 리세스(106)에서의 더미 유전체(82)의 일부도 또한 제거된다. 일부 실시예에서, 더미 게이트(84)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(104) 또는 게이트 스페이서(90)보다 더 빠른 속도로 더미 게이트(84)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 제거 동안, 더미 유전체(82)는 더미 게이트(84)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그 다음, 더미 유전체(82)가 제거된다. 각각의 리세스(106)는 채널 영역(68)의 일부를 노출시키고 그리고/또는 그 위에 놓인다. 채널 영역(68)으로서 작용하는 제2 나노구조물(66)의 부분은 에피텍셜 소스/드레인 영역(98)의 인접한 쌍 사이에 배치된다.
그 다음, 제1 나노구조물(64)의 남은 부분은 리세스(106)를 확장시키도록 제거되며, 그리하여 제2 나노구조물(66) 사이의 영역(50I)에 개구(108)가 형성된다. 제1 나노구조물(64)의 남은 부분은, 제2 나노구조물(66)의 재료보다 더 빠른 속도로 제1 나노구조물(64)의 재료를 선택적으로 에칭하는 임의의 수락가능한 에칭 프로세스에 의해 제거될 수 있다. 에칭은 등방성일 수 있다. 예를 들어, 제1 나노구조물(64)이 실리콘 게르마늄으로 형성되고 제2 나노구조물(66)이 실리콘으로 형성될 때, 에칭 프로세스는 TMAH(tetramethylammonium hydroxide), 수산화암모늄(NH4OH) 등을 사용한 습식 에칭일 수 있다. 일부 실시예에서, 제2 나노구조물(66)의 노출된 부분의 두께를 감소시키도록 트림 프로세스(별도로 예시되지 않음)가 수행된다. 도 14a 내지 도 19b에 보다 명확하게 예시된 바와 같이(나중에 보다 상세하게 기재됨), 제2 나노구조물(66)의 남은 부분은 라운딩된 코너를 가질 수 있다.
도 13a 및 도 13b에서, 게이트 유전체 층(112)이 리세스(106)에 형성된다. 게이트 전극 층(114)이 게이트 유전체 층(112) 상에 형성된다. 게이트 유전체 층(112) 및 게이트 전극 층(114)은 게이트 대체를 위한 층들이며, 각각 제2 나노구조물(66)의 모든(예컨대, 4개) 측부를 감싼다.
게이트 유전체 층(112)은, 핀(62)의 측벽 및/또는 상부 표면 상에; 제2 나노구조물(66)의 상부 표면, 측벽 및 하부 표면 상에; 그리고 게이트 스페이서(90)의 측벽 상에 배치된다. 게이트 유전체 층(112)은 또한, 제1 ILD(104) 및 게이트 스페이서(90)의 상부 표면 상에 형성될 수 있다. 게이트 유전체 층(112)은 실리콘 산화물 또는 금속 산화물과 같은 산화물, 금속 실리케이트와 같은 실리케이트, 이들의 조합, 이들의 다층 등을 포함할 수 있다. 게이트 유전체 층(112)은 약 7.0보다 큰 k-값을 갖는 유전체 재료, 예컨대 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 금속 산화물 또는 실리케이트를 포함할 수 있다. 단일 층의 게이트 유전체 층(112)이 도 13a 및 도 13b에 예시되어 있지만, 나중에 보다 상세하게 기재되는 바와 같이, 게이트 유전체 층(112)은 계면 층 및 메인 층을 포함할 수 있다.
게이트 전극 층(114)은 티타늄 질화물, 티타늄 산화물, 탄탈럼 질화물, 탄탈럼 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 이들의 다층 등과 같은 금속 함유 재료를 포함할 수 있다. 단일 층의 게이트 전극 층(114)이 도 13a 및 도 13b에 예시되어 있지만, 나중에 보다 상세하게 기재되는 바와 같이, 게이트 전극 층(114)은 임의의 수의 일함수 튜닝 층, 임의의 수의 배리어 층, 임의의 수의 글루 층 및 충전 재료를 포함할 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에서의 게이트 유전체 층(112)의 형성은, 각각의 영역에서의 게이트 유전체 층(112)이 동일 재료로 형성되도록 동시에 일어날 수 있고, 게이트 전극 층(114)의 형성은 각각의 영역에서의 게이트 전극 층(114)이 동일 재료로 형성되도록 동시에 일어날 수 있다. 일부 실시예에서, 각각의 영역에서의 게이트 유전체 층(112)은, 게이트 유전체 층(112)이 상이한 재료일 수 있도록 그리고/또는 상이한 수의 층을 가질 수 있도록, 이산(distinct) 프로세스에 의해 형성될 수 있고, 그리고/또는 각각의 영역에서의 게이트 전극 층(114)은 게이트 전극 층(114)이 상이한 재료일 수 있도록 그리고/또는 상이한 수의 층을 가질 수 있도록, 이산 프로세스에 의해 형성될 수 있다. 이산 프로세스를 사용할 때 적합한 영역을 마스킹하고 노출시키도록 다양한 마스킹 단계가 사용될 수 있다. 다음의 기재에서, n-타입 영역(50N)에서의 게이트 전극 층(114) 및 p-타입 영역(50P)에서의 게이트 전극 층(114)의 적어도 일부는 개별적으로 형성된다.
도 14a 내지 도 19b는 대체 게이트를 위한 게이트 유전체 층(112) 및 게이트 전극 층(114)이 리세스(106)에 형성되는 프로세스를 예시한다. 도 13a에서의 영역(50R)과 유사한 영역에서의 특징부들이 예시된다. 대체 게이트 층을 형성할 때, 제1 일함수 튜닝 층(114A)(도 17a 참조) 및 배리어 층(114B)(도 17a 참조)이 제1 영역(예컨대, p-타입 영역(50P))에 형성된다. 그 다음, 제2 일함수 튜닝 층(114C)(도 18a 및 도 18b 참조)이 제1 영역(예컨대, p-타입 영역(50P))과 제2 영역(예컨대, n-타입 영역(50N)) 둘 다에 형성된다. 제1 영역(예컨대, p-타입 영역(50P)) 및 제2 영역(예컨대, n-타입 영역(50N))은 상이한 양 및 타입의 일함수 튜닝 층을 포함하기 때문에, 영역에 형성된 디바이스는 상이한 문턱 전압을 갖는다. 또한, 배리어 층(114B)은 제1 영역(예컨대, p-타입 영역(50P))에서 제1 일함수 튜닝 층(114A)과 제2 일함수 튜닝 층(114C) 사이에 배치된다. 제2 일함수 튜닝 층(114C)의 퇴적 동안, 배리어 층(114B)은 아래의 제1 일함수 튜닝 층(114A)을 보호하며, 그리하여 그의 일함수는 제1 일함수 튜닝 층(114A) 안으로의 금속의 확산에 의해 수정되지 않는다. 따라서, 결과적인 디바이스의 문턱 전압이 보다 정확하게 튜닝될 수 있다.
도 14a 및 도 14b에서, 게이트 유전체 층(112)이 제1 영역(예컨대, p-타입 영역(50P)) 및 제2 영역(예컨대, n-타입 영역(50N)) 둘 다에서의 리세스(106)에 퇴적된다. 게이트 유전체 층(112)은 또한, 제1 ILD(104) 및 게이트 스페이서(90)의 상부 표면 상에 퇴적될 수 있다(도 13b 참조). 게이트 유전체 층(112)의 형성 방법은 분자 빔 증착(MBD; Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다. 게이트 유전체 층(112)은 제2 나노구조물(66)의 모든(예컨대, 4개) 측부를 감싼다. 예시된 실시예에서, 게이트 유전체 층(112)은, 계면 층(112A)(또는 보다 일반적으로, 제1 게이트 유전체 층) 및 위의 하이-k 유전체 층(112B)(또는 보다 일반적으로, 제2 게이트 유전체 층)을 포함하는 다층이다. 계면 층(112A)은 실리콘 산화물로 형성될 수 있고, 하이-k 유전체 층(112B)은 하프늄 산화물로 형성될 수 있다.
도 15a 및 도 15b에서, 제1 일함수 튜닝 층(114A)이 제1 영역(예컨대, p-타입 영역(50P)) 및 제2 영역(예컨대, n-타입 영역(50N)) 둘 다에서의 게이트 유전체 층(112) 상에 퇴적된다. 나중에 보다 상세하게 기재되는 바와 같이, 제1 일함수 튜닝 층(114A)은 제2 영역(예컨대 n-타입 영역(50N))에서의 제1 일함수 튜닝 층(114A)의 일부를 제거하면서 제1 영역(예컨대, p-타입 영역(50P))에서의 제1 일함수 튜닝 층(114A)의 일부를 남기도록 패터닝될 것이다. 제1 일함수 튜닝 층(114A)은, 제2 영역(예컨대, n-타입 영역(50N))으로부터 제거되고 제1 영역(예컨대, p-타입 영역(50P))에 남을 때, “p-타입 일함수 튜닝 층”으로 지칭될 수 있다. 제1 일함수 튜닝 층(114A)은, 형성될 디바이스의 애플리케이션이 주어지면 원하는 양으로 디바이스의 일함수를 튜닝하도록 임의의 수락가능한 재료를 포함하고, 임의의 수락가능한 퇴적 프로세스를 사용하여 퇴적될 수 있다. 예를 들어, 제1 일함수 튜닝 층(114A)이 p-타입 일함수 튜닝 층일 때, 티타늄 질화물(TiN), 탄탈럼 질화물(TaN), 이들의 조합 등과 같은 p-타입 일함수 금속(PWFM; p-type work function metal)으로 형성될 수 있고, 이는 ALD, CVD, PVD 등에 의해 퇴적될 수 있다. 제1 일함수 튜닝 층(114A)이 단일 층인 것으로서 도시되어 있지만, 제1 일함수 튜닝 층(114A)은 다층일 수 있다. 예를 들어, 제1 일함수 튜닝 층(114A)은 티타늄 질화물(TiN) 층 및 탄탈럼 질화물(TaN) 층을 포함할 수 있다.
제1 일함수 튜닝 층(114A)은 제1 영역(예컨대, p-타입 영역(50P))과 제2 영역(예컨대, n-타입 영역(50N)) 둘 다에서 제2 나노구조물(66) 사이의 영역(50I)의 남은 부분을 채운다(예컨대, 개구(108)를 채움, 도 14a 및 도 14b 참조). 구체적으로, 제1 일함수 튜닝 층(114A)은, 합쳐져 함께 이어질 만큼 충분히 두꺼울 때까지 게이트 유전체 층(112) 상에 퇴적된다. 일부 실시예에서, 제1 일함수 튜닝 층(114A)의 인접한 부분들(예컨대, 제2 나노구조물(66) 주변의 부분들)의 접촉에 의해 계면(116)이 형성된다. 그 결과, 개구(108)는 게이트 유전체 층(112)의 유전체 재료(들) 및 제1 일함수 튜닝 층(114A)의 일함수 금속에 의해 완전히 채워지며, 그리하여 어떠한 배리어 층(나중에 보다 상세하게 기재됨)도 개구(108)에 형성될 수 없다. 개구(108)에 배리어 층을 퇴적하지 않음으로써, 특히 작은 특징부 크기를 갖는 첨단 반도체 노드에서, 배리어 층 재료는 작은 공간에 퇴적되는 것이 어려울 수 있기에, 제조 용이성이 개선될 수 있다. 게이트 유전체 층(112)의 각자의 부분은 제2 나노구조물(66)의 각각을 감싸고, 제1 일함수 튜닝 층(114A)의 각자의 부분은 제1 영역(예컨대, p-타입 영역(50P))과 제2 영역(예컨대, n-타입 영역(50N)) 둘 다에서 게이트 유전체 층(112)의 각자의 부분들 사이의 영역을 채운다. 일부 실시예에서, 제1 일함수 튜닝 층(114A)은 약 5 Å 내지 약 60 Å 범위 내의 두께로 형성된다. 제1 일함수 튜닝 층(114A)을 약 5 Å보다 작은 두께로 형성하면, 제1 일함수 튜닝 층(114A)의 부분들이 합쳐지게 되지 않을 수 있다. 제1 일함수 튜닝 층(114A)을 약 60 Å보다 큰 두께로 형성하면, 결과적인 디바이스의 문턱 전압에 악영향을 미칠 수 있다.
도 16a 및 도 16b에서, 제1 일함수 튜닝 층(114A) 상에 배리어 층(114B)이 퇴적된다. 나중에 보다 상세하게 기재되는 바와 같이, 제2 일함수 튜닝 층이 배리어 층(114B) 위에 형성될 것이고, 제2 일함수 튜닝 층은 쉽게 확산하는 금속으로 형성될 수 있다. 배리어 층(114B)은 금속의 확산에 저항하는 배리어 재료로 형성되며, 따라서 제1 일함수 튜닝 층(114A)의 일함수의 수정을 억제한다(예컨대, 실질적으로 막거나 적어도 감소시킴). 일부 실시예에서, 제2 일함수 튜닝 층을 형성하는 것은 알루미늄을 퇴적하는 것을 포함하고, 배리어 층(114B)은 알루미늄의 확산에 저항하는 배리어 재료로 형성되며, 그에 의해 제1 일함수 튜닝 층(114A) 안으로의 알루미늄의 확산을 억제한다. 나중에 보다 상세하게 기재되는 바와 같이, 적합한 배리어 재료는 비정질 실리콘, 비불소(fluorine-free) 텅스텐 등을 포함하며, 이는 CVD, ALD 등에 의해 퇴적될 수 있다.
배리어 층(114B)은 후속 프로세싱 동안 제1 일함수 튜닝 층(114A)의 일함수의 수정을 억제하기에 충분한 두께로 형성된다. 일부 실시예에서, 배리어 층(114B)은 약 7 Å 내지 약 40 Å 범위 내의 두께로 형성된다. 배리어 층(114B)을 약 7 Å보다 작은 두께로 형성하면, 제1 일함수 튜닝 층(114A)을 충분히 보호하지 못할 수 있다. 배리어 층(114B)을 약 40 Å보다 큰 두께로 형성하면, 결과적인 디바이스의 문턱 전압에 악영향을 미칠 수 있다. 배리어 층(114B)은 제1 일함수 튜닝 층(114A)보다 더 작은 두께를 가질 수 있다.
일부 실시예에서, 배리어 층(114B)은 비정질 실리콘으로 형성되며, 이는 CVD 프로세스에 의해 퇴적된다. 구체적으로, 배리어 층(114B)은, 퇴적 챔버에 기판(50)을 배치하고 퇴적 챔버 안에 실리콘 소스 전구체를 디스펜싱함으로써 형성될 수 있다. 수락가능한 실리콘 소스 전구체는 실란(SiH4), 디실란(Si2H6) 등과 같은 이원 실리콘-수소 화합물 실란을 포함한다. CVD 프로세스는 약 275 ℃ 내지 약 500 ℃ 범위 내의 온도에서 그리고 약 3 torr 내지 약 45 torr 범위 내의 압력에서, 예컨대 이러한 온도와 압력으로 퇴적 챔버를 유지함으로써, 수행될 수 있다. CVD 프로세스는 약 0.2 초 내지 약 990 초 범위 내의 지속기간 동안, 예컨대 이러한 지속기간 동안 퇴적 챔버 내에 실리콘 소스 전구체를 유지함으로써, 수행될 수 있다. 이들 범위의 파라미터로 CVD 프로세스를 수행하는 것은 배리어 층(114B)이 원하는 두께(앞서 기재됨) 및 품질로 형성될 수 있게 해준다. 이들 범위를 벗어난 파라미터로 CVD 프로세스를 수행하면, 배리어 층(114B)이 원하는 두께 또는 품질로 형성되는 것을 허용하지 않을 수 있다.
일부 실시예에서, 배리어 층(114B)은 비불소 텅스텐으로 형성되며, 이는 ALD 프로세스에 의해 퇴적된다. 구체적으로, 배리어 층(114B)은, 퇴적 챔버에 기판(50)을 배치하고 퇴적 챔버 안에 복수의 소스 전구체를 주기적으로 디스펜싱함으로써 형성될 수 있다. 비불소 텅스텐은 불소가 없는 텅스텐이며, 비불소 텅스텐 소스 전구체, 예컨대 불소가 없는 텅스텐 소스 전구체로 퇴적된다. 비불소 텅스텐 소스 전구체로 텅스텐을 퇴적하는 것은 퇴적 동안 부식성 불소 부산물의 원치않는 생산을 피한다. ALD 사이클의 제1 펄스는 퇴적 챔버 안으로 비불소 텅스텐 소스 전구체를 디스펜싱함으로써 수행된다. 수락가능한 비불소 텅스텐 소스 전구체는 텅스텐(V) 염화물(WCl5) 등과 같은 텅스텐 염화물을 포함한다. 제1 펄스는 약 250 ℃ 내지 약 550 ℃ 범위 내의 온도에서 그리고 약 0.1 torr 내지 약 60 torr 범위 내의 압력에서, 예컨대 이러한 온도와 압력으로 퇴적 챔버를 유지함으로써, 수행될 수 있다. 제1 펄스는 약 0.1 초 내지 약 300 초 범위 내의 지속기간 동안, 예컨대 이러한 지속기간 동안 퇴적 챔버 내에 비불소 텅스텐 소스 전구체를 유지함으로써, 수행될 수 있다. 그 다음, 예컨대 수락가능한 진공 프로세스에 의해 그리고/또는 퇴적 챔버 안으로 비활성 가스를 흐르게 함으로써, 비불소 텅스텐 소스 전구체가 퇴적 챔버로부터 퍼징된다. ALD 사이클의 제2 펄스는 퇴적 챔버 안으로 수소 소스 전구체를 디스펜싱함으로써 수행된다. 수락 가능한 수소 소스 전구체는 수소 가스(H2) 등을 포함한다. 제2 펄스는 약 250 ℃ 내지 약 550 ℃ 범위 내의 온도에서 그리고 약 0.1 torr 내지 약 60 torr 범위 내의 압력에서, 예컨대 이러한 온도와 압력으로 퇴적 챔버를 유지함으로써 수행될 수 있다. 제2 펄스는 약 0.1 초 내지 약 300 초 범위 내의 지속기간 동안, 예컨대 이러한 지속기간 동안 퇴적 챔버 내에 수소 소스 전구체를 유지함으로써, 수행될 수 있다. 그 다음, 예컨대 수락가능한 진공 프로세스에 의해 그리고/또는 퇴적 챔버 안으로 비활성 가스를 흐르게 함으로써, 수소 소스 전구체가 퇴적 챔버로부터 퍼징된다. 각각의 ALD 사이클의 결과로서 비불소 텅스텐의 원자층(가끔은 단층으로 불림)이 퇴적된다. ALD 사이클은 배리어 층(114B)이 원하는 두께(앞서 기재됨)를 가질 때까지 반복된다. ALD 사이클은 약 1회 내지 약 500회 반복될 수 있다. 이들 범위의 파라미터로 ALD 프로세스를 수행하는 것은 배리어 층(114B)이 원하는 두께(앞서 기재됨) 및 품질로 형성될 수 있게 해준다. 이들 범위를 벗어난 파라미터로 ALD 프로세스를 수행하면, 배리어 층(114B)이 원하는 두께 또는 품질로 형성되는 것을 허용하지 않을 수 있다.
예시된 실시예에서, 배리어 층(114B)은, 제1 배리어 서브층(114B1) 및 제2 배리어 서브층(114B2)을 포함하는 배리어 재료(들)의 다층이다. 이러한 배리어 층(114B)은, 제1 배리어 서브층(114B1)을 퇴적하고, 그 다음 제1 배리어 서브층(114B1) 위에 제2 배리어 서브층(114B2)을 퇴적함으로써 형성된다. 일부 실시예에서, 제1 배리어 서브층(114B1)의 상부 부분은 제1 배리어 서브층(114B1)의 퇴적 후에 그리고 제2 배리어 서브층(114B2)의 퇴적 전에 산화되며, 그에 의해 1 배리어 서브층(114B1)과 제2 배리어 서브층(114B2) 사이에 제3 배리어 서브층(114B3)을 형성한다. 제1 배리어 서브층(114B1)의 상부 부분은, 제1 배리어 서브층(114B1)을 산소-함유 환경에 노출시킴으로써 산화될 수 있다. 산소-함유 환경은 제1 배리어 서브층(114B1)이 퇴적되는 동일 프로세싱 챔버일 수 있거나 또는 상이한 프로세싱 챔버일 수 있다. 따라서, 제3 배리어 서브층(114B3)의 재료는 제1 배리어 서브층(114B1)의 배리어 재료의 산화물이다. 예를 들어, 제1 배리어 서브층(114B1)이 비정질 실리콘으로 형성될 때, 제3 배리어 서브층(114B3)은 실리콘 산화물로 형성된다. 제1 배리어 서브층(114B1) 및 제2 배리어 서브층(114B2)은 동일 배리어 재료로 형성될 수 있거나 또는 상이한 배리어 재료를 포함할 수 있다. 제1 배리어 서브층(114B1)이 비정질 실리콘으로 형성될 때 앞의 예에서 계속하여, 제2 배리어 서브층(114B2)도 또한 비정질 실리콘으로 형성될 수 있거나, 또는 제2 배리어 서브층(114B2)은 비불소 텅스텐과 같은 또다른 배리어 재료로 형성될 수 있다. 제1 배리어 서브층(114B1) 및 제2 배리어 서브층(114B2)이 동일 배리어 재료로 형성될 때, 제2 배리어 서브층(114B2)을 퇴적하는 것은 제1 배리어 서브층(114B1)의 배리어 재료를 더 많이 퇴적하는 것을 포함할 수 있다. 제3 배리어 서브층(114B3)은 얇을 수 있으며, 예컨대 제1 배리어 서브층(114B1) 및 제2 배리어 서브층(114B2)보다 더 얇을 수 있다. 예를 들어, 제3 배리어 서브층(114B3)은 배리어 층(114B)의 총 두께의 약 20% 내지 약 75%일 수 있다. 제3 배리어 서브층(114B3)이 산화물로 형성되고 얇을 때, 이는 “얇은 산화물”로 지칭될 수 있다. 나중에 보다 상세하게 기재되는 바와 같이, 배리어 층(114B)에 제3 배리어 서브층(114B3)을 포함하는 것은 배리어 층(114B)이 금속의 확산에 더 저항하도록 도울 수 있다. 또다른 실시예(도 23a 및 도 23b에 대하여 나중에 기재됨)에서, 배리어 층(114B)은 중간 얇은 산화물 서브층을 포함하지 않는 배리어 재료의 단일 연속 층이다.
도 17a 및 도 17b에서, 배리어 층(114B) 및 제1 일함수 튜닝 층(114A)의 일부가 제2 영역(예컨대, n-타입 영역(50N))으로부터 제거된다. 배리어 층(114B) 및 제1 일함수 튜닝 층(114A)의 일부를 제2 영역(예컨대, n-타입 영역(50N))으로부터 제거하는 것은 제2 영역(예컨대, n-타입 영역(50N))에서의 리세스(106)를 확장시켜 게이트 유전체 층(112)을 다시 노출시키고 제2 영역(예컨대, n-타입 영역(50N))에 개구(108)를 다시 형성한다. 제거는 수락가능한 포토리소그래피 및 에칭 기술에 의해 이루어질 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 수락가능한 에칭 프로세스를 포함할 수 있다. 에칭은 이방성일 수 있다.
일부 실시예에서, 제1 에칭이 배리어 층(114B)의 일부를 제거하도록 수행되고, 제2 에칭이 제1 일함수 튜닝 층(114A)의 일부를 제거하도록 수행된다. 제1 에칭은 배리어 층(114B)에 대해 선택적일 수 있다(예컨대, 제1 일함수 튜닝 층(114A)의 재료보다 ㄷ 빠른 속도로 배리어 층(114B)의 재료를 선택적으로 에칭함). 예를 들어, 배리어 층(114B)이 비정질 실리콘으로 형성될 때, 이는 dHF 산을 사용한 습식 에칭에 의해 제거될 수 있다. 제2 에칭은 제1 일함수 튜닝 층(114A)에 대해 선택적일 수 있다(예컨대, 게이트 유전체 층(112)의 재료보다 더 빠른 속도로 제1 일함수 튜닝 층(114A)의 재료를 선택적으로 에칭함). 예를 들어, 제1 일함수 튜닝 층(114A)이 티타늄 질화물로 형성될 때, 이는 수산화암모늄(NH4OH) 및 과산화수소(H2O2)를 사용한 습식 에칭에 의해 제거될 수 있다. 다른 실시예에서, 배리어 층(114B)과 제1 일함수 튜닝 층(114A) 둘 다의 일부를 제거하도록 단일 에칭이 수행된다.
도 18a 및 도 18b에서, 제2 일함수 튜닝 층(114C)이 제1 영역(예컨대, p-타입 영역(50P))에서 배리어 층(114B) 상에 그리고 제2 영역(예컨대, n-타입 영역(50N))에서 게이트 유전체 층(112) 상에 퇴적된다. 나중에 보다 상세하게 기재되는 바와 같이, 제2 영역(예컨대, n-타입 영역(50N))에서 제2 일함수 튜닝 층(114C)을 갖는 n-타입 디바이스가 형성될 것이고, 제1 영역(예컨대, p-타입 영역(50P))에서 제1 일함수 튜닝 층(114A) 및 제2 일함수 튜닝 층(114C)을 갖는 p-타입 디바이스가 형성될 것이다. 제2 일함수 튜닝 층(114C)은, 제2 영역(예컨대, n-타입 영역(50N))에 있는 유일한 일함수 튜닝 층일 때, “n-타입 일함수 튜닝 층”으로 지칭될 수 있다. 제2 일함수 튜닝 층(114C)은, 형성될 디바이스의 애플리케이션이 주어지면 원하는 양으로 디바이스의 일함수를 튜닝하도록 임의의 수락가능한 재료를 포함하고, 임의의 수락가능한 퇴적 프로세스를 사용하여 퇴적될 수 있다. 예를 들어, 제2 일함수 튜닝 층(114C)이 n-타입 일함수 튜닝 층일 때, 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 질화물(TiAlN), 이들의 조합 등과 같은 n-타입 일함수 금속(NWFM; n-type work function metal)으로 형성될 수 있으며, 이는 ALD, CVD, PVD 등에 의해 퇴적될 수 있다. 제2 일함수 튜닝 층(114C)이 단일 층인 것으로서 도시되어 있지만, 제2 일함수 튜닝 층(114C)은 다층일 수 있다. 예를 들어, 제2 일함수 튜닝 층(114C)은 티타늄 알루미늄 질화물(TiAlN) 층 및 티타늄 질화물(TiN) 층을 포함할 수 있다.
제2 일함수 튜닝 층(114C)이 n-타입 일함수 튜닝 층인 실시예에서, 이는 n-타입 디바이스의 문턱 전압을 튜닝하기에 적합한 금속 원소, 예컨대 알루미늄을 포함할 수 있으며, 이는 또한 쉽게 확산할 수 있다. 예를 들어, 제2 일함수 튜닝 층(114C)이 알루미늄을 포함할 때, 이는 트리에틸알루미늄(TEA)(Al2(C2H5)6), 트리메틸알루미늄(TMA)(Al2(CH3)6) 등과 같은 알루미늄-함유 전구체를 사용하여 ALD 또는 CVD에 의해 퇴적될 수 있다. 퇴적 동안, 알루미늄은 알루미늄-함유 전구체로부터 해리되어 제2 일함수 튜닝 층(114C)의 재료를 형성하지만, 알루미늄은 또한 알루미늄-함유 전구체로부터 해리되고 배리어 층(114B)으로 확산할 수도 있다. 마찬가지로, 제2 일함수 튜닝 층(114C)은 또한 PVD에 의해 퇴적될 수 있고, 이 경우 스퍼터링된 알루미늄 이온이 배리어 층(114B) 안으로 확산할 수 있다. 배리어 층(114B)은 금속의 확산에 저항하는 배리어 재료로 형성되며, 따라서 아래의 제1 일함수 튜닝 층(114A) 안으로의 금속 원소(예컨대, 알루미늄)의 확산을 억제한다. 따라서, 제2 일함수 튜닝 층(114C)의 퇴적은 배리어 층(114B)에 금속 원소(예컨대, 알루미늄)의 잔여물(120)을 형성할 수 있으며, 잔여물(120)의 농도는 배리어 층(114B)의 하부 부분에서보다 배리어 층(114B)의 상부 부분에서 더 크다. 배리어 층(114B)의 상부 부분은, 게이트 유전체 층(112) 및 제1 일함수 튜닝 층(114A)에서 멀고 제2 일함수 튜닝 층(114C)에 근접한 부분이다. 배리어 층(114B)의 하부 부분은, 게이트 유전체 층(112) 및 제1 일함수 튜닝 층(114A)에 근접하고 제2 일함수 튜닝 층(114C)에서 먼 부분이다. 잔여물(120)의 농도는 배리어 층(114B)을 통해 배리어 층(114B)의 상부 부분으로부터 배리어 층(114B)의 하부 부분으로 연장되는 방향으로 감소할 수 있다. 일부 실시예에서, 배리어 층(114B)의 하부 부분은 잔여물(120)이 없다. 산화물은 특히 산소와 쉽게 결합하는 일부 금속(예컨대, 알루미늄)의 확산에 저항할 수 있고, 그리하여 제3 배리어 서브층(114B3)(예컨대, 얇은 산화물)이 배리어 층(114B)에 포함될 때, 이는 아래의 제1 일함수 튜닝 층(114A) 안으로의 금속의 확산을 억제하는데 특히 효과적일 수 있다. 예를 들어, 배리어 층(114B)이 배리어 재료(들)의 다층일 때, 제2 배리어 서브층(114B2)은 잔여물(120)을 포함할 수 있지만 제1 배리어 서브층(114B1)은 잔여물(120)이 없다.
제2 일함수 튜닝 층(114C)은 제2 영역(예컨대, n-타입 영역(50N))에서 제2 나노구조물(66) 사이의 영역(50I)의 남은 부분을 채운다(예컨대, 개구(108)를 채움, 도 17b 참조). 구체적으로, 제2 일함수 튜닝 층(114C)은, 합쳐져 함께 이어질 만큼 충분히 두꺼울 때까지 게이트 유전체 층(112) 상에 퇴적된다. 일부 실시예에서, 제2 일함수 튜닝 층(114C)의 인접한 부분들(예컨대, 제2 나노구조물(66) 주변의 부분들)의 접촉에 의해 계면(118)이 형성된다. 그 결과, 제2 영역(예컨대, n-타입 영역(50N))에서의 개구(108)는 게이트 유전체 층(112)의 유전체 재료(들) 및 제2 일함수 튜닝 층(114C)의 일함수 금속에 의해 완전히 채워지며, 그리하여 어떠한 글루 층(나중에 보다 상세하게 기재됨)도 개구(108)에 형성될 수 없다. 개구(108)에 글루 층을 퇴적하지 않음으로써, 특히 작은 특징부 크기를 갖는 첨단 반도체 노드에서, 글루 층 재료는 작은 공간에 퇴적되는 것이 어려울 수 있기에, 제조 용이성이 개선될 수 있다. 게이트 유전체 층(112)의 각자의 부분은 제2 나노구조물(66)의 각각을 감싸고, 제2 일함수 튜닝 층(114C)의 각자의 부분은 제2 영역(예컨대, n-타입 영역(50N))에서 게이트 유전체 층(112)의 각자의 부분들 사이의 영역을 채운다. 일부 실시예에서, 제2 일함수 튜닝 층(114C)은 약 5 Å 내지 약 60 Å 범위 내의 두께로 형성된다. 제2 일함수 튜닝 층(114C)을 약 5 Å보다 작은 두께로 형성하면, 제2 일함수 튜닝 층(114C)의 부분들이 합쳐지게 되지 않을 수 있다. 제2 일함수 튜닝 층(114C)을 약 60 Å보다 큰 두께로 형성하면, 결과적인 디바이스의 문턱 전압에 악영향을 미칠 수 있다. 배리어 층(114B)은 제2 일함수 튜닝 층(114C)보다 더 작은 두께를 가질 수 있다.
제1 일함수 튜닝 층(114A)의 재료는 제2 일함수 튜닝 층(114C)의 재료와는 상이하다. 상기에 언급된 바와 같이, 제1 일함수 튜닝 층(114A)은 p-타입 일함수 금속(PWFM)으로 형성될 수 있고, 제2 일함수 튜닝 층(114C)은 n-타입 일함수 금속(NWFM)으로 형성될 수 있다. PWFM은 NWFM과는 상이하다. 또한, 배리어 층(114B)의 재료(들)는 제1 일함수 튜닝 층(114A)의 재료 및 제2 일함수 튜닝 층(114C)의 재료와는 상이하다.
도 19a 및 도 19b에서, 제2 일함수 튜닝 층(114C) 상에 충전 층(114E)이 퇴적된다. 선택적으로, 충전 층(114E)과 제2 일함수 튜닝 층(114C) 사이에 글루 층(114D)이 형성된다. 형성이 완료된 후에, 게이트 전극 층(114)은 제1 일함수 튜닝 층(114A), 배리어 층(114B), 제2 일함수 튜닝 층(114C), 글루 층(114D) 및 충전 층(114E)을 포함한다.
글루 층(114D)은 접착을 촉진시키고 확산을 막기 위한 임의의 수락가능한 재료를 포함한다. 예를 들어, 글루 층(114D)은 티타늄 질화물, 티타늄 알루미나이드, 티타늄 알루미늄 질화물, 실리콘 도핑된 티타늄 질화물, 탄탈럼 질화물 등과 같은 금속 또는 금속 질화물로 형성될 수 있으며, 이는 ALD, CVD, PVD 등에 의해 퇴적될 수 있다.
충전 층(114E)은 낮은 저항의 임의의 수락가능한 재료를 포함한다. 예를 들어, 충전 층(114E)은 텅스텐, 알루미늄, 코발트, 루데늄, 이들의 조합 등과 같은 금속으로 형성될 수 있으며, 이는 ALD, CVD, PVD 등에 의해 퇴적될 수 있다. 충전 층(114E)은 리세스(106)의 남은 부분을 채운다.
배리어 층(114B)은 프로세싱 동안 제1 일함수 튜닝 층(114A)을 보호하도록 사용되지만, 이는 결과적인 디바이스의 전기적 특성에 크게 영향을 미치지 않을 수 있고, 제1 영역(예컨대, p-타입 영역(50P))에서의 게이트 전극 층(114)의 일부에 남을 수 있다. 예를 들어, 배리어 층(114B)은 게이트 전극 층(114)의 일함수를 크게 수정하지 않을 만큼 충분히 얇을 수 있다. 배리어 층(114B)은 제1 영역(예컨대, p-타입 영역(50P))에서 제1 일함수 튜닝 층(114A)과 제2 일함수 튜닝 층(114C)의 부분들 사이에 배치되고 이들을 물리적으로 분리한다. 반대로, 제2 영역(예컨대, n-타입 영역(50N))은 제1 일함수 튜닝 층(114A) 및 배리어 층(114B)이 없으며, 그리하여 제2 영역(예컨대, n-타입 영역(50N))에서의 제2 일함수 튜닝 층(114C) 및 게이트 유전체 층(112)은 배리어 층에 의해 분리되지 않고 물리적으로 접촉할 수 있다. 따라서, 제2 영역(예컨대, n-타입 영역(50N))에서, 제2 일함수 튜닝 층(114C)의 재료는 게이트 유전체 층(112)과 글루 층(114D) 사이에 연속적으로 연장될 수 있다.
도 20a 및 도 20b에서, 게이트 유전체 층(112) 및 게이트 전극 층(114)의 재료의 과도한 부분을 제거하도록 제거 프로세스가 수행되고, 과도한 부분은 제1 ILD(104) 및 게이트 스페이서(90)의 상부 표면 위에 있는 것이며, 그에 의해 게이트 유전체(122) 및 게이트 전극(124)을 형성한다. 일부 실시예에서, 화학 기계적 연마(CMP), 에칭 백 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 이용될 수 있다. 게이트 유전체 층(112)은 평탄화될 때 리세스(106) 내에 남은 부분을 갖는다(따라서 게이트 유전체(122)를 형성함). 게이트 전극 층(114)은 평탄화될 때 리세스(106) 내에 남은 부분을 갖는다(따라서 게이트 전극(124)을 형성함). 게이트 스페이서(90), CESL(102), 제1 ILD(104), 게이트 유전체(122)(예컨대, 계면 층(112A) 및 하이-k 유전체 층(112B), 도 19a 및 도 19b 참조) 및 게이트 전극(124)(예컨대, 제1 일함수 튜닝 층(114A), 배리어 층(114B), 제2 일함수 튜닝 층(114C), 글루 층(114D) 및 충전 층(114E), 도 19a 및 도 19b 참조)의 상부 표면은 공면이다(프로세스 변동 내에서). 게이트 유전체(122) 및 게이트 전극(124)은 결과적인 나노-FET의 대체 게이트를 형성한다. 게이트 유전체(122) 및 게이트 전극(124)의 각자의 쌍은 집합적으로 "게이트 구조물”로서 총칭될 수 있다. 게이트 구조물은 각각 제2 나노구조물(66)의 채널 영역(68)의 상부 표면, 측벽 및 하부 표면을 따라 연장된다.
도 21a 및 도 21b에서, 게이트 스페이서(90), CESL(102), 제1 ILD(104), 게이트 유전체(122) 및 게이트 전극(124) 위에 제2 ILD(134)가 퇴적된다. 일부 실시예에서, 제2 ILD(134)는 유동가능 CVD 방법에 의해 형성된 유동가능 막이다. 일부 실시예에서, 제2 ILD(134)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되며, 이는 CVD, PECVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
일부 실시예에서, 제2 ILD(134)와 게이트 스페이서(90), CESL(102), 제1 ILD(104), 게이트 유전체(122) 및 게이트 전극(124) 사이에 에칭 정지 층(ESL; etch stop layer)(132)이 형성된다. ESL(132)은, 제2 ILD(134)의 에칭으로부터 높은 에칭 선택도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 22a 및 도 22b에서, 게이트 전극(124) 및 에피텍셜 소스/드레인 영역(98)에 각각 접촉하도록 게이트 콘택(142) 및 소스/드레인 콘택(144)이 형성된다. 게이트 콘택(142)은 게이트 전극(124)에 물리적으로 그리고 전기적으로 커플링된다. 소스/드레인 콘택(144)은 에피텍셜 소스/드레인 영역(98)에 물리적으로 그리고 전기적으로 커플링된다.
게이트 콘택(142) 및 소스/드레인 콘택(144)을 형성하기 위한 예로서, 게이트 콘택(142)을 위한 개구가 제2 ILD(134) 및 ESL(132)을 통해 형성되고, 소스/드레인 콘택(144)을 위한 개구가 제2 ILD(134), ESL(132), 제1 ILD(104) 및 CESL(102)을 통해 형성된다. 개구는 수락가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너(별도로 예시되지 않음) 및 전도성 재료가 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(134)의 표면으로부터 과도한 재료를 제거하도록 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남은 라이너 및 전도성 재료는 개구에 게이트 콘택(142) 및 소스/드레인 콘택(144)을 형성한다. 게이트 콘택(142) 및 소스/드레인 콘택(144)은 개별 프로세스로 형성될 수 있거나, 또는 동일 프로세스로 형성될 수 있다. 동일한 단면으로 형성되는 것으로서 도시되어 있지만, 게이트 콘택(142) 및 소스/드레인 콘택(144)의 각각은 콘택의 단락을 피할 수 있는 상이한 단면들로 형성될 수 있다는 것을 알아야 한다.
선택적으로, 에피텍셜 소스/드레인 영역(98)과 소스/드레인 콘택(144) 사이의 계면에 금속-반도체 합금 영역(146)이 형성된다. 금속-반도체 합금 영역(146)은, 금속 실리사이드(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역, 금속 저마나이드(예컨대, 티타늄 저마나이드, 코발트 저마나이드, 니켈 저마나이드 등)로 형성된 저마나이드 영역, 금속 실리사이드와 금속 저마나이드 둘 다로 형성된 실리콘-저마나이드 영역 등일 수 있다. 금속-반도체 합금 영역(146)은, 소스/드레인 콘택(144)을 위한 개구에 금속을 퇴적하고 그 다음 열 어닐 프로세스를 수행함으로써, 소스/드레인 콘택(144)의 재료(들) 전에 형성될 수 있다. 금속은, 저저항 금속-반도체 합금을 형성하도록 에피텍셜 소스/드레인 영역(98)의 반도체 재료(예컨대, 실리콘, 실리콘-게르마늄, 게르마늄 등)와 반응할 수 있는 임의의 금속, 예컨대 니켈, 코발트, 티타늄, 탄탈럼, 플래티늄, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 이들의 합금일 수 있다. 금속은 ALD, CVD, PVD 등과 같은 퇴적 프로세스에 의해 퇴적될 수 있다. 열 어닐 프로세스 후에, 예컨대 금속-반도체 합금 영역(146)의 표면으로부터, 소스/드레인 콘택(144)을 위한 개구로부터 임의의 잔여 금속을 제거하도록 습식 세척과 같은 세척 프로세스가 수행될 수 있다. 그 다음, 소스/드레인 콘택(144)의 재료(들)가 금속-반도체 합금 영역(146) 상에 형성될 수 있다.
도 23a 및 도 23b는 일부 다른 실시예에 따른 나노-FET의 도면들이다. 이 실시예는, 배리어 층(114B)이 배리어 재료의 단일 연속 층인 것을 제외하고는, 도 19a 및 도 19b의 실시예와 유사하다. 예를 들어, 배리어 층(114B)은 비정질 실리콘 또는 비불소 텅스텐의 단일 연속 층일 수 있다. 배리어 층(114B)을 통한 잔여물(120)의 농도 변화는 이 실시예에서 더 점진적일(gradual) 수 있다. 예를 들어, 도 19a 및 도 19b의 실시예에서, 잔여물(120)의 농도가 제3 배리어 서브층(114B3)에서 급격하게 감소할 수 있지만, 도 23a 및 도 23b의 실시예에서는, 잔여물(120)의 농도가 배리어 층(114B)을 통해 연속적으로 감소할 수 있다.
실시예는 이점을 달성할 수 있다. 제1 영역(예컨대, p-타입 영역(50P)) 및 제2 영역(예컨대, n-타입 영역(50N)) 둘 다에서의 제2 일함수 튜닝 층(114C)의 포함은 둘 다의 영역에서의 게이트 전극(124)의 일함수가 튜닝될 수 있게 해준다. 제1 일함슈 튜닝 층(114A)과 제2 일함수 튜닝 층(114C) 사이에 배리어 층(114B)을 형성하는 것은 제2 일함수 튜닝 층(114C)의 퇴적 동안 제1 일함수 튜닝 층(114A)을 금속의 확산으로부터 보호하며, 특히 제2 일함수 튜닝 층(114C)이 쉽게 확산하는 금속, 예컨대 알루미늄으로 형성될 때 그러하다. 따라서, 배리어 층(114B)은 제2 일함수 튜닝 층(114C)의 퇴적 동안 제1 일함수 튜닝 층(114A)의 일함수의 수정을 억제하도록 돕는다. 따라서, n-타입 영역(50N) 및 p-타입 영역(50P) 둘 다에서의 결과적인 디바이스의 문턱 전압은 보다 정확하게 튜닝될 수 있다.
실시예에서, 디바이스는, 채널 영역; 상기 채널 영역 상의 게이트 유전체 층; 상기 게이트 유전체 층 상의 제1 일함수 튜닝 층 - 상기 제1 일함수 튜닝 층은 p-타입 일함수 금속을 포함함 - ; 상기 제1 일함수 튜닝 층 상의 배리어 층; 상기 배리어 층 상의 제2 일함수 튜닝 층 - 상기 제2 일함수 튜닝 층은 n-타입 일함수 금속을 포함하며, 상기 n-타입 일함수 금속은 상기 p-타입 일함수 금속과는 상이함 - ; 및 상기 제2 일함수 튜닝 층 상의 충전 층을 포함한다. 상기 디바이스의 일부 실시예에서, 상기 n-타입 일함수 금속은 금속 원소를 포함하고, 상기 배리어 층은 배리어 재료의 단일 연속 층이고, 상기 배리어 층은 상기 제1 일함수 튜닝 층에 근접한 하부 부분을 갖고 상기 제2 일함수 튜닝 층에 근접한 상부 부분을 가지며, 상기 배리어 층의 상기 상부 부분은 상기 배리어 층의 상기 하부 부분보다 더 큰 농도로 상기 금속 원소의 잔여물을 포함한다. 상기 디바이스의 일부 실시예에서, 상기 n-타입 일함수 금속은 금속 원소를 포함하고, 상기 배리어 층은, 제1 층; 상기 제1 층 상의 제2 층 - 상기 제2 층은 상기 제1 층보다 더 큰 농도로 상기 금속 원소의 잔여물을 포함함 - ; 및 상기 제1 층과 상기 제2 층 사이의 산화물 층 - 상기 산화물 층은 상기 제1 층 및 상기 제2 층보다 더 얇음 - 을 포함한다. 상기 디바이스의 일부 실시예에서, 상기 제1 층은 제1 배리어 재료를 포함하고, 상기 산화물 층은 상기 제1 배리어 재료의 산화물을 포함하고, 상기 제2 층은 제2 배리어 재료를 포함하며, 상기 제2 배리어 재료는 상기 제1 배리어 재료와는 상이하다. 상기 디바이스의 일부 실시예에서, 상기 제1 층은 배리어 재료를 포함하고, 상기 산화물 층은 상기 배리어 재료의 산화물을 포함하고, 상기 제2 층은 상기 배리어 재료를 포함한다. 상기 디바이스의 일부 실시예에서, 상기 배리어 층은 비정질 실리콘을 포함한다. 상기 디바이스의 일부 실시예에서, 상기 배리어 층은 비불소(fluorine-free) 텅스텐을 포함한다. 상기 디바이스의 일부 실시예에서, 상기 배리어 층은 7 Å 내지 40 Å 범위의 두께를 갖는다.
실시예에서, 디바이스는, 제1 트랜지스터로서, 제1 채널 영역; 상기 제1 채널 영역 상의 제1 게이트 유전체 층; 상기 제1 게이트 유전체 층 상의 p-타입 일함수 튜닝 층; 상기 p-타입 일함수 튜닝 층 상의 배리어 층; 상기 배리어 층 상의 제1 n-타입 일함수 튜닝 층 - 상기 제1 n-타입 일함수 튜닝 층은 금속을 포함하고, 상기 배리어 층의 상부 부분은 상기 배리어 층의 하부 부분보다 더 큰 농도로 상기 금속의 잔여물을 포함하고, 상기 배리어 층의 상기 상부 부분은 상기 제1 n-타입 일함수 튜닝 층에 근접하며, 상기 배리어 층의 상기 하부 부분은 상기 p-타입 일함수 튜닝 층에 근접함 - ; 및 상기 제1 n-타입 일함수 튜닝 층 상의 제1 충전 층을 포함하는, 상기 제1 트랜지스터; 및 제2 트랜지스터로서, 제2 채널 영역; 상기 제2 채널 영역 상의 제2 게이트 유전체 층; 상기 제2 게이트 유전체 층 상의 제2 n-타입 일함수 튜닝 층 - 상기 제2 n-타입 일함수 튜닝 층은 상기 금속을 포함함 - ; 및 상기 제2 n-타입 일함수 튜닝 층 상의 제2 충전 층을 포함하는, 상기 제2 트랜지스터를 포함한다. 상기 디바이스의 일부 실시예에서, 상기 배리어 층은 상기 p-타입 일함수 튜닝 층과 상기 제1 n-타입 일함수 튜닝 층 사이에 배리어 재료의 단일 연속 층을 포함한다. 상기 디바이스의 일부 실시예에서, 상기 배리어 층은 상기 p-타입 일함수 튜닝 층과 상기 제1 n-타입 일함수 튜닝 층 사이에 배리어 재료들의 다층을 포함한다. 상기 디바이스의 일부 실시예에서, 상기 금속은 알루미늄이다.
실시예에서, 방법은, 제1 부분과 제2 부분을 갖는 게이트 유전체 층을 퇴적하는 단계 - 상기 제1 부분은 제1 채널 영역 상에 퇴적되고, 상기 제2 부분은 제2 채널 영역 상에 퇴적됨 - ; 상기 게이트 유전체 층의 상기 제1 부분 상에 제1 일함수 튜닝 층을 형성하는 단계; 상기 제1 일함수 튜닝 층 상에 배리어 층을 형성하는 단계; 및 상기 배리어 층 및 상기 게이트 유전체 층의 상기 제2 부분 상에 제2 일함수 튜닝 층을 퇴적하는 단계를 포함하고, 상기 배리어 층은 상기 제2 일함수 튜닝 층의 퇴적 동안 상기 제1 일함수 튜닝 층의 제1 일함수의 수정을 억제한다. 상기 방법의 일부 실시예에서, 상기 배리어 층을 퇴적하는 단계는 CVD 프로세스에 의해 비정질 실리콘을 퇴적하는 단계를 포함하며, 상기 CVD 프로세스는 실란을 이용해 수행되고, 상기 CVD 프로세스는 275 ℃ 내지 500 ℃ 범위 내의 온도에서 수행되고, 상기 CVD 프로세스는 3 torr 내지 45 torr 범위 내의 압력에서 수행되고, 상기 배리어 층은 7 Å 내지 40 Å 범위 내의 두께로 퇴적된다. 상기 방법의 일부 실시예에서, 상기 배리어 층을 퇴적하는 단계는 ALD 프로세스에 의해 비불소 텅스텐을 퇴적하는 단계를 포함하며, 상기 ALD 프로세스는 텅스텐(V) 염화물(tungsten(V) chloride) 및 수소를 이용해 수행되고, 상기 ALD 프로세스는 250 ℃ 내지 550 ℃ 범위 내의 온도에서 수행되고, 상기 ALD 프로세스는 0.1 torr 내지 60 torr 범위 내의 압력에서 수행되고, 상기 배리어 층은 7 Å 내지 40 Å 범위 내의 두께로 퇴적된다. 상기 방법의 일부 실시예에서, 상기 제2 일함수 튜닝 층을 퇴적하는 단계는 금속을 퇴적하는 단계를 포함하며, 상기 배리어 층은 상기 제2 일함수 튜닝 층의 퇴적 동안 상기 제1 일함수 튜닝 층 안으로의 상기 금속의 확산을 억제한다. 상기 방법의 일부 실시예에서, 상기 제1 일함수 튜닝 층을 형성하는 단계는 상기 게이트 유전체 층의 상기 제1 부분 및 상기 제2 부분 상에 상기 제1 일함수 튜닝 층을 퇴적하는 단계를 포함하고, 상기 배리어 층을 형성하는 단계는, 상기 제1 일함수 튜닝 층 상에 배리어 층을 퇴적하는 단계; 및 상기 게이트 유전체 층의 상기 제2 부분을 노출시키도록 상기 배리어 층 및 상기 제1 일함수 튜닝 층의 일부를 제거하는 단계를 포함한다. 상기 방법의 일부 실시예에서, 상기 배리어 층을 퇴적하는 단계는 배리어 재료의 단일 연속 층을 퇴적하는 단계를 포함한다. 상기 방법의 일부 실시예에서, 상기 배리어 층을 퇴적하는 단계는, 제1 배리어 재료를 퇴적하는 단계; 상기 제1 배리어 재료의 상부 부분을 산화시키는 단계; 및 상기 제1 배리어 재료의 상부 부분을 산화시킨 후에, 상기 제1 배리어 재료 상에 제2 배리어 재료를 퇴적하는 단계를 포함한다. 상기 방법의 일부 실시예에서, 상기 배리어 층을 퇴적하는 단계는, 배리어 재료를 퇴적하는 단계; 상기 배리어 재료의 상부 부분을 산화시키는 단계; 및 상기 배리어 재료의 상부 부분을 산화시킨 후에, 상기 배리어 재료를 더 많이 퇴적하는 단계를 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 디바이스에 있어서,
채널 영역;
상기 채널 영역 상의 게이트 유전체 층;
상기 게이트 유전체 층 상의 제1 일함수 튜닝 층 - 상기 제1 일함수 튜닝 층은 p-타입 일함수 금속을 포함함 - ;
상기 제1 일함수 튜닝 층 상의 배리어 층;
상기 배리어 층 상의 제2 일함수 튜닝 층 - 상기 제2 일함수 튜닝 층은 n-타입 일함수 금속을 포함하며, 상기 n-타입 일함수 금속은 상기 p-타입 일함수 금속과는 상이함 - ; 및
상기 제2 일함수 튜닝 층 상의 충전 층
을 포함하는, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 n-타입 일함수 금속은 금속 원소를 포함하고, 상기 배리어 층은 배리어 재료의 단일 연속 층이고, 상기 배리어 층은 상기 제1 일함수 튜닝 층에 근접한 하부 부분을 갖고 상기 제2 일함수 튜닝 층에 근접한 상부 부분을 가지며, 상기 배리어 층의 상기 상부 부분은 상기 배리어 층의 상기 하부 부분보다 더 큰 농도로 상기 금속 원소의 잔여물을 포함하는 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 n-타입 일함수 금속은 금속 원소를 포함하고, 상기 배리어 층은:
제1 층;
상기 제1 층 상의 제2 층 - 상기 제2 층은 상기 제1 층보다 더 큰 농도로 상기 금속 원소의 잔여물을 포함함 - ; 및
상기 제1 층과 상기 제2 층 사이의 산화물 층 - 상기 산화물 층은 상기 제1 층 및 상기 제2 층보다 더 얇음 -
을 포함하는 것인, 디바이스.
실시예 4. 실시예 3에 있어서,
상기 제1 층은 제1 배리어 재료를 포함하고, 상기 산화물 층은 상기 제1 배리어 재료의 산화물을 포함하고, 상기 제2 층은 제2 배리어 재료를 포함하며, 상기 제2 배리어 재료는 상기 제1 배리어 재료와는 상이한 것인, 디바이스.
실시예 5. 실시예 3에 있어서,
상기 제1 층은 배리어 재료를 포함하고, 상기 산화물 층은 상기 배리어 재료의 산화물을 포함하고, 상기 제2 층은 상기 배리어 재료를 포함하는 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
상기 배리어 층은 비정질 실리콘을 포함하는 것인, 디바이스.
실시예 7. 실시예 1에 있어서,
상기 배리어 층은 비불소(fluorine-free) 텅스텐을 포함하는 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 배리어 층은 7 Å 내지 40 Å 범위의 두께를 갖는 것인, 디바이스.
실시예 9. 디바이스에 있어서,
제1 트랜지스터로서,
제1 채널 영역;
상기 제1 채널 영역 상의 제1 게이트 유전체 층;
상기 제1 게이트 유전체 층 상의 p-타입 일함수 튜닝 층;
상기 p-타입 일함수 튜닝 층 상의 배리어 층;
상기 배리어 층 상의 제1 n-타입 일함수 튜닝 층 - 상기 제1 n-타입 일함수 튜닝 층은 금속을 포함하고, 상기 배리어 층의 상부 부분은 상기 배리어 층의 하부 부분보다 더 큰 농도로 상기 금속의 잔여물을 포함하고, 상기 배리어 층의 상기 상부 부분은 상기 제1 n-타입 일함수 튜닝 층에 근접하며, 상기 배리어 층의 상기 하부 부분은 상기 p-타입 일함수 튜닝 층에 근접함 - ; 및
상기 제1 n-타입 일함수 튜닝 층 상의 제1 충전 층
을 포함하는, 상기 제1 트랜지스터; 및
제2 트랜지스터로서,
제2 채널 영역;
상기 제2 채널 영역 상의 제2 게이트 유전체 층;
상기 제2 게이트 유전체 층 상의 제2 n-타입 일함수 튜닝 층 - 상기 제2 n-타입 일함수 튜닝 층은 상기 금속을 포함함 - ; 및
상기 제2 n-타입 일함수 튜닝 층 상의 제2 충전 층
을 포함하는, 상기 제2 트랜지스터
를 포함하는, 디바이스.
실시예 10. 실시예 9에 있어서,
상기 배리어 층은 상기 p-타입 일함수 튜닝 층과 상기 제1 n-타입 일함수 튜닝 층 사이에 배리어 재료의 단일 연속 층을 포함하는 것인, 디바이스.
실시예 11. 실시예 9에 있어서,
상기 배리어 층은 상기 p-타입 일함수 튜닝 층과 상기 제1 n-타입 일함수 튜닝 층 사이에 배리어 재료들의 다층을 포함하는 것인, 디바이스.
실시예 12. 실시예 9에 있어서,
상기 금속은 알루미늄을 포함하는 것인, 디바이스.
실시예 13. 방법에 있어서,
제1 부분과 제2 부분을 갖는 게이트 유전체 층을 퇴적하는 단계 - 상기 제1 부분은 제1 채널 영역 상에 퇴적되고, 상기 제2 부분은 제2 채널 영역 상에 퇴적됨 - ;
상기 게이트 유전체 층의 상기 제1 부분 상에 제1 일함수 튜닝 층을 형성하는 단계;
상기 제1 일함수 튜닝 층 상에 배리어 층을 형성하는 단계; 및
상기 배리어 층 및 상기 게이트 유전체 층의 상기 제2 부분 상에 제2 일함수 튜닝 층을 퇴적하는 단계
를 포함하고,
상기 배리어 층은 상기 제2 일함수 튜닝 층의 퇴적 동안 상기 제1 일함수 튜닝 층의 제1 일함수의 수정을 억제하는 것인, 방법.
실시예 14. 실시예 13에 있어서,
상기 배리어 층을 퇴적하는 단계는 CVD 프로세스에 의해 비정질 실리콘을 퇴적하는 단계를 포함하며, 상기 CVD 프로세스는 실란을 이용해 수행되고, 상기 CVD 프로세스는 275 ℃ 내지 500 ℃ 범위 내의 온도에서 수행되고, 상기 CVD 프로세스는 3 torr 내지 45 torr 범위 내의 압력에서 수행되고, 상기 배리어 층은 7 Å 내지 40 Å 범위 내의 두께로 퇴적되는 것인, 방법.
실시예 15. 실시예 13에 있어서,
상기 배리어 층을 퇴적하는 단계는 ALD 프로세스에 의해 비불소 텅스텐을 퇴적하는 단계를 포함하며, 상기 ALD 프로세스는 텅스텐(V) 염화물(tungsten(V) chloride) 및 수소를 이용해 수행되고, 상기 ALD 프로세스는 250 ℃ 내지 550 ℃ 범위 내의 온도에서 수행되고, 상기 ALD 프로세스는 0.1 torr 내지 60 torr 범위 내의 압력에서 수행되고, 상기 배리어 층은 7 Å 내지 40 Å 범위 내의 두께로 퇴적되는 것인, 방법.
실시예 16. 실시예 13에 있어서,
상기 제2 일함수 튜닝 층을 퇴적하는 단계는 금속을 퇴적하는 단계를 포함하며, 상기 배리어 층은 상기 제2 일함수 튜닝 층의 퇴적 동안 상기 제1 일함수 튜닝 층 안으로의 상기 금속의 확산을 억제하는 것인, 방법.
실시예 17. 실시예 13에 있어서,
상기 제1 일함수 튜닝 층을 형성하는 단계는 상기 게이트 유전체 층의 상기 제1 부분 및 상기 제2 부분 상에 상기 제1 일함수 튜닝 층을 퇴적하는 단계를 포함하고, 상기 배리어 층을 형성하는 단계는:
상기 제1 일함수 튜닝 층 상에 배리어 층을 퇴적하는 단계; 및
상기 게이트 유전체 층의 상기 제2 부분을 노출시키도록 상기 배리어 층 및 상기 제1 일함수 튜닝 층의 일부를 제거하는 단계
를 포함하는 것인, 방법.
실시예 18. 실시예 17에 있어서,
상기 배리어 층을 퇴적하는 단계는 배리어 재료의 단일 연속 층을 퇴적하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 배리어 층을 퇴적하는 단계는:
제1 배리어 재료를 퇴적하는 단계;
상기 제1 배리어 재료의 상부 부분을 산화시키는 단계; 및
상기 제1 배리어 재료의 상부 부분을 산화시킨 후에, 상기 제1 배리어 재료 상에 제2 배리어 재료를 퇴적하는 단계
를 포함하는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 배리어 층을 퇴적하는 단계는:
배리어 재료를 퇴적하는 단계;
상기 배리어 재료의 상부 부분을 산화시키는 단계; 및
상기 배리어 재료의 상부 부분을 산화시킨 후에, 상기 배리어 재료를 더 많이 퇴적하는 단계
를 포함하는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    나노구조물들;
    상기 나노구조물들 상의 게이트 유전체 층;
    상기 게이트 유전체 층 상의 제1 일함수 튜닝 층 - 상기 제1 일함수 튜닝 층은 p-타입 일함수 금속을 포함하고, 상기 제1 일함수 튜닝 층과 상기 게이트 유전체 층은 상기 나노구조물들 사이의 영역을 완전히 채움 - ;
    상기 제1 일함수 튜닝 층 상의 배리어 층 - 상기 배리어 층은 상기 나노구조물들 사이의 상기 영역에 없음 -;
    상기 배리어 층 상의 제2 일함수 튜닝 층 - 상기 제2 일함수 튜닝 층은 n-타입 일함수 금속을 포함하며, 상기 n-타입 일함수 금속은 상기 p-타입 일함수 금속과는 상이함 - ; 및
    상기 제2 일함수 튜닝 층 상의 충전 층
    을 포함하는, 디바이스.
  2. 청구항 1에 있어서,
    상기 n-타입 일함수 금속은 금속 원소를 포함하고, 상기 배리어 층은 배리어 재료의 단일 연속 층이고, 상기 배리어 층은 상기 제1 일함수 튜닝 층에 근접한 하부 부분을 갖고 상기 제2 일함수 튜닝 층에 근접한 상부 부분을 가지며, 상기 배리어 층의 상기 상부 부분은 상기 배리어 층의 상기 하부 부분보다 더 큰 농도로 상기 n-타입 일함수 금속의 금속 원소의 잔여물을 포함하는 것인, 디바이스.
  3. 청구항 1에 있어서,
    상기 n-타입 일함수 금속은 금속 원소를 포함하고, 상기 배리어 층은:
    제1 층;
    상기 제1 층 상의 제2 층 - 상기 제2 층은 상기 제1 층보다 더 큰 농도로 상기 금속 원소의 잔여물을 포함함 - ; 및
    상기 제1 층과 상기 제2 층 사이의 산화물 층 - 상기 산화물 층은 상기 제1 층 및 상기 제2 층보다 더 얇음 -
    을 포함하는 것인, 디바이스.
  4. 청구항 3에 있어서,
    상기 제1 층은 제1 배리어 재료를 포함하고, 상기 산화물 층은 상기 제1 배리어 재료의 산화물을 포함하고, 상기 제2 층은 제2 배리어 재료를 포함하며, 상기 제2 배리어 재료는 상기 제1 배리어 재료와는 상이한 것인, 디바이스.
  5. 청구항 3에 있어서,
    상기 제1 층은 배리어 재료를 포함하고, 상기 산화물 층은 상기 배리어 재료의 산화물을 포함하고, 상기 제2 층은 상기 배리어 재료를 포함하는 것인, 디바이스.
  6. 청구항 1에 있어서,
    상기 배리어 층은 비정질 실리콘을 포함하는 것인, 디바이스.
  7. 청구항 1에 있어서,
    상기 배리어 층은 비불소(fluorine-free) 텅스텐을 포함하는 것인, 디바이스.
  8. 청구항 1에 있어서,
    상기 배리어 층은 7 Å 내지 40 Å 범위의 두께를 갖는 것인, 디바이스.
  9. 디바이스에 있어서,
    제1 트랜지스터로서,
    제1 나노구조물들;
    상기 제1 나노구조물들 상의 제1 게이트 유전체 층;
    상기 제1 게이트 유전체 층 상의 p-타입 일함수 튜닝 층 - 상기 p-타입 일함수 튜닝 층과 상기 제1 게이트 유전체 층은 상기 제1 나노구조물들 사이의 영역을 완전히 채움 - ;
    상기 p-타입 일함수 튜닝 층 상의 배리어 층 - 상기 배리어 층은 상기 제1 나노구조물들 사이의 상기 영역에 없음 -;
    상기 배리어 층 상의 제1 n-타입 일함수 튜닝 층 - 상기 제1 n-타입 일함수 튜닝 층은 금속을 포함하고, 상기 배리어 층의 상부 부분은 상기 배리어 층의 하부 부분보다 더 큰 농도로 상기 금속의 잔여물을 포함하고, 상기 배리어 층의 상기 상부 부분은 상기 제1 n-타입 일함수 튜닝 층에 근접하며, 상기 배리어 층의 상기 하부 부분은 상기 p-타입 일함수 튜닝 층에 근접함 - ; 및
    상기 제1 n-타입 일함수 튜닝 층 상의 제1 충전 층
    을 포함하는, 상기 제1 트랜지스터; 및
    제2 트랜지스터로서,
    제2 나노구조물들;
    상기 제2 나노구조물들 상의 제2 게이트 유전체 층;
    상기 제2 게이트 유전체 층 상의 제2 n-타입 일함수 튜닝 층 - 상기 제2 n-타입 일함수 튜닝 층은 상기 금속을 포함하고, 상기 제2 n-타입 일함수 튜닝 층과 상기 제2 게이트 유전체 층은 상기 제2 나노구조물들 사이의 영역을 완전히 채움 - ; 및
    상기 제2 n-타입 일함수 튜닝 층 상의 제2 충전 층
    을 포함하는, 상기 제2 트랜지스터
    를 포함하는, 디바이스.
  10. 방법에 있어서,
    제1 부분과 제2 부분을 갖는 게이트 유전체 층을 퇴적하는 단계 - 상기 제1 부분은 제1 나노구조물들 상에 퇴적되고, 상기 제2 부분은 제2 나노구조물들 상에 퇴적됨 - ;
    상기 게이트 유전체 층의 상기 제1 부분 및 상기 제2 부분 상에 제1 일함수 튜닝 층을 퇴적하는 단계 - 상기 제1 일함수 튜닝 층과 상기 게이트 유전체 층은 상기 제1 나노구조물들 사이의 영역을 완전히 채움 -;
    상기 제1 일함수 튜닝 층 상에 배리어 층을 퇴적하는 단계;
    상기 게이트 유전체 층의 상기 제2 부분을 노출시키도록 상기 배리어 층 및 상기 제1 일함수 튜닝 층의 일부를 제거하는 단계; 및
    상기 배리어 층 및 상기 게이트 유전체 층의 상기 제2 부분 상에 제2 일함수 튜닝 층을 퇴적하는 단계
    를 포함하고,
    상기 배리어 층은 상기 제2 일함수 튜닝 층의 퇴적 동안 상기 제1 일함수 튜닝 층의 제1 일함수의 수정을 억제하고, 상기 배리어 층은 상기 제1 나노구조물들 사이의 상기 영역에 없는 것인, 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11637180B2 (en) * 2021-01-28 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structures and methods of forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200243522A1 (en) * 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with oxygen blocking layers

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011005557A1 (de) 2011-03-15 2012-09-20 Robert Bosch Gmbh Verfahren zum Betreiben einer Vakuum-Beschichtungsmaschine
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
KR20140006204A (ko) 2012-06-27 2014-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
KR101977286B1 (ko) 2012-12-27 2019-05-30 에스케이하이닉스 주식회사 듀얼 일함수 게이트스택, 그를 구비한 반도체장치 및 제조 방법
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
KR20150013980A (ko) 2013-07-24 2015-02-06 삼성전자주식회사 반도체 소자의 제조 방법
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9553092B2 (en) * 2015-06-12 2017-01-24 Globalfoundries Inc. Alternative threshold voltage scheme via direct metal gate patterning for high performance CMOS FinFETs
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102295721B1 (ko) * 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102481284B1 (ko) * 2018-04-10 2022-12-27 삼성전자주식회사 반도체 장치의 제조 방법
US11329136B2 (en) 2018-06-01 2022-05-10 International Business Machines Corporation Enabling anneal for reliability improvement and multi-Vt with interfacial layer regrowth suppression
US10763177B1 (en) * 2019-03-01 2020-09-01 International Business Machines Corporation I/O device for gate-all-around transistors
US10833169B1 (en) * 2019-04-22 2020-11-10 Globalfoundries Inc. Metal gate for a field effect transistor and method
US11088034B2 (en) 2019-05-22 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures for semiconductor devices
US11264289B2 (en) 2019-07-11 2022-03-01 Tokyo Electron Limited Method for threshold voltage tuning through selective deposition of high-K metal gate (HKMG) film stacks
US20210131110A1 (en) * 2019-10-31 2021-05-06 Dale Pocius Freestanding Modular Spiral Staircase
US11637180B2 (en) * 2021-01-28 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structures and methods of forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200243522A1 (en) * 2019-01-25 2020-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with oxygen blocking layers

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KR20220109274A (ko) 2022-08-04
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