KR20150013980A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법을 제공한다. 반도체 소자의 제조 방법은, 리세스(recess)가 형성된 기판(100) 상에 컨포멀하게(conformally) 게이트 절연막을 형성하는 단계, 게이트 절연막이 형성된 기판(100) 상에 컨포멀하게, 불소가 함유되지 않은 텅스텐 질화물(fluorine free tungsten nitride)을 포함하는 베리어막(barrier layer)을 원자층 적층(atomic layer deposition: ALD) 공정으로 형성하는 단계 및 베리어막 상에 리세스의 적어도 일부를 채우는 게이트 전극을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관련된 것으로서, 더욱 상세하게는 매립 채널 어레이 트랜지스터(buried channel array transistor, BCAT)에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화의 최적화된 반도체 소자를 제조하는 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 리세스(recess)가 형성된 기판 상에 컨포멀하게(conformally) 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 기판 상에 컨포멀하게, 불소가 함유되지 않은 텅스텐 질화물(fluorine free tungsten nitride)을 포함하는 베리어막(barrier layer)을 원자층 적층(atomic layer deposition: ALD) 공정으로 형성하는 단계; 및 상기 베리어막 상에 상기 리세스의 적어도 일부를 채우는 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 베리어막을 형성하는 단계는, 상기 게이트 절연막이 형성된 기판을 공정 챔버로 로딩하는 단계; 상기 공정 챔버로 텅스텐을 포함하는 제1 전구체를 주입하는 단계; 및 상기 공정 챔버로 질소를 포함하는 제2 전구체를 주입하는 단계를 포함한다.
본 발명의 다른 실시예에 따르면, 상기 제1 전구체는 BTBMW(bis(tert-butylimido)-bis-(dimethylamido)tungsten(VI)) 또는 MDNOW(methylcyclopentadienyl-dicarbonylnitorsyl-tungsten)을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 전구체는 암모니아(NH3)를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 제1 전구체를 주입한 후, 상기 공정 챔버를 일차 퍼지(purge)하는 단계; 및 상기 제2 전구체를 주입한 후, 상기 공정 챔버를 이차 퍼지하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 원자층 적층 공정은, 플라즈마 확장 원자층 적층(Plasma Enhanced ALD: PEALD) 공정을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 플라즈마 확장 원자층 적층 공정은, 상기 게이트 절연막이 형성된 기판을 공정 챔버로 로딩하는 단계; 상기 공정 챔버로 MDNOW(methylcyclopentadienyl-dicarbonylnitorsyl-tungsten) 전구체를 주입하는 단계; 상기 공정 챔버를 일차 퍼지하는 단계; 상기 공정 챔버 내에 플라즈마를 형성하고, 암모니아(NH3) 전구체를 주입하는 단계; 상기 공정 챔버를 이차 퍼지하는 단계; 상기 공정 챔버 내에 플라즈마를 형성하고, 수소(H2) 전구체를 주입하는 단계; 및 상기 공정 챔버를 삼차 퍼지하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 플라즈마 확장 원자층 적층 공정은, 상기 게이트 절연막이 형성된 기판을 공정 챔버로 로딩하는 단계; 상기 공정 챔버로 MDNOW(methylcyclopentadienyl-dicarbonylnitorsyl-tungsten) 전구체를 주입하는 단계; 상기 공정 챔버를 일차 퍼지하는 단계; 상기 공정 챔버 내에 플라즈마를 형성하고, 수소(H2) 전구체를 주입하는 단계; 상기 공정 챔버를 이차 퍼지하는 단계; 상기 공정 챔버 내에 플라즈마를 형성하고, 암모니아(NH3) 전구체를 주입하는 단계; 및 상기 공정 챔버를 삼차 퍼지하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 플라즈마 확장 원자층 공정은 100℃ 내지 200℃ 사이의 온도에서, 250W 내지 350W 전력의 플라즈마 하에서 수행될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 원자층 적층 공정은 열적 원자층 적층(thermal ALD) 공정을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 열적 원자층 적층 공정은, 상기 게이트 절연막이 형성된 기판을 300℃ 내지 500℃의 온도의 공정 챔버로 로딩하는 단계; 상기 공정 챔버로 BTBMW(bis(tert-butylimido)-bis-(dimethylamido)tungsten(VI)) 전구체를 주입하는 단계; 상기 공정 챔버를 일차 퍼지하는 단계; 상기 공정 챔버로 암모니아 전구체를 주입하는 단계; 및 상기 공정 챔버를 이차 퍼지하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 전극은 텅스텐을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 전극을 형성하는 단계는, 상기 베리어막 상에 컨포멀하게 핵막(nucleation layer)을 형성하는 단계; 상기 핵막이 형성된 리세스를 완전하게 매립하는 텅스텐막을 화학 기상 증착(chemical vapor deposition: CVD) 공정으로 형성하는 단계; 및 상기 리세스의 상부 측면의 게이트 절연막이 노출되도록 상기 텅스텐막, 상기 핵막 및 상기 베리어막을 식각하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 핵막을 형성하는 단계는, 상기 베리어막이 형성된 기판을 공정 챔버로 로딩하는 단계; 상기 공정 챔버로 텅스텐을 포함하는 제1 전구체를 제공하는 단계; 상기 공정 챔버로 붕소를 포함하는 제2 전구체를 제공하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 전구체는 WF6를 포함하며, 상기 제2 전구체는 B2H6를 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 불소가 함유되지 않은 텅스텐 질화물을 포함하는 베리어막을 원자층 적층 공정으로 형성함으로써, 베리어막 및 게이트 전극의 저항을 감소시킬 수 있다.
도 1a 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도들 및 단면도들이다.
도 11a는 본 발명의 실시예들에 따른 베리어막을 형성하는 공정을 설명하기 위한 공정 사이클이다.
도 11b는 본 발명의 다른 실시예에 따른 베리어막을 형성하는 공정을 설명하기 위한 공정 사이클이다.
도 12a는 일반적인 게이트 전극과 본 발명의 일 실시예에 따라 형성된 게이트 전극의 두께에 따른 저항을 나타내는 그래프이다.
도 12b는 일반적인 게이트 전극과 본 발명의 일 실시예에 따라 형성된 게이트 전극의 디자인 룰에 따른 저항을 나타내는 그래프이다.
도 13a는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 13b는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 내지 도 10b는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도들 및 단면도들이다. 도 1b 내지 도 10b는 도 1a 내지 도 10a를 I-I'으로 절단한 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(100)에 액티브 영역들(ACT)을 한정하는 소자 분리 패턴(110)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)을 식각하여, 트렌치(trench, 도시되지 않음)를 형성할 수 있다. 상기 트렌치를 절연물로 매립하여 소자 분리 패턴(110)을 형성할 수 있다. 상기 절연물은 산화물, 질화물 및/또는 산질화물을 포함할 수 있다. 한편, 상기 트렌치를 형성한 후, 상기 트렌치 내에 박막(102)을 형성할 수 있다. 상기 박막(102)은 후속되어 형성된 제1 및 제2 불순물 영역들(134a, 134b, 도 3a 및 도 3g 참조)으로부터 불순물이 확산되는 것을 억제할 수 있다. 상기 박막(102)은 질화물 및/또는 산질화물을 포함할 수 있다.
일 실시예에 따르면, 상기 액티브 영역들(ACT)은 행들 및 열들을 따라 배열될 수 있다. 상기 행들은 x축 방향과 평행할 수 있으며, 상기 열들은 y축 방향과 평행할 수 있다. 상기 이웃하는 제1, 제2 및 제3 행들은 서로 인접할 수 있다. 상기 제1 행을 구성하는 액티브 영역들(ACT)의 일부분들은 상기 제2 행을 구성하는 액티브 영역들(ACT) 사이에 각각 배치될 수 있다. 상기 제3 행을 구성하는 액티브 영역들(ACT)의 일부분들도 상기 제2 행을 구성하는 액티브 영역들(ACT) 사이에 각각 배치될 수 있다. 여기에서, 상기 제1 내지 제3 행들을 구성하는 액티브 영역들(ACT)은 서로 이격된다. 평면적 관점에서 상기 각 액티브 영역(ACT)은 일 방향으로 연장된 장방형의 형상을 가질 수 있다. 상기 각 액티브 영역(ACT)의 장축은 상기 x축 방향에 대하여 비수직(non-perpendicular) 및 비평행(non-parallel)할 수 있다.
도 2a 및 도 2b를 참조하면, 상기 액티브 영역들(ACT) 및 소자 분리 패턴(110)이 형성된 기판(100)에 리세스들(112)을 형성할 수 있다.
상기 리세스들(112)은 상기 액티브 영역들(ACT) 및 상기 소자 분리 패턴(110)을 가로지르며 형성될 수 있다. 상기 리세스들(112)은 상기 x축 방향으로 연장하는 라인 형상을 가질 수 있다. 일 실시예에 따르면, 상기 리세스들(112)의 깊이가 균일하지 않을 수 있다. 이는 동일한 식각 조건으로 식각하는 동안, 절연물을 포함하는 소자 분리 패턴(110)이 반도체 물질을 포함하는 기판(100)보다 빠르게 식각되어, 상기 소자 분리 패턴(110)에서 형성된 리세스(112)가 더 깊게 형성될 수 있다. 여기서, 상기 리세스(112)의 하부면이 상기 소자 분리 패턴(110)의 하부면보다 높다.
도 3a 및 도 3b를 참조하면, 상기 리세스(112)가 형성된 기판(100) 상에 컨포멀하게(conformally) 게이트 절연막(114)을 형성할 수 있다. 상기 게이트 절연막(114)은 열산화(thermal oxidation) 또는 화학 기상 증착(chemical vapor deposition) 공정에 의해 형성될 수 있다.
상기 게이트 절연막(114)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는, 하프늄 산화물, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 게이트 절연막(114) 상에 베리어막(barrier layer, 116)을 컨포멀하게 형성할 수 있다. 상기 베리어막(116)은 후속하여 형성되는 게이트 전극에 포함된 금속이 확산되는 것을 억제하기 위하여 제공될 수 있다. 본 발명의 일 실시예에 따르면, 상기 베리어막(116)은 불소를 포함하지 않은 텅스텐 질화물(fluorine free tungsten nitride)을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 베리어막(116)은, 텅스텐을 포함하는 제1 전구체 및 질소를 포함하는 제2 전구체를 사용하는 원자층 적층 공정으로 형성될 수 있다. 상기 제1 전구체는, BTBMW(bis(tert-butylimido)-bis-(dimethylamido)tungsten(VI)) 및 MDNOW(methylcyclopentadienyl-dicarbonylnitorsyl-tungsten)을 포함할 수 있다. 상기 제2 전구체는, 암모니아(NH3)를 포함할 수 있다. 상기 베리어막(116)을 형성하는 공정은 이하에서 더욱 상세하게 설명하기로 한다.
도 5a 및 도 5b를 참조하면, 상기 베리어막(116) 상에 컨포멀하게 핵막(nucleation layer, 118)을 형성할 수 있다. 상기 핵막(118)은 텅스텐을 포함하는 제1 전구체 및 붕소를 포함하는 제2 전구체를 사용하는 원자층 적층 공정에 의해 형성될 수 있다. 예컨대, 상기 제1 전구체는 WF6를 포함하며, 상기 제2 전구체는 B2H6를 포함할 수 있다. 더욱 구체적으로 설명하면, 상기 베리어막(116)이 형성된 기판(100)을 공정 챔버로 로딩하고, 상기 공정 챔버로 제1 전구체를 제공할 수 있다. 상기 공정 챔버를 일차 퍼지한 후, 상기 제2 전구체를 제공할 수 있다. 상기 공정 챔버를 이차 퍼지한 후, 상기의 공정을 다수 회 반복하여, 상기 베리어막(116) 상에 핵막(118)을 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 베리어막(116) 상에, 상기 핵막(118)을 이용하는 화학 기상 증착 공정에 의해 상기 리세스(112)를 매립하는 텅스텐을 포함하는 게이트 전극막(120)을 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 게이트 전극막(120) 및 베리어막(116)을 상기 리세스들(112) 각각의 상부 측면이 노출될 때까지 식각하여, 베리어 패턴(122) 및 게이트 전극들(130)을 형성할 수 있다.
상기 게이트 전극들(130) 각각은 상기 식각된 게이트 전극막(126) 및 식각된 핵막(124)을 포함할 수 있다.
상기 게이트 전극들(130) 각각은 상기 리세스(112)의 하부를 채우며 배치될 수 있다. 평면적 관점에서, 상기 게이트 전극들(130)은 상기 액티브 영역들(ACT)을 가로지를 수 있다. 상기 게이트 전극들(130)은 x축 방향으로 연장되며, 서로 y축 방향으로 이격되어 배치될 수 있다.
도 8a 및 도 8b를 참조하면, 상기 게이트 전극(130)의 양측 액티브 영역(ACT)으로 불순물을 주입하여, 제1 및 제2 불순물 영역들(134a, 134b)을 형성할 수 있다. 상기 제1 및 제2 불순물 영역들(134a, 134b)은 소스 및/또는 드레인 영역들(source/drain region)로 기능할 수 있다.
상기 게이트 전극(130) 상에 마스크(132)를 형성할 수 있다. 상기 마스크(132)는 x축 방향으로 연장하며, 이웃하는 마스크(132)들은 y축 방향으로 이격되어 배치될 수 있다.
이로써, 상기 기판(100)에 게이트 절연막(114), 베리어막(116), 게이트 전극(130), 마스크(132), 제1 및 제2 불순물 영역들(134a, 134b)을 포함하는 트랜지스터(TR)를 형성할 수 있다. 본 실시예에서 트랜지스터(TR)의 채널 영역은 상기 기판(100)의 아래에 형성되어, 베리어 채널 어레이 트랜지스터(buried channel array transistor: BCAT)라 한다.
도 9a 및 도 9b를 참조하면, 상기 제1 불순물 영역(134a)과 전기적으로 연결되는 비트 라인 (bit line, 144)을 형성할 수 있다.
더욱 상세하게 설명하면, 상기 트랜지스터들(TR)이 형성된 기판(100) 상에 제1 층간 절연막(140)을 형성할 수 있다. 상기 제1 층간 절연막(140)을 식각하여 상기 제1 불순물 영역(134a)을 노출시키는 개구(도시되지 않음)를 형성하며, 상기 개구를 매립하면서 제1 불순물 영역(134a)과 전기적으로 연결되는 제1 콘택 플러그(142)(first contact plug)를 형성할 수 있다. 상기 제1 층간 절연막(140) 상에 y축 방향으로 연장하는 비트 라인(144)을 형성할 수 있다. 상기 비트 라인(144)은 상기 제1 콘택 플러그(142)와 전기적으로 연결될 수 있다. 따라서, 상기 비트 라인(144)은 상기 제1 콘택 플러그(142)를 통해 상기 제1 불순물 영역(134a)과 전기적으로 연결될 수 있다.
한편, 상세하게 도시되지는 않았으나, 기판(100)은 메모리 셀들이 형성되는 셀 영역 및 로직 또는 회로 셀들이 형성되는 주변 영역을 포함할 수 있다. 상기 셀 영역 상에 상기 비트 라인(144)이 형성되는 동안 상기 주변 영역의 기판(100) 상에 주변 게이트 전극이 형성될 수 있다. 따라서, 상기 비트 라인(144)을 게이트 비트 라인(gate bit line: GBL)이라 한다.
도 10a 및 도 10b를 참조하면, 상기 제2 불순물 영역(134b)과 전기적으로 연결되는 커패시터(capacitor, 도시되지 않음)를 형성할 수 있다.
더욱 상세하게 설명하면, 상기 제1 층간 절연막(140) 및 상기 비트 라인(144) 상에 제2 층간 절연막(150)을 형성할 수 있다. 상기 제1 및 제2 층간 절연막들(140, 150)을 식각하여 상기 제2 불순물 영역(134b)을 노출시키는 개구를 형성하고, 상기 개구를 매립하면서 상기 제2 불순물 영역(134b)과 전기적으로 연결되는 제2 콘택 플러그(152)를 형성할 수 있다. 상기 제2 층간 절연막(150) 상에 상기 제2 콘택 플러그(152)와 전기적으로 연결되는 커패시터를 형성할 수 있다. 따라서, 상기 커패시터는 상기 제2 콘택 플러그(152)를 통해 상기 제2 불순물 영역(134b)과 전기적으로 연결될 수 있다. 일 예로, 상기 커패시터의 하부 전극(154)은 상단이 열린 실린더(cylinder) 형상을 가질 수 있다.
이하에서는 상기 베리어막을 형성하는 공정을 더욱 상세하게 설명하기로 한다.
도 11a은 본 발명의 일 실시예에 따른 베리어막을 형성하는 공정을 설명하기 위한 공정 사이클이다.
도 11a를 참조하면, 상기 베리어막은 세 개의 전구체들을 이용하는 플라즈마 강화 원자층 적층 공정에 의해 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 베리어막은 텅스텐을 포함하는 제1 전구체, 질소를 포함하는 제2 전구체 및 수소를 포함하는 제3 전구체를 이용하는 플라즈마 강화 원자층 적층 공정에 의해 형성될 수 있다. 더욱 상세하게 설명하면, 게이트 절연막이 형성된 기판(100)을 공정 챔버 내로 로딩하여, 상기 공정 챔버 내로 제1 전구체를 제공할 수 있다. 일 예로, 상기 제1 전구체는 MDNOW(methylcyclopentadienyl-dicarbonylnitorsyl-tungsten)을 포함할 수 있다. 이어서, 상기 공정 챔버를 일차 퍼지할 수 있다. 상기 공정 챔버 내에 플라즈마를 형성하고 상기 공정 챔버로 제2 전구체를 제공할 수 있다. 일 예로, 상기 제2 전구체는 암모니아(NH3)를 포함할 수 있다. 상기 공정 챔버를 이차 퍼지할 수 있다. 상기 공정 챔버 내에 플라즈마를 형성하고 상기 공정 챔버로 제3 전구체를 제공할 수 있다. 일 예로, 상기 제3 전구체는 수소(H2)를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 베리어막은 텅스텐을 포함하는 제1 전구체, 수소를 포함하는 제2 전구체 및 질소를 포함하는 제3 전구체를 이용하는 플라즈마 강화 원자층 적층 공정에 의해 형성될 수 있다. 더욱 상세하게 설명하면, 게이트 절연막이 형성된 기판(100)을 공정 챔버 내로 로딩하여, 상기 공정 챔버 내로 제1 전구체를 제공할 수 있다. 일 예로, 상기 제1 전구체는 MDNOW(methylcyclopentadienyl-dicarbonylnitorsyl-tungsten)을 포함할 수 있다. 이어서, 상기 공정 챔버를 일차 퍼지할 수 있다. 상기 공정 챔버는 플라즈마 상태이고 상기 공정 챔버로 제2 전구체를 제공할 수 있다. 일 예로, 상기 제2 전구체는 수소(H2)를 포함할 수 있다. 상기 공정 챔버를 이차 퍼지할 수 있다. 상기 공정 챔버는 플라즈마 상태이며 상기 공정 챔버로 제3 전구체를 제공할 수 있다. 일 예로, 상기 제3 전구체는 암모니아(NH3)를 포함할 수 있다.
상기 플라즈마 강화 원자층 적층 공정은 약 100℃ 내지 약 200℃ 사이의 온도에서, 약 250W 내지 약 350W 전력의 플라즈마 하에서 수행될 수 있다.
상기 제1 전구체 주입, 일차 퍼지, 플라즈마 상태에서 제2 전구체 주입, 이차 퍼지, 플라즈마 상태에서 제3 전구체 주입 및 삼차 퍼지를 다수 회 반복하여 상기 게이트 절연막 상에 베리어막을 형성할 수 있다.
상기 베리어막은 불소가 함유되지 않은 전구체들을 이용하여 형성됨으로써, 게이트 절연막이 불소에 의해 손상되는 것을 방지할 수 있다. 또한, 완성된 베리어막은 텅스텐 질화막으로서, 일반적으로 사용되는 티탄 질화물(TiN)을 포함하는 베리어막 보다 낮은 전기 저항을 가질 수 있다. 이에 대한 설명은 이하에서 상세하게 하기로 한다.
도 11b은 본 발명의 다른 실시예에 따른 베리어막을 형성하는 공정을 설명하기 위한 공정 사이클이다.
도 11b를 참조하면, 상기 베리어막은 텅스텐을 포함하는 제1 전구체 및 질소를 포함하는 제2 전구체를 이용하는 열적 원자층 적층(thermal atomic layer deposition) 공정에 의해 형성될 수 있다. 상기 열적 원자층 적층은 약 300℃ 내지 약 500℃의 온도에서 수행될 수 있다.
더욱 상세하게 설명하면, 게이트 절연막이 형성된 기판(100)을 공정 챔버 내로 로딩하여, 상기 공정 챔버 내로 제1 전구체를 제공할 수 있다. 일 예로, 상기 제1 전구체는 BTBMW(bis(tert-butylimido)-bis-(dimethylamido)tungsten(VI))을 포함할 수 있다. 이어서, 상기 공정 챔버를 일차 퍼지할 수 있다. 상기 공정 챔버로 제2 전구체를 제공할 수 있다. 일 예로, 상기 제2 전구체는 암모니아(NH3)를 포함할 수 있다. 이어서, 상기 공정 챔버를 이차 퍼지할 수 있다. 상기 제1 전구체 주입, 일차 퍼지, 제2 전구체 주입 및 이차 퍼지를 다수 회 반복하여 상기 게이트 절연막 상에 베리어막을 형성할 수 있다.
상기 베리어막은 불소가 함유되지 않은 전구체들을 이용하여 형성됨으로써, 게이트 절연막이 불소에 의해 손상되는 것을 방지할 수 있다. 또한, 완성된 베리어막은 텅스텐 질화막으로서, 일반적으로 사용되는 티탄 질화물(TiN)을 포함하는 베리어막 보다 낮은 전기 저항을 가질 수 있다.
표 1은 도 11a에서 설명된 공정으로 형성된 베리어막과, 도 11b에서 설명된 공정으로 형성된 베리어막 내 텅스텐, 질소 및 탄소 비율 나타낸다.
도 11a의 베리어막 도 11b의 베리어막
텅스턴(W) 질소(N) 탄소(C) 텅스턴(W) 질소(N) 탄소(C)
58% 37% 4% 45% 37% 15%
도 12a는 일반적인 베리어막 및 게이트 전극과 본 발명의 일 실시예에 따라 형성된 베리어막 및 게이트 전극의 두께에 따른 저항을 나타내는 그래프이다.
일반적인 베리어막은 티탄 질화물을 포함하며, 일반적인 게이트 전극은 텅스텐을 포함한다. 일반적인 베리어막 및 게이트 전극에 관련된 그래프를 (I)으로 표시한다. 본 발명의 일 실시예의 베리어막은 도 11b에서 설명된 공정을 형성된 베리어막으로 텅스텐 질화물을 포함하며, 게이트 전극은 텅스텐을 포함한다. 본 발명의 일 실시예에 따른 베리어막 및 게이트 전극에 관련된 그래프를 (II)로 표시한다.
도 12a를 참조하면, 일반적인 경우 및 본 실시예의 경우 모두, 베리어막 및 게이트 전극의 두께가 감소할수록 저항이 증가하는 것을 알 수 있다. 또한, 본 실시예의 경우의 베리어막 및 게이트 전극의 저항이 일반적인 경우의 베리어막 및 게이트 전극의 저항보다 작은 것을 볼 수 있다. 예컨대, 일반적인 경우 약 70Å의 두께에서 약 200μohm/cm의 저항을 가지며, 본 실시예의 경우 약 70Å의 두께에서 약 50μohm/cm의 저항을 갖는 것을 볼 수 있다.
따라서, 텅스텐 질화물을 포함하는 베리어막을 사용하는 경우, 상기 베리어막 및 게이트 전극의 저항이 일반적인 경우보다 작아, 이를 포함하는 트랜지스터의 전기적 신뢰성이 향상될 수 있다.
도 12b는 일반적인 베리어막 및 게이트 전극과 본 발명의 일 실시예에 따라 형성된 베리어막 및 게이트 전극의 디자인 룰에 따른 저항을 나타내는 그래프이다.
일반적인 베리어막은 티탄 질화물을 포함하며, 일반적인 게이트 전극은 텅스텐을 포함한다. 일반적인 베리어막 및 게이트 전극에 대한 그래프는 (I)로 나타낸다. 본 발명의 일 실시예의 베리어막은 도 11b에서 설명된 공정을 형성된 베리어막으로 텅스텐 질화물을 포함하며, 게이트 전극은 텅스텐을 포함한다. 본 발명의 실시예에 따른 베리어막 및 게이트 전극에 대한 그래프는 (II)로 나타낸다.
도 12b를 참조하면, 일반적인 경우 및 본 실시예의 경우 모두, 베리어막 및 게이트 전극의 디자인 룰이 감소할수록 저항이 증가하는 것을 알 수 있다. 한편, 일반적인 경우에서 디자인 룰이 감소할수록 저항의 증가 폭이 크지만, 본 실시예의 경우에서 디자인 룰이 감소하더라도 그 저항의 증가폭이 크지 않을 것을 알 수 있다.
따라서, 텅스텐 질화물을 포함하는 베리어막을 사용하는 경우, 상기 베리어막 및 게이트 전극의 저항이 일반적인 경우보다 작아, 이를 포함하는 트랜지스터의 전기적 신뢰성이 향상될 수 있다.
상술된 본 발명의 실시예들에 따른 반도체 소자들은 반도체 기억 소자들로 구현된다. 하지만, 본 발명은 여기에 한정되지 않는다. 상술된 실시예들에 따른 반도체 소자들의 라인 패턴들, 콘택 플러그들 및 공극들과 관련된 기술적 특징들은 로직 소자와 같은 비 메모리 소자들에도 적용될 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
도 13a는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도이다.
도 13a를 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 13b는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도이다.
도 13b를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 소자 분리 패턴
114: 게이트 절연막
122: 베리어막
130: 게이트 전극
134a, 134b: 제1 및 제2 불순물 영역

Claims (10)

  1. 리세스(recess)가 형성된 기판 상에 컨포멀하게(conformally) 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막이 형성된 기판 상에 컨포멀하게, 불소가 함유되지 않은 텅스텐 질화물(fluorine free tungsten nitride)을 포함하는 베리어막(barrier layer)을 원자층 적층(atomic layer deposition: ALD) 공정으로 형성하는 단계; 및
    상기 베리어막 상에 상기 리세스의 적어도 일부를 채우는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 베리어막을 형성하는 단계는,
    상기 게이트 절연막이 형성된 기판을 공정 챔버로 로딩하는 단계;
    상기 공정 챔버로 텅스텐을 포함하는 제1 전구체를 주입하는 단계; 및
    상기 공정 챔버로 질소를 포함하는 제2 전구체를 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 전구체는 BTBMW(bis(tert-butylimido)-bis-(dimethylamido)tungsten(VI)) 또는 MDNOW(methylcyclopentadienyl-dicarbonylnitorsyl-tungsten)을 포함하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 제2 전구체는 암모니아(NH3)를 포함하는 반도체 소자의 제조 방법.
  5. 제2항에 있어서,
    상기 제1 전구체를 주입한 후, 상기 공정 챔버를 일차 퍼지(purge)하는 단계; 및
    상기 제2 전구체를 주입한 후, 상기 공정 챔버를 이차 퍼지하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 원자층 적층 공정은, 플라즈마 강화 원자층 적층(Plasma Enhanced ALD: PEALD) 공정을 포함하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 플라즈마 확장 원자층 공정은 100℃ 내지 200℃ 사이의 온도에서, 250W 내지 350W 전력의 플라즈마 하에서 수행되는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 원자층 적층 공정은 열적 원자층 적층(thermal ALD) 공정을 포함하는 반도체 제조 방법.
  9. 제1항에 있어서,
    상기 게이트 전극을 형성하는 단계는,
    상기 베리어막 상에 컨포멀하게 핵막(nucleation layer)을 형성하는 단계;
    상기 핵막이 형성된 리세스를 완전하게 매립하는 텅스텐막을 화학 기상 증착(chemical vapor deposition: CVD) 공정으로 형성하는 단계; 및
    상기 리세스의 상부 측면의 게이트 절연막이 노출되도록 상기 텅스텐막, 상기 핵막 및 상기 베리어막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 핵막을 형성하는 단계는,
    상기 베리어막이 형성된 기판을 공정 챔버로 로딩하는 단계;
    상기 공정 챔버로 텅스텐을 포함하는 제1 전구체를 제공하는 단계;
    상기 공정 챔버로 붕소를 포함하는 제2 전구체를 제공하는 단계를 포함하는 반도체 소자의 제조 방법.
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