KR101562020B1 - 반도체 소자 및 그 제조 방법 - Google Patents
반도체 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101562020B1 KR101562020B1 KR1020100015841A KR20100015841A KR101562020B1 KR 101562020 B1 KR101562020 B1 KR 101562020B1 KR 1020100015841 A KR1020100015841 A KR 1020100015841A KR 20100015841 A KR20100015841 A KR 20100015841A KR 101562020 B1 KR101562020 B1 KR 101562020B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- pattern
- semiconductor device
- diffusion barrier
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 71
- 238000004519 manufacturing process Methods 0.000 title abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 75
- 230000008569 process Effects 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 230000004888 barrier function Effects 0.000 claims abstract description 42
- 238000009792 diffusion process Methods 0.000 claims abstract description 42
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 156
- 239000011229 interlayer Substances 0.000 claims description 27
- 238000000151 deposition Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 2
- 238000005121 nitriding Methods 0.000 abstract description 9
- 230000002093 peripheral effect Effects 0.000 description 50
- 150000004767 nitrides Chemical class 0.000 description 34
- 239000007789 gas Substances 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 238000003860 storage Methods 0.000 description 19
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 14
- 239000001257 hydrogen Substances 0.000 description 14
- 229910052739 hydrogen Inorganic materials 0.000 description 14
- 125000006850 spacer group Chemical group 0.000 description 14
- 230000004048 modification Effects 0.000 description 12
- 238000012986 modification Methods 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 12
- 238000010438 heat treatment Methods 0.000 description 11
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 229910052684 Cerium Inorganic materials 0.000 description 1
- 101100028951 Homo sapiens PDIA2 gene Proteins 0.000 description 1
- 229910052777 Praseodymium Inorganic materials 0.000 description 1
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- PUDIUYLPXJFUGB-UHFFFAOYSA-N praseodymium atom Chemical compound [Pr] PUDIUYLPXJFUGB-UHFFFAOYSA-N 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
반도체 소자 및 그 제조 방법이 제공된다. 이 방법에 따르면, 기판 상에 패턴을 형성하고, 패턴 상에 캡핑 유전막을 형성하고, 상기 캡핑 유전막에 질소를 공급하는 질화 공정을 수행하여 확산 베리어막이 형성된다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
다양한 전자 기기에는 물론 자동차, 선박을 비롯한 거의 모든 산업 분야에서 반도체 장치를 사용하게 됨에 따라, 현대 산업 구조에서 반도체 산업이 갖는 위상은 날로 높아지고 있다. 반도체 장치가 이와 같이 다양한 산업분야에서 활용되고, 전자기기, 자동차 및 선박 등의 품질을 결정하는 중요한 요소가 됨에 따라, 우수한 특성을 갖는 반도체 장치에 대한 수요가 증가하게 되었다. 이러한 요구에 맞추어 반도체 장치의 고집적화, 저소비 전력화 및/또는 고속화 등을 구현하기 위한 반도체 기술들이 개발되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 정보의 저장 능력이 향상된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해 본 발명은 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은 기판 상에 패턴을 형성하는 것, 상기 패턴 상에 캡핑 유전막을 형성하는 것 및 상기 캡핑 유전막에 질소를 공급하는 질화 공정을 수행하여 확산 베리어막을 형성하는 것을 포함한다.
상기 반도체 소자의 제조 방법은 상기 확산 베리어막을 형성한 후에, 상기 확산 베리어막 상에 식각 정지막을 증착하는 것을 더 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 식각 정지막을 증착한 후, 상기 식각 정지막 상에 층간 유전막을 형성하는 것 및 상기 층간 유전막을 평탄화하는 것을 더 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 식각 정지막을 형성하기 전, 상기 확산 베리어막 상에 보조 유전막을 형성하는 것을 더 포함할 수 있다.
상기 식각 정지막의 두께는 상기 확산 베리어막의 두께보다 두꺼울 수 있다.
상기 반도체 소자의 제조 방법은 상기 확산 베리어막을 형성한 후, 상기 확산 베리어막 상에 층간 유전막을 형성하는 것 및 상기 층간 유전막을 평탄화하는 것을 더 포함할 수 있다.
상기 반도체 소자의 제조 방법은 상기 질화 공정을 수행하기 전, 상기 기판을 열처리하는 것을 더 포함할 수 있다.
상기 질화 공정은 플라즈마를 이용할 수 있다.
상기 기술적 과제를 달성하기 위해 본 발명은 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상에 배치된 패턴, 상기 패턴 상에 배치된 캡핑 유전막, 상기 캡핑 유전막 상에 배치된 제1 질화막 및 상기 제1 질화막 상에 배치된 제2 질화막을 포함하되, 상기 제1 질화막 내의 질소의 농도는 상기 제2 질화막 내의 질소의 농도보다 높다.
상기 제1 질화막의 두께는 상기 제2 질화막의 두께보다 작을 수 있다.
본 발명의 실시 예에 따르면, 기판 상에 배치된 패턴 상에 캡핑 유전막이 형성되고, 상기 캡핑 유전막에 질소를 주입하는 질화 공정을 수행하여 확산 베리어막이 형성된다. 상기 확산 베리어막에 의해 후속되는 공정에서 발생되는 공정 잔여 가스가 상기 패턴으로 주입되는 것이 최소화될 수 있다. 이로 인해, 우수한 신뢰성을 갖는 반도체 소자가 구현될 수 있다.
도 1a 내지 도 1g 는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2 는 본 발명의 실시 예에 따른 반도체 소자에 포함된 확산 베리어막 및 식각 정지막의 제조 방법을 설명하기 위한 순서도이다.
도 3 은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 일 변형 예를 설명하기 위한 단면도이다.
도 4 는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 다른 변형 예를 설명하기 위한 단면도이다.
도 5 는 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
도 6 은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
도 2 는 본 발명의 실시 예에 따른 반도체 소자에 포함된 확산 베리어막 및 식각 정지막의 제조 방법을 설명하기 위한 순서도이다.
도 3 은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 일 변형 예를 설명하기 위한 단면도이다.
도 4 는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 다른 변형 예를 설명하기 위한 단면도이다.
도 5 는 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
도 6 은 본 발명의 실시 예들에 따른 반도체 소자를 포함하는 메모리 카드를 설명하기 위한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법이 설명된다. 도 1a 내지 도 1g 는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이고, 도 2 는 본 발명의 실시 예에 따른 반도체 소자에 포함된 확산 베리어막 및 식각 정지막의 제조 방법을 설명하기 위한 순서도이다.
도 1a 및 도 2 를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 반도체 기판일 수 있다. 예를 들어, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판 또는 화합물 반도체 기판 등 일 수 있다. 상기 기판(100)은 제1 타입의 도펀트로 도핑될 수 있다.
상기 기판(100)은 스트링 영역(A), 주변 영역(B) 및 저항 영역(C)을 포함할 수 있다. 상기 스트링 영역(A), 주변 영역(B) 및 저항 영역(C)은 서로 이격될 수 있다. 상기 스트링 영역(A), 주변 영역(B) 및 저항 영역(C)의 기판(100) 상에 각각 패턴들이 형성될 수 있다.(S10) 예를 들어, 상기 스트링 영역(A)의 상기 기판(100) 상에는 워드 라인(WL) 및 선택 라인(SL)이 형성될 수 있고, 상기 주변 영역(B)의 상기 기판(100) 상에는 주변 게이트 패턴(PG)dl 형성될 수 있고, 상기 저항 영역(C)의 상기 기판(100) 상에는 저항 패턴(RP)가 형성될 수 있다.
상기 스트링 영역(A) 내의 상기 기판(100)은 소자 분리 패턴(102)에 의해 정의된 활성 영역을 포함할 수 있다. 상기 활성 영역은 소자 분리 패턴(102)에 의해 둘러싸인 상기 기판(100)의 일부분이다. 상기 활성 영역은 제1 방향으로 연장될 수 있다. 상기 활성 영역은 채널 영역을 포함할 수 있다. 반도체 소자의 동작 시, 상기 채널 영역 내에 채널이 생성될 수 있다.
상기 스트링 영역(A)은 메모리 셀 영역(CR) 및 선택 영역(SR)을 포함할 수 있다. 상기 스트링 영역(A)의 상기 메모리 셀 영역(CR)의 상기 기판(100) 상에 워드 라인(WL)이 배치될 수 있고, 상기 스트링 영역(A)의 상기 선택 영역(SR)의 상기 기판(100) 상에 선택 라인(SL)이 배치될 수 있다. 상기 워드 라인(WL) 및 상기 선택 라인(SL)은 상기 메모리 셀 영역(CR) 및 선택 영역(SR)의 기판(100) 상에 각각 복수개 제공될 수 있다. 상기 워드 라인들(WL) 및 상기 선택 라인들(SL) 상에 각각 게이트 하드 마스크 패턴들(150)이 제공될 수 있다.
상기 워드 라인들(WL)은 상기 메모리 셀 영역(CR)의 기판(100) 상에 제1 간격으로 서로 이격되어 배치될 수 있다. 서로 인접한 워드 라인들(WL) 사이의 기판(100) 내에 소스 및 드레인 영역(S/D)이 제공될 수 있다. 상기 소스 및 드레인 영역(S/D)은 제2 타입의 도펀트로 도핑된 영역일 수 있다.
상기 워드 라인들(WL)은 상기 활성 영역 상에 배치된 터널 절연막(112), 상기 터널 절연막(112) 상의 전하 저장 패턴(114), 상기 전하 저장 패턴(114) 상의 블로킹막(116), 및 상기 블로킹막(116) 상의 제어 게이트 전극(118)을 포함할 수 있다. 상기 터널 절연막(112), 상기 전하 저장 패턴(114), 상기 블로킹막(116) 및 상기 제어 게이트 전극(118)은 상기 기판(100) 상에 차례로 적층될 수 있다. 상기 제어 게이트 전극(118)은 상기 블로킹막(116) 상에 배치되고, 상기 활성 영역을 제1 방향과 교차하는 제2 방향으로 가로지를 수 있다.
상기 터널 절연막(112)은 단일층 또는 다층일 수 있다. 예를 들어, 상기 터널 유전막(112)은 실리콘 산질화막, 실리콘 질화막, 실리콘 산화막 및 금속 산화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 전하 저장 패턴(114)은 도프트(doped) 폴리 실리콘 또는 언도프트(undoped) 폴리 실리콘을 포함할 수 있다. 또는, 상기 전하 저장 패턴(114)은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 전하 저장 패턴(114)은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nanodots) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 블로킹막(116)은 상기 터널 절연막(112)보다 높은 유전상수를 갖는 물질을 포함할 수 있다. 상기 블로킹막(116)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 및 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr) 등을 포함할 수 있다.
상기 제어 게이트 전극(118)은 도핑된 폴리 실리콘, 금속, 금속 실리사이드 및 금속 질화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 금속 실리사이드는 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드을 포함할 수 있다. 상기 금속 질화물은 질화 티타늄, 질화 탄탈륨을 포함할 수 있다.
상기 선택 영역(SR)의 상기 기판(100) 상에 상기 선택 라인들(SL)이 제1 간격보다 넓은 제2 간격으로 서로 이격되어 배치될 수 있다. 서로 인접한 상기 선택 라인들(SL) 사이에 불순물 영역(104)이 제공될 수 있다. 상기 선택 라인들(SL)이 접지 선택 라인인 경우, 상기 불순물 영역(104)은 공통 소스 영역일 수 있다. 이와는 달리, 상기 선택 라인들(SL)이 스트링 선택 라인인 경우, 상기 불순물 영역(104)은 공통 드레인 영역일 수 있다.
상기 선택 라인들(SL)은 상기 선택 영역(SR)의 상기 기판(100) 상에 배치된 선택 게이트 절연막(122), 상기 선택 게이트 절연막(122) 상의 선택 게이트 층간 절연막(126) 및 상기 선택 게이트 절연막(122) 상의 선택 게이트 전극들(124, 128)을 포함할 수 있다. 상기 선택 게이트 전극들(124, 128)은 하부 선택 게이트 전극(124) 및 하부 선택 게이트 전극(124) 상의 상부 선택 게이트 전극(128)을 포함할 수 있다. 상기 상부 선택 게이트 전극(128)은 상기 하부 선택 게이트 전극(124) 상에 배치되고, 상기 활성 영역을 상기 제2 방향으로 가로지를 수 있다.
상기 선택 게이트 절연막(122), 상기 하부 선택 게이트 전극(124), 상기 선택 게이트 층간 절연막(126) 및 상기 상부 선택 게이트 전극(128)은 상기 터널 절연막(112), 전하 저장 패턴(114), 블로킹막(116) 및 제어 게이트 전극(118)과 각각 동일한 물질로 형성될 수 있다. 상기 선택 게이트 층간 절연막(126)은 패터닝되어 상기 하부 선택 게이트 전극(124) 및 상기 상부 선택 게이트 전극(128)은 서로 접촉할 수 있다.
상기 주변 영역(B)의 기판(100) 상에 주변 게이트 패턴(PG)이 제공된다. 상기 주변 게이트 패턴(PG) 상에 게이트 하드 마스크 패턴(150)이 형성될 수 있다. 상기 주변 게이트 패턴(PG)의 양 측벽 아래에 위치한 상기 기판(100)의 내부에 소스 및 드레인 영역(S/D)이 제공될 수 있다. 상기 주변 게이트 패턴(PG)은 상기 기판(100) 상의 주변 게이트 절연막(132) 및 상기 주변 게이트 절연막(132) 상의 주변 게이트 전극(134, 138)을 포함할 수 있다. 상기 주변 게이트 전극(134)은 상기 주변 게이트 절연막(132) 상의 하부 주변 게이트 전극(134) 및 상기 하부 주변 게이트 전극(134) 상의 상부 주변 게이트 전극(138)을 포함할 수 있다. 상기 주변 게이트 절연막(132), 상기 하부 주변 게이트 전극(134) 및 상부 주변 게이트 전극(138)은 상기 터널 절연막(112), 전하 저장 패턴(114) 및 제어 게이트 전극(118)과 각각 동일한 물질로 형성될 수 있다.
상기 저항 영역(C)의 상기 기판(100)에 제공된 소자 분리 패턴(102) 상에 저항 패턴(RP)이 제공될 수 있다. 상기 저항 패턴(RP)은 상기 전하 저장 패턴(114)과 동일한 물질로 형성될 수 있다.
도 1b를 참조하면, 상기 워드 라인들(WL), 선택 라인들(SL) 및 주변 게이트 패턴(PG)의 측벽을 덮는 스페이서(152)가 형성될 수 있다. 상기 스페이서(152)를 형성하는 것은, 상기 기판(100) 전면 상에 스페이서막을 형성하고, 상기 스페이서막을 이방성으로 식각하는 것을 포함할 수 있다. 상기 스페이서(152)은 절연성 물질을 포함할 수 있다.
상기 스페이서(152)를 형성한 후, 상기 기판(100)의 전면 상에 절연막(154)이 형성될 수 있다. 상기 절연막(154)은 상기 스페이서(152), 상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG) 및 상기 저항 패턴(RP)의 각각의 상부면을 덮을 수 있다.
도 1c 를 참조하면, 리세스 공정을 수행하여, 상기 게이트 하드 마스크 패턴(150)이 제거되고, 상기 스페이서(152) 및 절연막(154)이 리세스될 수 있다. 상기 리세스 공정에 의해, 워드 라인들(WL)의 제어 게이트 전극(118)의 윗부분, 상기 선택 라인들(SL)의 상부 선택 게이트 전극(128)의 윗부분 및 상기 주변 게이트 패턴(PG)의 상부 주변 게이트 전극(138)의 윗부분이 노출될 수 있다. 상기 리레스 공정 후, 상기 워드 라인들(WL), 선택 라인들(SL) 및 주변 게이트 패턴(PG) 각각의 아랫부분을 덮는 리세스된 스페이서(153) 및 리세스된 절연막(155)이 잔존할 수 있다. 상기 리세스된 스페이서(153) 및 상기 리세스된 절연막(155)은 서로 인접한 워드 라인들(WL) 사이, 서로 인접한 선택 라인들(SL) 사이 및 상기 주변 게이트 패턴(PG)의 측벽 상에 잔존할 수 있다. 상기 리세스된 절연막(155)은 상기 저항 패턴(RP)의 상부면 상에 잔존될 수 있다. 이로 인해, 상기 저항 패턴(RP)의 상부면은 노출되지 않을 수 있다. 상기 리세스된 스페이서(153) 및 리세스된 절연막(155)의 상부면들은 서로 공면을 이루고, 실질적으로 평평할 수 있다.
상기 리세스 공정 후, 노출된 상기 워드 라인들(WL)의 제어 게이트 전극(118)의 윗부분, 상기 선택 라인들(SL)의 상부 선택 게이트 전극(128)의 윗부분 및 상기 선택 게이트 패턴(PG)의 상부 선택 게이트 전극(138)의 윗부분에 금속 실리사이드 공정이 수행될 수 있다. 상기 금속 실리사이드 공정은 코발트 실리사이드 공정일 수 있다. 상기 금속 실리사이드 공정에 의해, 노출된 상기 워드 라인들(WL)의 제어 게이트 전극(118)의 윗부분, 상기 선택 라인들(SL)의 상부 선택 게이트 전극(128)의 윗부분 및 상기 선택 게이트 패턴(PG)의 상부 선택 게이트 전극(138)의 윗부분은 금속 실리사이드화 될 수 있다. 상기 금속 실리사이드화 공정에 의해, 상기 워드 라인들(WL)은 금속 실리사이드 제어 게이트 전극(119)을 더 포함할 수 있고, 상기 선택 라인들(SL)은 금속 실리사이드 선택 게이트 전극(129)을 더 포함할 수 있고, 상기 주변 게이트 패턴(PG)은 금속 실리사이드 주변 게이트 전극(139)을 더 포함할 수 있다. 상기 금속 실리사이드 공저이 수행될 때, 상기 저항 패턴(RP) 상에는 상기 리세스된 절연막(155)이 잔존되어, 상기 저항 패턴(RP)은 금속 실리사이드화되지 않을 수 있다. 상기 금속 실리사이드화 공정 후에, 상기 저항 영역(C) 내에 잔존된 리세스된 절연막(154)이 제거될 수 있다. 이와는 달리, 상기 저항 영역(C) 내에 잔존된 리세스된 절연막(154)이 제거되지 않을 수 있다. 이하, 상기 저항 영역(C) 내에 잔존된 리세스된 절연막(154)이 제거된 경우의 실시 예가 설명된다.
도 1d 및 도 2 를 참조하면, 상기 스트링 영역(A), 주변 영역(B) 및 저항 영역(C)의 기판(100) 상에 캡핑 유전막(160)이 형성될 수 있다.(S20) 상기 캡핑 유전막(160)은 노출된 상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG) 및 상기 저항 패턴(RP)을 덮을 수 있다. 상기 캡핑 유전막(160)에 의해 상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG) 및 상기 저항 패턴(RP)은 노출되지 않을 수 있다.
상기 캡핑 유전막(160)은 후속의 질화 공정(도 1e 의 162)에 상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG) 및 상기 저항 패턴(RP)이 영향을 받지 않도록 충분한 두께로 형성될 수 있다. 예를 들어, 상기 캡핑 유전막(160)은 약 500Å의 두께로 형성될 수 있다. 상기 캡핑 유전막(160)은 비질화막일 수 있다.상기 캡핑 유전막(160)은 실리콘 산화막으로 형성될 수 있다. 상기 캡핑 유전막(160)은 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD) 중 어느 하나의 방법을 이용하여 형성될 수 있다. 상기 캡핑 유전막(160)이 형성되는 동안 공정 잔여 가스가 발생될 수 있다. 상기 발생된 잔여 가스들은 상기 캡핑 유전막(160), 상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG) 및 상기 저항 패턴(RP)으로 침투할 수 있다. 예를 들어, 상기 발생된 잔여 가스는 수소일 수 있다.
상기 캡핑 유전막(160)을 형성한 후, 상기 기판(100)에 제1 열처리 공정이 수행될 수 있다. 상기 제1 열처리 공정에 의해, 상기 캡핑 유전막(160), 상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG) 및 상기 저항 패턴(RP)으로 침투한 잔여 가스(예를 들어, 수소)들이 제거될 수 있다.
만약, 상기 제1 열처리 공정에 수행되니 않는 경우, 상기 캡핑 유전막(160)의 증착 과정에서 침투된 잔여 가스(예를 들어, 수소)들이 상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG) 및 상기 저항 패턴(RP)의 특성을 저하시킬 수 있다. 하지만, 본 발명의 실시 예에 따르면, 상기 제1 열처리 공정에 의해 상기 캡핑 유전막(160)의 증착 과정에서 발생된 공정 잔여 가스(예를 들어, 수소)들이 상기 워드 라인들(WL), 선택 라인들(SL), 주변 게이트 패턴(PG) 및 저항 패턴(RP)으로부터 제거되어, 고신뢰성의 반도체 소자들이 제공될 수 있다.
도 1e 및 도 2 를 참조하면, 상기 캡핑 유전막(160)을 형성한 후, 질화 공정(162)이 수행될 수 있다.(S30) 상기 질화 공정(162)은 상기 캡핑 유전막(160)에 질소를 공급하기 위한 것이다. 상기 확산 베리어막(164)은 상기 캡핑 유전막(160) 상에 콘포말하게 형성될 수 있다. 상기 확산 베리어막(164)은 상기 스트링 영역(A), 상기 주변 영역(B) 및 상기 저항 영역(C)의 상기 캡핑 유전막(160) 상에 형성될 수 있다.
상기 확산 베리어막(164)은 상기 캡핑 유전막(160)의 원소와 상기 질화 공정(162)에 의해 상기 캡핑 유전막(160)으로 주입된 질소의 화합물로 형성될 수 있다. 예를 들어, 상기 캡핑 유전막(160)이 실리콘 산화막으로 형성되는 경우, 상기 확산 베리어막(164)은 실리콘산질화막이고, 상기 확산 베리어막(164)에 포함된 실리콘 및 산소는 상기 캡핑 유전막(160)에 포함되었던 원소이다. 상기 확산 베리어막(164)의 두께는 상기 캡핑 유전막(160)의 두께보다 얇을 수 있다. 예를 들어, 상기 캡핑 유전막(160)의 두께는 약 500Å이고, 상기 확산 베리어막(164)의 두께는 약 30~50Å일 수 있다.
상기 질화 공정(162)은 플라즈마를 이용한 플라즈마 질화 처리인 것이 바람직하다. 예를 들어, 상기 플라즈마 질화 처리는 온도 600~650℃, RF 파워 500~800W, 및 압력 10~20Pa 에서, 공정 가스의 70% 이상이 질소를 포함하는 가스를 사용하여 수행될 수 있다.
도 1f 및 도 2 를 참조하면, 상기 질화 공정(162) 후, 상기 확산 베리어막(164) 상에 식각 정지막(170)이 형성될 수 있다.(S40) 상기 식각 정지막(170)은 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD) 중 어느 하나의 방법을 이용하여 형성될 수 있다. 상기 식각 정지막(170)은 실리콘 질화막으로 형성될 수 있다. 상기 식각 정지막(170) 내의 질소의 농도는 상기 확산 베리어막(164) 내의 질소의 농도보다 낮을 수 있다. 상기 식각 정지막(170)의 두께는 상기 확산 베리어막(164)의 두께보다 두꺼울 수 있다. 예를 들어, 상기 식각 정지막(170)의 두께는 250~400Å이고, 상기 확산 베리어막(164)의 두께는 30~50Å일 수 있다. 상기 식각 정지막(170)의 두께는 상기 확산 베리어막(164)의 두께보다 5~10 배 두꺼울 수 있다.
상기 식각 정지막(170)은 제1 부분 및 제2 부분을 포함할 수 있다. 상기 제1 부분은 상기 제2 부분보다 높은 레벨의 상면을 가질 수 있다. 상기 제1 부분은 상기 워드 라인들(WL), 선택 라인들(SL) 및 게이트 패턴(PG) 각각의 상면들 상에 형성된 상기 식각 정지막(170)의 부분들일 수 있다. 상기 제2 부분은 서로 인접한 워드 라인들(WL) 사이의 공간, 서로 인접한 선택 라인들(SL) 사이의 공간, 및 상기 주변 영역(B) 내의 상기 소스 및 드레인(S/D) 상에 형성된 상기 식각 정지막(170)의 부분들일 수 있다.
상기 식각 정지막(170)의 형성 과정에서 공정 잔여 가스가 발생될 수 있다. 예를 들어, 상기 공정 잔여 가스는 수소를 포함할 수 있다. 본 발명의 실시 예에 따르면, 상기 확산 베리어막(164)에 의해 상기 식각 정지막(170)의 형성 과정에서 발생된 잔여 가스(예를 들어, 수소)들이 상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG) 및 상기 저항 패턴(RP)으로 침투되는 것이 최소화될 수 있다.
만약, 상기 확산 베리어막(164)이 생략되고 상기 식각 정지막(170)이 증착되는 경우, 상기 식각 정지막(170)의 증착 과정에서 발생된 잔여 가스(예를 들어, 수소)가 상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG) 및 상기 저항 패턴(RP)으로 침투되어, 소자의 특성을 저하시킬 수 있다. 하지만, 본 발명의 실시 예에 따르면, 상기 식각 정지막(170)의 증착 전에 상기 캡핑 유전막(160)을 질화 처리하여 확산 베리어막(164)을 형성함으로써, 상기 식각 정지막(170)의 형성과정에서 발생된 잔여 가스(예를 들어, 수소)가 상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG) 및 상기 저항 패턴(RP)으로 침투되는 것을 최소화하여 고신뢰성의 반도체 소자들을 구현할 수 있다.
상기 식각 정지막(170) 상에 층간 유전막(180)이 형성될 수 있다.(S50) 상기 층간 유전막(180)은 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD) 중 어느 하나를 이용하여 형성될 수 있다. 예를 들어, 상기 층간 유전막(180)은 플라즈마 CVD를 이용하여 증착된 TEOS 막 일 수 있다. 상기 층간 유전막(180)의 두께는 약 1000Å일 수 있다. 상기 층간 유전막(180)의 형성과정에서 공정 잔여 가스들이 발생될 수 있고, 상기 발생된 잔여 가스는 상기 층간 유전막(180) 내에 존재할 수 있다. 예를 들어, 상기 공정 잔여 가스는 수소를 포함할 수 있다.
상기 층간 유전막(180)에 제2 열처리 공정이 수행될 수 있다. 상기 제2 열처리 공정은 상기 제1 열처리 공정과 동일한 온도 및 시간동안 수행될 수 있다. 상기 제2 열처리 공정에 의해, 상기 층간 유전막(180) 내에 포함된 잔여 가스(예를 들어, 수소)가 제거될 수 있다.
도 1g 및 도 2 를 참조하면, 상기 층간 유전막(180)에 대한 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(CMP) 또는 에치백 방법을 사용하여 수행될 수 있다. 상기 평탄화 공정 후, 상기 식각 정지막(170)의 상기 제1 부분은 노출되고, 상기 제2 부분 상에는 평탄화된 층간 유전막(180)이 잔존할 수 있다.
본 발명의 실시 예에 따르면, 상기 식각 정지막(170)의 증착 전에, 상기 캡핑 유전막(160)에 질소를 주입하는 질화 공정(162)을 수행하여 확산 베리어막(164)을 먼저 형성함으로써, 상기 식각 정지막(170)의 증착 동안 발생되는 공정 잔여 가스(예를 들어, 수오)가 상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG) 및 상기 저항 패턴(RP)으로 침투되는 것을 최소화할 수 있다. 이로 인해, 고신뢰성을 갖는 반도체 소자가 구현될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법에 의하여 형성된 반도체 소자가 도 1g 를 참조하여 설명된다.
도 1g 를 참조하면, 스트링 영역(A), 주변 영역(B) 및 저항 영역(C)을 갖는 기판(100)이 준비된다. 상기 스트링 영역(A)은 선택 영역(SR) 및 메모리 셀 영역(CR)을 포함할 수 있다.
상기 메모리 셀 영역(CR), 선택 영역(SR) 및 주변 영역(B)의 상기 기판(100) 상에는 도 1c 를 참조하여 설명된 워드 라인들(WL), 선택 라인들(SL) 및 주변 게이트 패턴(PG)이 각각 배치될 수 있다. 상기 저항 영역(C)의 상기 기판(100) 상에는 도 1a 를 참조하여 설명된 저항 패턴(RP)이 배치될 수 있다. 상기 워드 라인들(WL)의 측벽, 상기 선택 라인들(SL)의 측벽 및 상기 주변 게이트 패턴(PG) 각각의 측벽들 상에는 도 1c 를 참조하여 설명된 리세스된 스페이서(153) 및 리세스된 절연막(155)이 배치될 수 있다.
상기 워드 라인들(WL), 상기 선택 라인들(SL), 상기 주변 게이트 패턴(PG), 상기 저항 패턴(RP), 상기 리세스된 절연막(155)의 상부면 및 리세스된 스페이서(153)의 상부면 상에 캡핑 유전막(160)이 배치될 수 있다. 상기 캡핑 유전막(160) 상에 차례로 제1 질화막(164) 및 제2 질화막(170)이 배치될 수 있다. 상기 제1 질화막(164)은 상술된 확산 베리어막(164)일 수 있고, 상기 제2 질화막(170)은 상술된 식각 정지막(170)일 수 있다.
상기 제1 질화막(164) 내의 질소의 농도는 상기 제2 질화막(170) 내의 질소의 농도보다 높을 수 있다. 상기 제1 질화막(164) 및 상기 제2 질화막(170)은 서로 접촉될 수 있다. 상기 제1 질화막(164) 및 상기 제2 질화막(170) 사이에는 경계면이 존재할 수 있다. 상기 경계면에 의해 상기 제1 질화막(164) 및 상기 제2 질화막(170)은 서로 구분될 수 있다. 상기 제1 질화막(164)의 두께는 상기 제2 질화막(170)의 두께보다 얇을 수 있다. 상기 제1 질화막(164)은 상기 캡핑 유전막(160)을 플라즈마 질화 처리하여 형성되고, 상기 제2 질화막(170)은 화학 기상 증착법(CVD) 또는 원자층 증착법(ALD) 중 어느 하나의 방법을 사용하여 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 일 변형 예가 설명된다. 도 3 은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 일 변형 예를 설명하기 위한 단면도이다.
도 3 을 참조하면, 본 변형 예에 따른 반도체 소자의 제조 방법은 도 1a 내지 도 1e 를 참조하여 설명된 반도체 소자의 제조 방법들을 포함할 수 있다. 질화 공정(162)에 의하여 확산 베리어막(164)을 형성한 후, 상기 확산 베리어막(164) 상에 보조 유전막(166)이 형성될 수 있다. 상기 보조 유전막(166)은 실리콘 산화막으로 형성될 수 있다. 상기 보조 유전막(166)의 형성과정에서 공정 잔여 가스(예를 들어, 수소)가 발생될 수 있다. 상기 확산 베리어막(164)에 의해, 상기 발생된 잔여 가스(예를 들어, 수소)가 상기 워드 라인들(WL), 선택 라인들(SL), 주변 게이트 패턴(PG) 및 저항 패턴(RP)으로 침투되는 것이 최소화될 수 있다. 상기 발생된 잔여 가스(예를 들어, 수소)는 상기 보조 유전막(166) 내에 존재할 수 있다. 상기 보조 유전막(166)을 형성한 후, 상기 기판(100)에 추가 열처리 공정이 수행될 수 있다. 상기 추가 열처리 공정에 의해, 상기 보조 유전막(166) 내에 존재한는 잔여 가스(예를 들어, 수소)가 제거될 수 있다. 상기 추가 열처리 공정 후, 도 1f 내지 도 1g 를 참조하여 설명된 반도체 소자의 제조 방법이 제공될 수 있다.
본 발명의 실시 예의 변형 예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자가 도 3 을 참조하여 설명된다.
도 3 을 참조하면, 본 변형 예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자는 도 1g 를 참조하여 설명된 반도체 소자와 유사하다. 도 1g에 도시된 반도체 소자와의 차이점을 위주로 설명한다. 제1 질화막(164) 및 제2 질화막(166) 사이에 보조 유전막(166)이 배치될 수 있다. 상기 제1 질화막(164) 및 제2 질화막(166)은 서로 이격될 수 있다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 다른 변형 예가 설명된다. 도 4 는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법의 다른 변형 예를 설명하기 위한 단면도이다.
도 4 를 참조하면, 본 다른 변형 예에 따른 반도체 소자의 제조 방법은 도 1a 내지 도 1e 를 참조하여 설명된 반도체 소자의 제조 방법들을 포함할 수 있다. 질화 공정(162)에 의해 확산 베리어막(164)을 형성한 후, 도 1f를 참조하여 설명된 반도체 소자의 제조 방법에서, 식각 정지막(164)의 형성이 생략되고, 상기 확산 베리어막(164) 상에 층간 유전막(180)이 형성될 수 있다. 상기 층간 유전막(180)은 상기 확산 베리어막(164)과 접촉할 수 있다. 상기 층간 유전막(180)의 형성 후, 도 1f 를 참조하여 설명된 제2 열처리 공정에 수행될 수 있다. 이후, 상기 층간 유전막(180)에 대한 평탄화 공정이 수행될 수 있다.
본 발명의 실시 예의 다른 변형 예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자가 도 4 를 참조하여 설명된다.
도 4 를 참조하면, 본 다른 변형 예에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자는 도 1g 를 참조하여 설명된 반도체 소자와 유사하다. 도 1g에 도시된 반도체 소자와의 차이점을 위주로 설명한다. 도 1g 에서 도시된 반도체 소자와는 달리, 제2 질화막(도 1g 의 166)이 생략될 수 있다. 제1 질화막(164)은 층간 유전막(180)과 접촉할 수 있다.
상술된 일 및 다른 실시 예들에 따른 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시 예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시 예들에 따른 반도체 소자들이 실장된 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 5는 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 5 를 참조하면, 본 발명의 실시 예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명의 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 6 은 본 발명의 기술적 사상에 기초한 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 6을 참조하면, 본 발명의 실시 예들에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 본 발명의 실시 예들에 개시된 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
WL: 워드 라인
SL: 선택 라인
PG: 주변 게이트 패턴
RP: 저항 패턴
160: 캡핑 유전막
162: 질화 공정
164: 확산 베리어막
166: 보조 유전막
170: 식각 정지막
180: 층간 절연막
WL: 워드 라인
SL: 선택 라인
PG: 주변 게이트 패턴
RP: 저항 패턴
160: 캡핑 유전막
162: 질화 공정
164: 확산 베리어막
166: 보조 유전막
170: 식각 정지막
180: 층간 절연막
Claims (10)
- 기판 상에 패턴을 형성하는 것;
상기 패턴 상에 캡핑 유전막을 형성하는 것;
상기 캡핑 유전막에 질소를 공급하는 질화 공정을 수행하여 확산 베리어막을 형성하는 것; 및
상기 확산 베리어막 상에 식각 정지막을 증착하는 것을 포함하는 반도체 소자의 제조 방법. - 삭제
- 제1 항에 있어서,
상기 식각 정지막을 증착한 후,
상기 식각 정지막 상에 층간 유전막을 형성하는 것; 및
상기 층간 유전막을 평탄화하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 식각 정지막을 형성하기 전,
상기 확산 베리어막 상에 보조 유전막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 식각 정지막의 두께는 상기 확산 베리어막의 두께보다 두꺼운 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 확산 베리어막을 형성한 후,
상기 확산 베리어막 상에 층간 유전막을 형성하는 것; 및
상기 층간 유전막을 평탄화하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 질화 공정을 수행하기 전,
상기 기판을 열처리하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제1 항에 있어서,
상기 질화 공정은 플라즈마를 이용하는 반도체 소자의 제조 방법. - 삭제
- 삭제
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100015841A KR101562020B1 (ko) | 2010-02-22 | 2010-02-22 | 반도체 소자 및 그 제조 방법 |
| US13/032,286 US8288228B2 (en) | 2010-02-22 | 2011-02-22 | Semiconductor devices and methods of fabricating the same |
| US13/617,044 US8653580B2 (en) | 2010-02-22 | 2012-09-14 | Semiconductor devices and methods of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100015841A KR101562020B1 (ko) | 2010-02-22 | 2010-02-22 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110096412A KR20110096412A (ko) | 2011-08-30 |
| KR101562020B1 true KR101562020B1 (ko) | 2015-10-21 |
Family
ID=44476868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100015841A KR101562020B1 (ko) | 2010-02-22 | 2010-02-22 | 반도체 소자 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8288228B2 (ko) |
| KR (1) | KR101562020B1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8980550B2 (en) | 2009-12-15 | 2015-03-17 | California Institute Of Technology | Methods for measuring samples using consumer electronic devices and systems |
| US8968585B2 (en) | 2010-12-23 | 2015-03-03 | California Institute Of Technology | Methods of fabrication of cartridges for biological analysis |
| US9233369B2 (en) | 2010-12-23 | 2016-01-12 | California Institute Of Technology | Fluidic devices and fabrication methods for microfluidics |
| KR101850093B1 (ko) | 2011-02-22 | 2018-04-19 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| US9090890B2 (en) | 2011-12-23 | 2015-07-28 | California Institute Of Technology | Devices and methods for biological sample preparation |
| US9518291B2 (en) | 2011-12-23 | 2016-12-13 | California Institute Of Technology | Devices and methods for biological sample-to-answer and analysis |
| US8883088B2 (en) | 2011-12-23 | 2014-11-11 | California Institute Of Technology | Sample preparation devices and systems |
| US9090891B2 (en) | 2011-12-23 | 2015-07-28 | California Institute Of Technology | Pen-shaped device for biological sample preparation and analysis |
| WO2014071256A1 (en) | 2012-11-05 | 2014-05-08 | California Institute Of Technology | Instruments for biological sample preparation devices |
| US9236453B2 (en) * | 2013-09-27 | 2016-01-12 | Ememory Technology Inc. | Nonvolatile memory structure and fabrication method thereof |
| US10276697B1 (en) * | 2017-10-27 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Negative capacitance FET with improved reliability performance |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4623912A (en) | 1984-12-05 | 1986-11-18 | At&T Bell Laboratories | Nitrided silicon dioxide layers for semiconductor integrated circuits |
| KR0144906B1 (ko) * | 1995-03-31 | 1998-07-01 | 김광호 | 불휘발성 메모리 소자 및 그 제조방법 |
| US5670431A (en) * | 1996-06-13 | 1997-09-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of forming an ultra thin dielectric film for a capacitor |
| US5821141A (en) * | 1998-01-12 | 1998-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd | Method for forming a cylindrical capacitor in DRAM having pin plug profile |
| US6420777B2 (en) * | 1998-02-26 | 2002-07-16 | International Business Machines Corporation | Dual layer etch stop barrier |
| US6159839A (en) * | 1999-02-11 | 2000-12-12 | Vanguard International Semiconductor Corporation | Method for fabricating borderless and self-aligned polysilicon and metal contact landing plugs for multilevel interconnections |
| KR100373855B1 (ko) * | 2001-01-20 | 2003-02-26 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 형성방법 |
| US6624024B1 (en) * | 2002-08-29 | 2003-09-23 | Micron Technology, Inc. | Method and apparatus for a flash memory device comprising a source local interconnect |
| KR20070052974A (ko) | 2005-11-18 | 2007-05-23 | 주식회사 하이닉스반도체 | 플래시메모리소자의 제조 방법 |
| KR20070098330A (ko) | 2006-03-31 | 2007-10-05 | 주식회사 하이닉스반도체 | 플래시메모리소자의 제조 방법 |
| KR100806344B1 (ko) * | 2006-10-20 | 2008-03-03 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
| JP2009016462A (ja) | 2007-07-03 | 2009-01-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
2010
- 2010-02-22 KR KR1020100015841A patent/KR101562020B1/ko active IP Right Grant
-
2011
- 2011-02-22 US US13/032,286 patent/US8288228B2/en active Active
-
2012
- 2012-09-14 US US13/617,044 patent/US8653580B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8653580B2 (en) | 2014-02-18 |
| US20130009213A1 (en) | 2013-01-10 |
| US8288228B2 (en) | 2012-10-16 |
| KR20110096412A (ko) | 2011-08-30 |
| US20110207313A1 (en) | 2011-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101562020B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US10128336B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| US9378977B2 (en) | Non-volatile memory devices and methods of fabricating the same | |
| US9059090B2 (en) | Semiconductor device and method for fabricating the same | |
| KR100863366B1 (ko) | 불휘발성 반도체 메모리 디바이스 및 그 제조 방법 | |
| US20130059422A1 (en) | Semiconductor devices and methods of fabricating the same | |
| US20120187503A1 (en) | Semiconductor memory device and method of manufacturing the same | |
| US7902588B2 (en) | Nonvolatile semiconductor memory device and method for manufacturing the same | |
| US9418891B2 (en) | Method for fabricating semiconductor device including silicon-containing layer and metal-containing layer, and conductive structure of the same | |
| KR100932321B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US9941135B2 (en) | Methods of forming a hard mask layer and of fabricating a semiconductor device using the same | |
| KR20120043979A (ko) | 비휘발성 기억 소자 및 비휘발성 기억 소자의 제조 방법 | |
| KR101577718B1 (ko) | 반도체 소자 및 그 형성 방법 | |
| US7320919B2 (en) | Method for fabricating semiconductor device with metal-polycide gate and recessed channel | |
| US20140332874A1 (en) | Semiconductor devices | |
| KR101489457B1 (ko) | 반도체 메모리 소자 | |
| US8445343B2 (en) | Methods of fabricating semiconductor devices including semiconductor layers formed in stacked insulating layers | |
| JP2009218421A (ja) | 半導体装置およびその製造方法 | |
| US7306993B2 (en) | Method for fabricating semiconductor device with recessed channel | |
| KR100968412B1 (ko) | 게이트 스택 및 그 제조 방법 | |
| KR20110115860A (ko) | 반도체 소자 및 그 제조 방법 | |
| US20160329342A1 (en) | Semiconductor device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| FPAY | Annual fee payment |
Payment date: 20180927 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190930 Year of fee payment: 5 |