KR101850093B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

반도체 소자 및 이의 제조 방법에서, 반도체 소자는 기판 상에 제1 게이트 전극이 구비된다. 상기 제1 게이트 전극 상에 복수개의 오프닝 부위를 포함하는 제1 유전막 패턴이 구비된다. 상기 제1 게이트 전극 및 제1 유전막 패턴 상에, 상부면에 요철부를 포함하는 제2 게이트 전극이 구비된다. 또한, 상기 제2 게이트 전극 상에 제1 금속 실리사이드 패턴이 구비된다. 상기 제1 금속 실리사이드 패턴은 균일한 두께를 갖는다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 게이트 전극을 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
고집적화된 반도체 소자를 형성하기 위하여 저저항을 갖는 게이트 전극이 요구된다. 이를 위하여, 상기 게이트 전극의 일부분을 금속 실리사이드 패턴으로 형성하는 공정이 개발되고 있다. 그런데, 상기 반도체 소자 내에는 다양한 선폭의 게이트 전극들이 포함될 수 있으며, 상기 각 게이트 전극들에 균일한 두께로 금속 실리사이드 패턴을 형성하는 것이 용이하지 않다. 상기 게이트 전극들에 불균일하게 금속 실리사이드 패턴이 형성되는 경우, 국부적으로 게이트 전극의 저항이 증가되어 반도체 소자가 오동작될 수 있다.
본 발명의 목적은 안정된 동작 특성을 갖는 저저항의 게이트 전극을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 제1 게이트 전극이 구비된다. 상기 제1 게이트 전극 상에 복수개의 오프닝 부위를 포함하는 제1 유전막 패턴이 구비된다. 상기 제1 게이트 전극 및 제1 유전막 패턴 상에, 상부면에 요철부를 포함하는 제2 게이트 전극이 구비된다. 상기 제2 게이트 전극 상에 제1 금속 실리사이드 패턴이 구비된다.
본 발명의 일 실시예에서, 상기 제1 유전막 패턴에 포함되는 오프닝 부위는 라인 형상 또는 홀 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 게이트 전극의 상부면은 요철부를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 기판의 다른 영역에는 플로팅 게이트 전극, 상기 플로팅 게이트 전극 상부면 전체를 덮는 제2 유전막 패턴, 콘트롤 게이트 전극 및 제2 금속 실리사이드 패턴이 적층된 게이트 구조물이 더 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는, 기판의 셀 트랜지스터 영역 내에, 플로팅 게이트 전극, 상기 플로팅 게이트 전극 상부면 전체를 덮는 제1 유전막 패턴, 콘트롤 게이트 전극 및 제1 금속 실리사이드 패턴이 적층된 제1 게이트 구조물이 구비된다. 상기 기판의 선택 트랜지스터 영역 내에, 제1 게이트 전극, 상기 제1 게이트 전극 상부면 일부를 덮는 제2 유전막 패턴, 제2 게이트 전극 및 제2 금속 실리사이드 패턴이 적층된 제2 게이트 구조물이 구비된다. 또한, 상기 기판의 페리 회로 영역 내에, 제3 게이트 전극, 상기 제3 게이트 전극 상에 복수개의 오프닝 부위를 포함하는 제3 유전막 패턴, 상부면에 요철부를 포함하는 제4 게이트 전극 및 제3 금속 실리사이드 패턴이 적층된 제3 게이트 구조물이 구비된다.
본 발명의 일 실시예에서, 상기 제1 및 제2 게이트 구조물은 상기 제3 게이트 구조물보다 좁은 선폭을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제3 금속 실리사이드 패턴의 상부면은 요철부를 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는, 기판 상에는 상부면에 요철부를 포함하는 게이트 전극이 구비된다. 또한, 상기 게이트 전극 상에 제1 금속 실리사이드 패턴이 구비된다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 제1 도전막, 유전막, 제2 도전막을 형성한다. 상기 제2 도전막 및 유전막의 일부를 식각하여, 복수의 개구부를 형성한다. 상기 개구부 내부 및 상기 제2 도전막 상에 요철부를 포함하는 제3 도전막을 형성한다. 상기 제3 도전막, 제2 도전막, 유전막 및 제1 도전막을 패터닝하여, 제1 게이트 전극, 복수개의 오프닝 부위를 포함하는 유전막 패턴 및 상부면에 요철부를 포함하는 제2 게이트 전극을 형성한다. 또한, 상기 제2 게이트 전극 상에 금속 실리사이드 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 복수의 개구부들은 라인 형상 또는 홀 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 복수의 개구부를 형성하는 공정에서, 상기 제1 도전막을 일부 두께만큼 식각할 수 있다.
본 발명의 일 실시예에서, 상기 복수의 개구부들의 폭, 간격 및 깊이를 조절하여 상기 제2 게이트 전극의 요철부의 폭 및 깊이를 조절할 수 있다.
본 발명의 일 실시예에서, 상기 제2 및 제3 도전막은 폴리실리콘을 증착시켜 형성할 수 있다.
본 발명의 일 실시예에서, 상기 금속 실리사이드 패턴은 니켈 실리사이드 또는 코발트 실리사이드를 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 제1 도전막, 유전막, 제2 도전막을 형성한다. 상기 기판의 페리 회로 영역에 형성된 상기 제2 도전막 및 유전막을 식각하여 복수의 제1 개구부들을 형성한다. 상기 기판의 선택 트랜지스터 영역에 형성된 상기 제2 도전막 및 유전막을 식각하여 제2 개구부를 형성한다. 상기 제1 및 제2 개구부들 내부 및 상기 제2 도전막 상에 요철부를 포함하는 제3 도전막을 형성한다. 상기 제3 도전막, 제2 도전막, 유전막 및 제1 도전막을 패터닝하여, 셀 트랜지스터 영역의 기판에 제1 게이트 패턴들, 선택 트랜지스터 영역의 기판에 제2 게이트 패턴들 및 페리 회로 영역의 기판에 제3 게이트 패턴들을 형성한다. 또한, 상기 제1 내지 제3 게이트 패턴들 상에 각각 제1 내지 제3 금속 실리사이드 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 제1 및 제2 개구부들은 동일한 식각 공정을 통해 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제3 게이트 패턴의 상부면은 요철부를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제3 도전막은 폴리실리콘을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 개구부들은 라인 형상 또는 홀 형상을 가질 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제2 게이트 패턴은 상기 제3 게이트 패턴보다 좁은 선폭을 가질 수 있다.
설명한 것과 같이, 본 발명에 따른 반도체 소자의 게이트 구조물은 균일한 두께의 금속 실리사이드 패턴을 포함한다. 그러므로, 상기 게이트 구조물은 저저항을 가질 뿐 아니라 게이트 구조물들 간의 저항의 편차도 매우 작다. 그러므로, 반도체 소자의 전기적 특성이 양호해지며, 동작 불량이 감소된다.
도 1은 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 단면도이다.
도 2는 페리용 트랜지스터의 게이트 전극을 나타내는 평면도이다.
도 3 내지 도 10은 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 실시예 2에 따른 반도체 소자의 평면도이다.
도 12는 본 발명의 실시예 3에 따른 반도체 소자를 나타내는 단면도이다.
도 13 내지 도 16은 도 12에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 반도체 소자를 나타내는 단면도이다. 도 2는 페리용 트랜지스터의 게이트 전극에서 유전막 부위를 나타내는 평면도이다.
도 1에 도시된 반도체 소자는 NAND 플래시 메모리 소자이다.
도 1 및 도 2를 참조하면, 셀 영역 및 페리 회로 영역이 구분되는 기판(100)이 마련된다. 상기 셀 영역에는 데이터들을 저장하기 위한 셀 트랜지스터들 및 상기 셀들을 선택하기 위한 선택 트랜지스터들이 연결된 스트링 구조로 형성되어 있다. 상기 페리 회로 영역에는 각 셀 트랜지스터들에 전기적 신호를 가하기 위한 회로들이 구성되며, 페리용 트랜지스터들이 구비된다.
상기 셀 영역에 형성되는 셀 트랜지스터들은 터널 산화막 패턴(102a), 플로팅 게이트 패턴(104a), 제1 유전막 패턴(106a) 및 콘트롤 게이트 패턴(108a, 112a, 124a)이 적층된 제1 게이트 구조를 포함한다. 상기 제1 게이트 구조는 제1 선폭을 갖는다. 상기 콘트롤 게이트 패턴(108a, 112a, 124a)은 워드 라인으로도 기능한다. 상기 셀 트랜지스터들은 서로 직렬 연결된 형상을 갖는다. 상기 콘트롤 게이트 패턴은 제1 및 제2 폴리실리콘 패턴(108a, 112a) 및 제1 금속 실리사이드 패턴(124a)이 적층된 형상을 가질 수 있다. 상기 제1 금속 실리사이드 패턴(124a)으로 사용되는 물질의 예로는 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등을 들 수 있다. 또한, 상기 플로팅 게이트 패턴(104a)은 폴리실리콘 물질로 형성될 수 있다.
상기 직렬 연결된 셀 트랜지스터들의 양 단에는 그라운드 선택 트랜지스터 및 스트링 선택 트랜지스터가 구비된다. 상기 그라운드 선택 트랜지스터의 게이트는 그라운드 선택 라인(GSL)으로 제공될 수 있고, 상기 스트링 선택 트랜지스터의 게이트는 스트링 선택 라인(SSL)으로 제공될 수 있다. 상기 선택 트랜지스터들은 제1 게이트 산화막 패턴(102b), 제1 도전막 패턴(104b), 상기 제1 도전막 패턴(104b)의 상부면 일부를 덮는 제2 유전막 패턴(106b), 제3 및 제4 폴리실리콘 패턴(108b, 112b) 및 제2 금속 실리사이드 패턴(124b)이 적층된 제2 게이트 구조를 포함한다. 상기 제2 게이트 구조는 상기 제1 게이트 구조보다 더 넓은 선폭을 갖는다. 상기 그라운드 선택 트랜지스터와 연결되어 공통 소오스 라인(도시안함)이 구비된다.
상기 제1 도전막 패턴(104b)은 상기 플로팅 게이트 패턴(104a)과 동일한 물질을 포함하고, 상기 제3 및 제4 폴리실리콘 패턴(108b, 112b)은 상기 콘트롤 게이트 패턴의 폴리실리콘과 동일한 물질을 포함할 수 있다. 상기 제2 금속 실리사이드 패턴(124b)은 제1 금속 실리사이드 패턴(124a)과 동일한 물질을 포함할 수 있다.
상기 제2 유전막 패턴(106b)에 포함되는 오프닝은 상기 제1 도전막 패턴(104b) 및 제3 폴리실리콘 패턴(108b) 사이의 계면의 중심 부위에 위치한다. 즉, 상기 제2 유전막 패턴(106b)이 구비되지 않는 상기 오프닝 부위에서 상기 제1 도전막 패턴(104b)과 제3 폴리실리콘 패턴(108b)이 서로 접촉하게 되어 전기적으로 연결된다.
상기 페리 회로 영역에 형성되는 페리용 트랜지스터는 제2 게이트 산화막 패턴(102c), 제2 도전막 패턴(104c), 상기 제2 도전막 패턴(104c) 상에 복수의 오프닝 부위를 포함하는 제3 유전막 패턴(106c), 제5 및 제6 폴리실리콘 패턴(108c, 112c) 및 제3 금속 실리사이드 패턴(124c)이 적층된 제3 게이트 구조를 포함한다. 상기 페리용 트랜지스터는 셀 트랜지스터에 비해 동작 전압이 높기 때문에, 상기 제3 게이트 구조는 상기 제2 선폭보다 넓은 선폭을 갖는다. 상기 제3 게이트 구조는 상기 제2 선폭의 2배 이상의 선폭을 갖는다.
상기 제2 도전막 패턴(104c)은 상기 플로팅 게이트 패턴(104a)과 동일한 물질을 포함하고, 상기 제5 및 제6 폴리실리콘 패턴(108c, 112c)은 상기 콘트롤 게이트 패턴에 포함된 폴리실리콘을 포함할 수 있다. 상기 제3 금속 실리사이드 패턴(124c)은 제1 금속 실리사이드 패턴(124a)과 동일한 물질을 포함할 수 있다.
상기 제2 도전막 패턴(104c)의 상부면은 제1 요철부를 포함할 수 있다. 즉, 상기 제2 도전막 패턴(104c)은 낮은 단차부 및 높은 단차부를 갖는다. 상기 제2 도전막 패턴(104c)의 낮은 단차부는 복수개의 라인 형상을 가질 수 있다. 상기 낮은 단차부는 서로 서로 나란하게 배치될 수 있다. 이와는 다른 실시예로, 도시하지는 않았지만, 상기 제2 도전막 패턴(104c)의 상부면은 요철부 없이 평탄한 형상을 가질 수도 있다.
상기 제3 유전막 패턴(106c)의 오프닝부들은 상기 제2 도전막 패턴(104c)의 낮은 단차부에 위치한다. 즉, 상기 제3 유전막 패턴(106c)은 상기 제2 도전막 패턴(104a)의 높은 단차부의 상부면에만 구비된다.
도 2에 도시된 것과 같이, 상기 오프닝(131) 부위에서 상기 제2 도전막 패턴(104c) 및 상기 제5 폴리실리콘 패턴(108c)이 서로 접촉하게 되어 전기적으로 연결된다. 또한, 상기 오프닝(131) 부위에서는 상기 제3 유전막 패턴(106c)이 구비되지 않기 때문에, 상기 오프닝(131) 부위에서 상기 제6 폴리실리콘 패턴(112c)의 상부면 높이는 상기 제3 유전막 패턴(106c) 상에 위치하는 제6 폴리실리콘 패턴(112c)의 높이에 비해 낮다.
상기 제6 폴리실리콘 패턴(112c)의 상부면이 평탄하지 않고 제2 요철부를 갖게된다. 상기 제6 폴리실리콘 패턴(112c)은 낮은 단차 부위 및 높은 단차 부위를 포함한다. 본 실시예에서는, 상기 오프닝 부위가 낮은 단차 부위가 되기 때문에 상기 제6 폴리실리콘 패턴(112c)의 상부면은 라인 형상의 낮은 단차 부위 및 높은 단차 부위가 반복되는 형상을 갖게 된다. 일 예로, 상기 높은 단차부위 및 낮은 단차 부위의 너비는 상기 제2 선폭보다 작을 수 있다.
상기 제6 폴리실리콘 패턴(112c) 상에는 구비되는 제3 금속 실리사이드 패턴(124c)의 상부면은 라인 형상의 낮은 단차 부위 및 높은 단차 부위가 반복되는 요철부를 갖는다. 본 실시예에서, 상기 제3 금속 실리사이드 패턴(124c)은 균일한 두께를 가질 수 있다.
본 실시예에 따른 반도체 소자는 저저항을 갖고 특성 산포가 작은 게이트 전극을 포함한다. 그러므로, 본 실시예에 따른 반도체 소자는 고성능을 갖는다.
도 3 내지 도 10은 1에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 셀 영역(A) 및 페리 회로 영역(B)이 구분된 기판(100)을 마련한다. 상기 기판(100) 상에 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역을 구분하는 소자 분리막 패턴(도시안함)을 형성한다.
상기 액티브 영역의 기판(100) 상에 터널 산화막(102) 및 플로팅 게이트막(104)을 형성한다. 상기 터널 산화막(102)은 실리콘 산화물과 같은 산화물, 실리콘 산질화물과 같은 산질화물 등을 사용하여 형성할 수 있다. 상기 플로팅 게이트막(104)은 불순물이 도핑된 폴리실리콘을 증착시켜 형성할 수 있다.
상기 플로팅 게이트막(104) 상에 블록킹 유전막(106)을 형성한다. 상기 블록킹 유전막(106)은 산화물 및 질화물을 사용하여, 산화막/질화막/산화막으로 구성된 ONO막으로 형성할 수 있다. 이와는 달리, 상기 블록킹 유전막(106)은 커패시턴스를 증가시키고 누설 전류 특성을 개선하기 위해 고유전율을 갖는 금속 산화물을 사용하여 형성할 수도 있다. 상기 고유전 금속 산화물로서는 하프늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물, 알루미늄 산화물 등을 들 수 있다. 상기 고유전 금속 산화물은 식각하는 것이 용이하지 않기 때문에, 본 실시예의 경우, 상기 블록킹 유전막(106)은 산화막/질화막/산화막으로 구성된 ONO막으로 형성되는 것이 더 바람직하다.
상기 블록킹 유전막(106) 상에 제1 폴리실리콘막(108)을 형성한다. 상기 제1 폴리실리콘막(108)은 상기 블록킹 유전막(106)을 국부적으로 식각하기 위한 마스크로 제공된다. 또한, 상기 제1 폴리실리콘막(108)은 콘트롤 게이트 전극의 일부로 제공된다.
도 4를 참조하면, 상기 제1 폴리실리콘막(108) 상에 식각 마스크 패턴(도시안함)을 형성한다. 상기 식각 마스크 패턴은 상기 선택 트랜지스터 형성 영역 및 페리 회로 영역에 위치하는 블록킹 유전막의 일부분을 식각하기 위한 것이다. 상기 식각 마스크 패턴은 상기 선택 트랜지스터의 게이트 전극이 형성되는 위치의 중심 부위를 선택적으로 노출한다. 또한, 상기 식각 마스크 패턴은 상기 페리용 트랜지스터의 게이트 전극이 형성되는 위치에서 복수의 라인 형상의 개구부를 갖도록 형성한다.
상기 식각 마스크 패턴을 식각 마스크로 이용하여 상기 제1 폴리실리콘막(108)을 식각한다. 상기 제1 폴리실리콘막(108) 아래의 블록킹 유전막(106)을 식각한다. 또한, 상기 플로팅 게이트막(104)의 상부면도 일부 식각할 수 있다. 다른 실시예로, 도시하지는 않았지만, 상기 플로팅 게이트막(104)은 제거되지 않을 수도 있다.
상기 식각 공정을 수행하면, 상기 선택 트랜지스터의 게이트 전극 형성 부위에 블록킹 유전막(106)이 제거되어 제2 개구부(110b)가 형성된다. 또한, 상기 페리용 트랜지스터의 게이트 전극이 형성되는 부위에는 라인 형상의 제1 개구부들(110a)이 생기게 된다. 상기 제1 개구부들(110a)은 상기 제1 폴리실리콘막(108) 및 블록킹 유전막(106)을 관통하면서 상기 플로팅 게이트막(104)의 일부가 식각된 형상을 갖는다. 상기 플로팅 게이트막(104)의 식각 두께를 조절함으로써 상기 제1 개구부들(110a)의 깊이를 조절할 수 있다.
상기 제1 개구부들(110a)의 폭 및 상기 제1 개구부들(110a) 간의 간격에 따라 최종적으로 형성되는 페리용 트랜지스터의 게이트 전극의 상부면의 요철부의 폭이 달라지게 된다. 그러므로, 상기 제1 개구부들(110a)의 폭 및 제1 개구부들(110a) 간의 간격을 조절함으로써, 목표한 요철부 폭을 갖는 상기 페리용 트랜지스터의 게이트 전극을 형성할 수 있다. 또한, 상기 제1 개구부들(110a)의 깊이에 따라 상기 페리용 트랜지스터의 게이트 전극의 상부면의 요철부의 깊이가 달라지게 된다. 그러므로, 상기 제1 개구부들(110a)의 깊이를 조절하여 목표한 요철부 깊이를 갖는 상기 페리용 트랜지스터의 게이트 전극을 형성할 수 있다.
이 후, 상기 제1 폴리실리콘막(108) 상에 형성된 식각 마스크 패턴을 제거한다.
도 5를 참조하면, 상기 제1 폴리실리콘막(108), 제1 및 제2 개구부(110a, 110b) 표면을 따라 제2 폴리실리콘막(112)을 형성한다.
상기 페리 영역의 상기 제2 폴리실리콘막(112)의 상부면은 상기 제1 개구부(110a)의 표면 및 제1 폴리실리콘막(108)의 상부면 프로파일을 따라 요철부가 생기게 된다. 상기 요철부의 깊이 및 폭은 상기 제2 개구부들(110b)의 깊이 및 폭에 따라 달라질 수 있다. 또한, 상기 요철부의 깊이 및 폭은 상기 제2 폴리실리콘막(112)의 증착 두께에 따라 달라질 수 있다.
또한, 상기 셀 영역에서 선택 트랜지스터 형성 영역의 상기 제2 폴리실리콘막(112)의 상부면은 상기 제2 개구부(110b)의 표면 및 제1 폴리실리콘막(108)의 상부면 프로파일을 따라 요철부가 생기게 된다.
도시된 것과 같이, 상기 셀 영역의 셀 트랜지스터의 형성 위치에는 플로팅 게이트막(104), 블록킹 유전막(106), 제1 및 제2 폴리실리콘막(108, 112)이 적층된다. 상기 셀 트랜지스터 형성 위치에서 제1 및 제2 폴리실리콘막(108, 112)은 후속 공정을 통해 콘트롤 게이트 전극으로 제공된다. 상기 셀 트랜지스터 형성 위치에서는 상기 블록킹 유전막(106)을 제거하지 않기 때문에, 상기 제1 및 제2 폴리실리콘막(108, 112)의 상부면은 평탄하다.
상기 셀 영역의 선택 트랜지스터의 형성 위치에는 플로팅 게이트막(104), 블록킹 유전막(106)의 일부, 제1 및 제2 폴리실리콘막(108, 112)이 적층된다. 상기 선택 트랜지스터 형성 위치에서 상기 블록킹 유전막(106)의 일부가 제거되어 있어서 상기 플로팅 게이트막(104), 제1 및 제2 폴리실리콘막(108, 112)이 전기적으로 연결된 구조를 갖는다. 상기 플로팅 게이트막(104), 제1 및 제2 폴리실리콘막(108, 112)은 후속 공정을 통해 선택 트랜지스터의 게이트 전극으로 제공된다.
상기 페리 회로 영역의 페리용 트랜지스터의 형성 위치에는 플로팅 게이트막(104), 블록킹 유전막(106)의 일부, 제1 및 제2 폴리실리콘막(108, 112)이 적층된다. 상기 페리용 트랜지스터 형성 위치에서 상기 블록킹 유전막(16)은 라인 형상의 개구들이 포함되도록 일부가 제거되어 있어서 상기 플로팅 게이트막(104), 제1 및 제2 폴리실리콘막(108, 112)은 전기적으로 연결된 구조를 갖는다. 상기 플로팅 게이트막(104), 제1 및 제2 폴리실리콘막(108, 112)은 후속 공정을 통해 페리용 트랜지스터의 게이트 전극으로 제공된다.
도 6을 참조하면, 상기 제2 폴리실리콘막(112) 상에 식각 마스크 패턴(도시안됨)을 형성한다. 상기 식각 마스크 패턴은 셀 트랜지스터, 선택 트랜지스터 및 페리용 트랜지스터들을 패터닝하기 위한 식각 마스크이다. 상기 식각 마스크 패턴을 이용하여, 상기 제2 폴리실리콘막(112), 제1 폴리실리콘막(108), 블록킹 유전막(106), 플로팅 게이트막(104) 및 터널 산화막(102)을 식각한다.
상기 식각 공정을 수행하면, 셀 트랜지스터 형성 영역에는 터널 산화막 패턴(102a), 플로팅 게이트 패턴(104a), 제1 유전막 패턴(106a), 제1 및 제2 폴리실리콘 패턴(108a, 112a)이 적층된 제1 구조물이 형성된다. 선택 트랜지스터 형성 영역에는 제1 게이트 산화막 패턴(102b), 제1 도전막 패턴(104b), 상기 제1 도전막 패턴(104b)의 일부 상부면과 접하는 제2 유전막 패턴(106b), 제3 및 제4 폴리실리콘 패턴(108b, 112b)이 적층된 제2 구조물이 형성된다. 또한, 상기 페리용 트랜지스터 형성 영역에는 제2 게이트 산화막 패턴(102c), 제2 도전막 패턴(104c), 복수개의 오프닝 부위를 포함하는 제3 유전막 패턴(106c), 제5 및 제6 폴리실리콘 패턴(108c, 112c)이 적층된 제3 구조물이 형성된다. 상기 제1 구조물은 상기 제2 구조물보다 좁은 선폭을 갖는다. 상기 제2 구조물은 상기 제3 구조물보다 좁은 선폭을 갖는다. 설명한 것과 같이, 상기 제3 구조물의 상부 표면은 요철부를 포함한다.
도 7을 참조하면, 상기 제2 및 제3 구조물의 측벽에 스페이서막을 형성하고, 상기 스페이서막을 이방성 식각하여 측벽 스페이서(116)를 형성한다. 상기 측벽 스페이서(116)는 실리콘 산화물로 형성할 수 있다.
상기 제1 내지 제3 구조물 사이의 갭을 채우도록 상기 기판(100) 상에 층간 절연막(120)을 형성한다. 상기 층간 절연막(120)은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 제1 내지 제3 구조물의 상부면 및 상부 측벽 일부가 노출되도록 상기 층간 절연막(120) 및 측벽 스페이서(116)의 일부를 식각한다. 상기 식각된 층간 절연막(120)의 상부면은 상기 제1 유전막 패턴(106a)의 상부면보다 높게 위치하도록 하여야 한다. 상기 공정을 수행하면, 상기 제1 내지 제3 구조물에서 상기 제2, 제4 및 제6 폴리실리콘 패턴(112a, 112b, 112c)의 상부면 및 측벽의 적어도 일부가 외부에 노출된다.
도 8을 참조하면, 상기 층간 절연막(120) 및 제1 내지 제3 구조물의 표면 상에 금속막(122)을 형성한다. 상기 금속막(122)으로 사용되는 금속의 예로는 코발트, 니켈, 텅스텐 등을 들 수 있다.
상기 제3 구조물의 상부면에 요철부가 포함되어 있으므로, 상기 제3 구조물의 상부면의 금속막(122)은 상기 요철부를 따라 형성된다.
도 9를 참조하면, 열처리 공정을 수행하여 상기 금속막(122)과 상기 제2, 제4 및 제6 폴리실리콘 패턴들(112a, 112b, 112c)을 반응시켜 제1 내지 제3 금속 실리사이드 패턴(124a, 124b, 124c)을 형성한다.
상기 금속막(122)은 상기 제1 및 제2 구조물의 상부면 및 상부 측벽에 형성되므로, 실리시데이션 반응이 상기 제1 및 제2 구조물의 상부면 뿐 아니라 측벽 부위에서 함께 일어나게 된다. 특히, 상기 제1 및 제2 구조물은 상기 제3 구조물에 비해 좁은 선폭을 가지기 때문에, 상기 제1 및 제2 구조물 상에 형성된 금속막(122)은 빠르게 실리시데이션되어 균일한 두께의 제1 및 제2 금속 실리사이드 패턴(124a, 124b)이 형성된다.
도 10은 제3 구조물의 폴리실리콘 패턴 및 금속막의 일부분을 확대 도시한 것이다.
도 10에 도시된 것과 같이, 상기 금속막(122)은 상기 라인 형상의 요철부를 포함하는 제3 구조물의 상부면 및 상기 제3 구조물의 상부 측벽에 형성된다. 그러므로, 상기 실리시데이션 반응은 상기 제3 구조물의 상부면의 각 요철부의 표면을 따라 수평 및 수직 방향으로 각각 일어나게 된다. 이와같이, 상기 제3 구조물의 상부면에서 3차원으로 상기 실리시데이션 반응이 일어나기 때문에, 상기 제3 구조물의 선폭이 매우 넓다하더라도 상기 금속막이 빠르게 실리시데이션되어 균일한 두께의 제3 금속 실리사이드 패턴(도 9, 124c)이 형성된다.
일반적인 구조인, 평탄한 상부면을 갖는 제3 구조물에 실리시데이션 반응을 수행하면, 상기 상부 측벽 부위에서는 실리시데이션 반응이 수평 및 수직 방향으로 일어나지만, 상기 평탄한 상부면에는 수직 방향으로만 실리시데이션 반응이 일어나게 된다. 그러므로, 상기 제3 구조물의 중심 부위는 가장자리 부위에 비해 실리시데이션 반응이 느리다. 특히, 상기 제3 구조물은 선폭이 매우 넓기 때문에 중심 부위와 가장자리 부위의 실리시데이션 반응 속도의 차이가 크게 나게 되고, 상기 제3 구조물의 상부면 중심 부위에는 금속 실리사이드막 패턴이 매우 얇은 두께로 형성된다. 또한, 각 기판 내의 반도체 소자의 위치별로, 각 기판별로 상기 실리사이드막 패턴의 두께의 편차도 매우 크게 발생하게 된다.
그러나, 본 실시예에서는, 설명한 것과 같이, 상기 제3 구조물의 상부면에 요철부가 형성됨으로써 실리시데이션 반응 속도가 매우 빠르고, 상기 제3 구조물의 상부면에 균일한 두께의 제3 금속 실리사이드 패턴(124c)을 형성할 수 있다.
상기 실리시데이션 공정을 통해, 상기 셀 트랜지스터 형성 영역에는 터널 산화막 패턴(102a), 플로팅 게이트 패턴(104a), 제1 유전막 패턴(106a), 제1, 제2 폴리실리콘 패턴(108a, 112a) 및 제1 금속 실리사이드 패턴(124a)이 적층된 제1 게이트 구조물이 형성된다. 선택 트랜지스터 형성 영역에는 제1 게이트 산화막 패턴(102b), 제1 도전막 패턴(104b), 상기 제1 도전막 패턴(104b)의 상부면 일부를 덮는 제2 유전막 패턴(106b), 제3 및 제4 폴리실리콘 패턴(108b, 112b) 및 제2 금속 실리사이드 패턴(124b)이 적층된 제2 게이트 구조물이 형성된다. 또한, 상기 페리용 트랜지스터 형성 영역에는 제2 게이트 산화막 패턴(102c), 제2 도전막 패턴(104c), 상기 제2 도전막 패턴(104c) 상에 복수의 오프닝 부위를 포함하는 제3 유전막 패턴(106c), 제5 및 제6 폴리실리콘 패턴(108c, 112c) 및 제3 금속 실리사이드 패턴(124c)이 적층된 제3 게이트 구조물이 형성된다.
본 실시예에 의하면, 추가적인 공정을 수행하지 않고도 균일한 두께를 갖는 금속 실리사이드 패턴들을 형성할 수 있다. 따라서, 동작 특성 산포가 작고, 우수한 전기적인 특성을 갖는 반도체 소자를 제조할 수 있다.
실시예 2
도 11은 본 발명의 실시예 2에 따른 반도체 소자에서 페리용 트랜지스터의 유전막 부위의 평면도이다.
도 11에 도시된 반도체 소자는 페리용 트랜지스터의 게이트 전극의 형상을 제외하고 도 1에 도시된 반도체 소자와 동일하다. 실시예 2에 따른 반도체 소자의 단면은 도 1에 도시된 것과 동일하다.
도 11을 참조하면, 셀 영역의 기판 상에 도 1에 도시된 것과 동일한 셀 트랜지스터 및 선택 트랜지스터들이 구비된다.
페리 회로 영역의 기판 상에는 제2 게이트 산화막, 제2 도전막 패턴, 복수의 오프닝을 포함하는 제3 유전막 패턴, 제5 및 제6 폴리실리콘 패턴 및 제3 금속 실리사이드 패턴이 적층된 제3 게이트 구조를 포함한다. 본 실시예에서, 상기 제3 유전막 패턴(107)은 복수개의 홀 타입의 오프닝(131a)을 포함한다. 상기 복수개의 홀들은 규칙적으로 배치될 수 있다.
상기 제3 유전막 패턴(107)이 구비되지 않는 상기 오프닝(131a) 부위에서 상기 제2 도전막 패턴 및 상기 제5 폴리실리콘 패턴이 서로 접촉하게 되어 전기적으로 연결된다. 또한, 상기 오프닝(131a) 부위에서는 상기 제3 유전막 패턴(107)이 구비되지 않기 때문에, 상기 오프닝(131a) 부위에서 상기 제6 폴리실리콘 패턴의 상부면 높이는 상기 제3 유전막 패턴(107) 상에 위치하는 제6 폴리실리콘 패턴의 높이에 비해 낮다. 상기 제6 폴리실리콘 패턴 상에 구비되는 제3 금속 실리사이드 패턴은 라인 형상의 낮은 단차 부위 및 높은 단차 부위가 반복되는 형상을 갖는다. 본 실시예에서, 상기 제3 금속 실리사이드 패턴은 균일한 두께를 가질 수 있다.
도 11에 도시된 반도체 소자는 상기 페리용 트랜지스터의 게이트 전극에 포함되는 제3 유전막 패턴의 오프닝의 형상을 제외하고는 도 1에 도시된 반도체 소자와 동일하다. 그러므로, 도 11에 도시된 반도체 소자는 상기 제3 유전막 패턴에 오프닝을 형성하기 위한 식각 마스크 패턴을 규칙적인 홀 형상을 갖도록 형성하는 것을 제외하고는 상기 설명한 방법들에 의해 제조할 수 있다.
즉, 도 3을 참조로 설명한 공정을 수행하여, 도 3의 구조를 형성한다. 다음에, 상기 제1 폴리실리콘막(108) 상에 식각 마스크 패턴(도시안함)을 형성한다. 상기 식각 마스크 패턴은 상기 페리용 트랜지스터의 게이트 전극이 형성되는 위치에서 복수의 홀들을 포함하는 형상을 갖도록 형성한다. 상기 식각 마스크 패턴을 이용하여 상기 제1 폴리실리콘막, 블록킹 유전막(106)을 식각한다. 또한, 상기 플로팅 게이트막(104)의 상부면도 일부 식각할 수 있다.
계속하여, 도 5 내지 도 10을 참조로 설명한 것과 동일한 공정을 수행하여, 도 11에 도시된 반도체 소자를 형성한다.
실시예 3
도 12는 본 발명의 실시예 3에 따른 반도체 소자를 나타내는 단면도이다.
도 12를 참조하면, 소자 분리막 패턴(12)에 의해 액티브 영역 및 소자 분리 영역으로 구분되는 기판(10)이 마련된다. 상기 기판(10) 상에 게이트 산화막 패턴(14a) 및 게이트 전극(22, 30a)을 포함하는 게이트 구조물이 구비된다.
상기 게이트 전극은 폴리실리콘 패턴(22) 및 제1 금속 실리사이드 패턴(30a)이 적층된 형상을 가질 수 있다. 상기 제1 금속 실리사이드 패턴(30a)으로 사용되는 물질의 예로는 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 등을 들 수 있다.
상기 폴리실리콘 패턴(22)의 상부면은 평탄하지 않고 라인 형상의 요철부를 포함한다. 상기 폴리실리콘 패턴(22) 상부 표면에 상기 제1 금속 실리사이드 패턴(30a)이 구비되기 때문에, 상기 제1 금속 실리사이드 패턴(30a)의 상부면은 라인 형상의 요철부를 포함한다. 상기 제1 금속 실리사이드 패턴(30a)은 균일한 두께를 가질 수 있다.
상기 게이트 구조물의 양 측벽에는 스페이서(18)가 구비된다. 상기 스페이서(18)의 상부면은 상기 게이트 구조물의 상부면보다 낮게 위치한다.
상기 게이트 구조물 양 측의 기판에는 불순물 영역(20)이 구비된다. 상기 불순물 영역(20)의 상부면에 제2 금속 실리사이드 패턴(30b)이 구비될 수 있다. 다른 실시예로, 상기 기판(10)에는 제2 금속 실리사이드 패턴(30b)이 구비되지 않을 수도 있다.
본 실시예에 따른 반도체 소자는 균일한 두께의 금속 실리사이드 패턴을 포함하는 게이트 전극을 포함한다. 그러므로, 상기 반도체 소자는 높은 신뢰성을 가질 수 있다.
도 13 내지 도 16은 도 12에 도시된 반도체 소자의 제조 방법을 나타내는 단면도이다.
도 13을 참조하면, 기판(10)에 소자 분리 공정을 수행하여, 액티브 영역과 필드 영역을 구분하는 소자 분리막 패턴(12)을 형성한다. 상기 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등 반도체 기판을 포함할 수 있다.
상기 기판(10) 상에 게이트 산화막(14) 및 예비 폴리실리콘막을 형성한다.
상기 예비 폴리실리콘막 상에 제1 식각 마스크 패턴(도시안함)을 형성한다. 상기 제1 식각 마스크 패턴은 상기 예비 폴리실리콘막의 상부면에 요철부를 생성시키기 위한 마스크이다. 본 실시예에서, 상기 제1 식각 마스크 패턴은 복수의 라인 형상을 가질 수 있다. 이와는 다른 실시예로, 상기 제1 식각 마스크 패턴은 복수의 규칙적인 홀들을 포함하는 형상을 가질 수도 있다.
상기 제1 식각 마스크 패턴을 이용하여 상기 예비 폴리실리콘막의 상부면을 일부 두께만큼 식각한다. 상기 식각 공정을 통해, 상부면에 요철부(24)을 갖는 폴리실리콘막(22)이 형성된다. 본 실시예에서, 요부 및 철부는 각각 라인 형상을 갖는다. 그러나, 이와는 다른 실시예로, 상기 요부는 규칙적인 홀들의 형상을 가질 수도 있다. 상기 제1 식각 마스크 패턴을 제거한다.
도 14를 참조하면, 상기 폴리실리콘막(16) 상에 제2 식각 마스크 패턴(도시안함)을 형성한다. 상기 제2 식각 마스크 패턴을 이용한 식각 공정을 통해, 상기 폴리실리콘막(16)을 식각하여 폴리실리콘 패턴(16a)을 형성한다. 상기 제1 식각 마스크 패턴을 제거한다.
도 15를 참조하면, 상기 폴리실리콘 패턴(16a) 및 기판 표면을 따라 스페이서막을 형성하고, 상기 스페이서막을 이방성 식각하여 상기 예비 폴리실리콘 패턴(16a)의 측벽에 스페이서(18)를 형성한다. 상기 스페이서(18) 양측의 기판 표면에 불순물을 주입시켜 불순물 영역을 형성한다.
도 16을 참조하면, 상기 폴리실리콘 패턴(22), 스페이서(18) 및 기판(10) 표면 상에 금속막(도시안함)을 형성한다. 상기 금속막으로 사용되는 금속의 예로는 코발트, 니켈, 텅스텐 등을 들 수 있다. 상기 폴리실리콘 패턴(22)의 상부면에 요철부(24)가 포함되어 있으므로, 상기 폴리실리콘 패턴(22) 상부면의 금속막은 상기 요철부(24)를 따라 형성된다.
열처리 공정을 수행하여 상기 금속막과 상기 폴리실리콘 패턴(22) 및 기판을 반응시켜 제1 및 제2 금속 실리사이드 패턴(30a, 30b)을 형성한다.
상기 금속막은 상기 라인 형상의 요철부(24)를 포함하는 폴리실리콘 패턴(22)의 상부면에 형성된다. 그러므로, 상기 실리시데이션 반응은 상기 폴리실리콘 패턴의 각 요철부(24)의 표면을 따라 수평 및 수직 방향으로 각각 일어나게 된다. 이와같이, 상기 폴리실리콘 패턴(22)의 상부면에서 3차원으로 상기 실리시데이션 반응이 일어나기 때문에, 상기 폴리실리콘 패턴(22)의 선폭이 매우 넓다 하더라도 상기 금속막이 빠르게 실리시데이션되어 균일한 두께의 제1 금속 실리사이드 패턴(30a)이 형성된다.
도 17은 본 발명의 일 실시예에 따른 정보처리 시스템을 도시한 블록 다이어그램이다.
도 17을 참조하면, 정보 처리 시스템(1100)은, 본 발명의 실시예에 따른 게이트 전극 구조물을 포함하는 메모리 소자(1111)를 구비할 수 있다. 일 예로, 상기 메모리 소자(111)는 플래시 메모리 소자일 수 있다.
정보 처리 시스템(1100)은 메모리 시스템(1110)과 각각 시스템 버스(1160)에 전기적으로 연결된 모뎀(1120), 중앙처리장치(1130), 램(1140), 유저 인터페이스(1150)를 포함한다. 상기 메모리 시스템(1110)에는 중앙처리장치(1130)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 메모리 시스템(1110)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1100)은 대용량의 데이터를 메모리 시스템(1110)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1110)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1100)에 제공할 것이다.
도시되지 않았지만, 본 발명의 실시예에 따른 정보 처리 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 모바일 디램(DRAM), 또는 입출력 장치 등이 더 제공될 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 저저항을 갖고, 동작 특성의 산포가 작은 게이트 전극을 포함하는 반도체 소자를 제조할 수 있다. 따라서, 본 발명은 게이트 전극을 포함하는 다양한 반도체 소자 및 반도체 소자를 이용하는 전자 및 통신 제품에 이용될 수 있다.
100 : 기판 102a : 터널 산화막 패턴
102a : 제1 게이트 산화막 패턴 102c : 제2 게이트 산화막 패턴
104a : 플로팅 게이트 패턴 104b : 제1 도전막 패턴
104c : 제2 도전막 패턴 106a : 제1 유전막 패턴
106b : 제2 유전막 패턴 106c : 제3 유전막 패턴
131 : 오프닝
108a, 112a : 제1 및 제2 폴리실리콘 패턴
108b, 112b : 제3 및 제4 폴리실리콘 패턴
108c, 112c : 제5 및 제6 폴리실리콘 패턴
110a, 110b : 제1 및 제2 개구부 116 : 스페이서
120 : 층간 절연막
124a~124c: 제1 내지 제3 금속 실리사이드 패턴

Claims (18)

  1. 기판의 셀 트랜지스터 영역 상에 구비되고, 플로팅 게이트 전극, 상기 플로팅 게이트 전극 상부 전체를 덮는 제1 유전막 패턴 및 상기 제1 유전막 패턴 상에 콘트롤 게이트 전극을 포함하고, 상기 콘트롤 게이트 전극은 제1 금속 실리사이드 패턴을 포함하는 제1 게이트 구조물;
    상기 기판의 선택 트랜지스터 영역 상에 구비되고, 제1 도전막 패턴, 상기 제1 도전막 패턴의 상부 일부를 덮는 제2 유전막 패턴 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극은 상기 제2 유전막 패턴 상에 형성되고 상기 제1 도전막 패턴과 전기적으로 연결되는 폴리실리콘막 패턴과, 상기 폴리실리콘막 패턴 상에 형성되는 제2 금속 실리사이드 패턴을 포함하는 제2 게이트 구조물; 및
    상기 기판의 페리 회로 영역 상에 구비되고, 제2 도전막 패턴, 상기 제2 도전막 패턴 상에 구비되고 복수의 개구부를 포함하는 제3 유전막 패턴, 제2 게이트 전극 및 제3 금속 실리사이드 패턴을 포함하는 제3 게이트 구조물을 포함하고,
    상기 제2 게이트 전극은 대응하는 개구부들 내에 배치되고, 상기 제2 도전막 패턴과 접촉하고,
    상기 제3 금속 실리사이드 패턴의 상부 표면은 요철부를 포함하고, 상기 요철부는 그 아래에 배치되는 복수의 개구부들과 대응되는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 및 제2 게이트 구조물의 선폭은 상기 제3 게이트 구조물의 선폭보다 좁은 반도체 소자.
  3. 제1항에 있어서, 상기 제3 유전막 패턴의 복수의 개구부는 라인 형상 또는 홀 형상을 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 제2 도전막 패턴의 상부면은 요철부를 포함하는 반도체 소자.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 금속 실리사이드 패턴, 제2 금속 실리사이드 패턴 및 제3 금속 실리사이드 패턴은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드로 이루어지는 군에서 선택된 적어도 하나를 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 제3 게이트 구조물의 선폭은 상기 제2 게이트 구조물의 선폭의 2배 또는 2배보다 더 큰 반도체 소자.
  8. 제1항에 있어서, 상기 제3 금속 실리사이드 패턴은 균일한 두께를 갖는 반도체 소자.
  9. 기판의 셀 트랜지스터 영역 상에 구비되고, 플로팅 게이트 전극, 상기 플로팅 게이트 전극 상부 전체를 덮는 제1 유전막 패턴 및 상기 제1 유전막 패턴 상에 콘트롤 게이트 전극을 포함하고, 상기 콘트롤 게이트 전극은 제1 금속 함유 패턴을 포함하는 제1 게이트 구조물;
    상기 기판의 선택 트랜지스터 영역 상에 구비되고, 제1 도전막 패턴, 상기 상기 제1 도전막 패턴 상에 제1 개구부를 형성하도록 상기 제1 도전막 패턴의 상부 일부를 덮는 제2 유전막 패턴 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극은 상기 제2 유전막 패턴 상에 형성되고 상기 제1 도전막 패턴과 전기적으로 연결되는 폴리실리콘막 패턴과, 상기 폴리실리콘막 패턴 상에 형성되는 제2 금속 함유 패턴을 포함하는 제2 게이트 구조물; 및
    상기 기판의 페리 회로 영역 상에 구비되고, 제2 도전막 패턴, 상기 제2 도전막 패턴 상에 구비되고 복수의 제2 개구부를 포함하는 제3 유전막 패턴, 대응하는 개구부들 내에 배치되고 제2 도전막 패턴과 접촉하는 제2 게이트 전극 및 제3 금속 함유 패턴을 포함하는 제3 게이트 구조물을 포함하고,
    상기 제3 금속 함유 패턴의 상부 표면은 요철부를 포함하고,
    상기 제3 게이트 구조물 내에 형성되는 제2 개구부의 수는 상기 제2 게이트 구조물에 포함되는 제1 개구부의 수보다 더 많은 반도체 소자.
  10. 제9항에 있어서, 상기 제3 금속 함유 패턴의 요철부는 그 하부에 형성되는 복수의 제2 개구부와 대응되도록 형성된 반도체 소자.
  11. 제9항에 있어서, 상기 제1 금속 함유 패턴, 제2 금속 함유 및 제3 금속 함유 패턴은 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드로 이루어지는 군에서 선택된 적어도 하나를 포함하는 반도체 소자.
  12. 제9항에 있어서, 상기 제3 게이트 구조물의 선폭은 상기 제2 게이트 구조물의 선폭의 2배 또는 2배보다 더 큰 반도체 소자.
  13. 제9항에 있어서, 상기 제3 금속 함유 패턴은 균일한 두께를 갖는 반도체 소자.
  14. 기판;
    기판 상에 형성된 산화막;
    상기 산화막 상에 형성된 제1 도전막;
    상기 제1 도전막 상에 형성된 유전막;
    상기 유전막 상에 형성된 제2 도전막을 포함하고, 상기 유전막 및 제2 도전막에는 상기 유전막 및 제2 도전막을 관통하여 상기 제1 도전막 상부면을 노출하고 서로 이격되는 복수의 개구부를 포함하고;
    상기 복수의 개구부 내부 및 상기 제2 도전막 상에 형성되는 제3 도전막;
    상기 제3 도전막 상에 형성되는 금속 실리사이드 패턴을 포함하고,
    상기 제3 도전막의 상부면은 대응하는 복수의 개구부 부위에 요철부를 포함하고,
    상기 금속 실리사이드 패턴의 상부면은 요철부를 포함하는 반도체 소자.
  15. 제14항에 있어서, 상기 금속 실리사이드 패턴의 요철부는 상기 제3 도전막의 요철부와 대응하는 반도체 소자.
  16. 제15항에 있어서, 상기 금속 실리사이드 패턴은 균일한 두께를 갖는 반도체 소자.
  17. 제14항에 있어서, 상기 제1 및 제2 도전막은 폴리실리콘을 포함하는 반도체 소자.
  18. 삭제
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