KR101533521B1 - 전도성 구조물, 전도성 구조물을 구비하는 시스템 및 디바이스, 그리고 관련된 방법 - Google Patents

전도성 구조물, 전도성 구조물을 구비하는 시스템 및 디바이스, 그리고 관련된 방법 Download PDF

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Abstract

전도성 구조물은, 복수의 전도성 단, 및 상기 복수의 전도성 단 중 적어도 하나와 통신하며 상기 전도성 단 중 적어도 다른 전도성 단으로부터 절연된 적어도 부분적으로 관통 연장되는 접촉점을 포함한다. 디바이스는 이러한 전도성 구조물을 포함할 수 있다. 시스템은 반도체 디바이스 및 계단형 전도성 구조물의 단을 통해 연장되는 복수의 접촉점을 구비하는 계단형 전도성 구조물을 포함할 수 있다. 전도성 구조물을 형성하는 방법은 전도성 구조물 중 적어도 하나의 전도성 단을 통해 형성된 접촉 홀에 접촉점을 형성하는 단계를 포함한다. 계단형 전도성 구조물에 전기적 연결을 형성하는 방법은 상기 계단형 전도성 구조물의 각 단을 통해 형성된 접촉 홀에 접촉점을 형성하는 단계를 포함한다.

Description

전도성 구조물, 전도성 구조물을 구비하는 시스템 및 디바이스, 그리고 관련된 방법{CONDUCTIVE STRUCTURES, SYSTEMS AND DEVICES INCLUDING CONDUCTIVE STRUCTURES AND RELATED METHODS}
우선권의 주장
본 출원은 미국 특허 출원 제13/151,945호(출원일: 2011년 6월 2일, 발명의 명칭: "CONDUCTIVE STRUCTURES, SYSTEMS AND DEVICES INCLUDING CONDUCTIVE STRUCTURES AND RELATED METHODS")의 우선일의 이익을 주장한다.
기술 분야
본 발명의 실시예는 전도성 구조물의 적어도 일부분을 통해 연장되는 접촉점을 구비하는 전도성 구조물, 이러한 전도성 구조물을 포함하는 디바이스, 이러한 디바이스를 포함하는 시스템, 이러한 전도성 구조물을 형성하는 방법 및 계단형 전도성 구조물을 위한 전기적 연결을 형성하는 방법에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터 또는 다른 전자 디바이스에서 내부, 반도체, 집적 회로로 제공된다. 여기에는 랜덤 액세스 메모리(random-access memory: RAM), 판독 전용 메모리(read-only memory: ROM), 동기식 동적 랜덤 액세스 메모리(synchronous dynamic random-access memory: SDRAM), 동적 랜덤 액세스 메모리(dynamic random-access memory: DRAM) 및 비휘발성 메모리를 포함하는 많은 상이한 유형의 메모리 디바이스들이 있다. 전자 시스템의 성능 및 복잡도가 증가함에 따라, 메모리 시스템에서 추가적인 메모리에 대한 요구조건이 또한 증가하고 있다. 반도체 산업에서 단일칩에 고밀도 회로를 제조하는데 사용될 수 있는 더 작은 메모리 디바이스를 사용하는 것이 트렌드이다. 트랜지스터 디바이스 및 회로를 소형화하는 것은 최종 디바이스들이 웨이퍼에 더 작은 표면적을 차지하도록 디바이스의 모든 특징부의 사이즈를 감소시키는 것에 의해 달성될 수 있다.
이러한 고밀도 메모리 어레이를 제조하는 비용을 감소시키기 위하여, 부품 점수는 최소화되어야 한다. 이것은 별개의 메모리 칩을 적층(stacking)하는 대신 단일 칩에 더 높은 밀도의 메모리를 달성할 수 있는 것을 의미한다. 그러나, 메모리 디바이스의 사이즈를 감소시켜 메모리 어레이 내 메모리 셀의 수를 증가시킬 때, 각 메모리 디바이스를 동작시키는데 필요한 연결의 수가 또한 증가한다.
예를 들어, 비휘발성 메모리(예를 들어, NAND 플래시 메모리)에서, 메모리 밀도를 증가시키는 하나의 방법은 3차원(3D) 어레이라고도 지칭되는 수직 메모리 어레이를 사용하는 것이다. 이러한 수직 메모리 어레이는 예를 들어, 미국 특허 출원 공개 제2007/0252201호(Kito 등)에 개시되어 있다. 종래의 수직 메모리 어레이는 전도성 플레이트 및 액세스 라인(예를 들어, 워드 라인) 사이에 전기적 연결을 요구하여 어레이 내 메모리 셀은 기록 또는 판독 기능을 위해 고유하게 선택될 수 있다. 하나의 유형의 수직 메모리 어레이는 층상화(layered)된 전도성 플레이트(워드 라인 플레이트 또는 제어 게이트 플레이트라고도 지칭됨)에 있는 홀을 통해 연장되는 반도체 필라를 포함하며, 필라 및 전도성 플레이트의 각 정션(junction)에는 유전체 물질이 있다. 따라서, 다수의 트랜지스터들이 각 필라를 따라 형성될 수 있다. 이 구조물에 의해 더 많은 개수의 트랜지스터들이 다이 위에 위쪽으로 (수직으로) 어레이를 구축하는 것에 의해 다이 영역의 단위로 위치될 수 있다. 그러나, 이러한 디바이스에서 각 메모리 셀은 각 개별 메모리 셀 또는 복수의 메모리 셀을 판독, 기록 및 소거하기 위하여 다수의 전도성 연결(예를 들어, 워드 라인, 비트 라인, 선택 게이트 등)을 포함하여야 한다. 고밀도의 메모리 셀을 구비하는 이러한 메모리 어레이에서, 각 메모리 셀에 효과적이고 효율적으로 연결을 제공하는 것은 곤란할 수 있다.
도 1은 본 발명의 일 실시예에 따라 전도성 구조물 및 반도체 디바이스를 구비하는 전자 시스템의 일 실시예의 개략 블록도;
도 2는 본 발명의 일 실시예에 따라 전도성 구조물의 일 부분의 단순화된 측단면도;
도 3 내지 도 11은 작업물의 일부분의 측단면도 및 도 2에 도시된 것과 같은 전도성 구조물을 형성하는데 사용될 수 있는 본 발명의 방법의 실시예를 도시하는 도면;
도 12 내지 도 14는 작업물의 일 부분의 측단면도 및 도 2에 도시된 것과 같은 전도성 구조물을 형성하는데 사용될 수 있는 본 발명의 방법의 또 다른 실시예를 도시하는 도면;
도 15 및 도 16은 작업물의 일부분의 측단면도 및 도 2에 도시된 것과 같은 전도성 구조물을 형성하는데 사용될 수 있는 본 발명의 방법의 더 다른 실시예를 도시하는 도면.
본 명세서에 사용된 바와 같이, "제1", "제2", "위에", "아래에", "상에", "아래에 놓여있는", "위에 놓여 있는" 등과 같은 관계를 나타내는 용어는 본 발명 및 도면을 이해하는데 명료함과 편의를 위하여 사용된 것일 뿐 특정 선호도, 배향, 또는 순서를 의미하거나 이를 나타내는 것이 아니다.
본 명세서에 사용된 바와 같이, "말단" 및 "근접"이라는 용어는 전도성 구조물이 형성된 기판에 대하여 전도성 구조물의 요소의 위치를 기술한다. 예를 들어, "말단"이라는 용어는 기판으로부터 상대적으로 보다 멀리 있는 위치를 말하고, "근접"이라는 용어는 기판에 상대적으로 더 가까이 있는 위치를 말한다.
본 명세서에 사용된 바와 같이, "측방향" 및 "길이방향"이라는 용어는 전도성 구조물이 형성된 기판에 대하여 및 전도성 구조물이 도면에 도시된 방법에 대하여 전도성 구조물의 요소의 방향을 나타낸다. 예를 들어, "측방향"이라는 용어는 전도성 구조물의 근접 단부로부터 말단 단부로 종료하는 축에 수직인 방향(예를 들어, 도면을 가로질러 연장되는 방향(즉, 측면에서 측면으로)을 말한다. "길이방향"이라는 용어는 전도성 구조물의 근접 단부로부터 말단 단부로 종료하는 축에 평행하게 연장되는 방향(예를 들어, 도면을 따라 위 아래로 연장되는 방향)을 말한다.
이하 상세한 설명은 본 발명의 실시예의 철저한 설명을 제공하기 위하여 물질 유형 및 프로세스 조건과 같은 특정 상세를 제공한다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 실시예가 이들 특정 상세를 사용함이 없이 실시될 수 있다는 것을 이해할 수 있을 것이다. 사실, 본 발명의 실시예는 이 산업에서 사용되는 종래의 반도체 제조 기술과 함께 실시될 수 있다. 게다가, 아래에 제공된 상세한 설명은 반도체 디바이스를 제조하는 완전한 프로세스 흐름을 형성하는 것이 아닐 수 있다. 아래에 설명된 구조물은 완전한 반도체 디바이스를 형성하는 것이 아니다. 본 발명의 실시예를 이해하는데 필요한 프로세스 동작 및 구조물만이 아래에 상세하게 설명된다. 완전한 전도성 구조물 및 반도체 디바이스를 형성하기 위한 추가적인 동작은 종래의 제조 기술에 의해 수행될 수 있다.
이하 상세한 설명에서는 본 명세서의 일부를 형성하고 본 발명을 실시할 수 있는 특정 실시예를 예로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 이 기술 분야에 통상의 지식을 가진 자가 본 발명을 실시할 수 있을 만큼 충분히 상세히 기술된다. 그러나, 다른 실시예들도 사용될 수 있고, 본 발명의 범위를 벗어남이 없이 구조적, 논리적 및 전기적 변경이 이루어질 수 있다. 본 발명에 제시된 예는 임의의 특정 시스템, 디바이스, 구조물, 또는 메모리 셀의 실제 도면을 의미하는 것이 아니라 본 발명의 실시예를 설명하는데 사용되는 이상화된 표현일 뿐이다. 본 명세서에 제시된 도면은 축척에 맞게 그려진 것이 아니다. 추가적으로, 여러 도면 사이에 공통적인 요소는 동일한 수치적 지시를 포함할 수 있다.
도 1은 하나 이상의 전도성 구조물(100) 및 하나 이상의 반도체 디바이스(102)(예를 들어, 복수의 메모리 셀, CMOS 디바이스 등)를 포함하는 예를 들어, 비휘발성 메모리 디바이스(예를 들어, 3차원 NAND 메모리 디바이스와 같은 수직 메모리 디바이스)와 같은 전자 시스템의 개략 블록도이다. 예를 들어, 전자 시스템은 하나 이상의 반도체 디바이스(102)와 직접 또는 간접 연결되거나 이와 통신하는(예를 들어, 이 디바이스와 직접 접촉하거나 간접 접촉하여 전기적으로 통신하는) 하나 이상의 전도성 구조물(100)을 포함할 수 있다. 본 명세서에 설명된 전도성 구조물은 NAND 디바이스와 사용하기 위한 것으로 특정하여 언급하고 있으나, 본 발명은 이로 제한되지 않고 다른 반도체 및 메모리 디바이스에도 적용될 수 있는 것으로 이해된다.
도 1에 도시된 전자 시스템은 예를 들어, 컴퓨터 또는 컴퓨터 하드웨어 성분, 서버 또는 다른 네트워킹 하드웨어 성분, 셀룰러 전화, 디지털 카메라, 개인용 휴대 정보 단말기(personal digital assistant: PDA), 휴대용 미디어 플레이어(예를 들어, 뮤직 플레이어) 등을 포함할 수 있다. 전자 시스템은 적어도 하나의 전자 신호 프로세서 디바이스(종종 "마이크로프로세서"라고 지칭됨)를 더 포함할 수 있다. 전자 시스템은 선택적으로, 유저에 의해 정보를 전자 시스템에 입력하기 위한 하나 이상의 입력 디바이스, 예를 들어 마우스 또는 다른 포인팅 디바이스, 키보드, 터치패드, 버튼, 또는 제어 패널 및 정보(예를 들어, 비디오 또는 오디오 출력)를 유저에 출력하기 위한 하나 이상의 출력 디바이스, 예를 들어, 모니터, 디스플레이, 프린터, 스피커 등을 더 포함할 수 있다.
도 2는 기판(104) 상에 전도성 물질(예를 들어, 상호연결부(103))을 포함할 수 있는 반도체 디바이스(102)(도 1)와 함께 사용될 수 있는 전도성 구조물(100)의 단순화된 예이다. 상호연결부(103)는 예를 들어, 금속(예를 들어, W, Ni, 탄탈륨 질화물(TaN), Pt, 텅스텐 질화물(WN), Au, 티타늄 질화물(TiN), 또는 티타늄 알루미늄 질화물(TiAlN)), 폴리실리콘, 다른 전도성 물질, 또는 이들의 조합과 같은 물질로부터 형성될 수 있다. 일부 실시예에서, 기판(104)은 예를 들어, 실리콘, 게르마늄, 갈륨 비소화물, 인듐 인화물을 포함하는 반도체 유형 물질, 및 다른 III-IV 또는 II-VI 유형 반도체 물질을 포함하는 임의의 구조물을 포함할 수 있다. 기판(104)은 예를 들어, 종래의 기판은 물론 다른 벌크 반도체 기판, 예를 들어, 예로서 비제한적으로, 절연체 상의 실리콘(silicon on insulator: SOI) 유형 기판, 사파이어상의 실리콘(silicon on sapphire: SOS) 유형 기판, 및 또 다른 물질에 의해 지지되는 실리콘의 에피택셜 층을 포함할 수 있다. 나아가, 이하 상세한 설명에서 "기판"이라고 언급될 때, 이전의 프로세스 단계를 사용하여 기판의 면 내에 또는 위에 회로 또는 디바이스의 요소 또는 성분을 적어도 부분적으로 형성할 수 있다. 일부 실시예에서, 기판(104)은 예를 들어, 전자 시스템 또는 반도체 디바이스(102)(도 1)의 다른 부분을 포함하여 전도성 구조물(100)이 그 위에(예를 들어, 그 상에) 형성될 수 있는 임의의 구조물을 포함할 수 있다.
전도성 구조물(100)의 하나 이상의 부분은 복수의 단(step)(106)(예를 들어, 단(107, 108, 109, 110))을 포함하는 소위 "계단형"(stair step) 구조물로 형성될 수 있고, 여기서 각 단(107, 108, 109, 110)은 적어도 전도성 물질(112)(예를 들어, 폴리실리콘)로 형성될 수 있다. 예를 들어, 전도성 물질(112)은 상호연결부(103) 및 기판(104) 위에 계단형 구조물을 형성할 수 있다. 각 전도성 단(conductive step)(107, 108, 109, 110)은 절연성 물질(114)(예를 들어, 유전체 물질과 같은 전기 절연성 물질)에 의해 하나 이상의 인접한 단(106)과 절연될 수 있다(예를 들어, 전기적으로 절연되거나, 분리되거나, 또는 절연될 수 있다). 일부 실시예에서, 하나 이상의 단(106)은 각 전도성 단(106)이 하나 이상의 절연성 물질(114)과 적어도 부분적으로 서로 절연된 하나를 초과하는 전도성 물질(112)에 의해 형성될 수 있다. 상호연결부(103) 및 기판(104)에 가장 근접한 단(예를 들어, 단(110))의 전도성 물질(112)은 절연성 물질(115)에 의해 상호연결부(103)와 분리될 수 있다. 절연성 물질(117)은 또한 각 단(106)의 말단 부분 상에 배치될 수 있다. 예로서 비제한적으로, 본 명세서에 설명된 절연성 물질(예를 들어, 절연성 물질(114, 115, 117))은 임의의 적절한 적어도 부분적으로 전기적으로 절연성인 물질, 예를 들어, 산화물 물질(예를 들어, SiO2, Al2O3 등), 질화물 물질(예를 들어, Si3N4, AlN 등) 또는 산화물 및 질화물 물질의 조합, 예를 들어 산질화물 물질, 재산화된 산질화물 물질, 또는 소위 "산화물질화물산화물"(ONO) 구조물을 포함할 수 있다. 일부 실시예에서, 절연성 물질(114, 115, 117)은 각각 유사한 물질, 유사하지 않은 물질, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 각 단(106)의 전도성 물질(112)은 전기적 신호를 반도체 디바이스(102)(도 1), 예를 들어, 복수의 메모리 셀에 공급하기 위한 전도성 플레이트(예를 들어, 워드 라인 플레이트)를 형성할 수 있다.
계단형 구조물의 각 단(106)은 아래에서 보다 상세히 설명된 바와 같이 각 개별 단(106)과 하나 이상의 연결(예를 들어, 전기적 연결)을 용이하게 형성할 수 있게 하는 접촉 부분(105)을 포함할 수 있다. 일부 실시예에서, 각 단(106)은 하나 이상의 인접한 단(106)으로부터 측방향으로 오프셋된 접촉 부분(105)을 포함할 수 있다. 예를 들어, 단(108)은 인접한 단(예를 들어, 단(107))을 넘어 측방향으로 연장되는 접촉 부분(105)(예를 들어, 전도성 물질(112)의 측방향 단부 부분)을 포함한다. 다시 말해, 단(108)은 단(107)과 동일한 거리만큼 측방향으로 연장되지 않는다.
도 2를 더 참조하면, 예를 들어, 접촉 홀(116)(예를 들어, 비아)과 같은 개구는 단(106)의 접촉 부분(105)에서 각 단(106)을 통해 연장되어 각 단(106)이 개별적으로 접촉하게 하여 각 단(106)에 연결을 제공할 수 있다. 예를 들어, 각 단(106)은 관통하여 연장되는 접촉 홀(116)에 형성된 접촉점(118)을 포함할 수 있다. 접촉점(118)은 각 단(106)의 전도성 물질(112)을 통해 연장될 수 있다. 접촉점(118)은 전도성 물질, 예를 들어, 금속(예를 들어, W, Ni, 탄탈륨 질화물(TaN), Pt, 텅스텐 질화물(WN), Au, 티타늄 질화물(TiN), 또는 티타늄 알루미늄 질화물(TiAlN)), 폴리실리콘, 또는 다른 전도성 물질로 형성될 수 있다. 일부 실시예에서, 접촉점(118)은 내부에 형성된 하나 이상의 전도성 물질을 포함할 수 있다. 예를 들어, 아래에서 보다 상세히 설명된 바와 같이, 접촉점(118)은 (예를 들어, 순수 텅스텐으로 형성된) 접촉점(118)의 내부 부분 및 각 단(106)의 전도성 물질(112) 사이에 전기적 접촉을 용이하게 하기 위해 상이한 물질로 형성된 외부 부분(예를 들어, 금속 질화물로 형성된 전도성 라이너(liner)와 같은 라이너(132)(도 7))을 포함할 수 있다. 일부 실시예에서, 접촉 홀(116)의 말단 부분(128)은 접촉 홀(116)의 근접 부분(130)의 폭보다 상대적으로 더 큰 측방향 폭(예를 들어, 직경)을 구비하도록 형성될 수 있다. 이러한 실시예에 의해 접촉점(118)은 단(106)의 전도성 물질(112)의 측방향 측면(side surface)(예를 들어, 접촉 홀(116)을 따라 연장되는 면(surface)) 및 단(106)의 전도성 물질(112)의 말단 면과 접촉(통신)할 수 있다.
접촉점(118)에 의해 각 단(106)은 상호연결부(103)(예를 들어, 워드 라인 드라이버와 같은 CMOS 디바이스와 통신하는 전도성 상호연결부)와 통신할 수 있다. 접촉 홀(116) 및 내부에 형성된 접촉점(118)은 제1 단(107) 및 이 하부에 놓여 있는(예를 들어, 기판(104) 쪽으로 연장되는 방향으로 아래에 위치된) 각 단(108, 109, 110)을 통해 연장될 수 있다. 달리 말하면, 접촉 홀(116) 및 내부에 형성된 접촉점(118)은 전도성 구조물(100)의 말단 부분으로부터 전도성 구조물(100)의 근접 부분으로 연장되는 방향으로 하나 이상의 단(106)을 통해 연장될 수 있다. 예를 들어, 접촉 홀(116) 및 내부에 형성된 접촉점(118)은 단(107), 및 이 단(107) 아래에 형성된 각 단(예를 들어, 단(108, 109, 110))을 통해 연장될 수 있다.
접촉 홀(116) 및 접촉점(118)은 각 접촉 홀(116) 및 접촉점(118)이 계단형 구조물을 형성하는 단(106)의 상이한 말단 부분(예를 들어, 접촉 부분(105))을 통해 연장되도록 위치될 수 있다. 예를 들어, 접촉 홀(116)에 형성된 접촉점(119)은 접촉점(119)이 단(107)의 말단 부분(예를 들어, 단(107)의 전도성 물질(112))을 통해 연장되도록 위치될 수 있다. 접촉점(120)은 단(107)의 말단 부분을 통해 연장되지 않고 단(108)의 말단 부분(예를 들어, 단(108)의 전도성 물질(112))을 통해 연장되도록 위치될 수 있다. 다시 말해, 각 접촉점(118)은 접촉점(예를 들어, 접촉점(119))이 인접한 단(예를 들어, 단(108))의 전도성 물질(112)보다 상호연결부(103)로부터 더 말단에(즉, 더 먼 거리에) 위치된 단(예를 들어, 단(107))의 전도성 물질(112)을 통해 연장되도록 위치될 수 있다.
도 2에 더 도시된 바와 같이, 하나 이상의 단(106)은 전도성 단(106)을 통해 연장되는 접촉점(118)으로부터 적어도 부분적으로 절연될 수 있는 반면 하나 이상의 다른 전도성 단(106)은 접촉점(118)과 연결될 수 있다. 예를 들어, 단(107) 아래에 놓여있는 각 단(108, 109 및 110)은 접촉 홀(116)을 형성하는 전도성 구조물의 일부분을 따라 연장되는 절연성 물질을 포함하는 라이너(122)에 의해 접촉 홀(116)에 있는 접촉점(118)과 전기적 통신으로부터 절연될 수 있는 반면, 단(107)은 접촉점(118)과 접촉한다. 달리 말하면, 라이너(122)는, 단(108, 109 및 110)의 전도성 물질(112)이 접촉점(118)으로부터 절연되도록 단(108, 109 및 110)의 전도성 물질(112) 및 접촉점(118) 사이에 형성된다. 그러나, 라이너(122)는 접촉점(118)의 적어도 일부분 및 단(107)의 전도성 물질(112)이 통신하도록 (예를 들어, 단(107)의 전도성 물질(112) 및 접촉점(118) 사이에 전기적 신호가 전달될 수 있도록 접촉하도록) 형성된다. 각 접촉점(118)은 단(106) 중 적어도 하나의 단 각각과 전기적으로 통신할 수 있다. 예를 들어, 접촉점(119)은 전도성 단(107)과 전기적으로 통신할 수 있고, 접촉점(120)은 전도성 단(108) 등과 전기적으로 통신할 수 있다. 일부 실시예에서, 라이너(122)는 상기 나열된 것과 같은 절연성 물질로 형성될 수 있다.
일부 실시예에서 및 도 2에 도시된 바와 같이, 전도성 구조물(100)은 접촉점(118)(예를 들어, 접촉점(119, 120, 121)이 열(column)로 형성될 수 있게 하는 계단형 구조물을 구비할 수 있다. 하나 이상의 접촉점(118)은 상이한 개수의 단(106)을 통해 연장되고 선택된(예를 들어, 특정) 단(106)과 통신할 수 있다. 예를 들어, 접촉점(118)은 접촉점(118)이 관통 연장되는 단(106)(예를 들어, 상호연결부(103)로부터 가장 멀리 있는 단(106))의 가장 말단과 각각 접촉할 수 있다. 도 2에 도시된 바와 같이, 접촉점(119)은 전도성 구조물(100)의 계단형 구조물을 통해 제1 열을 형성할 수 있고 단(107)과 통신하며 라이너(122)에 의해 단(108, 109 및 110)과 절연될 수 있다. 유사하게, 접촉점(120)은 전도성 구조물(100)의 계단형 구조물을 통해 제2 열을 형성할 수 있고 단(108)과 통신하며 라이너(122)에 의해 단(109 및 110)으로부터 절연될 수 있고, 이와 같이 계속된다. 이러한 패턴 또는 유사한 패턴은 접촉점(121)이 단(106) 중 가장 근접한 단(예를 들어, 단(110))과 통신할 때까지 유사한 방식으로 계속될 수 있다. 도 2의 실시예는 4개의 단(106)을 예시하고 있으나, 본 발명의 실시예를 설명하기 위하여, 전도성 구조물(100)은 임의의 개수의 전도성 물질 및 절연성 물질을 포함하는 임의의 개수의 단으로 형성될 수 있는 것으로 이해된다. 나아가 도 2의 실시예는 절연성 물질(114)에 의해 분리된 하나의 전도성 물질(112)을 구비하는 각 단(106)을 예시하고 있으나, 다른 실시예에서, 단(106)은 하나 이상의 전도성 물질(예를 들어, 절연성 물질에 의해 각각 분리된 하나 이상의 전도성 물질)을 포함할 수 있는 것으로 이해된다. 또한 도 2의 실시예는 절연성 물질(114) 상에(예를 들어, 위에) 형성된 전도성 물질(112)을 예시하고 있으나, 다른 실시예에서, 전도성 물질(112) 및 절연성 물질(114)의 순서는 역전될 수 있는 것으로 이해된다. 나아가, 또 다른 실시예에서, 단을 통해 연장되는 접촉점은 각 단에서 또는 전체 전도성 구조물에서 임의의 개수의 전도성 물질과 통신하거나 절연될 수 있다.
일부 실시예에서, 라이너(122)는 단(106)의 전도성 물질(112) 및 전도성 물질(112)의 측방향 면(예를 들어, 측면) 및 전도성 물질의 말단 면에 있는 접촉점(118) 사이에 인터페이스를 가능하도록 형성될 수 있다. 이러한 구성은 단(106)의 전도성 물질(112) 및 접촉점(118) 사이에 연결을 개선시키는데 사용될 수 있다.
도 2를 더 참조하면, 라이너(122)는 전도성 단(106) 중 하나 이상의 것을 절연시키는 한편 나머지 전도성 단(106) 중 하나 이상의 것과 통신하면서 접촉점(118)의 근접 단부에 형성된 상호연결부(103)와 통신할 수 있도록 형성될 수 있다. 일부 실시예에서, 전도성 구조물(100)(예를 들어, 접촉 홀(116), 접촉점(118), 라이너(122) 등)의 요소는 접촉점(118)의 말단 단부를 통해 다른 반도체 요소와 통신하도록 형성될 수 있다.
본 발명의 실시예는 접촉 홀 및 접촉점이 편의와 명료함을 위해 실질적으로 동일한 단면에 위치된 것으로 도면에 도시되어 있는 것으로 이해된다. 접촉 홀 및 접촉점은 동일한 단면 평면, 상이한 단면 평면 또는 이들의 조합으로 형성될 수 있는 것으로 이해된다.
도 2에 도시된 전도성 구조물과 같은 본 발명의 실시예에 따른 전도성 구조물을 형성하는 여러 방법이 아래에 설명된다. 설명을 용이하게 하기 위해, 본 방법은, 일부 경우에, (예를 들어, 예를 들어, 계단형 구조물의 일부를 형성하는 전도성 물질의 일부분을 통해 연장되는 하나의 접촉 홀 및 내부에 배치된 접촉점을 예시하는) 전도성 구조물의 일부분을 참조하여 설명된다. 그러나, 실제로는, 복수의 접촉 홀 및 접촉점은 하나 이상의 전도성 구조물에서 실질적으로 동시에 형성될 수 있다.
아래에 설명된 각 실시예에서, 전도성 구조물을 형성하는 물질은 예를 들어, 성장(growing), 확산(diffusing), 증착(depositing), 또는 다른 방식으로 그 위에 제공하는 것에 의해 형성될 수 있다. 여러 물질은 집적 회로 제조 기술 분야에 알려진 예를 들어, 증착 기술(예를 들어, 화학적 증기(CVD), 물리적 증기(PVD), 원자 층 증착(ALD), 스퍼터링, 열 증발, 또는 도금, 산화 프로세스(예를 들어, 열 산화, ISSG 산화), 및 패터닝 기술(예를 들어, 마스킹 및 에칭)을 사용하여 형성될 수 있다. 절연성 물질은 화학적 증기 증착에 의해, 테트라에틸 오쏘실리케이트(tetraethyl orthosilicate: TEOS)를 분해하는 것에 의해, 또는 집적 회로 제조 기술 분야에 알려진 임의의 다른 프로세스에 의해 형성될 수 있다.
추가적으로, 물질 또는 그 일부분은 예를 들어, 연마(abrasion) 또는 다듬질(polishing) 프로세스(예를 들어, 화학기계적 평탄화(chemicalmechanical planarization: CMP) 프로세스, 화학적 다듬질 프로세스, 기계적 평탄화 프로세스), 에칭 프로세스, 리프트오프(liftoff) 프로세스, 또는 이들의 조합을 사용하여 제거될 수 있다. 에칭 프로세스는, 예를 들어, 습식 또는 건식 에칭, 예를 들어 마스크 및 이방성 에칭 프로세스(예를 들어, 플라즈마를 사용하는 것과 같은 반응성 이온 에칭 프로세스)를 사용하여 물질의 일부분을 제거하는 것 또는 마스크 및 등방성(isotropic) 프로세스(예를 들어, 화학적 에칭 프로세스)를 사용하여 물질의 일부분을 제거하는 것을 포함할 수 있다. 반응성 이온을 생성하는데 사용되는 가스의 특정 조성, 화학적 에칭제의 특정 조성, 및 에칭 프로세스의 동작 파라미터는 마스크의 조성, 에칭될 물질, 및 주변 물질에 기초하여 선택될 수 있는 것으로 이해된다.
도 2에 도시된 예를 들어, 전도성 구조물(100)을 형성하는데 사용될 수 있는 방법의 실시예는 도 3 내지 도 12를 참조하여 설명된다. 도 3을 참조하면, 전도성 구조물(100)(도 2)은, 절연성 물질(114)에 의해 적어도 부분적으로 분리된 전도성 물질(112)을 포함하는 복수의 단(106)(예를 들어, 단(107, 108, 109, 110))을 형성하고, 전도성 물질(112) 및 절연성 물질(114)의 일부분을 제거하여 단(106)을 형성하고, 단(106) 위에 절연성 물질(예를 들어, 절연성 물질(117))을 형성하고, 및 예를 들어 연마 프로세스를 통해 구조물을 평탄화하는 것에 의해 예를 들어, 계단형 구조물로 형성될 수 있다. 계단형 구조물을 형성하는 이러한 방법은, 예를 들어, 본 출원과 동일자로 출원된 미국 특허 출원 일련 번호 ________ (발명의 명칭: "APPARATUSES INCLUDING STAIR-STEP STRUCTURES AND METHODS OF FORMING THE SAME", 대리인 문서 제226910469US호(20100786.00/US))에 설명되어 있다.
하나 이상의 접촉 홀(116)은 절연성 물질(예를 들어, 절연성 물질(114, 115, 117))을 통해 및 하나 이상의 전도성 단(106)을 통해 연장되는 작업물(예를 들어, 계단형 구조물)에 (예를 들어, 이방성 에칭과 같은 에칭 프로세스를 통해) 형성될 수 있다. 접촉 홀(116)은 실질적으로 상호연결부(103)로 연장될 수 있다. 도 3에 도시된 바와 같이, 접촉 홀(116)은 각 접촉 홀(116)이 각 단(106)의 말단 부분(예를 들어, 접촉 부분(105)(도 2))을 통해 연장되도록 위치될 수 있다. 다시 말해, 접촉 홀(116)은 전도성 구조물(100)의 말단 부분(예를 들어, 절연성 물질(117)의 면)으로부터 전도성 구조물(100)의 근접 부분(예를 들어, 상호연결부(103))으로 연장된다. 각 접촉 홀(116)은 전도성 구조물(100)의 말단 부분으로부터 근접 부분으로 가는 방향으로, 상이한 단(106)을 통해 제일 먼저 연장되도록 위치될 수 있다. 예를 들어, 제1 접촉 홀(116)(예를 들어, 접촉 홀 124)은 전도성 구조물(100)의 말단 부분으로부터 근접 부분으로 가는 방향으로 단(107)을 통해 제일 먼저 연장된다. 제2 접촉 홀(116)(예를 들어, 접촉 홀(126))은 전도성 구조물(100)의 말단 부분으로부터 근접 부분으로 가는 방향으로 단(108)을 통해 제일 먼저 연장되고 이와 같이 계속된다.
도 4에 도시된 바와 같이, 접촉 홀(116)의 말단 부분(128)은 접촉 홀(116)의 근접 부분(130)의 폭을 초과하는 폭(예를 들어, 직경)을 가지도록 형성될 수 있다. 예를 들어, 절연성 물질(114, 117)은 각 단(106)의 가장 말단 전도성 물질(112)로부터 절연성 물질(117)의 말단 단부로 연장되는 접촉 홀(116)의 더 넓은 말단 부분(128)을 형성하도록 에칭될 수 있다. 접촉 홀(116)의 더 넓은 말단 부분(128)은 에칭(예를 들어, 절연성 물질(114, 117)에 대해 선택성을 가지는 에칭제를 포함하는 등방성 에칭)에 의해 형성될 수 있다. 다시 말해, 에칭제의 화학적 성질은 다른 물질의 제거 속도에 비해 더 빠른 속도로 절연성 물질(114, 117)을 제거하도록 구성될 수 있다.
도 5 내지 도 11은 도 3 및 도 4에 도시된 작업물의 일부분의 단일 접촉 홀(116) 및 접촉점(118)을 도시한다. 전술된 바와 같이, 하나 이상의 접촉 홀은 도 5에 도시된 접촉 홀(116)과 실질적으로 동시에 또는 별개의 프로세스에서 유사한 방식으로 프로세싱될 수 있는 것으로 이해된다. 도 5에 도시된 바와 같이, 일부 실시예에서, 절연성 물질(114, 115, 117)의 에칭(예를 들어, 등방성 에칭)은 또한 단(106)들 사이에 연장되는 절연성 물질(114)에 및 절연성 물질(115, 117)에 오목부(recess)를 형성할 수 있다. 존재한다면, 오목부는 접촉 홀(116)의 폭의 일부분을 증가시킬 수 있다. 다른 실시예에서, 절연성 물질(114, 115, 117)에 접촉 홀(116)을 형성하는 것은 전도성 단(106)들 사이에 연장되는 절연성 물질(114)에 또는 도 12 내지 도 16에 도시된 접촉 홀과 같은 절연성 물질(115, 117)에는 실질적으로 오목부를 형성하지 않을 수 있다.
도 5에 더 도시된 바와 같이, 라이너(122)는 접촉 홀(116)에 형성될 수 있다. 형성된 바와 같이, 라이너(112)는 접촉 홀(116)에 노출된 각 단(106)의 전도성 물질(112)을 적어도 실질적으로 커버할 수 있다. 라이너(122)는 예를 들어, 접촉 홀(116)의 일부분이 미충전된 채 유지되도록 접촉 홀(116)에 형성(예를 들어 순응적으로(conformally) 증착)될 수 있다.
도 6에 도시된 바와 같이, 라이너(122)의 일부분은 하나 이상의 전도성 단(106)을 노출하도록 제거될 수 있다. 라이너(122)의 또 다른 부분은 상호연결부(103)를 노출하도록 제거될 수 있다. 라이너(112)의 일부분은 예를 들어, 더 많은 이방성 에칭 프로세스 중 하나와 같은 하나 이상의 에칭 프로세스를 사용하여 제거될 수 있다. 달리 말하면, 라이너(122)를 형성하는 절연성 물질에 대해 선택성을 가지는 에칭제는 수직 면(예를 들어, 길이방향 방향으로 연장되는 면)보다 더 빨리 수평 면(예를 들어, 측방향 방향으로 연장되는 라이너(122)의 면)을 제거하는 이방성 에칭 프로세스에서 작업물에 적용될 수 있다. 동일한 에칭 프로세스 또는 상이한 에칭 프로세스는 단(106)의 가장 말단(예를 들어, 단(107)) 위에 놓여있는 라이너(122)의 수직 부분을 더 제거할 수 있다. 도 6에 도시된 바와 같이, 이러한 프로세스는 단(106)의 가장 말단(예를 들어, 단(107))의 전도성 물질(112)의 측방향 및 길이방향 면을 노출시킬 수 있는 반면 단(108, 109 및 110)의 전도성 물질(112)은 라이너(122)로 실질적으로 커버된 채 유지될 수 있다. 라이너(122)를 위해 선택된 물질 및 절연성 물질(114, 115, 117)(예를 들어, 산화물, 질화물, 또는 이들의 조합)은 라이너(112)의 일부분이 제거된 후에 라이너(122)의 구조물에 영향을 미칠 수 있는 것으로 이해된다. 예를 들어, 라이너(122) 및 절연성 물질(117)이 동일한 물질(예를 들어, 산화물)로 형성되면, 라이너(122)의 말단 부분은 도 6에 도시된 방식으로 오목부되지 않을 수 있다. 그럼에도 불구하고, 임의의 적절한 물질 및 제거 프로세스는 접촉점(118) 및 하나 이상의 선택된 전도성 단(106) 사이를 연결하기 위하여 하나 이상의 선택된 전도성 단(106)의 일부분을 적어도 부분적으로 노출시키는데 사용될 수 있다.
도 7에 도시된 바와 같이, 전도성 라이너(132)는 하나 이상의 선택된 전도성 단(106), 상호연결부(103), 및 접촉 홀(116)에 형성된 접촉점(118)(도 8) 사이에 통신을 가능하게 하도록 접촉 홀(116)에 형성될 수 있다. 예를 들어, 전도성 라이너(132)(또는 전도성 라이너(132)를 위한 작업물을 준비하는데 사용되는 프로세스)는 전도성 물질(112), 상호연결부(103), 및 접촉점(118)(도 8) 사이에 통신을 가능하게 하기 위해 전도성 물질(112)의 면 및 상호연결부(103)를 클리닝하는 작용을 할 수 있다. 일부 실시예에서, 전도성 라이너(132)는 전도성 물질을 포함할 수 있고 전도성 물질s 112 및 상호연결부(103)와 통신할 수 있다. 이러한 실시예에서, 접촉점(118)(도 8)은 전도성 라이너(132)를 통해 전도성 물질(112) 및 상호연결부(103)와 통신할 수 있다.
도 8은 본 발명의 일 실시예에 따라 접촉 홀(116)에 전도성 물질을 형성하는 것을 도시한다. 전도성 물질은 순응적으로 증착될 수 있다. 도 8에 도시된 바와 같이, 일부 실시예에서, 전도성 물질은 접촉 홀(116)을 실질적으로 충전하여, 접촉점(118)을 형성할 수 있다. 전도성 물질이 순응적으로 증착된 일부 실시예에서, 접촉 홀(116)의 말단 부분(128)은 접촉점(118)의 전도성 물질이 접촉 홀(116)의 근접 부분(130) 내에 핀치오프(pinchoff)될 수 있는 폭(예를 들어, 직경)을 구비하도록 사이즈 형성될 수 있다. 달리 말하면, 접촉 홀(116)의 말단 부분(128)은 근접 부분(130)에 있는 접촉점(118)의 전도성 물질로 접촉 홀(116)을 실질적으로 차폐할(closing off) 수 있는 폭을 구비하도록 사이즈 형성될 수 있다. 예를 들어, 접촉 홀(116)의 말단 부분(128)은 접촉 홀(116)의 말단 부분(128)은 제외하고 접촉 홀(116)의 근접 부분(130)에 접촉점(118)을 핀치오프할 수 있을 만큼 충분한 폭을 구비하도록 사이즈 형성될 수 있다. 물질이 내부에서 핀치오프할 수 있는 접촉 홀(116)의 말단 부분(128)의 폭은 접촉 홀(116)을 충전하는데 사용되는 물질 및 물질을 증착하는데 사용되는 기술에 적어도 부분적으로 기초하여 변할 수 있는 것으로 이해된다. 전도성 물질은 또한 절연성 물질(117) 위에 연장될 수 있다. 접촉점(118)을 형성하는 전도성 물질은 접촉점(118)이 하나 이상의 전도성 단(106) 및 상호연결부(103)와 통신하도록 증착될 수 있다. 전술된 바와 같이, 일부 실시예에서, 도 8에 도시된 동작으로 증착된 전도성 물질 및 라이너(132)(도 7)는 접촉점(118)을 형성할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따라 접촉 홀(116)에 전도성 물질을 형성하는 것을 도시한다. 전도성 물질은 또한 또한 절연성 물질(117) 위에 연장될 수 있다. 도 9에 도시된 바와 같이, 일부 실시예에서, 접촉 홀(116)의 말단 부분(128)은 접촉 홀(116)에 증착된 전도성 물질이 접촉점(118)을 형성하여 접촉 홀(116)의 말단 부분(128) 내에 핀치오프될 수 있게 하는 폭(예를 들어, 직경)을 구비하도록 사이즈 형성될 수 있다. 달리 말하면, 접촉 홀(116)의 말단 부분(128)은 접촉 홀(116)의 말단 부분(128)에서 접촉점(118)의 전도성 물질로 접촉 홀(116)을 실질적으로 차폐할 수 있는 폭을 구비하도록 사이즈 형성될 수 있다. 예를 들어, 접촉 홀(116)의 말단 부분(128)은 접촉점(118)의 전도성 물질이 접촉 홀(116)(예를 들어, 도 8 참조)의 말단 부분(128)에 적어도 부분적으로 핀치오프되지 않는 폭이 아니라 접촉 홀(116)의 말단 부분(128)에 접촉점(118)을 핀치오프할 수 있을 만큼 충분한 폭을 구비하도록 사이즈 형성될 수 있다. 물질이 내부에 핀치오프하는 접촉 홀(116)의 말단 부분(128)의 폭은 접촉 홀(116)을 충전하는데 사용되는 물질 및 물질을 증착하는데 사용되는 기술에 적어도 부분적으로 기초하여 변할 수 있는 것으로 이해된다.
도 10 및 도 11은 본 발명의 실시예에 따라 작업물의 물질(예를 들어, 절연성 물질(117) 위에 놓여있는 접촉점(118)의 전도성 물질 및 접촉 홀(116)에 있는 전도성 물질 부분)을 예를 들어, 도 10에 도시된 에칭에 의하여 및 도 11에 도시된 연마 프로세스에 의하여 부분적으로 제거하는 것을 도시한다. 도 10을 참조하면, 일부 실시예에서, 접촉점(118)의 물질은, 예를 들어, 등방성 건식 에칭과 같은 에칭 프로세스를 사용하여 제거될 수 있다. 접촉점(118)의 물질은 접촉점(118)의 일부분이 하나 이상의 전도성 단(106)과 통신하도록 제거될 수 있다. 에칭 프로세스는 절연성 물질(117) 위에 놓여있는 접촉점(118)의 물질 및 말단 부분(128) 내에 있는 물질 부분을 제거할 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 접촉점(118)의 물질은 접촉점(118)이 절연성 물질(117)의 말단 단부를 지나 연장되지 않도록 에칭될 수 있다. 일부 실시예에서, 접촉점(118)의 물질은 접촉 홀(116)의 말단 부분(128)에 적어도 부분적으로 오목부 형성될 수 있다.
도 11을 참조하면, 일부 실시예에서, 접촉점(118)의 물질은 예를 들어, 다듬질 프로세스(예를 들어, CMP 프로세스)와 같은 연마 프로세스를 사용하여 제거될 수 있다. 접촉점(118)의 물질은 접촉점(118)의 일부분이 하나 이상의 전도성 단(106)과 통신하도록 제거될 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 접촉점(118)의 물질은 접촉점(118)이 절연성 물질(117)의 말단 단부를 지나 연장되지 않도록 에칭될 수 있다. 일부 실시예에서, 접촉점(118)의 물질은 접촉 홀(116)의 말단 부분(128)과 실질적으로 동일한 평면일 수 있다(예를 들어, 절연성 물질(117)의 말단 단부와 실질적으로 동일한 평면일 수 있다). 도 10 및 도 11을 참조하여 전술된 실시예는 또한 예를 들어, 절연성 물질(117)의 일부분과 같은 작업물의 다른 물질의 적어도 일부분을 제거하는 것을 더 포함할 수 있는 것으로 이해된다.
예를 들어, 도 2에 도시된 전도성 구조물(100)을 형성하는데 사용될 수 있는 방법의 또 다른 실시예는 도 12 내지 도 14를 참조하여 설명된다. 도 12를 참조하면, 도 3을 참조하여 도시되고 설명된 접촉 홀(116)과 유사한 하나 이상의 접촉 홀(116)이 절연성 물질(예를 들어, 절연성 물질(114, 115, 117))을 통해 및 하나 이상의 전도성 단(106)을 통해 연장되는 작업물에 형성될 수 있다. 접촉 홀(116)은 상호연결부(103)로 실질적으로 연장될 수 있다.
도 12에 도시된 바와 같이, 접촉 홀(116)은, 작업물의 말단 단부(예를 들어, 절연성 물질(117)의 말단 단부)에 마스크(134)(예를 들어, 하드 마스크(비정질 탄소(amorphous carbon) 또는 투명한 탄소(transparent carbon)), 포토레지스트 등)를 형성하고, 작업물을 통해 마스크(134)의 패턴을 에칭(예를 들어, 이방성 에칭)하는 것에 의해 형성될 수 있다. 예를 들어, 마스크(134)에 하나 이상의 개구(예를 들어, 애퍼처(136))는 각 접촉 홀(116)의 제1 폭(예를 들어, 접촉 홀(116)의 근접 부분(130)의 폭)을 한정할 수 있다.
도 13에 도시된 바와 같이, 마스크(134)의 일부분은 마스크(134)의 애퍼처(136)의 폭을 증가시키도록 제거(예를 들어, 절단)될 수 있다. 도 14에 도시된 바와 같이, 상대적으로 더 넓은 애퍼처(136')를 포함하는 마스크(134)는 작업물의 또 다른 부분을 에칭하는데 사용될 수 있다. 예를 들어, 절연성 물질(117)은 접촉 홀(116)의 말단 부분(128)을 형성하도록 에칭(예를 들어, 이방성 에칭)될 수 있다. 전술된 바와 같이, 접촉 홀(116)의 말단 부분(128)은 접촉 홀(116)의 근접 부분(130)의 폭을 초과하는 폭(예를 들어, 직경)을 구비하도록 형성될 수 있다. 접촉 홀(116)의 상대적으로 더 넓은 말단 부분(128)은 작업물의 말단 단부(예를 들어, 절연성 물질(117)의 말단 단부)로부터 전도성 단(106)의 말단 면(예를 들어, 단(106)의 가장 말단의 전도성 물질(112))으로 연장될 수 있다.
작업물은 예를 들어, 도 5 내지 도 11을 참조하여 전술된 바와 같은 프로세스를 통해 라이너 및 접촉점을 접촉 홀에 형성하는 것에 의해 전도성 구조물(예를 들어, 도 2에 도시된 전도성 구조물(100))에 형성될 수 있다. 일부 실시예에서, 마스크(134)는 또한 작업물로부터 제거될 수 있다. 예를 들어, 마스크(134)는 도 11 및 도 12를 참조하여 전술된 바와 같은 에칭 또는 연마 프로세스를 통해 (예를 들어, 접촉점(118)의 물질 제거와 동시에) 제거될 수 있다.
예를 들어, 도 2에 도시된 전도성 구조물(100)을 형성하는데 사용될 수 있는 방법의 또 다른 실시예는 도 15 및 도 16을 참조하여 설명된다. 도 12를 다시 참조하면, 도 3을 참조하여 도시되고 설명된 접촉 홀(116)과 유사한 하나 이상의 접촉 홀(116)은 절연성 물질(예를 들어, 절연성 물질(114, 115, 117))을 통해 및 하나 이상의 전도성 단(106)을 통해 연장되는 작업물에 형성될 수 있다. 접촉 홀(116)은 상호연결부(103)로 실질적으로 연장될 수 있다. 마스크(134)(예를 들어, 하드 마스크, 포토레지스트 등)는 작업물의 말단 단부(예를 들어, 절연성 물질(117)의 말단 단부)에 형성될 수 있다.
도 15에 도시된 바와 같이, 마스크(134)에서 하나 이상의 애퍼처(136)는 각 접촉 홀(116)의 제1 폭(예를 들어, 접촉 홀(116)의 말단 부분(128)의 폭)을 한정할 수 있다. 마스크(134)에 의해 형성된 애퍼처(136)는 접촉 홀(118)의 일부분(예를 들어, 접촉 홀(118)의 말단 부분(128))을 형성하도록 절연성 물질(117)을 에칭(예를 들어, 이방성 에칭)하는데 사용될 수 있다. 접촉 홀(116)의 말단 부분(128)은 작업물의 말단 단부(예를 들어, 절연성 물질(117)의 말단 단부)로부터 전도성 단(106)(예를 들어, 단(106)의 가장 말단의 전도성 물질(112))으로 연장될 수 있다.
도 16에 도시된 바와 같이, 스페이서(138)는 적어도 부분적으로 접촉 홀(116)의 말단 부분(132) 내에 마스크(134) 및 절연성 물질(117)의 수직 측벽 상에 형성될 수 있다. 스페이서(138)는 애퍼처(136')의 제1 폭을 감소시킬 (예를 들어, 좁힐) 수 있다. 스페이서(138)는 전도성 물질(112) 및 절연성 물질(114)에 대해 선택적으로 에칭가능한 물질로 형성될 수 있다. 스페이서(138)는 각 접촉 홀(116)의 폭(예를 들어, 접촉 홀(116)의 근접 부분(130)의 폭)을 한정하는데 사용될 수 있다. 상대적으로 더 좁은 애퍼처(136')를 통해 에칭 프로세스(예를 들어, 전도성 물질(112) 및 절연성 물질(114, 115)에 대해 선택성을 가지는 이방성 에칭)는 접촉 홀(116)의 말단 부분(128)의 폭 미만의 폭으로 접촉 홀(116)(예를 들어, 접촉 홀(116)의 근접 부분(130))의 나머지 부분을 형성하는데 사용될 수 있다.
절연성 물질(117)의 말단 단부에 형성된 스페이서(138) 및 마스크(134)는 (예를 들어, 에칭 프로세스, 연마 프로세스, 또는 이들의 조합을 통해) 제거될 수 있다.
작업물은 예를 들어, 도 5 내지 도 11을 참조하여 전술된 것과 같은 프로세스를 통해 접촉 홀에서 접촉점 및 라이너를 증착하는 것에 의해 전도성 구조물(예를 들어, 도 2에 도시된 전도성 구조물(100))에 형성될 수 있다.
본 발명의 실시예는 전도성 구조물을 통해 적어도 부분적으로 연장되는 접촉점을 사용하는 하나 이상의 반도체 디바이스(예를 들어, CMOS 디바이스, 예를 들어 워드 라인 드라이버, 메모리 셀 등)와 통신할 수 있는 전도성 구조물(예를 들어, 계단형 구조물)을 형성하는데 특히 유리할 수 있다. 이러한 구성은 접촉점이 계단형 전도성 구조물로부터 위로 이 위에 연장되는 종래의 전도성 구조물에 비해 전도성 구조물을 통해 연결을 상대적으로 보다 직접 라우팅하게 할 수 있다. 더욱이, 전도성 구조물을 통해 연장되는 접촉점을 가지는 이러한 구성은 전도성 구조물 아래에 위치된 전도성 요소에 상대적으로 단순화된 및 단축된 연결 라우팅을 가능하게 하는 것에 의해 계단형 전도성 구조물 위에 타이트한 피치 배선을 형성할 필요성을 감소시킬 수 있다.
결론
일 실시예에서, 전도성 구조물은 복수의 전도성 단 중 각 전도성 단이 절연성 물질에 의해 복수의 전도성 단 중 인접한 전도성 단으로부터 적어도 부분적으로 분리되어 있는 전도성 구조물을 따라 측방향으로 연장되는 복수의 전도성 단을 포함한다. 전도성 구조물은 복수의 전도성 단 중 적어도 2개의 전도성 단을 통해 적어도 부분적으로 연장되는 접촉점을 더 포함하며, 이 접촉점은 적어도 하나의 전도성 단과 통신하고 적어도 다른 하나의 전도성 단과는 절연된다.
다른 실시예에서, 디바이스는 복수의 메모리 셀 및 전도성 구조물을 포함한다. 전도성 구조물은 복수의 전도성 단을 포함하고, 복수의 전도성 단 중 각 전도성 단은 복수의 메모리 셀 중 각 적어도 하나의 메모리 셀과 전기적으로 통신한다. 전도성 구조물은 복수의 전도성 단 중 적어도 하나의 전도성 단을 통해 각각 연장되는 복수의 접촉점을 더 포함하며, 복수의 접촉점의 각 접촉점은 복수의 전도성 단 중 적어도 하나의 전도성 단 각각과 전기적으로 통신하고, 접촉점 및 또 다른 전도성 단 사이에 적어도 부분적으로 절연성 물질을 통해 복수의 전도성 단 중 다른 전도성 단과는 절연된다.
추가적인 실시예에서, 시스템은 반도체 디바이스 및 이 반도체 디바이스와 전기적으로 통신하는 전도성 구조물을 포함한다. 전도성 구조물은 인접한 단의 측방향 단부 부분으로부터 측방향으로 오프셋된 측방향 단부 부분을 각각 구비하는 복수의 단을 포함하는 계단형 구조물을 포함한다. 전도성 물질 및 절연성 물질을 포함하는 각 단은 복수의 단 중 인접한 단으로부터 복수의 단 중 각 단을 적어도 부분적으로 분리한다. 전도성 구조물은 복수의 접촉점을 더 포함하고, 복수의 접촉점 중 각 접촉점은 복수의 단 중 적어도 하나의 단을 통해 연장되고 복수의 단 중 각 적어도 하나의 단과 통신한다.
또 다른 실시예에서, 전도성 구조물을 형성하는 방법은, 복수의 전도성 물질 중 적어도 하나의 전도성 물질을 통해 복수의 개구를 형성하는 단계로서, 각 전도성 물질은 복수의 절연성 물질 중 각 절연성 물질에 의해 적어도 부분적으로 분리된 것인, 복수의 개구를 형성하는 단계, 복수의 개구 중 각 개구에 라이너를 형성하는 단계, 복수의 개구 중 각 개구에 복수의 전도성 물질 중 적어도 하나의 전도성 물질 각각의 일부분을 노출시키는 단계, 및 복수의 전도성 물질 중 각 적어도 하나의 전도성 물질의 노출된 부분과 통신하는 복수의 개구 중 각 개구에 각 접촉점을 형성하는 단계를 포함한다.
추가적인 실시예에서, 계단형 전도성 구조물을 위한 전기적 연결을 형성하는 방법은 상호연결부 위에 인접한 단의 측방향 단부 부분으로부터 측방향으로 오프셋된 측방향 단부 부분을 각각 구비하는 복수의 단을 형성하는 단계, 복수의 단을 통해 상호연결부로 연장되는 복수의 단 중 각 단을 통해 개구를 형성하는 단계, 및 복수의 단 중 적어도 하나 및 상호연결부와 전기적으로 통신하는 개구에 접촉점을 형성하는 단계를 포함한다.
추가적인 비제한적인 예시적인 실시예는 아래에 설명된다.
실시예 1: 전도성 구조물로서, 상기 전도성 구조물을 따라 측방향으로 연장되는 복수의 전도성 단으로서, 상기 복수의 전도성 단 중 각 전도성 단은 절연성 물질에 의해 상기 복수의 전도성 단 중 인접한 전도성 단으로부터 적어도 부분적으로 분리된 것인, 복수의 전도성 단; 및 상기 복수의 전도성 단 중 적어도 2개의 전도성 단을 통해 적어도 부분적으로 연장되는 접촉점을 포함하며, 상기 접촉점은 상기 전도성 단 중 적어도 하나의 전도성 단과 통신하고 상기 전도성 단 중 적어도 다른 전도성 단과는 절연된 것인 전도성 구조물.
실시예 2: 실시예 1에 있어서, 상기 접촉점은 상기 복수의 접촉점 중 하나를 포함하되, 상기 복수의 접촉점 중 각 접촉점은 상기 복수의 전도성 단 중 적어도 하나의 전도성 단을 통해 연장되는 것인 전도성 구조물.
실시예 3: 실시예 2에 있어서, 상기 복수의 접촉점 중 각 접촉점은 상기 전도성 단 중 적어도 각 전도성 단과 통신하고 상기 나머지 전도성 단과는 절연된 것인 전도성 구조물.
실시예 4: 실시예 3에 있어서, 상기 복수의 접촉점 중 각 접촉점은 상기 복수의 전도성 단 중 상이한 전도성 단과 통신하는 것인 전도성 구조물.
실시예 5: 실시예 2 내지 4 중 어느 한 예에 있어서, 상기 복수의 전도성 단 중 각 전도성 단은 상기 복수의 전도성 단 중 인접한 전도성 단의 접촉점 부분으로부터 측방향으로 오프셋된 접촉점 부분을 포함하는 것인 전도성 구조물.
실시예 6: 실시예 2 내지 5 중 어느 한 예에 있어서, 상기 복수의 접촉점 중 각 접촉점은 제1 폭을 구비하는 근접 부분 및 상기 제1 폭보다 큰 제2 폭을 구비하는 말단 부분을 포함하는 것인 전도성 구조물.
실시예 7: 실시예 6에 있어서, 상기 복수의 전도성 단 중 각 전도성 단의 말단 면은 상기 접촉점들 중 각 접촉점과 통신하는 상기 전도성 단의 면을 형성하는 것인 전도성 구조물.
실시예 8: 실시예 2 내지 7 중 어느 한 예에 있어서, 상호연결부를 더 포함하되, 상기 복수의 접촉점 중 각 접촉점은 상기 상호연결부와 통신하는 것인 전도성 구조물.
실시예 9: 실시예 8에 있어서, 상기 전도성 구조물은 상기 상호연결부 위에 놓이는 것인 전도성 구조물.
실시예 10: 실시예 8에 있어서, 상기 복수의 접촉점 중 각 접촉점은 상기 접촉점이 연장되는 상기 복수의 전도성 단 중 상기 상호연결부로부터 가장 멀리 위치된 각각의 전도성 단과 통신하는 것인 전도성 구조물.
실시예 11: 실시예 1 내지 10 중 어느 한 예에 있어서, 상기 접촉점은 상기 복수의 전도성 단 중 상기 적어도 다른 전도성 단과 상기 접촉점 사이에 형성된 절연성 물질에 의해 상기 복수의 전도성 단 중 상기 적어도 다른 전도성 단과 절연된 것인 전도성 구조물.
실시예 12: 디바이스로서, 복수의 메모리 셀; 및 전도성 구조물을 포함하며, 상기 전도성 구조물은, 복수의 전도성 단; 및 상기 복수의 전도성 단 중 적어도 하나의 전도성 단을 통해 각각 연장되는 복수의 접촉점을 포함하고, 상기 복수의 전도성 단 중 각 전도성 단은 상기 복수의 메모리 셀 중 각 적어도 하나의 메모리 셀과 전기적으로 통신하고, 상기 복수의 접촉점 중 각 접촉점은 상기 복수의 전도성 단 중 각 적어도 하나와 전기적으로 통신하고 상기 접촉점 및 다른 전도성 단 사이에 적어도 부분적으로 절연성 물질을 통해 상기 복수의 전도성 단 중 다른 전도성 단과는 절연된 것인 디바이스.
실시예 13: 실시예 12에 있어서, 복수의 전도성 단은 복수의 워드 라인 플레이트를 포함하는 것인 디바이스.
실시예 14: 실시예 13에 있어서, 상기 복수의 워드 라인 플레이트 중 각 워드 라인 플레이트는 상기 복수의 워드 라인 플레이트 중 인접한 워드 라인 플레이트의 접촉점 부분으로부터 측방향으로 오프셋된 접촉점을 포함하고, 상기 복수의 접촉점 중 각 접촉점은 상기 복수의 워드 라인 플레이트 각각과 통신하고 상기 복수의 워드 라인 플레이트 중 다른 워드 라인 플레이트와 절연된 것인 디바이스.
실시예 15: 실시예 14에 있어서, 상호연결부를 더 포함하고, 상기 전도성 구조물은 상기 상호연결부 위에 적어도 부분적으로 놓이고, 상기 복수의 접촉점의 각 접촉점은 상기 복수의 워드 라인 플레이트 중 각 워드 라인 플레이트로부터 상기 전도성 구조물을 통해 상호연결부로 연장되는 것인 디바이스.
실시예 16: 시스템으로서, 반도체 디바이스; 및 상기 반도체 디바이스와 전기적으로 통신하는 전도성 구조물을 포함하되, 상기 전도성 구조물은, 복수의 단을 구비하고, 각 단은 인접한 단의 측방향 단부 부분으로부터 측방향으로 오프셋된 측방향 단부 부분을 구비하며, 각 단은 전도성 물질, 및 상기 복수의 단 중 인접한 단으로부터 상기 복수의 단의 각 단을 적어도 부분적으로 분리하는 절연성 물질을 구비하는, 계단형 구조물; 및 복수의 접촉점을 포함하고, 상기 복수의 접촉점의 각 접촉점은 상기 복수의 단 중 적어도 하나의 단을 통해 연장되고 상기 복수의 단 중 적어도 하나의 각 단과 통신하는 것인 시스템.
실시예 17: 실시예 16에 있어서, 상기 복수의 접촉점의 각 접촉점은 상기 전도성 구조물을 통해 적어도 부분적으로 연장되는 복수의 개구의 각 개구에 배치되고, 상기 복수의 개구 중 적어도 하나의 개구에 배치된 라이너를 더 포함하며, 상기 복수의 접촉점 중 적어도 하나의 접촉점은 상기 라이너 내에 적어도 부분적으로 배치되고, 상기 라이너는 상기 복수의 단 중 적어도 하나의 단으로부터 상기 적어도 하나의 접촉점을 적어도 부분적으로 절연시키는 것인 시스템.
실시예 18: 실시예 17에 있어서, 상기 복수의 개구 중 적어도 하나의 개구에 배치된 전도성 라이너를 더 포함하며, 상기 전도성 라이너는 상기 복수의 단 중 적어도 하나의 단 및 상기 복수의 개구 중 적어도 하나의 개구에 배치된 상기 복수의 접촉점 중 적어도 하나의 접촉점 사이에 배치되고, 상기 복수의 접촉점 중 상기 적어도 하나의 접촉점은 상기 절연성 라이너 내에 적어도 부분적으로 배치되고 상기 전도성 라이너 내에 적어도 부분적으로 배치된 것인 시스템.
실시예 19: 전도성 구조물을 형성하는 방법으로서, 복수의 전도성 물질 중 적어도 하나의 전도성 물질을 통해 복수의 개구를 형성하는 단계로서, 각 전도성 물질은 복수의 절연성 물질 중 각 절연성 물질에 의해 적어도 부분적으로 분리된 것인, 상기 복수의 개구를 형성하는 단계; 상기 복수의 개구 중 각 개구에 라이너를 형성하는 단계; 상기 복수의 개구 중 각 개구에 상기 복수의 전도성 물질 중 각 적어도 하나의 전도성 물질의 일부분을 노출시키는 단계; 및 상기 복수의 전도성 물질 중 상기 각 적어도 하나의 전도성 물질의 상기 노출된 부분과 통신하는 상기 복수의 개구 중 각 개구에 각 접촉점을 형성하는 단계를 포함하는 방법.
실시예 20: 실시예 19에 있어서, 복수의 개구를 형성하는 단계는, 상기 개구 각각이 상기 각 개구의 다른 부분의 폭보다 큰 폭을 구비하는 각 부분을 구비하는 복수의 개구를 형성하는 단계를 포함하는 것인 방법.
실시예 21: 실시예 19 또는 20에 있어서, 상기 복수의 개구 중 각 개구에 상기 복수의 전도성 물질 중 각 적어도 하나의 전도성 물질의 일부분을 노출시키는 단계는 상기 라이너의 일부분을 제거하여 상기 복수의 전도성 물질 중 각 적어도 하나의 전도성 물질의 측방향 측면과 말단 면을 노출시키는 것을 포함하는 것인 방법.
실시예 22: 실시예 19 내지 21 중 어느 한 예에 있어서, 상기 복수의 개구 중 각 개구에 상기 각 접촉점을 형성하기 전에 상기 복수의 개구 중 각 개구에 전도성 라이너를 형성하는 단계를 더 포함하는 방법.
실시예 23: 실시예 19 내지 22 중 어느 한 예에 있어서, 복수의 전도성 물질 중 적어도 하나의 전도성 물질을 통해 복수의 개구를 형성하는 단계는 상기 복수의 전도성 물질 중 상기 적어도 하나의 전도성 물질 및 상기 복수의 절연성 물질 중 적어도 하나의 절연성 물질을 통해 상기 복수의 전도성 물질 및 상기 복수의 절연성 물질 아래에 놓여있는 상호연결부로 연장되는 복수의 접촉점 홀을 형성하는 단계를 포함하는 것인 방법.
실시예 24: 실시예 19 내지 23 중 어느 한 예에 있어서, 복수의 전도성 물질 중 적어도 하나의 전도성 물질을 통해 복수의 개구를 형성하는 단계는, 상기 복수의 전도성 물질 및 상기 복수의 절연성 물질 위에 복수의 애퍼처를 포함하는 마스크를 형성하는 단계; 및 상기 복수의 애퍼처를 통해 상기 복수의 전도성 물질 및 상기 복수의 절연성 물질의 일부분을 제거하여 복수의 접촉점 홀을 형성하는 단계를 포함하는 것인 방법.
실시예 25: 실시예 24에 있어서, 복수의 접촉점 홀을 형성하는 단계는, 상기 복수의 애퍼처에서 상기 마스크의 일부분을 제거하여 상기 마스크에 형성된 상기 복수의 애퍼처의 크기를 증가시켜 상기 마스크에 복수의 확대된 애퍼처를 형성하는 단계; 및 상기 복수의 확대된 애퍼처를 통해 상기 복수의 절연성 물질 중 적어도 하나의 절연성 물질을 제거하는 단계를 포함하는 것인 방법.
실시예 26: 실시예 19 내지 25 중 어느 한 예에 있어서, 복수의 전도성 물질 중 적어도 하나의 전도성 물질을 통해 복수의 개구를 형성하는 단계는, 상기 복수의 전도성 물질 및 상기 복수의 절연성 물질 위에 복수의 애퍼처를 포함하는 마스크를 형성하는 단계; 상기 복수의 애퍼처를 통해 상기 복수의 절연성 물질 중 적어도 하나의 절연성 물질을 제거하여 상기 복수의 개구의 확대된 말단 부분을 형성하는 단계; 상기 복수의 개구 각각의 상기 확대된 말단 부분 내에 적어도 부분적으로 물질을 형성하여 상기 복수의 애퍼처의 폭보다 작은 폭을 구비하는 복수의 좁아진 애퍼처를 상기 마스크에 형성하는 단계; 및 상기 마스크에 형성된 상기 복수의 좁아진 애퍼처를 통해 상기 복수의 전도성 물질 및 상기 복수의 절연성 물질을 제거하는 단계를 포함하는 것인 방법.
실시예 27: 실시예 19 내지 실시예 26 중 어느 한 예에 있어서, 동일한 물질 조성을 각각 구비하도록 상기 복수의 전도성 물질을 형성하는 단계를 더 포함하는 방법.
실시예 28: 실시예 19 내지 실시예 27 중 어느 한 예에 있어서, 동일한 물질 조성을 각각 구비하도록 상기 복수의 절연성 물질을 형성하는 단계를 더 포함하는 방법.
실시예 29: 계단형 전도성 구조물을 위한 전기적 연결을 형성하는 방법으로서, 상호연결부 위에 인접한 단계의 측방향 단부 부분으로부터 측방향으로 오프셋된 측방향 단부 부분을 각각 구비하는 복수의 단을 형성하는 단계; 상기 복수의 단을 통해 상기 상호연결부로 연장되는 상기 복수의 단의 각 단을 통해 개구를 형성하는 단계; 및 상기 복수의 단 및 상기 상호연결부 중 적어도 하나와 전기적으로 통신하는 접촉점을 상기 개구에 형성하는 단계를 포함하는 방법.
실시예 30: 실시예 29에 있어서, 상기 복수의 단의 각 단을 통해 개구를 형성하는 단계는 절연성 물질에 의해 각각 분리된 복수의 전도성 물질을 통해 연장되는 접촉 홀을 형성하는 단계를 포함하고, 상기 접촉 홀이 연장되는 상기 복수의 전도성 물질 중 적어도 하나로부터 상기 접촉점을 절연시키는 절연성 물질을 상기 접촉 홀에 형성하는 단계를 더 포함하는 방법.
본 발명은 여러 변형 및 대안적인 형태를 취할 수 있으나, 특정 실시예만이 도면에 예로서 도시되고 본 명세서에 상세히 설명되었다. 그러나, 본 발명은 개시된 특정 형태로 제한되는 것으로 의도된 것이 아니다. 오히려, 본 발명은 이하 첨부된 청구범위 및 그 균등 범위에 의해 한정된 본 발명의 범위 내에 있는 모든 변형, 조합, 균등 및 대안을 포함하는 것으로 의도된다.

Claims (20)

  1. 전도성 구조물로서,
    상기 전도성 구조물을 따라 측방향으로 연장되는 복수의 전도성 단(conductive step)으로서, 상기 복수의 전도성 단 중 각 전도성 단은 절연성 물질에 의해 상기 복수의 전도성 단 중 인접한 전도성 단으로부터 적어도 부분적으로 분리된 것인, 상기 복수의 전도성 단;
    상기 복수의 전도성 단 중 적어도 2개의 전도성 단을 통해 적어도 부분적으로 연장되는 접촉점으로서, 상기 전도성 단 중 적어도 하나의 전도성 단과 통신하고 상기 전도성 단 중 적어도 다른 전도성 단과는 절연된 것인 접촉점; 및
    상기 접촉점과 통신하는 상호연결부로서, 상기 전도성 구조물은 상기 상호연결부 위에 놓이고, 상기 접촉점은 상기 적어도 2개의 전도성 단을 통해 상기 상호연결부로 적어도 부분적으로 연장되는 것인 상호연결부
    를 포함하는 전도성 구조물.
  2. 제1항에 있어서, 상기 접촉점은 상기 복수의 접촉점 중 하나를 포함하되, 상기 복수의 접촉점 중 각 접촉점은 상기 복수의 전도성 단 중 적어도 하나의 전도성 단을 통해 연장되는 것인 전도성 구조물.
  3. 제2항에 있어서, 상기 복수의 접촉점 중 각 접촉점은 상기 전도성 단 중 적어도 하나의 각각의 전도성 단과 통신하고 상기 나머지 전도성 단과는 절연된 것인 전도성 구조물.
  4. 제3항에 있어서, 상기 복수의 접촉점 중 각 접촉점은 상기 복수의 전도성 단 중 상이한 전도성 단과 통신하는 것인 전도성 구조물.
  5. 제2항에 있어서, 상기 복수의 전도성 단 중 각 전도성 단은 상기 복수의 전도성 단 중 인접한 전도성 단의 접촉 부분으로부터 측방향으로 오프셋된 접촉 부분을 포함하는 것인 전도성 구조물.
  6. 제2항에 있어서, 상기 복수의 접촉점 중 각 접촉점은 제1 폭을 구비하는 근접 부분 및 상기 제1 폭보다 큰 제2 폭을 구비하는 말단 부분을 포함하는 것인 전도성 구조물.
  7. 제6항에 있어서, 상기 복수의 전도성 단 중 각 전도성 단의 말단 면은 상기 접촉점들 중 각 접촉점과 통신하는 상기 전도성 단의 면을 형성하는 것인 전도성 구조물.
  8. 제2항에 있어서, 상기 복수의 접촉점 중 각 접촉점은 상기 상호연결부와 통신하는 것인 전도성 구조물.
  9. 제8항에 있어서, 상기 복수의 접촉점 중 각 접촉점은 상기 접촉점이 연장되는 상기 복수의 전도성 단 중 상기 상호연결부로부터 가장 멀리 위치된 각각의 전도성 단과 통신하는 것인 전도성 구조물.
  10. 제1항에 있어서, 상기 접촉점은 상기 복수의 전도성 단 중 상기 적어도 다른 전도성 단과 상기 접촉점 사이에 형성된 절연성 물질에 의해 상기 복수의 전도성 단 중 상기 적어도 다른 전도성 단과 절연된 것인 전도성 구조물.
  11. 디바이스로서,
    복수의 메모리 셀; 및
    제1항 내지 제10항 중 어느 한 항에 따른 전도성 구조물을 포함하는 디바이스.
  12. 시스템으로서,
    반도체 디바이스; 및
    상기 반도체 디바이스와 전기적으로 통신하는 제1항 내지 제10항 중 어느 한 항에 따른 전도성 구조물을 포함하는 시스템.
  13. 전도성 구조물을 형성하는 방법으로서,
    복수의 전도성 물질 중 적어도 하나의 전도성 물질을 통해 복수의 개구를 형성하는 단계로서, 각 전도성 물질이 복수의 절연성 물질 중 각 절연성 물질에 의해 적어도 부분적으로 분리된 것인, 상기 복수의 개구를 형성하는 단계;
    상기 복수의 개구의 각각을 상기 복수의 전도성 물질 및 상기 복수의 절연성 물질의 아래에 놓여있는 상호연결부로 연장하는 단계;
    상기 복수의 개구 중 각 개구에 라이너를 형성하는 단계;
    상기 복수의 개구 중 각 개구에 상기 복수의 전도성 물질 중 각 적어도 하나의 전도성 물질의 일부분을 노출시키는 단계; 및
    상기 복수의 전도성 물질 중 상기 각 적어도 하나의 전도성 물질의 상기 노출된 부분과 통신하는 상기 복수의 개구 중 각 개구에 각 접촉점을 형성하는 단계를 포함하는, 전도성 구조물의 형성방법.
  14. 제13항에 있어서, 복수의 개구를 형성하는 단계는, 상기 개구 각각이 상기 각 개구의 다른 부분의 폭보다 큰 폭을 구비하는 각 부분을 구비하는 복수의 개구를 형성하는 단계를 포함하는 것인, 전도성 구조물의 형성방법.
  15. 제13항에 있어서, 상기 복수의 개구 중 각 개구에 상기 복수의 전도성 물질 중 각 적어도 하나의 전도성 물질의 일부분을 노출시키는 단계는 상기 라이너의 일부분을 제거하여 상기 복수의 전도성 물질 중 각 적어도 하나의 전도성 물질의 측방향 측면과 말단 면을 노출시키는 단계를 포함하는 것인, 전도성 구조물의 형성방법.
  16. 제13항에 있어서, 상기 복수의 개구 중 각 개구에 상기 각 접촉점을 형성하기 전에 상기 복수의 개구 중 각 개구에 전도성 라이너를 형성하는 단계를 더 포함하는, 전도성 구조물의 형성방법.
  17. 제13항에 있어서, 복수의 전도성 물질 중 적어도 하나의 전도성 물질을 통해 복수의 개구를 형성하는 단계는,
    상기 복수의 전도성 물질 및 상기 복수의 절연성 물질 위에 복수의 애퍼처를 포함하는 마스크를 형성하는 단계; 및
    상기 복수의 애퍼처를 통해 상기 복수의 전도성 물질 및 상기 복수의 절연성 물질의 일부분을 제거하여 복수의 접촉 홀을 형성하는 단계를 포함하는 것인, 전도성 구조물의 형성방법.
  18. 제17항에 있어서, 복수의 접촉 홀을 형성하는 단계는,
    상기 복수의 애퍼처에서 상기 마스크의 일부분을 제거하여 상기 마스크에 형성된 상기 복수의 애퍼처의 크기를 증가시켜 상기 마스크에 복수의 확대된 애퍼처를 형성하는 단계; 및
    상기 복수의 확대된 애퍼처를 통해 상기 복수의 절연성 물질 중 적어도 하나의 절연성 물질을 제거하는 단계를 포함하는 것인, 전도성 구조물의 형성방법.
  19. 제13항에 있어서, 복수의 전도성 물질 중 적어도 하나의 전도성 물질을 통해 복수의 개구를 형성하는 단계는,
    상기 복수의 전도성 물질 및 상기 복수의 절연성 물질 위에 복수의 애퍼처를 포함하는 마스크를 형성하는 단계;
    상기 복수의 애퍼처를 통해 상기 복수의 절연성 물질 중 적어도 하나의 절연성 물질을 제거하여 상기 복수의 개구의 확대된 말단 부분을 형성하는 단계;
    상기 복수의 개구 각각의 상기 확대된 말단 부분 내에 적어도 부분적으로 물질을 형성하여 상기 복수의 애퍼처의 폭보다 작은 폭을 구비하는 복수의 좁아진 애퍼처를 상기 마스크에 형성하는 단계; 및
    상기 마스크에 형성된 상기 복수의 좁아진 애퍼처를 통해 상기 복수의 전도성 물질 및 상기 복수의 절연성 물질을 제거하는 단계를 포함하는 것인, 전도성 구조물의 형성방법.
  20. 삭제
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Families Citing this family (79)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9214435B2 (en) * 2012-05-21 2015-12-15 Globalfoundries Inc. Via structure for three-dimensional circuit integration
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US20150187701A1 (en) 2013-03-12 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
KR20150073251A (ko) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9601348B2 (en) 2014-03-13 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US9455158B2 (en) 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
KR20160013756A (ko) 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
US9679946B2 (en) * 2014-08-25 2017-06-13 HGST, Inc. 3-D planes memory device
US9570392B2 (en) * 2015-04-30 2017-02-14 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same
TWI571907B (zh) * 2015-06-18 2017-02-21 旺宏電子股份有限公司 開口結構及其製造方法以及內連線結構
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US10541204B2 (en) 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same
US9941209B2 (en) * 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR102613511B1 (ko) 2016-06-09 2023-12-13 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US10283520B2 (en) 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
KR20180066745A (ko) * 2016-12-09 2018-06-19 삼성전자주식회사 반도체 메모리 장치
KR20190092407A (ko) 2016-12-29 2019-08-07 인텔 코포레이션 하이퍼칩
US10707121B2 (en) 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
US20180197874A1 (en) * 2017-01-11 2018-07-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10192929B2 (en) * 2017-03-24 2019-01-29 Sandisk Technologies Llc Three-dimensional memory devices having through-stack contact via structures and method of making thereof
KR20180110797A (ko) * 2017-03-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10923492B2 (en) 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10141330B1 (en) 2017-05-26 2018-11-27 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures, semiconductor devices, and electronic systems
US10373904B2 (en) * 2017-08-28 2019-08-06 Micron Technology, Inc. Semiconductor devices including capacitors, related electronic systems, and related methods
US11177271B2 (en) * 2017-09-14 2021-11-16 Micron Technology, Inc. Device, a method used in forming a circuit structure, a method used in forming an array of elevationally-extending transistors and a circuit structure adjacent thereto
CN107994024B (zh) * 2017-11-23 2020-05-12 长江存储科技有限责任公司 包括富硅氮化硅隔离介质层的3d nand导线孔的制备方法
WO2019132889A1 (en) 2017-12-27 2019-07-04 Intel Corporation Integrated circuits with line breaks and line bridges within a single interconnect level
WO2019132897A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Multiple layer metal-insulator-metal (mim) structure
WO2019132885A1 (en) * 2017-12-27 2019-07-04 Intel Corporation Metal-insulator-metal (mim) structure supporting high voltage applications and low voltage applications
DE112017008330T5 (de) 2017-12-27 2020-09-03 Intel Corporation Integrierte schaltungen (ics) mit elektromigrations (em) -resistenten segmenten in einer verbindungsebene
US10269625B1 (en) 2017-12-28 2019-04-23 Micron Technology, Inc. Methods of forming semiconductor structures having stair step structures
US10304852B1 (en) * 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10727248B2 (en) * 2018-02-15 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10971507B2 (en) * 2018-02-15 2021-04-06 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10903230B2 (en) * 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US10490569B2 (en) * 2018-03-08 2019-11-26 Sandisk Technologies Llc Three-dimensional memory device and method of making the same using concurrent formation of memory openings and contact openings
JP2019161080A (ja) 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2019161094A (ja) * 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体メモリ
KR102624625B1 (ko) * 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10381362B1 (en) * 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
KR102612195B1 (ko) * 2018-06-11 2023-12-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102452827B1 (ko) 2018-09-13 2022-10-12 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
EP3667712A1 (en) * 2018-12-12 2020-06-17 IMEC vzw Improved routing contacts for 3d memory
WO2020118575A1 (en) 2018-12-12 2020-06-18 Yangtze Memory Technologies Co., Ltd. Contact structures for three-dimensional memory device
KR102661853B1 (ko) * 2018-12-14 2024-04-30 삼성전자주식회사 3차원 반도체 메모리 소자
WO2020150983A1 (en) 2019-01-25 2020-07-30 Yangtze Memory Technologies Co., Ltd. Methods for forming hole structure in semiconductor device
WO2020154954A1 (en) 2019-01-30 2020-08-06 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts and dummy interconnects
WO2020154939A1 (en) * 2019-01-30 2020-08-06 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts
CN113544850A (zh) 2019-03-19 2021-10-22 铠侠股份有限公司 半导体存储装置
CN110112133A (zh) * 2019-03-29 2019-08-09 长江存储科技有限责任公司 三维存储器件及其制备方法
KR20200128315A (ko) * 2019-05-03 2020-11-12 삼성전자주식회사 반도체 소자
KR20200132136A (ko) 2019-05-15 2020-11-25 삼성전자주식회사 3차원 반도체 메모리 장치
US11251200B2 (en) * 2019-05-23 2022-02-15 Tokyo Electron Limited Coaxial contacts for 3D logic and memory
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
US11495540B2 (en) * 2019-10-22 2022-11-08 Tokyo Electron Limited Semiconductor apparatus having stacked devices and method of manufacture thereof
US11049768B2 (en) 2019-10-29 2021-06-29 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, and electronic systems
KR20210079087A (ko) * 2019-12-19 2021-06-29 삼성전자주식회사 수직형 메모리 장치
JP7433343B2 (ja) * 2020-01-17 2024-02-19 長江存儲科技有限責任公司 二段デッキ三次元ｎａｎｄメモリ、およびそれを製作するための方法
US11374000B2 (en) 2020-03-10 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Trench capacitor with lateral protrusion structure
JP2021150413A (ja) * 2020-03-18 2021-09-27 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11839166B2 (en) * 2020-04-06 2023-12-05 Globalfoundries Singapore Pte. Ltd. RRAM devices and methods of forming RRAM devices
US11152284B1 (en) 2020-05-07 2021-10-19 Sandisk Technologies Llc Three-dimensional memory device with a dielectric isolation spacer and methods of forming the same
CN111540752B (zh) * 2020-05-14 2021-05-18 长江存储科技有限责任公司 3d nand存储器及其形成方法
KR20210145417A (ko) * 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
KR20210150175A (ko) 2020-06-03 2021-12-10 삼성전자주식회사 수직형 메모리 장치
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
KR20220114818A (ko) 2021-02-09 2022-08-17 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11735624B2 (en) 2021-03-05 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-lateral recessed MIM structure
JP2022145020A (ja) 2021-03-19 2022-10-03 キオクシア株式会社 メモリシステム
US20230073372A1 (en) * 2021-09-03 2023-03-09 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods
WO2023220968A1 (zh) * 2022-05-18 2023-11-23 华为技术有限公司 一种芯片及其制备方法、电子设备
US20240046966A1 (en) * 2022-08-08 2024-02-08 Applied Materials, Inc. Wordline sidewall contacts in 3d nand structures
US20240172445A1 (en) * 2022-11-18 2024-05-23 Samsung Electronics Co., Ltd. Semiconductor device and manufacturing method thereof, and electronic system including the semiconductor device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090212350A1 (en) * 2008-02-25 2009-08-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of manufacturing the same
US20110065272A1 (en) * 2007-06-29 2011-03-17 Kabushiki Kaisha Toshiba Stacked multilayer structure and manufacturing method thereof

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065754B2 (ja) 1983-03-31 1994-01-19 富士通株式会社 半導体装置
KR0165398B1 (ko) 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
NO20001360D0 (no) * 2000-03-15 2000-03-15 Thin Film Electronics Asa Vertikale elektriske forbindelser i stabel
TW479294B (en) * 2000-07-20 2002-03-11 Vanguard Int Semiconduct Corp Manufacturing method of shallow trench isolation structure
JP4901048B2 (ja) 2001-06-28 2012-03-21 三星電子株式会社 浮遊トラップ型不揮発性メモリ素子
US7253467B2 (en) 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US20060180851A1 (en) 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
US6933224B2 (en) * 2003-03-28 2005-08-23 Micron Technology, Inc. Method of fabricating integrated circuitry
KR100657910B1 (ko) 2004-11-10 2006-12-14 삼성전자주식회사 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100850508B1 (ko) 2006-08-04 2008-08-05 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
US7875985B2 (en) 2006-12-22 2011-01-25 Qimonda Ag Memory device
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
US20090277670A1 (en) * 2008-05-10 2009-11-12 Booth Jr Roger A High Density Printed Circuit Board Interconnect and Method of Assembly
KR101434588B1 (ko) 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2010098067A (ja) 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
JP4956598B2 (ja) * 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
KR101562969B1 (ko) * 2009-03-03 2015-10-26 삼성전자주식회사 반도체 장치
US8178396B2 (en) 2009-03-11 2012-05-15 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
KR101660944B1 (ko) 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
JP2011035237A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2011060958A (ja) 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
US8383512B2 (en) * 2011-01-19 2013-02-26 Macronix International Co., Ltd. Method for making multilayer connection structure
KR101602451B1 (ko) * 2010-01-22 2016-03-16 삼성전자주식회사 콘택 플러그를 갖는 반도체소자의 형성방법 및 관련된 소자
US8945996B2 (en) * 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US8765598B2 (en) * 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9478561B2 (en) * 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
US9818753B2 (en) * 2015-10-20 2017-11-14 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US9768233B1 (en) * 2016-03-01 2017-09-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110065272A1 (en) * 2007-06-29 2011-03-17 Kabushiki Kaisha Toshiba Stacked multilayer structure and manufacturing method thereof
US20090212350A1 (en) * 2008-02-25 2009-08-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor storage device and method of manufacturing the same

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