TW201304063A - 導電結構，包括導電結構之系統及裝置，以及相關之方法 - Google Patents

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Abstract

導電結構包括複數個導電臺階及至少部分地延伸穿過其之一觸點，該觸點與該複數個導電臺階中之至少一者連通且與該等導電臺階中之至少另一者絕緣。裝置可包括此等導電結構。系統可包括一半導體裝置及一階梯狀導電結構，該階梯狀導電結構具有延伸穿過該階梯狀導電結構之一臺階之複數個觸點。形成導電結構之方法包括在經形成穿過一導電結構之至少一個導電臺階之接觸孔中形成觸點。在階梯狀導電結構中形成電連接之方法包括在經形成穿過該階梯狀導電結構之每一臺階之接觸孔中形成觸點。

Description

導電結構，包括導電結構之系統及裝置，以及相關之方法
本發明之實施例係關於具有延伸穿過導電結構之至少一部分之觸點之導電結構、包括此等導電結構之裝置、包括此等裝置之系統、形成此等導電結構之方法及形成一階梯狀導電結構之電連接之方法。
本申請案主張針對「CONDUCTIVE STRUCTURES,SYSTEMS AND DEVICES INCLUDING CONDUCTIVE STRUCTURES AND RELATED METHODS」於2011年6月2日提出申請之第13/151,945號美國專利申請案之提交日期之權利。
記憶體裝置通常係以內部半導體器積體電路形式提供於電腦或其他電子裝置中。存在諸多不同類型之記憶體裝置，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、同步動態隨機存取記憶體(SDRAM)、動態隨機存取記憶體(DRAM)及非揮發性記憶體。隨著電子系統之效能及複雜度增大，對記憶體系統中之額外記憶體之要求亦增大。半導體工業中之趨勢係朝向可用於製作一單個晶片上之高密度電路之更小記憶體裝置。電晶體裝置及電路之小型化可藉由減小裝置特徵之尺寸以使得所得裝置佔用一晶圓之一更小表面積來達成。
為降低製作此等高密度記憶體陣列之成本，必須使元件數保持在最低限度。此意謂能夠達成一單個晶片上之一更 高記憶體密度而不是藉由堆疊單獨的記憶體晶片。然而，隨著記憶體裝置在尺寸上減小同時增大一記憶體陣列中之記憶體單元之數目，為操作每一記憶體裝置所需之連接數目亦增大。
舉例而言，在非揮發性(例如，NAND快閃記憶體)中，一種用以增大記憶體密度之方式係藉由使用亦稱作三維(3-D)陣列之一垂直記憶體陣列。此等垂直記憶體陣列揭示於(舉例而言)頒予Kito等人之第2007/0252201號美國專利申請公開案中。習用垂直記憶體陣列需要導電板與存取線(例如，字線)之間的電連接以使得可針對寫入或讀取功能唯一性地選擇該陣列中之記憶體單元。一種類型之垂直記憶體陣列包括延伸穿過分層導電板(亦稱作字線板或控制閘極板)中之孔之半導體柱，在該等柱與該等導電板之每一接面處具有介電材料。因此，可沿著每一柱形成多個電晶體。此結構使得能夠藉由在一晶粒上向上(垂直)構建該陣列來使更大數目個電晶體位於一單位晶粒面積上。然而，在此一裝置中，每一記憶體單元必須包括多個導電連接(例如，字線、位元線、選擇閘極等)以便讀取、寫入及抹除每一個別記憶體單元或複數個記憶體單元。在具有記憶體單元之一高密度之此一記憶體陣列中，可能很難以一有效及高效方式為每一記憶體單元提供該等連接。
如本文中所使用，諸如「第一」、「第二」、「在...上方」、「在...下方」、「在...上」、「下伏」、「上覆」 等任何關係術語係為了清楚及方便理解本發明及圖式而使用且不暗示或取決於任何具體偏好、定向或次序。
如本文中所使用，術語「遠端的」及「近端的」描述導電結構之元件相對於該等導電結構形成於其上之一基板之位置。舉例而言，術語「遠端的」係指距該基板相對更遠之一位置，且術語「近端的」係指相對更貼近該基板之一位置。
如本文中所使用，術語「橫向」及「縱向」描述該等導電結構之元件相對於該等導電結構形成於其上之一基板及相對於該等導電結構如何繪示於該等圖式中之方向。舉例而言，術語「橫向」係指垂直於從該等導電結構之一近端到一遠端為止之一軸之一方向(例如，跨該等圖式(亦即，左右)延伸之一方向)。術語「縱向」係指平行於從該等導電結構之一近端到一遠端為止之一軸延伸之一方向(例如，沿著該等圖式上下延伸之一方向)。
下文說明提供諸如材料類型及加工條件之具體細節以便提供對本發明實施例之透徹說明。然而，熟習此項技術者將理解，本發明實施例可在不採用此等具體細節之情況下實施。實際上，本發明實施例可與業內所採用之習用半導體製作技術結合實施。另外，下文提供之說明可不形成用於製造一半導體裝置之一完整製程流程。下文所闡述之結構不形成一完整半導體裝置。下文僅詳細闡述為理解本發明實施例所需之此等製程動作及結構。可藉由習用製作技術來執行用以形成完整導電結構及半導體裝置之額外動 作。
在下文詳細說明中，參照形成其一部分且其中以圖解說明方式展示其中可實施本發明之具體實施例之附圖。充分詳細闡述此等實施例以使得熟習此項技術者能夠實施本發明。然而，可利用其他實施例，且可在不背離本發明範疇之情況下做出結構、邏輯及電氣改變。本文中所呈現圖解說明並非意欲為任一特定系統、裝置、結構或記憶體單元之實際視圖，而是僅僅係用於闡述本發明實施例之理想化表示形式。本文中所呈現之圖式未必按比例繪製。另外，圖式之間共有之元件可保持相同數字標號。
圖1係諸如(舉例而言)包括一或多個導電結構100及一或多個半導體裝置102(例如，複數個記憶體單元、一CMOS裝置等)之一非揮發性記憶體裝置(例如，諸如三維NAND記憶體裝置之一垂直記憶體裝置)之一電子系統之一示意方塊圖。舉例而言，該電子系統可包括直接或間接連接至一或多個半導體裝置102且與其連通(例如，與其電連通、與其直接接觸或間接接觸)之一或多個導電結構100。應注意，雖然本文中所述之導電結構可具體提及與一NAND裝置一起使用，但本發明並不限於此且可應用於其他半導體及記憶體裝置。
圖1中所示之電子系統可包含(舉例而言)一電腦或電腦硬體組件、一伺服器或其他連網硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、可攜式媒體(例如，音樂)播放器等。該電子系統進一步可包括至少一個 電子信號處理器裝置(通常稱作一「微處理器」)。該電子系統可視需要進一步包括用於由一使用者將資訊輸入至該電子系統中之一或多個輸入裝置(諸如(舉例而言)一滑鼠或其他指標裝置、一鍵盤、一觸控板、一按鈕或一控制面板)及用於將資訊(例如，視訊或音訊輸出)輸出至一使用者之一或多個輸出裝置(諸如(舉例而言)一監視器、顯示器、印表機、揚聲器等)。
圖2係可與可在一基板104上包括一導電材料(例如，一互連件103)之一半導體裝置102(圖1)結合使用之一導電結構100之一簡化圖解。互連件103可由諸如(舉例而言)一金屬(例如，W、Ni、氮化鉭(TaN)、Pt、氮化鎢(WN)、Au、氮化鈦(TiN)、氮化鈦鋁(TiAlN))、多晶矽、其他導電材料或其組合之一材料形成。在某些實施例中，基板104可包括包括一半導體型材料(包括(舉例而言)矽、鍺、砷化鎵、磷化銦及其他III-V或II-VI型半導體材料)任一結構。基板104可包括(舉例而言)不僅習用基板而且其他體型半導體基板，諸如(以實例方式而非限制方式)絕緣體上矽(SOI)型基板、藍寶石上矽(SOS)型基板及由另一材料支撐之矽壘晶層。此外，當在下文說明中提及一「基板」時，可能已利用先前製程步驟以在該基板之一表面中或上方至少部分地形成一電路或裝置之元件或組件。在某些實施例中，基板104可包括可在其上方(例如，在其上)形成導電結構100之任一結構，包括(舉例而言)一電子系統或半導體裝置102(圖1)之其他部分。
導電結構100之一或多個部分可形成為包括複數個臺階106(例如，臺階107、108、109、110)之一所謂「階梯狀」結構，每一臺階107、108、109、110係至少由一導電材料112(例如，多晶矽)形成。舉例而言，導電材料112可在互連件103及基板104上方形成一階梯狀結構。每一導電臺階107、108、109、110可由絕緣材料114(例如，諸如一介電材料之一電絕緣材料)與一或多個毗鄰臺階106絕緣(例如，與一或多個毗鄰臺階106電絕緣、分離或隔離)。在某些實施例中，一或多個臺階106可由一個以上導電材料112形成，其中導電臺階106中之每一者係藉由一或多種絕緣材料114至少部分地彼此絕緣。最接近於互連件103及基板104之臺階(例如，臺階110)之導電材料112可由一絕緣材料115與互連103分離。亦可在臺階106中之每一者之一遠端部分上安置一絕緣材料117。以實例方式而非限制方式，本文中所論述之絕緣材料(例如，絕緣材料114、115、117)可包括任何適合之至少部分電絕緣材料，諸如一氧化物材料(例如，SiO2、Al2O3等)、一氮化物材料(例如，Si3N4、AlN等)或氧化物材料與氮化物材料之一組合(諸如(舉例而言)一氧氮化物材料、一氧化氧氮化物材料或一所謂「氧化物-氮化物-氧化物」(ONO)結構)。在某些實施例中，絕緣材料114、115、117可各自包含類似材料、不同材料或其組合。
在某些實施例中，臺階106中之每一者之導電材料112可形成用於供應電信號至諸如(舉例而言)複數個記憶體單元 之一半導體裝置102(圖1)之一導電板(例如，一字線板)。
該階梯狀結構之臺階106中之每一者可包括一接觸部分105以促進形成與個別臺階106中之每一者之一或多個連接(例如，電連接)，如下文更詳細論述。在某些實施例中，每一臺階106可包括自一或多個毗鄰臺階106橫向偏移之一接觸部分105。舉例而言，臺階108包括橫向延伸超出一毗鄰臺階(例如，臺階107)之一接觸部分105(例如，導電材料112之一橫向端部分)。換言之，臺階108不橫向延伸與臺階107相同之距離。
仍然參照圖2，諸如(舉例而言)一接觸孔116(例如，一通孔)之一開口可於臺階106之接觸部分105處延伸穿過臺階106中之每一者以使得能夠個別接觸臺階106中之每一者以便為臺階106中之每一者提供一連接。舉例而言，臺階106中之每一者可包括形成於延伸穿過其之接觸孔116中之一觸點118。觸點118可延伸穿過臺階106中之每一者之導電材料112。觸點118可由諸如(舉例而言)一金屬(例如，W、Ni、氮化鉭(TaN)、Pt、氮化鎢(WN)、Au、氮化鈦(TiN)或氮化鈦鋁(TiAlN))、多晶矽或其他導電材料之一導電材料形成。在某些實施例中，觸點118可包括形成於其中之一或多種導電材料。舉例而言，如下文更詳細論述，觸點118可包括由一不同材料形成之一外部分(例如，諸如由一金屬氮化物形成之一導電襯裡之一襯裡132(圖7))以促進觸點118之一內部分(例如，由純鎢形成)與一臺階106中之每一者之導電材料112之間的電接觸。在某些實施例中，接 觸孔116之一遠端部分128可經形成以具有相對大於接觸孔116之一近端部分130之一寬度之一橫向寬度(例如，直徑)。此等實施例可使得觸點118能夠接觸一臺階106之導電材料112之一橫向側表面(例如，沿著接觸孔116延伸之一表面)及臺階106之導電材料112之一遠端表面兩者(且與其連通)。
觸點118可使得臺階106中之一各別者能夠與互連件103連通(例如，一導電互連件與諸如一字線驅動器之一CMOS裝置連通)。接觸孔116及形成於其中之觸點118可延伸穿過一第一臺階107及下伏(例如，沿朝向基板104延伸之一方向定位於下方)之每一臺階108、109、110。換句話說，接觸孔116及形成於其中之觸點118可沿自導電結構100之一遠端部分延伸至導電結構100之一近端部分之一方向延伸穿過一或多個臺階106。舉例而言，接觸孔116及形成於其中之觸點118可延伸穿過臺階107及臺階107形成於其上之每一臺階(例如，臺階108、109、110)。
接觸孔116及觸點118可經定位以使得每一接觸孔116及觸點118延伸穿過形成階梯狀結構之臺階106之一相異遠端部分(例如，接觸部分105)。舉例而言，形成於一接觸孔116中之觸點119可經定位以使得觸點119延伸穿過臺階107之一遠端部分(例如，臺階107之導電材料112)。觸點120可經定位以延伸穿過臺階108之一遠端部分(例如，臺階108之導電材料112)而不延伸穿過臺階107之遠端部分。換言之，每一觸點118可經定位以使得觸點(例如，觸點119)延 伸穿過相對於一毗鄰臺階(例如，臺階108)之一導電材料112距互連件103更遠(亦即，距互連件103一更大距離)定位之一臺階(例如，臺階107)之一導電材料112。
如圖2中進一步所展示，一或多個臺階106可與延伸穿過導電臺階106之觸點118至少部分地絕緣而一或多個其他導電臺階106可與觸點118連通。舉例而言，下伏臺階107之每一臺階108、109及110可由包含沿著形成接觸孔116之導電結構之一部分延伸之一絕緣材料之一襯裡122隔離而不能與接觸孔116中之觸點118電連通，而臺階107與觸點118接觸。換句話說，襯裡122形成於觸點118與臺階108、109及110之導電材料112之間，以使得臺階108、109及110之導電材料112與觸點118絕緣。然而，襯裡122經形成以使得觸點118之至少一部分與臺階107之導電材料112連通(例如，接觸以使得電信號能夠在觸點118與臺階107之導電材料112之間傳遞)。每一觸點118可與臺階106中之一各別至少一者電連通。舉例而言，觸點119可與導電臺階107電連通，觸點120可與導電臺階108電連通，等等。在某些實施例中，襯裡122可由諸如上文所列出之絕緣材料之一絕緣材料形成。
在某些實施例中且如圖2中所示，導電結構100可具有使得觸點118(例如，觸點119、120、121)能夠形成為行之一階梯狀結構。觸點118中之一或多者可延伸穿過不同數目個臺階106且與臺階106中之一選定(例如，特定)者連通。舉例而言，觸點118可各自與觸點118延伸穿過之臺階106 之最遠端(例如，離互連件103最遠之臺階106)接觸。如圖2中所示，一觸點119可經形成穿過導電結構100之階梯狀結構之一第一行且可與臺階107連通而由襯裡122與臺階108、109及110隔離。類似地，一觸點120可形成穿過導電結構100之階梯狀結構之一第二行且可與臺階108連通而由襯裡122與臺階109及110隔離，以此類推。此圖案或一類似圖案可以一類似方式繼續直至一觸點121與臺階106之最近端(例如，臺階110)連通為止。應注意，雖然出於闡述本發明實施例之目的，圖2之實施例圖解說明四個臺階106，但導電結構100可形成具有包括任意數目種導電材料及絕緣材料之任意數目個臺階。應進一步注意，雖然圖2之實施例圖解說明臺階106中之每一者具有由一絕緣材料114分離之一種導電材料112，但在其他實施例中，臺階106可包括一或多種導電材料(例如，各自由絕緣材料分離之一或多種導電材料)。亦應注意，雖然圖2之實施例圖解說明形成於絕緣材料114上方(例如，上)之一導電材料112，但在其他實施例中，可顛倒導電材料112及絕緣材料114之次序。此外，在再其他實施例中，延伸穿過該等臺階之觸點可與每一臺階中或整個導電結構中之任意數目種導電材料連通或與其隔離。
在某些實施例中，襯裡122可經形成以實現導電材料112之一橫向表面(例如，一側表面)及該導電材料之一遠端表面上之臺階106之導電材料112與觸點118之間的一介面。可利用此一組態以增強臺階106之導電材料112與觸點118 之間的連接。
仍然參照圖2，襯裡122可經形成以隔離導電臺階106中之一或多者同時實現與剩餘導電臺階106中之一或多者之連通同時亦實現與形成於觸點118之一近端處之互連件103之連通。在某些實施例中，導電結構100之元件(例如，接觸孔116、觸點118、襯裡122等)可經形成以實現經由觸點118之一遠端與其他半導體元件之連通。
應注意，為方便及清晰起見本發明實施例在圖式中展示為具有實質上定位於相同剖面平面中之接觸孔及觸點。不排除該等接觸孔及觸點可形成於相同剖面平面、相異剖面平面或其組合中。
下文闡述用於形成根據本發明實施例之導電結構(諸如圖2中所示之導電結構)之各種方法。為促進說明，在某些例項中參照該等導電結構之一部分來闡述該等方法(例如，圖解說明一個接觸孔及安置於其中之一觸點延伸穿過形成(舉例而言)一階梯狀結構之一部分之導電材料之一部分)。然而，實際上，複數個接觸孔及觸點可實質上同時形成於一或多個導電結構中。
在下文所論述之實施例中之每一者中，形成該等導電結構之材料可藉由(舉例而言)生長、擴散、沈積或以其他方式在其上提供來形成。該等不同材料可使用(舉例而言)積體電路製作技術中已知之沈積技術(例如，化學汽相沈積(CVD)、物理汽相沈積(PVD)、原子層沈積(ALD)、濺鍍、熱蒸發或電鍍)及圖案化技術(例如，遮蔽及蝕刻)來形成。 該等絕緣材料可藉由化學汽相沈積、藉由分解原矽酸四乙酯或藉由積體電路製作技術中已知之任一其他製程來形成。
另外，可使用(舉例而言)一磨削或拋光製程(例如，一化學-機械平坦化(CMP)製程、一化學拋光製程、一機械平坦化製程)、一蝕刻製程、一舉離製程或其一組合來移除該等材料或其部分。蝕刻製程可包括(舉例而言)諸如使用一遮罩及一各向異性蝕刻製程(例如，諸如使用一電漿之一反應離子蝕刻製程)來移除一材料之部分或使用一遮罩及一各向同性製程(例如，一化學蝕刻製程)來移除一材料之部分之濕式或乾式蝕刻。應注意，用於產生該等反應離子之氣體之特定組成、化學蝕刻劑之特定組成及蝕刻製程之操作參數可基於遮罩、欲蝕刻之材料及周圍材料之組成來選擇。
參照圖3至圖12來闡述可用於形成(舉例而言)圖2中所示之導電結構100之方法之實施例。參照圖3，可藉由下述方式使導電結構100(圖2)形成(舉例而言)為一階梯狀結構：形成由絕緣材料114至少部分地分離之包括導電材料112之複數個臺階106(例如，臺階107、108、109、110)；移除導電材料112及絕緣材料114之一部分以形成臺階106；在臺階106上方形成一絕緣材料(例如，絕緣材料117)；及平坦化該結構，諸如經由一磨削製程。形成一階梯狀結構之此等方法(舉例而言)闡述於針對APPARATUSES INCLUDING STAIR-STEP STRUCTURES AND METHODS OF FORMING THE SAME(代理檔案號2269-10469US(2010-0786.00/US))與本案同一日提出申請之第＿＿＿號美國專利申請案中。
可在一工件(例如，階梯狀結構)中形成(例如，經由諸如一各向異性蝕刻之一蝕刻製程)延伸穿過絕緣材料(例如，絕緣材料114、115、117)且穿過一或多個導電臺階106之一或多個接觸孔116。接觸孔116可實質上延伸至互連件103。如圖3中所示，接觸孔116可經定位以使得每一接觸孔116延伸穿過每一臺階106之一遠端部分(例如，接觸部分105(圖2))。換言之，接觸孔116自導電結構100之一遠端部分(例如，絕緣材料117之一表面)延伸至導電結構100之一近端部分(例如，互連件103)。每一接觸孔116經定位以首先沿自導電結構100之一遠端部分至一近端部分之一方向延伸穿過一相異臺階106。舉例而言，一第一接觸孔116(例如，接觸孔124)首先沿自導電結構100之一遠端部分至一近端部分之一方向延伸穿過臺階107。一第二接觸孔116(例如，接觸孔126)首先沿自導電結構100之一遠端部分至一近端部分之一方向延伸穿過臺階108，以此類推。
如圖4中所示，接觸孔116之一遠端部分128可經形成以具有大於接觸孔116之一近端部分130之一寬度之一寬度(例如，直徑)。舉例而言，絕緣材料114、117可經蝕刻以形成自臺階106中之每一者之最遠端導電材料112延伸至絕緣材料117之一遠端之接觸孔116之較寬遠端部分128。接觸孔116之較寬遠端部分128可藉由蝕刻(例如，包括對絕 緣材料114、117具有選擇性之一蝕刻劑之一等軸蝕刻)來形成。換言之，該蝕刻劑之化學性質可經組態以與其他材料之移除速率相比以一更快速度移除絕緣材料114、117。
圖5至圖11圖解說明圖3及圖4中所圖解說明之工件之一部分之一單個接觸孔116及觸點118。應注意，如上文所論述，可與圖5中所示之接觸孔116實質上同時或在單獨的製程中以一類似方法加工一或多個接觸孔。如圖5中所示，在某些實施例中，蝕刻(例如，等軸蝕刻)絕緣材料114、115、117亦可在延伸於臺階106之間的絕緣材料114中及在絕緣材料115、117中形成凹部。若存在，則該等凹部可增大接觸孔116之寬度之部分。在其他實施例中，在絕緣材料114、115、117中形成接觸孔116亦可不實質上在延伸於導電臺階106之間的絕緣材料114中或在絕緣材料115、117中形成諸如圖12至圖16中所示之接觸孔之凹部。
如圖5中進一步展示，襯裡122可形成於接觸孔116中。當形成時，襯裡112可至少實質上覆蓋曝露於接觸孔116中之臺階106中之每一者之導電材料112。襯裡122可形成(例如，保形沈積)於接觸孔116中以使得接觸孔116之一部分保持未經填充。
如圖6中所示，襯裡122之一部分可經移除以曝露導電臺階106中之一或多者。襯裡122之另一部分可經移除以曝露互連件103。可使用諸如(舉例而言)一或多個各向異性蝕刻製程之一或多個蝕刻製程來移除襯裡112之部分。換句話說，對形成襯裡122之絕緣材料具有選擇性之一蝕刻劑可 在相對於垂直表面(例如，沿一縱向方向延伸之表面)更快地移除水平表面(沿一橫向方向延伸之襯裡122之表面)之一各向異性蝕刻製程中施加至該工件。相同蝕刻製程或一不同蝕刻製程亦可移除上覆臺階106之最遠端(例如，臺階107)之襯裡122之垂直部分。如圖6中所示，此一製程可曝露臺階106之最遠端(例如，臺階107)之導電材料112之橫向及縱向表面而臺階108、109及110之導電材料112可保持實質上由襯裡122覆蓋。應注意，選擇用於襯裡122之材料及絕緣材料114、115、117(例如，一氧化物、一氮化物或其組合)可在襯裡112之部分移除之後影響襯裡122之結構。舉例而言，若襯裡122及絕緣材料117係由相同材料(例如，一氧化物)形成，則襯裡122之遠端部分可不以圖6中所示之方式凹入。儘管如此，可利用任何適合材料及移除製程以至少部分地曝露一或多個選定導電臺階106之一部分以便在觸點118與該一或多個選定導電臺階106之間建立一連接。
如圖7中所示，可在接觸孔116中形成一導電襯裡132以實現一或多個選定導電臺階106、互連件103及形成於接觸孔116中之一觸點118(圖8)之間的連通。舉例而言，導電襯裡132(或用於製備導電襯裡132之工件之製程)可用來清洗導電材料112及互連件103之表面以便實現導電材料112、互連件103及觸點118(圖8)之間的連通。在某些實施例中，導電襯裡132可包含一導電材料且可與導電材料112及互連件103連通。在此一實施例中，觸點118(圖8)可經由導電襯 裡132與導電材料112及互連件103連通。
圖8圖解說明根據本發明一實施例在接觸孔116中形成一導電材料。該導電材料可保形沈積而成。如圖8所示，在某些實施例中，該導電材料可實質上填充接觸孔116，從而形成觸點118。在其中該導電材料係保形沈積而成之某些實施例中，接觸孔116之一遠端部分128可經確定大小以具有使得觸點118之導電材料能夠夾緊於接觸孔116之一近端部分130內之一寬度(例如，直徑)。換句話說，接觸孔116之遠端部分128可經確定大小以具有使得能夠在接觸孔116之近端部分130處藉由觸點118之導電材料來實質封閉接觸孔116之一寬度。舉例而言，接觸孔116之遠端部分128可經確定大小以具有使得觸點118能夠夾緊於接觸孔116之近端部分130中而不是接觸孔116之遠端部分128中之一寬度。應注意，使得該材料能夠夾緊於其中之接觸孔116之遠端部分128之寬度將至少部分地基於用於填充接觸孔116之材料及用於沈積該材料之技術而變化。該導電材料亦可延伸於絕緣材料117上方。形成觸點118之導電材料可經沈積以使得觸點118與導電臺階106中之一或多者及互連件103連通。如上文所論述，在某些實施例中，沈積於圖8中所示之動作中之導電材料及襯裡132(圖7)兩者可形成觸點118。
圖9圖解說明根據本發明另一實施例在接觸孔116中形成一導電材料。該導電材料亦可延伸於絕緣材料117上方。如圖9中所示，在某些實施例中，接觸孔116之一遠端 部分128可經確定大小以具有使得沈積於接觸孔116中以形成觸點118之導電材料能夠夾緊於接觸孔116之遠端部分128內之一寬度(例如，直徑)。換句話說，接觸孔116之遠端部分128可經確定大小以具有使得能夠在接觸孔116之遠端部分128處藉由觸點118之導電材料來實質封閉接觸孔116之一寬度。舉例而言，接觸孔116之遠端部分128可經確定大小以具有使得觸點118能夠夾緊於接觸孔116之遠端部分128中之一寬度而不是其中觸點118之導電材料將至少部分地不夾緊於接觸孔116之遠端部分128中之一寬度(參見，例如，圖8)。應注意，使得該材料能夠夾緊於其中之接觸孔116之遠端部分128之寬度將至少部分地基於用於填充接觸孔116之材料及用於沈積該材料之技術而變化。
圖10及圖11圖解說明根據本發明實施例諸如(舉例而言)藉由如圖10中所示之蝕刻及藉由如圖11中所示之一磨削製程部分地移除該工件之材料(例如，上覆絕緣材料117之觸點118之導電材料及接觸孔116中之導電材料之部分)。參照圖10，在某些實施例中，可使用諸如(舉例而言)一各向同性乾式蝕刻之一蝕刻製程來移除觸點118之材料。觸點118之材料可經移除以使得觸點118之一部分與一或多個導電臺階106連通。該蝕刻製程可移除上覆絕緣材料117之觸點118之材料及遠端部分128內之材料之一部分。舉例而言，如圖10中所示，觸點118之材料可經蝕刻以使得觸點118不延伸超過絕緣材料117之一遠端。在某些實施例中，觸點118之材料可與接觸孔116之遠端部分128一起凹入。
參照圖11，在某些實施例中，可使用諸如(舉例而言)一拋光製程(例如，一化學-機械平坦化(CMP)製程)之一磨削製程來移除觸點118之材料。觸點118之材料可經移除以使得觸點118之一部分與一或多個導電臺階106連通。舉例而言，如圖11中所示，觸點118之材料可經蝕刻以使得觸點118不延伸超過絕緣材料117之一遠端。在某些實施例中，觸點118之材料可實質上與接觸孔116之遠端部分128在同一平面內(例如，實質上與絕緣材料117之一遠端在同一平面內)。應注意，上文參照圖10及圖11所述之實施例亦可包括移除該工件之其他材料之至少一部分，諸如(舉例而言)絕緣材料117之一部分。
參照圖12至圖14來闡述可用於形成(舉例而言)圖2中所示之導電結構100之一方法之另一實施例。參照圖12，可在該工件中形成延伸穿過絕緣材料(例如，絕緣材料114、115、117)且穿過一或多個導電臺階106之類似於參照圖3所示及所述之接觸孔116之一或多個接觸孔116。接觸孔116可實質上延伸至互連件103。
如圖12中所示，接觸孔116可藉由在該工件之一遠端(例如，絕緣材料117之遠端)上形成一遮罩134(例如，一硬遮罩(非晶碳或透明碳)、一光阻劑等)並透過該工件蝕刻(例如，一各向異性蝕刻)遮罩134之一圖案而形成。舉例而言，遮罩134中之一或多個開口(例如，孔隙136)可界定接觸孔116中之每一者之一第一寬度(例如，接觸孔116之近端部分130之寬度)。
如圖13中所示，可移除(例如，修整)遮罩134之一部分以增大遮罩134之孔隙136之寬度。如圖14中所示，可使用包括相對較寬孔隙136'之遮罩134來蝕刻該工件之另一部分。舉例而言，絕緣材料117可經蝕刻(例如，一各向異性蝕刻)以形成接觸孔116之一遠端部分128。如上文所論述，接觸孔116之遠端部分128可經形成以具有大於接觸孔116之一近端部分130之一寬度之一寬度(例如，直徑)。接觸孔116之相對較寬遠端部分128可自該工件之一遠端(例如，絕緣材料117之一遠端)延伸至絕緣臺階106之遠端表面(例如，臺階106之最遠端之導電材料112)。
可藉由經由諸如(舉例而言)上文參照圖5至圖11所述之製程之製程在該等接觸孔中形成一襯裡及若干觸點來使該工件形成為一導電結構(例如，如圖2中所示之導電結構100)。在某些實施例中，亦可自該工件移除遮罩134。舉例而言，可經由諸如上文參照圖11及圖12所述之蝕刻或磨削製程之一蝕刻或磨削製程來(例如，與移除觸點118之材料同時)移除遮罩134。
參照圖15及圖16來闡述可用於形成(舉例而言)圖2中所示之導電結構100之一方法之又一實施例。重新參照圖12，可在該工件中形成延伸穿過絕緣材料(例如，絕緣材料114、115、117)且穿過一或多個導電臺階106之類似於參照圖3所示及所述之接觸孔116之一或多個接觸孔116。接觸孔116可實質上延伸至互連件103。可在該工件之一遠端(例如，絕緣材料117之遠端)處形成一遮罩134(例如，一 硬遮罩、一光阻劑等)。
如圖15中所示，遮罩134中之一或多個孔隙136界定接觸孔116中之每一者之一第一寬度(例如，接觸孔116之一遠端部分128之寬度)。可使用藉由遮罩134形成之孔隙136來蝕刻(例如，一各向異性蝕刻)絕緣材料117以形成接觸孔118之一部分(例如，接觸孔118之一遠端部分128)。接觸孔116之遠端部分128可自該工件之一遠端(例如，絕緣材料117之一遠端)延伸至一導電臺階106(例如，臺階106之最遠端之導電材料112)。
如圖16中所示，可至少部分地在接觸孔116之遠端部分132內，於遮罩134及絕緣材料117之垂直側壁上形成一間隔件138。間隔件138可減小(例如，縮窄)孔隙136'之第一寬度。間隔件138可由可相對於導電材料112及絕緣材料114選擇性地蝕刻之一材料形成。間隔件138可用於界定接觸孔116中之每一者之一寬度(例如，接觸孔116之一近端部分130之寬度)。可使用透過相對較窄孔隙136'之一蝕刻製程(例如，對導電材料112及絕緣材料114、115具有選擇性之各向異性蝕刻)來使接觸孔116之剩餘部分(例如，接觸孔116之近端部分130)形成具有小於接觸孔116之遠端部分128之寬度之一寬度。
可(例如，經由一蝕刻製程、一磨削製程或其組合)移除形成於絕緣材料117之遠端上之間隔件138及遮罩134。
可藉由經由諸如(舉例而言)上文參照圖5至圖11所述之製程之製程在該等接觸孔中沈積一襯裡及若干觸點來使該 工件形成為一導電結構(例如，如圖2中所示之導電結構100)。
本發明實施例可特別適用於形成實現利用至少部分地延伸穿過導電結構之觸點與一或多個半導體裝置(例如，諸如一字線驅動器、記憶體單元等之一CMOS裝置)之連通之導電結構(例如，一階梯狀結構)。此等組態可實現與其中觸點自該階梯狀導電結構向上延伸且延伸於該階梯狀導電結構上方之習用導電結構相比經由該導電結構之一相對更直接之連接路線。此外，具有延伸穿過該導電結構之觸點之此一組態可因實現至定位於該導電結構下方之導電元件之一相對簡化及縮短連接路線而減少對在該階梯狀導電結構上方形成緊密間距佈線之需要。
結論
在一實施例中，一種導電結構包括沿著該導電結構橫向延伸之複數個導電臺階，其中該複數個導電臺階中之每一導電臺階係由絕緣材料與該複數個導電臺階中之一毗鄰導電臺階至少部分地分離。該導電結構進一步包括至少部分地延伸穿過該複數個導電臺階中之至少兩個導電臺階之一觸點，其中該觸點與該等導電臺階中之至少一者連通且與該等導電臺階中之至少另一者絕緣。
在另一實施例中，一種裝置包括複數個記憶體單元及一導電結構。該導電結構包括複數個導電臺階，其中該複數個導電臺階中之每一導電臺階與該複數個記憶體單元中之一各別至少一個記憶體單元電連通。該導電結構進一步包 括各自延伸穿過該複數個導電臺階中之至少一個導電臺階之複數個觸點，該複數個觸點中之每一觸點與該複數個導電臺階中之一各別至少一者電連通且藉由至少部分地位於該觸點與該另一導電臺階之間的絕緣材料與該複數個導電臺階中之另一導電臺階絕緣。
在另一實施例中，一種系統包括一半導體裝置及與該半導體裝置電連通之一導電結構。該導電結構包括一階梯狀結構，該階梯狀結構包含各自具有自一毗鄰臺階之一橫向端部分橫向偏移之一橫向端部分之複數個臺階。每一臺階包含至少部分地將該複數個臺階中之一各別臺階與該複數個臺階中之一毗鄰臺階分離之導電材料及絕緣材料。該導電結構進一步包括複數個觸點，該複數個觸點中之每一觸點延伸穿過該複數個臺階中之至少一個臺階且與該複數個臺階中之至少一個各別臺階連通。
在另一實施例中，一種形成一導電結構之方法包括：穿過複數種導電材料中之至少一者形成複數個開口，每一導電材料係由複數種絕緣材料中之一各別絕緣材料至少部分地分離；在該複數個開口中之每一開口中形成一襯裡；在該複數個開口中之每一開口中曝露該複數種導電材料中之一各別至少一種導電材料之一部分；及在該複數個開口中之每一開口中形成與該複數種導電材料中之該各別至少一種導電材料之該曝露部分連通之一各別觸點。
在另一實施例中，一種形成一階梯狀導電結構之電連接之方法包括：在一互連件上方形成各種具有自一毗鄰臺階 之一橫向端部分橫向偏移之一橫向端部分之複數個臺階；穿過該複數個臺階中之每一臺階形成延伸穿過該複數個臺階至該互連件之一開口；及在該開口中形成與該複數個臺階中之至少一者及該互連件電連通之一觸點。
下文闡述其他非限制性實例性實施例。
實施例1：一種導電結構，其包含：複數個導電臺階，其沿著該導電結構橫向延伸，該複數個導電臺階中之每一導電臺階係由絕緣材料與該複數個導電臺階中之一毗鄰導電臺階至少部分地分離；及一觸點，其至少部分地延伸穿過該複數個導電臺階中之至少兩個導電臺階，其中該觸點與該等導電臺階中之至少一者連通且與該等導電臺階中之至少另一者絕緣。
實施例2：如實施例1之導電結構，其中該觸點包含複數個觸點中之一者，該複數個觸點中之每一觸點延伸穿過該複數個導電臺階中之至少一個導電臺階。
實施例3：如實施例2之導電結構，其中該複數個觸點中之每一觸點與該等導電臺階中之至少一各別者連通且與剩餘導電臺階絕緣。
實施例4：如實施例3之導電結構，其中該複數個觸點中之每一觸點與該複數個導電臺階中之一不同導電臺階連通。
實施例5：如實施例2至4中任一實施例之導電結構，其中該複數個導電臺階中之每一導電臺階包含自該複數個導電臺階中之一毗鄰導電臺階之一接觸部分橫向偏移之一接 觸部分。
實施例6：如實施例2至5中任一實施例之導電結構，其中該複數個觸點中之每一觸點包含具有一第一寬度之一近端部分及具有大於該第一寬度之一第二寬度之一遠端部分。
實施例7：如實施例6之導電結構，其中該複數個導電臺階中之每一導電臺階之一遠端表面形成與該等觸點中之一各別者連通之該導電臺階之一表面。
實施例8：如實施例2至7中任一實施例之導電結構，其進一步包含一互連件，該複數個觸點中之每一觸點與該互連件連通。
實施例9：如實施例8之導電結構，其中該導電結構上覆該互連件。
實施例10：如實施例8之導電結構，其中該複數個觸點中之每一觸點與距該互連件最遠定位之該觸點延伸穿過其之該複數個導電臺階中之一各別者連通。
實施例11：如實施例1至10中任一實施例之導電結構，其中該觸點藉由形成於該觸點與該複數個導電臺階中之該至少另一導電臺階之間的一絕緣材料與該複數個導電臺階中之該至少另一導電臺階隔離。
實施例12：一種裝置，其包含：複數個記憶體單元；及一導電結構，其包含：複數個導電臺階，該複數個導電臺階中之每一導電臺階與該複數個記憶體單元中之一各別至少一個記憶體單元電連通；及複數個觸點，每一觸點延伸 穿過該複數個導電臺階中之至少一個導電臺階，該複數個觸點中之每一觸點與該複數個導電臺階中之一各別至少一者電連通且藉由至少部分地位於該觸點與該另一導電臺階之間的絕緣材料與該複數個導電臺階中之另一導電臺階絕緣。
實施例13：如實施例12之裝置，其中該複數個導電臺階包含複數個字線板。
實施例14：如實施例13之裝置，其中該複數個字線板中之每一字線板包含自該複數個字線板中之一毗鄰字線板之一接觸部分橫向偏移之一接觸部分，且其中該複數個觸點中之每一觸點與該複數個字線板中之一各別者連通且與該複數個字線板中之其他字線板隔離。
實施例15：如實施例14之裝置，其進一步包含一互連件，該導電結構至少部分地上覆該互連件且其中該複數個觸點中之每一觸點自該複數個字線板中之其各別字線板延伸穿過該導電結構至該互連件。
實施例16：一種系統，其包含：一記憶體裝置；及一與該半導體裝置電連通之一導電結構，該導電結構包含：一階梯狀結構，其包含：複數個臺階，每一臺階具有自一毗鄰臺階之一橫向端部分橫向偏移之一橫向端部分，每一臺階包含至少部分地將該複數個臺階中之一各別臺階與該複數個臺階中之一毗鄰臺階分離之導電材料及絕緣材料；及複數個觸點，該複數個觸點中之每一觸點延伸穿過該複數個臺階中之至少一個臺階且與該複數個臺階中之至少一個 各別臺階連通。
實施例17：如實施例16之系統，其中該複數個觸點中之每一觸點安置於至少部分地延伸穿過該導電結構之複數個開口中之一各別開口中，且進一步包含安置於該複數個開口中之至少一個開口中之一襯裡，該複數個觸點中之至少一個觸點至少部分地安置於該襯裡內，且其中該襯裡至少部分地將該至少一個觸點與該複數個臺階中之至少一個臺階隔離。
實施例18：如實施例17之系統，其進一步包含安置於該複數個開口中之至少一個開口中之一導電襯裡，該導電襯裡安置於該複數個臺階中之至少一個臺階與安置於該複數個開口中之該至少一個開口中之該複數個觸點中之至少一個觸點之間，且其中該複數個觸點中之該至少一個觸點至少部分地安置於該絕緣襯裡內且至少部分地安置於該導電襯裡內。
實施例19：一種形成一導電結構之方法，該方法包含：穿過複數種導電材料中之至少一者形成複數個開口，每一導電材料係由複數種絕緣材料中之一各別絕緣材料至少部分地分離；在該複數個開口中之每一開口中形成一襯裡；在該複數個開口中之每一開口中曝露該複數種導電材料中之一各別至少一種導電材料之一部分；及在該複數個開口中之每一開口中形成與該複數種導電材料中之該各別至少一種導電材料之該曝露部分連通之一各別觸點。
實施例20：如實施例19之方法，其中形成複數個開口包 含形成複數個開口，其中該等開口中之每一者具有具大於該各別開口之另一部分之一寬度之一寬度之一各別部分。
實施例21：如實施例19或20之方法，其中在該複數個開口中之每一開口中曝露該複數種導電材料中之一各別至少一種導電材料之一部分包含移除該襯裡之一部分以曝露該複數種導電材料中之該各別至少一種導電材料之一橫向側表面及遠端表面。
實施例22：如實施例19至21中任一實施例之方法，其進一步包含在該複數個開口中之每一開口中形成該各別觸點之前在該複數個開口中之每一開口中形成一導電襯裡。
實施例23：如實施例19至22中任一實施例之方法，其中穿過複數種導電材料中之至少一者形成複數個開口包含形成複數個接觸孔以延伸穿過該複數種導電材料中之該至少一種導電材料及該複數種絕緣材料中之至少一種絕緣材料至下伏該複數種導電材料及該複數種絕緣材料之一互連件。
實施例24：如實施例19至23中任一實施例之方法，其中穿過複數種導電材料中之至少一種導電材料形成複數個開口包含：在該複數種導電材料及該複數種絕緣材料上方形成包括複數個孔隙之一遮罩；及經由該複數個孔隙移除該複數種導電材料及該複數種絕緣材料之一部分以形成複數個接觸孔。
實施例25：如實施例24之方法，其中形成複數個接觸孔包含：在該複數個孔隙處移除該遮罩之一部分以增大形成 於該遮罩中之該複數個孔隙之一尺寸從而在該遮罩中形成複數個擴大孔隙；及經由該複數個擴大孔隙移除該複數種絕緣材料中之至少一種絕緣材料。
實施例26：如實施例19至25中任一實施例之方法，其中穿過複數種導電材料中之至少一種導電材料形成複數個開口包含：在該複數種導電材料及該複數種絕緣材料上方形成包括複數個孔隙之一遮罩；經由該複數個孔隙移除該複數個絕緣中之至少一種絕緣材料以形成該複數個開口之一擴大遠端部分；形成至少部分地位於該複數個開口中之每一者之該擴大遠端部分內之一材料以在該遮罩中形成具有小於該複數個孔隙之一寬度之一寬度之複數個縮窄孔隙；及經由形成於該遮罩中之該複數個縮窄孔隙移除該複數種導電材料及該複數種絕緣材料。
實施例27：如實施例19至26中任一實施例之方法，其進一步包含形成該複數種導電材料以各自具有相同材料組成。
實施例28：如實施例19至27中任一實施例之方法，其進一步包含形成該複數種絕緣材料以各自具有相同材料組成。
實施例29：一種形成一階梯狀導電結構之電連接之方法，該方法包含：在一互連件上形成各自具有自一毗鄰臺階之一橫向端部分橫向偏移之一橫向端部分之複數個臺階；穿過該複數個臺階中之每一臺階形成延伸穿過該複數個臺階至該互連件之一開口；及在該開口中形成與該複數 個臺階中之至少一者及該互連件電連通之一觸點。
實施例30：如實施例29之方法，其中穿過該複數個臺階中之每一臺階形成一開口包含形成一接觸孔以延伸穿過各自由一絕緣材料分離之複數種導電材料且進一步包含在該接觸孔中形成一絕緣材料以使該觸點與該觸點延伸穿過其之該複數種導電材料中之至少一者絕緣。
雖然本發明易於得出各種修改及替代形式，但已在圖式中以實例方式展示且在本文中詳細闡述具體實施例。然而，本發明並非意欲限於所揭示之特定形式。而是，本發明將涵蓋歸屬於由以下隨附申請專利範圍及其合法等效形式界定之本發明範疇內之所有修改、組合、等效及替代形式。
100‧‧‧導電結構
102‧‧‧半導體裝置/電子系統
103‧‧‧互連件
104‧‧‧基板
105‧‧‧接觸部分
106‧‧‧臺階
107‧‧‧臺階
108‧‧‧臺階
109‧‧‧臺階
110‧‧‧臺階
112‧‧‧導電材料
114‧‧‧絕緣材料
115‧‧‧絕緣材料
116‧‧‧接觸孔
117‧‧‧絕緣材料
118‧‧‧觸點
119‧‧‧觸點
120‧‧‧觸點
121‧‧‧觸點
122‧‧‧襯裡
124‧‧‧接觸孔
126‧‧‧接觸孔
128‧‧‧遠端部分
130‧‧‧近端部分
132‧‧‧導電襯裡
134‧‧‧遮罩
136‧‧‧孔隙
136'‧‧‧孔隙
138‧‧‧間隔件
圖1係根據本發明一實施例包括一導電結構及一半導體裝置之一電子系統之實施例之一示意方塊圖；圖2係根據本發明一實施例之一導電結構之一部分之一簡化剖面側視圖；圖3至圖11係一工件之一部分之剖面側視圖且圖解說明可用於形成如同圖2中所示一導電結構之本發明方法之實施例；圖12至圖14係一工件之一部分之剖面側視圖且圖解說明可用於形成如同圖2中所示一記憶體裝置之本發明一方法之另一實施例；及圖15及圖16係一工件之一部分之剖面側視圖且圖解說明 可用於形成如同圖2中所示一記憶體裝置之本發明一方法之又一實施例。
100‧‧‧導電結構
103‧‧‧互連件
104‧‧‧基板
105‧‧‧接觸部分
106‧‧‧臺階
107‧‧‧臺階
108‧‧‧臺階
109‧‧‧臺階
110‧‧‧臺階
112‧‧‧導電材料
114‧‧‧絕緣材料
115‧‧‧絕緣材料
116‧‧‧接觸孔
117‧‧‧絕緣材料
118‧‧‧觸點
119‧‧‧觸點
120‧‧‧觸點
121‧‧‧觸點
122‧‧‧襯裡
128‧‧‧遠端部分
130‧‧‧近端部分

Claims (20)

  1. 一種導電結構，其包含：複數個導電臺階，其沿著該導電結構橫向延伸，該複數個導電臺階中之每一導電臺階係藉由絕緣材料與該複數個導電臺階中之一毗鄰導電臺階至少部分地分離；及一觸點，其至少部分延伸穿過該複數個導電臺階中之至少兩個導電臺階，其中該觸點與該等導電臺階中之至少一者連通且與該等導電臺階中之至少另一者絕緣。
  2. 如請求項1之導電結構，其中該觸點包含複數個觸點中之一者，該複數個觸點中之每一觸點延伸穿過該複數個導電臺階中之至少一個導電臺階。
  3. 如請求項2之導電結構，其中該複數個觸點中之每一觸點與該等導電臺階中之至少一各別者連通且與剩餘導電臺階絕緣。
  4. 如請求項3之導電結構，其中該複數個觸點中之每一觸點與該複數個導電臺階中之一不同導電臺階連通。
  5. 如請求項2之導電結構，其中該複數個導電臺階中之每一導電臺階包含自該複數個導電臺階中之一毗鄰導電臺階之一接觸部分橫向偏移之一接觸部分。
  6. 如請求項2之導電結構，其中該複數個觸點中之每一觸點包含具有一第一寬度之一近端部分及具有大於該第一寬度之一第二寬度之一遠端部分。
  7. 如請求項6之導電結構，其中該複數個導電臺階中之每一導電臺階之一遠端表面形成與該等觸點中之一各別者 連通之該導電臺階之一表面。
  8. 如請求項2之導電結構，其進一步包含一互連件，該複數個觸點中之每一觸點與該互連件連通。
  9. 如請求項8之導電結構，其中該複數個觸點中之每一觸點與距該互連件最遠定位之該觸點延伸穿過其之該複數個導電臺階中之一各別者連通。
  10. 如請求項1之導電結構，其中該觸點係藉助形成於該觸點與該複數個導電臺階中之至少另一導電臺階之間的一絕緣材料而與該複數個導電臺階中之該至少另一導電臺階隔離。
  11. 一種裝置，其包含：複數個記憶體單元；及如請求項1至10中任一項之導電結構。
  12. 一種系統，其包含：一半導體裝置；及與該半導體裝置電連通之如請求項1至10中任一項之導電結構。
  13. 一種形成一導電結構之方法，該方法包含：穿過複數種導電材料中之至少一者形成複數個開口，每一導電材料係藉由複數種絕緣材料中之一各別絕緣材料至少部分地分離；在該複數個開口中之每一開口中形成一襯裡；在該複數個開口中之每一開口中曝露該複數種導電材料中之一各別至少一種導電材料之一部分；及 在該複數個開口中之每一開口中形成與該複數種導電材料中之該各別至少一種導電材料之該曝露部分連通之一各別觸點。
  14. 如請求項13之方法，其中形成複數個開口包含形成複數個開口，其中該等開口中之每一者具有其一寬度大於各別開口之另一部分之一寬度的一各別部分。
  15. 如請求項13之方法，其中在該複數個開口中之每一開口中曝露該複數種導電材料中之一各別至少一種導電材料之一部分包含：移除該襯裡之一部分以曝露該複數種導電材料中之該各別至少一種導電材料之一橫向側表面及遠端表面。
  16. 如請求項13之方法，其進一步包含在該複數個開口中之每一開口中形成該各別觸點之前在該複數個開口中之每一開口中形成一導電襯裡。
  17. 如請求項13至16中任一項之方法，其中穿過複數種導電材料中之至少一者形成複數個開口包含：形成複數個接觸孔以穿過該複數種導電材料之該至少一種導電材料及該複數種絕緣材料中之至少一種絕緣材料延伸至下伏該複數種導電材料及該複數種絕緣材料之一互連件。
  18. 如請求項13之方法，其中穿過複數種導電材料中之至少一種導電材料形成複數個開口包含：在該複數種導電材料及該複數種絕緣材料上方形成包含複數個孔隙之一遮罩；及透過該複數個孔隙移除該複數種導電材料及該複數種 絕緣材料之一部分以形成複數個接觸孔。
  19. 如請求項18之方法，其中形成複數個接觸孔包含：在該複數個孔隙處移除該遮罩之一部分以增大形成於該遮罩中之該複數個孔隙之一尺寸以在該遮罩中形成複數個擴大孔隙；及透過該複數個擴大孔隙移除該複數種絕緣材料中之至少一種絕緣材料。
  20. 如請求項13之方法，其中穿過複數種導電材料中之至少一種導電材料形成複數個開口包含：在該複數種導電材料及該複數種絕緣材料上方形成包含複數個孔隙之一遮罩；透過該複數個孔隙移除該複數種絕緣材料中之至少一種絕緣材料以形成該複數個開口之一擴大遠端部分；形成至少部分地位於該複數個開口中之每一者之該擴大遠端部分內之一材料以在該遮罩中形成具有小於該複數個孔隙之一寬度之一寬度之複數個縮窄孔隙；及透過形成於該遮罩中之該複數個縮窄孔隙移除該複數種導電材料及該複數種絕緣材料。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI571907B (zh) * 2015-06-18 2017-02-21 旺宏電子股份有限公司 開口結構及其製造方法以及內連線結構
US20200243473A1 (en) 2019-01-30 2020-07-30 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts
US10748851B1 (en) 2019-01-30 2020-08-18 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts and dummy interconnects
TWI783328B (zh) * 2018-03-15 2022-11-11 日商鎧俠股份有限公司 半導體記憶體

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8765598B2 (en) 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US9214435B2 (en) * 2012-05-21 2015-12-15 Globalfoundries Inc. Via structure for three-dimensional circuit integration
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US20150187701A1 (en) 2013-03-12 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
KR20150073251A (ko) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9601348B2 (en) * 2014-03-13 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
US9455158B2 (en) 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
KR20160013756A (ko) 2014-07-28 2016-02-05 에스케이하이닉스 주식회사 연결구조물, 반도체 장치 및 그 제조 방법
US9679946B2 (en) * 2014-08-25 2017-06-13 HGST, Inc. 3-D planes memory device
US9570392B2 (en) * 2015-04-30 2017-02-14 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
US10541204B2 (en) 2015-10-20 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure and method of forming the same
US9941209B2 (en) * 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR102613511B1 (ko) 2016-06-09 2023-12-13 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US10283520B2 (en) 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
US10090318B2 (en) 2016-08-05 2018-10-02 Micron Technology, Inc. Vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure and method of forming a vertical string of memory cells individually comprising a programmable charge storage transistor comprising a control gate and a charge storage structure
US10229929B2 (en) * 2016-12-09 2019-03-12 Samsung Electronics Co., Ltd. Semiconductor memory devices including protrusion pads
CN116190326A (zh) 2016-12-29 2023-05-30 英特尔公司 超芯片
US10707121B2 (en) 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
US20180197874A1 (en) * 2017-01-11 2018-07-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10192929B2 (en) * 2017-03-24 2019-01-29 Sandisk Technologies Llc Three-dimensional memory devices having through-stack contact via structures and method of making thereof
KR20180110797A (ko) * 2017-03-30 2018-10-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10923492B2 (en) 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
US10141330B1 (en) 2017-05-26 2018-11-27 Micron Technology, Inc. Methods of forming semiconductor device structures, and related semiconductor device structures, semiconductor devices, and electronic systems
US10373904B2 (en) * 2017-08-28 2019-08-06 Micron Technology, Inc. Semiconductor devices including capacitors, related electronic systems, and related methods
US11177271B2 (en) * 2017-09-14 2021-11-16 Micron Technology, Inc. Device, a method used in forming a circuit structure, a method used in forming an array of elevationally-extending transistors and a circuit structure adjacent thereto
CN107994024B (zh) * 2017-11-23 2020-05-12 长江存储科技有限责任公司 包括富硅氮化硅隔离介质层的3d nand导线孔的制备方法
US11205586B2 (en) 2017-12-27 2021-12-21 Intel Corporation Integrated circuits with line breaks and line bridges within a single interconnect level
US11502031B2 (en) * 2017-12-27 2022-11-15 Intel Corporation Multiple layer metal-insulator-metal (MIM) structure
DE112017008330T5 (de) 2017-12-27 2020-09-03 Intel Corporation Integrierte schaltungen (ics) mit elektromigrations (em) -resistenten segmenten in einer verbindungsebene
EP3732705A4 (en) * 2017-12-27 2021-08-04 INTEL Corporation METAL ISOLATOR METAL (MIM) STRUCTURE FOR HIGH VOLTAGE APPLICATIONS AND LOW VOLTAGE APPLICATIONS
US10269625B1 (en) 2017-12-28 2019-04-23 Micron Technology, Inc. Methods of forming semiconductor structures having stair step structures
US10892267B2 (en) * 2018-02-15 2021-01-12 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US10727248B2 (en) * 2018-02-15 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10903230B2 (en) * 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US10971507B2 (en) * 2018-02-15 2021-04-06 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10388666B1 (en) * 2018-03-08 2019-08-20 Sandisk Technologies Llc Concurrent formation of memory openings and contact openings for a three-dimensional memory device
JP2019161080A (ja) 2018-03-15 2019-09-19 東芝メモリ株式会社 半導体記憶装置
KR102624625B1 (ko) 2018-04-20 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10381362B1 (en) * 2018-05-15 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device including inverted memory stack structures and methods of making the same
KR102612195B1 (ko) 2018-06-11 2023-12-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102452827B1 (ko) 2018-09-13 2022-10-12 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
CN109716521A (zh) * 2018-12-12 2019-05-03 长江存储科技有限责任公司 用于三维存储器件的接触结构
EP3667712A1 (en) * 2018-12-12 2020-06-17 IMEC vzw Improved routing contacts for 3d memory
KR102661853B1 (ko) * 2018-12-14 2024-04-30 삼성전자주식회사 3차원 반도체 메모리 소자
WO2020150983A1 (en) 2019-01-25 2020-07-30 Yangtze Memory Technologies Co., Ltd. Methods for forming hole structure in semiconductor device
US11984394B2 (en) 2019-03-19 2024-05-14 Kioxia Corporation Semiconductor memory device having contact plugs extend in the stacking direction of the plurality of the first and second conductive layers
CN110112133A (zh) * 2019-03-29 2019-08-09 长江存储科技有限责任公司 三维存储器件及其制备方法
KR20200128315A (ko) 2019-05-03 2020-11-12 삼성전자주식회사 반도체 소자
KR20200132136A (ko) 2019-05-15 2020-11-25 삼성전자주식회사 3차원 반도체 메모리 장치
US11251200B2 (en) * 2019-05-23 2022-02-15 Tokyo Electron Limited Coaxial contacts for 3D logic and memory
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
US11495540B2 (en) 2019-10-22 2022-11-08 Tokyo Electron Limited Semiconductor apparatus having stacked devices and method of manufacture thereof
US11049768B2 (en) 2019-10-29 2021-06-29 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, and electronic systems
KR20210079087A (ko) * 2019-12-19 2021-06-29 삼성전자주식회사 수직형 메모리 장치
JP7433343B2 (ja) * 2020-01-17 2024-02-19 長江存儲科技有限責任公司 二段デッキ三次元ｎａｎｄメモリ、およびそれを製作するための方法
US11374000B2 (en) 2020-03-10 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Trench capacitor with lateral protrusion structure
JP2021150413A (ja) * 2020-03-18 2021-09-27 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11839166B2 (en) * 2020-04-06 2023-12-05 Globalfoundries Singapore Pte. Ltd. RRAM devices and methods of forming RRAM devices
US11152284B1 (en) 2020-05-07 2021-10-19 Sandisk Technologies Llc Three-dimensional memory device with a dielectric isolation spacer and methods of forming the same
CN111540752B (zh) * 2020-05-14 2021-05-18 长江存储科技有限责任公司 3d nand存储器及其形成方法
KR20210145417A (ko) * 2020-05-25 2021-12-02 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법
KR20210150175A (ko) 2020-06-03 2021-12-10 삼성전자주식회사 수직형 메모리 장치
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
KR20220076804A (ko) * 2020-12-01 2022-06-08 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220114818A (ko) 2021-02-09 2022-08-17 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11735624B2 (en) 2021-03-05 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-lateral recessed MIM structure
JP2022145020A (ja) 2021-03-19 2022-10-03 キオクシア株式会社 メモリシステム
US20230073372A1 (en) * 2021-09-03 2023-03-09 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods
WO2023220968A1 (zh) * 2022-05-18 2023-11-23 华为技术有限公司 一种芯片及其制备方法、电子设备
TW202407981A (zh) * 2022-08-08 2024-02-16 美商應用材料股份有限公司 3d nand結構中的字元線側壁接觸
KR20240073676A (ko) * 2022-11-18 2024-05-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법, 및 반도체 장치를 포함하는 전자 시스템
CN118175848A (zh) * 2022-12-09 2024-06-11 长江存储科技有限责任公司 半导体器件、制备方法及存储系统

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065754B2 (ja) 1983-03-31 1994-01-19 富士通株式会社 半導体装置
KR0165398B1 (ko) 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
NO20001360D0 (no) * 2000-03-15 2000-03-15 Thin Film Electronics Asa Vertikale elektriske forbindelser i stabel
TW479294B (en) * 2000-07-20 2002-03-11 Vanguard Int Semiconduct Corp Manufacturing method of shallow trench isolation structure
US20060180851A1 (en) 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
DE10228768A1 (de) 2001-06-28 2003-01-16 Samsung Electronics Co Ltd Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren
US7253467B2 (en) 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US6933224B2 (en) * 2003-03-28 2005-08-23 Micron Technology, Inc. Method of fabricating integrated circuitry
KR100657910B1 (ko) 2004-11-10 2006-12-14 삼성전자주식회사 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100850508B1 (ko) 2006-08-04 2008-08-05 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
US7875985B2 (en) 2006-12-22 2011-01-25 Qimonda Ag Memory device
JP2008277543A (ja) * 2007-04-27 2008-11-13 Toshiba Corp 不揮発性半導体記憶装置
JP2009016400A (ja) * 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
JP2009200443A (ja) 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
US20090277670A1 (en) * 2008-05-10 2009-11-12 Booth Jr Roger A High Density Printed Circuit Board Interconnect and Method of Assembly
KR101434588B1 (ko) 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2010098067A (ja) 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
JP4956598B2 (ja) * 2009-02-27 2012-06-20 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
KR101562969B1 (ko) * 2009-03-03 2015-10-26 삼성전자주식회사 반도체 장치
US8178396B2 (en) 2009-03-11 2012-05-15 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
KR101660944B1 (ko) 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
JP2011035237A (ja) * 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2011060958A (ja) 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
US8383512B2 (en) * 2011-01-19 2013-02-26 Macronix International Co., Ltd. Method for making multilayer connection structure
KR101602451B1 (ko) * 2010-01-22 2016-03-16 삼성전자주식회사 콘택 플러그를 갖는 반도체소자의 형성방법 및 관련된 소자
US8945996B2 (en) * 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US8765598B2 (en) * 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US9478561B2 (en) * 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
US9818753B2 (en) * 2015-10-20 2017-11-14 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
US9768233B1 (en) * 2016-03-01 2017-09-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI571907B (zh) * 2015-06-18 2017-02-21 旺宏電子股份有限公司 開口結構及其製造方法以及內連線結構
TWI783328B (zh) * 2018-03-15 2022-11-11 日商鎧俠股份有限公司 半導體記憶體
US20200243473A1 (en) 2019-01-30 2020-07-30 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts
US10748851B1 (en) 2019-01-30 2020-08-18 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts and dummy interconnects
US11049834B2 (en) 2019-01-30 2021-06-29 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts
US11205619B2 (en) 2019-01-30 2021-12-21 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts and dummy interconnects
US11462503B2 (en) 2019-01-30 2022-10-04 Yangtze Memory Technologies Co., Ltd. Hybrid bonding using dummy bonding contacts

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KR101533521B1 (ko) 2015-07-02
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KR20140000719A (ko) 2014-01-03
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US9536823B2 (en) 2017-01-03
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