CN118175848A - 半导体器件、制备方法及存储系统 - Google Patents

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Abstract

本申请提供一种半导体器件、制备方法及存储系统，半导体器件包括基底和叠层结构。基底包括限定有至少一个存储平面区域的第一表面。叠层结构设置于第一表面上，并包括位于存储平面区域的边缘的第一部分以及不同于第一部分的第二部分。第一部分包括沿第一方向贯穿叠层结构并延伸至基底的第一接触结构；第二部分包括与叠层结构中对应的栅极导体层电连接的第二接触结构；第一接触结构远离基底的顶面与第二接触结构远离基底的顶面齐平。在存储平面的边缘设置第一接触结构，可提高半导体器件单位面积的存储密度。此外，第一接触结构贯穿叠层结构并延伸至基底，可实现在半导体器件的正反面结合外围电路，提高了包括半导体器件的系统的集成度和整体性能。

Description

半导体器件、制备方法及存储系统
技术领域
本申请涉及半导体设计及制造领域，更具体地，涉及一种半导体器件、一种半导体器件的制备方法以及一种存储系统。
背景技术
三维存储器可包括存储阵列和用于控制信号进出存储阵列的外围电路。外围电路可包括高压电路、低压电路以及超低压电路等。通常存储阵列和外围电路可分别形成于两个不同的晶圆上，然后通过例如键合等工艺，将外围电路晶圆结合到存储阵列晶圆上，以将外围电路和存储阵列连接在一起。
然而，随着三维存储器不断向着高层数高密度发展，外围电路晶圆的尺寸越来越成为一个决定整个芯片(chip)大小的关键因素。外围电路晶圆往往因为其上的高压电路的尺寸而无法进一步缩小，因此为提高三维存储器的存储密度和可集成性，可将低压电路、超低压电路与高压电路分别集成于不同的外围电路晶圆上。
因而，如何在不影响三维存储器结整体性能的前提下，实现多片外围电路晶圆与存储阵列晶圆的结合是目前亟待解决的问题。
发明内容
本申请提供可至少部分地解决相关技术中存在的上述问题或本领域其他问题的半导体器件、制备方法及存储系统。
本申请一方面提供一种半导体器件，所述半导体器件包括：基底，括限定有至少一个存储平面区域的第一表面；以及叠层结构，设置于所述第一表面上，并包括位于所述存储平面区域的边缘的第一部分以及不同于所述第一部分的第二部分，其中，所述第一部分包括沿第一方向贯穿所述叠层结构并延伸至所述基底的第一接触结构；所述第二部分包括与所述叠层结构中对应的栅极导体层电连接的第二接触结构；以及所述第一接触结构远离所述基底的顶面与所述第二接触结构远离所述基底的顶面齐平。
在本申请一个实施方式中，所述第二部分包括沿第二方向分布的存储区和台阶区，其中所述存储区包括沿所述第一方向贯穿所述叠层结构的沟道结构，所述台阶区包括所述第二接触结构；以及所述第一部分包括与所述存储区在第三方向上分布的第一区，其中所述第一区包括所述第一接触结构，所述第一方向、所述第二方向和所述第三方向彼此垂直。
在本申请一个实施方式中，每个所述存储区对应至少一个所述台阶区，至少一个所述台阶区位于对应的所述存储区的中部，以将对应的所述存储区分为至少两个子存储区。
在本申请一个实施方式中，所述第二部分还包括多个阶梯台阶以及覆盖多个所述阶梯台阶的覆盖介质层；以及所述第二接触结构包括第一部和第二部，所述第一部沿所述第一方向贯穿所述覆盖介质层，延伸至所述对应的栅极导体层的上表面，并与所述上表面电连接，所述第二部与所述第一部连接，并沿所述第一方向贯穿所述阶梯台阶。
在本申请一个实施方式中，所述第一部延伸至所述上表面的部分在垂直于所述第一方向的平面中延伸，并与所述上表面彼此接触。
在本申请一个实施方式中，所述第一接触结构与所述第二接触结构在所述第一方向具有相同的高度。
在本申请一个实施方式中，所述第二接触结构由内向外依次包括第二导电芯层、第二粘合层和第二阻隔层，其中所述第二阻隔层包括在所述第一方向具有间隔的第一分层和第二分层。
在本申请一个实施方式中，所述第一接触结构由内向外依次包括第一导电芯层、第一粘合层和第一阻隔层。
在本申请一个实施方式中，所述第一导电芯层与所述第二导电芯层由相同材料制备；所述第一粘合层与所述第二粘合层由相同材料制备；以及所述第一阻隔层与所述第一阻隔层由相同材料制备。
在本申请一个实施方式中，所述半导体器件还包括外围电路，其中，所述对应的所述栅极导体层通过所述第二接触结构的所述第一部或者所述第二部，与所述外围电路电连接。
在本申请一个实施方式中，所述外围电路包括第一外围电路和第二外围电路，其中所述第一外围电路设置于所述叠层结构远离所述基底的一侧，所述第二外围电路设置于所述基底远离所述叠层结构的一侧；以及所述对应的所述栅极导体层通过所述第一部与所述第一外围电路电连接，或者通过所述第二部与所述第二外围电路电连接。
本申请另一方面提供一种三维存储器的制备方法，所述方法包括：在衬底的第一表面上沿第一方向交替叠置第一电介质层和第二电介质层，以形成电介质堆叠结构，其中所述第一表面限定有至少一个存储平面区域，所述存储平面区域包括位于边缘的第一区域以及不同于所述第一区域的第二区域；在所述电介质堆叠结构对应于所述第一区域和所述第二区域的部分中，分别形成沿所述第一方向贯穿所述电介质堆叠结构并延伸至所述衬底的第一接触孔和第二接触孔，其中，所述第一接触孔和所述第二接触孔采用同一掩膜版形成。
在本申请一个实施方式中，所述第一接触孔和所述第二接触孔采用同一掩膜版形成包括：在所述电介质堆叠结构远离所述衬底的表面上形成光致抗蚀剂掩模层；经由所述同一掩膜板在所述光致抗蚀剂掩模层中形成第一接触孔图案和第二接触孔图案；以及经由所述第一接触孔图案和所述第二接触孔图案对所述电介质堆叠结构进行刻蚀，以分别形成所述第一接触孔和所述第二接触孔。
在本申请一个实施方式中，形成所述第二接触孔包括：在所述电介质堆叠结构对应于所述第二区域的部分中，形成多个阶梯台阶，并在所述阶梯台阶上形成覆盖介质层；以及采用刻蚀工艺，形成沿所述第一方向贯穿所述覆盖介质层和所述阶梯台阶的所述第二接触孔。
在本申请一个实施方式中，所述方法还包括：采用第一介质填充材料层填充所述第二接触孔，以形成虚拟沟道结构；去除所述第二电介质层以形成牺牲间隙，并在所述牺牲间隙内形成栅极导体层；以及去除所述第一介质填充材料层，并再次填充所述第二接触孔，以形成与对应的所述栅极导体层电连接的第二接触结构。
在本申请一个实施方式中，所述方法还包括：在形成所述第二接触结构的制程中，形成第一接触结构，其中，所述第一接触结构由内向外依次包括第一导电芯层、第一粘合层和第一阻隔层；以及所述第二接触结构由内向外依次包括第二导电芯层、第二粘合层和第二阻隔层，其中所述第二阻隔层包括在所述第一方向具有间隔的第一分层和第二分层。
在本申请一个实施方式中，所述第二接触孔包括第一孔和第二孔，在去除所述第一介质填充材料层之后，所述方法还包括：扩大所述第一孔的孔径，至少使所述第一孔临近所述第二孔的部分的孔径尺寸大于所述第二孔临近所述第一孔的部分的孔径尺寸，其中，所述第一孔为所述第二接触孔沿所述第一方向贯穿所述覆盖介质层、并延伸至对应的所述第二电介质层的上表面的部分，所述第二孔为所述第二接触孔沿所述第一方向贯穿所述阶梯台阶的部分。
在本申请一个实施方式中，形成与对应的所述栅极导体层电连接的第二接触结构包括：在所述第一孔中形成所述第二接触结构的第一部，在所述第二孔中形成所述第二接触结构的第二部，其中，所述第一部延伸至对应的所述栅极导体层上表面的部分在垂直于所述第一方向的平面中延伸，并与所述上表面彼此接触。
在本申请一个实施方式中，所述方法还包括：在形成所述虚拟沟道结构的制程中，采用所述第一介质填充材料层填充所述第一接触孔，以形成辅助支撑结构；以及在去除位于所述第二接触孔中的所述第一介质填充材料层的制程中，去除位于所述第一接触孔中的所述第一介质填充材料层。
在一个实施方式中，所述方法还包括：在形成所述第一接触孔的制程中，形成沿所述第一方向贯穿所述电介质堆叠结构沟道孔；以及在形本申请成所述虚拟沟道结构之前，采用沟道孔牺牲层填充所述沟道孔。
在本申请一个实施方式中，所述第一介质填充材料层包括半导体材料层。
本申请又一方面提供一种存储系统，所述存储系统包括：控制器及本申请一方面中任一项所述的半导体器件，所述控制器耦合至所述半导体器件，且用于控制所述半导体器件存储数据。
在本申请一个实施方式中，所述半导体器件包括三维NAND存储器和三维NOR存储器中的至少一种。
附图说明
通过阅读参照以下附图所作的对非限制性实施方式的详细描述，本申请的其它特征、目的和有益效果将会变得更加明显。在附图中：
图1A是根据本申请一个实施方式的半导体器件的俯视示意图；
图1B是根据本申请一个实施方式的半导体器件的剖面示意图；
图2是图1B所示的半导体器件的B处的剖面示意放大图；
图3是图1B所示的半导体器件的A处的剖面示意放大图；
图4是根据本申请一个实施方式的半导体器件的制备方法流程图；
图5A至图14B分别是根据本申请一个实施方式的三维存储器的制备方法的工艺示意图；以及
图15是根据本申请一个实施方式的存储系统结构示意图。
具体方式
以下将结合附图对本申请进行详细描述，本文中提到的示例性实施方式仅用于解释本申请，并非用于限制本申请的范围。在说明书全文中，相同的附图标记指代相同的元件。
在附图中，为了便于说明，已稍微调整部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表示近似，而非用作表示程度，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
还应理解，表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。诸如“包括”、“包括有”、“具有”、“具有”和/或“具有有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在或添加。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性”旨在指代示例或举例说明。
另外，在本申请中当使用“连接”、“覆盖”和/或“在…上形成”等表述时，可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出。
除非另外限定，否则本文中使用的所有措辞(包括技术术语和科技术语)均具有与本申请所属领域中普通技术人员的通常理解相同的含义。此外，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义进行解释。
需要说明的是，在不冲突的情况下，本申请中的实施方式及实施方式中的特征可以相互组合。此外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中具有的具体步骤不必限于所记载的顺序，而是可以任意顺序执行或并行地执行。下面将参考附图并结合实施方式来详细说明本申请。
图1A是根据本申请一个实施方式的半导体器件1000的俯视示意图。图1B是根据本申请一个实施方式的半导体器件1000的剖面示意图。图2是图1B所示的半导体器件1000的B处的剖面示意放大图。
如图1A至图2所示，半导体器件1000可包括基底100和叠层结构200，其中基底100包括限定有至少一个存储平面区域的第一表面，叠层结构200设置于第一表面上，并包括位于存储平面区域的边缘的第一部分11(如图1A中方形虚线框所示)以及不同于第一部分的第二部分22。第一部分11包括沿第一方向(z方向)贯穿叠层结构200并延伸至基底100的第一接触结构600。第二部分22包括与叠层结构200中对应的栅极导体层253电连接的第二接触结构500。第一接触结构600远离基底100的顶面与第二接触结构500远离基底100的顶面齐平。通过在半导体器件中存储平面的边缘设置第一接触结构，可避免浪费半导体器件中有效的存储面积，从而提高半导体器件单位面积的存储密度。此外，第一接触结构贯穿叠层结构并延伸至基底，可实现在半导体器件的正反面结合外围电路，提高了包括半导体器件的系统的集成度和整体性能。
示例性地，以三维存储器为例，三维存储器可包括存储阵列和用于控制信号进出存储阵列的外围电路。外围电路可包括高压电路、低压电路以及超低压电路等。通常存储阵列和外围电路可分别形成于两个不同的晶圆上，然后通过例如键合等工艺，将外围电路晶圆结合到存储阵列晶圆上，以将外围电路和存储阵列连接在一起。
随着三维存储器不断向着高层数高密度发展，外围电路晶圆的尺寸越来越成为一个决定整个芯片(chip)大小的关键因素。然而，外围电路晶圆往往因为其上的高压电路的尺寸而无法进一步缩小，因此为提高三维存储器的存储密度和可集成性，可将低压电路和超低压电路集成于一个外围电路晶圆上，并将高压电路集成于另一个外围电路晶圆上。
本申请至少一个实施方式提供的半导体器件，通过在存储平面的边缘设置贯穿叠层结构并延伸至基底的第一接触结构，可在提高半导体器件单位面积的存储密度的同时，实现多片外围电路晶圆与存储阵列晶圆的结合。
具体地，半导体器件1000可包括由栅极层250和第一电介质层210交替堆叠形成的叠层结构200，其中第一电介质层210可用作隔离堆叠层，栅极层250可采用例如后栅工艺形成。
栅极层250可包括栅极导体层253，其可由导电材料制备，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。此外，栅极层250还可包括位于第一电介质层210与栅极导体层253之间的壁间介质层251。作为一种选择，壁间介质层251可以是高介电常数介质层。进一步地，栅极层250还可包括位于第一电介质层210与栅极导体层253之间，或者位于壁间介质层251与栅极导体层253之间的粘合层252，例如氮化钛TiN层。
此外，叠层结构200的层数不限于图中所示的层数，可根据需要另外设置，例如32层、64层、128层等。另外，随着对半导体器件存储量需求的不断增加，上述存储堆叠层在逐渐增多。叠层结构200可包括采用诸如双堆叠技术或多堆叠技术形成的多个子叠层结构。多个子叠层结构可在z方向上依次堆叠，以形成叠层结构200。每个子叠层结构的层数可相同，也可不同。在下文中描述的单个叠层结构的内容可完全或部分地适用于由多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。
图3是图1B所示的半导体器件1000的A处的剖面示意放大图。
如图1A、图1B和图3所示，叠层结构200的第二部分22可包括沿第二方向(x方向)分布的存储区01和台阶区02，其中存储区01包括沿z方向贯穿叠层结构200的沟道结构300，台阶区02包括第二接触结构500。此外，叠层结构200的第一部分11可包括与存储区01在第三方向(y方向)上分布的第一区12，其中第一区12包括第一接触结构600，x方向、y方向和z方向彼此垂直。可选地，第一接触结构600可为贯穿硅触点结构。贯穿硅触点结构是一种完全穿过硅晶圆或管芯的竖直电连接，通过显著降低多芯片电子电路的复杂度和总体尺寸的内部布线来提供竖直对准电子器件的互连。
参见图3，沟道结构300可包括依次形成于沟道孔310内壁的功能层320和沟道层330。功能层320可包括依次设置在沟道孔310的内壁的阻挡层(未示出)、电荷捕获层(未示出)和隧穿层(未示出)。作为一种选择，沟道孔310可具有沿z方向穿过叠层结构200的圆柱形或柱形形状。沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层330的材质包括但不限于N型掺杂的多晶硅。与沟道孔310类似，功能层320和沟道层330也可具有穿过叠层结构200的圆柱形或柱形形状。沟道结构300与多个栅极层250可以串联配置的方式形成半导体器件1000中存储单元的叠层。
参见图1B，台阶区02可包括多个阶梯台阶以及覆盖多个阶梯台阶的覆盖介质层230。可将与栅极层250的栅极导体层253电连接的第二接触结构500分别设置于每个阶梯台阶。
作为一种选择，在本申请的一个实施方式中(参见图1A)，每个存储区01对应至少一个台阶区02，至少一个台阶区02位于对应的存储区01的中部，以将对应的存储区01分为至少两个子存储区，例如子存储区01-1和子存储区01-2。多个沟道结构300分别设置于子存储区01-1或子存储区01-2。包括第一接触结构600的第一区12可与子存储区01-1或子存储区01-2在y方向上分布。第一接触结构600沿z方向贯穿多个栅极层250和多个第一电介质层210并延伸至基底100。
作为另一种选择，在本申请的一个实施方式中，每个存储区01对应至少一个台阶区02，至少一个台阶区02位于对应的存储区01的周缘。台阶区02包括多个阶梯台阶以及覆盖多个阶梯台阶的覆盖介质层230，包括第一接触结构600的第一区12与至少一个台阶区02在y方向上分布，第一区12包括覆盖介质层230。第一接触结构600沿z方向贯穿覆盖介质层230并延伸至基底100。
换言之，叠层结构在第一区12中沿z方向可包括除栅极层和第一电介质层外的其他层或部分，例如覆盖介质层。在本申请中，第一接触结构“贯穿叠层结构”指，第一接触结构贯穿其所在位置处叠层结构所包含的全部层或部分，以延伸到达或者超出叠层结构沿z方向相对的两个表面。
结合图1B和图2，在本申请的一个实施方式中，第二接触结构500包括第一部500-1和第二部500-2，第一部500-1沿z方向贯穿覆盖介质230，延伸至对应的栅极导体层253的上表面253-1，并与上表面253-1电连接，第二部500-2与第一部500-1连接，并沿z方向贯穿阶梯台阶。
可选地，第一部500-1延伸至上表面253-1的部分在垂直于z方向的平面中延伸，并与上表面253-1彼此接触。换言之，第一部500-1临近上表面253-1的部分在垂直于z方向的平面中的径向尺寸D1大于第二部500-2在垂直于z方向的平面中的径向尺寸D2。
第二接触结构500的第一部500-1和第二部500-2均与可与其对应的栅极导体层253电连接。因此，每个栅极导体层253可通过与其对应的第二接触结构500的第一部500-1或第二部500-2，与外围电路(未示出)电连接。具体地，外围电路可包括第一外围电路(未示出)和第二外围电路(未示出)。作为一种选择，第一外围电路可设置于叠层结构200远离基底100的一侧，第二外围电路可设置于基底100远离叠层结构200的一侧。每个栅极导体层253可通过与其对应的第二接触结构500的第一部500-1与第一外围电路电连接，或者通过与其对应的第二接触结构500的第二部500-2与第二外围电路电连接。
在本实施方式中，栅极导体层可选择性地通过与其对应的第二接触结构的第一部电连接位于半导体器件正面的第一外围电路，或者通过与其对应的第二接触结构的第二部电连接位于半导体器件反面的第二外围电路，因此为实现多片外围电路晶圆与存储阵列晶圆的结合提供了实施基础，并进一步缩小了包括半导体器件的系统的特征尺寸，提高了系统的集成度和整体性能。
此外，在本申请的一个实施方式中，第一接触结构600与第二接触结构500在z方向可具有相同的高度。第一接触结构600与第二接触结构500在z方向具有相同的高度，有利于与外围电路形成有效连接，并有利于在半导体器件制备过程的同一制程中形成，从而简化半导体器件的制备工艺，并节约生产成本。
可选地，参考图1A和图2，在本申请的一个实施方式中，第二接触结构500由内向外可依次包括第二导电芯层540、第二粘合层530和第二阻隔层520，其中第二阻隔层520可包括在z方向具有间隔的第一分层520-1和第二分层520-2。第二阻隔层520在z方向上被分割为具有间隔的两部分，可确保第一部500-1延伸至上表面253-1的部分在垂直于z方向的平面中延伸，并与上表面253-1实现有效接触；此外，第二阻隔层520还可确保每个第二接触结构500仅与对应的栅极导体层253实现电连接。
可选地，第一接触结构600由内向外可依次包括第一导电芯层640、第一粘合层630和第一阻隔层620。此外，如上文所述，为简化半导体器件的制备步骤，并降低生产成本，可在同一制程中形成第一接触结构600和第二接触结构500，第一导电芯层640可与第二导电芯层540由相同材料制备，第一粘合层630可与第二粘合层530由相同材料制备，第一阻隔层620可与第一阻隔层520由相同材料制备。
图4是根据本申请一个实施方式的半导体器件的制备方法2000的流程图。图5A至图14B分别是根据本申请一个实施方式的半导体器件的制备方法2000的工艺示意图。
如图4所示，半导体器件的制备方法2000可包括：
S1，在衬底的第一表面上沿第一方向交替叠置第一电介质层和第二电介质层，以形成电介质堆叠结构，其中第一表面限定有至少一个存储平面区域，存储平面区域包括位于边缘的第一区域以及不同于第一区域的第二区域。
S2，在电介质堆叠结构对应于第一区域和第二区域的部分中，分别形成沿第一方向贯穿电介质堆叠结构并延伸至衬底的第一接触孔和第二接触孔，其中第一接触孔和第二接触孔采用同一掩膜版形成。
下面将结合图4至图14B详细说明上述制备方法2000的各个步骤在本申请的一个实施方式中的具体工艺。
步骤S1
图5A是根据本申请一个实施方式的、形成第一接触孔610和第二接触孔510后所形成的结构的俯视示意图。图5B是根据本申请一个实施方式的、形成第一接触孔610和第二接触孔510后所形成的结构的剖面示意图。图5C是根据本申请一个实施方式的衬底100’的第一表面110的局部俯视示意图。
如图4至图5C所示，步骤S1在衬底的第一表面上沿第一方向交替叠置第一电介质层和第二电介质层，以形成电介质堆叠结构，其中第一表面限定有至少一个存储平面区域，存储平面区域包括位于边缘的第一区域以及不同于第一区域的第二区域可例如包括：提供衬底100’；以及在第一表面110上交替堆叠第一电介质层210和第二电介质层220以形成电介质堆叠结构200’。
具体地，在本申请的一个实施方式中，衬底100’的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。进一步地，衬底100’可选择单晶硅。
在本申请的一个实施方式中，衬底100’可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)、原子层沉积(Atomic Layer Deposition，ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底100’。
衬底100’可包括衬底牺牲层(未示出)，用于后续形成半导体连接层(例如，在后续步骤形成第二半导体层等)。衬底牺牲层可包括单层、多层或合适的复合层。例如，衬底牺牲层可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，衬底牺牲层可以是高介电常数介质层，作为另一种选择，衬底牺牲层可包括依次设置的第一介质层(未示出)、牺牲层(未示出)和第二介质层(未示出)，其中，第一介质层和第二介质层可以是氮化硅层，牺牲层可以是氧化硅层。可选地，牺牲层还可以是单晶硅或多晶硅，具体地，在本申请的一个实施方式中，形成牺牲层的示例性材料可以是多晶硅。作为另一种选择，衬底牺牲层可包括电介质材料、半导体材料和导电材料中的任意一个或多个。
衬底100’的部分区域还可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。
衬底100’包括相对的第一表面110和第二表面。第一表面110限定有至少一个存储平面区域，存储平面区域可包括位于边缘的第一区域11’以及不同于第一区域11’的第二区域22’。
在形成衬底100’之后，可通过一个或多个薄膜沉积工艺在第一表面110上形成电介质堆叠结构200’，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。
电介质堆叠结构200’可包括多对彼此交替地堆叠的第一电介质层210和第二电介质层220。例如，电介质堆叠结构200’可包括64对、128对或多于128对的第一电介质层210和第二电介质层220。
换言之，电介质堆叠结构200’可包括沿第一方向(z方向)堆叠的第一电介质层210和第二电介质层220形成的多个介电层对。在一些实施方式中，第一电介质层210和第二电介质层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成第一电介质层210和第二电介质层220的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的栅极层替换刻蚀掉的牺牲堆叠层。
上文中对单个电介质堆叠结构的制备方法进行了说明。事实上，随着半导体器件存储量需求的不断增加，存储叠层逐渐增大。为突破工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在电介质堆叠结构的z方向上依次堆叠的多个子电介质堆叠结构形成电介质堆叠结构，其中，每个子电介质堆叠结构可包括多个交替层叠设置的第一电介质层和第二电介质层。每个子电介质堆叠结构的层数可相同，也可不同。由于在上文中描述的单个电介质堆叠结构的制备工艺涉及的内容和结构可完全或部分地适用技术效果于在这里描述的包括多个子电介质堆叠结构形成的电介质堆叠结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多电介质堆叠结构或单电介质堆叠结构的基础上进行后续制备工艺。
步骤S2
再次参考图4至图5C，步骤S2在电介质堆叠结构对应于第一区域和第二区域的部分中，分别形成沿第一方向贯穿电介质堆叠结构并延伸至衬底的第一接触孔和第二接触孔，其中第一接触孔和第二接触孔采用同一掩膜版形成可例如包括：在电介质堆叠结构200’对应于第二区域22’的部分中，形成多个阶梯台阶，并在阶梯台阶上形成覆盖介质层230；以及采用同一掩膜版(未示出)，在电介质堆叠结构200’对应于第一区域11’的部分中形成第一接触孔610，在电介质堆叠结构200’对应于第二区域22’的部分中，形成沿z方向贯穿覆盖介质层230和阶梯台阶的第二接触孔510。
具体地，在电介质堆叠结构200’对应于第二区域22’的部分中形成多个阶梯台阶，可通过对例如电介质堆叠结构200’执行多个“修整-刻蚀”循环实现。通过执行多个“修整-刻蚀”循环，可使电介质堆叠结构200’具有一个或多个倾斜的边缘以及比底部(靠近衬底100’)介电层对要短的顶部(远离衬底100’)介电层对。阶梯台阶的形成工艺中可使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)。
在形成多个阶梯台阶后，电介质堆叠结构200’对应于第二区域22’的部分沿x方向被划分为存储区01和台阶区02。可选地，电介质堆叠结构200’对应于第一区域11’的部分可包括与存储区01在第三方向(y方向)上分布的第一区12’。可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，在第一区12’形成第一接触孔610，并在台阶区02形成第二接触孔510。
可选地，为简化半导体器件的制备工艺，并节约生产成本，可采用同一掩膜版，并在同一制程中形成第一接触孔610和第二接触孔510。例如，在电介质堆叠结构200’远离衬底100’的表面上形成光致抗蚀剂掩模层(未示出)；经由同一掩膜板在光致抗蚀剂掩模层中形成第一接触孔图案(未示出)和第二接触孔图案(未示出)；经由第一接触孔图案和第二接触孔图案对电介质堆叠结构200’进行刻蚀，以分别形成第一接触孔610和第二接触孔510。上述刻蚀工艺可包括干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可包括其他制造工艺，例如清洁和化学机械抛光等工艺。
作为一种选择，可在形成第一接触孔的制程中，在存储区01中形成沿z方向贯穿电介质堆叠结构200’的沟道孔310。具体地，为简化半导体器件的制备工艺，并节约生产成本，可采用同一掩膜版，并在同一制程中形成沟道孔310、第一接触孔610和第二接触孔510。可选地，沟道孔310、第一接触孔610和第二接触孔510在z方向可具有相同的深度。
在形成沟道孔310、第一接触孔610和第二接触孔510之后，半导体器件的制备方法2000还可包括：形成沟道结构300；形成栅线缝隙结构400；形成栅极层250；形成第一接触结构600和形成第二接触结构500。
图6A是根据本申请一个实施方式的、形成第一牺牲层201后所形成的结构的俯视示意图。图6B是根据本申请一个实施方式的、形成第一牺牲层201后所形成的结构的剖面示意图。图7A是根据本申请一个实施方式的、形成部分第一牺牲层201’后所形成的结构的俯视示意图。图7B是根据本申请一个实施方式的、形成部分第一牺牲层201’后所形成的结构的剖面示意图。图8A是根据本申请一个实施方式的、形成第二牺牲层202后所形成的结构的俯视示意图。图8B是根据本申请一个实施方式的、形成第二牺牲层202后所形成的结构的剖面示意图。图9A是根据本申请一个实施方式的、去除部分第一牺牲层201’后所形成的结构的俯视示意图。图9B是根据本申请一个实施方式的、去除部分第一牺牲层201’后所形成的结构的剖面示意图。图10A是根据本申请一个实施方式的、形成沟道结构300后所形成的结构的俯视示意图。图10B是根据本申请一个实施方式的、形成沟道结构300后所形成的结构的剖面示意图。
如图6A至图10B所示，形成沟道结构300可例如包括：采用第一牺牲材料填充沟道孔310、第一接触孔610和第二接触孔510，并形成覆盖电介质堆叠结构200’远离衬底100’的顶面的第一牺牲层201(参见图6B)；去除位于第一接触孔610和第二接触孔510上方的部分第一牺牲层201，并去除位于第一接触孔610和第二接触孔510中的第一牺牲材料，以形成部分第一牺牲层201’(参见图7B)；采用第一介质材料填充第一接触孔610和第二接触孔510，并在第一接触孔610和第二接触孔510上方形成第二牺牲层202(参见图8B)；去除部分第一牺牲层201’，并去除位于沟道孔310中的第一牺牲材料(参见图9B)；以及在沟道孔310中形成沟道结构300(参见图10B)。
具体地，如上文所述，为简化半导体器件的制备工艺，并节约生产成本，可采用同一掩膜版，并在同一制程中形成沟道孔310、第一接触孔610和第二接触孔510，因此在形成沟道结构300的过程中，需要遮蔽已形成的第一接触孔610和第二接触孔510。
可选地，第一牺牲材料可为碳。此外，也可选择其它材料，本申请对此不作限定。基于第一牺牲材料所形成的各层在后续工艺中需要被去除，因此第一牺牲材料可选择形成工艺相对快、制备成本低且易去除的材料，并避免在去除第一牺牲材料的过程中，对电介质堆叠结构造成损坏。
如图6A至图6B所示，可通过一个或多个薄膜沉积工艺，采用第一牺牲材料填充沟道孔310、第一接触孔610和第二接触孔510，以形成沟道孔牺牲层311、第一接触孔牺牲层611和第二接触孔牺牲层511，并形成覆盖电介质堆叠结构200’顶面的第一牺牲层201，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。
此外，还可对第一牺牲层201执行平坦化处理。例如，可对第一牺牲层201的表面执行诸如研磨速率较低的化学机械抛光工艺(Buffer CMP)的平坦化处理。通过平坦化处理能够更容易地使第一牺牲层201具有平坦化的表面，从而有利于后续去除第一牺牲层201的一部分。
如图7A至图7B所示，可采用灰化处理去除位于第一接触孔610和第二接触孔510上方的部分第一牺牲层201，并去除位于第一接触孔610和第二接触孔510中的第一牺牲材料，以形成部分第一牺牲层201’。灰化处理不会有副产物残留，同时也不会对电介质堆叠结构造成损伤。
如图7A至图8B所示，可通过一个或多个薄膜沉积工艺，采用第一介质材料层填充第一接触孔610和第二接触孔510，以形成辅助支撑结构612和虚拟沟道结构512，并在辅助支撑结构612和虚拟沟道结构512上方形成第二牺牲层202，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。
此外，还可对第二牺牲层202和部分第一牺牲层201’执行平坦化处理。例如，可对第二牺牲层202和部分第一牺牲层201’的表面执行诸如研磨速率较低的化学机械抛光工艺(Buffer CMP)的平坦化处理。通过平坦化处理能够更容易地使部分第一牺牲层201和第二牺牲层202具有共形的平坦化的表面，从而有利于后续制备工艺的执行。
在形成沟道结构之后，可经由电介质堆叠结构中的栅线缝隙去除第二电介质层，并采用后栅极工艺形成栅极层。然而，在去除第二电介质层后，电介质堆叠结构容易发生塌陷，通常需要虚拟沟道结构为电介质堆叠结构提供支撑。随着半导体器件不断向着高层数高密度发展，虚拟沟道结构的数量在不断变多，虚拟沟道结构在半导体器件有效存储面积中的占比在不断变大。此外，一个或多个虚拟沟道结构通常设置在台阶区的第二接触结构的周围，在制备半导体器件的过程中，由于内部应力分布等原因，栅线缝隙在垂直于z方向的平面内的关键尺寸可能会被撑大，从而将虚拟沟道所在的虚拟沟道孔朝向第二接触孔的方向挤压，导致第二接触孔与虚拟沟道孔重叠，这种高重叠风险会造成漏电流的问题，从而影响最终形成的半导体器件的电性能，使其可靠性劣化。
在本申请至少一个实施方式提供的半导体器件的制备方法中，不单独设置虚拟沟道孔和虚拟沟道结构，而是在制备沟道孔的制程中，预先制备出第一接触孔和第二接触孔，并通过上文所描述的制备过程，采用第一介质材料层，在第一接触孔和第二接触孔中形成虚拟沟道结构和辅助支撑结构，以在后续形成栅极层的过程中，为电介质堆叠结构提供支撑。在形成栅极层之后，还可分别去除第一接触孔和第二接触孔中的辅助支撑结构和虚拟沟道结构，以形成第一接触结构和第二接触结构，在为电介质堆叠结构提供支撑的同时，提高半导体器件单位面积的存储密度，并提高半导体器件的电性能和可靠性。
可选地，第一介质材料层可包括半导体材料层，例如多晶硅材料层。采用半导体材料层形成虚拟沟道结构512和辅助支撑结构612，可在半导体器件的后续制备工艺中减小热效应所引起的电介质堆叠结构的应力变形。此外，第一介质材料层可为单层、多层或合适的复合层等结构。可选地，在填充过程中，可通过控制沟道填充工艺，在辅助支撑结构612和虚拟沟道结构512中形成多个间隙以减轻结构应力。本领域技术人员可理解，可根据实际需要选定虚拟沟道结构和辅助支撑结构的材料、结构和制备工艺，本申请对形成虚拟沟道结构和辅助支撑结构的材料、结构和制备工艺不作限定。
结合图3、图8A至图10B，在形成虚拟沟道结构512和辅助支撑结构612之后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除部分第一牺牲层201’以及沟道孔牺牲层311。
通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在再次暴露出的沟道孔310的内壁上依次形成功能层320和沟道层330。
具体地，功能层320可包括在沟道孔310的内壁上形成的、以阻挡电荷流出的阻挡层(未示出)；形成在阻挡层的表面上、以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)；以及在电荷捕获层的表面上形成的隧穿层(未示出)。
在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，功能层320也可具有不同于ONO配置的结构。沟道层330能够用于输运所需的电荷(电子或空穴)。然而，本领域技术人员应该理解，在未背离本申请教导的情况下，可根据三维存储器架构的不同而设置沟道结构300，本申请对此不作限定。
例如，作为一种选择，可在沟道孔310的侧壁和底面上形成功能层320，并通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在功能层320中隧穿层的表面形成沟道层330。
作为另一种选择，也可仅在沟道孔310的侧壁上形成功能层320，并通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在功能层320的隧穿层的表面以及例如后续形成在沟道孔310的底面的外延层表面上形成沟道层330。
具体地，可首先通过外延生长工艺，在沟道孔310的底部形成外延层(未示出)，其中用于外延地生长外延层的制造工艺可包括但不限于：气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者其任意组合。外延层可以是外延硅、硅锗、锗、III-V化合物材料、II-VI化合物材料、有机半导体材料和其它适当半导体材料中的至少一种。在形成外延层之后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在沟道孔310的内壁以及外延层的表面形成初始功能层(未示出)，之后可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除初始功能层位于外延层的表面的部分，并暴露外延层的一部分表面，可理解，仅在沟道孔310的侧壁上形成功能层320。在形成功能层320后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在功能层320的隧穿层的表面以及暴露的外延层表面上形成与外延层连接的沟道层330。
在一些实施方式中，沟道层330可包括硅，例如多晶硅或单晶硅。沟道层330的材质可包括但不限于N型掺杂的多晶硅。与沟道孔310类似，沟道层330也可穿过电介质堆叠结构200’，并具有圆柱形或柱形形状。作为一种选择，沟道层330也可延伸至衬底100’中。
此外，沟道结构300还包括在沟道孔310远离衬底100’的一端(可理解为沟道结构300的顶端)形成的沟道插塞(未示出)。具体地，在形成沟道层330后，可采用沟道孔填充介质层(未示出)填充沟道孔310的剩余部分。沟道孔填充介质层可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在沟道孔填充介质层中形成多个绝缘间隙以减轻结构应力。然后在沟道孔填充介质层位于沟道孔310的顶部的部分中形成沟道插塞。沟道插塞的材料可选用与沟道层330相同的材料制备，例如N型掺杂的多晶硅等。沟道插塞与沟道层330电连接。
在形成沟道结构300后，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除第二牺牲层202。通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，形成覆盖沟道结构300、虚拟沟道结构512和辅助支撑结构612的顶面介质覆盖层203。
此外，还可对顶面介质覆盖层203执行平坦化处理。例如，可对顶面介质覆盖层203的表面执行诸如研磨速率较低的化学机械抛光工艺(Buffer CMP)的平坦化处理。通过平坦化处理能够更容易地使顶面介质覆盖层203具有平坦化的表面，从而有利于后续制备工艺的执行。
图11A是根据本申请一个实施方式的、形成栅线缝隙410后所形成的结构的俯视示意图。图11B是根据本申请一个实施方式的、形成栅线缝隙410后所形成的结构的剖面示意图。图12A是根据本申请一个实施方式的、形成栅极层250后所形成的结构的俯视示意图。图12B是根据本申请一个实施方式的、形成栅极层250后所形成的结构的剖面示意图。图13A是根据本申请一个实施方式的、形成部分顶面介质覆盖层203’后所形成的结构的俯视示意图。图13B是根据本申请一个实施方式的、形成部分顶面介质覆盖层203’后所形成的结构的剖面示意图。
如图10A至图13B所示，形成栅极层250可例如包括：形成栅线缝隙410；经由栅线缝隙410去除第二电介质层220以形成牺牲间隙240；在牺牲间隙240内形成包括栅极导体层253的栅极层250；以及形成部分顶面介质覆盖层203’。
如图10A至图11B所示，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，形成的栅线缝隙410。
作为一种选择，栅线缝隙410可在x方向延伸穿过存储区01和台阶区02。作为另一种选择，栅线缝隙410也可在x方向断续地延伸。作为其它选择，多个栅线缝隙410中的一些栅线缝隙410可仅在x方向延伸穿过存储区01；多个栅线缝隙410中的一些栅线缝隙410可仅在x方向延伸穿过台阶区02。
如图10A至图12B所示，栅线缝隙410可作为提供刻蚀剂和化学前体的通路(工艺窗口)，通过采用例如湿法腐蚀等工艺去除第二电介质层220，形成用于容纳栅极层的牺牲空隙240，通过栅线缝隙410，可对牺牲空隙240进行填充，形成栅极层250。
栅极层250可包括壁间介质层251、粘合层252和栅极导体层253，壁间介质层251可位于第一电介质层210与栅极导体层253之间，作为一种选择，壁间介质层251可以是高介电常数介质层；以及粘合层252可位于第一电介质层210与栅极导体层253之间，或者位于壁间介质层251与栅极导体层253之间，粘合层可例如是氮化钛TiN层。
可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，依次在栅线缝隙410和牺牲空隙240中形成初始壁间介质层(未示出)、初始粘合层(未示出)和初始栅极导体层(未示出)。之后，通过多次、例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，依次去除初始栅极导体层、初始粘合层和初始壁间介质层位于栅线缝隙410中的部分，从而形成栅极层250。
如图12A至图13B所示，在形成栅极层250之后，还可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，填充栅线缝隙410，以形成栅线缝隙结构400。
可选地，可选用诸如氧化硅、氮化硅和氮氧化硅等绝缘介质材料，也可选用例如多晶硅等半导体材料填充栅线缝隙410，本申请对此不作限定。在形成栅线缝隙结构400之后，电介质堆叠结构200’形成为叠层结构200。
此外，还可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除顶面介质覆盖层203覆盖在虚拟沟道结构512和辅助支撑结构612上的部分，以形成部分顶面介质覆盖层203’。
图14A是根据本申请一个实施方式的、形成第一接触结构600和第二接触结构500后所形成的结构的俯视示意图。图14B是根据本申请一个实施方式的、形成第一接触结构600和第二接触结构500后所形成的结构的剖面示意图。
作为一种选择，在本申请的一些实施方式中，可分别形成第一接触结构600和第二接触结构500；作为另一种选择，在本申请的一些实施方式中，为简化半导体器件的制备工艺，并节约生产成本，可在同一制程中形成第一接触结构600和第二接触结构500。下文以在同一制程中形成第一接触结构600和第二接触结构500为例，描述第一接触结构600和第二接触结构500的制备过程。
如图1A、图1B以及图14A、图14B所示，形成第一接触结构600和第二接触结构500可包括：去除第一介质填充材料层(虚拟沟道结构512)，并再次填充第二接触孔510，形成与对应的栅极导体层253电连接的第二接触结构500；在去除位于第二接触孔510中的第一介质填充材料的制程中，去除位于第一接触孔610中的第一介质填充材料层(辅助支撑结构612)；以及在形成第二接触结构500的制程中，形成第一接触结构600。
如上文所述，在本申请至少一个实施方式提供的半导体器件的制备方法中，虚拟沟道结构或者辅助支撑结构仅为制备过程中的过渡性结构，在形成栅极层的过程中，为电介质堆叠结构提供支撑。在形成栅极层之后，还可分别去除第一接触孔和第二接触孔中的辅助支撑结构和虚拟沟道结构，从而在为电介质堆叠结构提供支撑的同时，提高半导体器件单位面积的存储密度，并提高半导体器件的电性能和可靠性。
具体地，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除第二接触孔510中的虚拟沟道结构512。在此制程中，为简化半导体器件的制备工艺，并节约生产成本，还可通过相同的工艺，去除第一接触孔610中的辅助支撑结构612。
结合图1B、图2和图14B，第二接触孔510包括第一孔511和第二孔512，第一孔511为第二接触孔510沿z方向贯穿覆盖介质层230、并延伸至对应的第二电介质层250的上表面253的部分，第二孔512为第二接触孔510沿z方向贯穿阶梯台阶的部分。在去除第一介质填充材料层之后，形成第二接触结构500还包括：扩大第一孔511的孔径，至少使第一孔511临近第二孔512的部分的孔径尺寸大于第二孔512临近第一孔511的部分的孔径尺寸。
可选地，通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，扩大第一孔511的孔径。
在扩大第一孔511的孔径之后，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，填充第一接触孔610和第二接触孔510，以形成第一接触结构600和第二接触结构500。
具体地，可在第一孔511中形成第二接触结构500的第一部500-1，在第二孔512中形成第二接触结构500的第二部500-2。第一部500-1延伸至对应的栅极导体层253上表面253-1的部分在垂直于z方向的平面中延伸，并与上表面253-1彼此接触。
可选地，第一接触结构600由内向外依次包括第一导电芯层640、第一粘合层630和第一阻隔层620。第二接触结构500由内向外依次包括第二导电芯层540、第二粘合层530和第二阻隔层520，其中第二阻隔层520包括在z方向具有间隔的第一分层520-1和第二分层520-2。第二阻隔层520在z方向上被分割为具有间隔的两部分，可确保第一部500-1延伸至上表面253-1的部分在垂直于z方向的平面中延伸，并与上表面253-1实现有效接触；此外，第二阻隔层520还可确保每个第二接触结构500仅与对应的栅极导体层253实现电连接。
此外，为简化半导体器件的制备步骤，并降低生产成本，第一导电芯层640可与第二导电芯层540由相同材料制备，第一粘合层630可与第二粘合层530由相同材料制备，第一阻隔层620可与第一阻隔层520由相同材料制备。
另外，在形成第一接触结构600和第二接触结构500后，还可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除部分顶面介质覆盖层203’。
根据本申请至少一个实施方式提供的半导体器件制备方法，通过在半导体器件中存储平面的边缘设置第一接触结构，可避免浪费半导体器件中有效的存储面积，从而提高半导体器件单位面积的存储密度。此外，第一接触结构贯穿叠层结构并延伸至基底，可实现在半导体器件的正反面结合外围电路，提高了包括半导体器件的系统的集成度和整体性能。
此外，栅极导体层可选择性地通过与其对应的第二接触结构的第一部电连接位于半导体器件正面的第一外围电路，或者通过与其对应的第二接触结构的第二部电连接位于半导体器件反面的第二外围电路，因此为实现多片外围电路晶圆与存储阵列晶圆的结合提供了实施基础，并进一步缩小了包括半导体器件的系统的特征尺寸，提高了系统的集成度和整体性能。
另外，虚拟沟道结构或者辅助支撑结构仅为制备过程中的过渡性结构，在形成栅极层的过程中，为电介质堆叠结构提供支撑。在形成栅极层之后，还可分别去除第一接触孔和第二接触孔中的辅助支撑结构和虚拟沟道结构，并在第一接触孔和第二接触孔中第一接触结构和第二接触结构，从而在为电介质堆叠结构提供支撑的同时，提高半导体器件单位面积的存储密度，并提高半导体器件的电性能和可靠性。
图15是根据本申请一个实施方式的存储系统30000结构示意图。
如图15所示，本申请的又一方面的至少一个实施方式还提供了一种存储系统30000。存储系统30000可包括半导体器件20000和控制器32000。半导体器件20000可与上文中任意实施方式的所描述的半导体器件相同，本申请对此不再赘述。
可选地，半导体器件20000可以是存储阵列晶圆(array wafer)，也可以是包括外围电路的存储器。具体地，半导体器件20000可包括二维存储器或者三维存储器中的至少一种。作为一种选择，三维存储器可包括三维NAND存储器和三维NOR存储器中的至少一种。
具体地，存储系统30000可包括半导体器件20000和控制器32000。半导体器件20000可与上文中任意实施方式的所描述的半导体器件相同，本申请对此不再赘述。控制器32000可通过通道CH控制半导体器件20000，并且半导体器件20000可响应于来自主机31000的请求基于控制器32000的控制而执行操作。半导体器件20000可通过通道CH从控制器32000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，半导体器件20000可对由地址选择的区域执行与命令相对应的内部操作。
在一些实施方式中，存储系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。本申请提供的存储系统，由于设置了本申请提供的三维存储器，因而具有与所述三维存储器相同的有益效果，在此不做赘述。
以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的选定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (22)

1.一种半导体器件，其特征在于，所述半导体器件包括：
基底，包括限定有至少一个存储平面区域的第一表面；以及
叠层结构，设置于所述第一表面上，并包括位于所述存储平面区域的边缘的第一部分以及不同于所述第一部分的第二部分，
其中，所述第一部分包括沿第一方向贯穿所述叠层结构并延伸至所述基底的第一接触结构；
所述第二部分包括与所述叠层结构中对应的栅极导体层电连接的第二接触结构；以及
所述第一接触结构远离所述基底的顶面与所述第二接触结构远离所述基底的顶面齐平。
2.根据权利要求1所述的半导体器件，其中，
所述第二部分包括沿第二方向分布的存储区和台阶区，其中所述存储区包括沿所述第一方向贯穿所述叠层结构的沟道结构，所述台阶区包括所述第二接触结构；以及
所述第一部分包括与所述存储区在第三方向上分布的第一区，其中所述第一区包括所述第一接触结构，所述第一方向、所述第二方向和所述第三方向彼此垂直。
3.根据权利要求2所述的半导体器件，其中，
每个所述存储区对应至少一个所述台阶区，至少一个所述台阶区位于对应的所述存储区的中部，以将对应的所述存储区分为至少两个子存储区。
4.根据权利要求1所述的半导体器件，其中，
所述第二部分还包括多个阶梯台阶以及覆盖多个所述阶梯台阶的覆盖介质层；以及
所述第二接触结构包括第一部和第二部，所述第一部沿所述第一方向贯穿所述覆盖介质层，延伸至所述对应的栅极导体层的上表面，并与所述上表面电连接，所述第二部与所述第一部连接，并沿所述第一方向贯穿所述阶梯台阶。
5.根据权利要求4所述的半导体器件，其中，
所述第一部延伸至所述上表面的部分在垂直于所述第一方向的平面中延伸，并与所述上表面彼此接触。
6.根据权利要求4或5所述的半导体器件，其中，
所述第一接触结构与所述第二接触结构在所述第一方向具有相同的高度。
7.根据权利要求4或5所述的半导体器件，其中，
所述第二接触结构由内向外依次包括第二导电芯层、第二粘合层和第二阻隔层，其中所述第二阻隔层包括在所述第一方向具有间隔的第一分层和第二分层。
8.根据权利要求7所述的半导体器件，其中，
所述第一接触结构由内向外依次包括第一导电芯层、第一粘合层和第一阻隔层。
9.根据权利要求8所述的半导体器件，其中，
所述第一导电芯层与所述第二导电芯层由相同材料制备；
所述第一粘合层与所述第二粘合层由相同材料制备；以及
所述第一阻隔层与所述第一阻隔层由相同材料制备。
10.根据权利要求4或5所述的半导体器件，其中，
所述半导体器件还包括外围电路，
其中，所述对应的所述栅极导体层通过所述第二接触结构的所述第一部或者所述第二部，与所述外围电路电连接。
11.根据权利要求10所述的半导体器件，其中，
所述外围电路包括第一外围电路和第二外围电路，其中所述第一外围电路设置于所述叠层结构远离所述基底的一侧，所述第二外围电路设置于所述基底远离所述叠层结构的一侧；以及
所述对应的所述栅极导体层通过所述第一部与所述第一外围电路电连接，或者通过所述第二部与所述第二外围电路电连接。
12.一种制备半导体器件的方法，其特征在于，所述方法包括：
在衬底的第一表面上沿第一方向交替叠置第一电介质层和第二电介质层，以形成电介质堆叠结构，其中所述第一表面限定有至少一个存储平面区域，所述存储平面区域包括位于边缘的第一区域以及不同于所述第一区域的第二区域；
在所述电介质堆叠结构对应于所述第一区域和所述第二区域的部分中，分别形成沿所述第一方向贯穿所述电介质堆叠结构并延伸至所述衬底的第一接触孔和第二接触孔，
其中，所述第一接触孔和所述第二接触孔采用同一掩膜版形成。
13.根据权利要求12所述的方法，其中，所述第一接触孔和所述第二接触孔采用同一掩膜版形成包括：
在所述电介质堆叠结构远离所述衬底的表面上形成光致抗蚀剂掩模层；
经由所述同一掩膜板在所述光致抗蚀剂掩模层中形成第一接触孔图案和第二接触孔图案；以及
经由所述第一接触孔图案和所述第二接触孔图案对所述电介质堆叠结构进行刻蚀，以分别形成所述第一接触孔和所述第二接触孔。
14.根据权利要求12所述的方法，其中，形成所述第二接触孔包括：
在所述电介质堆叠结构对应于所述第二区域的部分中，形成多个阶梯台阶，并在所述阶梯台阶上形成覆盖介质层；以及
采用刻蚀工艺，形成沿所述第一方向贯穿所述覆盖介质层和所述阶梯台阶的所述第二接触孔。
15.根据权利要求14所述的方法，其中，所述方法还包括：
采用第一介质填充材料层填充所述第二接触孔，以形成虚拟沟道结构；
去除所述第二电介质层以形成牺牲间隙，并在所述牺牲间隙内形成栅极导体层；以及
去除所述第一介质填充材料层，并再次填充所述第二接触孔，以形成与对应的所述栅极导体层电连接的第二接触结构。
16.根据权利要求15所述的方法，其中，所述方法还包括：
在形成所述第二接触结构的制程中，形成第一接触结构，
其中，所述第一接触结构由内向外依次包括第一导电芯层、第一粘合层和第一阻隔层；以及
所述第二接触结构由内向外依次包括第二导电芯层、第二粘合层和第二阻隔层，其中所述第二阻隔层包括在所述第一方向具有间隔的第一分层和第二分层。
17.根据权利要求15所述的方法，其中，所述第二接触孔包括第一孔和第二孔，在去除所述第一介质填充材料层之后，所述方法还包括：
扩大所述第一孔的孔径，至少使所述第一孔临近所述第二孔的部分的孔径尺寸大于所述第二孔临近所述第一孔的部分的孔径尺寸，
其中，所述第一孔为所述第二接触孔沿所述第一方向贯穿所述覆盖介质层、并延伸至对应的所述第二电介质层的上表面的部分，所述第二孔为所述第二接触孔沿所述第一方向贯穿所述阶梯台阶的部分。
18.根据权利要求17所述的方法，其中，形成与对应的所述栅极导体层电连接的第二接触结构包括：
在所述第一孔中形成所述第二接触结构的第一部，在所述第二孔中形成所述第二接触结构的第二部，
其中，所述第一部延伸至对应的所述栅极导体层上表面的部分在垂直于所述第一方向的平面中延伸，并与所述上表面彼此接触。
19.根据权利要求15所述的方法，其中，所述方法还包括：
在形成所述虚拟沟道结构的制程中，采用所述第一介质填充材料层填充所述第一接触孔，以形成辅助支撑结构；以及
在去除位于所述第二接触孔中的所述第一介质填充材料层的制程中，去除位于所述第一接触孔中的所述第一介质填充材料层。
20.根据权利要求15所述的方法，其中，所述方法还包括：
在形成所述第一接触孔的制程中，形成沿所述第一方向贯穿所述电介质堆叠结构沟道孔；以及
在形成所述虚拟沟道结构之前，采用沟道孔牺牲层填充所述沟道孔。
21.根据权利要求15所述的方法，其中，
所述第一介质填充材料层包括半导体材料层。
22.一种存储系统，其特征在于，所述存储系统包括：控制器及权利要求1至11中任一项所述的半导体器件，所述控制器耦合至所述半导体器件，且用于控制所述半导体器件存储数据。
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