CN114497065A - 三维存储器、制备方法以及存储系统 - Google Patents

Abstract

本申请提供三维存储器、制备方法以及存储系统。三维存储器包括：第一选择栅结构；存储叠层，设置于第一选择栅结构上；第二选择栅结构，设置于存储叠层上；以及沟道结构，穿过第二选择栅结构、存储叠层和第一选择栅结构，其中沟道结构包括穿过存储叠层的电荷捕获层，以及穿过第一选择栅结构和第二选择栅结构中的至少之一的隔离层，隔离层与电荷捕获层在存储叠层的厚度方向连接。本申请将位于选择栅结构中的电荷存储区域替换为不具有存储电荷功能的虚设区域，可抑制因热载流子注入效应诱发的选择管阈值电压的偏移，提高三维存储器的擦除效率。

Description

三维存储器、制备方法以及存储系统

技术领域

本申请涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3D NAND)的结构、一种三维存储器的制备方法以及一种存储系统。

背景技术

三维存储器包括由多个存储单元串接形成的存储单元串，存储单元串的每一端处均可具有选择晶体管。例如，存储单元串的一端可具有漏极侧选择晶体管，该漏极侧选择晶体管可将该存储单元串连接到例如位线；存储单元串的另一端可具有源极侧选择晶体管，该源极侧选择晶体管可将该存储单元串连接到例如源极线。

随着三维存储器中堆叠层数的不断增加，通常可采用栅极感应漏极泄漏(Gateinduced drain leakage，GIDL)擦除机制执行存储单元的擦除操作。具体地，可通过在存储单元串的选择晶体管中引起漏极-栅极电压来生成GIDL电流，以对存储单元串的沟道进行充电，并将擦除启用电压施加到存储单元的控制栅极，在保持沟道电势的同时，实现存储单元的擦除。

GIDL电流是载流子生成的结果，即，GIDL电流由频带-频带隧穿而产生的电子空穴对生成和/或陷阱辅助生成。例如，GIDL电流可导致一种类型的载流子(例如，空穴)移动到沟道中，从而提高沟道的电势；并使另一种类型的载流子(例如，电子)通过电场沿位线的方向或沿源极线的方向从沟道提取。在擦除期间，空穴可从沟道隧穿到存储单元的电荷捕获区并且与其中的电子重组，以降低存储单元的阈值电压。

发明内容

本申请提供了一种可至少部分解决相关技术中存在的上述问题的三维存储器及其制备方法。

本申请一方面提供了一种三维存储器，所述三维存储器包括：第一选择栅结构；存储叠层，设置于所述第一选择栅结构上；第二选择栅结构，设置于所述存储叠层上；以及沟道结构，穿过所述第二选择栅结构、所述存储叠层和所述第一选择栅结构，其中，所述沟道结构包括穿过所述存储叠层的电荷捕获层，以及穿过所述第一选择栅结构和所述第二选择栅结构中的至少之一的隔离层，所述隔离层与所述电荷捕获层在所述存储叠层的厚度方向连接。

在本申请一个实施方式中，所述沟道结构还包括沟道层，所述沟道层穿过所述第二选择栅结构、所述存储叠层和所述第一选择栅结构；以及所述存储器还包括设置于所述第一选择栅结构的下方的阱掺杂区底层，其中，所述沟道层和所述阱掺杂区底层连接、并掺杂有相同导电类型的杂质。

在本申请一个实施方式中，所述沟道层沿所述厚度方向至少包括两个具有不同掺杂浓度的区域，其中，具有相对高的掺杂浓度的区域位于所述沟道层的第一部分和第二部分中的至少之一，所述第一部分为所述沟道层位于第一选择栅结构中的部分，所述第二部分为所述沟道层位于第二选择栅结构中的部分。

在本申请一个实施方式中，所述导电类型为N型。

在本申请一个实施方式中，所述存储器还包括设置于所述第二选择栅结构上的外围电路芯片。

在本申请一个实施方式中，所述电荷捕获层为氮化硅层，所述隔离层为氧化硅层。

在本申请一个实施方式中，所述第一选择栅结构包括至少一个第一堆叠层，每个所述第一堆叠层包括第一选择栅极层和第一电介质层，以及所述第二选择栅结构包括至少一个第二堆叠层，每个所述第二堆叠层包括第二选择栅极层和第二电介质层。

在本申请一个实施方式中，所述沟道结构包括：穿过所述存储叠层和所述第二选择栅结构的电荷捕获层；以及穿过所述第一选择栅结构的所述隔离层。

在本申请一个实施方式中，所述沟道结构包括：穿过所述存储叠层和所述第一选择栅结构的电荷捕获层；以及穿过所述第二选择栅结构的所述隔离层。

在本申请一个实施方式中，所述沟道结构包括：穿过所述第一选择栅结构第一隔离层；以及穿过所述第二选择栅结构第二隔离层，其中，所述第一隔离层和所述第二隔离层均与所述电荷捕获层在所述厚度方向连接。

本申请另一方面提供了一种制备三维存储器的方法，所述方法包括：控制器；以及如本申请一方面提供的三维存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。

本申请又一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上形成初始第一选择栅结构，并在所述初始第一选择栅结构上形成叠层结构；形成穿过所述初始第一选择栅结构和所述叠层结构的初始电荷捕获层；去除所述衬底，以暴露所述初始电荷捕获层；去除所述初始电荷捕获层位于所述初始第一选择栅结构中的部分，以形成第一空隙和电荷捕获层；以及填充所述第一空隙，以形成与所述电荷捕获层在所述叠层结构的厚度方向连接的第一隔离层。

在本申请一个实施方式中，形成穿过所述初始第一选择栅结构和所述叠层结构的初始电荷捕获层包括：在形成所述叠层结构之后，在所述叠层结构上形成初始第二选择栅结构；以及形成穿过所述初始第二选择栅结构、所述叠层结构和所述初始第一选择栅结构的所述初始电荷捕获层。

在本申请一个实施方式中，在去除所述衬底之前，所述方法还包括：去除所述初始电荷捕获层位于所述初始第二选择栅结构中的部分，以形成第二空隙；以及填充所述第二空隙，以形成与所述电荷捕获层在所述厚度方向连接的第二隔离层。

在本申请一个实施方式中，所述初始电荷捕获层为氮化硅层，所述第一隔离层为氧化硅层，以及所述第二隔离层为氧化硅层。

在本申请一个实施方式中，所述初始第一选择栅结构包括至少一个第一选择栅极牺牲层，所述叠层结构包括多个栅极牺牲层，所述方法还包括：去除所述第一选择栅极牺牲层形成第一牺牲空间，并去除所述栅极牺牲层形成第二牺牲空间；以及填充所述第一牺牲空间形成第一选择栅极层，以形成第一选择栅结构，并填充所述第二牺牲空间形成栅极层，以形成存储叠层。

在本申请一个实施方式中，所述初始第一选择栅结构包括至少一个第一选择栅极牺牲层，所述叠层结构包括多个栅极牺牲层，所述初始第二选择栅结构包括至少一个第二选择栅极牺牲层，所述方法还包括：去除所述第一选择栅极牺牲层形成第一牺牲空间，去除所述栅极牺牲层形成第二牺牲空间，以及去除所述第二选择栅极牺牲层形成第三牺牲空间；以及填充所述第一牺牲空间形成第一选择栅极层，以形成第一选择栅结构，填充所述第二牺牲空间形成栅极层，以形成存储叠层，以及填充所述第三牺牲空间形成第二选择栅极层，以形成第二选择栅结构。

在本申请一个实施方式中，所述存储器还包括沟道层，在形成所述第一隔离层之后，所述方法还包括：在所述第一选择栅结构远离所述存储叠层的一侧，形成阱掺杂区底层，其中，所述阱掺杂区底层和所述沟道层连接、并掺杂有相同导电类型的杂质。

在本申请一个实施方式中，所述导电类型为N型。

在本申请一个实施方式中，所述沟道层穿过所述存储叠层和所述第一选择栅结构，所述方法还包括：在去除所述衬底之后，对所述沟道层位于所述第一选择栅结构的第一部分进行掺杂。

在本申请一个实施方式中，所述存储器还包括穿过所述第二选择栅结构、所述存储叠层和所述第一选择栅结构的沟道层，在形成所述第二隔离层之后，所述方法还包括：对所述沟道层位于所述第二选择栅结构的第二部分进行掺杂。

在本申请一个实施方式中，所述方法还包括：在去除所述衬底之前，在所述第二选择栅结构远离所述存储叠层的一侧连接外围电路芯片。

在本申请一个实施方式中，所述初始第一选择栅结构包括至少一个初始第一堆叠层，每个所述初始第一堆叠层包括第一选择栅极牺牲层和第一电介质层。

在本申请一个实施方式中，所述初始第二选择栅结构包括至少一个初始第二堆叠层，每个所述初始第二堆叠层包括第二选择栅极牺牲层和第二电介质层。

本申请又一方面提供了一种制备三维存储器的方法，所述方法包括：在衬底上形成叠层结构，并在所述叠层结构上形成初始第二选择栅结构；形成穿过所述叠层结构和所述初始第二选择栅结构的初始电荷捕获层；去除所述初始电荷捕获层位于所述初始第二选择栅结构中的部分，以形成第二空隙和电荷捕获层；以及填充所述第二空隙，以形成与所述电荷捕获层在所述叠层结构的厚度方向连接的第二隔离层。

在本申请一个实施方式中，所述初始电荷捕获层为氮化硅层，以及所述第二隔离层为氧化硅层。

在本申请一个实施方式中，去除所述栅极牺牲层形成第二牺牲空间，并去除所述第二选择栅极牺牲层形成第三牺牲空间；以及填充所述第二牺牲空间形成栅极层，以形成存储叠层，以及填充所述第三牺牲空间形成第二选择栅极层，以形成第二选择栅结构。

在本申请一个实施方式中，所述存储器还包括沟道层，其中在形成所述第二隔离层之后，所述方法还包括：去除所述衬底；在所述存储叠层远离所述第二选择栅结构的一侧，形成阱掺杂区底层，其中，所述阱掺杂区底层和所述沟道层连接、并包含相同导电类型的杂质。

在本申请一个实施方式中，所述导电类型为N型。

在本申请一个实施方式中，所述存储器还包括沟道层，所述沟道层穿过所述存储叠层和所述第二选择栅结构，其中在形成所述第二隔离层之后，所述方法还包括：对所述沟道层位于所述第二选择栅结构的第二部分进行掺杂。

在本申请一个实施方式中在形成所述第二隔离层之后，所述方法还包括：在所述第二选择栅结构远离所述存储叠层的一侧连接外围电路芯片。

在本申请一个实施方式中，所述第二选择栅结构包括至少一个第二堆叠层，每个所述第二堆叠层包括第二选择栅极层和第二电介质层。

根据本申请的至少一个实施方式提供的三维存储器、制备方法以及存储系统，将位于选择栅结构中的电荷存储区域替换为不具有存储电荷功能的虚设区域，可抑制因热载流子注入效应诱发的选择管阈值电压的偏移，提高三维存储器的擦除效率。

附图说明

通过阅读参照以下附图所作的对非限制性实施例的详细描述，本申请的其它特征、目的和优点将会变得更明显。其中：

图1是根据本申请一个实施方式的三维存储器的剖视图；

图2是沿着图1中的线B-B’截取的局部示意性剖面图；

图3是沿着图1中的线A-A’或C-C’截取的局部示意性剖面图；

图4是根据本申请一个实施方式的存储系统结构示意图；

图5是根据本申请一个实施方式的三维存储器的制备方法的流程图；

图6至图18分别是根据本申请一个实施方式的制备方法的工艺示意图；以及

图19是根据本申请另一实施方式的三维存储器的制备方法的流程图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。

应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本申请的教导的情况下，本申请中讨论的第一部分也可被称作第二部分，第一隔离层也可称为第二隔离层，反之亦然。

在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。

还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本申请的实施方式时，使用“可”表示“本申请的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。

除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本申请所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本申请中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本申请所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本申请。

此外，在本申请中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。

图1是根据本申请一个实施方式的三维存储器1000的剖视图。图2是沿着图1中的线B-B’截取的局部示意性剖面图。图3是沿着图1中的线A-A’或C-C’截取的局部示意性剖面图。

如图1至图3所示，三维存储器1000可包括：第一选择栅结构201、存储叠层202和第二选择栅结构203。存储叠层202形成于第一选择栅结构201上，第二选择栅结构203形成于存储叠层202上。三维存储器1000还包括沟道结构300，沟道结构300穿过第二选择栅结构203、存储叠层202和第一选择栅结构201。此外，沟道结构300包括穿过存储叠层202的电荷捕获层322-1，以及穿过第一选择栅结构201和第二选择栅结构203中的至少之一的隔离层(未示出)，其中隔离层与电荷捕获层322-1在存储叠层202的厚度方向(z方向)连接。电荷捕获层322-1可在三维存储器1000的操作期间存储电荷，因而为三维存储器1000的电荷存储区域；在选择栅结构中的隔离层不具有存储电荷的功能，形成为三维存储器1000的虚设区域。

具体地，在本申请的一些实施方式中，隔离层可以是形成在第一选择栅结构201中的第一隔离层322-3；在本申请的另一些实施方式中，隔离层可以是形成在第二选择栅结构203中的第二隔离层322-2；在本申请的又一些实施方式中，隔离层可以是形成在第一选择栅结构201中的第一隔离层322-3和第二选择栅结构203中的第二隔离层322-2。

三维存储器包括由多个存储单元串接形成的存储单元串，存储单元串的每一端均可具有选择晶体管，例如第一选择晶体管和第二选择晶体管，其中第一选择晶体管可为源极侧选择晶体管，该源极侧选择晶体管可将该存储单元串连接到例如源极线；第二选择晶体管可为漏极侧选择晶体管，该漏极侧选择晶体管可将该存储单元串连接到例如位线。

随着三维存储器中堆叠层数的不断增加，通常可采用GIDL擦除机制执行存储单元的擦除操作。具体地，可通过在存储单元串的选择晶体管中引起漏极-栅极电压来生成GIDL电流，以对存储单元串的沟道进行充电，并将擦除启用电压施加到存储单元的控制栅极，在保持沟道电势的同时，实现存储单元的擦除。

GIDL电流是载流子生成的结果，即，GIDL电流由频带-频带隧穿而产生的电子空穴对生成和/或陷阱辅助生成。例如，GIDL电流可导致一种类型的载流子(例如，空穴)移动到沟道中，从而提高沟道的电势；并使另一种类型的载流子(例如，电子)通过电场沿位线的方向或沿源极线的方向从沟道提取。在擦除期间，空穴可从沟道隧穿到存储单元的电荷捕获区并且与其中的电子重组，以降低存储单元的阈值电压。

三维存储器的沟道结构包括在三维存储器的操作期间存储电荷的电荷捕获层。在常规的三维存储器中，电荷捕获层通常穿过存储叠层和选择栅结构，其中选择栅结构可用于形成上述第一选择晶体管和第二选择晶体管。由于载流子(例如，空穴)具有一定能量和几率隧穿至电荷捕获层位于选择栅结构中的部分中，因而在多次诸如编程擦除循环操作后，上述热载流子注入效应(Hot Carrier Injection，HCI)可诱发选择管阈值电压发生偏移，进而导致生成GIDL电流的漏极-栅极电压下降，降低三维存储器的擦除效率和效果。

根据本申请至少一个实施方式提供的三维存储器，通过设置隔离层，将位于选择栅结构中的电荷存储区域替换为不具有存储电荷功能的虚设区域，因而可有效抑制选择管的阈值电压因受到HCI影响而发生偏移的问题，从而在三维存储器的擦除操作中保持稳定的漏极-栅极电压，提高三维存储器的擦除效率和效果。

下面将结合图1至图3详细说明上述三维存储器1000的各部分结构。

如图1所示，在本申请的一个实施方式中，第一选择栅结构201可包括至少一个第一堆叠层11。每个第一堆叠层11可包括一个第一选择栅极层211和一个第一电介质层221。此外，第一选择栅结构201还可包括设置于存储叠层202与第一堆叠层11之间的底部间隔层(未示出)，底部间隔层包括但不限于氧化硅层等绝缘介质材料层。

作为一种选择，第一选择栅极层211可以是金属栅极层，该金属栅极层可以由例如钨(W)、钴(Co)、铜(Cu)、铝(Al)中的任意一种或者组合制备；作为另一种选择，第一选择栅极层211也可以是半导体栅极层，该半导体栅极层可以是诸如高掺杂的多晶硅层等掺杂晶体硅层或者硅化物层，本申请对此不作限定。

此外，第一电介质层221可由电介质材料制备，用于形成第一电介质层221的示例性材料可包括氧化硅。

在三维存储器的结构中，通常设置第一选择栅结构，其中第一选择晶体管可包括源极侧选择晶体管，该源极侧选择晶体管可将该存储单元串连接到例如源极线，以实现三维存储器在进行数据操作时的关断和打开操作。进一步地，本申请提供的三维存储器的第一选择栅结构可包括至少一个第一堆叠层，换言之，在存储器的三维器件架构中，当单层源极侧选择晶体管难以在其数据操作中实现正常的关断和打开操作时，可使三维存储器包括至少两个源极侧选择晶体管。该三维存储器进行数据操作时，所有的源极侧选择晶体管同步处于关断或打开状态，利用多个源极侧选择晶体管可更好的实现关断及打开操作，提高三维存储器的擦除、编程及读取时的性能。在下文中将详细描述包括一个第一堆叠层的第一选择栅结构，而其相关内容可完全或部分地适用于由多个第一堆叠层形成的第一选择栅结构，因此与其相关或相似的内容不再赘述。

第一选择栅结构201包括沿z方向穿过第一选择栅结构201的隔离层(可理解为第一隔离层322-3)。作为一种选择，第一隔离层322-3可由电介质材料制备，用于形成第一隔离层322-3的示例性材料可包括氧化硅等绝缘介质材料。

此外，三维存储器1000还包括设置于第一选择栅结构201的下方的阱掺杂区底层100。阱掺杂区底层100可由半导体材料层形成，并包含有高掺杂的导电杂质。

存储叠层202可位于第一选择栅结构201上，在第一选择栅结构201包括底部间隔层的情况下，存储叠层202可形成于底部间隔层上。存储叠层202包括交替叠置的多个栅极层212和多个绝缘层222，其中，栅极层212包括导电材料，例如钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。绝缘层222可用作隔离堆叠层，包括但不限于氧化硅层等绝缘介质材料层。存储叠层202的层数不限于图中所示的层数，可根据需要另外设置，例如32层、64层、128层等。

此外，随着三维存储器存储量需求的不断增加，存储叠层在逐渐增多。存储叠层可包括采用诸如双堆叠技术或多堆叠技术形成的多个子存储叠层。多个子存储叠层可在存储叠层的厚度的方向上依次堆叠，以形成存储叠层，其中每个子存储叠层均可包括多个交替堆叠设置的绝缘层和栅极层。每个子存储叠层的层数可相同，也可不同。在上下文中描述的单个存储叠层的内容可完全或部分地适用于由多个子存储叠层形成的存储叠层，因此与其相关或相似的内容不再赘述。

结合图1至图3，存储叠层202可包括沟道结构300，沟道结构300可包括依次形成在沟道孔310的内壁上的功能层320和沟道层330，其中沟道孔310沿z方向穿过第一选择栅结构201、存储叠层202和第二选择栅结构203。作为一种选择，沟道孔310可具有圆柱形或柱形形状。

功能层320可包括在沟道孔310的内壁上形成的、以阻挡电荷流出的阻挡层321，形成在阻挡层321的表面上、以在三维存储器的操作期间存储电荷的电荷捕获层322和隔离层(例如，第一隔离层322-3和第二隔离层322-2中的至少之一)，以及在电荷捕获层322和隔离层的表面上形成的隧穿层323，其中电荷捕获层322和隔离层在z方向连接。

在一些实施方式中，阻挡层321可为氧化物层，电荷捕获层322可为氮化物层，隔离层可为氧化物层，隧穿层323可为氧化物层。然而，本领域技术人员应理解，上述功能层中各层的材质仅为示例，在未背离本申请教导的情况下，可通过其他任何合适的材料形成功能层，来获得本说明书中描述的各个结果和优点。

沟道层330可形成于隧穿层323的表面，能够用于输运所需的电荷(电子或空穴)。根据本申请的一个示例性实施方式，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在隧穿层323的表面形成沟道层330。同样地，沟道层330可沿z方向穿过第一选择栅结构201、存储叠层202和第二选择栅结构203。作为一种选择，与沟道孔310类似，沟道层330也可具有圆柱形或柱形形状。沟道层330可由例如多晶硅或单晶硅等半导体材料制备，并包含导电类型的杂质。例如，沟道层330可为N型掺杂的多晶硅层。

在本申请的一个实施方式中，沟道层330沿z方向至少包括两个具有不同掺杂浓度的区域，具有相对高的掺杂浓度的区域可位于沟道层330的第一部分332和第二部分333中的至少之一。第一部分332为沟道层330位于第一选择栅结构201中的部分，第二部分333为沟道层330位于第二选择栅结构203中的部分。通过提高沟道层330中位于第一选择栅结构201或第二选择栅结构203中的部分的导电杂质的掺杂浓度，可实现沟道层330与例如阱掺杂区底层100之间良好稳定的电连接，提高了三维存储器的电性能。

此外，如图2和图3所示，在本申请的一个实施方式中，三维存储器1000还包括形成在沟道孔310的剩余空间中的填充介质层340。填充介质层340可包括但不限于氧化硅层等绝缘介质材料层。

在本申请的一个实施方式中，沟道层330和阱掺杂区底层100在z方向连接、并掺杂有相同导电类型的杂质，例如N型导电杂质，掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。通过将沟道层和阱掺杂区底层设置为包含同类型的导电杂质后，可实现例如在三维存储器的数据擦除过程中的GIDL擦除机制等。

如图1所示，第二选择栅结构203可包括至少一个第二堆叠层22。第二堆叠层22可包括一个第二选择栅极层213和一个第二电介质层223。此外，第二选择栅结构203还可包括设置于存储叠层202与第二堆叠层22之间的顶部间隔层(未示出)。顶部间隔层包括但不限于氧化硅层等绝缘介质材料层。

作为一种选择，第二选择栅极层213可以是金属栅极层，该金属栅极层可以由例如钨(W)、钴(Co)、铜(Cu)、铝(Al)中的任意一种或者组合制备；作为另一种选择，第二选择栅极层213也可以是半导体栅极层，该半导体栅极层可以是诸如高掺杂的多晶硅层等掺杂晶体硅层或者硅化物层，本申请对此不作限定。

此外，第二电介质层223可由电介质材料制备，用于形成个第二电介质层223的示例性材料可包括氧化硅。

在三维存储器的结构中，通常设置第二选择栅结构，其中第二选择栅结构可包括漏极侧选择晶体管，该漏极侧选择晶体管可将该存储单元串连接到例如位线。进一步地，本申请提供的三维存储器的第二选择栅结构可包括至少一个第一堆叠层，换言之，为获得对三维存储器的各个指存储区(finger)和存储串(string)更为精确的控制，并能够降低三维存储器的功耗，减少其电阻电容延迟，第二选择栅结构可包括多个漏极侧选择晶体管。在下文中将详细描述包括一个第二堆叠层的第二选择栅结构，而其相关内容可完全或部分地适用于由多个第二堆叠层形成的第二选择栅结构，因此与其相关或相似的内容不再赘述。

第二选择栅结构203还包括沿z方向穿过第二选择栅结构203的隔离层(可理解为第二隔离层322-2)。作为一种选择，第二隔离层322-2可由电介质材料制备，用于形成第二隔离层322-2的示例性材料可包括氧化硅等绝缘介质材料。第二隔离层322-2同样可在z方向与电荷捕获层322-1连接。

再次参考图1至图3，如上所述，沟道结构300中的电荷捕获层可在三维存储器1000的操作期间存储电荷，进而在三维存储器1000中形成电荷存储区域。根据本申请至少一个实施方式提供的三维存储器，在选择栅结构(可理解为第一选择栅结构201和第二选择栅结构203中的至少之一)中形成隔离层(可理解为第一隔离层322-3和第二隔离层322-2中的至少之一)，采用隔离层取代常规三维存储器中位于选择栅结构中的电荷存储区域。隔离层在选择栅结构中形成为不具有存储电荷功能的虚设区域，因而可有效抑制选择管的阈值电压因受到HCI影响而发生偏移的问题，从而在三维存储器的擦除操作中保持稳定的漏极-栅极电压，提高三维存储器的擦除效率和效果。

此外，本领域技术人员应该理解，在未背离本申请教导的情况下，隔离层可根据三维存储器架构的不同而包括不同的层结构，本申请对此不作限定。在未背离本申请教导的情况下，可通过改变隔离层的材质组成、位置或者厚度等工艺参数，来获得本说明书中描述的各个结果和优点。

再次参考图1，在本申请的一个实施方式中，沟道结构300可包括：在z方向穿过存储叠层202的电荷捕获层322-1，在z方向穿过第一选择栅结构201的隔离层(可理解为第一隔离层322-3)以及在z方向穿过第二选择栅结构203的隔离层(可理解为第二隔离层322-2)，电荷捕获层322-1和隔离层在z方向连接。

作为一种选择，在本申请的一个实施方式中，沟道结构300可包括：在z方向穿过存储叠层202和第二选择栅结构203的电荷捕获层322-1，以及在z方向穿过第一选择栅结构201的隔离层(可理解为第一隔离层322-3)，电荷捕获层322-1和隔离层在z方向连接。

作为另一种选择，在本申请的一个实施方式中，沟道结构300可包括：在z方向穿过第一选择栅结构201和存储叠层202的电荷捕获层322-1，以及在z方向穿过第二选择栅结构203的隔离层(可理解为第二隔离层322-2)，电荷捕获层322-1和隔离层在z方向连接。

图4是根据本申请一个实施方式的存储系统30000结构示意图。

如图4所示，本申请的又一方面的至少一个实施方式还提供了一种存储器系统30000。存储器系统30000可包括三维存储器1000和控制器32000。三维存储器1000可与上文中任意实施方式的所描述的存储器相同，本申请对此不再赘述。存储器系统30000可以是二维存储系统或者三维存储系统，下面以三维存储器系统为例进行说明。

三维存储器系统30000可包括三维存储器1000、主机31000和控制器32000。三维存储器1000可与上文中任意实施方式的所描述的三维存储器相同，本申请对此不再赘述。控制器32000可通过通道CH控制三维存储器1000，并且三维存储器1000可响应于来自主机31000的请求基于控制器32000的控制而执行操作。三维存储器1000可通过通道CH从控制器32000接收命令CMD和地址ADDR并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器1000可对由地址选择的区域执行与命令相对应的内部操作。

在一些实施方式中，三维存储器系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)，MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。本申请提供外围电路、存储器和存储系统，由于设置了本申请提供的半导体结构，因而具有与所述半导体结构相同的有益效果，在此不做赘述。

图5是根据本申请一个实施方式的三维存储器的制备方法2000的流程图。如图5所示，本申请提供一种三维存储器的制备方法2000包括：

S11，在衬底上形成初始第一选择栅结构，并在初始第一选择栅结构上形成叠层结构。

S12，形成穿过初始第一选择栅结构和叠层结构的初始电荷捕获层。

S13，去除衬底，以暴露初始电荷捕获层。

S14，去除初始电荷捕获层位于初始第一选择栅结构中的部分，以形成第一空隙和电荷捕获层。

S15，填充第一空隙，以形成与电荷捕获层在叠层结构的厚度方向连接的第一隔离层。

下面将结合图1、图6至图18详细说明上述制备方法2000的各个步骤的具体工艺。

步骤S11

图6是根据本申请一个实施方式制备方法的、形成沟道孔310后所形成的结构的剖面示意图。

如图6所示，步骤S1在衬底上形成初始第一选择栅结构，并在初始第一选择栅结构上形成叠层结构可例如包括：提供衬底110；在衬底110上形成初始第一选择栅结构201’；以及在初始第一选择栅结构201’上形成叠层结构202’。

具体地，在本申请的一个实施方式中，衬底110的制备材料可选择任何适合的半导体材料，例如可为单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或砷化镓等Ⅲ-Ⅴ族化合物。进一步地，衬底110可选择单晶硅。

在本申请的一个实施方式中，衬底110可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺依次设置多个由不同材料制备的层以形成衬底110。

衬底110可包括衬底牺牲层，衬底牺牲层可包括单层、多层或合适的复合层。例如，衬底牺牲层可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。作为一种选择，衬底牺牲层可以是高介电常数介质层，作为另一种选择，衬底牺牲层可包括依次设置的介质层、牺牲层和介质层，其中，介质层可以是氮化硅层，牺牲层可以是氧化硅层。作为另一种选择，衬底牺牲层可包括电介质材料、半导体材料和导电材料中的任意一个或多个。例如，在本申请的一个实施方式中，形成衬底牺牲层的示例性材料可以是多晶硅。

此外，衬底110的部分区域还可形成经由离子注入或扩散工艺由N型或P型掺杂剂掺杂形成的阱区。掺杂剂可包括磷(P)、砷(As)和锑(Sb)中的任意一种或组合。在本申请的一些实施方式中，阱区可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，阱区的掺杂浓度可相同也可不同，本申请对此不作限定。

在形成衬底110之后，可通过一个或多个薄膜沉积工艺在衬底110上形成初始第一选择栅结构201’，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。初始第一选择栅结构201’可包括至少一个初始第一堆叠层11’，作为一种选择，初始第一选择栅结构201’也可至少包括两个初始第一堆叠层11’。每个初始第一堆叠层11’可包括一个第一选择栅极牺牲层231和一个第一电介质层221。

本领域人员应理解，在未背离本申请要求保护的技术方案的情况下，初始第一选择栅结构可仅包括一个初始第一堆叠层，或者可包括多个初始第一堆叠层。换言之，可改变初始第一选择栅结构(也可理解为后续形成的第一选择栅结构)的组成、结构及生成工艺，来获得本说明书中描述的各个结果和优点。由于在下文中描述的三维存储器的制备工艺涉及的内容和结构可完全或部分地适用于上述具有不同初始第一堆叠层的初始第一选择栅结构的三维存储器中，因此下文仅对包括一个初始第一堆叠层的三维存储器的制备方法进行详细描述，包括多个初始第一堆叠层的三维存储器的制备方法中与其相关或相似的内容不再赘述。

第一选择栅极牺牲层231和第一电介质层221可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成第一选择栅极牺牲层231和第一电介质层221的示例性材料可分别包括氮化硅和氧化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可用作牺牲堆叠层。在随后的制备三维存储器的步骤中，可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层形成第一选择栅极叠层。

作为一种选择，如上所述，第一选择栅极层(未示出)可通过去除第一选择栅极牺牲层231，并采用金属材料制备形成，该金属材料可以由例如钨(W)、钴(Co)、铜(Cu)、铝(Al)中的任意一种或者组合；作为另一种选择，第一选择栅极层也可以是半导体栅极层，该半导体栅极层可以是诸如高掺杂的多晶硅层等掺杂晶体硅层或者硅化物层，本申请对此不作限定。

此外，初始第一选择栅结构201’还包括位于远离衬底110一侧的底部间隔层(未示出)。可采用一个或多个薄膜沉积工艺形成底部间隔层，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。作为一种选择，底部间隔层可与初始第一堆叠层11’同时形成。底部间隔层可设置于初始第一堆叠层11’与后续形成的叠层结构之间，包括但不限于氧化硅层等绝缘介质材料层。

在形成初始第一选择栅结构201’之后，可通过多个薄膜沉积工艺在初始第一选择栅结构201’的、远离衬底110的一侧形成叠层结构202’，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。

此外，作为一种选择，在初始第一选择栅结构201’包括底部间隔层的情况下，可在底部间隔层上形成叠层结构202’。

叠层结构202’可包括多对彼此交替地堆叠的绝缘层222和栅极牺牲层232。例如，叠层结构202’可包括64对、128对或多于128对的绝缘层222和栅极牺牲层232。

在一些实施方式中，栅极牺牲层232和绝缘层222可分别包括第三电介质材料和与第三电介质材料不同的第四电介质材料。用于形成绝缘层222和栅极牺牲层232的示例性材料可分别包括氧化硅和氮化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层形成栅极堆叠层。

在本申请的一些实施方式中，第三电介质材料可与第一电介质材料相同，第四电介质材料可与第二电介质材料相同。换言之，可在形成初始第一选择栅结构201’之后，采用相同的工艺和材料制备叠层结构202’。

在本申请的另一些实施方式中，也可采用不同的工艺和材料制备初始第一选择栅结构201’和叠层结构202’，本申请对此不作限定。

上文中对单个叠层结构的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，也可采用双堆叠技术或多堆叠技术形成通过在叠层结构的厚度的方向上依次堆叠的多个子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子叠层结构的层数可相同，也可不同。由于在上文中描述的单个叠层结构的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的包括多个子叠层结构形成的叠层结构，因此与其相关或相似的内容不再赘述。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。

步骤S12

图7是根据本申请一个实施方式制备方法的、形成初始功能层320’后所形成的结构的剖面示意图。

结合图6和图7，步骤S12形成穿过初始第一选择栅结构和叠层结构的初始电荷捕获层可例如包括：形成沿叠层结构202’的厚度方向(z方向)延伸的沟道孔310；以及在沟道孔310的内壁上形成初始功能层320’。

具体地，如图6所示，在形成叠层结构202’之后，可形成沿z方向穿过初始第一选择栅结构201’和叠层结构202’的沟道孔310。

沟道孔310可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。作为一种选择，沟道孔310可具有穿过初始第一选择栅结构201’和叠层结构202’的圆柱形或柱形形状。作为另一种选择，沟道孔310还可沿z方向延伸至衬底110中。

如图7所示，初始功能层320’可包括依次形成在沟道孔310的内壁上的阻挡层321、初始电荷捕获层322’和隧穿层323。阻挡层321用于阻挡电荷流出。初始电荷捕获层322’形成在阻挡层321的表面上，用于后续形成隔离层(未示出)和电荷捕获层(未示出)，隔离层用于在选择栅结构中形成不具有存储电荷功能的虚设区域，电荷捕获层用于形成在三维存储器的操作期间存储电荷的电荷存储区域。

在一些实施方式中，初始功能层320’可包括氧化物-氮化物-氧化物(ONO)结构。然而，在一些其他实施方式中，初始功能层320’可具有不同于ONO配置的结构。作为一种选择，初始电荷捕获层322’可以是氮化硅层。

图8是根据本申请一个实施方式制备方法的、形成初始沟道结构300’后所形成的结构的剖面示意图。

如图7和图8所示，本申请至少一个实施方式提供的三维存储器的制备方法2000还包括形成沟道层330和形成填充介质层340。

具体地，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在隧穿层323的表面上形成沟道层330。

沟道层330能够用于输运所需的电荷(电子或空穴)。沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。沟道层330的材质包括但不限于N型掺杂的多晶硅。作为一种选择，与沟道孔310类似，沟道层330也沿z方向延伸初始第一选择栅结构201’和叠层结构202’，并进入衬底110中。

根据本申请的一个实施方式的三维存储器的制备方法2000还包括：形成填充介质层340。具体地，在形成初始功能层320’和沟道层330后，可采用填充介质层340填充沟道孔310的剩余空间。填充介质层340可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在填充介质层中形成多个绝缘间隙以减轻结构应力。

如图8所示，初始功能层320’和沟道层330形成初始沟道结构300’。

图9是根据本申请一个实施方式制备方法的、形成第一牺牲空间241和第二牺牲空间242后所形成的结构的剖面示意图。图10是根据本申请一个实施方式制备方法的、形成第一选择栅极层211和栅极层212后所形成的结构的剖面示意图。

此外，如8至图10所示，本申请至少一个实施方式提供的三维存储器的制备方法2000还包括形成第一选择栅极层211和栅极层212。

具体地，在本申请的一个实施方式中，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，去除部分初始第一选择栅结构201’和部分叠层结构202’，形成沿z方向穿过叠层结构200’和初始第一选择栅结构201’的栅线缝隙(未示出)，栅线缝隙在垂直于z方向的平面中延伸，并位于初始沟道结构300’之间。

如图8和图9所示，线缝隙可作为提供刻蚀剂和化学前体的通路(工艺窗口)，通过采用例如湿法腐蚀等工艺，同时去除初始第一选择栅结构201’中的第一选择栅极牺牲层231，以及叠层结构202’中的栅极牺牲层232，可在初始第一选择栅结构201’中形成第一牺牲空间241，以及在叠层结构202’中形成第二牺牲空间242。

如图9和图10所示，通过一个或多个诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，填充第一牺牲空间241形成第一选择栅极层211，以及填充第二牺牲空间242形成栅极层212。

填充第一牺牲空间241和第二牺牲空间242的材料可相同，也可不同，填充材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂晶体硅或者硅化物中的任意一种或者组合。

在形成第一选择栅极层211之后，初始第一选择栅结构201’形成为第一选择栅结构201。在形成栅极层212之后，叠层结构202’形成为存储叠层202。

步骤S13

图11是根据本申请一个实施方式制备方法的、形成第二空隙01后所形成的结构的剖面示意图。图12是根据本申请一个实施方式制备方法的、形成第二隔离层322-2后所形成的结构的剖面示意图。图13是根据本申请一个实施方式制备方法的、形成沟道层330的第二部分333后所形成的结构的剖面示意图。图14是根据本申请一个实施方式制备方法的、形成外围电路3000后所形成的结构的剖面示意图。图15是根据本申请一个实施方式制备方法的、去除衬底110，并暴露初始电荷捕获层322’后所形成的结构的剖面示意图。

如图9和图15所示，步骤S13去除衬底，以暴露初始电荷捕获层可例如包括：通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合；或者也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等去除衬底110，并暴露初始电荷捕获层322’。

再次参考图6至图12，本申请至少一个实施方式提供的三维存储器的制备方法2000还包括形成第二隔离层322-2。

具体地，如图6所示，在形成叠层结构202’之后，还可通过一个或多个薄膜沉积工艺在叠层结构202’上形成初始第二选择栅结构203’，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。初始第二选择栅结构203’可包括至少一个初始第二堆叠层22’，作为一种选择，初始第二选择栅结构203’也可至少包括两个初始第二堆叠层22’。每个初始第二堆叠层22’可包括一个第二选择栅极牺牲层233和一个第二电介质层223。

本领域人员应理解，在未背离本申请要求保护的技术方案的情况下，初始第二选择栅结构可仅包括一个初始第二堆叠层，或者可包括多个初始第二堆叠层。换言之，可改变初始第二选择栅结构(也可理解为后续形成的第二选择栅结构)的组成、结构及生成工艺，来获得本说明书中描述的各个结果和优点。由于在下文中描述的三维存储器的制备工艺涉及的内容和结构可完全或部分地适用于上述具有不同层数的初始第二选择栅结构的三维存储器中，因此下文仅对包括一个初始第二堆叠层的三维存储器的制备方法进行详细描述，包括多个初始第二堆叠层的三维存储器的制备方法中与其相关或相似的内容不再赘述。

第二选择栅极牺牲层233和第二电介质层223可分别包括第五电介质材料和与第五电介质材料不同的第六电介质材料。用于形成第二选择栅极牺牲层233和第二电介质层223的示例性材料可分别包括氮化硅和氧化硅。氧化硅层可用作隔离堆叠层，而氮化硅层可用作牺牲堆叠层。在随后的制备三维存储器的步骤中，可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层形成第二选择栅极叠层。

在本申请的一些实施方式中，第五电介质材料可与第三电介质材料相同，第六电介质材料可与第四电介质材料相同。换言之，可在形成叠层结构202’之后，采用相同的工艺和材料制备初始第二选择栅结构203’。进一步地，第一电介质材料、第三电介质材料和第五电介质材料可相同，第二电介质材料、第四电介质材料和第六电介质材料可相同，从而采用相同的工艺和材料依次制备初始第一选择栅结构201’、叠层结构202’和初始第二选择栅结构203’。

在本申请的另一些实施方式中，也可采用不同的工艺和材料制备初始第一选择栅结构201’、初始第二选择栅结构203’和叠层结构202’，本申请对此不作限定。

作为一种选择，如上所述，第二选择栅极层(未示出)可通过去除第二选择栅极牺牲层233，并由金属材料制备形成，该金属材料可以由例如钨(W)、钴(Co)、铜(Cu)、铝(Al)中的任意一种或者组合；作为另一种选择，第二选择栅极层也可以是半导体栅极层，该半导体栅极层可以是诸如高掺杂的多晶硅层等掺杂晶体硅层或者硅化物层，本申请对此不作限定。

此外，初始第二选择栅结构203’还包括顶部间隔层(未示出)，顶部间隔层位于叠层结构202’与初始第二堆叠层22’之间。可采用一个或多个薄膜沉积工艺形成顶部间隔层，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。作为一种选择，顶部间隔层可与初始第二堆叠层22’同时形成，包括但不限于氧化硅层等绝缘介质材料层。

如图6所示，在本申请的一个实施方式中，在形成初始第二选择栅结构203’之后，可采用上述相同工艺形成沟道孔310。沟道孔310沿z方向穿过初始第一选择栅结构201’、叠层结构202’和初始第二选择栅结构203’。

如图7所示，在本申请的一个实施方式中，在形成初始第二选择栅结构203’之后，可采用上述相同工艺，在沟道孔310的内壁上形成初始功能层320’，其中初始功能层320’包括形成在初始第二选择栅结构203’中的部分。因而，初始电荷捕获层322’穿过初始第二选择栅结构203’、叠层结构202’和初始第一选择栅结构201’。

如图8所示，在本申请的一个实施方式中，在形成初始第二选择栅结构203’之后，可采用上述相同工艺形成初始沟道结构300’，初始沟道结构300’包括形成在初始第二选择栅结构203’中的部分。

相应地，如图9和图10所示，在本申请的一个实施方式中，在形成初始第二选择栅结构203’之后，可采用上述相同工艺形成第一选择栅极层211和栅极层212，并同时形成第二选择栅极层213。

在形成第一选择栅极层211之后，初始第一选择栅结构201’形成为第一选择栅结构201。在形成栅极层212之后，叠层结构202’形成为存储叠层202。在形成第二选择栅极层213之后，初始第二选择栅结构203’形成为第二选择栅结构203。

如图10至图12所示，在本申请的一个实施方式中，可在形成第一隔离层322-3(如图1所示)之前，先形成第二隔离层322-2。

具体地，如图10和图11所示，可去除初始电荷捕获层322’位于第二选择栅结构203中的部分，以形成第二空隙01。第二空隙01沿z方向穿过第二选择栅结构203。第二空隙01可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。

如图11和图12所示，在形成第二空隙01之后，可采用一个或多个薄膜沉积工艺形成第二隔离层322-2，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。

第二隔离层322-2与剩余的初始电荷捕获层322’在z方向连接。用于形成第二隔离层322-2的示例性材料可包括氧化硅等绝缘介质材料。第二隔离层322-2形成在第二选择栅结构203中，不具有存储电荷的功能。

此外，本领域技术人员应该理解，在未背离本申请教导的情况下，隔离层(可理解为第二隔离层322-2)可根据三维存储器架构的不同而包括不同的层结构，本申请对此不作限定。在未背离本申请教导的情况下，可通过改变隔离层的材质组成、位置或者厚度等工艺参数，来获得本说明书中描述的各个结果和优点。

如图12和图13所示，在本申请的一个实施方式中，为了实现沟道层330与用于形成导通存储单元工作的电路回路的局部结构之间良好稳定的电连接，提高三维存储器的电性能，在形成第二隔离层322-2之后，还可对暴露的沟道层330进行掺杂。具体地，可对沟道层330位于第二选择栅结构203中的第二部分333进行高掺杂，以提高第二部分333的导电杂质的掺杂浓度。

如图13和图14所示，根据本申请的一个实施方式的三维存储器的制备方法2000还包括：在第二选择栅结构203远离存储叠层202的一侧连接外围电路芯片3000。

具体地，可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于外围接触和字线接触的开口(未示出)。然后通过CVD、PVD、ALD、电镀、化学镀或其任何组合用导电材料填充用于外围接触和字线接触的开口，以形成外围接触(未示出)和字线接触(未示出)。形成外围接触和字线接触的导电材料可包括钨(W)、钴(Co)、铜(Cu)、铝(Al)或这些材料中的两种或更多种的组合。

然后，可通过干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成用于过孔的开口。一些过孔被配置为用于外围接触和字线接触。一些其他过孔被配置为用于每一位线触点，这些位线触点电接触对应的存储单元的上端且单独地寻址对应的存储单元。可以类似于过孔的形成工艺，制作开口，然后填充开口以形成用作与外围器件互连的互连触点。互连触点分别电连接到上述过孔。

进一步地，在形成互连触点后，可在第二选择栅结构203远离存储叠层202的一侧连接外围电路芯片3000。

具体地，可将外围电路芯片3000放置在存储器件设置有上述互连触点的顶表面的上方。然后，进行对准步骤并将外围电路芯片3000的一个表面与存储器件的顶表面通过例如键合工艺结合在一起。

在一些实施方式中，焊料或导电粘合剂可用于将各互连触点与外围电路芯片3000的对应的触点键合，并将互连触点分别电连接到外围电路芯片3000的对应的触点，使得存储器件和外围电路芯片3000电连通。

外围电路可包括页缓冲器、解码器(例如，行解码器和列解码器)、驱动器、电荷泵、电流或电压参考，或电路中所需的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。在一些实施方式中，外围电路可通过CMOS技术形成，但不限于此。

外围电路芯片3000以及键合等制备工艺可采用现有的常规工艺，根据实际需要进行制备，在此不做赘述。

图15为将图14的结构翻转180°后并去除衬底110后的结构示意图。

如图14和图15所示，可采用例如机械化学研磨(Chemical Mechanicalpolishing，CMP)工艺、干法刻蚀工艺或干法和湿法刻蚀工艺的组合，来去除衬底110以及初始沟道结构300’延伸至衬底110中的部分，从而暴露初始电荷捕获层322’。

具体地，在一些实施方式中，去除初始沟道结构300’延伸至衬底110中的部分可通过采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合。换言之，可采用多次例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合依次去除阻挡层321、初始电荷捕获层322’、隧穿层323以及沟道层330的延伸至衬底110中的部分，从而暴露初始电荷捕获层322’。

此外，在一些实施方式中，包括阻挡层321、初始电荷存储层322’、隧穿层323的初始功能层320’可具有围绕沟道层330的氧化物-氮化物-氧化物(ONO)结构。可执行ONO去除工艺依次去除初始功能层320’延伸至衬底110中的部分，以及采用例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合去除沟道层330延伸至衬底110中的部分，从而暴露初始电荷捕获层322’。

步骤S14

图16是根据本申请一个实施方式制备方法的、形成第一空隙02后所形成的结构的剖面示意图。

如图15至图16所示，步骤S14去除初始电荷捕获层位于初始第一选择栅结构中的部分，以形成第一空隙和电荷捕获层可包括：

去除初始电荷捕获层322’位于第一选择栅结构201中的部分，以形成第一空隙02。第一空隙02沿z方向穿过第一选择栅结构201。可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成；也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等，形成第一空隙02。

在形成第一空隙02之后，剩余的初始电荷捕获层322’形成为电荷捕获层322-1。

步骤S15

图17是根据本申请一个实施方式制备方法的、形成第一隔离层322-3后所形成的结构的剖面示意图。

如图16和图17所示，步骤S15填充第一空隙，以形成与电荷捕获层在叠层结构的厚度方向连接的第一隔离层可包括：

在形成第一空隙02之后，采用一个或多个薄膜沉积工艺形成第一隔离层322-3，薄膜沉积工艺可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺或其任何组合，本申请对此不作限定。

第一隔离层322-3与电荷捕获层322-1在z方向连接。用于形成第一隔离层322-3的示例性材料可包括氧化硅等绝缘介质材料。第一隔离层322-3形成在第一选择栅结构201中，不具有存储电荷的功能，形成为三维存储器的虚设区域。

如上所述，沟道结构300中的电荷捕获层可在三维存储器1000的操作期间存储电荷，进而在三维存储器1000中形成电荷存储区域。根据本申请至少一个实施方式提供的三维存储器制备方法2000，通过在选择栅结构(可理解为第一选择栅结构201和第二选择栅结构203中的至少之一)中形成隔离层(可理解为第一隔离层322-3和第二隔离层322-2中的至少之一)，采用隔离层取代常规三维存储器中位于选择栅结构中的电荷存储区域。隔离层在选择栅结构中形成为不具有存储电荷功能的虚设区域，因而可有效抑制选择管的阈值电压因受到HCI影响而发生偏移的问题，从而在三维存储器的擦除操作中保持稳定的漏极-栅极电压，提高三维存储器的擦除效率和效果。

图18是根据本申请一个实施方式制备方法的、形成沟道层330的第一部分332后所形成的结构的剖面示意图。

再次参考图1和图18，在本申请的一个实施方式中，三维存储器的制备方法2000还包括：形成阱掺杂区底层100。

具体地，如图15所示，在去除衬底110以及初始沟道结构300’延伸至衬底110中的部分，从而暴露初始电荷捕获层322’的过程中，同时还可暴露沟道层330的一部分。如图1和图18所示，可通过诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合的薄膜沉积工艺，在暴露的沟道层330上形成阱掺杂区底层100。作为一种选择，可采用原位掺杂工艺形成阱掺杂区底层100，在通过沉积工艺形成的同时对其进行掺杂，使其与沟道层330具有相同导电类型的杂质，从而可实现例如在三维存储器的数据擦除过程中的GIDL擦除机制等。

此外，如图18所示，在本申请的一个实施方式中，为了实现沟道层330与用于形成导通存储单元工作的电路回路的局部结构(例如，后续形成的阱掺杂区底层)之间良好稳定的电连接，提高三维存储器的电性能，在形成第一隔离层322-3之后，还可对暴露的沟道层330进行掺杂。具体地，可在形成阱掺杂区底层100之前，对沟道层330位于第一选择栅结构201中的第一部分332进行高掺杂，以提高第一部分332的导电杂质的掺杂浓度。

图19是根据本申请一个实施方式的三维存储器的制备方法4000的流程图。如图19所示，本申请提供一种三维存储器的制备方法4000包括：

S21，在衬底上形成叠层结构，并在叠层结构上形成初始第二选择栅结构。

S22，形成穿过叠层结构和初始第二选择栅结构的初始电荷捕获层。

S23，去除初始电荷捕获层位于初始第二选择栅结构中的部分，以形成第二空隙和电荷捕获层。

S24，填充第二空隙，以形成与电荷捕获层在叠层结构的厚度方向连接的第二隔离层。

由于在上文中描述的三维存储器的制备方法2000的制备工艺涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器的制备方法中关于第二隔离层的制备工艺所涉及的内容和结构，因此与其相关或相似的内容不再赘述。

另外，在本申请的一个实施方式中，初始电荷捕获层为氮化硅层，第二隔离层为氧化硅层。

此外，在本申请的一个实施方式中，叠层结构包括多个栅极牺牲层，初始第二选择栅结构包括至少一个第二选择栅极牺牲层，三维存储器的制备方法4000还包括：去除栅极牺牲层形成第二牺牲空间，并去除第二选择栅极牺牲层形成第三牺牲空间；以及填充第二牺牲空间形成栅极层，以形成存储叠层，以及填充第三牺牲空间形成第二选择栅极层，以形成第二选择栅结构。

具体地，初始第二选择栅结构可包括至少一个初始第二堆叠层，每个初始第二堆叠层包括一个第二选择栅极牺牲层和一个第二电介质层。

另外，在本申请的一个实施方式中，存储器还包括沟道层，其中在形成第二隔离层之后，三维存储器的制备方法4000还包括：去除所衬底；在存储叠层远离第二选择栅结构的一侧，形成阱掺杂区底层，其中，阱掺杂区底层和沟道层连接、并包含相同导电类型的杂质。作为一种选择，上述导电类型为N型。

进一步地，为一种选择，在形成第二隔离层之后，还可对沟道层位于第二选择栅结构的第二部分进行掺杂。

此外，在本申请的一个实施方式中，在形成第二隔离层之后，三维存储器的制备方法4000还包括：在第二选择栅结构远离存储叠层的一侧连接外围电路芯片。

根据本申请至少一个实施方式提供的三维存储器制备方法4000，通过在第二选择栅结构中形成隔离层第二隔离层，采用第二隔离层取代常规三维存储器中位于选择栅结构中的电荷存储区域。第二隔离层在选择栅结构中形成为不具有存储电荷功能的虚设区域，因而可有效抑制选择管的阈值电压因受到HCI影响而发生偏移的问题，从而在三维存储器的擦除操作中保持稳定的漏极-栅极电压，提高三维存储器的擦除效率和效果。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (20)

1.一种三维存储器，其特征在于，包括：

第一选择栅结构；

存储叠层，设置于所述第一选择栅结构上；

第二选择栅结构，设置于所述存储叠层上；以及

沟道结构，穿过所述第二选择栅结构、所述存储叠层和所述第一选择栅结构，

其中，所述沟道结构包括穿过所述存储叠层的电荷捕获层，以及穿过所述第一选择栅结构和所述第二选择栅结构中的至少之一的隔离层，所述隔离层与所述电荷捕获层在所述存储叠层的厚度方向连接。

2.根据权利要求1所述的三维存储器，其特征在于，

所述沟道结构还包括沟道层，所述沟道层穿过所述第二选择栅结构、所述存储叠层和所述第一选择栅结构；以及

所述存储器还包括设置于所述第一选择栅结构的下方的阱掺杂区底层，

其中，所述沟道层和所述阱掺杂区底层连接、并掺杂有相同导电类型的杂质。

3.根据权利要求2所述的三维存储器，其特征在于，

所述沟道层沿所述厚度方向至少包括两个具有不同掺杂浓度的区域，

其中，具有相对高的掺杂浓度的区域位于所述沟道层的第一部分和第二部分中的至少之一，所述第一部分为所述沟道层位于第一选择栅结构中的部分，所述第二部分为所述沟道层位于第二选择栅结构中的部分。

4.根据权利要求1所述的三维存储器，其特征在于，所述存储器还包括设置于所述第二选择栅结构上的外围电路芯片。

5.根据权利要求1所述的三维存储器，其特征在于，

所述电荷捕获层为氮化硅层，所述隔离层为氧化硅层。

6.根据权利要求1所述的三维存储器，其特征在于，所述第一选择栅结构包括至少一个第一堆叠层，每个所述第一堆叠层包括第一选择栅极层和第一电介质层，以及所述第二选择栅结构包括至少一个第二堆叠层，每个所述第二堆叠层包括第二选择栅极层和第二电介质层。

7.根据权利要求1所述的三维存储器，其特征在于，所述沟道结构包括：

穿过所述存储叠层和所述第二选择栅结构的电荷捕获层；以及

穿过所述第一选择栅结构的所述隔离层。

8.根据权利要求1所述的三维存储器，其特征在于，所述沟道结构包括：

穿过所述存储叠层和所述第一选择栅结构的电荷捕获层；以及

穿过所述第二选择栅结构的所述隔离层。

9.根据权利要求1所述的三维存储器，其特征在于，所述沟道结构包括：

穿过所述第一选择栅结构第一隔离层；以及

穿过所述第二选择栅结构第二隔离层，

其中，所述第一隔离层和所述第二隔离层均与所述电荷捕获层在所述厚度方向连接。

10.一种存储系统，其特征在于，包括：

控制器；以及

如权利要求1至9中任一项所述的存储器，所述控制器耦合至所述存储器，且用于控制所述存储器存储数据。

11.一种制备三维存储器的方法，其特征在于，所述方法包括：

在衬底上形成初始第一选择栅结构，并在所述初始第一选择栅结构上形成叠层结构；

形成穿过所述初始第一选择栅结构和所述叠层结构的初始电荷捕获层；

去除所述衬底，以暴露所述初始电荷捕获层；

去除所述初始电荷捕获层位于所述初始第一选择栅结构中的部分，以形成第一空隙和电荷捕获层；以及

填充所述第一空隙，以形成与所述电荷捕获层在所述叠层结构的厚度方向连接的第一隔离层。

12.根据权利要求11所述的方法，其特征在于，形成穿过所述初始第一选择栅结构和所述叠层结构的初始电荷捕获层包括：

在形成所述叠层结构之后，在所述叠层结构上形成初始第二选择栅结构；以及

形成穿过所述初始第二选择栅结构、所述叠层结构和所述初始第一选择栅结构的所述初始电荷捕获层。

13.根据权利要求12所述的方法，其特征在于，在去除所述衬底之前，所述方法还包括：

去除所述初始电荷捕获层位于所述初始第二选择栅结构中的部分，以形成第二空隙；以及

填充所述第二空隙，以形成与所述电荷捕获层在所述厚度方向连接的第二隔离层。

14.根据权利要求13所述的方法，其特征在于，

所述初始电荷捕获层为氮化硅层，所述第一隔离层为氧化硅层，以及所述第二隔离层为氧化硅层。

15.根据权利要求11所述的方法，其特征在于，所述初始第一选择栅结构包括至少一个第一选择栅极牺牲层，所述叠层结构包括多个栅极牺牲层，所述方法还包括：

去除所述第一选择栅极牺牲层形成第一牺牲空间，并去除所述栅极牺牲层形成第二牺牲空间；以及

填充所述第一牺牲空间形成第一选择栅极层，以形成第一选择栅结构，并填充所述第二牺牲空间形成栅极层，以形成存储叠层。

16.根据权利要求12所述的方法，其特征在于，所述初始第一选择栅结构包括至少一个第一选择栅极牺牲层，所述叠层结构包括多个栅极牺牲层，所述初始第二选择栅结构包括至少一个第二选择栅极牺牲层，所述方法还包括：

去除所述第一选择栅极牺牲层形成第一牺牲空间，去除所述栅极牺牲层形成第二牺牲空间，以及去除所述第二选择栅极牺牲层形成第三牺牲空间；以及

填充所述第一牺牲空间形成第一选择栅极层，以形成第一选择栅结构，填充所述第二牺牲空间形成栅极层，以形成存储叠层，以及填充所述第三牺牲空间形成第二选择栅极层，以形成第二选择栅结构。

17.根据权利要求15或16所述的方法，其特征在于，所述存储器还包括沟道层，在形成所述第一隔离层之后，所述方法还包括：

在所述第一选择栅结构远离所述存储叠层的一侧，形成阱掺杂区底层，

其中，所述阱掺杂区底层和所述沟道层连接、并掺杂有相同导电类型的杂质。

18.根据权利要求17所述的方法，其特征在于，所述沟道层穿过所述存储叠层和所述第一选择栅结构，所述方法还包括：

在去除所述衬底之后，对所述沟道层位于所述第一选择栅结构的第一部分进行掺杂。

19.根据权利要求16所述的方法，其特征在于，所述存储器还包括穿过所述第二选择栅结构、所述存储叠层和所述第一选择栅结构的沟道层，在形成所述第二隔离层之后，所述方法还包括：

对所述沟道层位于所述第二选择栅结构的第二部分进行掺杂。

20.根据权利要求16所述的方法，其特征在于，所述方法还包括：

在去除所述衬底之前，在所述第二选择栅结构远离所述存储叠层的一侧连接外围电路芯片。

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