CN111540748A - 三维存储器结构及其制备方法 - Google Patents

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Abstract

本发明提供一种三维存储器结构及其制备方法，该三维存储器结构包括第一芯片，所述第一芯片包括：底部导电层；栅极堆叠结构，形成于所述底部导电层上，所述栅极堆叠结构中形成有沟道孔；外延层，所述外延层形成于所述沟道孔的底部；垂直沟道结构，所述垂直沟道结构形成于填充有所述外延层的所述沟道孔中，其中，所述垂直沟道结构至少包括功能侧壁和沟道层；以及互连结构，形成于所述外延层中，所述互连结构一端与所述底部导电层接触，另一端依次贯穿所述外延层及所述功能侧壁的底部后与所述沟道层接触。本发明的三维存储器结构，具有制备工艺难度低，性能优异，低成本，低功耗的特点。

Description

三维存储器结构及其制备方法
技术领域
本发明属于半导体设计及制造领域，特别是涉及三维存储器结构及其制备方法。
背景技术
在3D NAND闪存中，沟道孔CH里面有存储单元工作的电流沟道，也即导电沟道，为了让导电沟道导通，需要在沟道孔中沉积ONO(氧化硅-氮化硅-氧化硅)结构的功能侧壁以及牺牲多晶硅层(SAC poly)，然后进行深孔SONO的刻蚀，以将沟道孔底部的ONOP(多晶硅层和功能侧壁)打开，形成P-Well和通道多晶硅(Channel poly，也即沟道层)的电路回路。
在现有的3D NAND闪存的制备工艺过程中，随着堆叠层数的增加，一般采用双堆栈(dual stack)技术，沟道孔需要两次蚀刻工艺完成，但是两次蚀刻工艺无法做到上下沟道孔的完全对准，并且下层沟道孔LCH的顶部临界尺寸(TOP CD)比顶部沟道孔UCH的底部临界尺寸(Bottom CD)要大，导致SONO蚀刻过程很容易造成底部沟道孔侧壁的ONO薄膜的破坏，这会导致最终存储单元电性受影响，影响产品良率低或可靠性失效。
因此，如何提供一种三维存储器结构及其制备方法，以解决现有技术上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有3D NAND的双堆栈工艺中，由于上下层沟道孔不能完全对准，在进行SONO蚀刻时，导致下沟道孔的侧壁的ONO薄膜被破坏，而导致最终存储单元电性受影响的技术问题。
为实现上述目的及其他相关目的，本发明提供一种三维存储器结构，
所述三维存储器结构包括第一芯片，所述第一芯片包括：
底部导电层；
栅极堆叠结构，形成于所述底部导电层上，所述栅极堆叠结构中形成有沟道孔，所述沟道孔贯穿所述堆叠结构；
外延层，所述外延层形成于所述沟道孔的底部；
垂直沟道结构，所述垂直沟道结构形成于填充有所述外延层的所述沟道孔中，其中，所述垂直沟道结构至少包括功能侧壁和沟道层，所述功能侧壁形成于所述沟道孔的内壁，所述沟道层形成于所述功能侧壁的内壁；以及
互连结构，形成于所述外延层中，所述互连结构一端与所述底部导电层接触，另一端依次贯穿所述外延层及所述功能侧壁的底部后与所述沟道层接触。
在一可选实施例中，所述三维存储器结构还包括：
第二芯片，所述第二芯片键合于所述第一芯片的远离所述底部导电层的表面。
在一可选实施例中，所述垂直沟道结构还包括填充绝缘层，所述填充绝缘层形成于所述沟道层表面，并填充于所述沟道孔内，其中，所述互连结构的一端与所述底部导电层接触，另一端依次贯穿所述外延层、所述功能侧壁的底部后及所述沟道层的底部并延伸进入所述填充绝缘层中，且所述互连结构的侧壁与所述沟道层的底部侧壁接触。
在一可选实施例中，所述功能侧壁包括：
阻挡层，形成于所述沟道孔的表面；
存储层，形成于所述阻挡层的表面；以及
隧穿层，形成于所述存储层的表面。
在一可选实施例中，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅。
在一可选实施例中，所述垂直沟道结构包括连接部，所述连接部形成于所述沟道孔的顶部，且所述连接部与所述沟道层相接触。
在一可选实施例中，所述互连结构的靠近所述底部导电层的表面处形成有第一掺杂区。
在一可选实施例中，所述底部导电层包括第一底部导电层和第二底部导电层，所述第一底部导电层位于所述第二底部导电层与所述栅极堆叠结构之间。
在一可选实施例中，所述第一底部导电层包括钛及氮化钛复合层，所述第二底部导电层包括钨。
在一可选实施例中，所述第一芯片还包括：
栅极间隙，贯穿所述栅极堆叠结构，且暴露出所述底部导电层；
绝缘隔离层，形成于所述栅极间隙的侧壁上；
共源线，形成于所述绝缘隔离层表面，并填充于栅极间隙中。
在一可选实施例中，所述共源线的靠近所述底部金属层的表面处形成有第二掺杂区。
在一可选实施例中，所述第一芯片还包括覆盖介质层，形成于所述栅极堆叠结构上，且所述覆盖介质层覆盖所述垂直沟道结构。
在一可选实施例中，所述外延层的材料包括硅，所述互连结构的材料包括硅。
在一可选实施例中，所述栅极堆叠结构包括依次形成于所述底部导电层上的下堆叠结构和上堆叠结构。
在一可选实施例中，所述栅极堆叠结构包括交替叠置的绝缘介质层和栅极层，其中，所述外延层高于所述栅极堆叠结构的最底部栅极层，且所述最底部栅极层与所述外延层之间设置有侧壁绝缘层。
在一可选实施例中，所述底部导电层包括若干独立区域。
本发明提供一种三维存储器结构制备方法，所述三维存储器结构制备方法包括：
提供第一芯片，其中，所述第一芯片包括：
半导体衬底；
栅极堆叠结构，形成于所述半导体衬底上，所述栅极堆叠结构中形成有沟道孔，所述沟道孔沿所述栅极堆叠结构的厚度方向贯穿所述叠层结构且延伸至所述半导体衬底内；
外延层，填充于所述沟道孔的底部；以及
垂直沟道结构，所述垂直沟道结构形成于填充有所述外延层的所述沟道孔中，其中，所述垂直沟道结构至少包括功能侧壁和沟道层，所述功能侧壁形成于所述沟道孔的内壁，所述沟道层形成于所述功能侧壁的内壁；
对所述半导体衬底的远离所述栅极堆叠结构的表面进行第一次减薄处理，直至暴露出所述外延层；
于所述外延层中形成依次贯穿所述外延层及所述功能侧壁的底部的贯通孔，以暴露出所述垂直沟道结构的所述沟道层；
于所述第一芯片的形成有所述贯通孔的一侧表面形成互连材料层，所述互连材料层填充于所述贯通孔中，且所述互连材料层与所述沟道层接触；
进行第二次减薄处理，以去除剩余的所述半导体衬底及位于所述半导体衬底上的所述互连材料层；
于所述栅极堆叠结构的去除剩余的所述半导体衬底后暴露出的表面形成底部导电层。
在一可选实施例中，所述对所述半导体衬底的远离所述栅极堆叠结构的表面进行第一次减薄处理，直至暴露出所述外延层包括：
提供一第二芯片；
将所述第二芯片键合于所述第一芯片的远离所述半导体衬底的表面；
对所述半导体衬底的远离所述栅极堆叠结构的表面进行所述第一次减薄处理，直至暴露出所述外延层。
在一可选实施例中，所述提供第一芯片的步骤中，所述垂直沟道结构还包括填充绝缘层，所述填充绝缘层形成于所述沟道层表面，并填充于所述沟道孔内；
所述于所述外延层中形成依次贯穿所述外延层及所述功能侧壁的底部的贯通孔，以暴露出所述垂直沟道结构的所述沟道层的步骤，所述贯通孔依次贯穿所述外延层、所述功能侧壁的底部及所述沟道层的底部并延伸进入所述填充绝缘层中，以暴露出所述沟道层的底部侧壁。
在一可选实施例中，所述提供第一芯片的步骤中，所述功能侧壁包括：
阻挡层，形成于所述沟道孔的表面；
存储层，形成于所述阻挡层的表面；以及
隧穿层，形成于所述存储层的表面。
在一可选实施例中，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅。
在一可选实施例中，所述提供第一芯片的步骤中，所述垂直沟道结构包括连接部，所述连接部形成于所述沟道孔的顶部，且所述连接部与所述沟道层相接触。
在一可选实施例中，所述进行第二次减薄处理，以去除剩余的所述半导体衬底及位于所述半导体衬底上的所述互连材料层的步骤之前还包括，进行掺杂处理，以于位于所述半导体衬底与所述栅极堆叠结构连接处的所述互连材料层中形成第一掺杂区的步骤。
在一可选实施例中，所述于所述栅极堆叠结构的去除剩余的所述半导体衬底后暴露出的表面形成底部导电层的步骤包括，于所述栅极堆叠结构的去除剩余的所述半导体衬底后暴露出的表面依次形成第一底部导电层和第二底部导电层。
在一可选实施例中，所述第一底部导电层包括钛及氮化钛复合层，所述第二底部导电层包括钨。
在一可选实施例中，所述提供第一芯片的步骤中，所述第一芯片还包括：
栅极间隙，贯穿所述栅极堆叠结构并延伸至所述半导体衬底内；
绝缘隔离层，形成于所述栅极间隙的侧壁上；
共源线，形成于所述绝缘隔离层表面，并填充于栅极间隙中。
在一可选实施例中，所述进行第二次减薄处理，以去除剩余的所述半导体衬底及位于所述半导体衬底上的所述互连材料层的步骤之前还包括，进行掺杂处理，以于位于所述半导体衬底与所述栅极堆叠结构连接处的所述共源线中形成第二掺杂区的步骤。
在一可选实施例中，所述提供第一芯片的步骤中，所述第一芯片还包括覆盖介质层，形成于所述栅极堆叠结构上，且所述覆盖介质层覆盖所述垂直沟道结构。
在一可选实施例中，所述外延层的材料包括硅，所述互连材料层的材料包括硅。
在一可选实施例中，所述提供第一芯片的步骤中，所述栅极堆叠结构依次形成于所述半导体衬底上的下堆叠结构和上堆叠结构。
在一可选实施例中，所述提供第一芯片的步骤中，所述栅极堆叠结构包括交替叠置的绝缘介质层和栅极层，其中，所述外延层高于所述栅极堆叠结构的最底部栅极层，且所述最底部栅极层与所述外延层之间设置有侧壁绝缘层。
在一可选实施例中，所述于所述栅极堆叠结构的去除剩余的所述半导体衬底后暴露出的表面形成底部导电层的步骤之后还包括，对所述底部导电层进行蚀刻，以将所述底部导电层分割成若干独立区域的步骤。
在本发明的三维存储器结构的制备过程中，不进行深孔SONO蚀刻，从第一芯片(存储阵列芯片)半导体衬底的背面进行SONO蚀刻，这不会造成双堆栈结构中，下沟道孔的功能侧壁的破坏(ONO film demage)，从而可提高产品良率和可靠性，同时，这也解决了未来更高层数的3D NAND的深孔SONO蚀刻存在的问题，为更多层3D NAND工艺增加了可能性；
本发明的三维存储器结构仍然保留了外延层SEG的高开关和擦除特性；
本发明的三维存储器结构将现有三维存储器结构的半导体衬底(硅衬底)更换为多晶硅的掺杂源极(例如poly N+dope source)，也就是说，在本发明中，所述半导体衬底只是作为牺牲层，从而可以于半导体衬底上形成堆叠结构之前的不用进行形成阱区等步骤，不仅节约成本，而且降低工艺难度；
进一步，在本发明中，在互连结构的底部及共源线的底部形成底部掺杂区，底部导电层通过该底部掺杂区与所述互连结构和所述共源线连接，也即用底部导电层(例如钨)从背面连接沟道和共源极阵列ACS，从而可以保证下选择管BSG的内(Inner)和外(Outer)沟道孔的电压相同，这不仅可以降低三维存储器结构的能耗，而且能够提高三维存储器的存储性能；
利用本发明的技术方案，可充分发挥X-tacking技术的优势。
附图说明
图1显示为一种示例三维存储器结构中上下沟道孔发生错位时，未进行深孔SONO蚀刻时的结构示意图。
图2显示为与图1所对应的三维存储器结构中上下沟道孔发生错位时，进行深孔SONO蚀刻时的结构示意图。
图3显示为本发明的三维存储器结构的制备方法的流程示意图。
图4显示为本发明的三维存储器结构的制备中第一芯片的横截面示意图。
图5显示为本发明的三维存储器结构的制备中于所述第一芯片上键合第二芯片并倒置之后的横截面示意图。
图6显示为本发明的三维存储器结构的制备中于对第一芯片的半导体衬底的远离所述栅极堆叠结构的表面进行第一次减薄处理后的横截面示意图。
图7显示为本发明的三维存储器结构的制备中于减薄后的半导体衬底的背面上形成图案化的第一掩模的横截面示意图。
图8显示为本发明的三维存储器结构的制备中利用第一掩模进行蚀刻以于外延层中形成依次贯穿所述外延层及功能侧壁的底部的贯通孔，以暴露出垂直沟道结构的沟道层后的横截面示意图。
图9显示为本发明的三维存储器结构的制备中于所述第一芯片的形成有所述贯通孔的一侧表面形成互连材料层后的横截面示意图。
图10显示为于所述互连材料层中形成若干掺杂区后的横截面示意图。
图11显示为本发明的三维存储器结构制备中进行第二次减薄处理，以去除剩余的所述半导体衬底及位于所述半导体衬底上的所述互连材料层后的横截面示意图。
图12显示为本发明的三维存储器结构制备中于栅极堆叠结构的去除剩余的半导体衬底后暴露出的表面依次形成底部导电层及牺牲氧化层后的横截面示意图。
图13显示为本发明的三维存储器结构制备中于所述牺牲氧化层上形成第二掩模层后的横截面示意图。
图14显示为本发明的三维存储器结构的横截面示意图。
101 半导体衬底
102 叠层结构
102a 下叠层结构
102b 上叠层结构
103 牺牲层
103a 最底部牺牲层
104 绝缘介质层
105 深孔槽
106 外延层
107 沟道孔
107a 下沟道孔
107b 上沟道孔
108 阻挡层
109 存储层
110 隧穿层
111 功能侧壁
112 沟道牺牲层
200 第一芯片
201 半导体衬底
202 栅极堆叠结构
202a 下栅极堆叠结构
202b 上栅极堆叠结构
203 栅极层
203a 最底部栅极层
204 绝缘介质层
205 共源线
206 金属栓塞
207 绝缘隔离层
208 阻挡层
209 存储层
210 隧穿层
211 功能侧壁
212 沟道层
213 填充绝缘层
214 连接部
215 顶部掺杂区
216 侧壁绝缘层
217 键合部
218 第一掩膜层
219 开口
220 贯通孔
2210 互连材料层
221 互连结构
222 底部掺杂区
223 第一底部导电层
224 第二底部导电层
225 牺牲氧化层
226 第二掩膜层
227 外延层
228 覆盖介质层
300 第二芯片
S10～S70 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。
本发明的三维存储器结构适用于多种存储器件，包括但不限于三维半导体存储器件，譬如3D NAND。图1示出了一种三维存储器结构中上下沟道孔发生错位时未进行深孔SONO蚀刻时的结构示意图。
请参阅图1，所述三维存储器结构包括半导体衬底101，叠层结构102，沟道孔，功能侧壁，沟道牺牲层，外延层。具体地，所述三维存储器结构采用双堆叠(dual stack)工艺，所述叠层结构102包括依次形成于所述半导体衬底101上的下叠层结构102a和上叠层结构102b；所述沟道孔107贯穿所述叠层结构102且延伸进入所述半导体衬底101中，所述沟道孔107包括分别形成于所述下叠层结构102a和上叠层结构102b中的下沟道孔107a和上沟道孔107b，所述外延层106填充于所述沟道孔107的底部，且所述外延层106的上表面高于所述叠层结构102的最底部牺牲层103a的表面；所述功能侧壁111形成于所述沟道孔107的内壁(侧壁和底部)上，同时也形成于所述叠层结构102的上表面，所述功能侧壁111例如可以ONO结构(氧化硅-氮化硅-氧化硅)；所述沟道牺牲层112(例如多晶硅)形成于所述功能侧壁111的裸露表面，该沟道牺牲层112是为了在随后蚀刻打开功能侧壁111的底部时保护功能侧壁111的侧壁部分不被蚀刻。
请参阅图1，在该示例中，所述上叠层结构102b和所述下叠层结构102a均包括交替叠置的绝缘介质层104和牺牲层103，其中，所述上叠层结构102b和所述下叠层结构102a的最顶层和最底层均为绝缘介质层104；所述下叠层结构102a的最顶层的绝缘介质层104也即所述上叠层结构102a的最底层绝缘介质层104，将上下叠层结构102共用的绝缘介质层104作为所述上叠层结构102b和所述下叠层结构102a的连接层。
请参阅图2，于所述沟道孔107中形成所述功能侧壁111及所述沟道牺牲层112后，需要先进行深孔SONO蚀刻，也即依次打开沟道牺牲层112及ONO层的底部，形成图2所示的深孔槽105，该深孔槽105暴露出所述外延层106；接着去除剩余的沟道牺牲层112；然后于所述沟道孔107中形成沟道层(例如为多晶硅层)，该沟道层形成于深孔槽105中以及功能侧壁111的侧壁，从而形成阱区(例如P-Well，当然也可以是N-Well)和通道多晶硅(Channelpoly，也即沟道层)的电路回路。
需要说明的是，一般在3D NAND的dual stack工艺中，由于应力等因素的影响，上层沟道孔(UCH)与下层沟道孔(LCH)很难对准，上下两层沟道孔存在偏移(shift)，也即图1和图2所示的情况。请参阅图1和图2，由于上下两层沟道孔存在偏移(shift)，在进行深孔SONO的蚀刻时会导致下沟道孔的功能侧壁破坏(ONO film damage)，也即图2中符号A所示的区域，这会导致最终存储单元电性受影响，产品良率低或可靠性失效。
基于此，为了解决上述示例存在的技术问题，也即在传统的3D NAND的双堆栈工艺中，由于上下层沟道孔很难对准，在进行深孔SONO的蚀刻时会导致下沟道孔中的功能侧壁被破坏，影响最终存储单元电性，产品良率低或可靠性失效的技术问题，本发明提供一种三维存储器结构的制备方法，通过调整工艺制备过程，在三维存储器结构的制备过程中，不进行深孔SONO蚀刻，从而可以有效避免3D NAND的双堆栈工艺中，由于上下层沟道孔很难对准造成下沟道孔中功能侧壁破坏(ONO film damage)，提高产品良率和可靠性。下面将结合附图来具体说明本发明的技术方案。
实施例一
请参阅图14，本实施例提供一种三维存储器结构，所述三维存储器结构包括第一芯片200，所述第一芯片200作为存储阵列芯片(Array Wafer)，包括，底部导电层，栅极堆叠结构202，外延层227，垂直沟道结构以及互连结构221。需要说明的是，在本实施中，为了论述方便，将所述第一芯片200的所述底部导电层的这一侧定义为底部，而将所述第一芯片200的远离所述底部导电层的一侧定义为顶部。
请参阅图14，在本实施例中，所述栅极堆叠结构202形成于所述底部导电层上，所述栅极堆叠结构202中形成有沟道孔(未标示)，所述沟道孔贯穿所述栅极堆叠结构202；所述外延层227形成于所述沟道孔的底部；所述垂直沟道结构形成于填充有所述外延层227的所述沟道孔中，其中，所述垂直沟道结构例如NAND串或其他适当的垂直存储结构，至少包括功能侧壁211和沟道层212，所述功能侧壁211形成于所述沟道孔的内壁，所述沟道层212形成于所述功能侧壁211的内壁；所述互连结构221形成于所述外延层227中，所述互连结构221一端与所述底部导电层接触，另一端依次贯穿所述外延层227及所述功能侧壁211的底部后与所述沟道层212接触。作为示例，所述外延层227的材料包括但不限于通过外延工艺SEG形成的外延硅；所述互连结构221的材料包括但不限于硅，例如可以是通过炉管CVD法生长的多晶硅作为所述互连结构221，采用炉管CVD可以保证互连材料层2210良好的填充进上述贯通孔220中，以形成互连结构221，保证三维存储结构的性能。
与现有的存储器阵列芯片不同的是，本实施例的三维存储器结构的底部采用底部导电层而不是半导体衬底201，在本实施例中，半导体衬底201(也可以采用其他衬底)只是作为牺牲层，见实施例制备方法中的描述，于半导体衬底201上形成栅极堆叠结构202之前可不用进行形成阱区等步骤，不仅节约成本，而且降低工艺难度；另外，本实施例的三维存储器结构从第一芯片200(存储阵列芯片)的背面进行ONO蚀刻，这不会造成现有的3D NAND双堆栈工艺中，进行SONO蚀刻时下沟道孔的功能侧壁211的破坏(ONO sidewall demage)，不会影响后续形成的存储单元的电学性能，可提高产品良率和可靠性，同时，这也解决了更高层数的3D NAND的深孔SONO蚀刻存在的问题，为更多层3D NAND工艺增加了可能性。
请参阅图14，在一可选实施例中，所述三维存储器结构还包括第二芯片300，所述第二芯片300通过键合部217键合于所述第一芯片200的远离所述底部导电层的表面，所述键合部例如可以金属VIA(Vertical Interconnect Accesses，垂直互联通道)。作为示例，所述第二芯片300例如可以是CMOS Wafer。需要说明的是，可以将存储阵列在一个晶圆上单独加工，形成存储器阵列芯片(Array Wafer)，作为第一芯片200；在另外一个芯片上独立加工负责数据I/O及记忆单元操作的外围电路，作为第二芯片300，这样的加工方式有利于选择合适的先进逻辑工艺，以让NAND获取更高的I/O接口速度及更多的操作功能；当两片晶圆各自完工后，可采用
Figure BDA0002438356180000111
技术通过数十亿根金属VIA将二者键合接通电路，构成图14所示的三维存储器结构。
请参阅图14，在本实施例中，所述栅极堆叠结构202，形成于所述底部导电层上，所述栅极堆叠结构202中形成有沟道孔，其中，所述栅极堆叠结构202包括交替叠置的绝缘介质层204和栅极层203，所述沟道孔沿厚度方向贯穿所述栅极堆叠结构202。作为示例，所述栅极堆叠结构202中，所述栅极层203的层数可以包括32层、64层、96层或128层等等，具体的，所述栅极堆叠结构202内所述绝缘介质层204和栅极层203的层数可以根据实际需要进行设定，此处不做限定。作为示例，所述栅极层203采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合，譬如钨(W)；所述绝缘介质层204的材料可以包括但不仅限于氧化硅(SiO2)层。可以采用包括但限于物理气相沉积(Physical Vapor Deposition,PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述绝缘介质层204和栅极层203。
需要说明的是，图14中只示出了某个截面上的两个相邻的共源线205(或者栅极间隙)之间包含两个沟道孔的情形，在实际的三维存储结构中，相邻的两个共源线205之间的沟道孔的个数可以根据需要进行设置，本发明中，将靠近共源线205的沟道孔定义为外沟道孔，将远离共源线205的沟道孔定义为内沟道孔。譬如，两个共源线205之间依次包括四个沟道孔，依次标号为第一至第四，那么第一沟道孔和第四沟道孔为外沟道孔，而第二沟道孔和第三沟道孔为内沟道孔。
请参阅图14，在一可选实施例中，所述栅极堆叠结构202是由交替叠置的绝缘介质层204和栅极层203组成。所述三维存储器结构采用dual stack工艺，所述栅极堆叠结构202包括依次形成于所述底部导电层上的下栅极堆叠结构202a和上栅极堆叠结构202b两个部分，所述下栅极堆叠结构202a中形成有下沟道孔，所述上栅极堆叠结构202b中形成有上沟道孔，其中，所述上沟道孔与所述下沟道孔一一对应。需要说明的是，所述栅极堆叠结构202还可以包括三层或者更多层的栅极堆叠结构202。
请参阅图14，在一可选实施例中，所述垂直沟道结构还包括填充绝缘层213，所述填充绝缘层213形成于所述沟道层212表面，并填充于所述沟道孔内，其中，所述互连结构221的一端与所述底部导电层接触，另一端依次贯穿所述外延层227、所述功能侧壁211的底部及所述沟道层212的底部并延伸进入所述填充绝缘层213中，且所述互连结构221的侧壁与所述沟道层212的底部侧壁接触，可以理解的是，在一可选实施例中，所述互连结构221贯穿所述功能侧壁211的底部后也可以直接与所述沟道层212的底部接触，而不用贯穿所述沟道层212的底部并延伸进入所述填充绝缘层213中。
需要说明的是，在一些实施例中，所述垂直沟道结构的所述沟道层212也可以完全填充于图14所示的填充绝缘层213的位置，这样所述互连结构221的另一端只需依次贯穿所述外延层227、所述功能侧壁211的底部后与所述沟道层212的底部接触就行。
请参阅图14，在本实施例中，所述功能侧壁211形成于所述沟道孔的内壁，所述功能侧壁211包括沿沟道孔的侧壁到中心依次共形形成于所述沟道孔的内壁的阻挡层208、存储层209及隧穿层210。具体地，所述阻挡层208形成于所述沟道孔的内壁表面，所述存储层209形成于所述阻挡层208的表面；所述隧穿层210形成于所述存储层209的表面，并且所述阻挡层208、所述存储层209及所述隧穿层210依次被所述互连结构221贯通。作为示例，所述阻挡层208，所述隧穿层210的材料包括氧化硅，所述存储层209的材料包括氮化硅，也即而所述功能侧壁211具有ONO结构。
请参阅图14，在本实施例中，所述垂直沟道结构包括连接部214，所述连接部214形成于所述沟道孔的顶部，且所述连接部214与所述沟道层212相接触；所述连接部214中还形成有顶部掺杂区215域，所述顶部掺杂区215与后文将要介绍的底部掺杂区222中的掺杂类型一致，为了增加导电性，一般采用重掺杂，例如N+掺杂或者P+掺杂。
请参阅图14，在一可选实施例中，所述底部导电层包括第一底部导电层223和第二底部导电层224，所述第一底部导电层223位于所述第二底部导电层224与所述栅极堆叠结构202之间。作为示例，所述第一底部导电层223包括钛及氮化钛复合层，所述第二底部导电层224包括钨；只所以采用钛及氮化钛复合层及钨的组合，是因为钨具有优良化学及电学特征(其气态的化合物在反应中容易控制且具有良好的孔洞填充能力，同时钨具有很好的抗电迁移能力及非常低的电阻率)，但由于化学气相沉积CVD而产生的钨具有很高的应力，直接沉积在二氧化硅表面极易剥落而使电路中产生缺陷影响良率，沉积钛及氮化钛复合层不仅能够缓释钨对的应力，并且还能避免制备钨时的HF对栅极堆叠结构202的最底部的绝缘介电层204(譬如SiO2)的破坏，防止阻挡钨的扩散。当然可以理解，在其他实施例中，所述第一底部导电层223和所述第二顶部导电层也可以采用其他材料层代替。
请参阅图14，在本实施例中，所述第一芯片200还包括，栅极间隙(未标示)，贯穿所述栅极堆叠结构202，且暴露出所述底部导电层；绝缘隔离层207，形成于所述栅极间隙的侧壁上；共源线205，形成于所述绝缘隔离层207表面，并填充于栅极间隙中，绝缘隔离层207可以防止共源线205与栅极层203接触。作为示例，所述共源线205的材料例如可以包括金属，譬如铜、铝、金、银、镍、钴或者合金等等，当夜可以是掺杂多晶硅等，所述绝缘隔离层207的例如包括但不限于氧化硅。
请参阅图14，在一可选实施例中，所述栅极间隙的顶部还可形成有金属栓塞206，所述金属栓塞206的底部与所述共源线205相接触，所述金属栓塞206的材料例如可以是钨等金属材料，或者掺杂的多晶硅等。
请参阅图14，在一可选实施例中，所述第一芯片200的顶部还包括覆盖有覆盖介质层228，覆盖介质层228形成于所述栅极堆叠结构202上，且所述覆盖介质层228覆盖所述垂直沟道结构以及所述金属栓塞206，并且所述金属栓塞206的顶面高于所述垂直沟道结构的连接部214的高度。作为示例，所述覆盖介质层228可以包括第一覆盖介质层(未标示)和第二覆盖介质层(未标示)，所述第一覆盖介质层覆盖所述栅极堆叠结构202表面，且覆盖所述垂直够到结构的顶部；所述第二覆盖介质层覆盖于所述第一覆盖介质层表面，且覆盖所述栅极间隙的顶部；作为示例，所述第一覆盖介质层和所述第二覆盖介质层的材料可以相同，例如包括但不限于氧化硅，当然，所述第一覆盖介质层和所述第二覆盖介质层也可以不同。
请参阅图14，在本实施例中，所述外延层227高于所述栅极堆叠结构202的最底部栅极层203a，且所述最底部栅极层203a与所述外延层227之间设置有用于电绝缘的侧壁绝缘层216，从而将所述最底部栅极层203a与所述外延层227进行电学隔离，所述侧壁绝缘层216的材料包括但不限于氧化硅。
请参阅图14，在本实施例中，所述互连结构221的靠近所述底部导电层的表面处形成有底部掺杂区222(也即第一掺杂区)；所述共源线205的靠近所述底部金属层的表面处形成有底部掺杂区222(也即第二掺杂区)；所述第一掺杂区和所述第二掺杂区可以是同步形成也可以是异步形成，为了节约成本，所述第一掺杂区和所述第二掺杂区例如可以是在同一掺杂步骤中同步形成。通过掺杂，可以增加互连结构221及共源线205的导电性，从而使互连结构221的底部及共源线205的底部分别与底部导电层形成欧姆接触，也即底部导电层(例如钨)从背面连接沟道和共源极阵列ACS，以保证下选择管BSG的内(Inner)和外(Outer)沟道孔的电压相同，这不仅可以降低三维存储器结构的能耗，而且能够提高三维存储器的存储性能。这是因为，在现有的三维存储器中，背部采用半导体衬底(例如Si)，通过共源线向沟道孔中的沟道层施加电压时，由于沟道长度和反型等原因，内外沟道孔处的电压降以及延迟时间是不同的，内沟道孔处的电压降更大，延迟时间更长，这样会造成实际施加在内沟道孔处的电压小于施加在外沟道孔处的电压，这样在共源线上施加电压时，需要以内沟道孔所需的施加电压为考量，因此需要在共源线上施加更高的电压才能同时满足内外沟道孔的需求，这对于外沟道孔处的实际施加的电压偏高，导致三维存储器的能耗更高，而且也影响三维存储器的存储操作(擦除、读取、编程)时间，效率较低。而在本实施例中，由于下选择管BSG的内和外沟道孔的电势相同，因此只需要在共源线上施加较低的电压就能够同时满足内外沟道孔的需求，而且采用底部导电层(例如钨)从背面连接沟道和共源极阵列ACS可以更快速的同时快速的向内外沟道孔中施加电压，延迟更低，可以实现更快的存储操作(擦除、读取、编程)效率。
需要说明的是，在本实施例中，所述栅极堆叠结构202的所述栅极层203与周围的绝缘介质层204之间，以及所述栅极层203与所述垂直沟道结构的功能侧壁的最外侧的阻挡层208之间形成有栅极阻挡层，所述栅极阻挡层(未图示)可以在形成所述栅极层203时保护所述绝缘介质层204及所述功能侧壁的最外层阻挡层208免受破坏。
需要说明的是，在本实施例的图14中，示例性的示出了包含两个共源线205，以及位于两个共源线205之间的两个垂直沟道结构的情形，但是可以理解的是，在实际应用中，一个三维存储器结构中可以根据需要包括多个共源线205，相邻的两个共源线205之间可以包括多个垂直沟道结构。
在本实施例中，所述底部导电层可以被进一步分隔成若干独立区域，每个区域与部分沟道结构通过互连结构221及共源线205连接，形成一个独立存储块block。作为示例，例如可以采用光刻工艺将所述底部导电层分隔成若干独立区域。需要说明的是，所述底部导电层所包含的独立区域的个数、大小及位置可以根据实际需要进行选择和调整。
实施例二
图3示出了本实施例的三维存储器结构的制备流程图。请参阅图3，所述三维存储器结构制备方法包括：
步骤S10、提供第一芯片200，所述第一芯片200包括半导体衬底201，栅极堆叠结构202，外延层227以及垂直沟道结构；
步骤S20、对所述半导体衬底201的远离所述栅极堆叠结构202的表面进行第一次减薄处理，直至暴露出所述外延层227；
步骤S30、于所述外延层227中形成依次贯穿所述外延层227及功能侧壁211的底部的贯通孔220，以暴露出所述垂直沟道结构的沟道层212；
步骤S40、于所述第一芯片200的形成有所述贯通孔220的一侧表面形成互连材料层2210，所述互连材料层2210填充于所述贯通孔220中，且所述互连材料层2210与所述沟道层212接触；
步骤S50、进行第二次减薄处理，以完全去除所述半导体衬底201及位于所述半导体衬底201上的所述互连材料层2210；
步骤S60、于所述栅极堆叠结构202的完全去除所述半导体衬底201后暴露出的表面形成底部导电层。
下面将结合附图详细说明本实施例半导体结构的制备方法。
在步骤S10中，请参阅图3及图4，提供一第一芯片200。所述第一芯片200包括：半导体衬底201；栅极堆叠结构202，形成于所述半导体衬底201上，所述栅极堆叠结构202中形成有沟道孔，所述沟道孔沿所述栅极堆叠结构202的厚度方向贯穿所述叠层结构且延伸至所述半导体衬底201内；外延层227，填充于所述沟道孔的底部；以及垂直沟道结构，所述垂直沟道结构形成于填充有所述外延层227的所述沟道孔中，其中，所述垂直沟道结构至少包括功能侧壁211和沟道层212，所述功能侧壁211形成于所述沟道孔的内壁，所述沟道层212形成于所述功能侧壁211的内壁。
需要说明的是，在本实施例中，图4-图14示例性的示出了包含两个共源线205，以及位于两个共源线205之间的两个垂直沟道结构的情形，但是可以理解的是，在实际应用中，一个三维存储器结构中可以根据需要包括多个共源线205，相邻的两个共源线205之间可以包括多个垂直沟道结构。
需要说明的是，在步骤S10中，可以采用现有的通用的三维存储器制备流程制备图3所示的存储阵列芯片(Array Wafer)作为第一芯片200，所不同的是，在本实施例中，不进行深孔SONO蚀刻，而是从第一芯片200的而半导体衬底201的背面进行SONO蚀刻，从而不会造成双堆栈结构中，下沟道孔的功能侧壁211的破坏(ONO film demage)，从而可提高产品良率和可靠性。
在步骤S10中，请参阅1，所述第一芯片200包括所述第一芯片200可以通过以下方法制备：
步骤S11、于半导体衬底201上形成由绝缘介质层204和牺牲层交替叠置的叠层结构，所述叠层结构中形成有沟道孔，所述沟道孔沿所述叠层结构的厚度方向贯穿所述叠层结构且延伸至所述半导体衬底201内。
作为示例，所述半导体衬底201可以根据器件的实际需求进行选择，所述半导体衬底201可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述半导体衬底201还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述半导体衬底201还可以为堆叠结构，例如硅/锗硅叠层等。作为示例，所述半导体衬底201例如可以选用单晶硅晶圆。所述半导体衬底201也可以为进行离子掺杂后的衬底，具体地，所述半导体衬底201可以为P型掺杂衬底，也可以为N型掺杂衬底。需要说明的是，在本实施例中，所述半导体衬底201由于只是作为一个牺牲层，会在后续完全去除掉，故一般可以采用普通的衬底结构，而不用在其中制作其他结构，例如阱区等结构，这不仅节约成本，而且降低工艺难度。
作为示例，所述叠层结构，形成于所述半导体衬底201上，所述叠层结构中形成有沟道孔，其中，所述叠层结构包括交替叠置的绝缘介质层204和牺牲层，所述沟道孔沿厚度方向贯穿所述叠层结构。作为示例，所述叠层结构中，所述牺牲层的层数可以包括32层、64层、96层或128层等等，具体的，所述叠层结构内所述绝缘介质层204和牺牲层的层数可以根据实际需要进行设定，此处不做限定。作为示例，所述牺牲层的材料包括但不限于氮化硅(Si3N4)。可以采用包括但限于物理气相沉积(Physical Vapor Deposition,PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic LayerDeposition，ALD)工艺形成所述绝缘介质层204和牺牲层。
在一可选实施例中，所述叠层结构是由交替叠置的绝缘介质层204和牺牲层组成。所述三维存储器结构采用dual stack工艺，所述叠层结构包括依次形成于所述底部导电层上的下叠层结构和上叠层结构两个部分，所述下叠层结构中形成有下沟道孔，所述上叠层结构中形成有上沟道孔，其中，所述上沟道孔与所述下沟道孔一一对应。需要说明的是，所述叠层结构还可以包括三层或者更多层的栅极堆叠结构单元。
步骤S12、于所述沟道孔内通过外延工艺SEG生长外延层227，所述外延层227高于所述栅极堆叠结构202的最底部栅极层203a，所述外延层227的材料包括但不限于单晶硅。
步骤S13、于所述沟道孔内形成垂直沟道结构，所述垂直沟道结构包括依次形成于所述沟道孔的内壁中的功能侧壁211及沟道层212；具体地，于填充有所述外延层227的所述沟道孔内依次共性形成阻挡层208，存储层209，隧穿层210及所述沟道层212，所述阻挡层208、所述存储层209及所述隧穿层210共同构成所述功能侧壁211。作为示例，所述阻挡层208，所述隧穿层210的材料包括氧化硅，所述存储层209的材料包括氮化硅，从而所述功能侧壁211具有ONO结构；在形成沟道层212之前不需要执行所述功能侧壁211的底部蚀刻以暴露出沟道层212的步骤，不仅工艺难度降低，而且不需要于功能侧壁211的表面沉积牺牲沟道层212，及深孔SONO蚀刻后去除牺牲沟道层212的步骤，简化了制备工艺，降低了生产成本。
在一些实施例中，于填充有所述外延层227的所述沟道孔内形成功能侧壁211及沟道层212之后还包括，于所述沟道孔中形成填充绝缘层213的步骤，所述填充绝缘层213的材料可以包括氧化层，譬如氧化硅等；形成所述填充绝缘层213之后，还可以于所述沟道孔的顶部形成连接部214，所述连接部214与所述沟道层212相接触，且所述连接部214与所述填充绝缘层213的顶部接触，所述连接部214的材料可采用与沟道层212相同的材料，例如多晶硅，当然也可采用其他导电材料；所述填充绝缘层213、所述沟道层212、所述功能侧壁211及所述连接部214共同构成沟道结构。作为示例，可以通过控制填充绝缘层213的制备工艺，于所述填充绝缘层213中形成绝缘间隙(未图示)，降低结构应力。作为示例，当所述垂直够到结构的顶部设置所述连接部214时，所述连接部214中形成有顶部掺杂区215，所述顶部掺杂区215与后文将要介绍的底部掺杂区222中的掺杂类型一致，为了增加导电性，一般采用中掺杂，例如N+掺杂或者P+掺杂。
步骤S13、将所述叠层结构中的所有所述牺牲层替换为栅极层203。具体地，例如可采用光刻工艺于所述叠层结构中形成栅极间隙，所述栅极间隙沿厚度方向贯穿所述叠层结构并延伸至所述半导体衬底201中；基于所述栅极间隙去除所述牺牲层204以形成牺牲间隙，例如可以采用但不仅限于湿法刻蚀工艺去除所述牺牲层；例如可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述牺牲间隙内形成所述栅极层203。需要说明的是，形成牺牲间隙后，还包括于所述牺牲间隙的侧壁形成栅极阻挡层的步骤，然后于形成有栅极阻挡层的牺牲间隙中形成栅极层203，也即于所述栅极层203与其周围的绝缘介质层204之间，以及所述栅极层203与其周围的所述垂直沟道结构的功能侧壁的最外侧的阻挡层208之间形成有栅极隔离层；所述栅极阻挡层(未图示)可以在形成所述栅极层203时保护所述绝缘介质层204及所述功能侧壁的最外层阻挡层208免受破坏。
需要说明的是，经过利用栅极替换掉所述牺牲层后，所述叠层结构可定义为栅极堆叠结构202，所述栅极堆叠结构202是由交替叠置的绝缘介质层204和栅极层203组成；对应的所述栅极堆叠结构202也包括上下两部分，分别是下栅极堆叠结构202(对应下叠层结构)和上栅极堆叠结构202(对应上叠层结构)，所述下栅极堆叠结构202a中形成有下沟道孔，所述上栅极堆叠结构202b中形成有上沟道孔，其中，所述上沟道孔与所述下沟道孔一一对应。需要说明的是，所述栅极堆叠结构202还可以包括三层或者更多层的栅极堆叠结构单元。作为示例，所述栅极层203采用导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合，譬如钨(W)。
步骤S14、请参阅图4，于所述栅极间隙的侧壁形成绝缘隔离层207，然后于形成有栅极间隙的所述栅极间隙中形成所述共源线205。请参阅图3，在一可选实施例中，所述三维存储器结构制备方法还包括于所述栅极间隙的顶部形成金属栓塞206的步骤，所述金属栓塞206的底部与所述共源线205的顶部相接触，所述绝缘隔离层207延伸形成于所述栅极间隙的侧壁。作为示例，所述金属栓塞206的材料例如可以是钨。
在一可选实施例中，所述第一芯片200的制备方法还可以步骤S15，于所述栅极堆叠结构202上形成覆盖介质层228的步骤，所述覆盖介质层228覆盖所述垂直沟道结构。需要说明的是，所述覆盖介质层228例如可以至少包括两层结构，分别是第一覆盖介质层(未标示)和第二覆盖介质层(未标示)；在步骤S12与步骤S13之间形成第一覆盖介质层，所述第一覆盖介质层覆盖所述栅极堆叠结构202表面，且覆盖所述垂直够到结构；在步骤13中，所述栅极间隙贯穿所述第一覆盖介质层；然后于形成上述的金属栓塞206之后(也即步骤S14之后)，于所述第一覆盖介质层上形成第二覆盖介质层，所述第二覆盖介质层覆盖所述第一覆盖介质层及所述栅极间隙的顶部。作为示例，所述第一覆盖介质层和所述第二覆盖介质层的材料可以相同，例如包括但不限于氧化硅，当然，所述第一覆盖介质层和所述第二覆盖介质层也可以分别采用不同的材料。
在步骤S10中，请参阅图4，所述三维存储器结构还包括步骤于所述最底部栅极层203a与所述外延层227之间设置侧壁绝缘层216的步骤，从而将所述最底部栅极层203a与所述外延层227进行电学隔离。作为示例，所述侧壁绝缘层216的材料包括但不限于氧化硅。
步骤S20、请参阅图3、图5及图6，对所述半导体衬底201的远离所述栅极堆叠结构202的表面进行第一次减薄处理，直至暴露出所述外延层227。在一可选实施例中，对所述半导体衬底201的远离所述栅极堆叠结构202的表面进行第一次减薄处理，直至暴露出所述外延层227的步骤包括：提供一第二芯片300，将所述第二芯片300通过键合部217键合于所述第一芯片200的远离所述半导体衬底201的表面，形成图5所示的结构；对所述半导体衬底201的远离所述栅极堆叠结构202的表面进行所述第一次减薄处理，直至暴露出所述外延层227，以形成图6所示的结构。需要说明的是，为了便于说明，在图5中将第一芯片200进行倒置，但是在下文的描述中，仍将沿用实施例一的定义，将所述第一芯片200的所述底部导电层或者半导体衬底201的这一侧定义为底部，而将所述第一芯片200的远离所述底部导电层或半导体衬底201的一侧定义为顶部。
在步骤S20中，所述第二芯片300通过键合部217键合于所述第一芯片200的远离所述底部导电层的表面，所述键合部217例如可以是金属VIA(Vertical InterconnectAccesses，垂直互联通道)。作为示例，所述第二芯片300例如可以是CMOS Wafer。需要说明的是，可以将存储阵列在一个晶圆上单独加工，形成存储器阵列芯片(Array Wafer)，作为第一芯片200；在另外一个芯片上独立加工负责数据I/O及记忆单元操作的外围电路，作为第二芯片300，这样的加工方式有利于选择合适的先进逻辑工艺，以让NAND获取更高的I/O接口速度及更多的操作功能；当两片晶圆各自完工后，可采用
Figure BDA0002438356180000191
技术通过数十亿根金属VIA将二者键合接通电路，构成图5所示的半导体结构。
在步骤S20中，例如可以采用化学机械研磨CMP对所述半导体衬底201的远离所述栅极堆叠结构202的表面进行所述第一次减薄处理，直至暴露出所述外延层227，以为后续在所述外延层227中形成贯通孔220做准备。
步骤S30如图3、图7及图8所示，于所述外延层227中形成依次贯穿所述外延层227及功能侧壁211的底部的贯通孔220，以暴露出所述垂直沟道结构的沟道层212。具体地，例如可以采用光刻工艺于所述外延层227的中部形成依次贯穿所述外延层227及功能侧壁211的底部的贯通孔220，以暴露出所述垂直沟道结构的沟道层212，可以包括以下步骤：步骤S31、于步骤S20形成的三维存储器结构的背面(底部)的所述半导体衬底201的研磨平面上铺设光刻胶，进行曝光显影，以形成具有图案化开口219的第一掩膜层218，所述开口显露所述外延层227的底表面，并且所述开口219于所述外延层227的底表面的投影位于所述外延层227的底表面内部，如图7所示；步骤S32、以所述第一掩膜层218为掩膜，可利用干法蚀刻工艺，依次对所述外延层227、所述功能侧壁211层(包阻挡层208、所述存储层209及所述隧穿层210，譬如ONO结构)进行蚀刻，以形成所述贯通孔220，所述贯通孔220暴露出所述垂直沟道结构的沟道层212，如图8所示；在步骤S32的步骤之后还包括清除光刻胶，清除光刻副产物的步骤(Asher)，以及将蚀刻表面清洗干净的步骤(Wet Strip)。
在一可选实施例中，请参阅图8所示，在所述垂直沟道结构中还包括填充绝缘层213时，所述贯通孔220依次贯穿所述外延层227、所述功能侧壁211的底部后及所述沟道层212的底部并延伸进入所述填充绝缘层213中，这样后续在所述贯通孔220中形成的互连结构221的侧壁与所述沟道层212的底部侧壁接触，请参阅图8所示。可以理解的是，在另一可选实施例中，在所述垂直沟道结构中还包括填充绝缘层213时，所述贯通孔220依次贯穿所述外延层227及所述功能的底部后，直接停止于所述沟道层212的底部，这样后续在所述贯通孔220中形成的互连结构221依次贯穿所述外延层227及所述功能侧壁211的底部后也可以直接与所述沟道层212的底部接触，而不用贯穿所述沟道层212的底部并延伸进入所述填充绝缘层213中。
在一可选实施例中，所述垂直沟道结构的所述沟道层212也可以完全填充于图8所示的填充绝缘层213的位置，也即垂直够到结构不包括填充绝缘层213，这样后续在所述贯通孔220中形成的互连结构221依次贯穿所述外延层227、所述功能侧壁211的底部后与所述沟道层212的底部接触。
在步骤S40，如图3及图9所述，于所述第一芯片200的形成有所述贯通孔220的一侧表面形成互连材料层2210，所述互连材料层2210填充于所述贯通孔220中，且所述互连材料层2210与所述沟道层212接触，所述互连材料层2210与所述沟道层212的接触方式请参见步骤S30中列举的所述互连结构221与沟道层212的接触方式。作为示例，所述互连材料层2210的材料包括硅，例如可以是通过炉管CVD法生长的多晶硅作为所述互连材料层2210，采用炉管CVD可以保证互连材料层2210良好的填充进上述贯通孔220中，保证三维存储结构的性能。
在步骤S40与步骤S50之间还包括，进行掺杂处理，以形成底部掺杂区222(包括下文介绍的第一掺杂区和第二掺杂区)的步骤，请参阅图10。具体包括，进行掺杂处理，以于位于所述半导体衬底201与所述栅极堆叠结构202连接处的所述互连材料层2210中形成第一掺杂区的步骤；进行掺杂处理，于位于所述半导体衬底201与所述栅极堆叠结构202连接处的所述共源线205及中形成第二掺杂区的步骤。所述第一掺杂区和所述第二掺杂区可以是同步形成也可以是异步形成，为了节约成本，所述第一掺杂区和所述第二掺杂区例如可以是在一个掺杂步骤中同步形成。需要说明的是，进行掺杂以形成底部掺杂区222时，所述底部掺杂区222的深度深于所述半导体衬底201与所述栅极堆叠结构202的接触平面，从而保证后续去除所述半导体衬底201时，所述共源线205的底部及所述互联结构的底部还包括部分所述第二掺杂区及所述第一掺杂区。通过进行掺杂(例如N+或者P+掺杂)，可以增加互连结构221及共源线205的导电性，从而使所述互连结构221的底部和共源线205的底部分别与底部导电层形成欧姆接触，也即利用底部导电层(例如钨)从背面连接沟道层212和共源极阵列ACS，以保证下选择管BSG的内(Inner)和外(Outer)沟道孔处(沟道层)电势相同，这不仅可以降低三维存储器结构的能耗，而且能够提高三维存储器的存储性能。这是因为，在现有的三维存储器中，背部采用半导体衬底(例如Si)，通过共源线向沟道孔中的沟道层施加电压时，由于沟道长度和反型等原因，内外沟道孔处的电压降以及延迟时间是不同的，内沟道孔处的电压降更大，延迟时间更长，这样会造成实际施加在内沟道孔处的电压小于施加在外沟道孔处的电压，这样在共源线上施加电压时，需要以内沟道孔所需的施加电压为考量，因此需要在共源线上施加更高的电压才能同时满足内外沟道孔的需求，这对于外沟道孔处的实际施加的电压偏高，导致三维存储器的能耗更高，而且也影响三维存储器的存储操作(擦除、读取、编程)时间，效率较低。而在本实施例中，由于下选择管BSG的内和外沟道孔的电势相同，因此只需要在共源线上施加较低的电压就能够同时满足内外沟道孔的需求，而且采用底部导电层(例如钨)从背面连接沟道和共源极阵列ACS可以更快速的同时快速的向内外沟道孔中施加电压，延迟更低，可以实现更快的存储操作(擦除、读取、编程)效率。
步骤S50、请参阅图3及图11，例如可采用化学机械研磨工艺CMP进行第二次减薄处理，以完全去除所述半导体衬底201及位于所述半导体衬底201上的所述互连材料层2210，从而形成互连结构221，所述互连结构221与所述沟道层212的接触方式请参见步骤S30的相关描述，在此不做赘述。
步骤S60、请参阅图3及图14所示，于所述栅极堆叠结构202的完全去除所述半导体衬底201后暴露出的表面形成底部导电层。具体地，请参阅图14，所述于所述栅极堆叠结构202的完全去除所述半导体衬底201后暴露出的表面形成底部导电层的步骤包括，于所述栅极堆叠结构202的完全去除所述半导体衬底201后暴露出的表面依次形成第一底部导电层223和第二底部导电层224。作为示例，所述第一底部导电层223包括钛及氮化钛复合层，所述第二底部导电层224包括钨，只所以采用钛及氮化钛复合层及钨的组合，是因为钨具有优良化学及电学特征(其气态的化合物在反应中容易控制且具有良好的孔洞填充能力，同时钨具有很好的抗电迁移能力及非常低的电阻率)，但由于化学气相沉积CVD而产生的钨具有很高的应力，直接沉积在二氧化硅表面极易剥落而使电路中产生缺陷影响良率，沉积钛及氮化钛复合层不仅能够缓释钨对的应力，并且还能避免制备钨时的HF对栅极堆叠结构202的最底部的介电层(譬如SiO2)的破坏，防止阻挡钨的扩散。当然可以理解，在其他实施例中，所述第一底部导电层223和所述第二顶部导电层也可以采用其他材料层代替。
在一可选实施例中，请参阅图3及图12-14，所述三维存储器的制备方法中，步骤S60之后，还包括步骤S70，对所述底部导电层进行蚀刻，以将所述底部导电层分割成若干独立区域的步骤，每个区域与部分沟道结构通过互连结构221及共源线205连接，形成一个独立存储块block。作为示例，例如可以采用光刻工艺将所述底部导电层分隔成若干独立区域，具体可包括，于所述底部导电层上沉积牺牲氧化层225，请参阅图12；于所述牺牲氧化层225上形成图案化第二掩膜层226，并利用所述第二掩膜层226依次对所述牺牲氧化层225及所述底部导电层进行蚀刻，蚀刻停止于所述栅极堆叠结构202的底表面，以将所述底部导电层分隔成的若干独立区域，请参阅图13，需要说明的是，所述底部导电层所包含的独立区域的个数、大小及位置可以根据实际需要进行选择和调整；清除光刻副产物的步骤(Asher)，以及将蚀刻表面清洗干净的步骤(Wet Strip)；去除牺牲氧化层225，以形成图14所示的三维存储器结构。
综上所述，本发明的三维存储器结构及其制备方法和三维存储器件，在三维存储器结构的制备过程中，不进行深孔SONO蚀刻，从第一芯片200(存储阵列芯片)半导体衬底201的背面进行SONO蚀刻，这不会造成双堆栈结构中，下沟道孔的功能侧壁211的破坏(ONOfilm demage)，从而可提高产品良率和可靠性，同时，这也解决了未来更高层数的3D NAND的深孔SONO蚀刻存在的问题，为更多层3D NAND工艺增加了可能性；本发明的三维存储器结构仍然保留了外延层227SEG的高开关和擦除特性；本发明的三维存储器结构将现有三维存储器结构的半导体衬底201(硅衬底)更换为多晶硅的掺杂源极(例如poly N+dopesource)，也就是说，在本发明中，所述半导体衬底201只是作为牺牲层，从而可以于半导体衬底201上形成堆叠结构之前的不用进行形成阱区等步骤，不仅节约成本，而且降低工艺难度；在本发明中，用底部导电层(例如钨)从背面连接沟道和共源极阵列ACS，从而可以保证下选择管BSG的内(Inner)和外(Outer)沟道孔处的电势相同，这不仅可以降低三维存储器结构的能耗，而且能够提高三维存储器的存储性能；利用本发明的技术方案，可充分发挥X-tacking技术的优势。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
在本文的描述中，提供了许多特定细节，诸如部件和/或方法的实例，以提供对本发明实施例的完全理解。然而，本领域技术人员将认识到可以在没有一项或多项具体细节的情况下或通过其他设备、系统、组件、方法、部件、材料、零件等等来实践本发明的实施例。在其他情况下，未具体示出或详细描述公知的结构、材料或操作，以避免使本发明实施例的方面变模糊。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。
另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。
如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。

Claims (32)

1.一种三维存储器结构，其特征在于，所述三维存储器结构包括第一芯片，所述第一芯片包括：
底部导电层；
栅极堆叠结构，形成于所述底部导电层上，所述栅极堆叠结构中形成有沟道孔，所述沟道孔贯穿所述堆叠结构；
外延层，所述外延层形成于所述沟道孔的底部；
垂直沟道结构，所述垂直沟道结构形成于填充有所述外延层的所述沟道孔中，其中，所述垂直沟道结构至少包括功能侧壁和沟道层，所述功能侧壁形成于所述沟道孔的内壁，所述沟道层形成于所述功能侧壁的内壁；以及
互连结构，形成于所述外延层中，所述互连结构一端与所述底部导电层接触，另一端依次贯穿所述外延层及所述功能侧壁的底部后与所述沟道层接触。
2.根据权利要求1所述的三维存储器结构，其特征在于，所述三维存储器结构还包括：
第二芯片，所述第二芯片键合于所述第一芯片的远离所述底部导电层的表面。
3.根据权利要求1所述的三维存储器结构，其特征在于，所述垂直沟道结构还包括填充绝缘层，所述填充绝缘层形成于所述沟道层表面，并填充于所述沟道孔内，其中，所述互连结构的一端与所述底部导电层接触，另一端依次贯穿所述外延层、所述功能侧壁的底部后及所述沟道层的底部并延伸进入所述填充绝缘层中，且所述互连结构的侧壁与所述沟道层的底部侧壁接触。
4.根据权利要求1所述的三维存储器结构，其特征在于，所述功能侧壁包括：
阻挡层，形成于所述沟道孔的表面；
存储层，形成于所述阻挡层的表面；以及
隧穿层，形成于所述存储层的表面。
5.根据权利要求4所述的三维存储器结构，其特征在于，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅。
6.根据权利要求1所述的三维存储器结构，其特征在于，所述垂直沟道结构包括连接部，所述连接部形成于所述沟道孔的顶部，且所述连接部与所述沟道层相接触。
7.根据权利要求1所述的三维存储器结构，其特征在于，所述互连结构的靠近所述底部导电层的表面处形成有第一掺杂区。
8.根据权利要求1所述的三维存储器结构，其特征在于，所述底部导电层包括第一底部导电层和第二底部导电层，所述第一底部导电层位于所述第二底部导电层与所述栅极堆叠结构之间。
9.根据权利要求8所述的三维存储器结构，其特征在于，所述第一底部导电层包括钛及氮化钛复合层，所述第二底部导电层包括钨。
10.根据权利要求1所述的三维存储器结构，其特征在于，所述第一芯片还包括：
栅极间隙，贯穿所述栅极堆叠结构，且暴露出所述底部导电层；
绝缘隔离层，形成于所述栅极间隙的侧壁上；
共源线，形成于所述绝缘隔离层表面，并填充于栅极间隙中。
11.根据权利要求10所述的三维存储器结构，其特征在于，所述共源线的靠近所述底部金属层的表面处形成有第二掺杂区。
12.根据权利要求1所述的三维存储器结构，其特征在于，所述第一芯片还包括覆盖介质层，形成于所述栅极堆叠结构上，且所述覆盖介质层覆盖所述垂直沟道结构。
13.根据权利要求1所述的三维存储器结构，其特征在于，所述外延层的材料包括硅，所述互连结构的材料包括硅。
14.根据权利要求1所述的三维存储器结构，其特征在于，所述栅极堆叠结构包括依次形成于所述底部导电层上的下堆叠结构和上堆叠结构。
15.根据权利要求1所述的三维存储器结构，其特征在于，所述栅极堆叠结构包括交替叠置的绝缘介质层和栅极层，其中，所述外延层高于所述栅极堆叠结构的最底部栅极层，且所述最底部栅极层与所述外延层之间设置有侧壁绝缘层。
16.根据权利要求1-15中所述的三维存储器结构，其特征在于，所述底部导电层包括若干独立区域。
17.一种三维存储器结构制备方法，其特征在于，所述三维存储器结构制备方法包括：
提供第一芯片，其中，所述第一芯片包括：
半导体衬底；
栅极堆叠结构，形成于所述半导体衬底上，所述栅极堆叠结构中形成有沟道孔，所述沟道孔沿所述栅极堆叠结构的厚度方向贯穿所述叠层结构且延伸至所述半导体衬底内；
外延层，填充于所述沟道孔的底部；以及
垂直沟道结构，所述垂直沟道结构形成于填充有所述外延层的所述沟道孔中，其中，所述垂直沟道结构至少包括功能侧壁和沟道层，所述功能侧壁形成于所述沟道孔的内壁，所述沟道层形成于所述功能侧壁的内壁；
对所述半导体衬底的远离所述栅极堆叠结构的表面进行第一次减薄处理，直至暴露出所述外延层；
于所述外延层中形成依次贯穿所述外延层及所述功能侧壁的底部的贯通孔，以暴露出所述垂直沟道结构的所述沟道层；
于所述第一芯片的形成有所述贯通孔的一侧表面形成互连材料层，所述互连材料层填充于所述贯通孔中，且所述互连材料层与所述沟道层接触；
进行第二次减薄处理，以去除剩余的所述半导体衬底及位于所述半导体衬底上的所述互连材料层；
于所述栅极堆叠结构的去除剩余的所述半导体衬底后暴露出的表面形成底部导电层。
18.根据权利要求17所述的三维存储器结构制备方法，其特征在于，所述对所述半导体衬底的远离所述栅极堆叠结构的表面进行第一次减薄处理，直至暴露出所述外延层包括：
提供一第二芯片；
将所述第二芯片键合于所述第一芯片的远离所述半导体衬底的表面；
对所述半导体衬底的远离所述栅极堆叠结构的表面进行所述第一次减薄处理，直至暴露出所述外延层。
19.根据权利要求17所述的三维存储器结构制备方法，其特征在于，所述提供第一芯片的步骤中，所述垂直沟道结构还包括填充绝缘层，所述填充绝缘层形成于所述沟道层表面，并填充于所述沟道孔内；
所述于所述外延层中形成依次贯穿所述外延层及所述功能侧壁的底部的贯通孔，以暴露出所述垂直沟道结构的所述沟道层的步骤，所述贯通孔依次贯穿所述外延层、所述功能侧壁的底部及所述沟道层的底部并延伸进入所述填充绝缘层中，以暴露出所述沟道层的底部侧壁。
20.根据权利要求17所述的三维存储器结构制备方法，其特征在于，所述提供第一芯片的步骤中，所述功能侧壁包括：
阻挡层，形成于所述沟道孔的表面；
存储层，形成于所述阻挡层的表面；以及
隧穿层，形成于所述存储层的表面。
21.根据权利要求20所述的三维存储器结构制备方法，其特征在于，所述阻挡层，所述隧穿层的材料包括氧化硅，所述存储层的材料包括氮化硅。
22.根据权利要求17所述的三维存储器结构制备方法，其特征在于，所述提供第一芯片的步骤中，所述垂直沟道结构包括连接部，所述连接部形成于所述沟道孔的顶部，且所述连接部与所述沟道层相接触。
23.根据权利要求17所述的三维存储器结构制备方法，其特征在于，所述进行第二次减薄处理，以去除剩余的所述半导体衬底及位于所述半导体衬底上的所述互连材料层的步骤之前还包括，进行掺杂处理，以于位于所述半导体衬底与所述栅极堆叠结构连接处的所述互连材料层中形成第一掺杂区的步骤。
24.根据权利要求17所述的三维存储器结构制备方法，其特征在于，所述于所述栅极堆叠结构的去除剩余的所述半导体衬底后暴露出的表面形成底部导电层的步骤包括，于所述栅极堆叠结构的去除剩余的所述半导体衬底后暴露出的表面依次形成第一底部导电层和第二底部导电层。
25.根据权利要求24所述的三维存储器结构制备方法，其特征在于，所述第一底部导电层包括钛及氮化钛复合层，所述第二底部导电层包括钨。
26.根据权利要求17所述的三维存储器结构制备方法，其特征在于，所述提供第一芯片的步骤中，所述第一芯片还包括：
栅极间隙，贯穿所述栅极堆叠结构并延伸至所述半导体衬底内；
绝缘隔离层，形成于所述栅极间隙的侧壁上；
共源线，形成于所述绝缘隔离层表面，并填充于栅极间隙中。
27.根据权利要26所述的三维存储器结构制备方法，其特征在于，所述进行第二次减薄处理，以去除剩余的所述半导体衬底及位于所述半导体衬底上的所述互连材料层的步骤之前还包括，进行掺杂处理，以于位于所述半导体衬底与所述栅极堆叠结构连接处的所述共源线中形成第二掺杂区的步骤。
28.根据权利要求17所述的三维存储器结构制备方法，其特征在于，所述提供第一芯片的步骤中，所述第一芯片还包括覆盖介质层，形成于所述栅极堆叠结构上，且所述覆盖介质层覆盖所述垂直沟道结构。
29.根据权利要求17所述的三维存储器结构制备方法，其特征在于，所述外延层的材料包括硅，所述互连材料层的材料包括硅。
30.根据权利要求17所述的三维存储器结构制备方法，其特征在于，所述提供第一芯片的步骤中，所述栅极堆叠结构依次形成于所述半导体衬底上的下堆叠结构和上堆叠结构。
31.根据权利要求17所述的三维存储器结构制备方法，其特征在于，所述提供第一芯片的步骤中，所述栅极堆叠结构包括交替叠置的绝缘介质层和栅极层，其中，所述外延层高于所述栅极堆叠结构的最底部栅极层，且所述最底部栅极层与所述外延层之间设置有侧壁绝缘层。
32.根据权利要求17-31中任意一项所述的三维存储器结构制备方法，其特征在于，所述于所述栅极堆叠结构的去除剩余的所述半导体衬底后暴露出的表面形成底部导电层的步骤之后还包括，对所述底部导电层进行蚀刻，以将所述底部导电层分割成若干独立区域的步骤。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113793854A (zh) * 2021-09-14 2021-12-14 长江存储科技有限责任公司 三维存储器及其制作方法
WO2022121382A1 (zh) * 2020-12-11 2022-06-16 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108447865A (zh) * 2018-04-19 2018-08-24 长江存储科技有限责任公司 三维存储器及其制造方法
CN109196645A (zh) * 2018-06-08 2019-01-11 长江存储科技有限责任公司 用于形成三维存储器件的双堆栈沟道孔结构的方法
US20190067320A1 (en) * 2017-08-22 2019-02-28 Samsung Electronics Co., Ltd. Semiconductor device including stack structure and trenches
CN109451765A (zh) * 2018-04-18 2019-03-08 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
CN109496355A (zh) * 2018-10-23 2019-03-19 长江存储科技有限责任公司 具有使用背面衬底减薄形成的半导体插塞的三维存储设备
US20190333928A1 (en) * 2018-04-27 2019-10-31 Toshiba Memory Corporation Semiconductor memory device
US10535679B2 (en) * 2018-03-28 2020-01-14 Samsung Electronics Co., Ltd. Semiconductor device including stack structures having R-type pad and P-type pad of different thickness

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190067320A1 (en) * 2017-08-22 2019-02-28 Samsung Electronics Co., Ltd. Semiconductor device including stack structure and trenches
US10535679B2 (en) * 2018-03-28 2020-01-14 Samsung Electronics Co., Ltd. Semiconductor device including stack structures having R-type pad and P-type pad of different thickness
CN109451765A (zh) * 2018-04-18 2019-03-08 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
CN108447865A (zh) * 2018-04-19 2018-08-24 长江存储科技有限责任公司 三维存储器及其制造方法
US20190333928A1 (en) * 2018-04-27 2019-10-31 Toshiba Memory Corporation Semiconductor memory device
CN109196645A (zh) * 2018-06-08 2019-01-11 长江存储科技有限责任公司 用于形成三维存储器件的双堆栈沟道孔结构的方法
CN109496355A (zh) * 2018-10-23 2019-03-19 长江存储科技有限责任公司 具有使用背面衬底减薄形成的半导体插塞的三维存储设备

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022121382A1 (zh) * 2020-12-11 2022-06-16 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN113793854A (zh) * 2021-09-14 2021-12-14 长江存储科技有限责任公司 三维存储器及其制作方法
CN113793854B (zh) * 2021-09-14 2023-08-08 长江存储科技有限责任公司 三维存储器及其制作方法

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