CN109196645A - 用于形成三维存储器件的双堆栈沟道孔结构的方法 - Google Patents

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Abstract

公开了一种用于形成3D存储器件的沟道孔结构的方法。所述方法包括：在衬底上形成第一交替电介质堆叠层和第一绝缘层；在穿透第一绝缘层和第一交替电介质堆叠层的第一沟道孔中形成第一沟道结构；在第一绝缘层中形成牺牲堆栈间插塞；在牺牲堆栈间插塞上形成第二交替电介质堆叠层；形成穿透第二交替电介质堆叠层并且暴露牺牲堆栈间插塞的部分的第二沟道孔；去除牺牲堆栈间插塞以形成腔；以及在所述腔中形成堆栈间沟道插塞，并在所述第二沟道孔中形成第二沟道结构，所述堆栈间沟道插塞接触所述第一沟道结构和所述第二沟道结构。

Description

用于形成三维存储器件的双堆栈沟道孔结构的方法
技术领域
本公开总体上涉及半导体技术领域，并且更具体而言，涉及用于形成三维(3D)存储器件的双堆栈(dual-deck)沟道孔结构的方法。
背景技术
通过改善工艺技术、电路设计、程序设计算法和制造工艺使平面存储单元缩小至更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得有挑战性并且成本高。因而，平面存储单元的存储密度接近上限。三维(3D)存储架构能够解决平面存储单元中的密度极限。
随着半导体技术的进步，诸如3D NAND存储器件的3D存储器件不断地使更多的氧化物/氮化物(ON)层按比例缩小。结果，沟道孔的刻蚀过程变得越来越有挑战性。
发明内容
文中公开了用于形成三维(3D)存储器件的双堆栈沟道孔结构的方法的实施例。
所述方法包括：在衬底上形成第一交替电介质堆叠层；在第一交替电介质堆叠层上形成第一绝缘层；形成穿透第一绝缘层和第一交替电介质堆叠层的第一沟道孔；在第一沟道孔中形成第一沟道结构；在第一绝缘层中形成牺牲堆栈间(inter-deck)插塞，其中，牺牲堆栈间插塞在横向平面中的投影覆盖第一沟道孔在所述横向平面中的投影；形成设置在所述牺牲堆栈间插塞上的第二交替电介质堆叠层；形成穿透第二交替电介质堆叠层并且暴露牺牲堆栈间插塞的部分的第二沟道孔；去除牺牲堆栈间插塞，以形成腔；以及在所述腔中形成堆栈间沟道插塞，并在所述第二沟道孔中形成第二沟道结构，其中，所述堆栈间沟道插塞接触所述第一沟道结构和所述第二沟道结构。
在一些实施例中，所述方法还包括：形成沿竖直方向堆叠的至少32个电介质层对，其中，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。
在一些实施例中，所述方法还包括：形成沿竖直方向堆叠的至少32个电介质层对，其中，每个电介质层对包括氧化硅层和氮化硅层。
在一些实施例中，所述方法还包括：在第一交替电介质堆叠层上形成氧化物层作为第一绝缘层；以及在所述氧化物层上形成氮化物层作为第一掩模层。
在一些实施例中，所述方法还包括：在形成第一沟道结构之前，在衬底的通过第一沟道孔暴露的表面上形成外延层。
在一些实施例中，形成第一沟道结构包括：在第一沟道孔的侧壁上形成第一功能层；形成覆盖所述功能层的侧壁的第一沟道层，所述第一沟道层与所述外延层接触；以及形成覆盖所述第一沟道层的侧壁并且填充所述第一沟道孔的第一填充结构。
在一些实施例中，形成所述第一功能层包括：在第一沟道孔的侧壁上形成用于阻挡电子电荷的外流的第一阻挡层；在第一阻挡层的表面上形成用于在3D存储器件的操作期间存储电子电荷的第一存储层；以及在第一存储层的表面上形成用于隧穿电子电荷的第一隧穿层。
在一些实施例中，形成牺牲堆栈间插塞包括：在第一绝缘层中形成第一凹陷，其中，第一凹陷在横向平面中的投影覆盖第一沟道孔在所述横向平面中的投影；在所述第一凹陷中形成氧化物和氮化物刻蚀停止层，所述氧化物和氮化物刻蚀停止层与所述第一沟道层接触；以及去除所述氧化物和氮化物刻蚀停止层的处于所述凹陷之外的部分，以形成牺牲堆栈间插塞，并使所述牺牲堆栈间插塞的顶表面平坦化。
在一些实施例中，所述方法还包括：形成牺牲堆栈间插塞包括：沉积包括钨、硅化钨或氮化钨的材料，以形成所述氧化物和氮化物刻蚀停止层。
在一些实施例中，去除牺牲堆栈间插塞包括：执行选择性湿法刻蚀工艺，以穿过第二沟道孔刻蚀牺牲堆栈间插塞。
在一些实施例中，在去除所述牺牲堆栈间插塞之前，所述方法还包括：在第二沟道孔的侧壁上以及在牺牲堆栈间插塞的通过第二沟道孔暴露的表面上形成第二功能层；以及去除第二功能层的处于所述牺牲堆栈间插塞的表面上的部分。
在一些实施例中，形成第二功能层包括：在第二沟道孔的侧壁上形成用于阻挡电子电荷的外流的第二阻挡层；在第二阻挡层的表面上形成用于在3D存储器件的操作期间存储电子电荷的第二存储层；以及在第二存储层的表面上形成用于隧穿电子电荷的第二隧穿层。
在一些实施例中，形成堆栈间沟道插塞包括：通过沉积过程在所述腔中形成堆栈间沟道插塞，其中，所述堆栈间沟道插塞接触所述第一沟道层。
在一些实施例中，在所述第一沟道孔中形成第二沟道结构包括：通过沉积过程在第二功能层的表面上形成第二沟道层，其中，所述第二沟道结构与所述堆栈间沟道插塞接触。
在一些实施例中，在所述腔中形成堆栈间沟道插塞并且在所述第一沟道孔中形成第二沟道结构包括：在单一沉积过程中形成所述堆栈间沟道插塞和所述第二沟道结构。
在一些实施例中，形成堆栈间沟道插塞包括：形成具有小于60nm的厚度的堆栈间沟道插塞。
在一些实施例中，形成第二沟道结构还包括：形成覆盖第二沟道层的侧壁并且填充第二沟道孔的第二填充结构。
在一些实施例中，所述方法还包括：去除第二填充结构的部分，从而在第二沟道孔中形成第二凹陷；以及在所述第二凹陷中形成顶部沟道插塞，所述顶部沟道插塞与所述第二沟道层接触。
在一些实施例中，所述方法还包括：利用导体层替换第一交替电介质堆叠层和第二交替电介质堆叠层中的第二电介质层。
在一些实施例中，所述方法还包括：在利用导体层替换第一交替电介质堆叠层和第二交替电介质堆叠层中的第二电介质层期间，减小堆栈间沟道插塞的厚度。
本领域技术人员根据所述描述、权利要求和本公开的附图能够理解本公开的其它方面。
附图说明
被并入本文并形成说明书的一部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A-图1B示出了根据本公开的一些实施例的用于形成3D存储器件的双堆栈沟道孔结构的示例性方法的流程图；以及
图2A-图2T示出了在图1A-图1B所示的方法的某些制作阶段的3D存储器件的示例性双堆栈沟道孔结构的截面图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”的含义，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征相对于另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在使用或操作中的设备的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。衬底包括顶表面和底表面。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互连线和/或通孔)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设置的用于部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“关于”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“关于”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，术语“3D存储器件”是指一种半导体器件，其在横向取向的衬底上具有竖直取向的存储单元晶体管串(在本文中被称为“存储器串”，例如NAND串)，以使得所述存储器串相对于衬底在竖直方向上延伸。如本文使用的，术语“竖直/竖直地”是指标称地垂直于衬底的横向表面。
根据本公开的各种实施例提供了具有用于存储器阵列(文中又称为“阵列器件”)的双堆栈沟道孔阵列结构的3D存储器件以及用于形成双堆栈沟道孔阵列结构的制作方法。
在一些实施例中，能够形成接头沟道孔结构，以穿透包括多个导电/电介质对或者多个氧化物/氮化物对的双堆栈交替堆叠层。导电/电介质对或者氧化物/氮化物对的数量可以大于或等于32，例如，可以为64、96、128、160等。通过组合两个沟道孔形成过程，并形成堆栈间沟道插塞，能够形成具有大深宽比以及有限的顶部-底部孔径误差的双堆栈沟道孔结构。
通过替换牺牲堆栈间插塞，能够在双堆栈交替堆叠层的上堆栈和下堆栈之间形成多晶硅堆栈间沟道插塞，以与接头沟道孔结构中的沟道层电连接。堆栈间沟道插塞可以具有鲁棒的结构强度，并且具有小于60nm的有限厚度。因而，能够显著改善3D存储器件的沟道迁移率和串电流。此外，堆栈间插头可以具有扩大的尺寸，以提高顶部-底部堆栈重叠裕量。因而，多晶硅堆栈间沟道插塞能够在接头沟道孔结构中的沟道层之间提供可靠的电连接，并且为后续工艺中的接触对准提供增大的面积。
参考图1A和图1B，示出了根据本公开的一些实施例的用于形成3D存储器件的双堆栈沟道孔结构的示例性方法的流程图。图2A-图2T示出了在图1A和图1B所示的方法的某些制作阶段的3D存储器件的示例性双堆栈沟道孔结构的截面图。
如图1A所示，方法开始于操作S101，其中，能够在衬底的表面上形成第一交替电介质堆叠层和第一绝缘层。在一些实施例中，衬底可以是具有任何适当结构的任何适当半导体衬底，例如，单晶单层衬底、多晶硅单层衬底、多晶硅和金属多层衬底等。
如图2A所示，能够在衬底1上形成包括多个电介质层对的第一交替电介质堆叠层2。第一交替电介质堆叠层2可以包括第一电介质层102(例如，由氧化硅构成)和不同于第一电介质层的第二电介质层104(例如，由氮化硅构成)的交替堆叠层。多个第一电介质层102和第二电介质层104沿平行于衬底1的表面的横向方向延伸。在一些实施例中，存在比第一交替电介质堆叠层2中的由不同材料构成并且具有不同厚度的电介质层对更多的层。第一交替电介质堆叠层2可以由一种或多种薄膜沉积工艺形成，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，第一交替电介质堆叠层2可以包括多个氧化物/氮化物层对。每个电介质层对包括由氧化硅构成的层102和由氮化硅构成的层104。多个氧化物/氮化物层对在文中又称为“交替氧化物/氮化物堆叠层”。也就是说，在第一交替电介质堆叠层2中，多个氧化物层102(在具有点的区域中示出)和多个氮化物层104(在具有网格的区域中示出)在竖直方向上交替。换言之，除了给定的交替氧化物/氮化物堆叠层的顶层和底层之外，其它氧化物层102中的每者可以被两个相邻的氮化物层104夹在中间，并且氮化物层104中的每者可以被两个相邻的氧化物层102夹在中间。
氧化物层可以均具有相同的厚度或者具有不同的厚度。例如，每个氧化物层的厚度可以处于10nm到100nm的范围中，优选为大约30nm。类似地，氮化物层可以均具有相同厚度或者具有不同厚度。例如，每个氮化物层的厚度可以处于10nm到100nm的范围中，优选为大约35nm。
应当指出，在本公开中，氧化物层102和/或氮化物层104可以包括任何适当的氧化物材料和/或氮化物材料。例如，氧化物材料可以包括硅化物，并且氮化物材料的元素可以包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。在一些实施例中，氧化物层可以是氧化硅层，并且氮化物层可以是氮化硅层。
第一交替电介质堆叠层2可以包括任何适当层数的氧化物层102和氮化物层104。在一些实施例中，第一交替电介质堆叠层2中的氧化物层102和氮化物层104的总层数大于或等于64。也就是说，氧化物/氮化物层对的数量可以大于或等于32。在一些实施例中，交替氧化物/氮化物堆叠层包括具有与氧化物/氮化物层对不同的材料和/或厚度的更多氧化物层或更多氮化物层。
可以在第一交替电介质堆叠层2上形成第一绝缘层3。在一些实施例中，第一绝缘层3可以由任何适当绝缘材料和/或电介质材料(例如，氧化硅)构成。应当指出，第一绝缘层3的材料可以不同于第一交替电介质堆叠层2中的氮化物层的材料。可以在交替电介质堆叠层2的顶表面上形成第一绝缘层3。
此外，在一些实施例中，可以在第一绝缘层3的顶表面上形成第一硬掩模层4。第一硬掩模层4可以包括处于第一绝缘层3的顶表面上的氮化物层以及处于这样的氮化物层的顶表面上的氧化物层。第一硬掩模层4的氮化物层可以是氮化硅层。
在一些实施例中，第一交替电介质堆叠层2、第一绝缘层3和/或第一硬掩模层4可以是通过使用一种或多种沉积工艺形成的。应当指出，本公开中使用的术语“沉积工艺”可以指任何适当的沉积工艺，包括但不限于化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺和/或其任何适当组合。
如图1A所示，所述方法能够进行至操作S102，其中能够形成第一沟道孔5。如图2A所示，第一沟道孔5能够完全穿透第一交替电介质堆叠层2和第一绝缘层3，并且能够延伸到衬底1中。在一些实施例中，第一沟道孔5可以通过对第一交替电介质堆叠层2和第一绝缘层3进行刻蚀以及后续的清洁过程而形成。用于形成第一沟道孔5的刻蚀工艺可以是干法刻蚀或者可以是湿法刻蚀和随后的清洁过程的组合。在一些实施例中，当在第一绝缘层3的顶表面上形成了第一硬掩模层4时，刻蚀过程还可以对第一硬掩模层4进行刻蚀，以形成第一沟道孔5。
如图1A所示，所述方法可以进行至操作S103，其中，能够从被第一沟道孔5暴露的衬底1朝上形成外延层6，如图2B所示。在一些实施例中，外延层6可以是通过使用选择性外延生长(SEG)工艺形成的多晶硅层。在一些实施例中，外延层6可以不直接形成于衬底1的表面上。可以在外延层6和衬底1之间形成一个或多个层。也就是说，外延层6重叠在衬底1上。
如图1A所示，所述方法能够进行至操作S104，其中，能够在第一沟道孔5的侧壁上形成第一功能层。第一功能层可以包括第一阻挡层7、第一存储层8、第一隧穿层9和第一钝化层10。在一些实施例中，第一功能层又可以称为电荷捕获层。
如图2C所示，能够在第一沟道孔5的侧壁上以及外延层6的顶表面上形成第一阻挡层7。第一阻挡层7能够用于阻挡电子电荷的外流。在一些实施例中，第一阻挡层7可以是氧化硅层或者氧化硅/氮氧化硅/氧化硅(SiO2-SiON-SiO2)层的组合。在一些实施例中，第一阻挡层7包括高介电常数(高k)电介质(例如，氧化铝)。在一个示例中，第一阻挡层7主要是在氮化硅沉积过程之后通过原位蒸汽生成(ISSG)氧化而形成的氧化物层。在一些实施例中，第一阻挡层7的厚度可以小于20nm。
第一存储层8可以形成于第一阻挡层7的表面上。第一存储层8可以用于存储电子电荷。第一存储层7中的电荷的存储和/或去除能够影响半导体沟道的导通/截止状态和/或导电性。第一存储层7可以包括多晶硅或氮化硅。第一存储层8可以包括一个或多个材料膜，所述材料包括但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合、或它们的任何组合。在一些实施例中，第一存储层8可以包括通过使用一种或多种沉积工艺形成的氮化物层。在一些实施例中，第一存储层8的厚度可以小于20nm。
第一隧穿层9可以形成于第一存储层8的表面上。第一隧穿层9可以用于生成电子电荷(电子或空穴)。第一隧穿层9可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其组合。在一些实施例中，第一隧穿层9可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，第一隧穿层9的厚度可以小于20nm。
如图2D中所示，在一些实施例中，第一钝化层10可以形成于第一隧穿层9的表面上。第一钝化层10可以用于保护第一隧穿层9使其在后续的去除过程中不受损害。在一些实施例中，第一钝化层10可以是通过使用沉积工艺形成的非晶硅层。在一些实施例中，可以在第一钝化层10上涂覆额外的帽盖氧化物层。应当指出，在一些其它实施例中，可以省略第一钝化层10。
可以去除第一阻挡层7、第一存储层8、第一隧穿层9和第一钝化层10的位于第一沟道孔5的底部上的外延层6的顶表面上的部分，其一般被称为“硅-氧化物-氮化物-氧化物(SONO)穿孔”。在一些实施例中，去除过程可以包括刻蚀过程和清洁过程。因而，第一功能层可以形成在第一沟道孔5的侧壁上，并且电连接至外延层6。
在一些实施例中，在同一去除过程中，还可以去除位于第一硬掩模层4的氮化物层的表面上的第一阻挡层7、第一存储器8、第一隧穿层9和第一硬掩模层4的氧化物层。因而，硬掩模层4的氮化物层保留在第一绝缘层3的表面上。
如图1A所示，所述方法可以进行至操作S105，其中，能够在第一功能层的侧壁上以及外延层的暴露表面上形成第一沟道层，并且能够形成第一填充结构，以填充所述第一沟道孔。
如图2E所示，可以将第一沟道层11形成为覆盖第一钝化层10的侧壁以及外延层6的顶表面。第一沟道层11可以覆盖第一硬掩模层4的氮化物层的顶表面。在一些实施例中，第一沟道层11可以是通过使用薄膜沉积工艺形成的非晶硅层或多晶硅层，所述薄膜沉积工艺例如是ALD、CVD、PVD或者任何其它适当工艺。在一些实施例中，第一沟道层11的厚度可以小于20nm。
如图2F所示，可以将第一填充结构12形成为覆盖第一沟道层11并填充第一沟道孔5。在一些实施例中，第一填充结构12可以是通过使用沉积工艺形成的氧化物层。在一些实施例中，第一填充结构12可以包括一个或多个空气隙。
如图2G所示，可以去除第一填充结构12的部分(其通常被称为“深刻蚀”)，以使得第一填充结构12的剩余部分的顶表面能够低于第一绝缘层3的顶表面，但是高于第一绝缘层3的底表面，从而实现更好的器件性能。在一些实施例中，可以通过使用凹陷刻蚀工艺去除第一填充结构12的部分，所述凹陷刻蚀工艺包括但不限于湿法刻蚀、干法刻蚀或其组合。
如图2H所示，能够去除第一沟道层11的部分，以使得第一沟道层11的剩余部分的表面低于第一绝缘层3。第一沟道层11的剩余部分可以与外延层6接触。在一些实施例中，能够通过使用任何适当的刻蚀工艺去除第一沟道层11的部分，所述刻蚀工艺例如是湿法刻蚀、干法刻蚀或其组合。
如图1A所示，所述方法能够进行至操作S106，其中，能够在第一绝缘层3中形成第一凹陷。在一些实施例中，第一凹陷在衬底1上的投影能够完全覆盖第一沟道孔5在衬底1上的投影。
如图2I所示，可以去除第一硬掩模层4的氮化物层。在一些实施例中，可以通过使用任何适当的刻蚀工艺去除第一硬掩模层4的氮化物层，所述适当的刻蚀工艺例如是湿法刻蚀、干法刻蚀或其组合。在一些实施例中，还可以对第一存储层8(氮化物层)的处于第一沟道孔5的侧壁上的部分进行刻蚀，以使得第一存储层8的顶表面低于第一绝缘层3的顶表面。
如图2J所示，可以通过使用任何适当技术使第一绝缘层3的表面平坦化，所述适当技术例如是背面研磨、化学机械抛光(CMP)等。可以通过使用诸如非选择性干法刻蚀工艺和随后的稀释氢氟酸(HF)清洁工艺之类的任何适当的刻蚀工艺和清洁工艺来去除第一绝缘层3的部分，从而在第一绝缘层3中形成第一凹陷13。
在一些实施例中，第一凹陷13在衬底1上的投影能够完全覆盖第一沟道孔5在衬底1上的投影。在一些实施例中，第一沟道孔5的直径“x”可以处于50nm到150nm的范围中。在一些实施例中，第一凹陷13的直径“x”和第一沟道孔5的最大直径“y”之间的差可以处于10nm到30nm的范围中。在一些实施例中，第一凹陷的深度可以小于或等于平坦化的第一绝缘层3的厚度，如图2J所示。例如，第一凹陷的深度可以处于10nm和100nm之间的范围中。在一个实施例中，平坦化的第一绝缘层3的厚度可以处于20nm和200nm之间的范围中，而第一凹陷的深度可以处于10nm和100nm之间的范围中。
如图1A所示，所述方法可以进行至操作S107，其中，可以在第一凹陷13中形成牺牲堆栈间插塞14。如图2K所示，牺牲堆栈间插塞14可以与沟道层接触，但是不与第一存储层8接触，也不与顶部第二电介质层104接触。在一些实施例中，牺牲堆栈间插塞14可以包括能够被用作氧化物和氮化物刻蚀停止层的任何适当半导体或导电材料，所述材料包括但不限于钨(W)、硅化钨(WSix)和/或氮化钨(WNx)等。牺牲堆栈间插塞14可以是通过使用任何适当沉积工艺形成的，所述工艺例如是ALD、CVD、PVD等。
牺牲堆栈间插塞14的厚度可以等于第一凹陷13的深度。如上文所述，在一些实施例中，牺牲堆栈间插塞14的厚度可以等于或者小于平坦化的第一绝缘层3的厚度。例如，牺牲堆栈间插塞14的厚度可以处于10nm和100nm之间的范围中，优选小于大约60nm。在一些实施例中，牺牲堆栈间插塞14的直径可以处于50nm和150nm之间的范围中。
如图1B所示，所述方法能够进行至操作S108，其中，能够依次在牺牲堆栈间插塞14上形成第二交替电介质堆叠层15、第二绝缘层16和第二硬掩模堆叠层17。
如图2L所示，可以在第一绝缘连接层3和牺牲堆栈间插塞14上形成包括多个电介质层对的第二交替电介质堆叠层15。第二交替电介质堆叠层15可以包括第一电介质层102和不同于第一电介质层的第二电介质层104的交替堆叠层。多个第一电介质层102和第二电介质层104沿平行于衬底1的表面的横向方向延伸。在一些实施例中，存在比第二交替电介质堆叠层15中的由不同材料构成并且具有不同厚度的电介质层对更多的层。第二交替电介质堆叠层15可以通过一种或多种沉积工艺形成，所述沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。
在一些实施例中，第二交替电介质堆叠层15可以包括多个氧化物/氮化物层对。每个电介质层对包括由氧化硅构成的层102和由氮化硅构成的层104。多个氧化物/氮化物层对在文中又称为“交替氧化物/氮化物堆叠层”。也就是说，在第二交替电介质堆叠层15中，多个氧化物层102(在具有点的区域中示出)和多个氮化物层104(在具有网格的区域中示出)在竖直方向交替。换言之，除了给定的交替氧化物/氮化物堆叠层的顶层和底层之外，其它氧化物层102中的每者可以被两个相邻的氮化物层104夹在中间，并且氮化物层104中的每者可以被两个相邻的氧化物层102夹在中间。在一些实施例中，第二交替电介质堆叠层15的最低层是氧化物层。
氧化物层可以均具有相同的厚度或者具有不同的厚度。例如，每个氧化物层的厚度可以处于10nm到100nm的范围中，优选为大约30nm。类似地，氮化物层可以均具有相同厚度或者具有不同厚度。例如，每个氮化物层的厚度可以处于10nm到100nm的范围中，优选约为35nm。
第二交替电介质堆叠层15可以包括任何适当层数的氧化物层102和氮化物层104。在一些实施例中，第二交替电介质堆叠层15中的氧化物层102和氮化物层104的总层数大于或等于64。也就是说，氧化物/氮化物层对的数量可以大于或等于32。在一些实施例中，交替氧化物/氮化物堆叠层包括材料和/或厚度不同于氧化物/氮化物层对的更多氧化物层或更多氮化物层。
第二绝缘层16可以形成于第二交替电介质堆叠层15上。在一些实施例中，第二绝缘层16可以由任何适当绝缘材料和/或电介质材料(例如，氧化硅)构成。应当指出，第二绝缘层16的材料可以不同于第二交替电介质堆叠层15中的氮化物层的材料。第二绝缘层16可以形成于第二交替电介质堆叠层15的顶表面上。
此外，在一些实施例中，第二掩模层17可以形成于第二绝缘层16的顶表面上。第二掩模层17可以包括处于第二绝缘层16的顶表面上的氮化物层和处于这样的氮化物层的顶表面上的氧化物层。第二掩模层17的氮化物层可以是氮化硅层。
在一些实施例中，第二交替电介质堆叠层15、第二绝缘层16和/或第二掩模层17可以通过使用一种或多种沉积工艺而形成。应当指出，本公开中使用的术语“沉积工艺”可以指任何适当的沉积工艺，其包括但不限于化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺和/或其任何适当组合。
如图1B所示，所述方法可以进行至操作S109，其中，形成第二沟道孔18。如图2M所示，第二沟道孔18可以完全穿透第二交替电介质堆叠层15和第二绝缘层16，并且可以暴露牺牲堆栈间插塞14的表面或者延伸到牺牲堆栈间插塞14中。第二沟道孔18在衬底1上的投影能够至少部分地与第一沟道孔5在衬底1上的投影重叠。
在一些实施例中，可以刻蚀第二交替电介质堆叠层15、第二绝缘层16和第二掩模层17以形成第二沟道孔18。可以通过使用干法刻蚀工艺、湿法刻蚀工艺或其组合对第二交替电介质堆叠层15、第二绝缘层16和第二掩模层17进行刻蚀。之后，可以执行清洁过程，从而对第二沟道孔18进行清洁。
应当指出，第二沟道孔18可以暴露牺牲堆栈间插塞14的表面，或者可以延伸到牺牲堆栈间插塞14中。因而，能够在后续工艺中去除牺牲堆栈间插塞14。
如图1B所示，所述方法能够进行至操作S1010，其中，能够在第二沟道孔18的侧壁和底部上形成第二功能层。在一些实施例中，第二功能层可以包括第二阻挡层19、第二存储层20、第二隧穿层21和第二钝化层22。
如图2N所示，第二阻挡层19可以形成于第二沟道孔18的侧壁上。第二阻挡层19可以用于阻挡电子电荷的外流。在一些实施例中，第二阻挡层19可以是通过使用沉积工艺形成的氧化物层。
第二存储层20可以形成于第二阻挡层19的表面上。第二存储层20可以用于存储电子电荷。在一些实施例中，第二存储层20可以是通过使用沉积工艺形成的氮化物层。
第二隧穿层21可以形成于第二存储层20的表面上。第二隧穿层21可以用于生成电子电荷。在一些实施例中，第二隧穿层21可以是通过使用沉积工艺形成的氧化物层。
如图2O所示，第二钝化层22可以形成于第二隧穿层21的表面上。第二钝化层22可以用于保护第二隧穿层21使其在后续的去除过程中免受损害。在一些实施例中，第二钝化层22可以是通过使用沉积工艺形成的非晶硅层。
如图2O所示，可以去除第二钝化层22、第二隧穿层21、第二存储层20和第二阻挡层19的位于牺牲堆栈间插塞14的表面上的部分。在一些实施例中，去除过程可以包括刻蚀过程和清洁过程。在一些实施例中，还可以通过使用刻蚀工艺去除第二钝化层22、第二隧穿层21、第二存储层20、第二阻挡层19、第二掩模层17的氧化物层的位于第二掩模层17的氮化物层上的部分。照此，能够在第二沟道孔18的侧壁上形成第二功能层。
如图1B所示，所述方法能够进行至操作S1011，其中，能够去除牺牲堆栈间插塞14，以形成腔。如图2P所示，能够通过使用诸如选择性湿法刻蚀工艺的任何适当刻蚀工艺来去除牺牲堆栈间插塞14。照此，能够在第一绝缘层3中形成腔31。
如图1B所示，所述方法能够进行至操作S1012，其中，能够在第二功能层的侧壁上形成第二沟道层，并且能够形成堆栈间沟道插塞，以填充所述腔。此外，能够形成第二填充结构，以填充第二沟道孔。
如图2Q中所示，可以形成第二沟道层23以覆盖第二钝化层22的侧壁，并且可以形成堆栈间沟道插塞32，以填充通过去除牺牲堆栈间插塞14而形成的腔31。照此，能够使堆栈间沟道插塞32既接触第二沟道层23，又接触第一沟道层11。在一些实施例中，第二沟道层23还可以覆盖第二绝缘层16的表面或者第二掩模层17的氮化物层的表面。在一些实施例中，第二沟道层23和堆栈间沟道插塞32可以是通过使用单一沉积工艺形成的非晶硅层或者多晶硅层。因而，可以说它们是同时形成的。堆栈间沟道插塞32的厚度可以处于40nm到70nm的范围中，优选小于大约60nm。
如图1B所示，所述方法能够进行至操作S1013，其中，能够形成第二填充结构，以填充第二沟道孔。如图2R所示，能够形成第二填充结构29以覆盖第二沟道层23并且填充第二沟道孔18。在一些实施例中，第二填充结构29可以是通过使用沉积工艺形成的氧化物层。如图2S所示，可以去除第二填充结构29的部分，从而使第二填充结构29的表面低于第二绝缘层16的表面。在一些实施例中，所述去除过程可以包括刻蚀过程。
如图2S所示，可以去除第二沟道层23的位于第二绝缘层16的表面或者第二掩模层17的表面上的部分。在一些实施例中，去除过程可以包括刻蚀过程。第二沟道层23的剩余部分的顶表面可以高于第二填充结构29的顶表面。因而，能够在第四沟道结构和第二填充结构上以及在第二沟道孔18中形成第二凹陷。在一些实施例中，还可以通过任何适当刻蚀工艺去除第二掩模层17的氮化物层。
如图1B所示，所述方法能够进行至操作S1014，其中，能够在第二凹陷中形成顶部沟道插塞。如图2T所示，能够在第二凹陷中形成处于第二填充结构29上并且与第二沟道层23接触的顶部沟道插塞30。可以通过诸如背面研磨和/或化学机械抛光(CMP)的任何适当技术使第二绝缘层16的顶表面以及顶部沟道插塞30的顶表面平坦化。
此外，应当指出，可以执行后续处理，从而进一步制作3D存储器件。例如，可以在顶部沟道插塞30上形成用于将顶部沟道插塞30电连接至后段工艺(BEOL)金属线(例如，双重图案化结构的位线)的金属通孔。
在一些实施例中，可以执行栅极替换工艺(又称为“字线替换”工艺)，以；利用导体层(例如，W)替换第一交替电介质堆叠层2和第二交替电介质堆叠层15的第二电介质层104(例如，氮化硅)。结果，在栅极替换工艺之后，交替电介质堆叠层能够变为交替导体/电介质堆叠层。可以通过相对于第二电介质层(例如，氧化硅)选择性地对第一电介质层(例如，氮化硅)进行湿法刻蚀并利用导体层(例如，W)填充所述结构而执行利用导体层替换第二电介质层104。可以通过PVD、CVD、ALD、任何其它适当工艺或其任何组合来填充导体层。导体层可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任何组合。
在一些实施例中，在替换工艺期间，可以通过氧化工艺将与第二交替电介质堆叠层15的底部氮化物层相邻或者与第一交替电介质堆叠层2的顶部氮化物层相邻的堆栈间沟道插塞32的部分转换为氧化物层。例如，可以执行刻蚀工艺，从而去除第一交替电介质堆叠层2和第二交替电介质堆叠层15中的所有氮化物层。之后，可以执行氧化工艺以使堆栈间沟道插塞32的暴露表面氧化。结果，能够将堆栈间沟道插塞32的部分转换为氧化物层。在一些实施例中，在替换工艺之后能够减小堆栈间沟道插塞32的厚度。例如，能够将堆栈间沟道插塞32的厚度减小到30nm和60nm之间的范围。
相应地，公开了一种用于形成3D存储器件的双堆栈沟道孔结构的方法。通过组合两个沟道孔形成过程，并形成堆栈间沟道插塞，能够形成具有大深宽比以及有限的顶部-底部孔径误差的双堆栈沟道孔结构。通过形成牺牲堆栈间插塞，并利用堆栈间沟道插塞替换牺牲堆栈间插塞，在堆栈间沟道插塞具有鲁棒的结构强度的情况下，能够将堆栈间沟道插塞的厚度控制在预期范围内，例如，小于60nm。因而，能够显著改善3D存储器件的沟道迁移率和串电流。此外，能够扩大堆栈间沟道插塞的直径，以确保更高的可容忍刻蚀裕量，由此获得了有效率的工艺能力控制、简化的工艺复杂性和降低的成本。
用于形成3D存储器件的双堆栈沟道孔结构的方法可以包括：在衬底上形成第一交替电介质堆叠层；在第一交替电介质堆叠层上形成第一绝缘层；形成穿透第一绝缘层和第一交替电介质堆叠层的第一沟道孔；在第一沟道孔中形成第一沟道结构；在第一绝缘层中形成牺牲堆栈间插塞，其中，牺牲堆栈间插塞在横向平面中的投影覆盖第一沟道孔在所述横向平面中的投影；形成设置在所述牺牲堆栈间插塞上的第二交替电介质堆叠层；形成穿透第二交替电介质堆叠层并且暴露牺牲堆栈间插塞的部分的第二沟道孔；去除牺牲堆栈间插塞，以形成腔；以及在所述腔中形成堆栈间沟道插塞，并在所述第二沟道孔中形成第二沟道结构，其中，所述堆栈间沟道插塞接触所述第一沟道结构和所述第二沟道结构。
在一些实施例中，所述方法还包括：形成沿竖直方向堆叠的至少32个电介质层对，其中，每个电介质层对包括第一电介质层和不同于第一电介质层的第二电介质层。
在一些实施例中，所述方法还包括：形成沿竖直方向堆叠的至少32个电介质层对，其中，每个电介质层对包括氧化硅层和氮化硅层。
在一些实施例中，所述方法还包括：在第一交替电介质堆叠层上形成氧化物层作为第一绝缘层；以及在所述氧化物层上形成氮化物层作为第一掩模层。
在一些实施例中，所述方法还包括：在形成第一沟道结构之前，在衬底的通过第一沟道孔暴露的表面上形成外延层。
在一些实施例中，形成第一沟道结构包括：在第一沟道孔的侧壁上形成第一功能层；形成覆盖所述功能层的侧壁的第一沟道层，所述第一沟道层与所述外延层接触；以及形成第一填充结构以覆盖所述第一沟道层的侧壁并且填充所述第一沟道孔。
在一些实施例中，形成所述第一功能层包括：在第一沟道孔的侧壁上形成用于阻挡电子电荷的外流的第一阻挡层；在第一阻挡层的表面上形成用于在3D存储器件的操作期间存储电子电荷的第一存储层；以及在第一存储层的表面上形成用于隧穿电子电荷的第一隧穿层。
在一些实施例中，形成牺牲堆栈间插塞包括：在第一绝缘层中形成第一凹陷，其中，第一凹陷在横向平面中的投影覆盖第一沟道孔在所述横向平面中的投影；在所述第一凹陷中形成氧化物和氮化物刻蚀停止层，所述氧化物和氮化物刻蚀停止层与所述第一沟道层接触；以及去除所述氧化物和氮化物刻蚀停止层的处于所述凹陷外的部分，以形成牺牲堆栈间插塞，并使所述牺牲堆栈间插塞的顶表面平坦化。
在一些实施例中，所述方法还包括：形成牺牲堆栈间插塞包括：沉积包括钨、硅化钨或氮化钨的材料，以形成所述氧化物和氮化物刻蚀停止层。
在一些实施例中，去除牺牲堆栈间插塞包括：执行选择性湿法刻蚀工艺，从而穿过第二沟道孔刻蚀牺牲堆栈间插塞。
在一些实施例中，在去除所述牺牲堆栈间插塞之前，所述方法还包括：在第二沟道孔的侧壁上以及在牺牲堆栈间插塞的通过第二沟道孔暴露的表面上形成第二功能层；以及去除第二功能层的处于所述牺牲堆栈间插塞的表面上的部分。
在一些实施例中，形成第二功能层包括：在第二沟道孔的侧壁上形成用于阻挡电子电荷的外流的第二阻挡层；在第二阻挡层的表面上形成用于在3D存储器件的操作期间存储电子电荷的第二存储层；以及在第二存储层的表面上形成用于隧穿电子电荷的第二隧穿层。
在一些实施例中，形成堆栈间沟道插塞包括：通过沉积工艺在所述腔中形成堆栈间沟道插塞，其中，所述堆栈间沟道插塞接触所述第一沟道层。
在一些实施例中，在所述第一沟道孔中形成第二沟道结构包括：通过沉积工艺在第二功能层的表面上形成第二沟道层，其中，所述第二沟道结构与所述堆栈间沟道插塞接触。
在一些实施例中，在所述腔中形成堆栈间沟道插塞并且在所述第一沟道孔中形成第二沟道结构包括：在单一沉积过程中形成所述堆栈间沟道插塞和所述第二沟道结构。
在一些实施例中，形成堆栈间沟道插塞包括：形成具有小于60nm的厚度的堆栈间沟道插塞。
在一些实施例中，形成第二沟道结构还包括：形成第二填充结构以覆盖第二沟道层的侧壁并且填充第二沟道孔。
在一些实施例中，所述方法还包括：去除第二填充结构的部分，从而在第二沟道孔中形成第二凹陷；以及在所述第二凹陷中形成顶部沟道插塞，所述顶部沟道插塞与所述第二沟道层接触。
在一些实施例中，所述方法还包括：利用导体层替换第一交替电介质堆叠层和第二交替电介质堆叠层中的第二电介质层。
在一些实施例中，所述方法还包括：在利用导体层替换第一交替电介质堆叠层和第二交替电介质堆叠层中的第二电介质层期间减小堆栈间沟道插塞的厚度。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，以使得本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来进行限定。

Claims (20)

1.一种用于形成三维(3D)存储器件中的沟道孔结构的方法，包括：
在衬底上形成第一交替电介质堆叠层；
在所述第一交替电介质堆叠层上形成第一绝缘层；
形成穿透所述第一绝缘层和所述第一交替电介质堆叠层的第一沟道孔；
在所述第一沟道孔中形成第一沟道结构；
在所述第一绝缘层中形成牺牲堆栈间插塞，其中，所述牺牲堆栈间插塞在横向平面中的投影覆盖所述第一沟道孔在所述横向平面中的投影；
形成设置在所述牺牲堆栈间插塞上的第二交替电介质堆叠层；
形成穿透所述第二交替电介质堆叠层并且暴露所述牺牲堆栈间插塞的部分的第二沟道孔；
去除所述牺牲堆栈间插塞，以形成腔；以及
在所述腔中形成堆栈间沟道插塞，并在所述第二沟道孔中形成第二沟道结构，其中，所述堆栈间沟道插塞接触所述第一沟道结构和所述第二沟道结构。
2.根据权利要求1所述的方法，其中，形成所述第一交替电介质堆叠层和形成所述第二交替电介质堆叠层的至少其中之一包括：
形成沿竖直方向堆叠的至少32个电介质层对，其中，每个电介质层对包括第一电介质层和不同于所述第一电介质层的第二电介质层。
3.根据权利要求1所述的方法，其中，形成所述第一交替电介质堆叠层和形成所述第二交替电介质堆叠层的至少其中之一包括：
形成沿竖直方向堆叠的至少32个电介质层对，其中，每个电介质层对包括氧化硅层和氮化硅层。
4.根据权利要求1所述的方法，还包括：
在所述第一交替电介质堆叠层上形成氧化物层作为所述第一绝缘层；以及
在所述氧化物层上形成氮化物层作为第一掩模层。
5.根据权利要求1所述的方法，还包括：
在形成所述第一沟道结构之前，在所述衬底的通过所述第一沟道孔暴露的表面上形成外延层。
6.根据权利要求5所述的方法，其中，形成所述第一沟道结构包括：
在所述第一沟道孔的侧壁上形成第一功能层；
形成覆盖所述功能层的侧壁的第一沟道层，所述第一沟道层与所述外延层接触；以及
形成第一填充结构以覆盖所述第一沟道层的侧壁并且填充所述第一沟道孔。
7.根据权利要求6所述的方法，其中，形成所述第一功能层包括：
在所述第一沟道孔的侧壁上形成用于阻挡电子电荷的外流的第一阻挡层；
在所述第一阻挡层的表面上形成用于在所述3D存储器件的操作期间存储电子电荷的第一存储层；以及
在所述第一存储层的表面上形成用于隧穿电子电荷的第一隧穿层。
8.根据权利要求6所述的方法，其中，形成所述牺牲堆栈间插塞包括：
在所述第一绝缘层中形成第一凹陷，其中，所述第一凹陷在所述横向平面中的投影覆盖所述第一沟道孔在所述横向平面中的投影；
在所述第一凹陷中形成氧化物和氮化物刻蚀停止层，所述氧化物和氮化物刻蚀停止层与所述第一沟道层接触；以及
去除所述氧化物和氮化物刻蚀停止层的处于所述凹陷外的部分，以形成所述牺牲堆栈间插塞，并使所述牺牲堆栈间插塞的顶表面平坦化。
9.根据权利要求6所述的方法，其中，形成所述牺牲堆栈间插塞包括：
沉积包括钨、硅化钨或氮化钨的材料，以形成所述氧化物和氮化物刻蚀停止层。
10.根据权利要求1所述的方法，其中，去除所述牺牲堆栈间插塞包括：
执行选择性湿法刻蚀工艺，以穿过所述第二沟道孔刻蚀所述牺牲堆栈间插塞。
11.根据权利要求6所述的方法，在去除所述牺牲堆栈间插塞之前，还包括：
在所述第二沟道孔的侧壁上以及在所述牺牲堆栈间插塞的通过所述第二沟道孔暴露的表面上形成第二功能层；以及
去除处于所述牺牲堆栈间插塞的表面上的第二功能层的部分。
12.根据权利要求11所述的方法，其中，形成所述第二功能层包括：
在所述第二沟道孔的侧壁上形成用于阻挡电子电荷的外流的第二阻挡层；
在所述第二阻挡层的表面上形成用于在所述3D存储器件的操作期间存储电子电荷的第二存储层；以及
在所述第二存储层的表面上形成用于隧穿电子电荷的第二隧穿层。
13.根据权利要求11所述的方法，其中，形成所述堆栈间沟道插塞包括：
通过沉积工艺在所述腔中形成堆栈间沟道插塞，其中，所述堆栈间沟道插塞接触所述第一沟道层。
14.根据权利要求13所述的方法，其中，在所述第一沟道孔中形成所述第二沟道结构包括：
通过沉积工艺在所述第二功能层的表面上形成所述第二沟道层，其中，所述第二沟道结构与所述堆栈间沟道插塞接触。
15.根据权利要求11所述的方法，其中，在所述腔中形成所述堆栈间沟道插塞并且在所述第一沟道孔中形成所述第二沟道结构包括：
在单一沉积过程中形成所述堆栈间沟道插塞和所述第二沟道结构。
16.根据权利要求11所述的方法，其中，形成所述堆栈间沟道插塞包括：
形成具有小于60nm的厚度的所述堆栈间沟道插塞。
17.根据权利要求15所述的方法，其中，形成所述第二沟道结构还包括：
形成第二填充结构以覆盖所述第二沟道层的侧壁并且填充所述第二沟道孔。
18.根据权利要求17所述的方法，还包括：
去除所述第二填充结构的部分，从而在所述第二沟道孔中形成第二凹陷；以及
在所述第二凹陷中形成顶部沟道插塞，所述顶部沟道插塞与所述第二沟道层接触。
19.根据权利要求1所述的方法，还包括：
利用导体层替换所述第一交替电介质堆叠层和所述第二交替电介质堆叠层中的第二电介质层。
20.根据权利要求19所述的方法，还包括：
在利用导体层替换所述第一交替电介质堆叠层和所述第二交替电介质堆叠层中的第二电介质层期间，减小所述堆栈间沟道插塞的厚度。
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