CN109727981A

CN109727981A - 3d nand存储器及其形成方法

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Publication number: CN109727981A
Application number: CN201910099278.1A
Authority: CN
Inventors: 李兆松; 肖莉红; 刘沙沙; 卢峰; 王恩博
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2019-01-31
Filing date: 2019-01-31
Publication date: 2019-05-07
Anticipated expiration: 2039-01-31
Also published as: CN109727981B

Abstract

一种3D NAND存储器及其形成方法，所述形成方法，在形成堆叠结构之前，在凹槽中形成半导体外延层，在形成半导体外延层时，形成工艺不会受到堆叠结构中的通孔的深度、尺寸和形貌的影响，使得形成的半导体外延层表面具有平坦的表面，使得存储结构中的沟道层与半导体外延层能具有良好的接触性能。此外，形成的半导体外延层的表面低于介质层的表面，使得形成的刻蚀停止层(特别是刻蚀停止层采用金属材料时)能限定在半导体外延层上方的凹槽中，使得刻蚀停止层能保持较高的位置精度，并且使得介质层具有平坦的表面，便于后续形成堆叠结构。

Description

3D NAND存储器及其形成方法

技术领域

本发明涉及半导体制作领域，尤其涉及一种3D NAND存储器及其形成方法。

背景技术

NAND闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。

现有3D NAND存储器的形成过程一般包括：在衬底上形成氮化硅层和氧化硅层交替层叠的堆叠结构；刻蚀所述堆叠结构，在堆叠结构中形成沟道孔，在形成沟道孔后，刻蚀沟道孔底部的衬底，在衬底中形成凹槽；在沟道孔底部的凹槽中，通过选择性外延生长(Selective Epitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道孔中形成电荷存储层和沟道层，所述沟道层与外延硅层连接；去除氮化硅层，在去除氮化硅层的位置形成栅极金属。

现有的3D NAND存储器存在沟道层与外延硅层(SEG)接触不良的问题。

发明内容

本发明所要解决的技术问题是怎样防止沟道层与外延硅层(SEG)接触不良的问题。

本发明提供了一种3D NAND存储器的形成方法，包括：

提供半导体衬底，所述半导体衬底上形成有介质层；刻蚀所述介质层和半导体衬底，在介质层和半导体衬底中形成凹槽；在所述凹槽中形成半导体外延层，所述半导体外延层的表面低于介质层的表面；在半导体外延层上形成刻蚀停止层，所述刻蚀停止层表面与介质层表面齐平；在所述介质层上形成有牺牲层和隔离层交替层叠的堆叠结构；刻蚀所述堆叠结构，在所述堆叠结构中形成暴露出刻蚀停止层的沟道孔；去除部分或全部所述刻蚀停止层；在沟道孔中形成存储结构。

可选的，还包括：在凹槽的侧壁形成绝缘层；形成绝缘层后，在所述凹槽中形成半导体外延层，所述半导体外延层的表面低于介质层的表面。

可选的，所述绝缘层的材料为氧化硅。

可选的，所述绝缘层的形成过程为：在所述介质层的表面以及凹槽的侧壁和底部表面形成绝缘材料层；无掩膜刻蚀所述绝缘材料层，在凹槽的侧壁形成绝缘层。

可选的，在刻蚀绝缘层后，过刻蚀去除凹槽底部部分厚度的半导体衬底。

可选的，所述半导体外延层的材料与半导体衬底的材料相同。

可选的，所述半导体外延层的形成过程为：在所述介质层和凹槽中形成外延材料层，所述外延材料层填充满凹槽；平坦化所述外延材料层，使外延材料层的表面与介质层的表面齐平；回刻蚀平坦化后的外延材料层，使外延材料层的表面低于介质层的表面，在凹槽中形成半导体外延层。

可选的，所述外延材料层的形成工艺为化学气相沉积或选择性外延工艺。

可选的，所述刻蚀停止层的形成过程为：在介质层和半导体外延层的表面形成停止材料层；平坦化所述停止材料层，暴露出介质层表面，在半导体外延层表面形成刻蚀停止层。

可选的，所述刻蚀停止层的材料为金属。

可选的，所述存储结构包括位于沟道孔侧壁的电荷存储层和位于电荷存储层上的沟道层，所述沟道层与半导体外延层接触。

可选的，所述电荷存储层包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。

可选的，所述堆叠结构包括位于介质层上的第一堆叠结构和位于第一堆叠结构上的第二堆叠结构，第一堆叠结构和第二堆叠结构均包括若干交替层叠牺牲层和隔离层，所述沟道孔包括相互连通的第一沟道孔和第二沟道孔，所述第一堆叠结构中形成有第一沟道孔，所述第二堆叠结构中形成有第二沟道孔；在第一沟道孔和第二沟道孔的中形成存储结构。

可选的，在形成刻蚀停止层后，在介质层的表面形成第一堆叠结构；刻蚀所述第一堆叠结构；在第一堆叠结构中形成暴露出刻蚀停止层的第一沟道孔；在第一沟道孔中填充满填充牺牲层；在第一堆叠结构上形成第二堆叠结构；刻蚀所述第二堆叠结构，在第二堆叠结构中形成暴露出填充牺牲层的第二沟道孔；去除所述牺牲层；去除所述刻蚀停止层；在所述第一沟道孔和第二沟道孔中形成存储结构。

可选的，所述堆叠结构和介质层之间还具有隔离氧化层，所述隔离氧化层覆盖所述刻蚀停止层。

本发明还提供了一种3D NAND存储器，包括：

半导体衬底，所述半导体衬底上具有介质层；位于所述介质层和半导体衬底中的凹槽；位于所述凹槽中的半导体外延层，所述半导体外延层的表面低于介质层的表面；位于半导体外延层上的刻蚀停止层，所述刻蚀停止层表面与介质层表面齐平；位于所述介质层上的牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构中具有暴露出刻蚀停止层的沟道孔；位于沟道孔中的存储结构。

可选的，所述凹槽的侧壁还具有绝缘层，所述半导体外延层位于绝缘层之间。

可选的，所述刻蚀停止层的材料为金属。

与现有技术相比，本发明技术方案具有以下优点：

本发明的3D NAND存储器的形成方法，在介质层和半导体衬底中形成凹槽；在所述凹槽中形成半导体外延层，所述半导体外延层的表面低于介质层的表面；在半导体外延层上形成刻蚀停止层，所述刻蚀停止层表面与介质层表面齐平；在所述介质层上形成有牺牲层和隔离层交替层叠的堆叠结构；刻蚀所述堆叠结构，在所述堆叠结构中形成暴露出刻蚀停止层的沟道孔；去除所述刻蚀停止层；在沟道孔中形成存储结构。在形成堆叠结构之前，在凹槽中形成半导体外延层，在形成半导体外延层时，形成工艺不会受到堆叠结构中的通孔的深度、尺寸和形貌的影响，使得形成的半导体外延层表面具有平坦的表面，使得存储结构中的沟道层与半导体外延层能具有良好的接触性能。此外，形成的半导体外延层的表面低于介质层的表面，使得形成的刻蚀停止层(特别是刻蚀停止层采用金属材料时)能限定在半导体外延层上方的凹槽中，使得刻蚀停止层能保持较高的位置精度，并且使得介质层具有平坦的表面，便于后续形成堆叠结构。

进一步，所述半导体外延层的形成过程为：在所述介质层和凹槽中形成外延材料层，所述外延材料层填充满凹槽；平坦化所述外延材料层，使外延材料层的表面与介质层的表面齐平；回刻蚀平坦化后的外延材料层，使外延材料层的表面低于介质层的表面，在凹槽中形成半导体外延层，前述过程能简便的使得形成的半导体外延层具有平坦的表面。

进一步，在形成半导体外延层之前，在凹槽的侧壁形成绝缘层，所述绝缘层一方面可以作为后续形成的半导体外延层与选择栅之间的栅介质层或者作为高K介质层与半导体外延层之间的缓冲层；另一方面，所述绝缘层在后续去除介质层中的氮化硅层(去除氮化硅的位置用于形成选择栅)时，保护凹槽中形成的半导体外延层不会受到刻蚀损伤，从而使得半导体外延层表面保持平坦，提高电学性能；此外形成绝缘层后，再形成半导体外延层，使得形成半导体外延层时，凹槽侧壁的材料为同一种材料，因而在生长半导体外延层时，凹槽侧壁生长环境能保持一致，使得形成的半导体外延层的侧壁能保持较好的以及较平坦的形貌，提高电学性能。

附图说明

图1-图16为本发明一实施例3D NAND存储器的形成过程的剖面结构示意图；

图17-图24为本发明另一实施例3D NAND存储器的形成过程的剖面结构示意图。

具体实施方式

如背景技术所言，现有的3D NAND存储器存在沟道层与外延硅层(SEG)接触不良的问题。

研究发现，现有3D NAND存储器存在沟道层与外延硅层(SEG)接触不良的原因为：现有形成外延硅层(SEG)是在堆叠结构中形成沟道孔之后，通过选择性外延工艺形成，而在进行选择性外延工艺时，由于受到堆叠结构中沟道孔深度、尺寸和形貌等因素的影响，使得形成的外延硅层(SEG)表面不平坦，后续在沟道孔中形成电荷存储层和沟道层时，容易使得沟道层与外延硅层(SEG)表面接触不良。

为此，本发明提供了一种3D NAND存储器及其形成方法，其中所述形成方法，在形成堆叠结构之前，在凹槽中形成半导体外延层，在形成半导体外延层时，形成工艺不会受到堆叠结构中的通孔的深度、尺寸和形貌的影响，使得形成的半导体外延层表面具有平坦的表面，使得存储结构中的沟道层与半导体外延层能具有良好的接触性能。此外，形成的半导体外延层的表面低于介质层的表面，使得形成的刻蚀停止层(特别是刻蚀停止层采用金属材料时)能限定在半导体外延层上方的凹槽中，使得刻蚀停止层能保持较高的位置精度，并且使得介质层具有平坦的表面，便于后续形成堆叠结构。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1-图16为本发明一实施例3D NAND存储器的形成过程的剖面结构示意图。

参考图1，提供半导体衬底100，所述半导体衬底100上形成有介质层102。

所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。

所述介质层102可以为单层结构或多层堆叠结构。在一实施例中，所述介质层102为多层堆叠结构时，所述介质层102包括氮化硅层和位于氮化硅层上的氧化硅层，后续通过去除氮化硅层，在去除氮化硅层的位置可以形成选择栅。

在一实施例中，所述介质层102与半导体衬底100之间还形成有缓冲氧化层101，以减小介质层102与半导体衬底100之间的应力。

参考图2，刻蚀所述介质层102和半导体衬底100，在介质层102和半导体衬底100中形成凹槽106。

刻蚀所述介质层102和半导体衬底100采用干法刻蚀工艺。

所述凹槽106中后续形成半导体外延层。

在一实施例中，在形成凹槽106时，还需要刻蚀所述介质层102和半导体衬底100之间的缓冲氧化层101。

在一实施例中，参考图3和图4，在凹槽106的侧壁形成绝缘层131。

所述绝缘层131一方面可以作为后续形成的半导体外延层与选择栅之间的栅介质层或者作为高K介质层与半导体外延层之间的缓冲层；另一方面，所述绝缘层131在后续去除介质层102中的氮化硅层(去除氮化硅的位置用于形成选择栅)时，保护凹槽106中形成的半导体外延层不会受到刻蚀损伤，从而使得半导体外延层表面保持平坦，提高电学性能；此外形成绝缘层131后，再形成半导体外延层，使得形成半导体外延层时，凹槽106侧壁的材料为同一种材料，因而在生长半导体外延层时，凹槽侧壁生长环境能保持一致，使得形成的半导体外延层的侧壁能保持较好的以及较平坦的形貌，提高电学性能。

在一实施例中，所述绝缘层131的形成过程为：在所述介质层102的表面以及凹槽106的侧壁和底部表面形成绝缘材料层130；无掩膜刻蚀所述绝缘材料层130，在凹槽106的侧壁形成绝缘层131。

在一实施例中，请参考图5，在凹槽106的侧壁形成绝缘层后，过刻蚀去除凹槽106底部部分厚度的半导体衬底100。

参考图6和图7，在所述凹槽106中形成半导体外延层107，所述半导体外延层107的表面低于介质层102的表面。

本实施例中，在形成绝缘层131后，在所述凹槽106中形成半导体外延层107。在其他实施例中，可以不形成绝缘层，在形成凹槽106后，直接在凹槽106中形成半导体外延层107。

所述半导体外延层107的材料与半导体衬底100的材料相同。在一实施例中，所述半导体外延层107的材料为硅或锗。在其他实施例中，所述半导体外延层107的材料与半导体衬底100的材料不相同。

本申请中，在形成堆叠结构之前，在凹槽106中形成半导体外延层107，在形成半导体外延层107时，形成工艺不会受到堆叠结构中的通孔的深度、尺寸和形貌的影响，使得形成的半导体外延层107表面具有平坦的表面，使得后续形成的第二沟道层与半导体外延层107具有良好的接触性能。此外，形成的半导体外延层107的表面低于介质层102的表面，使得后续形成的刻蚀停止层(特别是刻蚀停止层采用金属材料时)能限定在半导体外延层107上方的凹槽102中，使得刻蚀停止层能保持较高的位置精度，并且使得介质层102具有平坦的表面，便于后续形成堆叠结构。

在一实施例中，所述半导体外延层107的形成过程为：在所述介质层102和凹槽106(参考图5)中形成外延材料层127，所述外延材料层127填充满凹槽106；平坦化所述外延材料层127，使外延材料层127的表面与介质层102的表面齐平(参考图6)；回刻蚀平坦化后的外延材料层127，使外延材料层127的表面低于介质层102的表面，在凹槽102中形成半导体外延层107(参考图7)，前述过程能简便的使得形成的半导体外延层107具有平坦的表面。

所述外延材料层127的形成工艺为化学气相沉积或选择性外延工艺，回刻蚀所述外延材料层127可以采用湿法刻蚀工艺。

参考图8，在半导体外延层107上形成刻蚀停止层132，所述刻蚀停止层132表面与介质层102表面齐平。

在一实施例中，所述刻蚀停止层132的形成过程包括：在所述凹槽102中、半导体外延层107以及介质层102的表面形成刻蚀停止材料层；平坦化所述刻蚀停止材料层暴露出介质层102的表面，形成刻蚀停止层132。

本实施例中，通过前述方案形成刻蚀停止层时，由于不会消耗半导体外延层107表面的材料，因而使得半导体外延层107能保持平坦的表面，可以形成金属材料的刻蚀停止层132，后续在去除沟道孔底部沟道层和电荷存储层时，使得刻蚀停止层132被刻蚀去除的量较少，从而更好的保护底部的半导体外延层107，使得半导体外延层107的表面具有平坦的表面。在一实施例中，所述金属材料可以为铝、铜或其他合适的金属材料。

在其他实施例中，所述刻蚀停止层132的材料可以为氮化硅或氧化硅。

参考图9，在所述介质层102上形成有牺牲层103和隔离层104交替层叠的堆叠结构111；刻蚀所述堆叠结构111，在所述堆叠结构111中形成暴露出刻蚀停止层132的沟道孔105。

所述堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅。所述隔离层104作为不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。

所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔离层104的步骤。本实施例中，所述堆叠结构111的最底层为一层牺牲层103，最顶层为一层隔离层104。

所述堆叠结构111的层数(堆叠结构111中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构111的层数可以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。本实施例中，仅以堆叠结构111的层数为4层作为示例进行说明。

所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较小或者忽略不计，保证隔离层104的完整性。

所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述隔离层104和牺牲层103采用化学气相沉积工艺形成。

所述第一沟道孔105通过各向异性的干法刻蚀工艺形成，所述各向异性的干法刻蚀工艺可以为等离子刻蚀工艺，在进行刻蚀工艺之前，在堆叠结构111上形成图形化的掩膜层，所述图形化的掩膜层具有暴露出堆叠结构111表面的开口，在进行刻蚀时，以所述图形化的掩膜层为掩膜，刻蚀所述堆叠结构111，在堆叠结构111中形成第一沟道孔105。

在一实施例中，所述堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101和位于缓冲氧化层101上的介质层102，在形成第一沟道孔105后，继续刻蚀第一沟道孔105底部的缓冲氧化层101和介质层102以及部分半导体衬底100，形成凹槽106；在凹槽106中通过选择性外延工艺形成外延半导体层107(参考图4)，所述外延半导体层107的表面低于介质层102的表面，所述外延半导体层107的材料为硅、锗或硅锗，本实施例中，所述外延半导体层107的材料为硅。

在一实施例中，所述介质层102为双层堆叠结构，包括位于缓冲氧化层101上的氮化硅层和位于氮化硅层上的氧化硅层。

在一实施例中，所述堆叠结构111与介质层102之间还形成有隔离氧化层133，所述隔离氧化层133覆盖刻蚀停止层132表面。

参考10和图11，其中图11为图10中电荷存储层的结构示意图，在沟道孔105中形成电荷存储层116。

所述电荷存储层116包括阻挡氧化层116a、位于阻挡氧化层116a上的电荷捕获层116b以及位于电荷捕获层116b上的隧穿氧化层116c。

所述阻挡氧化层116a和隧穿氧化层116c的材料为氧化硅，所述电荷捕获层116b的材料为氮化硅。形成所述电荷捕获层116b、隧穿氧化层116c和阻挡氧化层116a采用化学气相沉积工艺。

参考图12，在电荷存储层116上形成第一沟道层117。

所述第一沟道层117可以作为沟道层的一部分，所述第一沟道层117还可以在后续刻蚀第一沟道孔105底部的电荷存储层116和金属硅化物层137时，保护电荷存储层116不会被刻蚀。

本实施例中，所述沟道层117的材料为多晶硅。

参考图13，刻蚀去除沟道孔105底部上的电荷存储层116和第一沟道层117(以及缓冲氧化层133)，形成暴露出刻蚀停止层132表面的开口。

参考图14，沿开口继续刻蚀去除底部的刻蚀停止层132，使得开口暴露出底部的外延半导体层107的表面。

刻蚀所述刻蚀停止层132可以采用湿法刻蚀或干法刻蚀，本实施例中，采用干法刻蚀去除所述刻蚀停止层132，开口两侧的刻蚀停止层可以有部分剩余。在其他实施例中，采用湿法刻蚀时，所述刻蚀停止层132被全部去除。

参考图15，在沟道孔105以及开口125的底部和侧壁表面形成第二沟道层120。

所述第二沟道层120的材料为多晶硅，形成工艺为化学气相沉积。本实施例中，在形成第二沟道层120之前，去除所述第一沟道层117(参考图14)，所述第二沟道层120作为沟道层，沟道层与电荷存储层116构成存储结构。

在其他实施例中，可以不去除第一沟道层117(参考图14)，在第一沟道层117上形成第二沟道层120，所述第一沟道层117和第二沟道层120构成沟道层，沟道层与电荷存储层116构成存储结构。

参考图16，在第二沟道层120上形成填充层121，所述填充层121填充满沟道孔；在形成填充层121后，去除堆叠结构111中的牺牲层103(参考图15)；在去除牺牲层103的位置对应形成控制栅123。

所述填充层121的材料为氧化硅或其他合适的材料。

去除所述牺牲层103和牺牲层109的可以采用湿法刻蚀。

所述控制栅123的材料可以为金属或其他的导电材料(比如多晶硅等)。本实施例中，所述导电材料为金属，所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。

在一实施例中，所述控制栅123与相应的隔离层104之间还形成有高K介质层，所述高K介质层的材料HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO。

在一实施例中，去除牺牲层103时，同时去除介质层102中的氮化硅层，在氮化硅层被去除的位置对应形成选择栅134，所述选择栅134的形成过程与控制栅123的形成步骤相同。

图17-图24为本发明另一实施例3D NAND存储器的形成过程的剖面结构示意图。本实施例与前述实施例的区别在于堆叠结构的数量不同，本实施例中堆叠结构包括第一堆叠结构和位于第一堆叠结构上的第二堆叠结构，沟道孔包括相互连通的第一沟道孔和第二沟道孔，所述第一堆叠结构中形成有第一沟道孔，所述第二堆叠结构中形成有第二沟道孔，本实施例中与前述实施例中相同结构或相似结构的限定或描述，请参考前述实施例，在本实施例中不再赘述。

参考图17，图17在图9的基础上进行，将图9中形成的堆叠结构作为第一堆叠结构111，所述第一堆叠结构111包括若干交替层叠牺牲层103和隔离层104，所述第一堆叠结构111中形成有第一沟道孔105；在第一沟道孔105中填充满沟道牺牲层108；在第一堆叠结构111上形成第二堆叠结构112，所述第二堆叠结构112包括若干交替层叠牺牲层109和隔离层110。

需要说明的是，本实施例中，仅以一个第一堆叠结构和一个第二堆叠结构作为示例进行说明，在其他实施例中，所述第一堆叠结构和第二堆叠结构可以为多个，多个第一堆叠结构和第二堆叠结构交替堆叠。

参考图18和图19，刻蚀所述第二堆叠结构112，在第二堆叠结构112中形成第二沟道孔115，第一沟道孔105和第二沟道孔115相互连通；去除所述沟道孔牺牲层。

参考图20，在第一沟道孔105和第二沟道孔115的中形成电荷存储层116；在电荷存储层116上形成第一沟道层117。

参考图21，刻蚀第一沟道孔105底部的第一沟道层117和电荷存储层116，在第一沟道孔105底部形成开口。

参考图22，沿开口刻蚀去除所述刻蚀停止层132(参考图21)，使得开口暴露出半导体外延层107的表面。

去除所述刻蚀停止层132之前，沿开口刻蚀底部的隔离氧化层133。

参考图23，在第一沟道孔105、第二沟道孔115和开口中形成第二沟道层120。

本实施例中，在形成第二沟道层120之前，去除所述第一沟道层117(参考图22)，所述第二沟道层120作为沟道层，沟道层与电荷存储层116构成存储结构。

在其他实施例中，可以不去除第一沟道层117(参考图22)，在第一沟道层117上形成第二沟道层120，所述第一沟道层117和第二沟道层120构成沟道层，沟道层与电荷存储层116构成存储结构。

参考图24，在第二沟道层120上形成填充层121，所述填充层121填充满第一沟道孔和第二沟道孔；形成第二沟道层120或形成填充层121后，去除第一堆叠结构111和第二堆叠结构112中的牺牲层103和牺牲层109(参考图23)；在去除牺牲层103和牺牲层109的位置对应形成控制栅123和控制栅129。

去除所述牺牲层103和牺牲层109的可以采用湿法刻蚀。

所述控制栅123和控制栅129的材料可以为金属或其他的导电材料(比如多晶硅等)。本实施例中，所述导电材料为金属，所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。

在一实施例中，所述控制栅123和控制栅129与相应的隔离层104和隔离层110之间还形成有高K介质层，所述高K介质层的材料HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO。

在一实施例中，去除牺牲层103和牺牲层109时，同时去除介质层102中的氮化硅层，在氮化硅层被去除的位置对应形成选择栅134，所述选择栅134的形成过程与控制栅123和控制栅129的形成步骤相同。

本发明一实施例中还提供了一种3D NAND存储器，请参考图12，包括：

半导体衬底100，所述半导体衬底100上具有介质层102；位于所述介质层102和半导体衬底100中的凹槽；位于所述凹槽中的半导体外延层107，所述半导体外延层107的表面低于介质层102的表面；位于半导体外延层107上的刻蚀停止层132，所述刻蚀停止层132表面与介质层102表面齐平；位于所述介质层102上的牺牲层103和隔离层104交替层叠的堆叠结构111，所述堆叠结构111中具有暴露出刻蚀停止层132的沟道孔105；位于沟道孔105中的存储结构116。

在一实施例中，所述凹槽的侧壁还具有绝缘层131，所述半导体外延层107位于绝缘层131之间。

在一实施例中，所述刻蚀停止层132的材料为金属。

在一实施例中，请参考图20，所述堆叠结构包括位于介质层102上的第一堆叠结构111和位于第一堆叠结构111上的第二堆叠结构112，第一堆叠结构111和第二堆叠结构112均包括若干交替层叠牺牲层和隔离层，所述沟道孔包括相互连通的第一沟道孔105和第二沟道孔115，所述第一堆叠结构111中形成有第一沟道孔105，所述第二堆叠结构112中形成有第二沟道孔115；在第一沟道孔105和第二沟道孔115的中形成存储结构116。

参考图12或图20，所述堆叠结构和介质层102之间还具有隔离氧化层133，所述隔离氧化,133覆盖所述刻蚀停止层132。

需要说明的是，本实施例中关于3D NAND存储器的其他限定或描述，在本实施例中不再赘述，具体请参考前述D NAND存储器形成过程实施例3中的相关限定或描述。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims

1.一种3D NAND存储器的形成方法，其特征在于，包括：

提供半导体衬底，所述半导体衬底上形成有介质层；

刻蚀所述介质层和半导体衬底，在介质层和半导体衬底中形成凹槽；

在所述凹槽中形成半导体外延层，所述半导体外延层的表面低于介质层的表面；

在半导体外延层上形成刻蚀停止层，所述刻蚀停止层表面与介质层表面齐平；

在所述介质层上形成有牺牲层和隔离层交替层叠的堆叠结构；

刻蚀所述堆叠结构，在所述堆叠结构中形成暴露出刻蚀停止层的沟道孔；

去除部分或全部所述刻蚀停止层；

在沟道孔中形成存储结构。

2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，还包括：

在凹槽的侧壁形成绝缘层；形成绝缘层后，在所述凹槽中形成半导体外延层，所述半导体外延层的表面低于介质层的表面。

3.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，所述绝缘层的材料为氧化硅。

4.如权利要求1或2所述的3D NAND存储器的形成方法，其特征在于，所述绝缘层的形成过程为：在所述介质层的表面以及凹槽的侧壁和底部表面形成绝缘材料层；无掩膜刻蚀所述绝缘材料层，在凹槽的侧壁形成绝缘层。

5.如权利要求4所述的3D NAND存储器的形成方法，其特征在于，在刻蚀绝缘层后，过刻蚀去除凹槽底部部分厚度的半导体衬底。

6.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述半导体外延层的材料与半导体衬底的材料相同。

7.如权利要求6所述的3D NAND存储器的形成方法，其特征在于，所述半导体外延层的形成过程为：在所述介质层和凹槽中形成外延材料层，所述外延材料层填充满凹槽；平坦化所述外延材料层，使外延材料层的表面与介质层的表面齐平；回刻蚀平坦化后的外延材料层，使外延材料层的表面低于介质层的表面，在凹槽中形成半导体外延层。

8.如权利要求6所述的3D NAND存储器的形成方法，其特征在于，所述外延材料层的形成工艺为化学气相沉积或选择性外延工艺。

9.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述刻蚀停止层的形成过程为：在介质层和半导体外延层的表面形成停止材料层；平坦化所述停止材料层，暴露出介质层表面，在半导体外延层表面形成刻蚀停止层。

10.如权利要求1或9所述的3D NAND存储器的形成方法，其特征在于，所述刻蚀停止层的材料为金属。

11.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述存储结构包括位于沟道孔侧壁的电荷存储层和位于电荷存储层上的沟道层，所述沟道层与半导体外延层接触。

12.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述电荷存储层包括阻挡氧化层、位于阻挡氧化层上的电荷捕获层以及位于电荷捕获层上的隧穿氧化层。

13.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构包括位于介质层上的第一堆叠结构和位于第一堆叠结构上的第二堆叠结构，第一堆叠结构和第二堆叠结构均包括若干交替层叠牺牲层和隔离层，所述沟道孔包括相互连通的第一沟道孔和第二沟道孔，所述第一堆叠结构中形成有第一沟道孔，所述第二堆叠结构中形成有第二沟道孔；在第一沟道孔和第二沟道孔的中形成存储结构。

14.如权利要求13所述的3D NAND存储器的形成方法，其特征在于，在形成刻蚀停止层后，在介质层的表面形成第一堆叠结构；刻蚀所述第一堆叠结构；在第一堆叠结构中形成暴露出刻蚀停止层的第一沟道孔；在第一沟道孔中填充满填充牺牲层；在第一堆叠结构上形成第二堆叠结构；刻蚀所述第二堆叠结构，在第二堆叠结构中形成暴露出填充牺牲层的第二沟道孔；去除所述牺牲层；去除所述刻蚀停止层；在所述第一沟道孔和第二沟道孔中形成存储结构。

15.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构和介质层之间还具有隔离氧化层，所述隔离氧化层覆盖所述刻蚀停止层。

16.一种3D NAND存储器，其特征在于，包括：

半导体衬底，所述半导体衬底上具有介质层；

位于所述介质层和半导体衬底中的凹槽；

位于所述凹槽中的半导体外延层，所述半导体外延层的表面低于介质层的表面；

位于半导体外延层上的刻蚀停止层，所述刻蚀停止层表面与介质层表面齐平；

位于所述介质层上的牺牲层和隔离层交替层叠的堆叠结构，所述堆叠结构中具有暴露出刻蚀停止层的沟道孔；

位于沟道孔中的存储结构。

17.如权利要求16所述的3D NAND存储器，其特征在于，所述凹槽的侧壁还具有绝缘层，所述半导体外延层位于绝缘层之间。

18.如权利要求16所述的3D NAND存储器，其特征在于，所述刻蚀停止层的材料为金属。

19.如权利要求16所述的3D NAND存储器，其特征在于，所述堆叠结构包括位于介质层上的第一堆叠结构和位于第一堆叠结构上的第二堆叠结构，第一堆叠结构和第二堆叠结构均包括若干交替层叠牺牲层和隔离层，所述沟道孔包括相互连通的第一沟道孔和第二沟道孔，所述第一堆叠结构中形成有第一沟道孔，所述第二堆叠结构中形成有第二沟道孔；在第一沟道孔和第二沟道孔的中形成存储结构。

20.如权利要求16所述的3D NAND存储器，其特征在于，所述堆叠结构和介质层之间还具有隔离氧化层，所述隔离氧化层覆盖所述刻蚀停止层。