CN110140212A - 三维存储器件的字线接触结构及其制作方法 - Google Patents

三维存储器件的字线接触结构及其制作方法 Download PDF

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Abstract

公开了包括三维存储器件的字线接触结构的半导体结构实施例，以及形成字线接触结构的制造方法的实施例。半导体结构包括具有多个台阶的阶梯结构，且每个台阶包括位于介电层的上方的导电层。半导体结构还包括设置在每个台阶的导电层的一部分的上方的阻挡层。半导体结构还包括设置在阻挡层上的蚀刻停止层、以及设置在蚀刻停止层上的绝缘层。半导体结构还包括形成在绝缘层中的多个导电结构，且每个导电结构形成在每个台阶的导电层上。

Description

三维存储器件的字线接触结构及其制作方法
相关申请的交叉引用以及引用并入
本申请案主张于2017年8月31号提交的中国专利申请号第201710774754.6号的优先权，其全部内容皆以引用的方式并入本文中。
技术领域
本公开涉及半导体技术领域，尤其涉及一种形成三维(3D)存储器件的方法。
背景技术
通过改进处理技术、电路设计、编程算法和制造过程，平面存储单元能够缩小到更小的尺寸，然而，随着存储单元的特征尺寸接近下限，平面处理和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。三维(3D)存储器架构可以解决平面存储单元中的密度限制。
发明内容
本公开描述了3D存储阵列的字线接触件结构以及其形成方法的实施例。
在一些实施例中，提供形成3D存储结构的方法。此方法包括在基底上形成薄膜叠层。薄膜叠层包括多个交替设置的氧化层与氮化层。此方法还包括蚀刻薄膜叠层以形成阶梯结构。此方法还包括在薄膜叠层上形成第二氧化层。此方法包括在阶梯结构的第二氧化层的顶表面上形成蚀刻停止层。
此方法还包括在阶梯结构的蚀刻停止层上设置填充材料。填充材料可为第三氧化层。举例来说，使用化学机械研磨(chemical-mechanical-polishing,CMP)处理，以使阶梯结构的每一台阶上方的第三氧化层的顶表面和蚀刻停止层的最高部分的顶表面共平面。
此方法还包括从最上面的蚀刻停止层的顶表面向下到基底表面蚀刻并贯穿薄膜叠层，以形成暴露出基底的若干个开口。通过这些开口，阶梯结构的氮化物层能够被移除并且被替换为高介电系数(high-k)的介电材料与金属膜。
此方法还包括利用高选择性蚀刻对第三氧化层进行蚀刻并暴露出阶梯结构的各台阶的蚀刻停止层，用于垂直互连存取(vertical interconnect access,VIA)。此方法还包括通过反向选择性蚀刻(reverse selective etching)移除在接触件VIA的开口中所暴露出的蚀刻停止层以及进一步暴露出在阶梯结构的各台阶上的第二氧化层。此方法包括移除在接触件VIA的开口中被暴露出的第二氧化层以及高介电系数介电材料，以及暴露出阶梯结构的各台阶的金属膜。此方法还包括通过后续的金属填充与研磨形成与阶梯结构的各台阶的金属膜连接的金属性连接。
在一些实施例中，蚀刻停止层可包括氮化硅。
在一些实施例中，被高介电系数介电材料围绕的金属膜可包括钨。
在一些实施例中，高介电系数介电材料可包括氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化铝(aluminum oxide)、氧化钽(tantalum oxide)、氧化镧(lanthanum oxide)膜或是上述的组合。
在一些实施例中，3D存储结构可利用任何上述的制作过程来形成。
在一些实施例中，3D存储结构包括基底和薄膜叠层，其中薄膜叠层具有被高介电系数介电材料围绕的多个交替设置的第一氧化膜与金属膜。薄膜叠层具有阶梯形状并且形成在基底的表面上。3D存储结构还包括第二氧化层，同样为阶梯形状，位于阶梯结构的薄膜叠层的上方。3D存储结构还包括蚀刻停止膜，具有阶梯形状，位在阶梯结构的第二氧化层的上方。3D存储结构还包括第三氧化膜，形成于蚀刻停止层上。第三氧化膜的顶表面被形成为与蚀刻停止层在阶梯结构上方的最高部分的顶表面共平面。3D存储结构还包括用于垂直互连存取(VIA)的若干个开口，这些开口延伸贯穿第三氧化层、蚀刻停止膜、第二氧化层与高介电系数介电层以暴露出金属膜。3D存储结构还包括若干个接触开口，这些接触开口延伸贯穿阶梯结构并暴露出基底以促进接触件的形成。
本领域技术人员根据本公开的说明书、权利要求书以及附图能够理解本公开的其它方面。
附图说明
说明书附图并入本文并构成说明书的一部分，其例示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理，以使相关领域技术人员能够制作及使用本公开所揭示的内容。
图1根据本公开的一些实施例示出具有包括多个交替绝缘层和牺牲层的薄膜叠层的阶梯结构的截面图。
图2根据本公开的一些实施例示出阶梯结构以及形成于阶梯结构上的绝缘层的截面图。
图3根据本公开的一些实施例示出阶梯结构以及形成于阶梯结构上的蚀刻停止层的截面图。
图4根据本公开的一些实施例示出填充有绝缘材料的阶梯结构的截面图。
图5A与图5B根据本公开的一些实施例示出具有交替设置的绝缘材料与栅极材料的阶梯结构的截面图。
图6根据本公开的一些实施例示出在蚀刻绝缘膜之后的阶梯结构的截面图。
图7根据本公开的一些实施例示出在蚀刻蚀刻停止层且暴露出绝缘层之后的阶梯结构的截面图。
图8A与图8B根据本公开的一些实施例示出在蚀刻绝缘层与高介电系数介电层之后的阶梯结构的截面图。
图9A与图9B根据本公开的一些实施例示出在以导电膜填充开口之后的阶梯结构的截面图。
图10根据本公开的一些实施例示出在3D存储结构中形成多阶接触件的处理流程图。
以下所列出详细的说明配合附图将使得本公开的特征和优点更加明显，其中，相似的参照标记表示本文中对应的组件。在附图中，同样的参照编号一般表示相同、功能相似和/或结构相似的组件。在附图中，先出现的组件是由对应的参照编号最左边的数字来表示。
将参考附图来描述本公开的实施例。
具体实施方式
尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本公开的精神及范围的情况下，可以使用其他结构及布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。
值得注意的是，在说明书中对提及“一个实施例”、“实施例”、“示范性实施例”、“某些实施例”等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围内。
一般而言，术语可以至少部分地根据上、下文中的用法来理解。例如，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复数组合，至少可部分取决于上、下文。类似地，术语诸如“一”、“一个”或“该”也可以被理解为表达单数用法或传达复数用法，至少可部分取决于上、下文。另外，术语“基于”可以被理解为不一定旨在传达仅仅一组的条件，而是可以允许存在不一定有明确描述的其他条件，并且同样至少可部分取决于上、下文。
应该容易理解的是，本文中的“在...上面”、“在...之上”及“在...上方”的含义应该以最宽泛的方式来解释，使得「在...上面」不仅意味着“直接在某物上”，而且还包括在某物上且两者之间具有中间特征或中间层。再者，“在...之上”或“在...上方”不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在说明书使用诸如“在...下面”、“在...之下”、“较低”、“在...之上”、“上部”等空间相对术语来描述一个组件或特征与另一个或多个组件或特征的关系，如附图中所表示。除了附图中描绘的方向之外，这些空间相对术语旨在涵盖使用或处理步骤中的器件的不同方位或方向。装置可以其他方式定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以说明书中所使用的空间相关描述来解释。
如本文所用，术语“基底”是指在其上添加后续材料层的材料。基底包括顶表面与底表面。半导体器件是在基底的顶表面形成，因此半导体器件是在基底的顶侧形成。底表面是相对于顶表面，因此基底的底侧是相对于基底的顶侧。基底本身可以被图案化。添加在基底顶部的材料可以被图案化或可以保持未图案化。此外，基底可以包括各种半导体材料，例如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等。或者，基底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指材料部分，其区域具有厚度。层具有顶侧与底侧，其中层的底侧相对接近于基底且顶侧相对远离于基底。层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以为均匀或不均匀连续结构的区域，其厚度可小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面及底表面之间或在该连续结构的顶表面及底表面之间的任何一组水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。基底可以为层，其中可以包括一层或多层，和/或可以在其上面和/或下面具有一层或多层。层可以包括多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接触件、互联线和/或通孔)以及一个或多个介电层。
本文所使用的术语“标称(nominal)/标称上(nominally)”是指在产品或制造过程的设计时间期间设定的组件或处理操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的数值范围。数值范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语“约/大约(about)”表示可能会随着与对象半导体器件相关联的特定技术点而改变给定量的数值。基于特定的技术点，术语“约/大约”可以指示出给定量数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。
在本公开中，术语“水平/水平地/横向/横向地”是指标称上平行于基底的横向表面。在本公开中，术语“各”可不仅意指“全部中的每一个”，也可意指“子集合中的每一个”。
本文所使用的术语“3D存储器件(3D memory device)”是指一直半导体器件，其在横向取向的基底上具有垂直取向的存储单元晶体管串(本文称为“存储串”，例如NAND串)，使得存储串是相对于基底沿着垂直方向延伸。本文所用的术语“垂直/垂直地”是指标称上垂直于基底的横向表面。
在一些实施例中，NAND串或3D存储器件包括半导体柱(例如硅柱)，半导体柱垂直延伸贯穿多个导体/介电层对。本文中的多个导体/介电层对也可以称作“交替导体/绝缘体堆叠层”。交替导体/绝缘体堆叠层的导体层可用作为字线(电连接于一个或多个控制栅极)。字线与半导体柱的交会部形成存储单元。垂直取向的存储串需要在导体材料(例如，字线板或控制栅极)与存取线(例如线互连的后端(back end of line interconnection))之间的电连接，使得沿着存储串或在3D存储器件中的各存储单元可唯一地被选择进行写入或读取功能。形成电连接的一个方法包括在交替导体/绝缘体堆叠层上形成阶梯结构。
随着更高储存容量的需求持续增加，存储单元与阶梯结构的垂直方向上的阶数也增加。据此，在制造产量与制作过程复杂度/成本之间取得平衡总是具有挑战性。
光刻与蚀刻处理可被用来打开用于形成与阶梯结构的各台阶上的导电层电连接的电性连接的接触区域。由于阶梯结构的拓扑结构，接触孔从顶表面至阶梯的各台阶的深度取决于各台阶所在的位置。例如，较低阶的接触孔的深度可大于较高阶的接触孔的深度。通常来说，所有的接触孔是利用单一光刻掩模板与蚀刻处理形成。通常，在通向底阶的接触孔完全形成之前，位于较高阶的接触孔中被暴露出的材料会被过度蚀刻(over-etched)并受损。为了解决此问题，使用两个或两个以上的光刻掩模板来分离蚀刻处理，如此增加了制作过程的成本与复杂度。
本公开的不同实施例提供能够改善用于3D存储器件的字线接触件的方法和结构。在本公开中，单一光刻掩模板可被用来形成3D存储阵列的字线的接触区域。通过在阶梯结构上方增加蚀刻停止膜，可以同时形成用于阶梯结构的各台阶的VIA接触件的若干个开口。蚀刻停止膜在形成接触件VIA的蚀刻处理期间保护位于其下方的层。蚀刻停止膜通过选择性蚀刻处理被暴露在阶梯结构的各台阶上，然后通过反向选择性蚀刻将蚀刻停止层移除。据此，所公开的方法与结构可改善制造良品率并减少成本。本文所描述的方法和结构可被用作形成将位于不同层且具有不均匀拓扑结构的组件进行互连的半导体互连结构。
图1所示为在基底101的顶表面上具有交替叠层的阶梯结构100。各阶梯台阶包括阶梯层(SC层)102，其中SC层102包括被暴露出的顶表面102T与侧表面102S。各SC层102包括第一绝缘层104与牺牲层106。阶梯结构100最低处与最高处的材料可包括第一绝缘层104。
在一些实施例中，基底101包括任何适合支撑3D存储结构的材料。举例来说，基底101可包括硅、硅化锗、碳化硅、绝缘层上覆硅(silicon on insulator,SOI)、绝缘层上覆锗(germanium on insulator,GOI)、玻璃、氮化镓、砷化镓、任何适合的III-V族化合物、任何其他适合的材料和/或上述的组合。
在一些实施例中，第一绝缘层104可包括任何适合的绝缘材料，例如，氧化硅、氮氧化硅、氮化硅、四乙氧基硅烷(tetraethoxysilane,TEOS)、氧化铝或与氟、碳、氮和/或氢结合的氧化硅。
在一些实施例中，牺牲层106包括不同于第一绝缘层104且可被选择性地移除的任何适合的材料。例如，牺牲层106可包括氧化硅、氮氧化硅、氮化硅、TEOS、多晶硅、多晶锗、多晶硅锗和/或上述的组合。在一些实施例中，牺牲层106还包括非晶半导体材料，例如非晶硅或非晶锗。
在一些实施例中，第一绝缘层104可为氧化硅，且牺牲层106可为氮化硅。
在一些实施例中，第一绝缘层104或牺牲层106的厚度可介于约10纳米与约200纳米之间。在一些实施例中，SC层102的厚度可以针对每个阶梯台阶是不相同的。
形成第一绝缘层104与牺牲层106可包括任何适合的沉积方法，例如化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、溅镀、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、任何其他适合的沉积方法和/或其组合。在一些实施例中，多晶半导体材料可在非晶状态下被沉积并且通过后续的热处理被转变为多晶状态。
阶梯结构100的多个台阶是通过利用掩模叠层(图未示)在沉积的薄膜叠层上进行反复蚀刻-修整处理来形成。在一些实施例中，掩模叠层可包括光阻或碳基的聚合物材料。在一些实施例中，掩模叠层在形成阶梯结构100之后被移除。
蚀刻-修整处理包括蚀刻处理与修整处理。在蚀刻处理的过程中，移除SC层102中具有暴露出顶表面102T的部分。蚀刻的深度为SC层102的厚度。第一绝缘层104的蚀刻处理相比于牺牲层106可具有高选择性，反之亦然。据此，位于下方的SC层102可作为蚀刻停止层。因此，在每个蚀刻-修整循环的过程中形成一个阶梯台阶。
在一些实施例中，可使用非等向性蚀刻对SC层102进行蚀刻，例如反应离子蚀刻(reactive ion etch,RIE)或其他干式蚀刻处理。在一些实施例中，蚀刻剂可包括氟基的气体，例如含碳氟(CF4)基气体、六氟乙烷(C2F6)基气体和/或其他适合的气体。在一些实施例中，SC层102可通过湿式化学处理来移除，例如氢氟酸或氢氟酸与乙二醇的混合物。在一些实施例中，可以使用时间控制蚀刻的方法。移除单一叠层的方法和蚀刻剂应该不限于本公开的实施例。
修整处理包括在掩模叠层上进行适合的蚀刻处理(例如，等向性干式蚀刻或湿式蚀刻)，使得掩模叠层可被横向地回拖。横向回拖的尺度决定阶梯结构100的每个台阶的横向尺寸“a”，如图1所示。在修整掩模叠层之后，最高处的SC层102的一部分被暴露出，且最高处的SC层102的其他部分保持被掩模叠层覆盖。下一个循环的蚀刻-修整处理从蚀刻处理继续。
在一些实施例中，掩模叠层修整处理可包括干式蚀刻，例如使用氧气(O2)、氩(Ar)、氮气(N2)等等的RIE。
在一些实施例中，最高处的SC层102可被第一绝缘层104覆盖。移除第一绝缘层104的处理步骤可被加入至每个蚀刻-修整循环的蚀刻处理中，以形成阶梯结构100。
请参考图2。通过在阶梯结构100上设置第二绝缘层208，形成阶梯结构200。第二绝缘层208覆盖阶梯结构100，包括每个SC层102的顶表面102T与侧表面102(如图1所示)。在一些实施例中，第二绝缘层208可为可选的阻挡层。例如，第二绝缘层208可用作为在后续蚀刻处理中用来保护下方结构的阻挡层。在一些实施例中，第二绝缘层208在侧表面102S与顶表面102T的厚度可大约相同。在一些实施例中，第二绝缘层208在侧表面102S的厚度可大于或小于其在顶表面102T的厚度。在一些实施例中，第二绝缘层208的厚度的范围可介于1纳米(nm)至200nm之间(例如，1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、20nm、40nm、50nm、60nm、80nm、90nm、100nm、140nm、160nm、170nm、200nm、其他任何以上述数值为下限的范围，或任何上述两个数值所定义出的任何范围)。在一些实施例中，第二绝缘层208可由和第一绝缘层104类似的材料所制成。在一些实施例中，第二绝缘层208可使用类似于形成第一绝缘层104所使用的处理技术来形成。
请参考图3，通过在阶梯结构200上设置蚀刻停止层310，形成阶梯结构300。蚀刻停止层310的厚度的范围可介于10nm至1000nm之间(例如，10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、200nm、300nm、400nm、500nm、600nm、700nm、800nm、900nm、1000nm、其他任何以上述数值为下限的任何范围，或任何上述两个数值所定义出的任何范围)。蚀刻停止层310可为不同于第二绝缘层208的任何适合的材料所制成。在一些实施例中，蚀刻停止层310可被设置在第二绝缘层208上。在一些实施例中，第二绝缘层208是可选的，且蚀刻停止层310可直接设置在阶梯结构100上。在一些实施例中，蚀刻停止层310可覆盖阶梯结构200，包括覆盖每个SC层102的顶表面102T与侧表面102S。在一些实施例中，蚀刻停止层310在侧表面102S与顶表面102T的厚度可为相同。在一些实施例中，蚀刻停止层310在侧表面102S的厚度可大于或小于其在顶表面102T的厚度。在一些实施例中，蚀刻停止层310可由氮化硅、氮氧化硅、旋涂式介电材料(spin-on-dielectric)和/或高介电系数(high-k)介电膜所制成，例如氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜或氧化镧膜。在一些实施例中，蚀刻停止层310可通过任何适合的方法设置，例如CVD、PVD、PECVD、LPCVD、溅镀、MOCVD、ALD、旋涂、其他任何适合的沉积方法和/或其组合所设置。
请参考图4，通过在阶梯结构300的上方设置第三绝缘层420，形成阶梯结构400，第三绝缘层420具有的顶表面420S与蚀刻停止层310的最高部分的顶表面310S共平面。第三绝缘层420可由不同于蚀刻停止层310的任何适合的绝缘体所制成。在一些实施例中，第三绝缘层420由类似于第一绝缘层104的材料所制成。在一些实施例中，第三绝缘层420可使用类似于形成第一绝缘层104所使用的技术来形成。在一些实施例中，第三绝缘层420可使用任何适合的制作过程来形成，例如旋涂处理、CVD或高密度等离子体(high density plasma,HDP)沉积。在一些实施例中，形成第三绝缘层420还包括平坦化处理，例如化学机械研磨(chemical-mechanical planarization,CMP)。在一些实施例中，第三绝缘层420可覆盖阶梯结构300的每个台阶。
请参考图5A，通过蚀刻贯穿阶梯结构400的整个薄膜叠层，基底开口522形成在阶梯结构500中，以暴露出基底101的表面。(虽然图5A与图5B仅示出一个基底开口522，应注意的是，基底开口522相对于阶梯结构400的位置、形状、总数量与设置仅作为本公开的示意之用，并非限制本公开的范围。)
在一些实施例中，通过基底开口522，移除阶梯结构400中的每个SC层102的牺牲层106，并将牺牲层106替换为栅叠层525。阶梯结构500包括多个替换SC层526，其中替换SC层526包括第一绝缘层104与栅叠层525。第一绝缘层104与栅叠层525被交替设置在阶梯结构500中。
在一些实施例中，移除牺牲层106包括湿式蚀刻或对于第一绝缘层104具有选择性的等向性干式蚀刻。例如，第一绝缘层104的蚀刻速率小于牺牲层106的蚀刻速率。在一些实施例中，移除牺牲层106也对第二绝缘层208有选择性。在一些实施例中，第二绝缘层208是可选的，且移除牺牲层106对蚀刻停止层310有选择性。
图5B示出根据本公开的一些实施例、在图5A中的区域527的细节。栅叠层525可包括高介电系数介电层525H与栅极导电层525M。栅极导电层525M被高介电系数介电层525H围绕，且其一侧贴近基底开口522。
在一些实施例中，高介电系数介电层525H可包括氧化铪膜、氧化锆膜、氧化铝膜、氧化钽膜、氧化镧膜和/或其任何组合。高介电系数介电层525H可通过任何适合的方法设置，例如CVD、PVD、PECVD、LPCVD、MOCVD、ALD和/或其组合。
在一些实施例中，栅极导电层525M可由金属所制成，例如钨、钴、镍、铜、铝和/或上述的组合。金属可由任何适合的沉积方法所形成，例如溅射、热蒸镀、电子束蒸镀、ALD、PVD和/或上述的组合。
在一些实施例中，栅极导电层525M还可为多晶半导体，例如多晶硅、多晶锗、多晶硅锗、任何其他适合的材料和/或上述的组合。在一些实施例中，多晶材料可加入有任何适合类型的掺杂物，例如为硼、磷或砷，以及为元素或化合物型态。在一些实施例中，栅极导电层525M也可为非晶半导体。
在一些实施例中，栅极导电层525M可由金属硅化物所制成，包括硅化钨(WSix)、硅化钴(CoSix)、硅化镍(NiSix)或硅化铝(AlSix)等。形成金属硅化物材料可包括使用类似上述技术形成金属层与多晶半导体。形成金属硅化物还包括对沉积的金属层与多晶半导体使用热退火处理，接着移除未反应的金属。
在一些实施例中，栅叠层525包括位于高介电系数介电层525H与栅极导电层525M之间的接口材料。接口材料可包括氧化硅或氮氧化硅等。
栅极导电层525M的位于基底开口522的侧壁上的部分(为简化附图，未示出于图5A与图5B)可被移除并替换为第五绝缘层530。移除栅极导电层525M的侧壁部分可通过湿式蚀刻或干式蚀刻来达成。在一些实施例中，可由相同于第一绝缘层104或蚀刻停止层310的材料来制成第五绝缘层530，且可利用类似的技术形成第五绝缘层530。在一些实施例中，第五绝缘层530的一部分可从基底101的顶表面被移除，且基底表面可被暴露出来，以在后续处理中用于电性接触。从基底表面移除第五绝缘层530可通过例如非等向性干式蚀刻来实现。
请参考图6，阶梯结构600包括用于每个替换SC层526的若干个VIA开口640。在一些实施例中，光阻层或聚合物材料可用作为掩模层(图中未示出)。可使用选择性的蚀刻处理，使得第三绝缘层420的蚀刻速率大于蚀刻停止层310的蚀刻速率。在形成VIA开口640的一个或多个蚀刻处理中，蚀刻停止层310保护其下方的结构直到全部的VIA开口640在阶梯结构600中形成。例如，相较于用于较高替换SC层526U的VIA开口640U，用于较低替换SC层526L的VIA开口640L需要较长的蚀刻时间。第三绝缘层420的额外厚度H需要被移除。在形成用于较低阶上的替换SC层526的VIA开口640之前，蚀刻停止层310可保护位于其下方的较高阶替换SC层526的材料。例如，在第三绝缘层420的额外厚度H的移除处理中，位于较高替换SC层526U的顶部上的蚀刻停止层310没有被蚀刻贯穿，并具有剩余蚀刻停止层310R。剩余蚀刻停止层310R对替换SC层526U提供保护，此时VIA开口640U已形成。在对于每个替换SC层526都移除第三绝缘层420的位于全部VIA开口640中的部分之后，形成阶梯结构600。VIA开口640延伸贯穿第三绝缘层420并暴露出其下方的蚀刻停止层310。在一些实施例中，蚀刻停止层310在一些VIA开口640中可被部分地蚀刻，如图6所示。在一些实施例中，因为蚀刻停止层310对于蚀刻处理中所使用的蚀刻剂可为惰性的，所以蚀刻停止层310的厚度在形成VIA开口640的一个或多个蚀刻处理的过程中实质上维持相同。在一些实施例中，选择性蚀刻包括使用化学蚀刻剂进行非等向性干式蚀刻，例如化学蚀刻剂为四氟化碳(CF4)、三氟甲烷(CHF3)、六氟乙烷(C2F6)、六氟丙烯(C3F6)和/或其他适合的蚀刻剂。
在一些实施例中，在形成VIA开口640之前，可在阶梯结构500(请见第5图)的基底开口522中设置第二导电材料，以形成基底导电结构643(请见图6)。据此，提供了从阶梯结构600的表面至基底101的电连接。在一些实施例中，基底导电结构643可通过和栅极导电材料525M相同或不相同的任何适合的导电材料所形成，且可使用类似的技术来设置。还可包括额外的平坦化处理，以形成与第三绝缘层420的顶表面共平面的顶表面。
请参考图7，通过反向选择性蚀刻，移除蚀刻停止层310在VIA开口740中的部分。在反向选择性蚀刻的过程中，蚀刻停止层310可被蚀刻得比第二绝缘层208更快。在一些实施例中，反向选择性蚀刻处理包括使用化学品进行非等向性或等向性干式蚀刻，化学品例如有氧气、氮气、四氟化碳、三氟化氮(NF3)、氯气(Cl2)、溴化氢(HBr)、氯化硼(BCl3)和/或上述的组合。在一些实施例中，反向选择性蚀刻处理包括湿式化学蚀刻，例如磷酸。在对于每个替换SC层526都移除蚀刻停止层310的位于VIA开口740中的部分之后，形成阶梯结构700。
请参考图8A与图8B，在VIA开口840中移除第二绝缘层208的一部分与栅叠层525中的高介电系数介电层525H的一部分，以形成延伸贯穿第三绝缘层420、蚀刻停止层310、第二绝缘层208与高介电系数介电层525H的若干个VIA开口840，并暴露出栅极导电层525M。在一些实施例中，用以蚀刻第二绝缘层208与高介电系数介电层525H的蚀刻处理可类似于用以蚀刻第三绝缘层420或蚀刻停止层310的蚀刻处理。阶梯结构800包括栅极导电层525M的一部分，此部分在用于每个替换SC层526的VIA开口840中被暴露出，使得栅极接触能够用于每个3D存储单元。
在一些实施例中，第二绝缘层208为可选的，且蚀刻停止层310的蚀刻暴露出VIA开口740/840中的高介电系数介电层525H。高介电系数介电层525H可在后续的蚀刻处理中被移除，以进一步暴露出VIA开口740/840中的栅极导电层525M。VIA开口840延伸贯穿第三绝缘层420、蚀刻停止层310与高介电系数介电层525H，并暴露出栅极导电层525M。
请参考图9A与图9B，阶梯结构900包括设置第三导电材料，以在VIA开口840中形成VIA导电结构945。VIA导电结构945可通过在所形成的开口840中且直接在栅极导电层525M被暴露出的部分上设置第三导电材料来形成。在一些实施例中，VIA导电结构945被直接设置在暴露出的栅极导电层525M上。在一些实施例中，VIA导电结构945可由类似于栅极导电层525M的材料制成。在一些实施例中，可使用类似于设置栅极导电层525M的技术设置VIA导电结构945。在一些实施例中，可使用平坦化处理例如化学机械研磨处理，使得VIA导电结构945与第三绝缘层420共平面。在阶梯结构900中，VIA导电结构945可延伸贯穿第三绝缘层420、蚀刻停止层310、第二绝缘层208与栅极介电层525H，以直接接触并电连接用于每个对应的替换SC层526的栅极导电层525M。如上所述，第二绝缘层208可为可选的，并且在此情况下，VIA导电结构945可延伸贯穿第三绝缘层420、蚀刻停止层310与栅极介电层525H，以直接接触且连接于用于每个对应的替换SC层526的栅极导电层525M。因此，用于每个存储单元的栅叠层525的导电路径可被连线直到晶圆的表面，使得在后段处理过程中用于3D存储器的字线能够有各种配置。
图10所示为根据一些实施例形成三维存储阵列的字线接触件的示例方法1000。方法1000的处理步骤可用于形成第1-9图所示的存储器件结构。方法1000所示的处理步骤并非详尽的且还可以在任何所述的处理步骤之前、之后或之间进行其他处理步骤。在一些实施例中，示例方法1000的一些处理步骤可被忽略或是包括为了简单叙述而未在此描述的其他处理步骤。在一些实施例中，方法1000的处理步骤可以不同的顺序和/或变化进行。
在处理步骤1010中，在基底上方设置交替叠层，接着进行反复蚀刻-修整处理，以形成阶梯结构。基底的示例可为描述于图1中的基底101。交替叠层中的叠层可包括具有在牺牲层上方的第一绝缘层的介电层对。第一绝缘层可为图1中的第一绝缘层104，且牺牲层可为图1中的牺牲层106，并且介电层对可使用类似于形成第一绝缘层104与牺牲层106的技术来形成。
反复蚀刻-修整处理的一个循环包括蚀刻阶梯台阶的高度的蚀刻处理与决定阶梯台阶的宽度的修整处理。重复进行蚀刻-修整处理持续一定数目的循环，此数目对应于台阶的数目或阶梯结构上的介电层对的数目。掩模叠层可用来进行图案化，并且在蚀刻-修整处理之后可被移除。
在处理步骤1020中，在具有交替薄膜叠层的阶梯结构上设置第二绝缘层。第二绝缘层可为图2中的第二绝缘层208且可使用类似于形成第二绝缘层208的技术形成。
在处理步骤1030中，在阶梯结构上的第二绝缘层的顶表面上设置蚀刻停止层。蚀刻停止层可为图3中的蚀刻停止层310且可使用类似于形成蚀刻停止层310的技术形成。
在处理步骤1040中，在阶梯结构上方的蚀刻停止层的顶表面上设置第三绝缘层，接着进行可选的平坦化处理，以形成与蚀刻停止层的最高部分共平面的表面。第三绝缘层可为图4中的第三绝缘层420且可使用类似于形成第三绝缘层420的技术形成。
在处理步骤1050中，通过蚀刻贯穿整个薄膜叠层，以形成基底的开口。通过开口，阶梯结构中的各介电层对的牺牲层可被移除并替换为栅叠层。类似的结构如图5A与图5B所示。栅叠层可为图5A与图5B中的栅叠层525。基底的开口可为图5A中的基底开口522。移除牺牲层包括对于围绕的第一绝缘层与第二绝缘层具有选择性的湿式蚀刻或等向性干式蚀刻。设置栅叠层包括首先设置高介电系数介电层，然后设置栅极导电层。高介电系数介电层可为图5B中的高介电系数介电层525H，且可使用类似于形成高介电系数介电层525H的技术形成。栅极导电层可为栅极导电层525M，且可使用类似的技术形成。
处理步骤1050还包括从基底开口的侧壁移除栅极导电层(或导电部分)以及形成隔离阻挡层。从侧壁移除栅极导电层可通过湿式蚀刻或干式蚀刻来实现。侧壁隔离层可为图5A与图5B中的第五绝缘层530，且可使用类似于形成第五绝缘层530的技术形成。沉积在开口底部的基底表面上的侧壁隔离材料可通过非等向性干式蚀刻来移除。
在处理步骤1060中，第二导电材料可设置在阶梯结构上方，以在基底开口中形成基底导电结构。基底导电结构可为图6中的基底导电结构643。平坦化处理例如化学机械研磨可被用来形成基底导电结构与第三绝缘层之间共平面的顶表面。
在处理步骤1060中，针对每个阶梯台阶，通过选择性蚀刻形成接触件VIA开口。接触件VIA开口可和图6中的VIA开口640相同。第三绝缘层的蚀刻速率可大于蚀刻停止层的蚀刻速率。因此，针对底部阶梯台阶可形成深的开口，而在最高的阶梯台阶上，蚀刻停止层并未被贯穿。
在处理步骤1070中，VIA开口中的蚀刻停止材料通过反向选择性蚀刻被移除。在反向选择性蚀刻的过程中，蚀刻停止层的蚀刻速率比第二绝缘层快。在本步骤中，VIA开口可为图7中的VIA开口740。
在处理步骤1080中，通过利用类似于用于第三绝缘层或蚀刻停止层的蚀刻处理，在VIA开口中移除第二绝缘层与栅叠层的高介电系数介电层。栅叠层的导电材料在VIA开口中被暴露出，使得能够形成至每一个3D存储单元的栅极的电连接。在本步骤中，VIA开口可为图8A与图8B中的VIA开口840。
在处理步骤1090中，通过在结构中全部的VIA开口中设置以及填充第三导电材料，以形成VIA导电结构。VIA导电结构可为图9A与图9B中的VIA导电结构945。随后可以对第三导电材料进行平坦化，以形成与第三绝缘层的顶表面共平面的表面。平坦化处理包括化学机械研磨(CMP)。VIA开口外的残余的导电材料可通过修整(touch-up)干式蚀刻或湿式蚀刻移除。因此，VIA开口中的导电材料与用于阶梯结构的每个台阶的栅叠层的导电材料连接。因此，在后续的后段工序中，垂直堆叠的3D存储单元的内嵌式栅极可以从结构顶部的平面表面进行电连接，使得3D存储阵列的字线能够具有不同配置。
处理步骤1010至1050示出根据本公开一些实施例形成图5中的阶梯结构500的方法，其使用替换栅极的技术。在此范例中，在处理步骤1010中，牺牲层106首先被形成在图1的阶梯结构100上。在处理步骤1050中，牺牲层106被替换成栅叠层525，以形成阶梯结构500。具有替换栅极的3D存储器的结构与方法的细节如同在审查中的美国专利申请所述，其发明名称为“形成三维存储器件的栅极结构的方法(Method for Forming Gate Structureof Three-Dimensional Memory Device)”(申请号为16/047,158，且申请日为2018年7月27日)，且上述所列的专利申请文献整体被引用在本公开的内容中。
在一些实施例中，阶梯结构500也可利用所谓“栅极优先(gate-first)”的方法形成，其中栅极导电层可设置在图1中，且在处理步骤1010中取代牺牲层106。栅极导电层可为类似于图5B中的栅极导电层525M的材料，且可使用类似于形成栅极导电层525M的技术形成。因此，可调整形成阶梯结构100的蚀刻-修整处理，使得栅极导电层525M可被蚀刻，而非牺牲层106。同样，图2-图4中的牺牲层106也可被替换为栅极导电层525M。在本实施例中，在处理步骤1050中，移除牺牲层106的步骤可被跳过。基底开口522、VIA开口640/740/840与导电结构643/945可以类似于图5-图9所示来形成，并且使用类似于处理步骤1050-1090的方法来形成。
在一些实施例中，半导体结构包括具有多个台阶的阶梯结构，且各台阶包括设置在介电层上方的导电层。半导体结构还包括设置在各台阶的导电层的一部分的上方的阻挡层。半导体结构还包括设置在阻挡层上的蚀刻停止层与设置在蚀刻停止层上的绝缘层。半导体结构还包括形成于绝缘层中并延伸贯穿蚀刻停止层与阻挡层的多个导电结构。每个导电结构直接接触每个台阶的导电层。
在一些实施例中，半导体结构包括具有多个台阶的阶梯结构，且各台阶包括设置在介电层上方的导电层。半导体结构还包括设置在各台阶的导电层的一部分的上方的蚀刻停止层，以及设置在蚀刻停止层上的绝缘层。半导体结构还包括形成于绝缘层中且延伸贯穿蚀刻停止层的多个导电结构。每个导电结构直接接触每个台阶的对应导电层。
在一些实施例中，形成半导体结构的方法包括形成阶梯结构的多个台阶。形成多个台阶的每个台阶包括在介电层上方设置牺牲层、以及在多个台阶的每个台阶上设置蚀刻停止层。此方法还包括在蚀刻停止层上设置绝缘层，以及对于阶梯结构的每个台阶将牺牲层替换为导电层。此方法还包括在绝缘层中形成多个开口，以及暴露出蚀刻停止层的若干个部分。此方法还包括蚀刻在多个开口中的蚀刻停止层的被暴露部分并暴露出每个台阶的导电层。此方法还包括形成多个导电结构，且每个导电结构分别形成于多个开口的每个开口中。
上述的具体实施例充分揭示了本公开的一般特性，本领域技术人员在应用本领域知识之后，对于各种不同的应用，能够容易地对这些具体实施例进行调整和/或适应性变化，而不需要过度的实验，且不会脱离本公开的一般性概念。因此，基于本文的揭露和指示，上述的调整和/或适应性变化并未超出所公开的实施例或是与其等同的意义和范围。应该理解的是，本文所使用的措辞或用语是为了描述而不是为了限制本文内容，使得本说明的措辞或用语能够被本领域技术人员整合并获得本公开的启发与指示。
以上本公开的实施例已借助于功能构建块来描述，这些功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界/范围在本文中被任意的定义，只要适当地实现所指定的功能及关系，可以定义出替代边界/范围。
发明内容及摘要部分可以阐述出发明人所设想的本公开的一个或多个的示例实施例，但非全部的示例实施例，因此其并非旨在以任何方式限制本公开内容及所附权利要求书。
本公开的广度及范围不应受上述任何示例实施例所限制，而应仅根据以下权利要求书及其等同物来限定。

Claims (20)

1.一种半导体结构，包括：
阶梯结构，包括多个台阶，其中每个台阶包括导电层，该导电层设置在介电层的上方；
阻挡层，设置在每个台阶的所述导电层的一部分的上方；
蚀刻停止层，设置在所述阻挡层上；
绝缘层，设置在所述蚀刻停止层上；以及
多个导电结构，形成于所述绝缘层中，其中每个导电结构形成在每个台阶的导电层上。
2.如权利要求1所述的半导体结构，其中所述多个导电结构延伸贯穿所述阻挡层。
3.如权利要求1所述的半导体结构，其中所述多个导电结构延伸贯穿所述蚀刻停止层。
4.如权利要求1所述的半导体结构，其中所述阻挡层包括氧化硅。
5.如权利要求1所述的半导体结构，其中所述蚀刻停止层包括氮化硅、旋涂式介电材料与高介电系数介电材料中的一个或多个。
6.如权利要求1所述的半导体结构，其中每个导电结构直接接触每个台阶的导电层中的对应一个。
7.如权利要求1所述的半导体结构，其中所述多个导电结构的顶表面、所述绝缘层与所述蚀刻停止层的一部分是共平面的。
8.如权利要求1所述的半导体结构，其中所述多个导电结构包括钨、钴、镍、铜和铝中的一个或多个。
9.如权利要求1所述的半导体结构，其中所述阻挡层形成于所述多个台阶的侧表面与顶表面上。
10.如权利要求1所述的半导体结构，其中所述蚀刻停止层的厚度的范围介于10纳米至1000纳米之间。
11.一种半导体结构，包括：
阶梯结构，包括多个台阶，其中每个台阶包括导电层，该导电层设置在介电层的上方；
蚀刻停止层，设置在每个台阶的所述导电层的一部分的上方；
绝缘层，设置于所述蚀刻停止层上；以及
多个导电结构，形成于所述绝缘层中，且延伸贯穿所述蚀刻停止层，其中每个导电结构直接接触每个台阶的对应导电层。
12.如权利要求11所述的半导体结构，其中所述蚀刻停止层形成于每个台阶的侧表面和顶表面上。
13.如权利要求12所述的半导体结构，其中在每个台阶的侧表面与顶表面上，所述蚀刻停止层的厚度是相同的。
14.如权利要求11所述的半导体结构，其中所述蚀刻停止层包括氮化硅、旋涂式介电材料与高介电系数介电材料中的一个或多个。
15.如权利要求11所述的半导体结构，其中所述蚀刻停止层的厚度范围介于10纳米至1000纳米之间。
16.一种形成半导体结构的方法，包括：
形成具有多个台阶的阶梯结构，其中形成所述多个台阶中的每个台阶包括在介电层的上方设置牺牲层；
在所述多个台阶的每个台阶上设置蚀刻停止层；
在所述蚀刻停止层上设置绝缘层；
将每个台阶的所述牺牲层替换为导电层；
在所述绝缘层中形成多个开口，暴露出所述蚀刻停止层的多个部分；
蚀刻在所述多个开口中所述蚀刻停止层的被暴露出的多个部分，并且暴露出每个台阶的所述导电层的至少一部分；以及
在所述多个开口的每个开口中形成多个导电结构。
17.如权利要求16所述的方法，其中形成所述多个开口包括在所述绝缘层上进行蚀刻处理，其中所述绝缘层的蚀刻速率大于所述蚀刻停止层的蚀刻速率。
18.如权利要求16所述的方法，其中蚀刻所述蚀刻停止层的被暴露出的多个部分包括以高于所述导电层的蚀刻速率的蚀刻速率，对被暴露出的所述蚀刻停止层进行蚀刻。
19.如权利要求16所述的方法，其中设置蚀刻停止层包括设置氮化硅、旋涂式介电材料与高介电系数介电材料中的一个或多个。
20.如权利要求16所述的形成半导体结构的方法，其中形成所述多个导电结构包括在每个台阶的被暴露出的导电层上直接设置导电材料。
CN201880005331.0A 2017-08-31 2018-08-20 三维存储器件的字线接触结构及其制作方法 Pending CN110140212A (zh)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111564445A (zh) * 2020-03-31 2020-08-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN112018129A (zh) * 2020-09-04 2020-12-01 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN112420717A (zh) * 2020-11-18 2021-02-26 长江存储科技有限责任公司 三维存储器及其制造方法
CN113192967A (zh) * 2020-06-11 2021-07-30 长江存储科技有限责任公司 半导体结构及其制备方法
WO2022016455A1 (en) * 2020-07-23 2022-01-27 Intel Corporation Method and apparatus to mitigate word line staircase etch stop layer thickness variations in 3d nand devices

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109314114B (zh) 2018-06-28 2019-11-22 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构
CN109314112B (zh) 2018-06-28 2019-11-05 长江存储科技有限责任公司 形成用于三维存储器件双侧布线的阶梯结构的方法
US11211390B2 (en) * 2018-10-11 2021-12-28 International Business Machines Corporation Staircase patterning for 3D NAND devices
CN109192735B (zh) * 2018-10-15 2021-02-05 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20200055186A (ko) * 2018-11-12 2020-05-21 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2021039965A (ja) * 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
CN111033729A (zh) * 2019-11-05 2020-04-17 长江存储科技有限责任公司 用于在三维存储器件中形成阶梯的方法和结构
JP2021141276A (ja) * 2020-03-09 2021-09-16 キオクシア株式会社 半導体記憶装置
US11264275B2 (en) 2020-05-12 2022-03-01 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US11398427B2 (en) 2020-05-12 2022-07-26 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
KR20210152471A (ko) * 2020-06-05 2021-12-15 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 구조와 그 형성 방법
US11665894B2 (en) * 2021-03-04 2023-05-30 Micron Technology, Inc. Microelectronic devices, memory devices, and electronic systems
US11997850B2 (en) * 2021-08-25 2024-05-28 Sandisk Technologies Llc Three-dimensional memory device with staircase etch stop structures and methods for forming the same
CN113950742A (zh) * 2021-08-30 2022-01-18 长江存储科技有限责任公司 三维nand存储器器件及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140106569A1 (en) * 2012-10-16 2014-04-17 Jung-Ik Oh Method of fabricating three-dimensional semiconductor device and three-dimensional semiconductor device fabricated using the same
CN104157654A (zh) * 2014-08-15 2014-11-19 中国科学院微电子研究所 三维存储器及其制造方法
CN104396004A (zh) * 2012-05-23 2015-03-04 桑迪士克科技股份有限公司 三维存储器阵列的多级接触及其制造方法
US20160118398A1 (en) * 2014-10-24 2016-04-28 Gukhyon Yon Semiconductor device, electronic device, and method of fabricating the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192708A (ja) * 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP2010027870A (ja) * 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP5121792B2 (ja) * 2009-08-06 2013-01-16 株式会社東芝 半導体装置の製造方法
JP2011142276A (ja) * 2010-01-08 2011-07-21 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US9147439B2 (en) * 2012-06-15 2015-09-29 Sandisk 3D Llc Non-volatile memory having 3D array architecture with staircase word lines and vertical bit lines and methods thereof
JP2014183225A (ja) * 2013-03-19 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
JP6290022B2 (ja) * 2014-07-17 2018-03-07 東芝メモリ株式会社 半導体装置の製造方法
KR20160143261A (ko) * 2015-06-05 2016-12-14 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 그의 제조 방법
US9419013B1 (en) * 2015-10-08 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same
KR102424720B1 (ko) * 2015-10-22 2022-07-25 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102523139B1 (ko) * 2015-11-25 2023-04-20 삼성전자주식회사 반도체 메모리 소자
KR102421766B1 (ko) * 2017-07-07 2022-07-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104396004A (zh) * 2012-05-23 2015-03-04 桑迪士克科技股份有限公司 三维存储器阵列的多级接触及其制造方法
US20140106569A1 (en) * 2012-10-16 2014-04-17 Jung-Ik Oh Method of fabricating three-dimensional semiconductor device and three-dimensional semiconductor device fabricated using the same
CN104157654A (zh) * 2014-08-15 2014-11-19 中国科学院微电子研究所 三维存储器及其制造方法
US20160118398A1 (en) * 2014-10-24 2016-04-28 Gukhyon Yon Semiconductor device, electronic device, and method of fabricating the same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111564445A (zh) * 2020-03-31 2020-08-21 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111564445B (zh) * 2020-03-31 2021-11-16 长江存储科技有限责任公司 3d存储器件及其制造方法
CN113192967A (zh) * 2020-06-11 2021-07-30 长江存储科技有限责任公司 半导体结构及其制备方法
CN113192967B (zh) * 2020-06-11 2023-04-28 长江存储科技有限责任公司 半导体结构及其制备方法
WO2022016455A1 (en) * 2020-07-23 2022-01-27 Intel Corporation Method and apparatus to mitigate word line staircase etch stop layer thickness variations in 3d nand devices
CN112018129A (zh) * 2020-09-04 2020-12-01 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN112420717A (zh) * 2020-11-18 2021-02-26 长江存储科技有限责任公司 三维存储器及其制造方法

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