KR20200055186A - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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김지원
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Abstract

3차원 반도체 메모리 장치 및 그 제조 방법이 제공된다. 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것; 상기 전극 구조체의 상기 계단 구조 위의 식각 정지 구조체; 및 상기 연결 영역에서 상기 식각 정지 구조체를 관통하여 상기 전극들의 패드부들에 각각 접속되는 콘택 플러그들을 포함하되, 상기 식각 정지 구조체는 식각 정지 패턴의 상면 및 하면을 균일한 두께로 덮는 수평 절연막을 포함할 수 있다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{THREE-DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 보다 고집적화된 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 메모리 장치 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것; 상기 전극 구조체의 상기 계단 구조 위의 식각 정지 구조체; 및 상기 연결 영역에서 상기 식각 정지 구조체를 관통하여 상기 전극들의 패드부들에 각각 접속되는 콘택 플러그들을 포함하되, 상기 식각 정지 구조체는 식각 정지 패턴의 상면 및 하면을 균일한 두께로 덮는 수평 절연막을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판의 상면에 대해 수직하는 제 1 방향을 따라 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 기판의 상면에 나란한 제 2 방향으로 연장되되 상기 연결 영역에서 계단 구조를 갖는 것; 상기 전극 구조체의 상기 계단 구조를 덮는 식각 정지 패턴; 및 상기 전극 구조체를 관통하며, 상기 제 2 방향으로 연장되는 공통 소오스 플러그를 포함하되, 상기 공통 소오스 플러그의 일측벽으로부터 상기 식각 정지 패턴의 일 측벽 사이의 제 1 거리는 상기 상기 공통 소오스 플러그의 일측벽으로부터 상기 전극들의 일측벽들 사이의 제 2 거리와 다를 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것; 상기 전극 구조체의 상기 계단 구조를 덮는 식각 정지 구조체; 및 상기 연결 영역에서 상기 식각 정지 구조체를 관통하여 상기 전극들의 패드부들에 각각 접속되는 콘택 플러그들을 포함하되, 상기 식각 정지 구조체는 상기 절연막들과 다른 절연 물질로 이루어진 식각 정지 패턴을 포함하되, 상기 식각 정지 패턴은 그 내부에 상기 계단 구조를 따라 정의된 경계면을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역 및 연결 영역을 포함하는 기판; 상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것; 상기 전극 구조체의 상기 계단 구조 위의 식각 정지 구조체; 및 상기 연결 영역에서 상기 식각 정지 구조체를 관통하여 상기 전극들의 패드부들에 각각 접속되는 콘택 플러그들을 포함하되, 상기 식각 정지 구조체는 식각 정지 패턴의 상면 및 하면을 덮는 수평 절연막을 포함하고, 상기 연결 영역의 상기 수평 절연막은 상기 전극들의 상면들 및 하면들을 덮는 수평 블록킹 절연막과 동일한 물질을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은 셀 어레이 영역 및 연결 영역을 포함하는 기판을 제공하는 것; 상기 기판 상에 희생막들 및 절연막들이 번갈아 적층된 몰드 구조체를 형성하되, 상기 몰드 구조체는 상기 연결 영역에서 계단 구조를 갖는 것; 상기 몰드 구조체의 상기 계단 구조를 컨포말하게 덮는 패드 희생막을 형성하는 것; 상기 희생막들을 전극들로 대체하는 것; 및 상기 패드 희생막을 식각 정지막으로 대체하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 전극 구조체의 계단 구조를 컨포말하게 덮는 식각 정지 구조체를 형성함으로써, 평탄 매립 절연막과 전극들 간의 식각 선택비에 의존하지 않고, 전극들에 각각 접속되는 셀 콘택 플러그들을 동시에 형성할 수 있다. 또한, 전극들에 각각 접속되는 셀 콘택 플러그들을 동시에 형성할 때 수직적으로 인접한 전극들이 동시에 연결되는 불량을 방할 수 있다.
나아가, 식각 정지 구조체는 절연 물질들로 이루어지므로, 연결 영역에서 전극 구조체를 관통하는 더미 수직 구조체들을 형성할 때, 더미 수직 홀들을 형성하는 식각 공정이 용이할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 2a, 도 2b, 및 도 2c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 1의 I-I'선, II-II'선, 및 III-III' 선을 따라 자른 단면들을 각각 나타낸다.
도 3a, 도 3b, 도 3c, 및 도 3d는 도 2a의 A 부분을 확대한 도면들이다.
도 4a, 도 4b, 및 도 4c는 도 2b의 B 부분을 확대한 도면이다.
도 5a 및 도 5b는 도 2c의 C 부분을 확대한 도면이다.
도 6 내지 도 12는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 도면들이다.
도 13a 내지 도 21a, 도 13b 내지 도 21b, 및 도 13c 내지 도 21c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I'선, II-II'선, 및 III-III' 선을 따라 자른 단면들을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 2a, 도 2b, 및 도 2c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들로서, 도 1의 I-I'선, II-II'선, 및 III-III' 선을 따라 자른 단면들을 각각 나타낸다.
도 3a, 도 3b, 도 3c, 및 도 3d는 도 2a의 A 부분을 확대한 도면들이다. 도 4a, 도 4b, 및 도 4c는 도 2b의 B 부분을 확대한 도면이다. 도 5a 및 도 5b는 도 2c의 C 부분을 확대한 도면이다.
도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 기판(10)은 셀 어레이 영역(CAR) 및 이에 인접한 연결 영역(CNR)을 포함할 수 있다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
셀 어레이 영역(CAR)에 3차원적으로 배열된 메모리 셀들로 구성된 메모리 셀 어레이가 배치될 수 있다. 연결 영역(CNR)에 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
실시예들에서, 3차원 반도체 메모리 장치는 수직형 낸드(NAND) 플래시 메모리 장치일 수 있다. 셀 어레이 영역(CAR)에 제 1 및 제 2 방향들(D1, D2)에 대해 수직하는 제 3 방향(D3)으로 연장되는 셀 스트링들이 제공될 수 있다. 여기서, 셀 스트링들 각각은 직렬 연결된 스트링 선택 트랜지스터들, 메모리 셀 트랜지스터들, 및 접지 선택 트랜지스터로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
상세히 설명하면, 기판(10) 상에 전극 구조체(ST)가 배치될 수 있으며, 전극 구조체(ST)는 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)을 따라 번갈아 적층된 절연막들(ILD) 및 전극들(EL)을 포함할 수 있다. 전극 구조체(ST)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있다. 버퍼 절연막(11)이 전극 구조체(ST)와 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다.
전극들(EL)의 두께는 실질적으로 동일할 수 있으며, 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 전극들(EL) 사이의 각 절연막(ILD) 두께는 각 전극(EL)의 두께보다 작을 수 있으며, 최하층의 전극(EL)을 덮는 절연막(이하, 하부 절연막(ILDa))은 다른 절연막들(ILD)보다 두꺼울 수 있다.
전극들(EL)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
전극 구조체(ST)는 연결 영역(CNR)에서 계단 구조를 가질 수 있으며, 전극들(EL) 각각은 연결 영역(CNR)에서 패드부를 포함할 수 있다. 전극들(EL)의 패드부들은, 평면적 관점에서, 서로 교차하는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 배열될 수 있으며, 기판(10)의 상면으로부터 서로 다른 레벨들에 위치할 수 있다.
전극들(EL)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있다. 제 1 방향(D1)으로, 전극들(EL)의 일측벽들이 일정 간격으로 이격되어 배치될 수 있다. 연결 영역(CNR)에서, 전극들(EL) 각각의 측벽은 그것의 바로 위에 위치하는 절연막(ILD)의 측벽과 수직적으로 정렬될 수 있다. 또한, 수직적으로 인접하는 2개의 전극들(EL)의 일측벽들이 서로 정렬될 수 있다. 실시예들에서, 전극 구조체(ST)의 계단 구조는 다양한 형태로 변형될 수 있다.
평탄 매립 절연막(55)이 연결 영역(CNR)에서 전극 구조체(ST)의 계단 구조를 덮을 수 있다. 즉, 평탄 매립 절연막(55)은 전극들(EL)의 패드부들을 덮을 수 있다. 평탄 매립 절연막(55)은 실질적으로 평탄한 상면을 가질 수 있으며, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있다. 평탄 매립 절연막(55)은 실리콘 산화막을 포함할 수 있다.
실시예들에 따르면, 연결 영역(CNR)에서, 식각 정지 구조체(ES)가 평탄 매립 절연막(55)과 전극 구조체(ST) 사이에 배치될 수 있으며, 패드 절연막(25)이 식각 정지 구조체(ES)와 전극 구조체(ST) 사이에 배치될 수 있다.
식각 정지 구조체(ES) 및 패드 절연막(25)은 제 1 방향(D1)을 따라 연장될 수 있으며, 전극 구조체(ST)의 계단 구조를 컨포말하게 덮을 수 있다. 식각 정지 구조체(ES)는 전극 구조체(ST)의 전극들(EL), 절연막들(ILD), 패드 절연막(25), 및 평탄 매립 절연막(55)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 패드 절연막(25)은 전극 구조체(ST)의 절연막들(ILD)과 동일한 절연 물질을 포함할 수 있다.
도 4a 및 도 5a를 참조하면, 식각 정지 구조체(ES)는 식각 정지 패턴(45), 수평 절연막(HL), 및 제 1 버퍼 절연막(41)을 포함할 수 있다.
식각 정지 패턴(45)은 전극 구조체(ST)의 절연막들(ILD)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 식각 정지 패턴(45)은 전극들(EL)의 패드부들 상에서 절연막들(ILD)의 두께보다 큰 두께를 가질 수 있다. 나아가, 식각 정지 패턴(45)의 두께는 전극들(EL)의 두께보다 클 수 있다. 식각 정지 패턴(45)은 수평 절연막(HL)과 다른 절연 물질을 포함할 수 있다. 일 예로, 식각 정지 패턴(45)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
식각 정지 패턴(45)은 그것의 내부에 불연속적인 경계면(S; discontinuous interface)을 가질 수 있다. 여기서, 불연속적인 경계면(S)이란, 물질의 조성 차이, 물질의 그레인(grain) 차이, 씸(seam), 보이드(void), 또는 분석 장비(예를 들어, TEM(Transmission Electron Microscope) 또는 SEM(Scanning Electron Microscope))에 의해 검출될 수 있는 물질의 존재를 의미한다. 식각 정지 패턴(45) 내의 불연속적 경계면(S)은 전극 구조체(ST)의 계단 구조를 따라 형성될 수 있다. 실시예들에서, 식각 정지 패턴(45)의 불연속적인 경계면(S)은 씸(sesam)일 수 있다. 이와 달리, 식각 정지 패턴(45)은 그 내부 일부분들에 형성된 보이드(void)를 포함할 수 있다.
수평 절연막(HL)은 실질적으로 균일한 두께를 가지며, 식각 정지 패턴(45)의 상면 및 하면을 덮을 수 있다. 즉, 수평 절연막(HL)의 하부 부분은 패드 절연막(25)과 식각 정지 패턴(45)의 하면 사이에 배치될 있으며, 수평 절연막(HL)의 상부 부분은 평탄 매립 절연막(55)과 식각 정지 패턴(45)의 상면 사이에 배치될 수 있다. 수평 절연막(HL)의 상부 및 하부 부분들을 동일한 물질로 이루어질 수 있다.
수평 블록킹 절연막(HBLK)은 전극들(EL)의 상면들 및 하면들을 덮을 있으며, 셀 및 더미 수직 구조체들(CVS, DVS)과 인접한 전극들(EL)의 제 1 측벽들, 전극들(EL)의 하면들, 및 전극들(EL)의 상면들을 컨포말하게 덮을 수 있다. 수평 절연막(HL)의 상부 및 하부 부분들에서 두께는 전극들(EL)의 제 1 측벽들 상에서 수평 블록킹 절연막(HBLK)의 두께보다 작을 수 있다.
수평 절연막(HL)은 수평 블록킹 절연막(HBLK)과 동일한 물질을 포함할 수 있다. 수평 절연막(HL) 및 수평 블록킹 절연막(HBLK)은 평탄 매립 절연막(55), 패드 절연막(25) 및 식각 정지 패턴(45)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 또한, 수평 절연막(HL) 및 수평 블록킹 절연막(HBLK)은 은 제 1 버퍼 절연막(41)과 다른 절연 물질을 포함할 수 있다. 일 예로, 수평 절연막(HL) 및 수평 블록킹 절연막(HBLK)은 은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막을 포함할 수 있다.
제 1 버퍼 절연막(41)은 식각 정지 패턴(45)과 수평 절연막(HL) 사이에 배치될 수 있다. 제 1 버퍼 절연막(41)은, 수평 절연막(HL)처럼, 실질적으로 균일한 두께를 가지며 식각 정지 패턴(45)의 상면 및 하면을 덮을 수 있다.
제 1 버퍼 절연막(41)은 식각 정지 패턴(45) 및 수평 절연막(HL)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 일 예로, 제 1 버퍼 절연막(41)은 실리콘 산화막을 포함할 수 있다.
제 1 버퍼 절연막(41)은 전극 구조체(ST)의 측벽으로 연장될 수 있다. 상게하게, 도 3a, 도 3b, 도 3c, 및 도 5a를 참조하면, 제 1 버퍼 절연막(41)은 전극들(EL)의 측벽들 및 절연막들(ILD)의 측벽들 상으로 연장될 수 있으며, 전극들(EL)의 측벽들과 직접 접촉할 수 있다. 다시 말해, 제 1 버퍼 절연막(41)의 일부분은 공통 소오스 플러그(CSP)와 이에 인접한 전극들(EL)의 제 2 측벽들 사이에 배치될 수 있다. 식각 정지 패턴(45)과 수평 절연막(HL) 사이에서 제 1 버퍼 절연막(41)의 두께는 전극들(EL)의 제 2 측벽들 상에서 및 수평 블록킹 절연막(HBLK)의 두께보다 클 수 있다.
도 5a를 참조하면, 식각 정지 패턴(45)의 일 측벽과 공통 소오스 플러그(CSP) 사이의 제 1 수평 거리(A1)는 공통 소오스 플러그(CSP)와 이에 인접한 전극들(EL)의 제 2 측벽들 사이의 제 2 수평 거리(A2)와 다를 수 있다. 일 예로, 제 1 수평 거리(A1)는 제 2 수평 거리(A2)보다 클 수 있다. 제 1 및 제 3 분리 구조체들(SS1, SS3)에 인접한 식각 정지 패턴(45)의 일 측벽은 라운드진 형상을 가질 수 있다.
도 3d, 도 4b 및 도 5b를 참조하면, 식각 정지 구조체(ES)의 제 1 버퍼 절연막(41)은 생략될 수도 있다. 즉, 식각 정지 구조체(ES)는 식각 정지 패턴(45) 및 수평 절연막(HL)을 포함할 수 있으며, 수평 절연막(HL)이 식각 정지 패턴(45)의 상면 및 하면과 직접 접촉할 수 있다.
한편, 도 5c를 참조하면, 전극들(EL)과 동일한 도전 물질을 포함하는 잔여 도전 패턴(REL)이 식각 정지 패턴(45)과 제 1 버퍼 절연막(41) 사이 일부에 존재할 수 있다. 잔여 도전 패턴(REL)은 전극 구조체(ST)의 계단들 사이에 국소적으로 위치할 수 있다.
실시예들에 따르면, 복수 개의 셀 수직 구조체들(CVS)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통하여 기판(10)에 연결될 수 있다. 셀 수직 구조체들(CVS)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 셀 수직 구조체들(CVS)은 원형의 상면을 가질 수 있다.
셀 수직 구조체들(CVS)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 반도체 물질을 포함하는 셀 수직 구조체들(CVS)은 수직형 낸드(NAND) 플래시 메모리 장치의 셀 스트링을 구성하는 접지 및 스트링 선택 트랜지스터들 및 메모리 셀 트랜지스터들의 채널들로써 사용될 수 있다.
셀 수직 구조체들(CVS) 각각은 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 및 수직 절연 패턴(VP)을 포함할 수 있다. 상부 반도체 패턴(USP)의 상단에 비트라인 콘택 패드(PAD)가 위치할 수 있다. 비트라인 콘택 패드(PAD)는 불순물이 도핑된 반도체 물질로 이루어질 수 있다.
하부 반도체 패턴(LSP)은 기판(10)과 직접 접촉할 수 있으며, 기판(10)으로부터 성장된 기둥(pillar) 형태의 에피택시얼 층(epitaxial layer)을 포함할 수 있다. 하부 반도체 패턴(LSP)의 측벽 일부분에 게이트 절연막(15)이 배치될 수 있다. 게이트 절연막(15)은 최하층 전극(EL))과 하부 반도체 패턴(LSP) 사이에 배치될 수 있다. 게이트 절연막(15)은 실리콘 산화막(예를 들어, 열 산화막)을 포함할 수 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP) 또는 기판(10)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 상부 반도체 패턴(USP)의 내부는 도 3a 내지 도 3d에 도시된 바와 같이, 절연 물질을 포함하는 매립 절연 패턴(VI)으로 채워질 수 있다. 상부 반도체 패턴(USP)의 측벽은 수직 절연 패턴(VP)에 의해 둘러싸일 수 있다.
상부 반도체 패턴(USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)과 다른 결정 구조를 가질 수 있으며, 예를 들어, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나일 수 있다.
도 3a, 도 3b, 도 3c, 및 도 3d를 참조하면, 수직 절연 패턴(VP)은 낸드 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다.
도 3a, 도 3b, 및 도 3c를 참조하면, 제 1 버퍼 절연막(41)이 전극들(EL)의 측벽들을 직접 덮을 수 있다. 도 3b 및 도 3c를 참조하면, 제 1 버퍼 절연막(41)과 공통 소오스 플러그(CSP) 사이에 잔여 측벽 희생 패턴(43R)이 배치될 수 있다. 잔여 측벽 희생 패턴(43R)은 연결 영역(CNR)에 제공된 식각 정지 패턴(45)과 동일한 물질을 포함할 수 있다. 잔여 측벽 희생 패턴(43R)은, 도 3b에 도시된 바와 같이, 공통 소오스 플러그(CSP)의 측벽을 둘러쌀 수 있다. 이와 달리, 잔여 측벽 희생 패턴(43R)은, 도 3c에 도시된 바와 같이, 공통 소오스 플러그(CSP)의 일 부분들을 둘러쌀 수도 있다. 또 다른 예로, 도 3d를 참조하면, 전극들(EL)의 측벽들과 공통 소오스 플러그(CSP) 사이에 잔여 측벽 희생 패턴(43R)으로 채워질 수도 있다.
수평 블록킹 절연막(HBLK)이 전극들(EL)의 일측벽들과 수직 절연 패턴(VP) 사이에 제공될 수 있다. 수평 블록킹 절연막(HBLK)은 전극들(EL)의 일측벽들과 수직 절연 패턴(VP) 사이, 그리고 전극들(EL)의 상면들 및 하면들을 덮을 수 있다. 수평 블록킹 절연막(HBLK)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부일 수 있으며, 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막으로 이루어진 블록킹 절연막을 포함할 수 있다.
수평 블록킹 절연막(HBLK)은 절연막들(ILD)의 측벽들과 공통 소오스 플러그(CSP) 사이로 연속적으로 연장될 수 있다. 도 4a 및 도 5a를 참조하면, 수평 블록킹 절연막(HBLK)은 수평 절연막(HL)과 연결될 수 있다.
더미 수직 구조체들(DVS)이 연결 영역(CNR)에서 평탄 매립 절연막(55), 식각 정지 구조체(ES), 패드 절연막(25), 및 전극 구조체(ST)를 관통할 수 있다. 더미 수직 구조체들(DVS)이 셀 어레이 영역(CAR)으로부터 멀어질수록, 더미 수직 구조체들(DVS)이 관통하는 전극들(EL)의 개수가 감소할 수 있다.
더미 수직 구조체들(DVS) 각각은 셀 수직 구조체들(CVS)과 실질적으로 동일한 적층 구조 및 동일한 물질을 포함할 수 있다. 즉, 더미 수직 구조체들(DVS) 각각은 셀 수직 구조체들(CVS)처럼, 하부 및 상부 반도체 패턴들 및 수직 절연 패턴을 포함할 수 있다.
더미 수직 구조체들(DVS)은 셀 수직 구조체들(CVS)과 실질적으로 동일한 수직적 길이를 가질 수 있다. 즉, 더미 수직 구조체들(DVS)의 상면들은 셀 수직 구조체들(CVS)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 더미 수직 구조체들(DVS)은 셀 수직 구조체들(CVS)보다 큰 폭을 가질 수 있다. 일 예로, 더미 수직 구조체들(DVS) 각각은 장축 및 단축을 갖는 타원 형태 또는 바(bar) 형태의 상면을 가질 수 있다.
복수 개의 더미 수직 구조체들(DVS)이 각 전극(EL)의 패드부를 관통할 수 있다. 일 예에서, 4개의 더미 수직 구조체들(DVS)이 각 전극(EL)의 패드부를 관통할 수 있으며, 본 발명은 이에 한정되지 않는다. 더미 수직 구조체들(DVS)의 배치 및 개수는 다양하게 변경될 수 있다.
제 1 층간 절연막(60)이 평탄 매립 절연막(55) 상에 배치될 수 있으며, 셀 수직 구조체들(CVS)의 상면들 및 더미 수직 구조체들(DVS)의 상면들을 덮을 수 있다. 나아가, 제 1 층간 절연막(60)은 식각 정지 구조체(ES)의 최상면 및 패드 절연막(25)의 최상면을 덮을 수 있다.
전극 구조체(ST)는, 평면적 관점에서, 전극 구조체(ST)와 나란하게 제 1 방향(D1)으로 연장되는 제 1 분리 구조체들(SS1) 사이에 배치될 수 있다. 제 1 분리 구조체들(SS1)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장될 수 있으며, 제 1 층간 절연막(60), 평탄 매립 절연막(55), 식각 정지 구조체(ES), 패드 절연막(25), 및 전극 구조체(ST)를 관통할 수 있다.
제 2 분리 구조체들(SS2)이 셀 어레이 영역(CAR)에서 제 1 분리 구조체들(SS1) 사이에 배치될 수 있으며, 제 2 방향(D2)으로 일정 간격 서로 이격될 수 있다. 제 2 분리 구조체들(SS2)은 제 1 층간 절연막(60) 및 전극 구조체(ST)를 관통할 수 있으며, 제 1 방향(D1)을 따라 연장될 수 있다.
제 3 분리 구조체들(SS3)이 연결 영역(CNR)에서 제 1 분리 구조체들(SS1) 사이에 배치될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. . 제 3 분리 구조체들(SS3)은 제 1 층간 절연막(60), 평탄 매립 절연막(55), 식각 정지 구조체(ES), 패드 절연막(25), 및 전극 구조체(ST)를 관통할 수 있으며, 제 1 방향(D1)을 따라 연장될 수 있다 제 3 분리 구조체들(SS3)은 제 1 방향(D1)으로 제 2 분리 구조체들(SS2)과 이격될 수 있다.
제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3) 각각은 도전 물질로 이루어진 공통 소오스 플러그(CSP) 및 공통 소오스 플러그(CSP)와 전극 구조체(ST) 사이의 측벽 스페이서(SP)를 포함할 수 있다.
측벽 스페이서(SP)는 식각 정지 패턴(45)과 다른 절연 물질을 포함할 수 있으며, 연결 영역(CNR)에서 식각 정지 패턴(45)의 측벽과 직접 접촉할 수 있다. 측벽 스페이서(SP)는 식각 정지 패턴(45) 및 전극들(EL)을 향해 수평적으로 돌출되는 돌출부들을 포함할 수 있다. 도 4a 및 도 5a를 참조하면, 측벽 스페이서(SP)와 전극 구조체(ST) 사이에 제 1 버퍼 절연막(41)이 배치될 수 있다. 측벽 스페이서(SP)는 제 1 버퍼 절연막(41)과 동일한 절연 물질을 포함할 수 있다.
공통 소오스 플러그(CSP)는 기판(10) 내에 형성된 공통 소오스 영역(CSR)에 접속될 수 있다. 공통 소오스 영역(CSR)은 전극 구조체(ST)와 나란하게 제 1 방향(D1)으로 연장될 수 있다. 공통 소오스 영역(CSR)은 기판(10) 내에 도핑된 제 2 도전형의 불순물들을 포함할 수 있다. 공통 소오스 영역(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다. 다른 예로, 제 1, 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3) 각각은 절연 물질로 이루어진 라인 형태의 절연 기둥일 수도 있다.
제 2 층간 절연막(70)이 제 1 층간 절연막(60) 상에 배치될 수 있으며, 제 1 제 2, 및 제 3 분리 구조체들(SS1, SS2, SS3)의 상면들을 덮을 수 있다.
제 1 비트 라인 콘택 플러그들(BPLG1)이 셀 어레이 영역(CAR)에서 제 1 및 제 2 층간 절연막들(60, 70)을 관통하여 셀 수직 구조체들(CVS)에 각각 접속될 수 있다.
셀 콘택 플러그들(CPLG)이 연결 영역(CNR)에서 제 1 및 제 2 층간 절연막들(60, 70), 평탄 매립 절연막(55), 및 식각 정지 구조체(ES)를 관통하여 전극들(EL)의 패드부들에 각각 접속될 수 있다.
셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 동일한 레벨에 위치할 수 있으며, 서로 다른 수직적 길이들을 가질 수 있다. 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있으며, 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다.
셀 콘택 플러그들(CPLG) 각각은, 각 패드부를 관통하는 더미 수직 구조체들(DVS)과 이격되어 배치될 수 있다. 셀 콘택 플러그들(CPLG)의 상면들은 더미 수직 구조체들(DVS)의 상면들 보다 높은 레벨에 위치할 수 있으며, 제 1 및 제 2 분리 구조체들(SS1, SS2)의 상면들보다 높은 레벨에 위치할 수 있다. 각 셀 콘택 플러그(CPLG)의 측벽 일부는 식각 정지 구조체(ES)와 직접 접촉할 수 있다.
셀 콘택 플러그들(CPLG) 각각은 TiN, TaN, 또는 WN와 같은 금속 질화물로 이루어진 배리어 금속막 및 Al, Ti, Ta, Co, 또는 Cu와 같은 금속 물질로 이루어진 금속막을 포함할 수 있다.
셀 어레이 영역(CAR)의 제 2 층간 절연막(70) 상에 제 2 방향(D2)으로 장축을 갖는 서브 비트 라인들(SBL)이 배치될 수 있다. 서브 비트 라인들(SBL) 각각은 제 1 비트라인 콘택 플러그들(BPLG1)을 통해 인접하는 두 개의 셀 수직 구조체들(CVS)에 연결될 수 있다.
하부 배선들(LCL)이 연결 영역(CNR)의 제 2 층간 절연막(70) 상에 배치될 수 있다. 하부 배선들(LCL)은 셀 콘택 플러그들(CPLG)과 각각 연결될 수 있다. 하부 배선들(LCL)은 셀 콘택 플러그들(CPLG)을 통해 전극들(EL)의 패드부들에 각각 전기적으로 연결될 수 있다.
제 2 층간 절연막(70) 상에 서브 비트 라인들(SBL) 및 하부 배선들(LCL)을 덮는 제 3 층간 절연막(80)이 배치될 수 있다.
비트 라인들(BL)이 셀 어레이 영역(CAR)의 제 3 층간 절연막(80) 상에 배치될 수 있으며, 상부 배선들(UCL)이 연결 영역(CNR)의 제 3 층간 절연막(80) 상에 배치될 수 있다. 비트 라인들(BL)은 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 제 2 비트라인 콘택 플러그들(BPLG2)를 통해 서브 비트 라인들(SBL)과 연결될 수 있다. 상부 배선들(UCL)은 상부 콘택을 통해 하부 배선들(LCL)과 전기적으로 연결될 수 있다.
도 6 내지 도 12는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치를 나타내는 도면들이다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있으며, 실시예들 간의 차이점들에 대해 설명한다.
도 6을 참조하면, 식각 정지 구조체(ES)는 전극 구조체(ST)에 형성된 각 계단의 측벽과 각 계단의 상면 상에서 서로 다른 두께를 가질 수 있다. 식각 정지 구조체(ES)에서 각 계단의 측벽을 덮는 부분은 라운드진 프로파일을 가질 수 있다. 나아가, 식각 정지 구조체(ES)는 상부 계단에서 두께와 하부 계단에서 두께가 다를 수도 있다.
도 7을 참조하면, 식각 정지 구조체(ES)는 연결 영역(CNR)에서 셀 어레이 영역(CAR)으로 연장될 수 있다. 다시 말해, 식각 정지 패턴(45)이 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 전극 구조체(ST)의 상면을 컨포말하게 덮을 수 있다. 식각 정지 구조체(ES)는 셀 어레이 영역(CAR)의 전극 구조체(ST) 상에서 평탄한 부분을 가질 수 있으며, 연결 영역(CNR)의 전극 구조체(ST) 상에서 계단 부분을 가질 수 있다.
평탄 매립 절연막(55)은 식각 정지 구조체(ES)의 계단 부분을 덮을 수 있으며, 평탄 매립 절연막(55)의 상면은 식각 정지 구조체(ES)의 평탄한 부분 상면과 실질적으로 동일한 레벨에 위치할 수 있다. 더미 층간 절연막(57)이 식각 정지 구조체(ES)의 평탄한 부분과 평탄 매립 절연막(55)을 덮을 수 있다.
셀 수직 구조체들(CVS)은 더미 층간 절연막(57), 식각 정지 구조체(ES)의 평탄 부분, 및 전극 구조체(ST)를 관통할 수 있다.
식각 정지 구조체(ES)는 앞서 설명한 것처럼, 수평 절연막(HL), 제 1 버퍼 절연막(41), 및 식각 정지 패턴(45)을 포함할 수 있다. 식각 정지 패턴(45)의 상면 및 하면은 수평 절연막(HL) 및 제 1 버퍼 절연막(41)으로 둘러싸일 수 있다.
도 8을 참조하면, 기판(10)은 셀 어레이 영역(CAR), 연결 영역(CNR), 및 주변 회로 영역(PCR)을 포함할 수 있다. 연결 영역(CNR)은 셀 어레이 영역(CAR)과 주변 회로 영역(PCR) 사이에 위치할 수 있다.
주변 회로 영역(PCR)의 기판(10) 상에 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들과 같은 주변 로직 회로들이 배치될 수 있다. 주변 로직 회로들은 예를 들어, 고전압 또는 저전압 트랜지스터, 저항(resistor), 및 캐패시터(capacitor)를 포함할 수 있다. 주변 회로 영역(PCR)의 기판(10) 상에 주변 게이트 스택들(PGS)이 서로 이격되어 배치될 수 있다. 주변 게이트 스택들(PGS) 양측의 기판(10) 내에 소오스 및 드레인 불순물 영역들(13)이 제공될 수 있다. 전극 구조체(ST)가 주변 회로 구조체와 이격되어 셀 어레이 영역(CAR)의 기판(10) 상에 배치될 수 있다.
전극 구조체(ST)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있으며, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 버퍼 절연막(11)이 전극 구조체(ST)와 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다. 버퍼 절연막(11)은 주변 회로 영역(PCR)으로 연장되어 주변 게이트 스택들(PGS)을 컨포말하게 덮을 수 있다.
전극 구조체(ST)는 수직적으로 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함할 수 있다. 전극 구조체(ST)에서, 최하층 전극(EL)을 덮는 하부 절연막(ILDa)이 셀 어레이 영역(CAR)에서 주변 회로 영역(PCR)으로 연속적으로 연장될 수 있다. 최하층 전극(EL)의 상면은 주변 게이트 스택들(PGS)의 상면들보다 아래에 위치할 수 있다.
더미 희생 패턴(DP)이 주변 회로 영역(PCR)에서 주변 게이트 스택들(PGS)을 컨포말하게 덮을 수 있다. 더미 희생 패턴(DP)은 절연막들(ILD)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있다. 일 예에서, 더미 희생 패턴(DP)은 실리콘 질화막으로 이루어질 수 있다. 전극 구조체(ST)의 하부 절연막(ILDa)은 더미 희생 패턴(DP)을 덮을 수 있다.
식각 정지 구조체(ES)가 연결 영역(CNR)에서 전극 구조체(ST)를 컨포말하게 덮을 수 있다. 패드 절연막(25)이 식각 정지 구조체(ES)와 전극 구조체(ST) 사이에 배치될 수 있으며, 패드 절연막(25)은 주변 회로 영역(PCR)의 하부 절연막(ILDa) 상으로 연장될 수 있다.
실시예들에 따르면, 주변 회로 영역(PCR)의 패드 절연막(25) 상에 잔여 패드 희생막(37)이 배치될 수 있다. 잔여 패드 희생막(37)은 식각 정지 패턴(45)과 동일한 물질을 포함할 수 있으며, 식각 정지 패턴(45)보다 두꺼울 수 있다. 수평 절연막(HL)의 일부 및 제 1 버퍼 절연막(41)의 일부가 잔여 패드 희생막(37)과 식각 정지 패턴(45)의 일측벽 사이에 개재될 수 있다.
주변 회로 영역(PCR)에서, 주변 콘택 플러그들(PPLG)이 제 1 및 제 2 층간 절연막들(60, 70), 평탄 매립 절연막(55), 잔여 패드 희생막(37), 패드 절연막(25), 하부 절연막(ILDa), 및 더미 희생 패턴(DP)을 관통하여 소오스 및 드레인 불순물 영역들(13)에 접속될 수 있다. 잔여 패드 희생막(37)은 주변 회로 영역(PCR)에서 주변 콘택 플러그들(PPLG)을 형성할 때 식각 정지막(43)으로 이용될 수 있다.
주변 회로 배선들(PCL)이 주변 회로 영역(PCR)의 제 2 층간 절연막(70) 상에 배치될 수 있으며, 주변 콘택 플러그들(PPLG)에 접속될 수 있다.
도 9a 및 도 9b를 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체 기판(100) 상의 주변 로직 구조체(PS) 및 주변 로직 구조체(PS) 상의 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 로직 구조체(PS)는 반도체 기판(100)의 전면 상에 집적되는 주변 로직 회로들(PTR) 및 주변 로직 회로들(PTR)을 덮은 하부 매립 절연막(150)을 포함할 수 있다.
주변 회로 배선들(33)이 주변회로 콘택 플러그들(31)을 통해 주변 로직 회로들(PTR)과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변회로 콘택 플러그들(31) 및 주변회로 배선들(33)이 접속될 수 있다.
셀 어레이 구조체(CS)는 앞서 도 2a, 도 2b, 및 도 2c를 참조하여 설명된 3차원 반도체 메모리 장치를 포함할 수 있다. 즉, 셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상의 기판(10), 기판(10) 상의 전극 구조체(ST), 및 전극 구조체(ST)의 계단 구조를 컨포말하게 덮는 식각 정지 구조체(ES)를 포함할 수 있다. 셀 어레이 구조체(CS)는 셀 어레이 구조체(CS)의 일 부분을 수직적으로 관통하는 관통 배선 구조체(TVS)를 통해 주변 로직 구조체(PS)와 연결될 수 있다.
도 10, 도 11, 및 도 12를 참조하면, 기판(10) 상에 전극 구조체(ST)가 배치될 수 있으며, 전극 구조체(ST)는 연결 영역(CNR)에서 계단 구조를 가질 수 있다. 여기서, 계단 구조의 각 계단은 하나의 전극(EL) 및 하나의 절연막(ILD)으로 이루어질 수 있다.
도 10을 참조하면, 복수 개의 식각 정지 구조체들(ES1, ES2)이 연결 영역(CNR)에서 전극 구조체(ST) 상에 적층될 수 있다. 즉, 제 1 및 제 2 식각 정지 구조체들(ES1, ES2)이 전극 구조체(ST)의 계단 구조를 컨포말하게 덮을 수 있다.
제 1 및 제 2 식각 정지 구조체들(ES1, ES2) 각각은, 앞서 도 2a, 도 2b, 및 도 2c를 참조하여 설명된 식각 정지 구조체(ES)처럼, 식각 정지 패턴(45), 수평 절연막(HL), 및 제 1 버퍼 절연막(41)을 포함할 수 있다.
균일한 두께를 갖는 제 1 패드 절연막(25)이 제 1 식각 정지 구조체(ES1)와 전극 구조체(ST) 사이에 배치될 수 있으며, 균일한 두께를 갖는 제 2 패드 절연막(27)이 제 1 식각 정지 구조체(ES1)와 제 2 식각 정지 구조체(ES2) 사이에 배치될 수 있다.
도 10을 참조하면, 셀 콘택 플러그들(CPLG)은 연결 영역(CNR)에서 제 1 및 제 2 식각 정지 구조체들(ES1, ES2)을 관통하여 전극들(EL)의 패드부들에 각각 접속될 수 있다.
도 11 및 도 12를 참조하면, 제 1 및 제 2 식각 정지 구조체들(ES1, ES2)이 전극 구조체(ST)의 계단 구조 상에 배치될 수 있으며, 제 2 식각 정지 구조체(ES2)는 제 1 식각 정지 구조체(ES1)의 일부를 덮을 수 있다.
일 예로, 도 11에 도시된 바와 같이, 제 2 식각 정지 구조체(ES2)는 전극 구조체(ST)의 상부 계단 구조를 컨포말하게 덮을 수 있다. 이에 따라, 상부 레벨에 위치하는 전극들(EL)에 접속되는 셀 콘택 플러그들(CPLG)은 제 1 및 제 2 식각 정지 구조체들(ES1, ES2)을 관통할 수 있다. 그리고, 하부 레벨에 위치하는 전극들(EL)에 접속되는 셀 콘택 플러그들(CPLG)은 제 1 식각 정지 구조체(ES1)를 관통할 수 있다.
다른 예로, 도 12에 도시된 바와 같이, 제 2 식각 정지 구조체(ES2)는 전극 구조체(ST)의 중간 계단 구조를 컨포말하게 덮을 수 있다. 이에 따라, 중간 레벨에 위치하는 전극들(EL)에 접속되는 셀 콘택 플러그들(CPLG)은 제 1 및 제 2 식각 정지 구조체들(ES1, ES2)을 관통할 수 있다. 그리고, 상부 및 하부 레벨에 위치하는 전극들(EL)에 접속되는 셀 콘택 플러그들(CPLG)은 제 1 식각 정지 구조체(ES1)를 관통할 수 있다.
도 13a 내지 도 21a, 도 13b 내지 도 21b, 및 도 13c 내지 도 21c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I'선, II-II'선, 및 III-III' 선을 따라 자른 단면들을 나타낸다.
도 1, 도 13a, 도 13b, 및 도 13c를 참조하면, 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함하는 기판(10)이 제공될 수 있다. 기판(10) 상에 수직적으로 번갈아 적층된 희생막들(SL) 및 절연막들(ILD)을 포함하는 몰드 구조체(110)가 형성될 수 있다. 이에 더하여, 몰드 구조체(110) 상에 연마 정지막(111) 및 더미 절연막(113)이 차례로 형성될 수 있다. 선택적으로, 실리콘산화물과 같은 절연물을 제공하여 기판(10)과 몰드 구조체(110) 사이에 버퍼 절연막(11)이 형성될 수 있다.
몰드 구조체(110)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 희생막들(SL)은 실질적으로 동일한 두께를 가질 수 있으며, 절연막들(ILD)은 일부 영역에서 두께가 달라질 수 있다.
일 예에서, 몰드 구조체(110)는 연결 영역(CNR)에서 절연막들(ILD)의 단부들이 노출되는 계단 구조를 가질 수 있다. 보다 상세하게, 몰드 구조체(110)를 형성하는 것은, 기판(10) 전면에 희생막들(SL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 박막 구조체(미도시)를 형성하는 것, 및 박막 구조체에 대한 계단 패터닝 공정을 수행하는 것을 포함할 수 있다.
여기서, 계단 패터닝 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성한 후, 박막 구조체의 일 부분을 식각하는 공정 및 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다. 계단 패터닝 공정에 의해 연결 영역(CNR)에서 제 1 방향(D1)을 따라 계단 구조가 몰드 구조체(110)에 형성될 수 있다.
계단 패터닝 공정에서, 박막 구조체의 일 부분을 식각할 때 식각되는 희생막들(SL)의 개수에 따라 제 1 방향(D1)을 따라 형성되는 계단 구조의 기울기가 달라질 수 있다. 박막 구조체의 일 부분을 식각할 때 2개 이상의 희생막들(SL)이 식각되는 경우, 계단 패터닝 공정 후에 연결 영역(CNR)에서 몰드 구조체(110)의 일 부분을 식각하는 패드 식각 공정이 수행될 수 있다. 패드 식각 공정에 의해 제 2 방향(D2)으로 계단들이 몰드 구조체(110)에 형성될 수 있다.
도 1, 도 14a, 도 14b, 및 도 14c를 참조하면, 몰드 구조체(110)의 표면을 컨포말하게 덮는 패드 절연막(25) 및 패드 희생막(35)이 차례로 형성될 수 있다.
패드 절연막(25)은 몰드 구조체(110)의 희생막들(SL)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있으며, 예를 들어, 패드 절연막(25)은 실리콘 산화막일 수 있다.
패드 희생막(35)은 패드 절연막(25)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 실시예들에서, 패드 희생막(35)은 희생막들(SL)과 동일한 물질로 이루어질 수 있으며, 패드 희생막(35)은 몰드 구조체(110)의 희생막들(SL)보다 두꺼울 수 있다. 예를 들어, 패드 희생막(35)은 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
패드 희생막(35)을 형성한 후, 기판(10) 전면에 매립 절연막이 형성될 수 있다. 매립 절연막은 셀 어레이 영역(CAR)에서 몰드 구조체(110)의 두께보다 큰 두께로 증착될 수 있다. 매립 절연막은 패드 희생막(35)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 매립 절연막은 예를 들어, PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
이어서, 매립 절연막에 대한 평탄화 공정을 수행하여, 평탄 매립 절연막(55)이 형성될 수 있다. 평탄화 공정으로 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정 및 식각 공정이 수행될 수 있으며, 셀 어레이 영역(CAR)의 연마 정지막(111)이 연마 종료점으로 사용될 수 있다. 평탄화 공정 후, 연결 영역(CNR) 평탄 매립 절연막(55)은 실질적으로 평탄한 상면을 가질 수 있다.
평탄 매립 절연막(55)을 형성하는 동안 셀 어레이 영역(CAR)에서 패드 희생막(35)의 일부 및 패드 절연막(25)의 일부가 제거될 수 있다. 일 예에서, 평탄 매립 절연막(55)을 형성하는 동안 셀 어레이 영역(CAR)에서 패드 희생막(35)의 일부 및 패드 절연막(25)의 일부가 제거되는 것으로 설명하였으나, 다른 예에 따르면, 매립 절연막을 형성하기 전에, 패드 희생막(35)에 대한 패터닝 공정이 수행하여, 셀 어레이 영역(CAR)에서 패드 절연막(25) 및 패드 희생막(35)이 제거될 수도 있다.
평탄 매립 절연막(55)을 형성한 후, 셀 수직 구조체들(CVS) 및 더미 수직 구조체들(DVS)이 형성될 수 있다. 더미 수직 구조체들(DVS)은 셀 수직 구조체들(CVS)과 동시에 형성될 수 있으며, 실질적으로 동일한 구조를 가질 수 있다.
셀 수직 구조체들(CVS)은 셀 어레이 영역(CAR)에서 몰드 구조체(110) 및 버퍼 절연막(11)을 관통할 수 있으며, 더미 수직 구조체들(DVS)은 연결 영역(CNR)에서 평탄 매립 절연막(55), 패드 희생막(35), 패드 절연막(25), 및 몰드 구조체(110)를 관통할 수 있다.
셀 및 더미 수직 구조체들(CVS, DVS)을 형성하는 것은, 몰드 구조체(110), 및 버퍼 절연막(11)을 관통하여 기판(10)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 형성하는 것을 포함할 수 있다.
실시예들에 따르면, 패드 절연막(25) 및 패드 희생막(35)은 몰드 구조체(110)의 절연막들(ILD) 및 희생막들(SL)과 동일한 물질을 포함하므로, 수직 홀들을 형성하는 이방성 식각 공정은 셀 어레이 영역(CAR)과 연결 영역(CNR)에서 동일한 식각 조건으로 수행될 수 있다.
하부 반도체 패턴(LSP)은, 수직 홀들에 노출된 기판을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 하부 반도체 패턴(LSP)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)이 형성된 수직 홀들 내에 반도체막을 증착하여 형성될 수 있으며, 하부 반도체 패턴(LSP)과 접촉할 수 있다. 나아가, 상부 반도체 패턴(USP)을 형성하기 전에, 수직 홀들 내에 수직 절연 패턴(VP)이 형성될 수 있다. 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있다.
이어서, 상부 반도체 패턴들(USP) 각각의 상단에 비트 라인 콘택 패드(PAD)가 형성될 수 있다. 비트 라인 콘택 패드(PAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
도 1, 도 15a, 도 15b, 및 도 15c를 참조하면, 셀 및 더미 수직 구조체들(CVS, DVS)의 상면들을 덮는 제 1 층간 절연막(60)이 평탄 매립 절연막(55) 상에 형성될 수 있다. 이어서, 제 1 층간 절연막(60), 평탄 매립 절연막(55), 및 몰드 구조체(110) 패터닝하여 라인 형태의 트렌치들(T)이 형성될 수 있다. 트렌치들(T)은 제 1 방향(D1)으로 연장되며, 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 서로 이격될 수 있다. 트렌치들(T)은 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연속적으로 연장되는 제 1 트렌치들 및 셀 어레이 영역(CAR)에서 제 1 트렌치들 사이에 배치되는 제 2 트렌치들, 및 연결 영역(CNR)에서 제 1 트렌치들 사이에 배치되는 제 2 트렌치들을 포함할 수 있다.
트렌치들(T)은 셀 및 더미 수직 구조체들(CVS, DVS)과 이격되며, 희생막들(SL)의 측벽들 및 패드 희생막(35)의 측벽들을 노출시킬 수 있다. 트렌치들(T)을 형성함에 따라, 몰드 구조체(110)는 평면적 관점에서 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
도 1, 도 16a, 도 16b, 및 도 16c를 참조하면, 트렌치들(T)에 노출된 희생막들(SL)을 제거하여 수직적으로 인접하는 절연막들(ILD) 사이에 게이트 영역들(GR)이 각각 형성될 수 있다. 게이트 영역들(GR)에 셀 수직 구조체들(CVS)의 일부분들이 노출될 수 있다.
실시예들에서, 패드 희생막(35)은 희생막들(SL)과 동일한 물질로 이루어지므로, 희생막들(SL)을 제거하는 동안 트렌치들(T)에 노출된 패드 희생막(35)이 제거될 수 있다. 이에 따라, 게이트 영역들(GR)과 함께 식각 정지 영역(35R)이 형성될 수 있다. 식각 정지 영역(35R)은 패드 절연막(25)과 평탄 매립 절연막(55) 사이에 정의된 빈 공간일 수 있다. 식각 정지 영역(35R)의 수직적 높이(H2)는 게이트 영역들(GR)의 수직적 높이(H1)보다 클 수 있다.
게이트 영역들(GR) 및 식각 정지 영역(35R)은 절연막들(ILD), 패드 절연막(25), 및 평탄 매립 절연막(55)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL) 및 패드 희생막(35)을 등방성 식각함으로써 형성될 수 있다. 일 예로, 희생막들(SL) 및 패드 희생막(35)이 실리콘 질화막이고, 절연막들(ILD), 패드 절연막(25), 및 평탄 매립 절연막(55)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 희생막들(SL) 및 패드 희생막(35)을 등방성 식각함으로써 게이트 영역들(GR) 및 식각 정지 영역(35R)이 형성될 수 있다.
도 1, 도 17a, 도 17b, 및 도 17c를 참조하면, 최하층 게이트 영역(GR)에 노출된 하부 반도체 패턴(LSP)의 측벽 상에 게이트 절연막(15)이 형성될 수 있다. 게이트 절연막(15)은 산소 원자들을 포함하는 가스 분위기에서 열처리 공정을 통해 형성될 수 있다. 이에 따라, 게이트 영역(GR) 노출된 하부 반도체 패턴(LSP)의 측벽이 열산화되어 게이트 절연막(15)이 형성될 수 있다.
이어서, 게이트 영역들(GR) 및 식각 정지 영역(35R)의 내벽들을 컨포말하게 덮는 수평 블록킹 절연막(HBLK) 및 수평 절연막(HL)이 형성될 수 있다. 수평 블록킹 절연막(HBLK) 및 수평 절연막(HL)은 게이트 영역들(GR) 및 식각 정지 영역(35R)이 형성된 몰드 구조체(110)의 표면 상에 실질적으로 균일한 두께로 형성될 수 있다. 수평 블록킹 절연막(HBLK) 및 수평 절연막(HL)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다.
수평 블록킹 절연막(HBLK) 및 수평 절연막(HL)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 본 발명의 실시예들에서, 수평 블록킹 절연막(HBLK) 및 수평 절연막(HL)은 낸드 플래시 메모리 트랜지스터의 데이터 저장막(DS)의 일부일 수 있다. 일 예로, 수평 절연막(HL)은 블록킹 절연막일 수 있으며, 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들을 포함할 수 있다.
수평 블록킹 절연막(HBLK)이 형성된 게이트 영역들(GR) 및 수평 절연막(HL)이 형성된 식각 정지 영역(35R) 내에 게이트 도전막(CL)이 형성될 수 있다. 게이트 도전막(CL)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다.
식각 정지 영역(35R)의 수직적 두께가 게이트 영역들(GR)보다 크기 때문에, 게이트 도전막(CL)은 게이트 영역들(GR)을 완전히 채울 수 있으며, 식각 정지 영역(35R)을 부분적으로 채울 수 있다. 즉, 게이트 도전막(CL)에 의해 식각 정지 영역(35R) 내에 빈 공간인 갭 영역이 정의될 수 있다. 나아가, 게이트 도전막(CL)은 트렌치(T)를 부분적으로 채우거나, 트렌치(T)를 완전히 채울 수 있다.
일 예로, 게이트 도전막(CL)을 형성하는 것은, 배리어 금속막 및 금속막을 차례로 증착하는 것을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
도 1, 도 18a, 도 18b, 및 도 18c를 참조하면, 트렌치(T) 내에 형성된 게이트 도전막(CL)의 일부를 제거하여, 게이트 영역들(GR) 각각에 전극들(EL)이 국소적으로 형성될 수 있다.
일 예로, 전극들(EL)은 트렌치(T) 내에 증착된 게이트 도전막(CL)을 이방성 식각하여 형성될 수 있다. 이와 달리, 전극들(EL)은 트렌치들(T) 내에서 게이트 도전막(CL)을 등방성 식각하여 형성될 수도 있다. 이와 같이, 게이트 도전막(CL)을 식각하는 공정에서 수평 블록킹 절연막(HBLK) 및 수평 절연막(HL)이 식각 정지막(43)으로 사용될 수 있으며, 전극들(EL)을 형성함에 따라 절연막들(ILD)의 측벽들 상에 증착된 수평 블록킹 절연막(HBLK) 및 수평 절연막(HL)이 노출될 수 있다. 그리고, 전극들(EL)의 측벽들은 절연막들(ILD)의 측벽들보다 리세스될 수 있다.
트렌치(T) 내에서 게이트 도전막(CL)의 일부를 제거함에 따라, 번갈아 반복적으로 적층된 절연막들(ILD) 및 전극들(EL)을 포함하는 전극 구조체(ST)이 형성될 수 있다. 전극 구조체(ST)은 제 1 방향(D1)으로 연장되며, 전극 구조체(ST)의 측벽들이 트렌치(T)에 노출될 수 있다. 또한, 서로 인접하는 전극 구조체(ST) 사이에서 기판(10)이 노출될 수 있다.
실시예들에 따르면, 트렌치들(T)의 측벽 상에서 게이트 도전막(CL)을 식각하는 동안 식각 정지 영역(35R) 내에서 게이트 도전막(CL)의 함께 식각되어 식각 정지 영역(35R) 내에 증착된 수평 절연막(HL)이 노출될 수 있다.
도 1, 도 19a, 도 19b, 및 도 19c를 참조하면, 트렌치들(T) 내에 전극 구조체(ST)의 측벽들을 덮는 제 1 버퍼 절연막(41) 및 식각 정지막(43)이 차례로 형성될 수 있다. 제 1 버퍼 절연막(41) 및 식각 정지막(43)은 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다.
제 1 버퍼 절연막(41)은 수평 절연막(HL)이 형성된 식각 정지 영역(35R)을 컨포말하게 덮을 수 있으며, 전극 구조체(ST)의 측벽 상으로 연장될 수 있다. 즉, 제 1 버퍼 절연막(41)은 트렌치들(T)에 노출된 절연막들(ILD) 및 전극들(EL)의 측벽들 상으로 연장될 수 있다. 제 1 버퍼 절연막(41)은 수평 절연막(HL)과 다른 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 산화막일 수 있다.
식각 정지막(43)은 제 1 버퍼 절연막(41)이 형성된 식각 정지 영역(35R)을 채울 수 있다. 식각 정지막(43)은 제 1 버퍼 절연막(41)에 대해 식각 선택성을 갖는 절연 물질을 포함할 수 있으며, 예를 들어, 실리콘 질화막일 수 있다. 식각 정지막(43)은 식각 정지 영역(35R)을 완전히 채울 수 있으며, 제 1 버퍼 절연막(41)이 형성된 트렌치의 측벽들을 덮을 수 있다. 식각 정지막(43)은 트렌치(T)를 부분적으로 채우거나, 트렌치(T)를 완전히 채울 수 있다.
증착 기술을 이용하여 식각 정지막(43)을 형성함에 따라, 식각 정지막(43)이 식각 정지 영역(35R)의 내벽으로부터 증착되므로, 식각 정지막(43)의 내부에 씸 또는 보이드가 형성될 수 있다.
도 1, 도 20a, 도 20b, 및 도 20c를 참조하면, 트렌치들(T)의 내벽 상에서 식각 정지막(43)을 제거하여 식각 정지 영역(35R)에 국소적으로 식각 정지 패턴(45)이 형성될 수 있다. 식각 정지 패턴(45)은 식각 정지막(43)에 대한 등방성 식각 공정을 수행하여 형성될 수 있다.
식각 정지막(43)에 대한 등방성 식각 공정시 트렌치들(T)의 측벽들을 덮는 제 1 버퍼 절연막(41)이 식각 정지막(43)으로 사용될 수 있다. 식각 정지 패턴(45)을 형성함에 따라 전극들(EL)의 측벽들 상에 증착된 제 1 버퍼 절연막(41)이 노출될 수 있다. 다른 예로, 도 3b 및 도 3c에 도시된 바와 같이, 식각 정지막(43)의 일부분이 트렌치들(T)의 측벽들 상에 잔류할 수도 있다.
식각 정지 패턴(45)을 형성함에 따라 식각 정지 영역 내에 수평 절연막(HL), 제 1 버퍼 절연막(41), 및 식각 정지 패턴(45)을 포함하는 식각 정지 구조체(ES)가 형성될 수 있다.
식각 정지 패턴(45)을 형성한 후, 트렌치들(T)의 내벽들 덮는 제 2 버퍼 절연막이 형성될 수 있다. 제 2 버퍼 절연막은 트렌치들(T)에 노출된 식각 정지 패턴(45)의 측벽을 덮을 수 있다. 제 2 버퍼 절연막은 제 1 버퍼 절연막(41)과 동일한 물질로 형성될 수 있다. 다른 예에서, 제 2 버퍼 절연막을 형성하는 것은 생략될 수도 있다.
제 2 버퍼 절연막을 증착한 후, 제 2 버퍼 절연막에 대한 에치백(etch back) 공정을 수행하여 전극 구조체(ST)의 측벽을 덮는 측벽 스페이서(SP)가 형성될 수 있으며, 전극 구조체(ST) 사이의 기판이 노출될 수 있다.
전극 구조체(ST) 사이에 노출된 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다.
도 1, 도 21a, 도 21b, 및 도 21c를 참조하면, 측벽 스페이서(SP)가 형성된 트렌치들(T) 내에 공통 소오스 플러그들(CSP)이 형성될 수 있다. 공통 소오스 플러그들(CSP)은 측벽 스페이서(SP)가 형성된 트렌치들(T)을 채우도록 도전막을 증착한 후 제 1 층간 절연막(60)이 노출되도록 도전막을 평탄화하여 형성될 수 있다. 공통 소오스 플러그(CSP)는 전극들(EL)과 나란히 제 1 방향(D1)으로 연장될 수 있다.
이어서, 제 1 층간 절연막(60) 상에 공통 소오스 플러그들(CSP)을 덮는 제 2 층간 절연막(70)이 형성될 수 있으며, 연결 영역(CNR)에서 제 2 층간 절연막(70), 제 1 층간 절연막(60) 및 평탄 매립 절연막(55)을 관통하는 콘택 홀들(H)이 형성될 수 있다.
콘택 홀들(H)은 제 2 층간 절연막(70) 상에 마스크 패턴(미도시)을 형성한 후, 제 1 및 제 2 층간 절연막들(60, 70) 및 평탄 매립 절연막(55)을 플라즈마를 이용한 이방성 식각하여 형성될 수 있다. 콘택 홀들(H)은 연결 영역(CNR)에서 전극들(EL)의 끝단 부분들을 각각 노출시킬 수 있다. 콘택 홀들(H)은 서로 다른 수직적 길이(즉, 기판(10)의 상면에 수직한 방향에서의 길이)를 가질 수 있다.
플라즈마를 이용한 이방성 식각 공정을 통해 서로 다른 수직적 길이를 갖는 콘택 홀들(H)을 형성시, 식각 정지 구조체(ES)가 식각 정지막(43)으로 이용될 수 있으므로, 수직적 길이가 짧은 콘택 홀들(H)에서 전극들(EL)이 먼저 노출되는 것을 방지할 수 있다.
식각 정지 구조체(ES)가 식각 정지막(43)으로 이용하여 콘택 홀들(H)을 형성한 후, 식각 정지 구조체(ES) 아래의 패드 절연막(25) 및 수평 절연막(HL) 일부가 오버 식각(over etch)될 수 있다. 이에 따라, 콘택 홀들(H)에 전극들(EL)의 패드부들이 각각 노출될 수 있다.
이어서, 도 2a, 도 2b, 및 도 2c를 참조하면, 연결 영역(CNR)에서 콘택 홀들(H) 내에 셀 콘택 플러그들(CPLG)이 형성될 수 있다. 셀 콘택 플러그들(CPLG)은 콘택 홀들(H) 내에 배리어 금속막 및 금속막을 차례로 증착하는 것 및 제 2 층간 절연막(70)의 상면이 노출되도록 평탄화 공정을 수행하는 것을 포함할 수 있다.
셀 콘택 플러그들(CPLG)과 함께 제 1 비트 라인 콘택 플러그들(BPLG1)이 형성될 수 있다. 이어서, 셀 어레이 영역(CAR)의 서브 비트 라인들(SBL), 연결 영역(CNR)의 하부 배선들(LCL)이 형성될 수 있으며, 제 2 층간 절연막(70) 상에 제 3 층간 절연막(80)이 형성될 수 있다. 이후, 비트 라인들(BL) 및 상부 배선들(UCL)이 제 3 층간 절연막(80) 상에 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것;
    상기 전극 구조체의 상기 계단 구조 위의 식각 정지 구조체; 및
    상기 연결 영역에서 상기 식각 정지 구조체를 관통하여 상기 전극들의 패드부들에 각각 접속되는 콘택 플러그들을 포함하되,
    상기 식각 정지 구조체는 식각 정지 패턴의 상면 및 하면을 균일한 두께로 덮는 수평 절연막을 포함하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수평 절연막은 상기 식각 정지 패턴의 상면을 덮는 상부 부분 및 상기 식각 정지 패턴의 하면을 덮는 하부 부분을 포함하되, 상기 상부 부분 및 상기 하부 부분은 동일한 물질을 포함하는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 식각 정지 패턴은 상기 수평 절연막 및 상기 절연막들과 다른 절연 물질을 포함하는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 셀 어레이 영역에서 상기 전극 구조체를 관통하는 수직 구조체를 더 포함하되,
    상기 수평 블록킹 절연막의 제 1 부분은 상기 수직 구조체와 인접한 상기 전극들의 제 1 측벽들을 덮는 3차원 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 수평 절연막은 상기 식각 정지 패턴의 상면을 덮는 상부 부분 및 상기 식각 정지 패턴의 하면을 덮는 하부 부분을 포함하되,
    상기 수평 절연막의 상기 상부 및 하부 부분들은 상기 수평 블록킹 절연막의 상기 제 1 부분보다 작은 두께를 갖는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 식각 정지 패턴과 상기 수평 절연막 사이에 배치된 버퍼 절연막을 더 포함하는 3차원 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 버퍼 절연막은 상기 식각 정지 패턴 및 상기 수평 절연막과 다른 절연 물질을 포함하는 3차원 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 전극 구조체를 관통하며, 상기 전극 구조체와 나란하게 제 1 방향으로 연장되는 공통 소오스 플러그를 더 포함하되,
    상기 버퍼 절연막의 일부분은 상기 공통 소오스 플러그와 상기 전극들의 제 2 측벽들 사이에 배치되는 3차원 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 식각 정지 패턴과 상기 수평 절연막 사이에서 상기 버퍼 절연막의 두께는 상기 전극들의 제 2 측벽들 상에서 두께보다 큰 3차원 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 전극 구조체를 관통하며, 상기 전극 구조체와 나란하게 제 1 방향으로 연장되는 공통 소오스 플러그; 및
    상기 공통 소오스 플러그와 상기 전극 구조체 사이에 배치된 측벽 스페이서를 더 포함하되,
    상기 측벽 스페이서는 상기 식각 정지 패턴의 측벽을 덮는 3차원 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 전극들의 측벽들은 상기 공통 소오스 플러그의 일측벽으로부터 제 1 수평 거리만큼 이격되고,
    상기 식각 정지 패턴의 측벽은 상기 공통 소오스 플러그의 상기 일측벽으로부터 제 2 수평 거리만큼 이격되되,
    상기 제 2 수평 거리는 상기 제 1 수평 거리보다 큰 3차원 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 전극들 각각은 상기 기판의 상면에 대해 수직하는 제 2 방향으로 제 1 두께를 갖되,
    상기 식각 정지 구조체는 상기 계단 구조 상에서 상기 제 1 두께보다 큰 상기 제 2 방향으로 제 2 두께를 갖는 3차원 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 식각 정지 구조체와 상기 전극 구조체의 계단 구조 사이에 배치된 패드 절연막을 더 포함하되, 상기 패드 절연막은 상기 식각 정지 패턴과 다른 절연 물질을 포함하는 3차원 반도체 메모리 장치.
  14. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판의 상면에 대해 수직하는 제 1 방향을 따라 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 기판의 상면에 나란한 제 2 방향으로 연장되되 상기 연결 영역에서 계단 구조를 갖는 것;
    상기 전극 구조체의 상기 계단 구조를 덮는 식각 정지 패턴; 및
    상기 전극 구조체를 관통하며, 상기 제 2 방향으로 연장되는 공통 소오스 플러그를 포함하되,
    상기 공통 소오스 플러그의 일측벽으로부터 상기 식각 정지 패턴의 일 측벽 사이의 제 1 거리는 상기 상기 공통 소오스 플러그의 일측벽으로부터 상기 전극들의 일측벽들 사이의 제 2 거리와 다른 3차원 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 전극 구조체를 관통하는 수직 구조체들;
    상기 수직 구조체들과 상기 전극들의 일측벽들과 상기 전극들의 상면들 및 하면들을 덮는 수평 블록킹 절연막; 및
    상기 식각 정지 패턴의 상면 및 하면을 덮는 수평 절연막을 더 포함하되,
    상기 수평 절연막은 상기 수평 블록킹 절연막과 동일한 물질을 포함하고,
    상기 수평 절연막은 상기 식각 정지 패턴의 상면을 덮는 상부 부분 및 상기 식각 정지 패턴의 하면을 덮는 하부 부분을 포함하되, 상기 상부 및 하부 부분들은 상기 제 1 부분보다 작은 두께를 갖는 3차원 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 식각 정지 패턴과 상기 수평 절연막 사이에 배치된 버퍼 절연막을 더 포함하되,
    상기 버퍼 절연막의 일부분은 상기 공통 소오스 플러그와 상기 전극들의 측벽들 사이에 배치되고,
    상기 식각 정지 패턴과 상기 수평 절연막 사이에서 상기 버퍼 절연막의 두께는 상기 전극들의 측벽들 상에서 두께보다 큰 3차원 반도체 메모리 장치.
  17. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것;
    상기 전극 구조체의 상기 계단 구조를 덮는 식각 정지 구조체; 및
    상기 연결 영역에서 상기 식각 정지 구조체를 관통하여 상기 전극들의 패드부들에 각각 접속되는 콘택 플러그들을 포함하되,
    상기 식각 정지 구조체는 상기 절연막들과 다른 절연 물질로 이루어진 식각 정지 패턴을 포함하되, 상기 식각 정지 패턴은 그 내부에 상기 계단 구조를 따라 정의된 경계면을 갖는 3차원 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 식각 정지 패턴의 상기 경계면은 씸(seam)을 포함하는 3차원 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 식각 정지 구조체는 상기 식각 정지 패턴의 상면 및 하면을 덮는 수평 절연막을 더 포함하되,
    상기 연결 영역의 상기 수평 절연막은 상기 전극들의 상면들 및 하면들을 덮는 수평 블록킹 절연막과 동일한 물질을 포함하고,
    상기 식각 정지 패턴은 상기 수평 절연막보다 두꺼운 3차원 반도체 메모리 장치.
  20. 셀 어레이 영역 및 연결 영역을 포함하는 기판;
    상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 연결 영역에서 계단 구조를 갖는 것;
    상기 전극 구조체의 상기 계단 구조 위의 식각 정지 구조체; 및
    상기 연결 영역에서 상기 식각 정지 구조체를 관통하여 상기 전극들의 패드부들에 각각 접속되는 콘택 플러그들을 포함하되,
    상기 식각 정지 구조체는 식각 정지 패턴의 상면 및 하면을 덮는 수평 절연막을 포함하고,
    상기 연결 영역의 상기 수평 절연막은 상기 전극들의 상면들 및 하면들을 덮는 수평 블록킹 절연막과 동일한 물질을 포함하는 3차원 반도체 메모리 장치.

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