CN113745238A - 三维存储器件和方法 - Google Patents

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杨世海
贾汉中
王圣祯
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Abstract

在实施例中，一种器件包括：具有第一侧壁的第一介电层；具有第二侧壁的第二介电层；位于第一介电层和第二介电层之间的字线，该字线具有外侧壁和内侧壁，内侧壁被从外侧壁、第一侧壁和第二侧壁开槽；沿着字线的外侧壁、字线的内侧壁、第一介电层的第一侧壁和第二介电层的第二侧壁延伸的存储器层；以及沿着存储器层延伸的半导体层。本申请提供了三维存储器件和方法。

Description

三维存储器件和方法
技术领域
本申请涉及三维存储器件和方法。
背景技术
半导体存储器用于集成电路中以用于包括例如收音机、电视、手机和个人计算机器件的电子应用。半导体存储器包括两种主要的类别。一种是易失性存储器，另一种是非易失性存储器。易失性存储器包括随机存取存储器(RAM)，该RAM还可以分为两个子类，静态随机存取存储器(SRAM) 和动态随机存取存储器(DRAM)。因为当SRAM和DRAM失电时，SRAM 和DRAM会失去所储存的信息，所以SRAM和DRAM这两者均是易失性的。
另一方面，非易失性存储器可以保持储存在其中的数据。一种类型的非易失性半导体存储器是铁电随机存取存储器(FeRAM)。FeRAM的优点包括快速的读取/写入速度和小尺寸。
发明内容
本申请的实施例提供一种器件，包括：第一介电层，具有第一侧壁；第二介电层，具有第二侧壁；字线，位于所述第一介电层和所述第二介电层之间，所述字线具有外侧壁和内侧壁，所述内侧壁被从所述外侧壁、所述第一侧壁和所述第二侧壁开槽；存储器层，沿着所述字线的外侧壁、所述字线的内侧壁、所述第一介电层的第一侧壁和所述第二介电层的第二侧壁延伸；以及半导体层，沿着所述存储器层延伸。
本申请的实施例提供一种器件，包括：字线，包括主体部分、第一突出部分和第二突出部分，所述第一突出部分和所述第二突出部分均从所述主体部分的相反侧延伸；存储器层，沿着所述字线延伸，所述存储器层的一部分设置在所述字线的第一突出部分和第二突出部分之间；半导体层，沿着所述存储器层延伸，所述半导体层的一部分设置在所述字线的第一突出部分和第二突出部分之间；以及导线，沿着所述半导体层延伸。
本申请的实施例还提供一种方法，包括：在介电材料的层之间形成第一导电材料；从所述介电材料的侧壁对所述第一导电材料的侧壁开槽以形成侧壁凹部；在所述侧壁凹部中沉积第二导电材料；图案化所述第二导电材料以限定包括所述第一导电材料和所述第二导电材料的字线；在所述侧壁凹部中形成存储器层，所述存储器层接触所述字线；以及形成与所述存储器层接触的半导体层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A、图1B和图1C是存储器阵列的各种视图。
图2至图16D是根据一些实施例的制造存储器阵列的中间阶段的视图。
图17A至图17J是根据一些实施例的制造存储器阵列的阶梯结构的中间阶段的视图。
图18A和图18B是根据各个实施例的薄膜晶体管的三维视图。
图19是根据一些其他实施例的在制造的中间阶段的存储器阵列的三维视图。
图20是根据一些其他实施例的在制造的中间阶段的存储器阵列的三维视图。
图21是根据一些其他实施例的存储器阵列的制造中的中间阶段的视图。
图22是根据一些其他实施例的在制造的中间阶段的存储器阵列的三维视图。
图23是根据一些实施例的半导体器件的截面图。
具体实施方式
以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据各种实施例，三维存储器阵列由具有三维沟道区域的晶体管(诸如可编程薄膜晶体管(TFT))形成。可以通过形成具有主体部分和突出部分的字线来形成这样的沟道区域。然后，沿着字线的主体部分和突出部分沉积用于晶体管的膜堆叠件。位线和源极线形成为与用于晶体管的膜堆叠件接触，从而完成晶体管的形成。形成具有三维沟道区域的晶体管可以实现改善晶体管的性能。
图1A、图1B和图1C示出存储器阵列50的示例。图1A以三维视图示出存储器阵列50的一部分的示例；图1B示出存储器阵列50的电路图；
图1C示出存储器阵列50的一部分的俯视图。存储器阵列50包括多个存储器单元52，其可以以行和列的栅格布置。存储器单元52可以进一步竖直堆叠以提供三维存储器阵列，从而增加器件密度。可以在半导体管芯的后端制成(BEOL)中设置存储器阵列50。例如，存储器阵列50可以设置在半导体管芯的互连层中，诸如在形成于半导体衬底上的一个或多个有源器件(例如，晶体管)之上。
存储器阵列50可以是诸如NOR存储器阵列等的存储器阵列。每个存储器单元52可以包括晶体管54(诸如TFT)，其具有绝缘的存储器层84 作为栅极电介质。每个晶体管54的栅极电耦合至相应的字线(例如，导线 72)，每个晶体管54的第一源极/漏极区域电耦合至相应的位线(例如，导线64B)，并且每个晶体管54的第二源极/漏极区域电耦合至相应的源极线(例如，导线64S)，其将第二源极/漏极区域电接地。存储器阵列50的相同水平行中的存储器单元52可以共享公共字线，而存储器阵列50的相同竖直列中的存储器单元52可以共享公共源极线和公共位线。
存储器阵列50包括多个竖直堆叠的导线72(例如，字线)，介电层 62设置在相邻的导线72之间。导线72在平行于下面的衬底(图1A和图 1B中未明确示出)的主表面的方向D1上延伸。导线72可以是阶梯结构的一部分，使得下部导线72比上部导线72更长并且横向延伸超过上部导线 72的端点。例如，在图1A中，示出多层导线72的堆叠层，其中最顶部导线72最短，最底部导线72最长。导线72的相应长度可以在朝向下面的衬底的方向上增加。以这种方式，可以从存储器阵列50上方访问每个导线 72的一部分，并且可以对每个导线72的暴露部分制作导电接触件66(见图1C)。当存储器阵列50设置在半导体管芯的互连层中时，导电接触件 66可以是例如将导线72的暴露部分连接至上面的互连层的互连件68(见图1C)的通孔。
存储器阵列50还包括多个导线64B(例如，位线)和导线64S(例如，源极线)。导线64B、64S沿着垂直于方向D1的方向D2设置在导线72之间。导线64B、64S可以均在垂直于方向D1的方向D3上延伸。隔离区域 74设置在导线64B和导线64S之间并且隔离相邻的导线64B和导线64S。成对的导线64B、64S与相交的导线72一起限定每个存储器单元52的边界，并且隔离区域76设置在相邻的成对导线64B、64S之间并且将其隔离。导线64S可以电耦合至地。尽管图1A示出导线64B相对于导线64S的特定放置，但是应当理解，导线64B、64S的放置可以被翻转。
存储器阵列50还可以包括半导体层82。半导体层82可以为存储器单元52的晶体管54提供沟道区域。例如，当通过对应的导线72施加适当的电压(例如，高于对应晶体管54的相应阈值电压(Vth))时，半导体层 82的与导线72相交的区域可以允许电流从导线64B流向导线64S(例如，沿箭头56指示的方向)。在图1A中，每个半导体层82接触每个对应字线 (例如，每个导线72)的一个表面，从而为晶体管54提供平面沟道区域。如下面更详细地讨论的，根据各种实施例，形成半导体层82以接触对应字线(例如，导线72)的多个表面，从而为晶体管54提供三维沟道区域。
存储器层84设置在导线72和半导体层82之间，并且存储器层84可以为晶体管54提供栅极电介质。存储器层84包括铁电材料，诸如氧化铪、氧化锆、掺杂硅的氧化铪等。因此，存储器阵列50也可以被称为铁电随机存取存储器(FERAM)阵列。替代地，存储器层84可以是多层结构，其包括介于两个氧化硅层之间的氮化硅层(例如，氧化物-氮化物-氧化物 (ONO)结构)、不同的铁电材料、不同类型的存储器层(例如，能够存储位)等。
当存储器层84包括铁电材料时，可以在两个不同方向之一上使存储器层84极化，并且可以通过在存储器层84上施加适当的电压差并产生适当的电场来改变极化方向。极化可以是相对局部的(例如，通常包含在存储器单元52的每个边界内)，并且存储器层84的连续区域可以跨多个存储器单元52延伸。取决于存储器层84的特定区域的极化方向，对应晶体管 54的阈值电压改变，并且可以存储数字值(例如，0或1)。例如，当存储器层84的区域具有第一电极化方向时，对应晶体管54可以具有相对较低的阈值电压，并且当存储器层84的区域具有第二电极化方向时，对应晶体管54可以具有相对较高的阈值电压。两个阈值电压之间的差可以被称为阈值电压偏移。较大的阈值电压偏移使读取存储在对应存储器单元52中的数字值更容易(例如，更不容易出错)。
为了在存储器单元52上执行写入操作，在存储器层84的与存储器单元52对应的部分上施加写入电压。可以通过例如向对应的导线72(例如，字线)和对应的导线64B、64S(例如，位线/源极线)施加适当的电压来施加写入电压。通过在存储器层84的部分上施加写入电压，可以改变存储器层84的区域的极化方向。结果，对应晶体管54的对应阈值电压也可以从低阈值电压切换到高阈值电压，反之亦然，并且数字值可以存储在存储器单元52中。因为导线72与导线64B、64S相交，所以可以选择单个存储器单元52进行写入操作。
为了在存储器单元52上执行读取操作，读取电压(低阈值电压和高阈值电压之间的电压)被施加到对应的导线72(例如，字线)上。取决于存储器层84的对应区域的极化方向，存储器单元52的晶体管54可以导通或不导通。结果，导线64B可以通过导线64S(例如，接地的源极线)放电或不放电，并且可以确定存储在存储器单元52中的数字值。因为导线72与导线64B、64S相交，所以可以选择单个存储器单元52进行读取操作。
图2至图16D是根据一些实施例的制造存储器阵列50的中间阶段的视图。图15D和图16D是三维视图。图2、图3、图4、图5、图6、图7A、图7B、图7C、图7D、图8、图9和图10是沿图15D中的参考截面B-B 示出的截面图。图11A、图12A、图13A、图14A、图15A和图16A是沿图15D中的参考截面A-A示出的俯视图。图11B、图12B、图13B、图14B、图15B和图16B是沿着图15D中的参考截面B-B并且还沿着对应的“A”图中的参考截面B-B示出的俯视图。图15C和图16C是沿着图15D中的参考截面C-C并且还沿着对应的“A”图中的参考截面C-C示出的截面图。示出存储器阵列50的一部分。为了清楚起见，在一些图中未示出一些部件，诸如字线的阶梯布置(见图1A)。
在图2中，提供了衬底102。衬底102可以是将位于存储器阵列50下面的任何结构。衬底102可以是掺杂的(例如，掺杂有p型或n型掺杂剂) 或未掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。衬底102可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料的层。例如，绝缘体层可以是埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘体层。还可以使用诸如多层或梯度衬底的其他衬底。在一些实施例中，衬底102的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化钾、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。衬底102可以包括介电材料。例如，衬底102可以是介电层，或者可以包括半导体衬底上的介电层。用于电介质衬底的可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。在一些实施例中，衬底102由碳化硅形成。
多层堆叠件104形成在衬底102上方。多层堆叠件104包括交替的介电层106和导电层108。多层堆叠件104将在随后的处理中被图案化。这样，介电层106和导电层108的材料均具有比对衬底102的蚀刻更高的蚀刻选择性。图案化的介电层106将用于隔离随后形成的晶体管。图案化的导电层108将用作晶体管的字线，并且随后将被开槽，使得晶体管的沟道区域接触字线的多个表面，从而为晶体管提供三维沟道区域。这样，介电层106的材料相对于导电层108的材料的蚀刻也具有高蚀刻选择性。
介电层106均可以由诸如氧化硅的氧化物、诸如氮化硅的氮化物、诸如碳化硅的碳化物、诸如氮氧化硅或碳氧化硅的组合等形成。介电层106 的介电材料可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的可接受的沉积工艺来形成。每个介电层106的厚度可以在约40nm至约 50nm的范围内。
导电层108均可以由以下材料形成：金属，诸如钨、钌、钼、钴、铝、镍、铜、银、金等；金属氮化物，诸如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪等；其合金；其多层；等。可以通过诸如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)等的可接受的沉积工艺来形成导电层108的导电材料。每个导电层108的厚度可以在约40nm至约50nm 的范围内。在一些实施例中，导电层108形成为厚度与介电层106不同。例如，导电层108可以形成为厚度大于介电层106。
在所示的实施例中，多层堆叠件104包括四层介电层106和三层导电层108。应当理解，多层堆叠件104可以包括其他数量的介电层106和导电层108。多层堆叠件104可以具有范围为约1000nm至约10000nm的总高度。
在图3中，在多层堆叠件104中形成沟槽110。在示出的实施例中，沟槽110延伸穿过多层堆叠件104并暴露衬底102。在另一实施例中，沟槽110延伸穿过多层堆叠件104的一些但不是所有层。可以使用可接受的光刻和蚀刻技术来图案化沟槽110，诸如使用对多层堆叠件104具有选择性的蚀刻工艺(例如，以比衬底102的材料更快的速率选择性地去除介电层106和导电层108的材料)。图案化可以是诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。在衬底102由碳化硅形成、介电层106由氧化硅形成并且导电层108 由钨形成的实施例中，可以通过使用基于氟的气体(例如，CF6、SF6等) 与氧气(O2)混合的干蚀刻来形成沟槽110。在图案化之后，将多层堆叠件104的相应图案化的部分设置在相应对的沟槽110之间。多层堆叠件104 的每个图案化的部分在第二方向D2上具有宽度W1，其可以在约100nm至约120nm的范围内。此外，多层堆叠件104的每个图案化的部分在第二方向D2上以分隔距离S1分隔开，该距离可以在约75nm至约85nm的范围内。
在一些实施例中，通过另一工艺形成导电层108。例如，多层堆叠件 104可以替代地包括交替的介电层106和牺牲层。牺牲层可以由与介电层 106不同的材料形成。在多层堆叠104中形成沟槽110之后，可以用导电层108代替牺牲层。例如，可以通过蚀刻工艺去除牺牲层，该蚀刻工艺以比介电层106的材料更快的速率选择性地蚀刻牺牲层的材料。然后，可以在所形成的开口中，例如在介电层106之间，共形地沉积一层或多层导电材料。可以执行去除工艺，诸如各向异性蚀刻，以去除导电材料的不在介电层106之间的部分(例如，沟槽110中的那些部分)，而导电材料的位于介电层106之间的剩余部分限定导电层108。
在图4中，使沟槽110扩展以形成侧壁凹部112。具体地，导电层108 的由沟槽110暴露的侧壁的部分从介电层106的由沟槽110暴露的侧壁的部分被开槽，以形成侧壁凹部112。尽管导电层108的侧壁被示出为是笔直的，但是侧壁可以是凹的或凸的。侧壁凹部112可以通过可接受的蚀刻工艺形成，诸如对导电层108的材料具有选择性的蚀刻工艺(例如，以比介电层106和衬底102的材料更快的速率选择性地去除导电层108的材料)。蚀刻可以是各向同性的。在衬底102由碳化硅形成、介电层106由氧化硅形成并且导电层108由钨形成的实施例中，可以通过使用稀氢氟酸 (dHF)和硝酸(HNO3)的湿蚀刻来扩展沟槽110。
在形成之后，侧壁凹部112在第二方向D2上具有深度D4，其延伸超过介电层106的侧壁。定时蚀刻工艺可以用于在侧壁凹部112达到期望的深度D4之后停止对侧壁凹部112的蚀刻。例如，当通过使用dHF和HNO3的湿蚀刻形成侧壁凹部112时，可以执行约10秒至约120秒范围内的持续时间的湿蚀刻，这可以使得侧壁凹部112具有在约20nm至约60nm的范围内的深度D4。形成侧壁凹部112暴露了介电层106的顶面和底面。在形成侧壁凹部112之后，导电层108的剩余部分在第二方向D2上具有宽度W2，该宽度可以在约10nm至约200nm的范围内，并且介电层在第二方向D2上具有宽度W3，该宽度可以在约50nm至约320nm的范围内。形成侧壁凹部112可以将导电层108的宽度减小约5％至约40％。
在图5中，导电层114共形地形成在沟槽110和侧壁凹部112中。导电层114可以由以下材料形成：金属，诸如钨、钌、钼、钴、铝、镍、铜、银、金等；金属氮化物，诸如氮化钛、氮化钽、氮化钼、氮化锆、氮化铪等；其合金；其多层；等。导电层114的导电材料可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的可接受的沉积工艺来形成。在一些实施例中，导电层114由与导电层108的材料相同的导电材料形成。例如，导电层108、114可以均由钨形成。在一些实施例中，导电层114由与导电层108不同的导电材料形成。例如，导电层108可以均由钨形成，而导电层114可以由氮化钛或氮化钽形成。
导电层114对每个侧壁凹部112加衬，但是没有将其完全填充(例如，仅部分填充)。在被加衬之后，侧壁凹部112在第二方向D2上具有深度 D5，其延伸超过介电层106的侧壁。深度D5小于深度D4(上面针对图4 讨论的)。控制导电层114的厚度T1，使得侧壁凹部112的剩余部分具有期望的深度D5。例如，导电层114的厚度T1可以在约5nm至约20nm的范围内，这可以使得侧壁凹部112的剩余部分的深度D5在约10nm至约50nm 的范围内。
在图6中，对导电层114进行图案化以去除导电层114的在侧壁凹部112外部的部分，诸如导电层114的在介电层106的侧壁、106的顶面以及衬底102的顶面上的部分。图案化可以是诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。例如，蚀刻可以包括使用混合有氧气(O2)的基于氟的气体(例如，CF6、 SF6等)的干蚀刻。
图案化之后，导电层108、114的剩余部分构成字线116。换句话说，图案化限定字线116，每个字线116包括导电层108和导电层114的图案化的部分。在导电层114由与导电层108相同的导电材料形成的实施例中，字线116的各个导电层可以合并，使得在它们之间不存在可辨别的界面。在导电层114由与导电层108不同的导电材料形成的实施例中，字线116的各个导电层可以不合并，从而在它们之间存在可辨别的界面。因此，每个字线116可以是在字线116的外侧壁之间连续延伸的单个导电材料，或者可以包括在字线116的外侧壁之间不连续延伸的多个导电材料(例如，彼此相邻)。
在形成字线116之后，侧壁凹部112延伸到字线116中。侧壁凹部112 可以沿着字线116的整个长度延伸到字线116中。侧壁凹部112在第二方向D2上保持深度D5(上面针对图5讨论的)，延伸超过字线116和介电层106的外侧壁。如下面更详细地讨论的，为后续形成的晶体管提供沟道区域的一层或多层形成在侧壁凹部112中，从而与平面晶体管相比，允许这些层接触字线116的更多数量的表面。
图7A、图7B、图7C和图7D是根据各种实施例的字线116的细节图。字线116具有工字架形状，每个字线均包括主体部分116M和多个(例如，四个)突出部分116P。两对突出部分116P从主体部分116M的相反侧延伸。主体部分116M可以具有在约20nm至约240nm范围内的宽度W4，并且可以具有在约30nm至约200nm范围内的厚度T2。每个突出部分116P 均可以具有在约10nm至约50nm范围内的宽度W5，并且可以具有在约5nm 至约30nm范围内的厚度T3。厚度T3小于厚度T2，诸如为厚度T2的约5％至约30％。
每个字线116均具有外侧壁116S1(对应于突出部分116P的侧壁)和内侧壁116S2(对应于主体部分116M的侧壁)。从外侧壁116S1以及介电层106(见图6)的侧壁对内侧壁116S2开槽。每个外侧壁116S1通过连接表面116S3连接到对应的内侧壁116S2。
侧壁凹部112可以具有几种不同的轮廓形状。在图7A和图7B的实施例中，侧壁凹部112具有梯形轮廓形状，其中每个连接表面116S3与对应的内侧壁116S2形成钝角θ1。钝角θ1可以在约92度到约98度的范围内。每个连接表面116S3类似地与对应的外侧壁116S1形成钝角。在图7C和图 7D的实施例中，侧壁凹部112具有矩形轮廓形状，其中每个连接表面116S3与对应的内侧壁116S2形成直角θ2。每个连接表面116S3类似地与对应的外侧壁116S1形成直角。
侧壁凹部112在外侧壁116S2和连接表面116S3的相交处具有内角部 116C。内角部116C可以具有几种不同的角部形状。在图7A和图7C的实施例中，侧壁凹部112的内角部116C具有尖角形状。尖角形状是由长度小于字线116的厚度T2的约3％的弧形成的形状，诸如在约1.2nm至约1.5nm 范围内的弧长度。在图7B和图7D的实施例中，侧壁凹部112的内角部116C 具有圆角形状。圆角形状是由长度大于字线116的厚度T2的约3％的弧形成的形状，诸如在约1.2nm至约1.5nm范围内的长度。
侧壁凹部112的不同轮廓形状和内角形状可以在用于去除导电层114 的在侧壁凹部112外部的部分(上面针对图6讨论的)的蚀刻工艺期间，通过介电层106的材料与导电层114的材料之间的蚀刻选择性来确定。通过以低蚀刻选择性执行蚀刻，诸如以比介电层106的材料快约2倍至约5 倍的速率选择性地去除导电层114的材料的蚀刻工艺，可以以梯形轮廓形状和/或圆角形状形成侧壁凹部112。通过以高蚀刻选择性执行蚀刻，诸如以比介电层106的材料快约5倍至约20倍的速率选择性地去除导电层114 的材料的蚀刻工艺，可以以矩形轮廓形状和/或尖角形状形成侧壁凹部112。
如下面更详细地讨论的，随后形成的晶体管的沟道区域将沿着字线116 的表面116S1、116S2、116S3中的每个延伸并与之接触，从而为晶体管提供三维沟道区域。这样的沟道区域将通过在侧壁凹部112中，例如在成对的突出部分116P之间，形成用于晶体管的膜堆叠件而形成。至少存储器层(下面在图8中进一步讨论)将设置在突出部分116P之间。在一些实施例中，半导体层(下面在图9中进一步讨论)也设置在突出部分116P之间。在一些实施例中，隔离区域(下面在图11A和图11B中进一步讨论)也设置在突出部分116P之间。在一些实施例中，导电线(下面在图18B中进一步讨论)也设置在突出部分116P之间。
在图8中，存储器层120共形地形成在沟槽110和侧壁凹部112中。存储器层120仅部分地填充侧壁凹部112。存储器层120随后将被图案化以形成多个存储器层(也称为数据存储层)。存储器层120由用于将数字值存储在晶体管中的可接受的材料形成。在一些实施例中，存储器层120 由高k铁电材料形成，诸如氧化铪锆(HfZrO)；氧化锆(HfZrO)；掺杂有镧(La)、硅(Si)、铝(Al)等的氧化铪(HfO)；未掺杂的氧化铪(HfO)；等。在一些实施例中，存储器层120包括一种或多种低k介电材料，诸如氮化硅、氧化硅、氮氧化硅等。可以通过诸如ALD、CVD、物理气相沉积 (PVD)等的可接受的沉积工艺来形成存储器层120的材料。在一些实施例中，存储器层120是通过ALD沉积的HfZrO。存储器层120可以具有在约9nm至约11nm的范围内的厚度。
在图9中，半导体层122共形地形成在存储器层120上，例如在沟槽 110和侧壁凹部112中。在该实施例中，半导体层122完全填充侧壁凹部 112的没有被存储器层120填充的剩余部分。在另一实施例中(下面在图 20中进一步讨论)，存储器层120和半导体层122都仅部分地填充侧壁凹部112。随后将对半导体层122进行图案化以形成多个半导体层(也称为沟道层)。半导体层122由可接受的半导体材料形成以用于为晶体管提供沟道区域，诸如铟镓锌氧化物(IGZO)、铟锡氧化物(ITO)、铟镓锌锡氧化物(IGZTO)、氧化锌(ZnO)、多晶硅、非晶硅等。可以通过诸如 ALD、CVD、PVD等的可接受的沉积工艺来形成半导体层122的材料。在一些实施例中，半导体层122是通过ALD沉积的IGZTO。半导体层122 可以具有在约9nm至约11nm的范围内的厚度。
在图10中，对半导体层122进行图案化以形成半导体层124。蚀刻半导体层122以去除沟槽110底部的半导体层122的部分，诸如半导体层122 在衬底102上的部分，从而暴露衬底102并分离水平邻近晶体管的半导体层124。图案化可以是诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。在该实施例中，执行蚀刻以还去除半导体层122的在侧壁凹部112外部的部分，诸如半导体层122的在存储器层120的外侧壁上的部分，从而暴露存储器层122的外侧壁并且分离竖直邻近晶体管的半导体层124。在一些其他实施例中(下面针对图19和图20进一步讨论)，仅执行蚀刻以去除沟槽110的底部处的半导体层122的部分，使得半导体层122的在存储器层120的外侧壁上的部分保留。可以通过蚀刻工艺的持续时间确定去除的半导体层122的量，其中更长的蚀刻工艺去除更多的半导体层122。
在图11A和图11B中，形成隔离区域126来填充沟槽110的剩余部分。在侧壁凹部112未被半导体层124完全填充的实施例中(下面在图20中进一步讨论)，隔离区域126也形成为填充侧壁凹部112的剩余部分。在半导体层124被局限于侧壁凹部112的实施例中，隔离区域126沿着半导体层124和存储器层128延伸并与之接触。在半导体层124延伸到侧壁凹部 112的外部的实施例中，隔离区域126通过半导体层124与存储器层128 分离。隔离区域126由可以保护和电隔离下面的半导体层124和存储器层 120的绝缘材料形成。可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。隔离区域126的材料可以通过诸如ALD、CVD、可流动CVD(FCVD)等的可接受的沉积工艺来形成。
在一些实施例中，在沟槽110中形成隔离区域126的隔离材料之后，将去除工艺应用于各个层以去除最顶部介电层106/字线116上方的多余材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻、其组合等。隔离材料和存储器层120的保留在沟槽110中的部分分别形成隔离区域126和存储器层128。平坦化工艺暴露最顶部介电层106/字线116，使得最顶部介电层106/字线116、半导体层124、隔离区域126和存储器层 128的顶面在平坦化工艺之后共面(在工艺变化内)。
至少半导体层124和存储器层128具有位于侧壁凹部112中的部分。隔离区域126也可以具有位于侧壁凹部112中的部分(下面在图20中进一步讨论)。这些部件可以沿着字线116的整个长度延伸到字线116的侧壁中。半导体层124和存储器层128因此沿着字线116的多个表面延伸，从而为晶体管提供三维沟道区域124C(见图15A和图16A)。通过增加字线116的接触面积，可以增加用于晶体管的沟道区域124C的长度，从而与具有平面沟道区域的晶体管相比，提高了晶体管的性能和效率。例如，与平面沟道区域相比，三维沟道区域可以在较低的栅极电压、较小的导通电流 (ION)、改善的通断电流比和较小的泄漏情况下产生更大的电场。增大沟道区域中的电场可以帮助提高存储器阵列50的写入速度。
在图12A和图12B中，穿过隔离区域126形成用于导线的开口130。开口130可以通过对隔离区域126具有选择性的蚀刻工艺形成(例如，以比半导体层124和/后存储器层128的材料更快的速率选择性地去除隔离区域126的材料)。例如，开口130可以通过使用氨(NH3)和氟化氢(HF) 气体的干蚀刻穿过隔离区域126形成，这可以使用具有随后形成的导线的图案的蚀刻掩模来执行。在该实施例中，蚀刻对于半导体层124的材料不是选择性的，并且在蚀刻之后保留半导体层124的在开口130中的部分。因此，在蚀刻之后侧壁凹部112仍被填充，使得随后形成的导线不会延伸到侧壁凹部112中(下面在图18A中进一步讨论)。在另一实施例中，蚀刻对于半导体层124的材料也是选择性的，并且在蚀刻之后去除半导体层 124的在开口130中的部分，使得开口130横向地延伸到半导体层124中。侧壁凹部112可以被部分地重新形成，使得随后形成的导线也延伸到侧壁凹部112中(下面在图18B中进一步讨论)。
在图13A和图13B中，导线132形成在开口130中。因此导线132延伸穿过隔离区域126。如下面更详细地讨论的，导线132是将被分成晶体管的位线和源极线的柱。位线和源极线还用作晶体管的源极/漏极区域。这样，导线132形成为至少与半导体层124接触，从而位线和源极线将邻接晶体管的沟道区域124C(见图15A和图16A)。在半导体层124被局限于侧壁凹部112的实施例中，导线132(以及因此随后形成的位线和源极线) 沿着半导体层124和存储器层128延伸并与之接触。在半导体层124延伸到侧壁凹部112的外部的实施例中，导线132(以及因此随后形成的位线和源极线)通过半导体层124与存储器层128分离。
作为形成导线132的示例，在开口130中形成诸如扩散阻挡层、粘附层等的衬层和主层。衬层可以由诸如钛、氮化钛、钽、氮化钽等的导电材料形成，其可以通过共形沉积工艺沉积，诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，衬层可以包括粘附层，并且粘附层的至少一部分可以被处理以形成扩散阻挡层。主层可以由导电材料形成，例如钨、钴、钌、铝、镍、铜、铜合金、银、金等，其可以通过ALD、CVD、PVD等沉积。在一些实施例中，导线132 包括由氮化钛形成的衬层和由钨形成的主层。然后，将去除工艺应用于各个层，以去除存储器层128、隔离区域126、半导体层124和最顶部介电层106/字线116上方的导线132的多余材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻、其组合等。剩余的材料在开口130 中形成导线132。
在图14A和图14B中，用于隔离结构的开口134穿过导线132、存储器层128和半导体层124形成。开口134分隔半导体层124和导线132以形成晶体管54(见图15A、图15C、图16A和图16C)。具体地，导线132 被分开以形成位线132B和源极线132S。开口134可以将导线132划分为宽度相等或不相等的位线132B和源极线132S。如上所述，位线132B和源极线132S用作晶体管54的源极/漏极区域。开口134也可以划分存储器层 128。在形成开口134之后，每个晶体管54包括半导体层124的一部分、存储器层128的一部分、位线132B以及源极线132S。开口134比导线132 宽，使得开口134也横向延伸到介电层106和字线116中。开口134不划分字线116。开口134可以通过蚀刻工艺形成，该蚀刻工艺去除存储器阵列50的层的导电和介电材料。例如，开口134可以通过使用例如与氢气(H2) 或氧气(O2)混合的C4F6的干蚀刻形成，其可以使用具有随后形成的隔离结构的图案的蚀刻掩模来执行。
在图15A、图15B、图15C和图15D中，在开口134中形成隔离结构136。因此，隔离结构136延伸穿过导线132、存储器层128和半导体层124。隔离结构136也横向延伸到介电层106和字线116中。
作为形成隔离结构136的示例，在开口134中形成隔离材料。隔离材料可以由以下材料形成：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等，其可以通过CVD、ADL等来沉积。在一些实施例中，隔离结构136由氧化硅形成。然后，将去除工艺应用于各个层，以去除源极线132S、位线132B、存储器层128、隔离区域126、半导体层 124和最顶部介电层106/字线116上方的隔离结构136的多余隔离材料。去除工艺可以是平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻、其组合等。剩余的隔离材料在开口中形成隔离结构136。
在图16A、图16B、图16C和图16D中，互连结构160形成在中间结构上方。互连结构160可以包括例如介电材料164中的金属化图案162(图 16D中未示出，见图16B和图16C)。介电材料164可以包括一个或多个介电层，诸如低k(LK)或超低k(ELK)介电材料的一层或多层。金属化图案162可以是形成在一个或多个介电层中的金属互连件(例如，金属线和通孔)。互连结构160可以通过镶嵌工艺(例如，单镶嵌工艺、双镶嵌工艺等)形成。互连结构160的金属化图案162电连接至位线132B和源极线132S，并且互连晶体管54以形成功能存储器。
如图16A所示，沿着存储器阵列50的行和列以交替的图案形成位线 132B和源极线132S。以交替的图案形成位线132B和源极线132S有助于避免在字线116被激活时图16C的截面图中相邻的位线132B/源极线132S 短路。
如上所述，介电层106和字线116可以形成为阶梯结构。介电层106 和字线11616可以在形成互连结构160之前的任何期望的步骤中被图案化以形成阶梯结构。形成互连结构160包括形成导电接触件，其连接至每个字线116的暴露部分。
图17A至图17J是根据一些实施例的制造存储器阵列50的阶梯结构的中间阶段的视图。沿图16D所示的参考截面D-D示出图17A至图17J。为了清楚的说明，未示出晶体管的一些部件，诸如存储器层128、半导体层 124等(见图2至图16D)。
在图17A中，在多层堆叠件104上方形成掩模202。在该处理步骤中，多层堆叠件104可以包括交替的介电层204(诸如上述讨论的介电层106，标记为204A、204B、204C、204D)和导电层206(诸如上述讨论的字线 116，标记为206A、206B、206C)。掩模202可以是光刻胶等，其可以通过旋涂技术等形成。
在图17B中，对掩模202进行图案化以暴露区域210A中的多层堆叠件104，同时掩盖多层堆叠件104的剩余部分。例如，多层堆叠件104的最顶层(例如，介电层204D)可以暴露在区域210A中。可以使用可接受的光刻技术来图案化掩模202。
在图17C中，使用掩模202作为蚀刻掩模来蚀刻区域210A中的多层堆叠件104的暴露部分。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻 (RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以去除区域210A中的介电层204D和导电层206C 的部分并限定开口212。由于介电层204D和导电层206C具有不同的材料组成，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，导电层206C在蚀刻介电层204D时用作蚀刻停止层，并且介电层204C 在蚀刻导电层206C时用作蚀刻停止层。结果，可以在不去除多层堆叠件 104的剩余层的情况下选择性地去除导电层206C和介电层204D的部分，并且开口212可以延伸至期望的深度。替代地，在开口212达到期望的深度之后，可以使用定时蚀刻工艺来停止开口212的蚀刻。在所得的结构中，介电层204C在区域210A中暴露。
在图17D中，修整掩模202以暴露多层堆叠件104的附加部分。可以使用可接受的光刻和/或蚀刻技术修整掩模202。作为修整的结果，减小了掩模202的宽度，并且还可以暴露区域210B中的多层堆叠件104的部分。例如，介电层204C的顶面可以在区域210A中暴露，并且介电层204D的顶面可以在区域210B中暴露。
在图17E中，通过使用掩模202作为蚀刻掩模的可接受的蚀刻工艺去除区域210A和210B中的介电层204D、导电层206C、介电层204C和导电层206B的部分。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以将开口212进一步延伸到多层堆叠件104中。由于介电层204D/204C和导电层206C/206B具有不同的材料组成，所以用于去除这些层的暴露部分的蚀刻剂可以不同。在一些实施例中，导电层206C在蚀刻介电层204D时用作蚀刻停止层；介电层204C在蚀刻导电层206C时用作蚀刻停止层；导电层206B在蚀刻介电层204C时用作蚀刻停止层；以及介电层204B在蚀刻导电层206B时用作蚀刻停止层。结果，可以在不去除多层堆叠件104的剩余层的情况下选择性地去除介电层204D/204C和导电层 206C/206B的部分，并且开口212可以延伸到期望的深度。此外，在蚀刻工艺期间，介电层204和导电层206的未蚀刻部分用作用于下面的层的蚀刻掩模，结果，介电层204D和导电层206C的先前图案(见图17D)可以转移到下面的介电层204C和导电层206B。在所得的结构中，介电层204B 暴露在区域210A中，并且介电层204C暴露在区域210B中。
在图17F中，修整掩模202以暴露多层堆叠件104的附加部分。可以使用可接受的光刻技术修整光刻胶。作为修整的结果，减小了掩模202的宽度，并且还可以暴露区域210C中的多层堆叠件104的部分。例如，介电层204B的顶面可以在区域210A中暴露；介电层204C的顶面可以在区域 210B中暴露；以及介电层204D的顶面可以在区域210C中暴露。
在图17G中，使用掩模202作为蚀刻掩模，通过可接受的蚀刻工艺去除区域210A、210B、210C中的介电层204D、204C、204B的部分。蚀刻可以是诸如湿蚀刻、干蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合的任何可接受的蚀刻工艺。蚀刻可以是各向异性的。蚀刻可以将开口212进一步延伸到多层堆叠件104中。在一些实施例中，导电层206C在蚀刻介电层204D时用作蚀刻停止层；导电层206B在蚀刻介电层204C时用作蚀刻停止层；以及导电层206A在蚀刻介电层204B时用作蚀刻停止层。结果，可以在不去除多层堆叠件104的剩余层的情况下选择性地去除介电层204D、204C、204B的部分，并且开口212可以延伸到期望的深度。此外，在蚀刻工艺期间，每个导电层206用作用于下面的层的蚀刻掩模，结果，导电层206C/206B的先前图案(见图17F)可以转移到下面的介电层 204C/204B。在所得的结构中，导电层206A在区域210A中暴露；导电层 206B在区域210B中暴露；以及导电层206C在区域210C中暴露。
在图17H中，可以例如通过可接受的灰化或湿剥离工艺来去除掩模 202。因此，形成阶梯结构214。阶梯结构包括交替的介电层204和导电层 206的堆叠件。下部导电层206更宽并且横向延伸超过上部导电层206，并且每个导电层206的宽度在朝向衬底102的方向上增加。例如，导电层206A 可以长于导电层206B；并且导电层206B可以长于导电层206C。结果，在后续的处理步骤中，可以从阶梯结构214上方到每个导电层206制造导电接触件。
在图17I中，金属间电介质(IMD)216沉积在多层堆叠件104上方。 ILD 216可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD (PECVD)或FCVD的任何合适的方法来沉积。介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受工艺形成的其他绝缘材料。IMD 216沿着介电层204的侧壁以及导电层206的侧壁延伸。此外，IMD 216可以接触每个导电层206的顶面。
如图17I中进一步所示，然后将去除工艺应用于IMD 216以去除多层堆叠件104上方的多余的介电材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀刻工艺、其组合等的平坦化工艺。平坦化工艺暴露多层堆叠件104，使得在平坦化工艺完成之后，多层堆叠件104和IMD 216 的顶面齐平。
在图17J中，形成互连结构160的一部分。为了简化说明，仅示出一层互连结构160。在该实施例中，形成互连结构160包括穿过IMD 216形成导电接触件166。导电接触件166可以通过镶嵌工艺(例如，单镶嵌工艺、双镶嵌工艺等)形成。导电接触件166连接至每个导电层206的暴露部分(例如，上面讨论的字线116)。
图18A和图18B是根据各个实施例的晶体管54的三维视图。为了清楚的说明，未示出一些部件，诸如介电层106、隔离区域126等(见图16A 至图16D)。如上所述，用于位线132B和源极线132S的开口130(见图 12A和图12B)可以形成也可以不形成为横向延伸到半导体层124中。在图18A的实施例中，用于位线132B和源极线132S的开口130(见图12A 和图12B)没有穿过半导体层124形成，因此位线132B和源极线132S是具有连续侧壁的导电柱，其没有延伸到侧壁凹部112中，并且通过半导体层124/隔离区域126与存储器层128的一部分隔开。在图18B的实施例中，用于位线132B和源极线132S的开口130(见图12A和图12B)穿过半导体层124形成，因此位线132B和源极线132S包括延伸到侧壁凹部112中的突出部分。
图19是根据一些其他实施例的在制造的中间阶段的存储器阵列50的三维视图。该实施例与图15D的实施例相似，除了在对半导体层122(见图10)进行图案化以形成半导体层124时，不去除半导体层122(见图10) 的在侧壁凹部112外部的部分。因此，竖直相邻的晶体管的半导体层124 不分离。应当理解，可以以与关于图16A至图17J描述的方式相似的方式，在图19的中间结构上方形成互连结构。此外，该实施例可以由位线132B 和源极线132S形成，其为具有连续侧壁的导电柱(见图18A)，或者包括延伸到侧壁凹部112中的突出部分(见图18B)。
图20是根据一些其他实施例的在制造的中间阶段的存储器阵列50的三维视图。该实施例与图15D的实施例类似，除了半导体层124和存储器层128都仅部分地填充侧壁凹部112。因此，隔离区域126也形成为填充侧壁凹部112的剩余部分。应当理解，可以以与关于图16A至图17J描述的方式相似的方式，在图20的中间结构上方形成互连结构。此外，该实施例可以由位线132B和源极线132S形成，其为具有连续侧壁的导电柱(见图18A)，或者包括延伸到侧壁凹部112中的突出部分(见图18B)。
图21是根据一些其他实施例的存储器阵列50的制造中的中间阶段的视图。图21是沿着图15D中的参考截面B-B示出的截面图。示出存储器阵列50的一部分。为了清楚起见，在一些图中未示出一些部件，诸如字线的阶梯布置(见图1A)。
图21示出与图6相似的处理步骤，例如，示出了字线116的限定。但是，在该实施例中，侧壁凹部112的形成方式与关于图4至图6所述的步骤不同。具体地，每个导电层108包括交替的第一导电子层108A和第二导电子层108B。例如，图21示出每个导电层108，其具有设置在两个第二导电子层108B之间的一个第一导电子层108A。如将在下面参考图22更详细地描述的，导电层108可以具有任何期望数量的导电子层108A、108B。第一导电子层108A由第一导电材料形成(其可以由关于图2描述的导电层 108的候选材料形成)，并且第二导电子层108B由第二导电材料形成(其可以由关于图2描述的导电层108的候选材料形成)，第一导电材料不同于第二导电材料。具体地，与第二导电子层108B的材料的蚀刻相比，第一导电子层108A的材料具有高蚀刻选择性。这样，在该实施例中，可以在图 3所示的处理步骤之后形成侧壁凹部112。可以通过可接受的蚀刻工艺来形成侧壁凹部112，诸如对第一导电子层108A的材料具有选择性的蚀刻工艺 (例如，以比第二导电子层108B的材料更快的速率选择性地去除第一导电子层108A的材料)。蚀刻可以是各向同性的。作为这种处理的结果，字线116的突出部分116P(见图7A、图7B、图7C和图7D)由与字线116的主体部分116M(见图7A、图7B、图7C和图7D)不同的导电材料形成。
图22是根据一些其他实施例的在制造的中间阶段的存储器阵列50的三维视图。该实施例类似于图15D的实施例，除了字线116具有多个侧壁凹部112。可以通过包括关于图11A描述的步骤的工艺来使字线116形成有多个侧壁凹部112。例如，通过以两个第一导电子层108A和三个第二导电子层108B形成每个导电层108，每个字线116可以形成有多个侧壁凹部 112。
在关于图1至图22描述的实施例中，存储器阵列50形成在衬底102 上方，诸如电介质衬底。在一些实施例中，存储器阵列50形成为独立器件 (例如，存储器管芯)的一部分，其通过器件封装与其他器件(例如，逻辑管芯)集成在一起。在一些实施例中，存储器阵列50嵌入另一器件中，诸如逻辑管芯。在这样的实施例中，衬底102可以省略，或者可以是下面的层，诸如下面的介电层、下面的半导体衬底等。
图23是根据一些实施例的半导体器件300的截面图。图23是沿着图 16D中的参考截面C-C示出的截面图。图23是简化视图，为清楚起见，省略了一些部件。半导体器件300包括逻辑区域300L和存储器区域300M。在存储器区域300M中形成存储器件(例如，存储器)，并且在逻辑区域 300L中形成逻辑器件(例如，逻辑电路)。例如，可以在存储器区域300M 中形成存储器阵列50(见图1)，并且可以在逻辑区域300L中形成逻辑器件。存储器区域300M可以设置在逻辑区域300L的边缘处，或者逻辑区域 300L可以围绕存储器区域300M。
逻辑区域300L和存储器区域300M形成在同一半导体衬底302上方。半导体衬底302可以是硅，掺杂或未掺杂，或绝缘体上半导体(SOI)衬底的有源层。半导体衬底302可以包括：诸如锗的其他半导体材料；包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或它们的组合。也可以使用诸如多层或梯度衬底的其他衬底。
器件304形成在半导体衬底302的有源表面处。器件304可以是有源器件或无源器件。例如，电组件可以是通过任何合适的形成方法形成的晶体管、二极管、电容器、电阻器等。互连器件304以形成半导体器件300 的存储器件和逻辑器件。
在半导体衬底302上形成一个或多个层间介电(ILD)层306，并且形成导电部件(诸如接触塞308)，电连接至器件304。ILD层306可以由任何合适的介电材料形成，例如诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)等、诸如氮化硅的氮化物等。可以通过任何可接受的沉积工艺形成ILD层，诸如旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)等或其组合。可以通过任何合适的工艺形成ILD层中的导电部件，诸如沉积、镶嵌(例如，单镶嵌、双镶嵌等)或其组合。
互连结构310形成在半导体衬底302上方。互连结构310互连器件304 以在逻辑区域300L和存储器区域300M中的每一个中形成集成电路。互连结构310包括多个金属化层M1-M5。尽管示出五个金属化层，但是应当理解，可以包括更多或更少的金属化层。每个金属化层M1-M5在介电层中包括金属化图案。金属化图案连接至半导体衬底302的器件304，并且分别包括在一个或多个金属间介电(IMD)层中形成的金属线L1-L5和金属通孔V1-V5。互连结构310可以通过镶嵌工艺(例如，单镶嵌工艺、双镶嵌工艺等)形成。在一些实施例中，接触塞308也是金属化图案的一部分，诸如金属通孔V1的最下层的一部分。
在该实施例中，存储器阵列50形成在互连结构310中。存储器阵列 50可以形成在任何金属化层M1-M5中，并且被示出为形成在中间金属化层M4中，但是它也可以形成在下部金属化层M1-M3或上部金属化层M5 中。存储器阵列50电连接至器件304。在该实施例中，存储器阵列50上面的金属化层(例如，金属化层M5)包含到源极线132S和位线132B的互连。存储器阵列50上面的金属化层(例如，金属化层M5)也可以包含到字线116的互连，诸如通过导电接触件166(见图17J)。在另一实施例中，存储器阵列50下面的金属化层(例如，金属化层M3)包含到源极线 132S、位线132B和/或字线116的互连。
在一些实施例中，可以通过首先形成存储器阵列50下面的层，例如金属化层M1-M3，来形成互连结构310。然后可以在金属化层M3上形成存储器阵列50，其中衬底102是位于金属化层M3的IMD上的蚀刻停止层。在形成存储器阵列50之后，可以形成金属化层M4的其余部分，诸如通过沉积和平坦化金属化层M4的IMD，然后形成金属线M4和金属通孔M4 (其可以包括IMD 216和导电接触件166，见图17J)。然后可以形成存储器阵列50上面的层(如果有的话)，例如金属化层M5。
实施例可以获得优点。在形成用于晶体管54的膜堆叠件之前，通过对字线116的侧壁开槽并且再沉积在字线116的导电材料，每个字线116可以形成有侧壁凹部。字线116可以用于形成具有三维沟道区域124C的晶体管54。形成具有三维沟道区域的晶体管54可以实现改善晶体管54的性能。例如，与平面沟道区域相比，三维沟道区域可以在较低的栅极电压、较小的导通电流(ION)、改善的通断电流比和较小的泄漏情况下产生更大的电场。因此，可以形成适合于需要高性能存储器的应用(例如，人工智能、高性能计算等)的存储器阵列。此外，可以改善存储器的读取/写入窗口和存储器的可靠性。此外，形成具有三维沟道区域的存储器阵列可以允许减小存储器阵列中的器件(例如，晶体管)的平均尺寸，同时沟道区域保持足够的性能。因此，可以提高存储器的密度。
在实施例中，一种器件包括：具有第一侧壁的第一介电层；具有第二侧壁的第二介电层；位于第一介电层和第二介电层之间的字线，该字线具有外侧壁和内侧壁，内侧壁被从外侧壁、第一侧壁和第二侧壁开槽；沿着字线的外侧壁、字线的内侧壁、第一介电层的第一侧壁和第二介电层的第二侧壁延伸的存储器层；以及沿着存储器层延伸的半导体层。
在该器件的一些实施例中，字线具有在外侧壁和内侧壁之间延伸的连接表面，该连接表面和内侧壁形成直角。在该器件的一些实施例中，字线具有在外侧壁和内侧壁之间延伸的连接表面，该连接表面和内侧壁形成钝角。在该器件的一些实施例中，字线具有在外侧壁和内侧壁之间延伸的连接表面，该连接表面和内侧壁形成尖角。在该器件的一些实施例中，字线具有在外侧壁和内侧壁之间延伸的连接表面，该连接表面和内侧壁形成圆角。在该器件的一些实施例中，内侧壁被从外侧壁开槽的深度在10nm至 50nm范围内。在一些实施例中，该器件还包括：位线，接触半导体层的侧壁和存储器层的侧壁；源极线，接触半导体层的侧壁和存储器层的侧壁；以及源极线和位线之间的隔离区域，该隔离区域接触半导体层的侧壁和存储器层的侧壁。在一些实施例中，该器件还包括：位线，接触半导体层的侧壁；源极线，接触半导体层的侧壁；以及源极线和位线之间的隔离区域，半导体层将存储器层的侧壁与源极线、位线和隔离区域中的每一个分离。在一些实施例中，该器件还包括：位线，接触半导体层的侧壁；源极线，接触半导体层的侧壁；以及源极线和位线之间的隔离区域，半导体层和隔离区域将存储器层的侧壁与源极线和位线中的每一个分离。
在实施例中，一种器件包括：字线，包括主体部分、第一突出部分和第二突出部分，第一突出部分和第二突出部分均从主体部分的相反侧延伸；沿着字线延伸的存储器层，存储器层的一部分设置在字线的第一突出部分和第二突出部分之间；沿着存储器层延伸的半导体层，半导体层的一部分设置在字线的第一突出部分和第二突出部分之间；以及沿着半导体层延伸的导线。
在该器件的一些实施例中，导线的一部分设置在字线的第一突出部分和第二突出部分之间。在该器件的一些实施例中，半导体层的一部分设置在导线和字线的主体部分之间。在该器件的一些实施例中，第一突出部分和第二突出部分的厚度为主体部分的厚度的5％至30％。
在实施例中，一种方法包括：在介电材料的层之间形成第一导电材料；从介电材料的侧壁对第一导电材料的侧壁开槽以形成侧壁凹部；在侧壁凹部中沉积第二导电材料；图案化第二导电材料以限定包括第一导电材料和第二导电材料的字线；在侧壁凹部中形成存储器层，该存储器层接触字线；以及形成与存储器层接触的半导体层。
在该方法的一些实施例中，第一导电材料和第二导电材料是相同的导电材料。在该方法的一些实施例中，第一导电材料和第二导电材料是不同的导电材料。在该方法的一些实施例中，图案化第二导电材料包括：蚀刻第二导电材料以去除第二导电材料在介电材料的侧壁上的部分。在该方法的一些实施例中，蚀刻第二导电材料包括：使用与氧气混合的基于氟的气体执行各向异性干蚀刻。在该方法的一些实施例中，各向异性干蚀刻去除第二导电材料的速度比介电材料快2至5倍。在该方法的一些实施例中，在沉积第二导电材料之后，侧壁凹部的深度在10nm至50nm的范围内。
本申请的实施例提供一种器件，包括：第一介电层，具有第一侧壁；第二介电层，具有第二侧壁；字线，位于所述第一介电层和所述第二介电层之间，所述字线具有外侧壁和内侧壁，所述内侧壁被从所述外侧壁、所述第一侧壁和所述第二侧壁开槽；存储器层，沿着所述字线的外侧壁、所述字线的内侧壁、所述第一介电层的第一侧壁和所述第二介电层的第二侧壁延伸；以及半导体层，沿着所述存储器层延伸。在一些实施例中，字线具有在所述外侧壁和所述内侧壁之间延伸的连接表面，所述连接表面和所述内侧壁形成直角。在一些实施例中，字线具有在所述外侧壁和所述内侧壁之间延伸的连接表面，所述连接表面和所述内侧壁形成钝角。在一些实施例中，字线具有在所述外侧壁和所述内侧壁之间延伸的连接表面，所述连接表面和所述内侧壁形成尖角。在一些实施例中，字线具有在所述外侧壁和所述内侧壁之间延伸的连接表面，所述连接表面和所述内侧壁形成圆角。在一些实施例中，内侧壁被从所述外侧壁开槽的深度在10nm至50nm 范围内。在一些实施例中，还包括：位线，接触所述半导体层的侧壁和所述存储器层的侧壁；源极线，接触所述半导体层的侧壁和所述存储器层的侧壁；以及隔离区域，位于所述源极线和所述位线之间，所述隔离区域接触所述半导体层的侧壁和所述存储器层的侧壁。在一些实施例中，还包括：位线，接触所述半导体层的侧壁；源极线，接触所述半导体层的侧壁；以及隔离区域，位于所述源极线和所述位线之间，所述半导体层将所述存储器层的侧壁与所述源极线、所述位线和所述隔离区域中的每一个分离。在一些实施例中，还包括：位线，接触所述半导体层的侧壁；源极线，接触所述半导体层的侧壁；以及隔离区域，位于所述源极线和所述位线之间，所述半导体层和所述隔离区域将所述存储器层的侧壁与所述源极线和所述位线中的每一个分离。
本申请的实施例提供一种器件，包括：字线，包括主体部分、第一突出部分和第二突出部分，所述第一突出部分和所述第二突出部分均从所述主体部分的相反侧延伸；存储器层，沿着所述字线延伸，所述存储器层的一部分设置在所述字线的第一突出部分和第二突出部分之间；半导体层，沿着所述存储器层延伸，所述半导体层的一部分设置在所述字线的第一突出部分和第二突出部分之间；以及导线，沿着所述半导体层延伸。在一些实施例中，导线的一部分设置在所述字线的第一突出部分和第二突出部分之间。在一些实施例中，半导体层的一部分设置在所述导线和所述字线的主体部分之间。在一些实施例中，第一突出部分和所述第二突出部分的厚度为所述主体部分的厚度的5％至30％。
本申请的实施例还提供一种方法，包括：在介电材料的层之间形成第一导电材料；从所述介电材料的侧壁对所述第一导电材料的侧壁开槽以形成侧壁凹部；在所述侧壁凹部中沉积第二导电材料；图案化所述第二导电材料以限定包括所述第一导电材料和所述第二导电材料的字线；在所述侧壁凹部中形成存储器层，所述存储器层接触所述字线；以及形成与所述存储器层接触的半导体层。在一些实施例中，第一导电材料和所述第二导电材料是相同的导电材料。在一些实施例中，第一导电材料和所述第二导电材料是不同的导电材料。在一些实施例中，图案化所述第二导电材料包括：蚀刻所述第二导电材料以去除所述第二导电材料在所述介电材料的侧壁上的部分。在一些实施例中，蚀刻所述第二导电材料包括：使用与氧气混合的基于氟的气体执行各向异性干蚀刻。在一些实施例中，各向异性干蚀刻去除所述第二导电材料的速度比所述介电材料快2至5倍。在一些实施例中，在沉积所述第二导电材料之后，所述侧壁凹部的深度在10nm至50nm 的范围内。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种存储器件，包括：
第一介电层，具有第一侧壁；
第二介电层，具有第二侧壁；
字线，位于所述第一介电层和所述第二介电层之间，所述字线具有外侧壁和内侧壁，所述内侧壁被从所述外侧壁、所述第一侧壁和所述第二侧壁开槽；
存储器层，沿着所述字线的外侧壁、所述字线的内侧壁、所述第一介电层的第一侧壁和所述第二介电层的第二侧壁延伸；以及
半导体层，沿着所述存储器层延伸。
2.根据权利要求1所述的存储器件，其中，所述字线具有在所述外侧壁和所述内侧壁之间延伸的连接表面，所述连接表面和所述内侧壁形成直角。
3.根据权利要求1所述的存储器件，其中，所述字线具有在所述外侧壁和所述内侧壁之间延伸的连接表面，所述连接表面和所述内侧壁形成钝角。
4.根据权利要求1所述的存储器件，其中，所述字线具有在所述外侧壁和所述内侧壁之间延伸的连接表面，所述连接表面和所述内侧壁形成尖角。
5.根据权利要求1所述的存储器件，其中，所述字线具有在所述外侧壁和所述内侧壁之间延伸的连接表面，所述连接表面和所述内侧壁形成圆角。
6.根据权利要求1所述的存储器件，其中，所述内侧壁被从所述外侧壁开槽的深度在10nm至50nm范围内。
7.根据权利要求1所述的存储器件，还包括：
位线，接触所述半导体层的侧壁和所述存储器层的侧壁；
源极线，接触所述半导体层的侧壁和所述存储器层的侧壁；以及
隔离区域，位于所述源极线和所述位线之间，所述隔离区域接触所述半导体层的侧壁和所述存储器层的侧壁。
8.根据权利要求1所述的存储器件，还包括：
位线，接触所述半导体层的侧壁；
源极线，接触所述半导体层的侧壁；以及
隔离区域，位于所述源极线和所述位线之间，所述半导体层将所述存储器层的侧壁与所述源极线、所述位线和所述隔离区域中的每一个分离。
9.一种存储器件，包括：
字线，包括主体部分、第一突出部分和第二突出部分，所述第一突出部分和所述第二突出部分均从所述主体部分的相反侧延伸；
存储器层，沿着所述字线延伸，所述存储器层的一部分设置在所述字线的第一突出部分和第二突出部分之间；
半导体层，沿着所述存储器层延伸，所述半导体层的一部分设置在所述字线的第一突出部分和第二突出部分之间；以及
导线，沿着所述半导体层延伸。
10.一种形成存储器件的方法，包括：
在介电材料的层之间形成第一导电材料；
从所述介电材料的侧壁对所述第一导电材料的侧壁开槽以形成侧壁凹部；
在所述侧壁凹部中沉积第二导电材料；
图案化所述第二导电材料以限定包括所述第一导电材料和所述第二导电材料的字线；
在所述侧壁凹部中形成存储器层，所述存储器层接触所述字线；以及
形成与所述存储器层接触的半导体层。
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