KR102134089B1 - 곡면 채널을 갖는 3 차원 적층 nor 플래시 메모리와 그의 제조 방법 및 동작 방법 - Google Patents

곡면 채널을 갖는 3 차원 적층 nor 플래시 메모리와 그의 제조 방법 및 동작 방법 Download PDF

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Abstract

다양한 실시예들에 따른 곡면 채널을 갖는 3 차원 적층 NOR 플래시 메모리와 그의 제조 방법 및 동작 방법은, 복수 개의 레이어들에 각각 배치되는 복수 개의 제 1 전극들, 레이어들을 관통하도록 배치되는 제 2 전극들 및 레이어들 각각에서 제 2 전극들을 연결하고, 제 1 전극들에 대하여 볼록하게 형성된 곡면을 포함하는 채널들을 포함하는 3 차원 적층 NOR 플래시 메모리와 그의 제조 방법 및 동작 방법을 제공할 수 있다.

Description

곡면 채널을 갖는 3 차원 적층 NOR 플래시 메모리와 그의 제조 방법 및 동작 방법{THREE DEMINSIONAL STACKED NOR FLASH MEMORY WITH CURVED SURFACE CHANNEL STTRUCTURE, METHOD OF MENUFACTURING THE SAME AND METHOD OF OPERATING THE SAME}
다양한 실시예들은 곡면 채널을 갖는 3 차원 적층 NOR 플래시 메모리와 그의 제조 방법 및 동작 방법에 관한 것이다.
메모리 반도체는 CPU(central processing unit)와의 접근 거리에 따라, SRAM(static random access memory), DRAM(dynamic random access memory), NAND 플래시 메모리(NAND Flash memory)로 구분된다. 하지만, DRAM과 NAND 플래시 메모리의 특성 차이가 현저하며, 이들의 가교 역할을 할 수 있는 메모리 반도체가 부재한 상황이다. 특히, 폰 노이만 컴퓨팅(Von Neumann computing)을 대체하기 위하여 개발 중인 뉴로모픽 컴퓨팅(Neuromorphic computing)과 퀀텀 컴퓨팅(Quantum computing)은 대규모의 병렬 연산 및 빠른 랜덤 액세스(random access) 등을 필요로 한다. 하지만, 일반적인 NAND 플래시 메모리는 고용량의 데이터에 최적화된 메모리 반도체로써, 페이지 단위의 순차적인 액세스 만이 가능하다.
이로 인하여, 3D 크로스 포인트(3D XPoint) 메모리가 개발되고 있다. 3D 크로스 포인트 메모리는, 크로스 어레이를 바탕으로 빠른 속도의 랜덤 액세스가 가능하며, 비휘발성을 갖는다. 하지만, 3D 크로스 포인트 메모리는 상변화 물질을 기반으로 제조되기 때문에, 데이터 유지(data retention) 측면에서 단점을 갖고 있다. 또한, 3D 크로스 포인트 메모리는 스니크 패스(sneak-path) 문제로 인하여, 적층 수를 증가시키기 힘들다는 단점을 갖는다.
한편, NAND 플래시 메모리와 DRAM의 중간 정도의 속력을 가지는 또 다른 플래시 메모리로, NOR 플래시 메모리가 있다. NOR 플래시 메모리는, 크로스 어레이를 바탕으로 빠른 속도의 랜덤 액세스가 가능하다는 장점을 갖고, NAND 플래시 메모리와 유사하게 우수한 데이터 유지 특징을 갖는다. 하지만, NOR 플래시 메모리는 단위 셀 사이즈가 매우 큰 관계로, 비트 코스트(bit cost)가 매우 크다는 치명적인 단점을 갖고 있다.
따라서, NOR 플래시 메모리의 비트 코스트를 줄일 수 있는 방안이 요구된다.
다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리는, 복수 개의 레이어들에 각각 배치되는 복수 개의 제 1 전극들, 상기 레이어들을 관통하도록 배치되는 제 2 전극들 및 상기 레이어들 각각에서 상기 제 2 전극들을 연결하고, 상기 제 1 전극들에 대하여 볼록하게 형성된 곡면을 포함하는 채널들을 포함할 수 있다.
다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리의 제조 방법은, 복수 개의 절연층들과 복수 개의 전극층들을 교대로 형성하는 단계, 상기 절연층들과 전극층들의 적어도 일부를 관통하도록 전극 부재들을 형성하는 단계, 상기 전극 부재들을 관통하는 식각 영역들을 형성하는 단계, 상기 식각 영역들의 내부에서, 상기 전극층들을 내측으로 오목하게 식각하는 단계 및 상기 식각 영역들의 내부에서, 상기 전극층들의 표면에 채널 부재들을 형성하는 단계를 포함할 수 있다.
다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리의 동작 방법은, 상기 3 차원 적층 NOR 플래시 메모리에서 복수 개의 레이어들 중 어느 하나를 선택하는 동작 및 상기 3 차원 적층 NOR 플래시 메모리의 일 측부에서 상기 레이어들에 각각 연결되는 복수 개의 패스 트랜지스터들 중 어느 하나를 통하여, 상기 선택된 레이어의 단위 셀들을 구동시키는 동작을 포함할 수 있다.
다양한 실시예들에 따르면, 3 차원 적층 NOR 플래시 메모리는 복수 개의 레이어들이 3 차원으로 적층된 구조로 구현될 수 있다. 이로 인하여, 단위 셀들의 사이즈가 확대되지 않고도, NOR 플래시 메모리의 구현이 가능하다. 3 차원 적층 NOR 플래시 메모리를 구현함으로서, 비트 코스트를 줄일 수 있다.
도 1은 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리를 도시하는 사시도이다.
도 2는 도 1의 3 차원 적층 NOR 플래시 메모리를 도시하는 단면도이다.
도 3은 도 1의 3 차원 적층 NOR 플래시 메모리를 도시하는 회로도이다.
도 4a 내지 도 4s는 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리의 제조 방법을 설명하기 위한 도면들이다.
도 5는 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리의 배선 연결을 도시하는 사시도이다.
도 6 및 도 7은 도 5의 3 차원 적층 NOR 플래시 메모리의 배선 연결을 도시하는 평면도들이다.
이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 설명된다.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및/또는 B 중 적어도 하나", "A, B 또는 C" 또는 "A, B 및/또는 C 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", "첫째" 또는 "둘째" 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제 3 구성요소)를 통하여 연결될 수 있다.
본 문서에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구성된 유닛을 포함하며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로 등의 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 모듈은 ASIC(application-specific integrated circuit)으로 구성될 수 있다.
도 1은 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리를 도시하는 사시도이다. 도 2는 도 1의 3 차원 적층 NOR 플래시 메모리를 도시하는 단면도이다. 이 때 도 2의 (a)는 도 1의 3 차원 적층 NOR 플래시 메모리의 제 1 축, 예컨대 X 축을 따라 절단된 단면을 나타내고, 도 2의 (b)는 도 1의 3 차원 적층 NOR 플래시 메모리의 제 2 축, 예컨대 Y 축을 따라 절단된 단면을 나타내고, 도 2의 (c)는 도 1의 3 차원 적층 NOR 플래시 메모리의 제 3 축, 예컨대 Z 축을 따라 절단된 단면을 나타낼 수 있다. 도 3은 도 1의 3 차원 적층 NOR 플래시 메모리를 도시하는 회로도이다.
도 1 및 도 2를 참조하면, 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리(100)는, 복수 개, 예컨대 네 개의 레이어(L1, L2, L3, L4)들이 적층된 구조를 가질 수 있다. 이 때 NOR 플래시 메모리(100)는, 도 3에 도시된 바와 같이 네 개의 레이어(L1, L2, L3, L4)들이 3 차원으로 적층된 구조를 가질 수 있다. NOR 플래시 메모리(100)는 제 1 전극(110)들, 제 2 전극(120)들, 격리 부재(130)들, 채널(140)들, 절연 부재(150)들 또는 기판(160) 중 적어도 어느 하나를 포함할 수 있다.
제 1 전극(110)들은 각각의 레이어(L1, L2, L3, L4)에 배치되며, 제 2 전극(120)들은 레이어(L1, L2, L3, L4)들을 관통하도록 배치될 수 있다. 여기서, 제 1 전극(110)들이 각각의 레이어(L1, L2, L3, L4)에서 단위 셀들의 게이트 전극으로 구성되고, 제 2 전극(120)들이 각각의 레이어(L1, L2, L3, L4)에서 단위 셀들의 소스 전극과 드레인 전극으로 구성될 수 있다. 예를 들면, 단위 셀들은 CTF(charge trap flash)를 기반으로 할 수 있다.
격리 부재(130)들은 레이어(L1, L2, L3, L4)들을 관통하도록 배치되며, 제 2 전극(120)들을 상호로부터 격리시킬 수 있다. 여기서, 격리 부재(130)들은 소스 전극과 드레인 전극을 상호로부터 이격시킬 수 있다.
채널(140)들은 각각의 레이어(L1, L2, L3, L4)에서 제 1 전극(110)들과 제 2 전극(120)들 사이에 배치될 수 있다. 그리고 채널(140)들은 각각의 레이어(L1, L2, L3, L4)에서 제 2 전극(120)들, 예컨대 소스 전극과 드레인 전극을 연결할 수 있다. 예를 들면, 채널(140)들은 폴리실리콘(Poly Si)을 포함할 수 있다. 그리고 채널(140)들은 곡면을 포함할 수 있다. 이 때 채널(140)들은 제 1 전극(110)들에 대하여 볼록하게 형성된 곡면을 포함할 수 있다. 이를 통해, 단위 셀들은 반쪽의 실린더 형태로 구현될 수 있으며, 곡면 형태로 발생되는 전기장 집중 효과를 기반으로 저전력 구동이 가능하다.
절연 부재(150)들은 제 1 전극(110)들을 절연시킬 수 있다. 이를 위해, 절연 부재(150)들은 제 1 전극(110)들을 둘러쌀 수 있다. 이 때 절연 부재(150)들은 제 1 전극(110)들과 채널(140)들 사이에 배치될 수 있다. 여기서, 절연 부재(150)들은 제 1 전극(110)들과 채널(140)들 사이에서, 채널(140)들과 동일한 형태의 곡면을 포함할 수 있다. 예를 들면, 절연 부재(150)들은 ONO(Oxide/Nitride/Oxide)를 포함할 수 있다.
기판(160)은 제 1 전극(110)들, 제 2 전극(120)들, 격리 부재(130)들, 채널(140)들 또는 절연 부재(150)들 중 적어도 어느 하나를 지지할 수 있다. 예를 들면, 기판(160)은 실리콘(Si)을 포함할 수 있다.
도 4a 내지 도 4s는 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리의 제조 방법을 설명하기 위한 도면들이다.
도 4a에 도시된 바와 같이, 기판(411)이 준비되고, 기판(411) 상에 복수 개의 절연층(413)들과 복수 개의 전극층(415)들이 교대로 형성될 수 있다. 이 때 기판(411)이 다양한 실시예들에 따른 NOR 플래시 메모리(100)의 기판(160)일 수 있다. 여기서, 절연층(413)들 중 어느 하나가 기판(411)에 증착될 수 있다. 이 후 전극층(415)들과 전열층(413)들 중 나머지가 교대로 증착될 수 있다. 예를 들면, 기판(411)은 실리콘(Si)을 포함하고, 절연층(413)들은 산화물(Oxide)을 포함하고, 전극층(415)은 실리콘 옥시나이트라이드(SiON)를 포함할 수 있다. 이 때 전극층(415)들은 각각 두께에 따라 다른 산소(oxygen) 함량으로 형성될 수 있다. 예를 들면, 전극층(415)들은, 절연층(413)들 사이에서 절연층(413)들로부터 멀어질수록, 산소 함량이 적어지도록, 형성될 수 있다. 이를 통해, 전극층(415)들은 인산(H3PO4)와 같은 식각 용액에 대해서, 두께에 따라 다른 식각비(etch rate)를 가질 수 있다. 예를 들면, 전극층(415)들은, 절연층(413)들 사이에서 절연층(413)들로부터 멀어질수록, 전극층(413)들의 식각비가 커지도록, 형성될 수 있다.
도 4b에 도시된 바와 같이, 절연층(413)들과 전극층(415)들 중 일부가 식각될 수 있다. 이 때 기판(411)은 식각되지 않으며, 절연층(413)들 중 기판(411)에 접촉되는 최하층의 적어도 일부가 식각될 수 있다. 이를 통해, 기판(411) 상에서, 전열층(413)들과 전극층(415)들을 관통하는 제 1 식각 영역(417)들이 형성될 수 있다.
도 4c에 도시된 바와 같이 전극 부재(421)들이 절연층(413)들과 전극층(415)들을 관통하도록 형성될 수 있다. 이 때 전극 부재(421)들이 제 1 식각 영역(417)들에 삽입될 수 있다. 여기서, 전극 부재(421)들이 제 1 식각 영역(417)들의 내부에 증착될 수 있다. 예를 들면, 전극 부재(421)들은 N+ 도핑된 폴리실리콘(N+ doped Poly Silicon)을 포함할 수 있으며, 전극 부재(421)들이 제 1 식각 영역(417)들의 내부에 증착된 다음 에치 백(etch back) 등과 같은 평탄화가 수행될 수 있다.
도 4d에 도시된 바와 같이, 전극 부재(421)들의 일부가 식각될 수 있다. 이 때 노광 공정(photo lithography)를 통하여, 전극 부재(421)들을 관통하는 제 2 식각 영역(425)들이 형성될 수 있다. 여기서, 포토레지스트(photo resist; PR)(423)를 이용하여, 제 2 식각 영역(425)들이 형성될 수 있다. 예를 들면, 제 2 식각 영역(425)들에 전극 부재(421)들의 잔여물이 남지 않도록, 건식 식각(dry etching) 이후에 습식 식각(wet etching)이 수행될 수 있다.
도 4e에 도시된 바와 같이, 전극층(415)들에 등방성 식각이 수행될 수 있다. 여기서, 인산(H3PO4)와 같은 식각 용액을 이용하여, 전극층(415)들의 식각비를 기반으로, 전극층(415)들에 등방성 식각이 수행될 수 있다. 식각 용액이 제 2 식각 영역(425)들의 내부로 침투함에 따라, 제 2 식각 영역(425)들의 내부 벽면으로부터 전극층(415)들에 등방성 식각 영역(427)들이 형성될 수 있다. 이 때 전극층(415)이 깊이에 따라 다른 식각비(etch rate)를 갖음으로써, 등방성 식각 영역(427)들이 전극층(415)들의 내측으로 오목하게 식각될 수 있다.
도 4f에 도시된 바와 같이, 채널 부재(431)들이 절연층(413)들, 전극층(415)들 및 전극 부재(421)들을 둘러싸도록 형성될 수 있다. 이 때 채널 부재(431)들은 제 2 식각 영역(425)들의 내부 벽면 및 등방성 식각 영역(427)의 내부 벽면에 형성될 수 있다. 여기서, 채널 부재(431)들은 LPCVD(low pressure chemical vapor deposition) 등을 통하여, 제 2 식각 영역(425)들의 내부 벽면 및 등방성 식각 영역(427)의 내부 벽면에 증착될 수 있다. 예를 들면, 채널 부재(431)는 폴리실리콘(Poly Si)을 포함할 수 있으며, 채널 부재(431)가 제 2 식각 영역(425)들의 내부 벽면 및 등방성 식각 영역(427)의 내부 벽면에 증착된 다음 에치 백(etch back) 등과 같은 평탄화가 수행될 수 있다.
도 4g에 도시된 바와 같이, 전극 부재(421)들 중 일부가 추가적으로 식각될 수 있다. 이 때 노광 공정(photo lithography)를 통하여, 전극 부재(421)들을 관통하는 제 3 식각 영역(433)들이 형성될 수 있다. 여기서, 포토레지스트(photo resist; PR)(434)를 이용하여, 제 3 식각 영역(433)들이 형성될 수 있다. 예를 들면, 제 3 식각 영역(433)들에 전극 부재(421)들의 잔여물이 남지 않도록, 건식 식각(dry etching) 이후에 습식 식각(wet etching)이 수행될 수 있다.
도 4h에 도시된 바와 같이, 격리 부재(435)들이 전극 부재(421)들을 관통하도록 형성될 수 있다. 이 때 격리 부재(435)들이 제 2 식각 영역(425)들과 제 3 식각 영역(433)들에 삽입될 수 있다. 여기서, 격리 부재(435)들은 LPCVD(low pressure chemical vapor deposition) 등을 통하여, 제 3 식각 영역(433)들의 내부에 증착된 다음 에치 백(etch back) 등과 같은 평탄화가 수행될 수 있다. 예를 들면, 격리 부재(435)는 산화물(oxide)을 포함할 수 있다. 일 예로, 격리 부재(435)는 절연층(413)과 동일한 물질로 형성될 수 있다. 이를 통해, 전극 부재(421)들과 격리 부재(435)들로부터, 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리(100)의 제 2 전극(120)들과 격리 부재(130)들이 각각 형성될 수 있다. 이 후 기판(411)의 맞은 편에서, 적어도 하나의 절연층(413)과 적어도 하나의 전극층(415)이 추가될 수 있다.
도 4i에 도시된 바와 같이, 절연층(413)들과 전극층(415)들의 일측부가 계단형 구조로 형성될 수 있다. 그리고 절연층(413)들과 전극층(415)들 중 일부가 식각될 수 있다. 이 때 노광 공정(photo lithography)를 통하여, 절연층(413)들과 전극층(415)들을 관통하는 제 4 식각 영역(441)이 형성될 수 있다. 아울러, 기판(411)은 식각되지 않으며, 절연층(413)들 중 기판(411)에 접촉되는 최하층의 적어도 일부가 식각될 수 있다. 여기서, 포토레지스트(photo resist; PR)(443)를 이용하여, 제 4 식각 영역(441)이 형성될 수 있다. 이를 통해, 전극층(415)들이 제 4 식각 영역(441)을 사이에 두고 양측으로 격리될 수 있다.
도 4j에 도시된 바와 같이, 절연층(413)들이 선택적으로 제거될 수 있다. 이 때 절연층(413)들에 등방성 식각이 수행되어, 절연층(413)들이 선택적으로 제거될 수 있다. 여기서, 식각 시간이 조절됨에 따라, 절연층(413)들 중 최상층, 예컨대 전극 부재(421) 상의 절연층(413)은 남아 있을 수 있다.
도 4k에 도시된 바와 같이, 전극층(415)들 사이로 노출되는 채널 부재(431)들이 제거될 수 있다. 이 때 전극층(415)들 사이에 등방성 식각이 수행되어, 전극층(415)들 사이로 노출되는 채널 부재(431)들이 제거될 수 있다. 이를 통해, 전극층(415)들이 전극 부재(421)들이 연장되는 방향을 따라, 상호로부터 격리될 수 있다. 이에 따라, 채널 부재(431)로부터, 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리(100)의 채널(140)들이 형성될 수 있다. 이 때 채널(140)들이 전극층(415)들을 향하여 볼록하게 형성될 수 있다.
도 4l에 도시된 바와 같이, 봉지 부재(453)가 절연층(413), 예컨대 전극 부재(421) 상의 절연층(413), 전극층(415)들 및 전극 부재(421)들을 봉지하도록 형성될 수 있다. 여기서, 봉지 부재(453)는 LPCVD(low pressure chemical vapor deposition) 또는 ALD(atomic layer deposition) 등을 통하여, 절연층(413), 전극층(415)들 및 전극 부재(421)들을 둘러싸면서 증착될 수 있다. 예를 들면, 봉지 부재(453)는 산화물(Oxide)을 포함할 수 있다. 일 예로, 봉지 부재(453)는 절연층(413)과 동일한 물질로 형성될 수 있다.
도 4m에 도시된 바와 같이, 봉지 부재(453)가 리세스(recess)될 수 있다. 이 때 봉지 부재(453)에 등방성 식각이 수행됨에 따라, 봉지 부재(453)가 리세스될 수 있다. 이를 통해, 이 때 전극층(415)들이 봉지 부재(453)의 외측으로 노출시킬 수 있다.
도 4n에 도시된 바와 같이, 전극층(415)들이 선택적으로 제거될 수 있다. 여기서, 인산(H3PO4)와 같은 식각 용액을 이용하여, 전극층(415)들에 등방성 식각이 수행될 수 있다. 또는 화학적 건식 식각(chemical dry etch) 등을 통하여, 전극층(415)들이 식각될 수 있다.
도 4o에 도시된 바와 같이, 절연 부재(461)가 전극 부재(421)들과 봉지 부재(453)를 둘러싸도록 형성될 수 있다. 여기서, 절연 부재(461)는 LPCVD(low pressure chemical vapor deposition) 또는 ALD(atomic layer deposition) 등을 통하여, 전극 부재(421)들과 봉지 부재(453)를 둘러싸면서 증착될 수 있다. 예를 들면, 절연 부재(461)는 터널링 산화물(tunneling oxide), 실리콘 질화물(silicon nitride), 블로킹 산화물(blocking oxide), 실리콘 옥시나이트라이드(SiON), 알루미나(Al2O3), 산화하프늄(HfO2) 또는 강유전체 물질(ferroelectric material) 중 적어도 어느 하나를 포함할 수 있으며, 적어도 세 개의 층들이 적층되어 형성될 수 있다. 이를 통해, 절연 부재(461)로부터, 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리(100)의 절연 부재(150)들이 형성될 수 있다.
도 4p에 도시된 바와 같이, 도전성 부재(463)가 절연 부재(461)를 둘러싸도록 형성될 수 있다. 여기서, 도전성 부재(463)는 CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 등을 통하여, 절연 부재(461)를 둘러싸도록 형성될 수 있다. 예를 들면, 도전성 부재(463)는 텅스텐(tungsten; W)을 포함할 수 있으며, 적어도 두 개의 도전성 물질들이 적층되어 형성될 수 있다.
도 4q에 도시된 바와 같이, 도전성 부재(463)가 리세스될 수 있다. 이 때 도전성 부재(463)에 이방성 식각이 수행됨에 따라, 도전성 부재(463)가 리세스될 수 있다. 이를 통해, 도전성 부재(463)로부터, 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리(100)의 제 1 전극(110)들이 형성될 수 있다. 이 때 제 1 전극(110)들은 전극 부재(421)들이 연장되는 방향을 따라 봉지 부재(453)를 사이에 두고 상호로부터 격리될 수 있으며, 전극 부재(421)들을 사이에 두고 양측으로 상호로부터 격리될 수 있다. 이에 따라, 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리(100)가 제조될 수 있다. 즉 3 차원 적층 NOR 플래시 메모리(100)의 단위 셀들이 완성될 수 있다. 이 때 단위 셀들은 반쪽의 실린더 형태로 구현될 수 있으며, 곡면 형태로 발생되는 전기장 집중 효과를 기반으로 저전력 구동이 가능하다.
도 4r에 도시된 바와 같이, 도전성 부재(463)들에 금속 공정이 진행될 수 있다. 이를 통해, 도전성 부재(463)들에 제 1 금속 배선(471)들이 연결될 수 있다. 여기서, 계단형 구조를 통하여, 도전성 부재(463)들에 제 1 금속 배선(471)들이 연결될 수 있다. 즉 제 1 전극(110)들이 제 1 금속 배선(471)들과 연결될 수 있다.
도 4s에 도시된 바와 같이, 전극 부재(421)들에 금속 공정이 진행될 수 있다. 이를 통해, 전극 부재(421)들에 제 2 금속 배선(473, 475)들이 연결될 수 있다. 즉 제 2 전극(120)들이 제 2 금속 배선(473, 475)들과 연결될 수 있다. 여기서, 제 2 금속 배선(473, 475)는 비트 배선(473)들과 소스 배선(475)들을 포함하며, 제 2 전극(120)들 중 드레인 전극들이 비트 배선(473)들과 연결되고, 제 2 전극(120)들 중 소스 전극들이 소스 배선(475)들과 연결될 수 있다. 이 때 전극 부재(421)들의 저항을 줄이기 위하여, 전극 부재(421)들에 금속 비아(481)들이 형성될 수 있다. 예를 들면, 전극 부재(421)들을 관통하는 홀들이 형성되고, 홀들에 금속 물질, 예컨대 규화물(silicide), 질화 타이타늄(TiN), 타이타늄(Ti), 텅스텐(W) 또는 구리(Cu) 중 적어도 어느 하나를 증착됨에 따라, 금속 비아(481)들이 형성될 수 있다.
도 5는 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리의 배선 연결을 도시하는 사시도이다. 도 6 및 도 7은 도 5의 3 차원 적층 NOR 플래시 메모리의 배선 연결을 도시하는 평면도들이다.
도 5를 참조하면, 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리(예: 도 1의 3 차원 적층 NOR 플래시 메모리(100))(500)에서, 제 1 전극(예: 도 1의 제 1 전극(110))(510)들이 제 1 금속 배선(571)들과 연결되고, 제 2 전극(예: 도 1의 제 2 전극(120))(520)들이 제 2 금속 배선(573, 575)들과 연결될 수 있다. 여기서, 제 2 금속 배선(573, 575)는 비트 배선(573)들과 소스 배선(575)들을 포함하며, 제 2 전극(520)들 중 드레인 전극들이 비트 배선(573)들과 연결되고, 제 2 전극(520)들 중 소스 전극들이 소스 배선(575)들과 연결될 수 있다. 이 때 3 차원 적층 NOR 플래시 메모리(500)에서, 레이어(L1, L2, L3, L4)들이 독립적으로 구동될 수 있다. 바꿔 말하면, 레이어(L1, L2, L3, L4)들 중 어느 하나가 선택적으로 구동될 수 있다.
예를 들면, 제 1 전극(510)들 각각에 레이어(L1, L2, L3, L4) 선택을 위한 네 개의 패스 트랜지스터(pass transistor)(581)들이 연결될 수 있다. 이 때 패스 트랜지스터(581)들은 제 1 전극(510)들에 대하여, 레이어(L1, L2, L3, L4) 별로 선택적으로 전압을 인가되는 것을 가능하게 한다. 여기서, 각각의 제 1 전극(510)에 대하여, 패스 트랜지스터(581)들은, 제 1 전극(510)이 연장되는 방향과 동일한 방향으로 배열되기 때문에, 3 차원 적층 NOR 플래시 메모리(500)의 사이즈와 무관하다. 즉 3 차원 적층 NOR 플래시 메모리(500)의 레이어(L1, L2, L3, L4)들 개수가 증가하더라도, 패스 트랜지스터(581)들로 인한 3 차원 적층 NOR 플래시 메모리(500)의 사이즈 확대는 없다. 패스 트랜지스터(581)들은, 예컨대 NMOS 트랜지스터 또는 PMOS 트랜지스터 중 적어도 어느 하나를 포함할 수 있다.
패스 트랜지스터(581)들은, 도 6에 도시된 바와 같이 3 차원 적층 NOR 플래시 메모리(500)와 연결될 수 있다. 패스 트랜지스터(581)들의 소스 전극은 전압 디코더(미도시)에 연결된 전압 배선(583)들에 각각 연결되어, 제 1 전극(510)들 각각에 전압이 인가되도록 한다. 패스 트랜지스터(581)들의 드레인 전극은 제 1 금속 배선(571)들을 통하여 제 1 전극(510)들과 각각 연결될 수 있다. 패스 트랜지스터(581)의 게이트 전극은 레이어 선택 배선(585)들에 각각 연결될 수 있다. 레이어 선택 배선(585)들은 제 1 전극(510)들이 연장되는 방향에 수직한 방향으로 배열되며, 제 1 레이어 디코더(587)와 연결될 수 있다. 이 때 제 1 레이어 디코더(587)가 네 개의 패스 트랜지스터(581)들 중 어느 하나를 온(on)시킴에 따라, 레이어(L1, L2, L3, L4)들 중 어느 하나를 선택할 수 있다. 이를 통해, 레이어(L1, L2, L3, L4)들 중 어느 하나의 제 1 전극(510)으로 전압이 인가될 수 있다. 일 예로, 레이어(L1, L2, L3, L4)들 중 제 2 레이어(L2)를 선택하는 경우, 제 1 레이어 디코더(587)가 하기 [표 1]과 같이 제 2 레이어(L2)의 제 1 전극(510)으로 전압이 인가되도록 할 수 있다.
한편, 네 개의 패스 트랜지스터(581)들 중 나머지를 오프(off)시키기 위한 전압(예: 0 V)이 레이어(L1, L2, L3, L4)들 중 나머지의 제 1 전극(510)들로 인가될 필요가 있다. 이를 위해, 도 7에 도시된 바와 같이, 3 차원 적층 NOR 플래시 메모리(500)를 사이에 두고 패스 트랜지스터(581)들의 반대 편에서, 제 1 전극(510)들에 다른 패스 트랜지스터(591)들이 연결될 수 있다. 다른 패스 트랜지스터(591)들의 소스 전극은 전압 디코더(미도시)에 연결된 전압 배선(593)들에 각각 연결되어, 제 1 전극(510)들 각각에 전압이 인가되도록 한다. 다른 패스 트랜지스터(591)들의 드레인 전극은 제 1 금속 배선(571)들을 통하여 제 1 전극(510)들과 각각 연결될 수 있다. 다른 패스 트랜지스터(591)의 게이트 전극은 그라운드 선택 배선(595)들에 각각 연결될 수 있다. 그라운드 선택 배선(595)들은 제 1 전극(510)들이 연장되는 방향에 수직한 방향으로 배열되며, 제 2 레이어 디코더(597)와 연결될 수 있다. 이 때 제 1 레이어 디코더(587)에 의해 레이어(L1, L2, L3, L4)들 중 어느 하나가 선택되면, 제 2 레이어 디코더(597)가 레이어(L1, L2, L3, L4)들 중 선택되지 않은 나머지의 제 1 전극(510)으로 0 V가 인가되도록 할 수 있다. 일 예로, 레이어(L1, L2, L3, L4)들 중 제 2 레이어(L2)를 선택하는 경우, 제 2 레이어 디코더(597)가 하기 [표 1]과 같이 레이어(L1, L2, L3, L4)들 중 제 2 레이어(L2)를 제외한 나머지의 제 1 전극(510)으로 0 V가 인가되도록 할 수 있다.
Figure 112019000373131-pat00001
다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리(500)에 있어서, 프로그램을 수행하는 데 HEI(hot electron injection) 방식이 사용되고, 이레이즈를 수행하는 데 HHI(hot hole injection) 방식이 사용될 수 있다. 다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리(500)에서 각각의 레이어(L1, L2, L3, L4)가 선택적으로 동작할 수 있다. 예를 들면, 단위 셀들에 랜덤 액세스하기 위한 동작 전압은, 하기 [표 2]와 같을 수 있다. 이를 통해, 일반적인 CTF 기반의 NOR 플래시 메모리의 동작 방법을 그대로 활용하면서, 3 차원 공간 속에 존재하는 단위 셀들을 선택적으로 동작할 수 있다.
Figure 112019000373131-pat00002
이 때 3 차원 적층 NOR 플래시 메모리(500)에 있어서, 읽기 동작은 크게 두 가지 방법들이 있다. 첫 번째 방법은, Forward read 방법이다. Forward read 방법은 프로그램과 동일한 전류 방향으로 문턱전압의 변동을 알아내는 방법이다. 이 때 프로그램과 마찬가지로, 비트 배선에 높은 전압이 인가될 수 있다. 하지만, 일반적으로 CTF 소자에서 HEI을 이용하여 프로그램을 수행 할 경우에는 드레인 영역에 국부적으로만 전하가 트랩될 수 있다. 일반적으로 드레인 영역은 읽기 동작 시에 pinch-off 영역에 해당하므로, 문턱전압의 변화가 잘 나타나지 않는다는 것으로 알려져 있다. 두 번째 방법은, 이를 해결하기 위한 것으로, Reverse read 방법이다. Reverse read 방법은 프로그램 때와는 반대로 소스 배선에 높은 전압을 인가하여, 프로그램과 반대방향으로 전류를 흘려서 단위 셀의 상태를 알아내는 방법이다.
다양한 실시예들에 따른 3 차원 적층 NOR 플래시 메모리(500)의 동작 방법은, 상기 3 차원 적층 NOR 플래시 메모리(500)에서 복수 개의 레이어(L1, L2, L3, L4)들 중 어느 하나를 선택하는 동작 및 상기 3 차원 적층 NOR 플래시 메모리(500)의 일 측부에서 상기 레이어(L1, L2, L3, L4)들에 각각 연결되는 복수 개의 패스 트랜지스터(581)들 중 어느 하나를 통하여, 상기 선택된 레이어(L1, L2, L3, L4)의 단위 셀들을 구동시키는 동작을 포함할 수 있다.
다양한 실시예들에 따르면, 상기 선택된 레이어(L1, L2, L3, L4)의 단위 셀들을 구동시키는 동작은, 상기 패스 트랜지스터(581)들 중 어느 하나를 온 시켜, 상기 선택된 레이어(L1, L2, L3, L4)로 전압을 인가하는 동작을 포함할 수 있다.
다양한 실시예들에 따르면, 상기 방법은, 상기 패스 트랜지스터(581)들 중 나머지를 오프시켜, 상기 레이어(L1, L2, L3, L4)들 중 나머지에 0 V가 인가되도록 하는 동작을 더 포함하는 방법.
다양한 실시예들에 따르면, 상기 레이어(L1, L2, L3, L4)들 중 나머지에 0 V가 인가되도록 하는 동작은, 상기 3 차원 적층 NOR 플래시 메모리(500)의 타 측부에서 상기 레이어(L1, L2, L3, L4)들에 각각 연결되는 복수 개의 다른 패스 트랜지스터(591)들 중 어느 하나를 통하여, 상기 레이어(L1, L2, L3, L4)들 중 나머지에 0 V가 인가되도록 하는 동작을 포함할 수 있다.
본 문서의 다양한 실시예들에 관해 설명되었으나, 본 문서의 다양한 실시예들의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로, 본 문서의 다양한 실시예들의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (16)

  1. 3 차원 적층 NOR 플래시 메모리에 있어서,
    복수 개의 레이어들에 각각 배치되는 복수 개의 제 1 전극들;
    상기 레이어들을 관통하도록 배치되는 제 2 전극들;
    상기 레이어들 각각에서 상기 제 2 전극들을 연결하고, 상기 제 1 전극들이 연장되는 방향에 수직한 방향으로 상기 제 1 전극들에 대하여 볼록하게 형성된 곡면을 포함하는 채널들;
    상기 레이어들을 관통하도록 배치되고, 상기 제 2 전극들을 상호로부터 격리시키는 격리 부재들; 및
    상기 제 1 전극들과 채널들 사이에 배치되며, 상기 채널들의 곡면과 동일한 형태의 곡면을 포함하는 절연 부재들을 포함하고,
    상기 제 1 전극들이 게이트 전극으로 동작하고, 상기 제 2 전극들이 상기 격리 부재들을 사이에 두고 드레인 전극과 소스 전극으로 구분되어 동작하도록 구성되는 복수 개의 단위 셀들이 형성되고,
    상기 드레인 전극의 일부와 상기 소스 전극의 일부가 상기 채널들에 의해연결되고,
    상기 드레인 전극의 나머지와 상기 소스 전극의 나머지가 상기 채널들로부터 노출되고,
    상기 절연 부재들은 상기 제 1 전극들과 상기 드레인 전극의 나머지 사이및 상기 제 1 전극들과 상기 소스 전극의 나머지 사이에 더 배치되는 3 차원 적층 NOR 플래시 메모리.
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  6. 제 1 항에 있어서,
    상기 레이어들 각각에 연결되는 복수 개의 패스 트랜지스터들 중 어느 하나를 통하여, 상기 레이어들 중 어느 하나의 단위 셀들이 구동되는 3 차원 적층 NOR 플래시 메모리.
  7. 제 6 항에 있어서,
    상기 패스 트랜지스터들 중 어느 하나가 온됨에 따라 전압이 인가되면, 상기 레이어들 중 어느 하나의 단위 셀들이 구동되고,
    상기 패스 트랜지스터들 중 나머지가 오프되는 3 차원 적층 NOR 플래시 메모리.
  8. 제 1 항에 기재된 3 차원 적층 NOR 플래시 메모리의 제조 방법에 있어서,
    복수 개의 절연층들과 복수 개의 전극층들을 교대로 형성하는 단계;
    상기 절연층들과 전극층들의 적어도 일부를 관통하도록 전극 부재들을 형성하는 단계;
    상기 전극 부재들을 관통하는 식각 영역들을 형성하는 단계;
    상기 식각 영역들의 내부에서, 상기 전극층들을 내측으로 오목하게 식각하는 단계;
    상기 식각 영역들의 내부에서, 상기 전극층들의 표면에 채널 부재들을 형성하는 단계; 및
    상기 식각 영역들 내부에 격리 부재들을 형성하는 단계를 포함하는 제조 방법.
  9. 제 8 항에 있어서, 상기 절연층들과 전극층들을 교대로 형성하는 단계는,
    상기 절연층들 사이에서 상기 절연층들로부터 멀어질수록, 상기 전극층들의 식각비가 커지도록, 상기 전극층들을 형성하는 단계를 포함하는 제조 방법.
  10. 제 9 항에 있어서,
    상기 전극층들은 산소를 포함하는 물질로 형성되며,
    상기 절연층들과 전극층들을 교대로 형성하는 단계는,
    상기 절연층들 사이에서 상기 절연층들로부터 멀어질수록, 상기 산소의 함량이 적어지도록, 상기 전극층들을 형성하는 단계를 포함하는 제조 방법.
  11. 제 9 항에 있어서, 상기 전극층들을 내측으로 오목하게 식각하는 단계는,
    식각 용액을 사용하여, 상기 전극층들의 식각비를 기반으로, 상기 전극층들을 식각하는 단계를 포함하는 제조 방법.
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