KR20150089757A - 단결정질의 부유 게이트를 갖는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents
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Abstract
3차원 플래시 메모리를 제조하는 방법은 복수의 전극층들 및 복수의 층간 절연층들을 수직적으로 적층하는 단계; 상기 복수의 전극층들 및 복수의 층간 절연층들에 대하여 컨택트 홀을 형성하는 단계; 상기 복수의 전극층들 또는 상기 복수의 층간 절연층들을 수평 방향으로 에칭하는 단계; 및 상기 에칭을 통하여 형성된 공간에 단결정질의 반도체를 주입하여 부유 게이트 형성하는 단계를 포함한다.
Description
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 구체적으로 부유 게이트를 단결정질의 반도체를 이용하여 형성하는 기술에 관한 것이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory :EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(memory stick) 등에 공통적으로 이용될 수 있다. 상기 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입?출력을 제어한다.
상기 플래시 메모리 소자를 회로적 관점에서 살펴보면, N개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고 이러한 단위 스트링들이 비트 라인(bit line)과 접지 라인(ground line) 사이에 병렬로 연결되어 있는 구조를 갖는 NAND형 플래시 메모리 소자와, 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조를 갖는 NOR형 플래시 메모리 소자가 존재한다.
상기 플래시 메모리 소자는 고용량의 데이터를 저장할 수 있도록 설계되어야 한다. 그러므로, 단위 칩 내에는 다수의 셀 트랜지스터가 형성되어야 한다. 그러나, 한정된 수평 면적 내에 셀 트랜지스터들을 고도로 집적시키는 것이 용이하지 않다.
3차원 메모리 구조는 낸드 플래시 메모리(NAND Flash Memory)의 2차원상 스케일링(Scaling)의 한계를 개선한다. 3차원 낸드 플래시 메모리의 구조는 예를 들어, BICS(Built-In Current Sensor) 구조 및 BICS 구조를 개선한 파이프 형식(Piped Type)의 BiCS(Bit Cost Scalable) 낸드 플래시 메모리 구조를 포함한다.
본 발명의 실시예들은 3차원 플래시 메모리에서 전하 저장소로 사용되는 부유 게이트를 단결정질의 반도체로 형성함으로써, 저장 특성을 개선할 수 있다.
본 발명의 실시예들은 3차원 플래시 메모리에서 전하 저장소로 사용되는 부유 게이트를 단결정질의 반도체로 형성함으로써, 플래시 메모리의 신뢰성을 향상시킬 수 있다.
본 발명의 일실시예에 따른 3차원 플래시 메모리는 컨택트 홀에 형성되는 채널층; 상기 채널층과 연결되고, 수직적으로 적층되는 복수의 전극층들; 상기 복수의 전극층들 각각과 상기 채널층 사이에 위치하고, 단결정질의 반도체로 형성되는 부유 게이트를 포함한다.
상기 부유 게이트는 단결정질의 3-5족 반도체 또는 단결정질의 실리콘으로 형성될 수 있다.
상기 복수의 전극층들 각각은 상기 부유 게이트를 통하여 상기 채널층과 접합될 수 있다.
상기 복수의 전극층들 각각과 상기 채널층 사이에는 인터레이어 산화막, 상기 부유 게이트 및 터널 산화막이 배치될 수 있다.
본 발명의 다른 실시예에 따른 3차원 플래시 메모리는 컨택트 홀에 형성되는 채널층; 상기 채널층과 연결되고, 수직적으로 적층되는 복수의 전극층들; 상기 복수의 전극층들과 교대로 배치되고, 수적적으로 적층되는 복수의 층간 절연층들; 상기 복수의 층간 절연층들 각각에 삽입되는 단결정질의 반도체로 형성되는 부유 게이트를 포함한다.
상기 부유 게이트는 단결정질의 3-5족 반도체 또는 단결정질의 실리콘으로 형성될 수 있다.
상기 부유 게이트는 상기 복수의 층간 절연층들 각각과 동일한 계층에서 상기 채널층과 접합될 수 있다.
본 발명의 일실시예에 따른 3차원 플래시 메모리 제조 방법은 복수의 전극층들 및 복수의 층간 절연층들을 수직적으로 적층하는 단계; 상기 복수의 전극층들 및 복수의 층간 절연층들에 대하여 컨택트 홀을 형성하는 단계; 상기 복수의 전극층들 또는 상기 복수의 층간 절연층들을 수평 방향으로 에칭하는 단계; 및 상기 에칭을 통하여 형성된 공간에 단결정질의 반도체를 주입하여 부유 게이트 형성하는 단계를 포함한다.
상기 부유 게이트를 형성하는 단계는 기판의 물질을 에피택셜 성장킴으로써 상기 단결정질의 반도체를 주입하는 단계를 포함할 수 있다.
상기 제조 방법은 상기 컨택트 홀에 채워진 단결정질의 반도체에 대하여 에치-백(etch-back) 공정을 수행하는 단계를 더 포함할 수 있다.
상기 복수의 전극층들 또는 상기 복수의 층간 절연층들을 수평 방향으로 에칭하는 단계는 상기 복수의 전극층들 및 상기 복수의 층간 절연층들 각각을 수평 방향으로 에칭하는 단계일 수 있다.
본 발명의 실시예들은 3차원 플래시 메모리에서 전하 저장소로 사용되는 부유 게이트를 단결정질의 반도체로 형성함으로써, 저장 특성을 개선할 수 있다.
본 발명의 실시예들은 3차원 플래시 메모리에서 전하 저장소로 사용되는 부유 게이트를 단결정질의 반도체로 형성함으로써, 플래시 메모리의 신뢰성을 향상시킬 수 있다.
도 1은 3차원 플래시 메모리의 일반적인 단면도를 나타낸다.
도 2는 본 발명의 실시예에 따라 전극층들 각각에 단결정질의 반도체로 형성된 부유 게이트가 포함된 경우에 대한 3차원 플래시 메모리의 단면도를 나타낸다.
도 3은 본 발명의 실시예에 따라 절연층들 각각에 단결정질의 반도체로 형성된 부유 게이트가 포함된 경우에 대한 3차원 플래시 메모리의 단면도를 나타낸다.
도 4는 단결정질의 반도체로 형성된 부유 게이트가 전극층들과 병렬적으로 채널층에 접합되는 경우에 대한 3차원 플래시 메모리의 단면도를 나타낸다.
도 5는 본 발명의 일실시예에 따른 3차원 플래시 메모리를 제조하는 방법을 나타낸 동작 흐름도이다.
도 6은 본 발명의 일실시예에 따른 3차원 플래시 메모리를 포함하는 저장 장치를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따라 전극층들 각각에 단결정질의 반도체로 형성된 부유 게이트가 포함된 경우에 대한 3차원 플래시 메모리의 단면도를 나타낸다.
도 3은 본 발명의 실시예에 따라 절연층들 각각에 단결정질의 반도체로 형성된 부유 게이트가 포함된 경우에 대한 3차원 플래시 메모리의 단면도를 나타낸다.
도 4는 단결정질의 반도체로 형성된 부유 게이트가 전극층들과 병렬적으로 채널층에 접합되는 경우에 대한 3차원 플래시 메모리의 단면도를 나타낸다.
도 5는 본 발명의 일실시예에 따른 3차원 플래시 메모리를 제조하는 방법을 나타낸 동작 흐름도이다.
도 6은 본 발명의 일실시예에 따른 3차원 플래시 메모리를 포함하는 저장 장치를 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 3차원 플래시 메모리의 일반적인 단면도를 나타낸다.
도 1을 참조하면, 3차원 플래시 메모리는 수직 구조물로서 채널층(110)을 포함한다. 즉, 채널층(110)은 기판(미도시)에 대하여 수직적으로 형성된다. 여기서, 채널층은 단결정질의 실리콘으로 형성될 수 있으며, 예를 들어 기판을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등을 통하여 형성될 수 있다.
채널층(110) 주변에는 터널 산화막(120), 실리콘 질화막(130), 인터레이어 산화막(140)이 형성될 수 있으며, 복수의 전극층들(150)은 수직적으로 적층된다. 그리고, 도 1에 도시되지 아니하였지만, 복수의 전극층들(150) 사이에는 층간 절연층들이 교대로 배치된다.
도 1에 도시된 3차원 플래시 메모리는 전화 저장소를 위하여 터널 산화막(120), 실리콘 질화막(130), 인터레이어 산화막(140)와 같이 ONO (oxide/nitride/oxide) 구조를 사용한다. 그러나, ONO 구조는 하나의 셀이 복수의 비트들을 저장하는 멀티 비트 셀을 지원하기에 적합하지 않을 수 있다. 왜냐 하면, nitride는 불안정한 트랩 특성을 가지며, 작은 메모리 윈도우를 가지기 때문에, 멀티 비트 셀을 위하여 ONO 구조를 사용하는 것은 한계를 갖는다.
이러한 ONO 구조의 한계를 극복하기 위해서는 상부의 층수를 증가시키는 방법이 존재할 수 있는데, 이것은 구현의 어려움, 제조 비용의 증가 등 여러 문제점들을 갖는다. 따라서, 아래의 실시예들은 상부의 층수를 크게 증가시키지 않음에도 불구하고, 멀티 비트 셀을 효율적으로 지원할 수 있는 기술을 제공한다.
단결정질의 반도체(예를 들어, 단결정질의 3-5족 반도체 또는 단결정질의 실리콘)는 nitride에 비하여 상대적으로 안정적인 트랩 특성을 가지며, 상대적으로 큰 메모리 윈도우를 가질 수 있다. 따라서, 본 발명은 단결정질의 반도체를 이용하여 부유 게이트를 형성한다.
이러한 부유 게이트는 전극층에 포함될 수 있으며, 층간 절연층에 포함될 수도 있다. 뿐만 아니라, 부유 게이트는 전극층들과 병렬적으로 채널층에 접합될 수도 있다.
도 2는 본 발명의 실시예에 따라 전극층들 각각에 단결정질의 반도체로 형성된 부유 게이트가 포함된 경우에 대한 3차원 플래시 메모리의 단면도를 나타낸다.
도 2를 참조하면, 수직 구조물인 채널층(210)에 수직적으로 적층된 복수의 전극층들(220)이 연결된다. 이 때, 복수의 전극층들(220) 각각과 채널층(210) 사이에는 단결정질의 3-5족 반도체 또는 단결정질의 실리콘 반도체로 형성되는 부유 게이트(240)가 위치할 수 있다.
또한, 부유 게이트(240)의 주변에는 터널 산화막(230) 및 인터레이어 산화막(250)이 배치된다.
도 3은 본 발명의 실시예에 따라 절연층들 각각에 단결정질의 반도체로 형성된 부유 게이트가 포함된 경우에 대한 3차원 플래시 메모리의 단면도를 나타낸다.
도 3을 참조하면, 수직 구조물인 채널층(310)에 수직적으로 적층된 복수의 전극층들(320)이 연결된다. 이 때, 도 2에 도시된 실시예에서 복수의 전극층들(220) 각각과 채널층(210) 사이에는 단결정질의 3-5족 반도체 또는 단결정질의 실리콘 반도체로 형성되는 부유 게이트(240)가 위치하는 반면에, 도 3에 도시된 실시에에서 부유 게이트(340)는 층간 절연층들 각각에 포함된다.
또한, 부유 게이트(340)의 주변에는 터널 산화막(330) 및 인터레이어 산화막(350)이 배치된다.
도 4는 단결정질의 반도체로 형성된 부유 게이트가 전극층들과 병렬적으로 채널층에 접합되는 경우에 대한 3차원 플래시 메모리의 단면도를 나타낸다.
도 4를 참조하면, 수직 구조물인 채널층(410)에 수직적으로 적층된 복수의 전극층들(420)이 연결된다. 이 때, 도 2 및 도 3에 도시된 실시예와 달리, 도 4에 도시된 실시예에서, 부유 게이트(440)는 전극층들(420) 각각과 병렬적으로 채널층(410)에 접합된다.
또한, 채널층(410)의 왼쪽과 오른쪽은 비대칭적으로 제작될 수 있으며, 예를 들어, 도 3에 도시된 바와 같이, 왼쪽에는 도 2에 도시된 패턴에 따라 부유 게이트들이 형성되는 반면, 오른쪽에는 부유 게이트(440)가 전극층들(420) 각각과 병렬적으로 채널층(410)에 접합된다. 또한, 채널층(410)의 왼쪽에서 부유 게이트(440)의 주변에는 터널 산화막(430) 및 인터레이어 산화막(450)이 배치된다.
도 5는 본 발명의 일실시예에 따른 3차원 플래시 메모리를 제조하는 방법을 나타낸 동작 흐름도이다.
도 5를 참조하면, 공정 510에서, 3차원 플래시 메모리를 제조하는 방법은 복수의 전극층들(511) 및 복수의 절연층들(512)을 수직적으로 교대로 적층한다.
공정 520에서, 3차원 플래시 메모리를 제조하는 방법은 수직 구조물인 채널층을 형성하기 위하여 컨택트 홀을 형성한다.
공정 530에서, 단결정질의 반도체로 이루어지는 부유 게이트를 형성하기 위하여 단결정질의 반도체로 이루어지는 기판(531)이 사용된다. 여기서, 기판(531)의 상층에는 3-5족 반도체의 에피택셜 성정을 위한 버퍼층이 놓여질 수 있다.
공정 540에서, 수평 방향으로 절연층들이 lateral 에칭된다. 물론, 전극층들이 lateral 에칭될 수도 있다.
공정 550에서, 상기 에칭으로 형성된 공간에 ONO 박막이 형성되고, 기판의 단결정질 물질을 에피택셜 성장시킴으로써 캔택트 홀 및 상기 에칭으로 형성된 공간은 단결정질 물질로 채워진다.
공정 560에서, 상기 컨택트 홀에 채워진 단결정질의 반도체에 대하여 에치-백(etch-back) 공정이 수행된다.
도 6은 본 발명의 일실시예에 따른 3차원 플래시 메모리를 포함하는 저장 장치를 나타낸 도면이다.
도 8을 참조하면, 시스템(600)은 메모리 컨트롤러(620)와 메모리(610)가 연결되어 있다. 상기 메모리는 3차원 플래시 메모리를 의미한다. 상기 메모리 장치는 낸드 플래시 메모리뿐만 아니라 본 발명의 사상을 응용한 노아 플래시 메모리도 될 수 있다.
상기 메모리 컨트롤러(620)는 상기 메모리 동작을 컨트롤하기 위해서 입력신호를 제공한다.
시스템(600)은 예를 들어 메모리 카드에 쓰이는 메모리 컨트롤러와 메모리와의 관계라면 호스트의 명령을 전달하여 입출력 데이터를 컨트롤하거나, 인가받은 컨트롤 신호를 기초로 메모리의 다양한 데이터를 컨트롤 한다.
이러한 구조는 간단한 메모리카드뿐 아니라 메모리가 쓰이는 많은 디지털기기에 응용되어 휴대용 디지털 카메라, 휴대폰 등 메모리가 필요한 모든 디지털 기기에 적용 된다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
Claims (11)
- 3차원 플래시 메모리에 있어서,
컨택트 홀에 형성되는 채널층;
상기 채널층과 연결되고, 수직적으로 적층되는 복수의 전극층들;
상기 복수의 전극층들 각각과 상기 채널층 사이에 위치하고, 단결정질의 반도체로 형성되는 부유 게이트
를 포함하는 3차원 플래시 메모리.
- 제1항에 있어서,
상기 부유 게이트는 단결정질의 3-5족 반도체 또는 단결정질의 실리콘으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
- 제1항에 있어서,
상기 복수의 전극층들 각각은 상기 부유 게이트를 통하여 상기 채널층과 접합되는 것을 특징으로 하는 3차원 플래시 메모리.
- 제1항에 있어서,
상기 복수의 전극층들 각각과 상기 채널층 사이에는 인터레이어 산화막, 상기 부유 게이트 및 터널 산화막이 배치되는 것을 특징으로 하는 3차원 플래시 메모리.
- 3차원 플래시 메모리에 있어서,
컨택트 홀에 형성되는 채널층;
상기 채널층과 연결되고, 수직적으로 적층되는 복수의 전극층들;
상기 복수의 전극층들과 교대로 배치되고, 수적적으로 적층되는 복수의 층간 절연층들; 및
상기 복수의 층간 절연층들 각각에 삽입되는 단결정질의 반도체로 형성되는 부유 게이트
를 포함하는 3차원 플래시 메모리.
- 제5항에 있어서,
상기 부유 게이트는 단결정질의 3-5족 반도체 또는 단결정질의 실리콘으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
- 제5항에 있어서,
상기 부유 게이트는 상기 복수의 층간 절연층들 각각과 동일한 계층에서 상기 채널층과 접합되는 것을 특징으로 하는 3차원 플래시 메모리.
- 복수의 전극층들 및 복수의 층간 절연층들을 수직적으로 적층하는 단계;
상기 복수의 전극층들 및 복수의 층간 절연층들에 대하여 컨택트 홀을 형성하는 단계;
상기 복수의 전극층들 또는 상기 복수의 층간 절연층들을 수평 방향으로 에칭하는 단계; 및
상기 에칭을 통하여 형성된 공간에 단결정질의 반도체를 주입하여 부유 게이트 형성하는 단계
를 포함하는 3차원 플래시 메모리를 제조하는 방법.
- 제8항에 있어서,
상기 부유 게이트를 형성하는 단계는
기판의 물질을 에피택셜 성장킴으로써 상기 단결정질의 반도체를 주입하는 단계
를 포함하는 것을 특징으로 하는 3차원 플래시 메모리를 제조하는 방법.
- 제9항에 있어서,
상기 컨택트 홀에 채워진 단결정질의 반도체에 대하여 에치-백(etch-back) 공정을 수행하는 단계
를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리를 제조하는 방법.
- 제9항에 있어서,
상기 복수의 전극층들 또는 상기 복수의 층간 절연층들을 수평 방향으로 에칭하는 단계는
상기 복수의 전극층들 및 상기 복수의 층간 절연층들 각각을 수평 방향으로 에칭하는 단계인 것을 특징으로 하는 3차원 플래시 메모리를 제조하는 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140010743A KR20150089757A (ko) | 2014-01-28 | 2014-01-28 | 단결정질의 부유 게이트를 갖는 3차원 플래시 메모리 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140010743A KR20150089757A (ko) | 2014-01-28 | 2014-01-28 | 단결정질의 부유 게이트를 갖는 3차원 플래시 메모리 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20150089757A true KR20150089757A (ko) | 2015-08-05 |
Family
ID=53886130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140010743A KR20150089757A (ko) | 2014-01-28 | 2014-01-28 | 단결정질의 부유 게이트를 갖는 3차원 플래시 메모리 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20150089757A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110148598A (zh) * | 2019-04-19 | 2019-08-20 | 华中科技大学 | 一种基于二维半导体材料垂直沟道的三维闪存存储器及其制备 |
| KR20200084211A (ko) * | 2019-01-02 | 2020-07-10 | 부산대학교 산학협력단 | 곡면 채널을 갖는 3 차원 적층 nor 플래시 메모리와 그의 제조 방법 및 동작 방법 |
-
2014
- 2014-01-28 KR KR1020140010743A patent/KR20150089757A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200084211A (ko) * | 2019-01-02 | 2020-07-10 | 부산대학교 산학협력단 | 곡면 채널을 갖는 3 차원 적층 nor 플래시 메모리와 그의 제조 방법 및 동작 방법 |
| CN110148598A (zh) * | 2019-04-19 | 2019-08-20 | 华中科技大学 | 一种基于二维半导体材料垂直沟道的三维闪存存储器及其制备 |
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| Date | Code | Title | Description |
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| E90F | Notification of reason for final refusal | ||
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