KR20110069305A - 플래시 메모리 소자 및 그 제조 방법 - Google Patents

플래시 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20110069305A
KR20110069305A KR1020090125991A KR20090125991A KR20110069305A KR 20110069305 A KR20110069305 A KR 20110069305A KR 1020090125991 A KR1020090125991 A KR 1020090125991A KR 20090125991 A KR20090125991 A KR 20090125991A KR 20110069305 A KR20110069305 A KR 20110069305A
Authority
KR
South Korea
Prior art keywords
forming
flash memory
gate patterns
memory device
interlayer insulating
Prior art date
Application number
KR1020090125991A
Other languages
English (en)
Inventor
홍지호
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020090125991A priority Critical patent/KR20110069305A/ko
Publication of KR20110069305A publication Critical patent/KR20110069305A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명의 플래시 메모리 소자는 반도체 기판 상에 형성되는 다수의 일직선 게이트 패턴들, 상기 다수의 일직선 게이트 패턴들 사이의 반도체 기판 내에 형성되는 소스 정션과 드레인 정션, 상기 다수의 일직선 게이트 패턴들이 형성된 반도체 기판 전면에 형성되는 제1 절연층, 상기 소스 정션을 노출하도록 제1 절연층 내에 형성되는 제1 트랜치들, 및 상기 제1 트랜치들 각각의 내부에 매립되는 제1 금속 공통 소스 라인들을 포함한다. 상기 플래시 메모리 소자는 상기 다수의 일직선 게이트 패턴들 각각의 측벽 및 상부 표면에 형성되는 스페이서를 더 포함한다. 상기 스페이서는 상기 제1 절연층과 상기 게이트 패턴들 각각의 측벽 및 상부 표면 사이에 형성될 수 있다. 상기 제1 트랜치는 트랜치 하부에서 상부로 갈수록 폭이 증가하는 형태일 수 있다.
NOR 플래시 메모리 소자, 게이트.

Description

플래시 메모리 소자 및 그 제조 방법{Flash memory device and method of manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 노아 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
플래시 메모리 소자는 소비전력이 작고, 전원이 꺼지더라도 저장된 정보가 사라지지 않은 채 유지되는 특성을 지닌다. 즉 플래시 메모리 소자는 계속해서 전원이 공급되는 비휘발성 메모리이며, 디램(DRAM)과 달리 전원이 끊기더라도 저장된 정보를 그대로 보존할 수 있다.
플래시 메모리 소자는 정보의 입출력이 자유롭기 때문에 디지털텔레비전, 디지털캠코더, 휴대전화, 디지털카메라, 개인휴대단말기(PDA), 게임기, 및 MP3 플레이어 등에 널리 이용된다. 플래시 메모리 소자는 크게 저장용량이 큰 데이터저장형(NAND)과 처리속도가 빠른 코드저장형(NOR)으로 분류된다.
플래시 메모리는 비트 정보를 저장하는 셀이라 부르는 플로팅 게이트 트랜지스터(floating gate transistors)로 구성된 배열 안에 정보를 저장한다. NOR 플래시 메모리는 두 개의 게이트들(플로팅 게이트와 컨트롤 게이트)를 갖고 있는 것을 제외하면, 각 셀이 표준 MOSFET과 비슷하다.
일반적으로 플로팅 게이트는 산화물층에 의해 주위가 절연되며, 컨트롤 게이트와 실리콘 기판 사이에 위치한다. 플로팅 게이트가 산화물층에 의해 절연되기 때문에 플로팅 게이트 내의 전자는 트랩(trap)되어 정보가 저장된다.
전자가 플로팅 게이트 내에 트랩되어 있을 때, 컨트롤 게이트로부터 나오는 전기장에 영향을 주어 셀의 문턱 전압(Vt)이 변경된다. 이와 같이 컨트롤 게이트에 특정 전압을 인가하여 그 셀의 정보를 읽을 때, 플로팅 게이트에 있는 전자의 수에 따라 문턱 전압이 다르기 때문에 전류가 흐르거나 흐르지 않는다. 이러한 전류의 흐름과 차단이 판독되고 이는 1과 0으로 해석이 되어, 데이터가 저장되어 만들어진다.
NOR 플래시 메모리는 EPROM처럼 열전자 주입(hot-electron injection) 방식에 의하여 프로그래밍 동작을 수행할 수 있다. 먼저, NOR 플래시 셀의 소스에서 드레인으로 전류가 흐를 때, 컨트롤 게이트에 큰 전압을 가하면 플로팅 게이트 내로 전자를 끌어드릴 정도의 강한 전기장이 생성되어 전류가 흐르지 않게 된다. 결국, 셀의 상태는 0이 된다.
NOR 플래시 메모리는 Fowler-Nordheim tunneling 효과에 의해 소거 동작을 수행할 수 있다. 컨트롤 게이트와 소스 사이에 강한 전압 차를 주면 Fowler-Nordheim tunneling에 의하여 플로팅 게이트는 전자를 잃는다.
본 발명이 이루고자 하는 기술적 과제는 칩 사이즈를 감소시킬 수 있는 플래시 메모리 소자 및 그 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 플래시 메모리 소자는 반도체 기판 상에 형성되는 다수의 일직선 게이트 패턴들, 상기 다수의 일직선 게이트 패턴들 사이의 반도체 기판 내에 형성되는 소스 정션과 드레인 정션, 상기 다수의 일직선 게이트 패턴들이 형성된 반도체 기판 전면에 형성되는 제1 절연층, 상기 소스 정션을 노출하도록 제1 절연층 내에 형성되는 제1 트랜치들, 및 상기 제1 트랜치들 각각의 내부에 매립되는 제1 금속 공통 소스 라인들을 포함한다. 상기 플래시 메모리 소자는 상기 다수의 일직선 게이트 패턴들 각각의 측벽 및 상부 표면에 형성되는 스페이서를 더 포함한다. 상기 스페이서는 상기 제1 절연층과 상기 게이트 패턴들 각각의 측벽 및 상부 표면 사이에 형성될 수 있다. 상기 제1 트랜치는 트랜치 하부에서 상부로 갈수록 폭이 증가하는 형태일 수 있다.
상기 플래시 메모리 소자는 상기 제1 금속 공통 소스 라인들이 형성된 제1 절연층 상에 형성되는 제2 절연층, 및 상기 제1 금속 공통 소스 라인들과 상응하여 연결되도록 상기 제2 절연층 내에 형성되는 트랜치 구조의 제2 금속 공통 소스 라인들을 더 포함할 수 있다. 상기 다수의 일직선 게이트 패턴들 각각은 터널 산화막, 플로팅 게이트, 유전체막, 컨트롤 게이트가 순차적으로 적층된 형태일 수 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조 방법은 소자 분리 영역 및 활성 영역으로 구분되는 반도체 기판 상에 다수의 일직선 게이트 패턴들을 형성하는 단계, 임플란트 공정을 수행하여 상기 다수의 일직선 게이트 패턴들 사이의 활성 영역 내에 소스 정션들 및 드레인 정션들을 형성하는 단계, 상기 다수의 일직선 게이트 패턴들 각각의 측벽 및 상부 표면에 스페이서를 형성하는 단계, 상기 스페이서가 형성된 반도체 기판 전면에 제1 층간 절연막을 형성하는 단계, 상기 소스 정션들 및 상기 소스 정션들과 인접하는 스페이서를 노출시키는 트랜치들을 제1 층간 절연막 내에 형성하는 단계, 및 상기 트랜치들 내부에 금속 물질을 매립하여 트랜치 구조의 제1 금속 공통 소스 라인들을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 플래시 메모리 소자 및 그 제조 방법은 트랜치 구조의 금속 공통 소스 라인을 게이트 패턴들 사이에 형성하여 일직선의 게이트 패턴을 형성함으로써 칩 크기를 줄일 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1a는 본 발명의 실시 예에 따른 플래시 메모리 소자(100)의 평면도를 나타내고, 도 1b는 도 1a에 도시된 플래시 메모리 소자의 AA' 방향으로의 단면도를 나타낸다. 편의를 위하여 도 1a에 도시된 어떤 구성 요소는 도 1b에서는 생략되어 도시되고, 1b에 도시된 구성요소는 도 1a에서는 생략되어 도시된다.
도 1a 및 도 1b를 참조하면, 플래시 메모리 소자(100)는 소자 분리 영역(101)과 활성 영역(102)으로 구분되는 반도체 기판(110), 반도체 기판(110) 상에 형성되는 다수의 일직선 게이트 패턴들(straight gate patterns, 112,114,116,118), 일직선 게이트 패턴들(112,114,116,118) 사이의 활성 영역(102) 내에 형성되는 소스 정션(S)과 드레인 정션(D), 일직선 게이트 패턴들(112,114,116,118) 각각의 상부 및 측벽을 감싸는 스페이서(115), 스페이서(115)가 형성된 반도체 기판(110) 전면에 형성되는 제1 절연층(120), 드레인 정션(D)과 연결되도록 제1 절연층(120)을 관통하여 형성되는 제1 콘택들(132, 134, 136), 소스 정션(S)을 노출하도록 제1 절연층(120) 내에 형성되는 제1 트랜치들(미도시), 제1 트랜치들 각각의 내부에 매립되는 제1 금속 공통 소스 라인들(142,144), 제1 금속 공통 소스 라인들(142,144)이 형성된 제1 절연층(120) 상에 형성되는 제2 절연층(150), 제1 콘택들(132, 134, 136)과 상응하여 연결되도록 제2 절연층(150) 내에 형성되는 제2 콘택들(152,154,156), 제1 금속 공통 소스 라인들(142,144)과 상응하여 연결되도록 제2 절연층(150) 내에 형성되는 트랜치 구조의 제2 금속 공통 소스 라인들(162,164), 및 제2 콘택들(152,154,156) 중 적어도 하나와 연결되도록 제2 절연층(150) 상에 형성되는 금속 배선(170)을 포함한다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조 방법을 나타내는 공정 단면도이다. 도 2a 내지 도 2e는 도 1에 도시된 플래시 메모리 소자의 AA'방향으로의 공정 단면도를 나타낸다.
먼저 도 2a를 참조하면, 소자 분리 영역(미도시) 및 활성 영역으로 구분되는 반도체 기판(예컨대, 실리콘 기판, 210)을 준비한다. 예컨대, STI(Shallow Trench Isolation) 방식에 의하여 반도체 기판(210) 내에 형성되는 소자 분리막(미도시)에 의하여 소자 분리 영역과 활성 영역으로 구분될 수 있다.
반도체 기판(210) 상에 다수의 일직선 게이트 패턴들(220)을 형성한다. 다수의 일직선 게이트 패턴들(220)은 터널 산화막(tunnel oxide layer, 212), 플로팅 게이트(floating gate, 214), 유전체막(dielectric layer, 216), 컨트롤 게이트(control gate, 218)가 순차적으로 적층된 형태일 수 있다.
다음으로 다수의 일직선 게이트 패턴들(220)이 형성된 반도체 기판(110)에 임플란트 공정을 수행하여 다수의 일직선 게이트 패턴들(220) 사이의 활성 영역 내에 소스 정션(S) 및 드레인 정션(D)을 형성한다.
다음으로 도 2b에 도시된 바와 같이, 다수의 일직선 게이트 패턴들(220) 각각의 측벽 및 상부 표면에 스페이서(225)를 형성한다. 예컨대, 소스 정션(S) 및 드레인 정션(D)이 형성된 반도체 기판(210) 전면에 절연막(예컨대, 산화막)을 증착한다. 절연막이 증착된 반도체 기판 전면에 대하여 에치백(etch back) 공정을 수행하여 다수의 일직선 게이트 패턴들(220) 각각의 양 측벽 및 상부 표면에 스페이서(225)를 형성할 수 있다. 이때 일직선 게이트 패턴들(220) 상부 표면에 형성되는 스페이서(225)는 가운데 부분이 볼록한 반원형 또는 반타원형일 수 있다.
이어서 스페이서(225)가 형성된 반도체 기판(210) 전면에 제1 층간 절연막(230)을 형성한다. 예컨대, 제1 층간 절연막(230)을 반도체 기판(210) 전면에 증 착한 후 다수의 일직선 게이트 패턴들(220) 상부 표면에 형성된 스페이서(225)가 노출될 때까지 제1 층간 절연막(230)을 CMP(Chemical Mechanical Polishing) 공정을 수행하여 평탄화할 수 있다.
다음으로 도 2c에 도시된 바와 같이, 드레인 정션(D)들 각각을 노출시키는 콘택홀들(contact holes, 242, 244,246)을 제1 층간 절연막(230) 내에 형성하고, 소스 정션(S) 및 이와 인접하는 스페이서를 노출시키는 트랜치들(trenches; 252,254)을 제1 층간 절연막(230) 내에 형성한다.
예컨대, 포토리쏘그라피(Photolithography) 공정을 수행하여 제1 층간 절연막(230) 상에 포토레지스트 패턴(미도시)을 형성한다. 이때 포토레지스트 패턴은 드레인 정션(D)을 노출시키기 위한 제1 개구부를 포함하며, 또한 포토레지스트 패턴은 소스 정션들(S) 및 이와 인접하는 게이트 패턴들 사이의 소자 분리 영역을 노출시키기 위한 제2 개구부를 포함할 수 있다. 이때 제1 개구부는 홀 형상이고, 제2 개구부는 트랜치 형상일 수 있다. 그리고 포토레지스트 패턴을 식각 마스크로 이용하여 드레인 정션(D) 및 소스 정션(S)이 노출될 때까지 제1 층간 절연막(230)을 식각하여 홀들 및 트랜치들을 형성할 수 있다.
이때 스페이서(225) 및 제1 층간 절연막(230) 사이의 식각률의 차이에 따라 트랜치 상부가 하부보다 폭이 넓은 형태일 수 있다. 즉 트랜치 하부에서 상부로 갈수록 폭이 증가하는 형태일 수 있다.
다음으로 도 2d에 도시된 바와 같이, 제1 층간 절연막(230) 내에 형성된 홀들 및 트랜치 내부에 금속 물질(예컨대, Cu, Al, 및 W)을 매립하여 제1 콘택 들(262,264,266) 및 트랜치 구조의 제1 금속 공통 소스 라인들(272,274)을 형성한다.
다음으로 도 2e에 도시된 바와 같이, 제1 콘택들(262,264,266) 및 제1 공통 소스 라인들(272,274)이 형성된 제1 층간 절연막(230) 상에 제2 층간 절연막(280)을 형성한다. 그리고 포토 및 식각 공정을 수행하여 제1 콘택들(262,264,266)과 상응하여 연결되는 제2 콘택들(282, 284,286)을 제2 층간 절연막(280) 내에 형성하고, 제1 금속 공통 소스 라인들(272,274)과 상응하여 연결되는 제2 금속 공통 소스 라인들(283,285)을 형성한다.
그리고 제2 층간 절연막(280) 상에 제2 콘택들(282, 284,286)과 제2 공통 소스 라인들(283,285) 중 적어도 하나와 연결되는 금속 배선(290)을 형성한다.
일반적으로 노어 플래시 소자는 공통 소스 영역(common source 영역)의 실리콘 기판 표면에 임플란트 공정을 이용하여 도펀트(dopant)를 주입함으로써 공통 소스를 형성할 수 있다. 이런 방식으로 형성된 공통 소스의 전도체로서의 저항은 단위 셀 당 수백 오옴(Ohm/cell) 수준으로서 높기 때문에, 높은 저항에 의한 전압 강하를 방지하기 위하여 일정한 수의 비트 라인들(bit line) 사이에 소스 콘택(source contact)을 형성하여야 한다.
게이트 스택(gate stack)과 단락(short)없이 소스 콘택을 형성하기 위해서는 소스 콘택이 형성되는 실리콘 기판의 활성 영역(active area)은 충분한 면적이 확보되어야 한다. 이러한 충분한 면적 확보를 위하여 노어 플래시 소자의 셀 영역의 게이트 스택 패턴은 소스 콘택이 형성되는 실리콘 기판의 활성 영역(active area) 상에서는 필연적으로 휘어지는 디자인(bent design)이 되어야 한다. 이러한 게이트 스택 패턴의 휘어지는 디자인은 노어 플래시 메모리 소자의 칩 크기(chip size)를 증가시킬 수 있다.
그러나 본 발명의 실시 예에 따른 플래시 메모리 소자 및 그 제조 방법은 휘어지는 디자인의 게이트 스택 패턴이 아닌 일직선의 게이트 패턴을 형성하고, 인접 게이트 패턴들 사이의 반도체 기판 내에 형성되는 소스 정션과 연결되는 금속 물질의 공통 소스 라인을 형성함으로써, 공통 소스 영역의 저항을 감소시킴은 물론 플래시 메모리 소자의 칩 사이즈를 감소시킬 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a는 본 발명의 실시 예에 따른 플래시 메모리 소자의 평면도를 나타낸다.
도 1b는 도 1a에 도시된 플래시 메모리 소자의 AA' 방향으로의 단면도를 나타낸다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 플래시 메모리 소자의 제조 방법을 나타내는 공정 단면도이다.

Claims (12)

  1. 반도체 기판 상에 형성되는 다수의 일직선 게이트 패턴들;
    상기 다수의 일직선 게이트 패턴들 사이의 반도체 기판 내에 형성되는 소스 정션(source junction)과 드레인 정션(drain junction);
    상기 다수의 일직선 게이트 패턴들이 형성된 반도체 기판 전면에 형성되는 제1 절연층;
    상기 소스 정션을 노출하도록 제1 절연층 내에 형성되는 제1 트랜치들; 및
    상기 제1 트랜치들 각각의 내부에 매립되는 제1 금속 공통 소스 라인들을 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  2. 제1항에 있어서, 상기 플래시 메모리 소자는,
    상기 다수의 일직선 게이트 패턴들 각각의 측벽 및 상부 표면에 형성되는 스페이서를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 절연층과 상기 게이트 패턴들 각각의 측벽 및 상부 표면 사이에 상기 스페이서가 형성되는 것을 특징으로 하는 플래시 메모리 소자.
  4. 제1항에 있어서, 상기 제1 트랜치는,
    트랜치 하부에서 상부로 갈수록 폭이 증가하는 형태인 것을 특징으로 하는 플래시 메모리 소자.
  5. 제1항에 있어서, 상기 플래시 메모리 소자는,
    상기 제1 금속 공통 소스 라인들이 형성된 제1 절연층 상에 형성되는 제2 절연층; 및
    상기 제1 금속 공통 소스 라인들과 상응하여 연결되도록 상기 제2 절연층 내에 형성되는 트랜치 구조의 제2 금속 공통 소스 라인들을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  6. 제1항에 있어서, 상기 다수의 일직선 게이트 패턴들 각각은,
    터널 산화막, 플로팅 게이트, 유전체막, 컨트롤 게이트가 순차적으로 적층된 형태인 것을 특징으로 하는 플래시 메모리 소자.
  7. 소자 분리 영역 및 활성 영역으로 구분되는 반도체 기판 상에 다수의 일직선 게이트 패턴들을 형성하는 단계;
    임플란트 공정을 수행하여 상기 다수의 일직선 게이트 패턴들 사이의 활성 영역 내에 소스 정션들 및 드레인 정션들을 형성하는 단계;
    상기 다수의 일직선 게이트 패턴들 각각의 측벽 및 상부 표면에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 반도체 기판 전면에 제1 층간 절연막을 형성하는 단계;
    상기 소스 정션들 및 상기 소스 정션들과 인접하는 스페이서를 노출시키는 트랜치들을 제1 층간 절연막 내에 형성하는 단계; 및
    상기 트랜치들 내부에 금속 물질을 매립하여 트랜치 구조의 제1 금속 공통 소스 라인들을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  8. 제7항에 있어서, 상기 플래시 메모리 소자의 제조 방법은,
    상기 트랜치들을 형성할 때, 상기 드레인 정션들을 노출시키는 콘택 홀들을 제1 층간 절연막 내에 동시에 형성하는 단계; 및
    상기 제1 금속 공통 소스 라인들을 형성할 때, 상기 콘택 홀들 내에 금속 물질을 매립하여 제1 콘택들을 동시에 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  9. 제7항에 있어서, 상기 트랜치들을 제1 층간 절연막 내에 형성하는 단계는,
    상기 스페이서 및 제1 층간 절연막 사이의 식각률의 차이에 따라 트랜치 상부가 하부보다 폭이 넓도록 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  10. 제7항에 있어서, 상기 제1 층간 절연막을 형성하는 단계는,
    상기 스페이서가 형성된 반도체 기판 전면에 제1 층간 절연막을 증착하는 단계; 및
    상기 다수의 일직선 게이트 패턴들 상부 표면에 형성되는 스페이서가 노출될 때까지 증착된 제1 층간 절연막을 CMP(Chemical Mechanical Polishing) 공정을 수행하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  11. 제7항에 있어서, 상기 트랜치들을 제1 층간 절연막 내에 형성하는 단계는,
    상기 소스 정션들 각각과 인접하는 게이트 패턴들 사이의 소자 분리 영역 및 활성 영역을 노출시키는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  12. 제8항에 있어서, 상기 플래시 메모리 소자의 제조 방법은,
    상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제1 콘택들과 상응하여 연결되는 제2 콘택들 및 상기 제1 금속 공통 소스 라인들과 상응하여 연결되는 트랜치 구조의 제2 금속 공통 소스 라인들을 상기 제2 층간 절연막 내에 형성하는 단계; 및
    상기 제2 콘택들 및 상기 제2 금속 공통 소스 라인들 중 적어도 하나와 연결되는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
KR1020090125991A 2009-12-17 2009-12-17 플래시 메모리 소자 및 그 제조 방법 KR20110069305A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090125991A KR20110069305A (ko) 2009-12-17 2009-12-17 플래시 메모리 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090125991A KR20110069305A (ko) 2009-12-17 2009-12-17 플래시 메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20110069305A true KR20110069305A (ko) 2011-06-23

Family

ID=44401156

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090125991A KR20110069305A (ko) 2009-12-17 2009-12-17 플래시 메모리 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20110069305A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013095548A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Gate aligned contact and method to fabricate same
CN103633026A (zh) * 2012-08-23 2014-03-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件结构及其制作方法
CN104241107A (zh) * 2013-06-06 2014-12-24 中国科学院微电子研究所 一种半导体结构及其制造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013095548A1 (en) * 2011-12-22 2013-06-27 Intel Corporation Gate aligned contact and method to fabricate same
US20130320456A1 (en) * 2011-12-22 2013-12-05 Oleg Golonzka Gate aligned contact and method to fabricate same
CN104011835A (zh) * 2011-12-22 2014-08-27 英特尔公司 栅极对准接触部及其制造方法
TWI501397B (zh) * 2011-12-22 2015-09-21 Intel Corp 閘極對齊接觸點及其製造方法
CN104011835B (zh) * 2011-12-22 2016-10-26 英特尔公司 栅极对准接触部及其制造方法
US9716037B2 (en) 2011-12-22 2017-07-25 Intel Corporation Gate aligned contact and method to fabricate same
US10607884B2 (en) 2011-12-22 2020-03-31 Intel Corporation Gate aligned contact and method to fabricate same
US10910265B2 (en) 2011-12-22 2021-02-02 Intel Corporation Gate aligned contact and method to fabricate same
US11495496B2 (en) 2011-12-22 2022-11-08 Intel Corporation Gate aligned contact and method to fabricate same
US11756829B2 (en) 2011-12-22 2023-09-12 Intel Corporation Gate aligned contact and method to fabricate same
CN103633026A (zh) * 2012-08-23 2014-03-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件结构及其制作方法
CN104241107A (zh) * 2013-06-06 2014-12-24 中国科学院微电子研究所 一种半导体结构及其制造方法

Similar Documents

Publication Publication Date Title
TWI642166B (zh) 半導體裝置及其製造方法
KR20080010900A (ko) 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
JP2010182751A (ja) 不揮発性半導体記憶装置及びその製造方法
US20130258752A1 (en) Stack memory apparatus
KR20110117016A (ko) 다중 레벨 아키텍처를 갖는 플래시 메모리
KR20080050459A (ko) 리세스된 플로팅 게이트를 갖는 플래시 메모리
TW201436113A (zh) 記憶裝置與其形成方法
US9214470B2 (en) Non-volatile memory device with vertical memory cells and method for fabricating the same
US8258517B2 (en) Semiconductor device having driving transistors
CN105742288A (zh) 与闪速存储器集成的梳形电容器
JP2008153355A (ja) 不揮発性半導体記憶装置及びその製造方法
JP2019068093A (ja) 電荷トラップスプリットゲートデバイス及びその製作方法
US20100255670A1 (en) Nonvolatile semiconductor memory and method of manufacturing the same
KR101604199B1 (ko) 플래시 메모리 반도체 소자 및 그 제조 방법
US9640432B2 (en) Memory device structure and fabricating method thereof
JP2008166442A (ja) 半導体装置およびその製造方法
US9117655B2 (en) Semiconductor device
KR20110069305A (ko) 플래시 메모리 소자 및 그 제조 방법
JP2011066038A (ja) 半導体記憶装置
US9209197B2 (en) Memory gate landing pad made from dummy features
US20150270360A1 (en) Nonvolatile memory devices having single-layered floating gates
US8653622B2 (en) Semiconductor device including transistor and fuse circuit and semiconductor module including the same
US8236646B2 (en) Non-volatile memory manufacturing method using STI trench implantation
US8816438B2 (en) Process charging protection for split gate charge trapping flash
CN114284285B (zh) 一种nor型半导体存储器件及其制造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid