KR20110117016A - 다중 레벨 아키텍처를 갖는 플래시 메모리 - Google Patents
다중 레벨 아키텍처를 갖는 플래시 메모리 Download PDFInfo
- Publication number
- KR20110117016A KR20110117016A KR1020110036208A KR20110036208A KR20110117016A KR 20110117016 A KR20110117016 A KR 20110117016A KR 1020110036208 A KR1020110036208 A KR 1020110036208A KR 20110036208 A KR20110036208 A KR 20110036208A KR 20110117016 A KR20110117016 A KR 20110117016A
- Authority
- KR
- South Korea
- Prior art keywords
- memory
- memory array
- memory device
- thin film
- levels
- Prior art date
Links
- 238000000034 method Methods 0.000 claims abstract description 42
- 239000010410 layer Substances 0.000 claims description 41
- 230000002093 peripheral effect Effects 0.000 claims description 34
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 229920005591 polysilicon Polymers 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 15
- 238000003491 array Methods 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 239000011810 insulating material Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 239000002800 charge carrier Substances 0.000 claims description 2
- 239000010409 thin film Substances 0.000 claims 10
- 238000000151 deposition Methods 0.000 description 7
- 238000012545 processing Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 238000002513 implantation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000013459 approach Methods 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000013500 data storage Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229920001690 polydopamine Polymers 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
본원에 개시된 청구물은 다중 레벨 플래시 메모리 및 그 형성 프로세스 플로우에 관한 것이다.
Description
본 명세서에 개시된 대상은 다중 레벨 플래시 메모리 및 이 다중 레벨 플래시 메모리를 형성하기 위한 프로세스 흐름에 관한 것이다.
메모리 디바이스들은, 예를 들어 컴퓨터, 셀폰, PDA, 데이터 자동 기록기, 게임 및 내비게이션 기어와 같은 많은 타입의 전자 장비에서 사용될 수 있다. 보다 작고/작으며 보다 유능한 전자 장비에 대한 계속되는 요구는, 보다 작으며 보다 높은 밀도의 메모리 디바이스들에 대한 요구를 야기시킬 수 있는데, 이는 원자 또는 분자 레벨들에서의 전자 거동 및 재료와 연관된 보다 낮은 한계들에 접근하는 작은 반도체 피처 크기들을 수반할 수 있다. 따라서, 반도체 피처 크기들의 감소 이외에 메모리 밀도를 증가시키기 위한 접근법들은 3-차원 메모리 아키텍처와 같은 새로운 구성들을 수반할 수 있다. 그러나, 이러한 접근법은, 구현에 비교적 고비용이 소요될 수 있는 새로운 프로세스 흐름들 및/또는 새로운 제조 기술들로의 극적인 시프트를 수반할 수 있다. 따라서, 보다 친숙한 2-차원 메모리 아키텍처를 제조하기 위해서 이용된 것으로부터 비교적 적게 수정되는 프로세스 흐름을 이용하여 제조될 수 있는 3-차원 메모리 아키텍처에 대한 요구가 존재할 수 있다.
비제한적이며 모든 것을 망라하지는 않은 실시예들이 다음의 도면들을 참조하여 설명될 것인데, 이들 도면에서 동일한 참조부호는 다른 방식으로 특정되지 않는 한 각종 도면 전체에 걸쳐 동일한 부분을 참조한다.
도 1은 일 실시예에 따른 다중 레벨 메모리 디바이스의 단면도이다.
도 2는 일 실시예에 따른 다중 레벨 메모리 디바이스의 다른 단면도이다.
도 3은 일 실시예에 따른 다중 레벨 메모리 디바이스를 형성하기 위한 프로세스의 흐름도이다.
도 4는 일 실시예에 따른 메모리 디바이스의 트랜지스터 부분의 게이트 스택 층들의 단면도이다.
도 5는 일 실시예에 따른 메모리 디바이스의 트랜지스터 부분의 단면도이다.
도 6은 일 실시예에 따른 층간 유전체 층을 포함한 메모리 디바이스의 트랜지스터 부분의 단면도이다.
도 7은 일 실시예에 따른 메모리 어레이를 제조하기 위해 준비된 메모리 디바이스의 단면도이다.
도 8은 일 실시예에 따른 메모리 어레이를 포함한 메모리 디바이스의 단면도이다.
도 9는 일 실시예에 따른 메모리 어레이를 포함한 메모리 디바이스의 다른 단면도이다.
도 10은 일 실시예에 따른 소스 콘택을 제조하기 위해 준비된 메모리 디바이스의 단면도이다.
도 11은 다른 실시예에 따른 메모리 디바이스의 단면도이다.
도 12는 일 실시예에 따른 다중 레벨 메모리 어레이를 제조하기 위해 준비된 메모리 디바이스의 단면도이다.
도 13은 일 실시예에 따른 다중 레벨 메모리 어레이에서의 드레인 또는 소스 콘택들의 단면도이다.
도 14는 일 실시예에 따른 메모리 디바이스 및 컴퓨팅 시스템의 개략도이다.
도 1은 일 실시예에 따른 다중 레벨 메모리 디바이스의 단면도이다.
도 2는 일 실시예에 따른 다중 레벨 메모리 디바이스의 다른 단면도이다.
도 3은 일 실시예에 따른 다중 레벨 메모리 디바이스를 형성하기 위한 프로세스의 흐름도이다.
도 4는 일 실시예에 따른 메모리 디바이스의 트랜지스터 부분의 게이트 스택 층들의 단면도이다.
도 5는 일 실시예에 따른 메모리 디바이스의 트랜지스터 부분의 단면도이다.
도 6은 일 실시예에 따른 층간 유전체 층을 포함한 메모리 디바이스의 트랜지스터 부분의 단면도이다.
도 7은 일 실시예에 따른 메모리 어레이를 제조하기 위해 준비된 메모리 디바이스의 단면도이다.
도 8은 일 실시예에 따른 메모리 어레이를 포함한 메모리 디바이스의 단면도이다.
도 9는 일 실시예에 따른 메모리 어레이를 포함한 메모리 디바이스의 다른 단면도이다.
도 10은 일 실시예에 따른 소스 콘택을 제조하기 위해 준비된 메모리 디바이스의 단면도이다.
도 11은 다른 실시예에 따른 메모리 디바이스의 단면도이다.
도 12는 일 실시예에 따른 다중 레벨 메모리 어레이를 제조하기 위해 준비된 메모리 디바이스의 단면도이다.
도 13은 일 실시예에 따른 다중 레벨 메모리 어레이에서의 드레인 또는 소스 콘택들의 단면도이다.
도 14는 일 실시예에 따른 메모리 디바이스 및 컴퓨팅 시스템의 개략도이다.
본 명세서 전체에 걸쳐 "하나의 실시예" 또는 "일 실시예"에 대한 참조는, 그 실시예와 관련하여 기술된 특정 피처, 구조 또는 특성이 청구 대상의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 각종 위치에서의 "일 실시예" 또는 "하나의 실시예에 있어서"라는 어구의 출현은 반드시 동일한 실시예를 참조하는 것은 아니다. 또한, 특정 피처들, 구조들 또는 특성들은 하나 이상의 실시예에서 결합될 수 있다.
일 실시예에 있어서, 3-차원 메모리 구조체는, 기판 상의 주변 회로, 주변 회로를 덮기 위한 층간 유전체 층(ILD), 및 ILD 상의 2 이상의 레벨의 메모리 셀 어레이들을 포함할 수 있다. 예를 들어, 이러한 ILD는 저압 화학 기상 증착(LPCVD), 화학 기상 증착(CVD) 및/또는 원자층 증착(ALD)을 포함한 각종 기술들을 이용하여 증착된 실리콘 산화물을 포함할 수 있다. 예를 들어, 이러한 주변 회로는, 예를 들어 게이트 라인들, 비트 라인들 및/또는 드레인-소스 라인들을 동작시키고/시키거나 선택하기 위한 제어 회로를 포함할 수 있다. 또한, 이러한 주변 회로는 감지 증폭기 회로도 포함할 수 있지만, 청구 대상은 이에 제한되지는 않는다. 명칭에도 불구하고, 주변 회로는 메모리 구조체의 주변 장치 상에 존재할 필요는 없다. 특히, 이러한 주변 회로는, 주변 회로가 구축되는 기판과 2 이상의 레벨의 메모리 셀 어레이들 사이에 배치될 수 있다. 하나의 구현에 있어서, 이러한 3-차원 메모리 구조체는 NAND 플래시 메모리를 포함할 수 있지만, 청구 대상은 이 점에 있어서 제한되지는 않는다.
일 실시예에 있어서, 메모리 셀들의 어레이는 전하 포획 NAND 플래시 메모리를 포함할 수 있다. 이러한 메모리 셀들은, 전하 캐리어들을 선택적으로 트랩하기 위한 산화물-질화물-산화물(ONO: oxide-nitride-oxide) 스택, 및 소스/드레인 영역들 사이의 채널 영역을 포함할 수 있다. 여러 레벨의 메모리 어레이들에 대한 소스/드레인 콘택은 여러 레벨의 메모리 어레이들을 통해 확장되는 도전성 플러그를 포함할 수 있다. 특정 실시예에 있어서, 드레인 콘택은 최상 메모리 셀 어레이 레벨로부터 최저 메모리 셀 어레이 레벨까지 확장될 수 있다.
일 실시예에 있어서, 3-차원 메모리 구조체를 제조하기 위한 프로세스 흐름은 기판 상에 주변 회로를 형성함으로써 시작될 수 있다. ILD 및/또는 절연 재료로 주변 회로를 덮은 이후에, 제1 메모리 어레이 레벨이 형성될 수 있다. ILD 및/또는 추가 절연 재료로 제1 메모리 어레이 레벨을 덮은 이후에, 다른 메모리 어레이 레벨이 형성되거나 할 수 있다. 그런 다음, 후술되는 바와 같이 여러 메모리 어레이 레벨들에 대한 콘택 라인들이 형성될 수 있다. 물론, 3-차원 메모리 구조체를 제조하기 위한 프로세스의 이러한 상세는 단지 예시이며, 청구 대상은 이에 제한되지는 않는다.
다른 실시예에 있어서, 3-차원 메모리 구조체를 제조하기 위한 프로세스 흐름은 기판 상에 제1 메모리 어레이 레벨을 형성함으로써 시작될 수 있다. ILD 및/또는 부가된 절연 재료로 제1 메모리 어레이 레벨을 덮은 이후에, 다른 메모리 어레이 레벨이 형성되거나 할 수 있다. 최종 메모리 어레이 레벨을 형성한 이후에, 회로 영역에서의 어레이 ILD의 선택적인 제거에 의해 기판 상에 주변 회로가 형성될 수 있다. ILD 및/또는 부가된 절연 재료로 주변 회로를 덮은 이후에, 다음으로 후술되는 바와 같이 여러 메모리 어레이 레벨들에 대한 도전성 콘택 라인들이 형성될 수 있다. 다시 말하지만, 3차원 메모리 구조를 제조하는 프로세스의 이러한 상세한 사항들은 단지 예시일 뿐이며, 본원에서 청구하고 있는 대상은 이에 제한되는 것이 아니다.
도 1은 일 실시예에 따른, 멀티-레벨 메모리 디바이스(100)의 제1 방향으로의 단면도이다. 도 2는 일 실시예에 따른, 멀티-레벨 메모리 디바이스(100)의 제1 방향과는 실질적으로 직교하는 제2 방향으로의 다른 단면도이다. 이러한 3차원 메모리 디바이스는 멀티플 어레이 레벨을 서로 스태킹함(stacking)으로써 상대적으로 높은 밀도의 메모리의 패킹(packing)을 가능하게 해줄 수 있다. 여기서, 단어 "스태킹"은 이러한 메모리 어레이 레벨이 다른곳에 형성되고 실질적으로 서로의 상부에 놓인다는 것을 내포한다고 의도된 것이 아니다. 대신에, 이러한 메모리 어레이 레벨은 기판 내부로 형성된 주변 회로 상에 인시추(in-situ)로 제조될 수 있다. 예를 들면, 메모리 디바이스(100)의 하단 부분이 기판(105) 상의 주변 회로(120)를 포함할 수 있는 반면, 상단 부분은 메모리 어레이 스택(110)을 포함할 수 있다. 구체적으로, 주변 회로(120)는 예를 들어, ILD(145) 안에 매립된(buried) 각종 도전성 라인(130)을 통해 상호접속된 하나 이상의 트랜지스터(125)를 포함할 수 있다. 메모리 어레이 스택(110)은 메모리 셀 어레이(140)를 포함하는 하나 이상의 메모리 어레이 레벨(115)을 포함할 수 있다. 인접하는 메모리 어레이 레벨(115)은 적어도 ILD(135)에 의해 서로 절연되고/거나 분리될 수 있지만, 다른 재료 및/또는 층들이 이용될 수 있다. 구체적인 구현에서, ONO 스택(205)은 폴리실리콘(폴리) 층(260) 상의 특정 영역(255)에서 에칭되어 어레이 레벨(115)의 소스 콘택(1015)를 형성할 수 있다. 폴리실리콘은, 예를 들어, LPCVD, CVD, ALD 및/또는 MBE(molecular beam epitaxy)와 같은 다양한 기술을 이용하여 피착될 수 있고, (예를 들어, 피착 시에) 인시추 도핑되거나 피착후에 주입될 수 있다. 물론, 이러한 재료들은 단지 예시일 뿐이며, 본원에서 청구하고 있는 대상은 이에 제한되는 것이 아니다.
도 3은 일 실시예에 따른, 멀티-레벨 메모리 디바이스를 형성하는 프로세스(300)의 흐름도이다. 도 4 내지 도 13은 이러한 멀티-레벨 메모리 디바이스의, 각종 제작 단계에서의 단면도를 도시한다. 블록(310)에서, 기판 상의 주변 회로를 형성하는 프로세스는 도 4에 도시된 바와 같이 기판(105)에서 시작할 수 있다. 구체적으로, 주변 회로에 포함된 트랜지스터들을 정의하기 위하여, 웰/임계 주입, HV(high voltage) 산화, LV(low voltage) 산화(515), 및 폴리층 피착이 수행될 수 있다. 그 다음, 산화물 채움 및 그 다음의 CMP(chemical-mechanical polish)로 STI(shallow trench isolation)을 정의한 후에는, 예를 들어, 텅스텐 실리콘(WSi2)과 같은 도전층(430)이 기판(105) 상에 피착될 수 있다. 이러한 피착 프로세스는, 예를 들어, CVD, MBE, 및/또는 ALD를 포함할 수 있다.
구조(400) 상에 마스크가 피착되어 폴리층(420)의 적어도 일부 및 도전층(430)을 패터닝할 수 있다. 발생한 패턴은, 예를 들어, 주변 회로(120)에 포함된 트랜지스터의 멀티플 트랜지스터 게이트를 정의할 수 있다. 트랜지스터 게이트를 정의한 다음에는, LDD 주입, 스페이서(spacer) 정의, 및 n+ 및 p+ 주입(555)이 이러한 트랜지스터들의 소스/드레인 영역 근처에서 수행될 수 있다. 도 5에 도시된 바와 같이, 발생한 트랜지스터(125)는 그 측면들이 스페이서(505)에 의해 커버되는 폴리 패턴(425) 및 도전 패턴(435)을 포함하는 게이트 스택을 포함할 수 있다. 트랜지스터(125)는, 예를 들어, 메모리 디바이스의 어드레싱 및/또는 입/출력 동작을 제어하는 데 이용될 수 있다.
도 6은 트랜지스터(125)를 둘러싸는 ILD(145)를 포함하는 메모리 디바이스의 트랜지스터 영역의 단면도이다. 예를 들어, 산화 유전체가 피착되어 기판(105) 및 트랜지스터(125)를 커버한 다음, 예를 들어, CMP를 통해 연마될 수 있다. 발생한 ILD(145)의 일부는 에칭에 의해 제거되어, 예를 들어, 소스/드레인 및/또는 게이트 콘택용인 트랜지스터(125)의 특정 영역들을 노출시킬 수 있다. 도 7에 도시된 바와 같이, 그 다음 이러한 제거된 영역들은 금속과 같은 도전성 재료로 채워져서 도전성 라인(130)을 형성할 수 있다. 구체적인 구현에서, 이러한 도전성 라인들은 예를 들어, 텅스텐을 포함할 수 있다. 그 다음 CMP 프로세스는 도전성 라인(130) 및 ILD(145)의 상부를 연마하는 데에 이용될 수 있다. 프로세스(300)의 블록(320)에서, 추가적인 ILD(147)가 도전성 라인(130) 및/또는 주변 회로의 다른 부분들을 커버하도록 피착될 수 있다. 블록(330)에서, 제1 레벨 메모리 셀 어레이는 폴리층을 적층함으로써 형성되기 시작하여 ILD(147)를 커버할 수 있다. 이러한 폴리층은 ILD(147)의 영역들(730)을 노출시키는 폴리 패턴(720)을 형성하도록 패터닝되고 에칭될 수 있다. 일 구현에서, 폴리 패턴(720)은 완성된 메모리 구조에서의 메모리 셀들의 비트 라인들에 대응할 수 있는 실질적으로 평행한 멀티플 폴리실리콘 라인들을 포함할 수 있다. 물론, 이러한 메모리 디바이스의 다양한 영역들을 형성하는 프로세스들의 상세한 사항은 단지 예시일 뿐이며, 본원에서 청구하고 있는 대상은 이러한 관점으로 제한되는 것이 아니다.
도 8을 참조하여 보면, ONO(810)는 등각도로(conformally) 폴리 패턴(720)에 피착될 수 있다. 구체적으로는, ONO(810)는 블로킹(blocking) 유전체층(820)(예를 들면, 산화 실리콘), 트래핑 유전체층(825)(예를 들면, 질화 실리콘), 및 터널 산화층(830)(예를 들면, 산화 실리콘)을 포함할 수 있다. 금속 캡(860)이 피착되어 ONO-커버된 폴리 패턴(720)을 등각도로 커버하고 그 사이에 낀 영역(805)을 채울 수 있다. 이러한 금속 캡은, 예를 들어, 질화 티타늄(TaN)을 포함할 수 있다. 도 12에 도시된 바와 같이, 그 다음 저저항 금속층(1210)이 피착되어 발생한 메모리 셀(140)을 등각도로 커버할 수 있다. 이러한 금속층은, 예를 들면, 티타늄, 질화 티타늄, 텅스텐(W), 질화 텅스텐(WN), 텅스텐 실리사이드(WSi2), 및/또는 이들의 조합을 포함할 수 있다. 물론, 이러한 재료들은 단지 예시일 뿐이며, 본원에서 청구하고 있는 대상은 이에 제한되는 것이 아니다. 구체적인 구현에서, 산화물을 포함할 수 있는 ILD(135)가 저저항 금속층(1210) 상에 등각도로 피착될 수 있다. 추가적인 등각도 질화층(1240)은 ILD(135)를 커버하여 그 결과로서, 예를 들어, 블록(340)에서와 같이 후속하는 메모리 어레이 레벨(115)을 제조하기 위한 기초(foundation)를 형성할 수 있다.
도 9는 일 실시예에 따른, 도 8의 단면도와 실질적으로 직교하는 단면도이다. 도 9의 단면도에서, ILD(147)를 커버하는 폴리 패턴(720)이 도시된다. 그 다음 ONO(810) 및 금속 캡(860)이 폴리 패턴(720)을 커버한다. 구체적인 구현에서, 도 10에 도시된 바와 같이, 금속 캡(860) 및 ONO(810)의 일부가 에칭되어 폴리 패턴(720)의 영역(1010)을 노출시킬 수 있다. 그 다음 노출된 영역(1010)은, 예를 들어, n+ 소스 주입과 같은 캐리어 주입이 행해질 수 있다. 이러한 주입 이후에, 도 11에 도시된 바와 같이, 저저항 금속층(1210)이 피착되어 노출된 영역(1010)을 채우고 커버하며, 금속 캡(860)을 커버할 수 있다. 이러한 도전층은, 예를 들면, 티타늄, 질화 티타늄, 텅스텐, 질화 텅스텐, 및/또는 그 조합을 포함할 수 있다. 이러한 접근에서는, 소스 콘택(1165)가 셀 패터닝으로 형성될 수 있고, 이러한 접근법은 전용 금속화 프로세스를 포함할 필요가 없다. 셀 패터닝과 동시에, 소스 셀렉터 트랜지스터(1172), 드레인 셀렉터 트랜지스터(1178), 및 게이트(1174)가 형성될 수 있다. 또한, 소스 셀렉터 트랜지스터용 콘택 스트랩(도시 생략), 드레인 셀렉터 트랜지스터용 콘택 스트랩(도시 생략), 및 게이트용 콘택 스트랩(도시 생략)이 형성될 수 있다. 영역(1168)에서 드레인 콘택(도시 생략)가 형성될 수 있다. 물론, 이러한 재료들은 단지 예시일 뿐이며, 본원에서 청구하고 있는 대상은 이에 제한되는 것이 아니다. 후속하는 유전체층(135)이 피착되어 저저항 금속층(1210)을 커버할 수 있다. 이러한 유전체층은, 예를 들면, 산화 실리콘을 포함할 수 있다. 질화 실리콘과 같은 하드 마스크(1140)가 유전체층(135) 상에 피착될 수 있다. 그 다음 하드 마스크(1140)는 워드 라인들을 정의하는 데에 이용될 수 있다. 틸트된(tilted) 소스/드레인 주입(1120)이 수행되어 소스 영역(250) 및/또는 드레인 영역(251)을 도핑(dope)할 수 있다. 그 다음, ILD 피착이 수행되어 게이트 간의 공간을 채울 수 있다. 평탄화 프로세스는 선택 프로세스(예를 들어, ILD-제거-전용 프로세스(ILD-removing-only process))를 이용하여 하드 마스크(1140)까지 수행될 수 있다. 이 단계에서, 새로운 메모리 어레이 레벨을 형성하는 것은 ILD 피착, 예를 들어, 폴리실리콘 피착으로 시작할 수 있다.
도 13은 다수의 실시예에 따른, 여러 가지 드레인 및/또는 소스 콘택을 도시하는 멀티-레벨 메모리 구조(1300)의 단면도이다. 이러한 소스/드레인 콘택들은 도 3의 프로세스(300)의 블록(350) 동안 형성되어 하나 이상의 메모리 어레이 레벨들, 주변 회로, 및/또는 예를 들어, 메모리 컨트롤러와 같은 외부 회로 간의 전기적 접속을 제공할 수 있다. 주변 회로를 포함하는 일 구현에서, 스트랩 소스/워드 라인 콘택(1310, 1320, 1330, 및 1340)는 금속과 같은 도전성 재료의 플러그를 포함할 수 있다. 구체적으로, 콘택(1320)는 메모리 어레이 레벨(1380)의 주변 영역에 전기적으로 접속할 수 있고, 콘택(1330)는 메모리 어레이 레벨(1382)의 주변 영역에 전기적으로 접속할 수 있고, 콘택(1340)는 메모리 어레이 레벨(1384)의 주변 영역에 전기적으로 접속할 수 있다. 또한, 콘택(1310)는 상술한 바와 같이 주변 회로의 일부를 포함할 수 있는 도전성 라인(130)에 전기적으로 접속할 수 있다. 이러한 콘택들을 구성하는 기술은 특정 메모리 어레이 레벨에 도달하기 위하여 적절한 에칭 깊이를 선택할 때에 산화물-전용 에칭 프로세스(oxide-only etch process)를 포함할 수 있다. 에칭에 의해 산화물을 제거한 다음에, 발생한 홀은 금속으로 채워질 수 있는데, 그 후에는, 예를 들어, CMP 프로세스가 수행될 수 있다.
드레인 콘택을 포함하는 구현에서, 1개 보다 많은 메모리 어레이 레벨을 넘어 연장되는 콘택은, 전도성 플러그들을 통해 상호 접속되는 복수의 레벨간(inter-level) 콘택을 포함할 수 있다. 그러나, 이러한 드레인 콘택은 청구된 청구물에 한정되는 것은 아니다. 특정 예에서, 외부 회로(도시하지 않음)는 레벨간 콘택(1350, 1355, 1360)을 통해 메모리 어레이 레벨(1380)에 접속할 수 있다. 이러한 구간별 콘택을 구성하는 기술은 개별 메모리 어레이 레벨들에 대한 드레인 콘택 에칭 및 필링 프로세스(fill process), 예를 들어 폴리실리콘을 이용한 도전성 플러그의 부가, 및 후속되는 평탄화 프로세스(예컨대, CMP)의 수행을 포함할 수 있다. 따라서, 예를 들어, 레벨간 콘택(1360)은 메모리 셀 어레이 레벨(1380)를 형성한 후 메모리 셀 어레이 레벨(1382)을 형성하기 전에 형성될 수 있다. 마찬가지로, 레벨간 콘택(1355)은 메모리 셀 어레이 레벨(1382)을 형성한 후 메모리 셀 어레이 레벨(1384)을 형성하기 전에 형성될 수 있다.
드레인 콘택을 포함하는 다른 구현에서, 1개 보다 많은 메모리 어레이 레벨을 넘어 연장되는 콘택은 최상부 메모리 셀 어레이 레벨로부터 최하부 메모리 셀 어레이 레벨로 연장되는 단일 플러그(1370)를 포함할 수 있다. 플러그(1370)는 예컨대 드레인 콘택을 포함할 수 있다. 단일 플러그(1370)에 고유한 상대적으로 높은 애스펙트 비는 에칭 및/또는 필링에 어려운 문제를 일으킨다. 또한, 복수의 메모리 셀 어레이 레벨들에 대한 오버레이 관리는 단일 플러그(1370)를 형성하는 데에 어려움을 야기시킬 수 있다. 예를 들어, 메모리 셀 어레이 레벨(1384) 위의 표면 상의 마스크를 메모리 셀 어레이 레벨(1380) 상의 메모리 셀 피처에 정렬시키는 것이 어려울 수 있다.
각각의 메모리 어레이 레벨들의 대응하는 비트 라인들(예컨대, 폴리 패턴(720))은 다양한 드레인 콘택 기술 중 임의의 기술을 이용하여 상호 전기적으로 단락될 수 있다.
도 14는 일 실시예에 따른, 컴퓨팅 시스템 및 메모리 디바이스의 개관도이다. 이러한 컴퓨팅 디바이스는 애플리케이션 및/또는 그 외 코드를 실행하기 위해, 예를 들어 하나 이상의 프로세서를 포함할 수 있다. 예를 들어, 메모리 디바이스(1410)는 도 1에 도시된 멀티-레벨 메모리 디바이스(100)를 포함할 수 있다. 컴퓨팅 디바이스(1404)는 메모리 디바이스(1410)를 관리하도록 구성할 수 있는 임의의 디바이스, 기기, 또는 머신을 나타내는 것일 수 있다. 메모리 디바이스(1410)는 메모리 컨트롤러(1415) 및 메모리(1422)를 포함할 수 있다. 제한이 아닌 단지 예시로서, 컴퓨팅 디바이스(1404)는, 예컨대 데스크탑 컴퓨터, 랩탑 컴퓨터, 워크스테이션, 서버 디바이스 등 하나 이상의 컴퓨팅 디바이스 및/또는 플랫폼; 예컨대 PDA, 모바일 통신 디바이스 등의 하나 이상의 개인용 컴퓨팅 또는 통신 디바이스 또는 기기; 예컨대 데이터베이스 또는 데이터 저장 서비스 제공자/시스템 등의 컴퓨팅 시스템 및/또는 관련 서비스 제공자 성능; 및/또는 이들의 임의의 조합을 포함할 수 있다.
시스템(1400)에 도시된 각종 디바이스들의 전부 또는 일부, 및 본 명세서에 추가로 기술된 프로세스 및 방법들은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합을 이용하거나 또는 포함하여 구현될 수 있다는 점이 이해된다. 따라서, 제한이 아닌 단지 일례로서, 컴퓨팅 디바이스(1404)는 버스(1440) 및 호스트나 메모리 컨트롤러(1415)를 통해 메모리(1422)에 동작 가능하게 결합되는 적어도 하나의 프로세싱 유닛(1420)을 포함할 수 있다. 프로세싱 유닛(1420)은 데이터 컴퓨팅 프로시저나 프로세스의 적어도 일부를 수행하도록 구성가능한 하나 이상의 회로를 나타낸다. 제한이 아닌 단지 일례로서, 프로세싱 유닛(1420)은 하나 이상의 프로세서, 컨트롤러, 마이크로프로세서, 마이크로컨트롤러, 애플리케이션 특정 집적 회로, 디지털 신호 프로세서, 프로그래밍 가능한 로직 디바이스, 필드 프로그래밍 가능한 게이트 어레이 등, 또는 이들의 임의의 조합을 포함할 수 있다. 프로세싱 유닛(1420)은 메모리 컨트롤러(1415)와 통신하도록 구성되는 오퍼레이팅 시스템을 포함할 수 있다. 이러한 오퍼레이팅 시스템은, 예컨대 버스(1440)를 넘어 메모리 컨트롤러(1415)에 송신될 명령들을 생성할 수 있다. 이러한 명령들은 판독 및/또는 기입 명령들을 포함할 수 있다. 기입 명령에 응답하여, 예를 들어, 메모리 컨트롤러(1415)는 기입 명령과 관련된 정보를 기입하기 위한 세트 또는 리세트 펄스 등의 바이어스 신호를, 예컨대 메모리 파티션에 제공할 수 있다. 일 구현에서, 메모리 컨트롤러(1415)는 메모리 디바이스(1410)를 동작할 수 있으며, 프로세싱 유닛(1420)은 하나 이상의 애플리케이션을 호스팅하거나 및/또는 메모리 컨트롤러에 대한 기입 명령들을 개시하여, 예컨대 메모리 디바이스(1410) 내의 메모리 셀에 대한 액세스를 제공할 수 있다.
메모리(1422)는 임의의 데이터 저장 메카니즘을 나타낸다. 메모리(1422)는, 예컨대 1차 메모리(1424) 및/또는 2차 메모리(1426)를 포함할 수 있다. 1차 메모리(1424)는, 예컨대 RAM(random access memory), ROM(read only memory) 등을 포함할 수 있다. 본 예를 프로세싱 유닛(1420)과 분리하여 설명하였지만, 1차 메모리(1424)의 전부 또는 일부가 프로세싱 유닛(1420)의 내부에 제공되거나 또는 그와 공존/결합될 수 있다는 점을 이해해야 한다.
2차 메모리(1426)는, 예컨대 1차 메모리와 동일하거나 유사한 타입의 메모리 및/또는 예컨대, 디스크 드라이브, 광학 디스크 드라이브, 테이프 드라이브, 고상 메모리 드라이브 등의 하나 이상의 데이터 저장 디바이스나 시스템을 포함할 수 있다. 소정의 구현에서, 2차 메모리(1426)는 컴퓨터 판독 가능 매체(1428)에 동작 가능하게 수용되거나, 또는 그에 결합되도록 구성될 수 있다. 컴퓨터 판독 가능 매체(1428)는, 예컨대 시스템(1400) 내의 하나 이상의 디바이스에 대해 액세스 가능한 데이터, 코드, 및/또는 명령어들을 전달 및/또는 구성할 수 있는 임의의 매체를 포함할 수 있다.
컴퓨팅 디바이스(1404)는, 예컨대 입력/출력(1432)을 포함할 수 있다. 입력/출력(1432)은 인간 및/또는 머신의 입력들을 접수하거나 또는 도입하도록 구성될 수 있는 하나 이상의 디바이스 또는 피처들, 및/또는 인간 및/또는 머신의 출력들을 전달하거나 또는 제공하도록 구성될 수 있는 하나 이상의 디바이스 또는 피처들을 나타낸다. 제한이 아닌 단지 예로서, 입력/출력 디바이스(1432)는 동작 가능하게 구성된 디스플레이, 스피커, 키보드, 마우스, 트랙볼, 터치 스크린, 데이터 포트 등을 포함할 수 있다.
현재 고려된 것들이 예시적인 실시예로 설명되거나 기술되었지만, 당업자라면, 본 발명의 범위를 벗어나지 않고 다양한 변경들이 이루어질 수 있고, 균등물이 치환될 수 있다는 것을 이해할 것이다. 또한, 본 명세서에 기술된 중심적인 개념으로부터 벗어나지 않고, 특정 상황이 본 청구물의 교시를 채용하도록 다양한 변경들이 행해질 수 있다. 따라서, 청구된 청구물은 개시된 특정 실시예에 한정되지 않는 것을 의도하며, 또한 그러한 청구물은 첨부된 청구범위 및 그 균등물의 범위 내에 있는 모든 실시예들을 포함할 수 있다.
Claims (20)
- 메모리 디바이스를 제조하는 방법으로서,
기판 상에 주변 회로를 형성하는 단계;
상기 주변 회로 및 상기 기판을 층간 유전체층으로 덮는 단계; 및
상기 층간 유전체층 상에 하나 이상의 메모리 어레이 레벨들의 스택을 형성하는 단계
를 포함하는 메모리 디바이스 제조 방법. - 제1항에 있어서, 상기 하나 이상의 메모리 어레이 레벨들 중 제1 레벨을 형성하는 단계는,
상기 절연 재료를 폴리실리콘 박막으로 적어도 부분적으로 덮는 단계;
상기 폴리실리콘 박막의 일부를 패터닝하여 실질적으로 평행한 다수의 폴리실리콘 라인들을 형성하는 단계;
상기 폴리실리콘 박막 및 상기 다수의 폴리실리콘 라인들을 ONO(oxide-nitride-oxide) 스택으로 적어도 부분적으로 덮는 단계; 및
상기 ONO 스택을 금속층으로 적어도 부분적으로 덮는 단계를 포함하는 메모리 디바이스 제조 방법. - 제3항에 있어서, 상기 금속층과 상기 ONO 스택의 일부를 제거하여 상기 폴리실리콘 박막을 노출시킴으로써 평행한 게이트 라인들을 형성하는 단계를 더 포함하는 메모리 디바이스 제조 방법.
- 제2항에 있어서, 상기 금속층과 상기 ONO 스택의 일부를 제거하여 상기 폴리실리콘 박막을 노출시키는 단계; 및
상기 금속층과 상기 ONO 스택의 상기 제거된 부분을 전도성 재료로 대체하여 소스 콘택을 형성하는 단계를 더 포함하는 메모리 디바이스 제조 방법. - 제2항에 있어서, 2개의 연속적인 메모리 어레이 레벨들 사이에 제1 드레인 콘택을 형성하는 단계;
상기 제1 드레인 콘택 상의 상기 2개의 연속적인 메모리 어레이 레벨들 중 하나의 메모리 어레이 레벨의 폴리실리콘 라인을 정렬하는 단계; 및
상기 폴리실리콘 라인과 제3의 연속적인 메모리 어레이 레벨 사이에 제2 드레인 콘택을 형성하는 단계를 더 포함하는 메모리 디바이스 제조 방법. - 제1항에 있어서, 상기 하나 이상의 메모리 어레이 레벨들을 형성한 후에, 상기 메모리 어레이 레벨들 사이에 드레인 콘택을 형성하는 단계를 더 포함하는 메모리 디바이스 제조 방법.
- 제1항에 있어서, 상기 메모리 어레이들은 전하 포획 NAND 메모리 셀 어레이들을 포함하는 메모리 디바이스 제조 방법.
- 메모리 디바이스로서,
기판 상의 주변 회로;
상기 주변 회로를 덮는 층간 유전체층; 및
상기 층간 유전체층 상에 형성되는 하나 이상의 메모리 어레이 레벨들
을 포함하고,
상기 주변 회로는 상기 기판과 상기 층간 유전체층 사이에 배치되는 메모리 디바이스. - 제8항에 있어서, 상기 하나 이상의 메모리 어레이 레벨들은 상기 주변 회로의 적어도 일부를 덮는 메모리 디바이스.
- 제8항에 있어서, 상기 층간 유전체층을 적어도 부분적으로 덮는 폴리실리콘 박막;
상기 폴리실리콘 박막을 적어도 부분적으로 덮는 ONO(oxide-nitride-oxide) 스택 및 금속층;
상기 폴리실리콘 박막의 일부를 노출시키는 상기 금속층 및 상기 ONO 스택의 일부에 있는 개구부; 및
상기 개구부에 배치된 소스 콘택을 더 포함하는 메모리 디바이스. - 제10항에 있어서, 상기 메모리 어레이들은 개별 메모리 셀들에 있는 전하 캐리어를 포획하는 상기 ONO 스택을 포함하는 메모리 디바이스.
- 제8항에 있어서, 2개의 연속적인 메모리 어레이 레벨들 사이의 제1 드레인 콘택; 및
상기 2개의 연속적인 메모리 어레이 레벨들 중 하나의 메모리 어레이 레벨의 폴리실리콘 비트 라인과 제3의 연속적인 메모리 어레이 레벨 사이의 제2 드레인 콘택을 더 포함하는 메모리 디바이스. - 제8항에 있어서, 2개 이상의 상기 메모리 어레이 레벨들을 가로질러 연장하는 드레인 콘택을 더 포함하는 메모리 디바이스.
- 제10항에 있어서, 상기 하나 이상의 메모리 어레이 레벨들 상의 평행한 게이트 라인들을 더 포함하는 메모리 디바이스.
- 제8항에 있어서, 상기 메모리 어레이들은 전하 포획 NAND 메모리 셀 어레이들을 포함하는 메모리 디바이스.
- 메모리 디바이스 - 상기 메모리 디바이스는, 기판 상의 주변 회로, 상기 주변 회로를 덮는 층간 유전체층, 및 상기 층간 유전체층 상의 하나 이상의 메모리 어레이 레벨들을 포함함 - ;
상기 메모리 디바이스를 동작시키는 메모리 제어기; 및
하나 이상의 애플리케이션들을 호스팅(host)하고 상기 메모리 제어기에 대한 기록 명령을 시작하여 상기 메모리 어레이들의 메모리 셀들에의 액세스를 제공하는 프로세서
를 포함하는 시스템. - 제16항에 있어서, 상기 메모리 디바이스는,
상기 층간 유전체층을 적어도 부분적으로 덮는 폴리실리콘 박막;
ONO(oxide-nitride-oxide) 스택 및 상기 ONO 스택을 적어도 부분적으로 덮는 금속층;
상기 폴리실리콘 박막의 일부를 노출시키는 상기 금속층 및 상기 ONO 스택의 일부에 있는 개구부; 및
상기 개구부에 배치된 소스 콘택을 더 포함하는 시스템. - 제16항에 있어서, 상기 메모리 디바이스는,
2개의 연속적인 메모리 어레이 레벨들 사이의 제1 드레인 콘택; 및
상기 2개의 연속적인 메모리 어레이 레벨들 중 하나의 메모리 어레이 레벨의 폴리실리콘 비트 라인과 제3의 연속적인 메모리 어레이 레벨 사이의 제2 드레인 콘택을 더 포함하는 시스템. - 제16항에 있어서, 상기 메모리 디바이스는,
2개 이상의 상기 메모리 어레이 레벨들을 가로질러 연장하는 드레인 콘택을 더 포함하는 시스템. - 제16항에 있어서, 상기 메모리 어레이들은 전하 포획 NAND 메모리 셀 어레이들을 포함하는 시스템.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/764,060 | 2010-04-20 | ||
| US12/764,060 US8355281B2 (en) | 2010-04-20 | 2010-04-20 | Flash memory having multi-level architecture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110117016A true KR20110117016A (ko) | 2011-10-26 |
| KR101350584B1 KR101350584B1 (ko) | 2014-01-10 |
Family
ID=44788092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110036208A KR101350584B1 (ko) | 2010-04-20 | 2011-04-19 | 다중 레벨 아키텍처를 갖는 플래시 메모리 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US8355281B2 (ko) |
| JP (1) | JP5736225B2 (ko) |
| KR (1) | KR101350584B1 (ko) |
| CN (1) | CN102237314B (ko) |
| DE (1) | DE102011007746A1 (ko) |
| TW (1) | TWI482241B (ko) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10497713B2 (en) * | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US8847302B2 (en) * | 2012-04-10 | 2014-09-30 | Sandisk Technologies Inc. | Vertical NAND device with low capacitance and silicided word lines |
| CN103779428A (zh) * | 2012-10-19 | 2014-05-07 | 旺宏电子股份有限公司 | 半导体装置及其制造方法 |
| KR102107389B1 (ko) | 2013-11-12 | 2020-05-07 | 삼성전자 주식회사 | 반도체 메모리 소자 및 그 제조 방법 |
| KR102139944B1 (ko) | 2013-11-26 | 2020-08-03 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| KR102179284B1 (ko) * | 2014-05-12 | 2020-11-18 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것의 소거 방법 |
| KR102135181B1 (ko) | 2014-05-12 | 2020-07-17 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
| KR102192539B1 (ko) | 2014-05-21 | 2020-12-18 | 삼성전자주식회사 | 반도체 장치 및 이의 프로그램 방법 |
| KR102249172B1 (ko) | 2014-09-19 | 2021-05-11 | 삼성전자주식회사 | 불 휘발성 메모리 장치 |
| KR102275543B1 (ko) * | 2014-10-27 | 2021-07-13 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| JP6359989B2 (ja) | 2015-02-24 | 2018-07-18 | 株式会社ジャパンディスプレイ | 表示装置および表示方法 |
| TW201637018A (zh) * | 2015-04-14 | 2016-10-16 | Yield Microelectronics Corp | 降低電壓差之電子寫入抹除式可複寫唯讀記憶體及其操作方法 |
| KR102342549B1 (ko) | 2015-06-05 | 2021-12-24 | 삼성전자주식회사 | 메모리 장치 및 그 제조 방법 |
| CN106252355B (zh) | 2015-06-15 | 2021-03-09 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| KR102408657B1 (ko) | 2015-07-23 | 2022-06-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR102398666B1 (ko) | 2015-08-19 | 2022-05-16 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템 |
| US9449987B1 (en) * | 2015-08-21 | 2016-09-20 | Sandisk Technologies Llc | Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors |
| KR102452826B1 (ko) | 2015-11-10 | 2022-10-12 | 삼성전자주식회사 | 메모리 장치 |
| US10762940B2 (en) * | 2016-12-09 | 2020-09-01 | Integrated Magnetoelectronics Corporation | Narrow etched gaps or features in multi-period thin-film structures |
| US10366983B2 (en) * | 2017-12-29 | 2019-07-30 | Micron Technology, Inc. | Semiconductor devices including control logic structures, electronic systems, and related methods |
| CN113166929A (zh) | 2018-12-05 | 2021-07-23 | 朗姆研究公司 | 无空隙低应力填充 |
| TWI695489B (zh) * | 2019-03-07 | 2020-06-01 | 億而得微電子股份有限公司 | 電子寫入抹除式可複寫唯讀記憶體的低壓快速抹除方法 |
| US10910438B2 (en) * | 2019-05-01 | 2021-02-02 | Micron Technology, Inc. | Memory array with graded memory stack resistances |
| CN112885830B (zh) * | 2019-11-29 | 2023-05-26 | 芯恩（青岛）集成电路有限公司 | 堆叠神经元器件结构及其制作方法 |
| KR20210077316A (ko) | 2019-12-17 | 2021-06-25 | 삼성전자주식회사 | 가변 저항 메모리 장치 |
| EP4201164A4 (en) | 2021-06-30 | 2024-02-14 | Yangtze Memory Tech Co Ltd | THREE-DIMENSIONAL STORAGE DEVICES AND METHOD FOR FORMING SAME |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7157314B2 (en) * | 1998-11-16 | 2007-01-02 | Sandisk Corporation | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| TW587252B (en) * | 2000-01-18 | 2004-05-11 | Hitachi Ltd | Semiconductor memory device and data processing device |
| EP2323164B1 (en) * | 2000-08-14 | 2015-11-25 | SanDisk 3D LLC | Multilevel memory array and method for making same |
| JP2002368141A (ja) | 2001-06-06 | 2002-12-20 | Sony Corp | 不揮発性半導体メモリ装置 |
| JP4670187B2 (ja) * | 2001-06-06 | 2011-04-13 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
| US6879505B2 (en) | 2003-03-31 | 2005-04-12 | Matrix Semiconductor, Inc. | Word line arrangement having multi-layer word line segments for three-dimensional memory array |
| US7330369B2 (en) * | 2004-04-06 | 2008-02-12 | Bao Tran | NANO-electronic memory array |
| JP4534132B2 (ja) * | 2004-06-29 | 2010-09-01 | エルピーダメモリ株式会社 | 積層型半導体メモリ装置 |
| US7507661B2 (en) * | 2004-08-11 | 2009-03-24 | Spansion Llc | Method of forming narrowly spaced flash memory contact openings and lithography masks |
| KR100684875B1 (ko) * | 2004-11-24 | 2007-02-20 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7473589B2 (en) * | 2005-12-09 | 2009-01-06 | Macronix International Co., Ltd. | Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same |
| US7709334B2 (en) * | 2005-12-09 | 2010-05-04 | Macronix International Co., Ltd. | Stacked non-volatile memory device and methods for fabricating the same |
| CN100550352C (zh) * | 2005-12-09 | 2009-10-14 | 旺宏电子股份有限公司 | 一种堆叠非易失性存储元件及其制造方法 |
| US7439594B2 (en) | 2006-03-16 | 2008-10-21 | Micron Technology, Inc. | Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors |
| JP5010192B2 (ja) * | 2006-06-22 | 2012-08-29 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR100895853B1 (ko) * | 2006-09-14 | 2009-05-06 | 삼성전자주식회사 | 적층 메모리 소자 및 그 형성 방법 |
| KR100806339B1 (ko) * | 2006-10-11 | 2008-02-27 | 삼성전자주식회사 | 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법 |
| JP2008140912A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
| KR100875071B1 (ko) | 2007-04-25 | 2008-12-18 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| US7692959B2 (en) * | 2008-04-22 | 2010-04-06 | International Business Machines Corporation | Multilayer storage class memory using externally heated phase change material |
| US7821822B2 (en) * | 2008-08-14 | 2010-10-26 | Hitachi Global Storage Technologies Netherlands, B.V. | Read/write elements for a three-dimensional magnetic memory |
| JP5279403B2 (ja) * | 2008-08-18 | 2013-09-04 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US7936622B2 (en) * | 2009-07-13 | 2011-05-03 | Seagate Technology Llc | Defective bit scheme for multi-layer integrated memory device |
-
2010
- 2010-04-20 US US12/764,060 patent/US8355281B2/en active Active
-
2011
- 2011-04-15 JP JP2011090905A patent/JP5736225B2/ja active Active
- 2011-04-19 KR KR1020110036208A patent/KR101350584B1/ko active IP Right Grant
- 2011-04-20 DE DE102011007746A patent/DE102011007746A1/de not_active Withdrawn
- 2011-04-20 CN CN201110103423.2A patent/CN102237314B/zh active Active
- 2011-04-20 TW TW100113769A patent/TWI482241B/zh active
-
2012
- 2012-12-19 US US13/720,045 patent/US8634242B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US8355281B2 (en) | 2013-01-15 |
| US8634242B2 (en) | 2014-01-21 |
| US20110255334A1 (en) | 2011-10-20 |
| KR101350584B1 (ko) | 2014-01-10 |
| CN102237314B (zh) | 2014-07-09 |
| TW201212166A (en) | 2012-03-16 |
| JP5736225B2 (ja) | 2015-06-17 |
| TWI482241B (zh) | 2015-04-21 |
| JP2011228709A (ja) | 2011-11-10 |
| CN102237314A (zh) | 2011-11-09 |
| US20130147045A1 (en) | 2013-06-13 |
| DE102011007746A1 (de) | 2011-12-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101350584B1 (ko) | 다중 레벨 아키텍처를 갖는 플래시 메모리 | |
| US10522545B2 (en) | Integrated circuit device and method of manufacturing the same | |
| US10861873B2 (en) | Three-dimensional memory device including signal and power connection lines extending through dielectric regions and methods of making the same | |
| US8574992B2 (en) | Contact architecture for 3D memory array | |
| US8598032B2 (en) | Reduced number of masks for IC device with stacked contact levels | |
| US8383512B2 (en) | Method for making multilayer connection structure | |
| US8829646B2 (en) | Integrated circuit 3D memory array and manufacturing method | |
| KR20130007703A (ko) | 3차원 반도체 기억 소자 및 그 제조방법 | |
| US7479427B2 (en) | Semiconductor device and method of fabrication | |
| US20110032763A1 (en) | Semiconductor devices including first and second bit lines | |
| US11393757B2 (en) | Three-dimensional memory device containing oxidation-resistant contact structures and methods of making the same | |
| KR20140122041A (ko) | 3차원 저항 변화 메모리 장치 및 그 제조방법 | |
| US7271062B2 (en) | Non-volatile memory cell and fabricating method thereof and method of fabricating non-volatile memory | |
| US20110255335A1 (en) | Charge trap memory having limited charge diffusion | |
| KR20110069305A (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR102434434B1 (ko) | 반도체 소자 | |
| CN114284285B (zh) | 一种nor型半导体存储器件及其制造方法 | |
| US8405158B2 (en) | Semiconductor devices and methods of fabricating the same | |
| US8325528B1 (en) | Multi-layer flash memory | |
| US20170040333A1 (en) | Contact Plug Constrained By Dielectric Portions | |
| TW200849563A (en) | NAND flash memory cell array and method of fabricating the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20161221 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20171219 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20181219 Year of fee payment: 6 |