DE102011007746A1 - Flashspeicher mit Mehrzustandsarchitektur - Google Patents

Flashspeicher mit Mehrzustandsarchitektur Download PDF

Info

Publication number
DE102011007746A1
DE102011007746A1 DE102011007746A DE102011007746A DE102011007746A1 DE 102011007746 A1 DE102011007746 A1 DE 102011007746A1 DE 102011007746 A DE102011007746 A DE 102011007746A DE 102011007746 A DE102011007746 A DE 102011007746A DE 102011007746 A1 DE102011007746 A1 DE 102011007746A1
Authority
DE
Germany
Prior art keywords
memory
layers
thin film
polysilicon
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102011007746A
Other languages
English (en)
Inventor
Alessandro Grossi
Giulio Albini
Anna Maria Conti
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of DE102011007746A1 publication Critical patent/DE102011007746A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

Der Gegenstand, der hier offenbart wird, bezieht sich auf einen Mehrlagen-Flashspeicher und einen Prozessfluss um denselben zu bilden.

Description

  • Hintergrund
  • Gebiet:
  • Der Gegenstand, der hier offenbart wird, bezieht sich auf einen Mehrlagen-Flashspeicher und einen Prozessfluss um denselben zu bilden.
  • Information:
  • Speichervorrichtungen können in vielen Arten von elektronischen Vorrichtungen eingesetzt werden, wie zum Beispiel Computer, Mobiltelefone, PDAs, Datenlogger, Spielen und Navigationsausrüstung. Ständiger Bedarf an kleinerer und/oder leistungsfähigerer elektronischer Ausrüstung kann zu einem Wunsch für kleinere Speichervorrichtungen mit höherer Dichte führen, welche auf kleinen Halbleiterstrukturgrößen beruhen, die sich unteren Grenzen näheren, die mit Material und elektronischem Verhalten auf atomaren oder molekularen Lagen assoziiert sind. Dementsprechend können Ansätze um Speicherdichte, anders als ein Verkleinern von Halbleiterstrukturgrößen, neue Konfigurationen involvieren, wie zum Beispiel einer dreidimensionalen Speicherarchitektur. Solch ein Ansatz kann jedoch zu einer dramatischen Verschiebung zu neuen Fabrikationstechniken und/oder neuen Prozessflüssen führen, die relativ teuer zu implementieren sind. Somit kann es einen Wunsch für eine dreidimensionale Speicherarchitektur geben, die unter Verwendung eines Prozessflusses hergestellt werden kann, der relativ wenig von dem modifiziert wird, der verwendet wird, um gebräuchlichere zweidimensionale Speicherarchitekturen herzustellen.
  • Kurze Beschreibung der Zeichnungen
  • Nicht beschränkende und nicht erschöpfende Ausführungsformen werden mit Bezug auf die folgenden Zeichnungen beschrieben werden, wobei gleiche Bezugszeichen auf gleiche Teile durchgängig für die verschiedenen Zeichnungen verweisen, außer es ist anderweitig spezifiziert.
  • 1 ist eine Querschnittsansicht einer Mehrlagen-Speichervorrichtung gemäß einer Ausführungsform.
  • 2 ist eine weitere Querschnittsansicht einer Mehrlagen-Speichervorrichtung gemäß einer Ausführungsform.
  • 3 ist ein Flussdiagramm eines Prozesses, um eine Mehrlagen-Speichervorrichtung gemäß einer Ausführungsform zu formen.
  • 4 ist eine Querschnittsansicht von Gate-Stapel-Schichten eines Transistorabschnitts einer Speichervorrichtung gemäß einer Ausführungsform.
  • 5 ist eine Querschnittsansicht eines Transistorabschnitts einer Speichervorrichtung gemäß einer Ausführungsform.
  • 6 ist eine Querschnittsansicht eines Transistorabschnitts einer Speichervorrichtung, die eine Zwischenlage-dielektrische-Schicht enthält, gemäß einer Ausführungsform.
  • 7 ist eine Querschnittsansicht einer Speichervorrichtung, die vorbereitet ist zum Herstellen eines Speicherfelds, gemäß einer Ausführungsform.
  • 8 ist eine Querschnittsansicht einer Speichervorrichtung, die ein Speicherfeld enthält, gemäß einer Ausführungsform.
  • 9 ist eine weitere Querschnittsansicht einer Speichervorrichtung, die ein Speicherfeld enthält, gemäß einer Ausführungsform.
  • 10 ist eine Querschnittsansicht einer Speichervorrichtung, die vorbereitet ist zum Herstellen eines Source-Anschlusses, gemäß einer Ausführungsform.
  • 11 ist eine Querschnittsansicht einer Speichervorrichtung gemäß einer weiteren Ausführungsform.
  • 12 ist eine Querschnittsansicht einer Speichervorrichtung, die vorbereitet ist zum Herstellen eines Mehrlagen-Speicherfelds, gemäß einer Ausführungsform.
  • 13 ist eine Querschnittsansicht eines Drain- oder Source-Anschlusses in einem Mehrlagen-Speicherfeld gemäß einer Ausführungsform.
  • 14 ist eine schematische Ansicht eines Computersystems und einer Speichervorrichtung gemäß einer Ausführungsform.
  • Detaillierte Beschreibung
  • Der durchgängige Bezug in dieser Spezifikation auf ”eine Ausführungsform” bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder Eigenschaft, die in Verbindung mit der Ausführungsform beschrieben ist, in mindestens einer Ausführungsform des beanspruchten Gegenstands enthalten ist. Somit sind das Auftreten der Ausdrücke ”in einer Ausführungsform” oder ”einer Ausführungsform” an verschiedenen Orten innerhalb dieser Spezifikation nicht notwendigerweise alle Bezug nehmend auf dieselbe Ausführungsform. Weiterhin, können die bestimmten Merkmale, Strukturen oder Eigenschaften in einer oder mehreren Ausführungsformen kombiniert werden.
  • In einer Ausführungsform kann eine dreidimensionale Speicherstruktur eine periphere Schaltung auf einem Substrat, eine Zwischenlage-dielektrische-Schicht (ILD), um die periphere Schaltung zu bedecken, und zwei oder mehrere Lagen an Speicherzellfeldern auf der ILD, aufweisen. Solch eine ILD kann zum Beispiel Siliziumoxyd aufweisen, das unter Verwendung verschiedener Techniken abgeschieden wird, einschließlich einer chemischen Gasphasenabscheidung bei niedrigem Druck (LPCVD), chemische Gasphasenabscheidung (CVD) und/oder Atomlagenabscheidung (ALD). Solch eine periphere Schaltung kann zum Beispiel eine Steuerschaltung aufweisen, zum Auswählen und/oder Betreiben von zum Beispiel Gate-Leitungen, Bit-Leitungen und/oder Drain-Source-Leitungen. Solch eine periphere Schaltung kann auch eine Schreib-/Lese-Verstärkerschaltung aufweisen, obwohl der beanspruchte Gegenstand in dieser Weise nicht beschränkt ist. Trotz des Namens braucht die periphere Schaltung nicht an der Peripherie einer Speicherstruktur beheimatet zu sein. Insbesondere kann solch eine periphere Schaltung angeordnet sein zwischen einem Substrat, auf welchem die periphere Schaltung gebaut ist, und zwei oder mehreren Lagen aus Speicherzellfeldern. Bei einer Implementierung kann solch eine dreidimensionale Speicherstruktur ein NAND-Flashspeicher aufweisen, obgleich der beanspruchte Gegenstand in dieser Weise nicht beschränkt ist.
  • In einer Ausführungsform kann ein Feld aus Speicherzellen Ladungsfallen-NAND-Flashspeicher aufweisen. Solche Speicherzellen können einen Oxid-Nitrid-Oxid(ONO)-Stack aufweisen, um selektiv Ladungsträger einzufangen, und einen Kanalbereich zwischen den Bereichen Source/Drain. Ein Anschluss von Source/Drain mit verschiedenen Lagen aus Speicherfeldern kann einen leitenden Pfropfen aufweisen, der sich durch die verschiedenen Lagen aus Speicherfeldern erstreckt. In einer bestimmten Ausführungsform kann ein Drain-Anschluss sich von einer obersten Speicherzellfeldlage zu einer untersten Speicherzellfeldlage erstrecken.
  • In einer Ausführungsform kann ein Prozessfluss zum Herstellen einer dreidimensionalen Speicherstruktur beginnen mit Ausbilden einer peripheren Schaltung auf einem Substrat. Nach einem Abdecken der peripheren Schaltung mit einem Isolationsmaterial und/oder einer ILD, kann eine erste Speicherfeldlage ausgebildet werden. Nach einem Bedecken einer ersten Speicherfeldlage mit weiterem Isolationsmaterial und/oder einer ILD, kann eine weitere Speicherfeldlage ausgebildet werden, usw. Anschlussleitungen zu verschiedenen Speicherfeldlagen können dann wie unten beschrieben ausgebildet werden. Natürlich sind solche Details eines Prozesses zum Herstellen einer dreidimensionalen Speicherstruktur nur Beispiele und der beanspruchte Gegenstand ist in dieser Weise nicht beschränkt.
  • In einer anderen Ausführungsform kann ein Prozessfluss zum Herstellen einer dreidimensionalen Speicherstruktur beginnen mit Ausbilden einer ersten Speicherfeldlage auf einem Substrat. Nach einem Abdecken einer ersten Speicherfeldlage mit hinzugefügtem Isolationsmaterial und/oder einer ILD, kann eine weitere Speicherfeldlage ausgebildet werden, usw. Nach einem Ausbilden einer letzten Speicherfeldlage, kann eine periphere Schaltung auf dem Substrat durch selektives Entfernen von Feld-ILD in einem Bereich einer Schaltung ausgebildet werden. Nach Abdecken der peripheren Schaltung mit hinzugefügtem Isolationsmaterial und/oder einer ILD, können leitende Anschlussleitungen zu verschiedenen Speicherfeldlagen dann wie unten beschrieben ausgebildet werden. Wiederum sind solche Details eines Prozesses zum Herstellen einer dreidimensionalen Speicherstruktur nur Beispiele und der beanspruchte Gegensatz ist in dieser Weise nicht beschränkt.
  • 1 ist eine Querschnittsansicht einer Mehrlagen-Speichervorrichtung 100 in einer ersten Richtung gemäß einer Ausführungsform. 2 ist eine weitere Querschnittsansicht der Mehrlagen-Speichervorrichtung 100 in einer zweiten Richtung, die im Wesentlichen senkrecht zu der ersten Richtung ist, gemäß einer Ausführungsform. Solch eine dreidimensionale Speichervorrichtung kann ein Packen eines Speichers mit relativ hoher Dichte durch Stapeln mehrerer Feldlagen aufeinander erlauben. Hier ist das Wort „Stapeln” nicht gemeint zu implizieren, dass solche Speicherfeldlagen anderswo gebildet werden und nachfolgend aufeinander platziert werden. Stattdessen können solche Speicherfelderlagen in situ hergestellt werden über einer peripheren Schaltung, die in ein Substrat gebaut wird. Ein unterer Abschnitt der Speichervorrichtung 100 kann zum Beispiel die periphere Schaltung 120 auf einem Substrat 105 aufweisen, während ein oberer Abschnitt einen Speicherfeldstapel 110 aufweisen kann. Insbesondere kann die periphere Schaltung 120 einen oder mehrere Transistoren 125 aufweisen, die zum Beispiel miteinander über verschiedene leitende Leitungen 130, die in ILD 145 verlegt sind, verbunden sind. Der Speicherfeldstapel 110 kann eine oder mehrere Speicherfeldlagen 115 aufweisen, die ein Feld aus Speicherzellen 140 enthalten. Angrenzende Speicherfeldlagen 115 können voneinander isoliert und/oder getrennt werden durch zumindest eine ILD 135, obgleich andere Materialien und/oder Lagen verwendet werden können. Bei einer bestimmten Implementierung kann einen ONO-Stapel 205 in einem bestimmten Bereich 255 auf einer Polysilizium(Poly)-Schicht 260 geätzt werden, um einen Source-Anschluss 1015 in den Feldlagen 115 zu bilden. Polysilizium kann unter Verwendung verschiedener Techniken abgeschieden werden wie zum Beispiel LPCVD, CVD, ALD und/oder Molekularstrahlepitaxie (MBE), und in situ dotiert (z. B. während des Abschneiden) oder nach Abscheiden implantiert werden. Natürlich sind solche Materialien nur Beispiele und der beanspruchte Gegenstand ist in dieser Weise nicht begrenzt.
  • 3 ist ein Flussdiagramm eines Prozesses 300, um eine Mehrlagen-Speichervorrichtung gemäß einer Ausführungsform zu formen. Die 4 bis 13 zeigen Querschnittansichten solch einer Mehrlagen-Speichervorrichtung zu verschiedenen Stufen der Herstellung. Bei Block 310 kann ein Prozess zum Formen der peripheren Schaltung auf einem Substrat mit Substrat 105 beginnen wie in 4 dargestellt. Insbesondere um Transistoren zu definieren, die in der peripheren Schaltung enthalten sind, können Trog-/Schwellenimplantierungen, Hochspannungs(HV)-Oxidation, Niederspannungs(LV)-Oxidation 515, und eine Poly-Schichtabscheidung durchgeführt werden. Als nächstes nach dem Definieren einer Grabenisolation (shallow trench isolation, STI) mit einer Oxidfüllung und nachfolgendem Chemischmechanischen Polieren (chemical mechanical polishing, CMP), kann zum Beispiel eine leitende Lage 430 die etwa Wolfram-Silizium (WSi2) auf dem Substrat 105 abgeschieden werden. Solch ein Abscheideprozess kann zum Beispiel CVD, MBE und/oder ALD umfassen.
  • Eine Maske kann auf der Struktur 400 abgeschieden werden, um eine Struktur der leitenden Lage 430 und zumindest ein Teil einer Poly-Schicht 420 zubilden. Eine resultierende Struktur kann zum Beispiel mehrere Transistor-Gates von Transistoren, die in der peripheren Schaltung 120 enthalten sind, definieren. Nachfolgend zur Transistor-Gate-Definition können LDD-Implantate, Abstandshalter-Definition, und n+ und p+ Implantationen 525 in der Nähe von Source-/Drain-Bereichen solcher Transistoren durchgeführt werden. Wie in 5 dargestellt können resultierende Transistoren 125 einen Gate-Stapel aufweisen, der Poly-Strukturen 425 und leitende Strukturen 435 enthält, die Seiten haben, die durch Abstandshalter 505 bedeckt sind. Die Transistoren 125 können zum Beispiel verwendend werden, um Adress- und/oder Eingabe/Ausgabe-Operationen einer Speichervorrichtung zu steuern.
  • 6 ist eine Querschnittsansicht eines Transistorabschnitts einer Speichervorrichtung, die eine ILD 145 enthält, die einen Transistor 125 umschließt. Ein dielektrisches Oxid kann zum Beispiel abgeschieden werden, um das Substrat 105 und Transistoren 125 zu bedecken und nachfolgend zum Beispiel mittels CMP poliert zu werden. Abschnitte der resultierenden ILD 145 können durch Ätzen entfernt werden, um bestimmte Bereiche der Transistoren 125 freizulegen, zum Beispiel für Source-/Drain- und/oder Gate-Anschlüsse. Wie in 7 dargestellt können solche entfernte Abschnitte nachfolgend mit einem leitenden Material wie einem Metall aufgefüllt werden, um leitende Leitungen 130 zu bilden. Bei einer bestimmten Implementierung können zum Beispiel solche Leiterbahnen Wolfram aufweisen. Ein CMP-Prozess kann dann verwendet werden, um einen oberen Abschnitt der ILD 145 und der Leiterbahnen 130 zu polieren. Bei Block 320 des Prozesses 300 kann zusätzlich ILD 147 abgeschieden werden, um leitende Leitungen 130 und/oder andere Abschnitte der peripheren Schaltung zu bedecken. Bei Block 330 kann sich eine Speicherzelle einer ersten Lage durch Abscheiden einer Poly-Schicht, um die ILD 147 zu bedecken, beginnen zu bilden. Solch eine Poly-Schicht kann strukturiert und geätzt werden, um eine Poly-Struktur 720 zu bilden, das Bereiche 730 der ILD 147 frei legt. Bei einer Implementierung kann die Poly-Struktur 720 im Wesentlichen mehrere parallele Polysilizium-Leitungen aufweisen, die mit Bit-Leitungen von Speicherzellen in einer vollständig hergestellten Speicherstruktur korrespondieren können. Natürlich sind solche Details von Prozessen, um verschiedene Abschnitte einer Speichervorrichtung zu bilden, nur Beispiele, und der beanspruchte Gegenstand ist in dieser Weise nicht beschränkt.
  • Bezugnehmend auf 8, kann ONO 810 konform auf die Poly-Struktur 720 abgeschieden werden. Insbesondere kann ONO 810 eine blockierende dielektrische Schicht 820 (z. B. Siliziumoxyd), eine Trapping-dielektrische Schicht 825 (z. B. Silizium-Nitrid) und eine Tunnel-Oxidschicht 830 (z. B. Siliziumoxyd) aufweisen. Eine Metallkappe 860 kann abgeschieden werden, um konform die ONO-bedeckte Poly-Struktur 720 zu bedecken und zum Füllen von Zwischenbereichen 805. Solch eine Metallkappe kann zum Beispiel Tautal-Nitrid (TaN) aufweisen. Wie in 12 dargestellt, kann dann eine Metallschicht mit geringem Widerstand 1210 abgeschieden werden, um konform die resultierenden Speicherzellen 140 zu bedecken. Solch eine Metallschicht kann zum Beispiel Titan, Titan-Nitrid, Wolfram (W), Wolfram-Nitrid (WN), Wolfram-Silizid (WSi2) und/oder eine Kombination davon aufweisen. Natürlich sind solche Materialien nur Beispiele und der beanspruchte Gegenstand ist in dieser Weise nicht beschränkt.
  • Bei einer bestimmten Implementierung kann ILD 135, welches ein Oxid aufweisen kann, konform auf der Metallschicht mit niedrigem Widerstand 1210 abgeschieden werden. Eine zusätzliche konforme Nitridschicht 1240 kann die ILD 135 bedecken und folglich eine Grundlage bilden, für welche zum Beispiel eine nachfolgende Speicherfeldlage 115 hergestellt wird, wie bei Block 340.
  • 9 ist eine Querschnittsansicht, die im Wesentlichen senkrecht zu der von 8 ist, gemäß einer Ausführungsform. In der Querschnittsansicht von 9 ist die Poly-Struktur 720 dargestellt, um die ILD 147 zu bedecken. Das ONO 810 und die Metallkappe 860 bedecken dann die Poly-Struktur 720. Bei einer bestimmten Implementierung kann ein Abschnitt der ONO 810 und der Metallkappe 860 geätzt werden, um einen Bereich 1010 der Poly-Struktur 720 wie in 10 dargestellt freizulegen. Der freigelegte Bereich 1010 kann einer Träger-Implantation wie zum Bespiel einer n+ Source-Implantation unterworfen werden. Nach solch einer Implantation kann die Metallschicht 1210 mit niedrigem Widerstand abgeschieden werden, um den freigelegten Bereich in 1010 zu füllen und zu bedecken, und um die Metallkappe 860 zu bedecken wie in 11 dargestellt. Solch eine leitende Lage kann zum Beispiel Titan, Titan-Nitrid, Wolfram, Wolfram-Nitrid und/oder eine Kombination davon aufweisen. Mit solch einem Ansatz kann ein Source-Anschluss 1165 mit Zellenstrukturierung gebildet werden, und solch ein Ansatz braucht nicht einen dedizierten Metallisierungsprozess aufzuweisen. Zeitgleich mit der Zellenstrukturierung können ein Source-Selektor-Transistor 1172, ein Drain-Selektor-Transistor 1178 und Gates 1174 ausgebildet werden. Weiterhin können Anschlussstreifen für einen Source-Selektor-Transistor (nicht dargestellt), Anschlussstreifen für einen Drain-Selektor-Transistor (nicht dargestellt) und Anschlussstreifen für Gates (nicht dargestellt) ausgebildet werden. Ein Drain-Anschluss (nicht dargestellt) kann bei dem Bereich 1168 ausgebildet werden. Natürlich sind solche Materialien nur Beispiele und der beanspruchte Gegenstand ist in dieser Weise nicht beschränkt. Eine nachfolgende dielektrische Schicht 135 kann abgeschieden werden, um die Metallschicht mit niedrigem Widerstand 1210 abzudecken. Solch eine dielektrische Schicht kann zum Beispiel Siliziumoxyd aufweisen. Eine Hartmaske 1140 wie zum Beispiel Silizium-Nitrid kann auf der dielektrischen Schicht 135 abgeschieden werden. Die Hartmaske 1140 kann dann verwendet werden, um Wort-Leitungen zu definieren. Eine geneigte Source-/Drain-Implantation 1120 kann ausgeführt werden, um Source-Bereiche 250 und/oder Drain-Bereiche 251 zu dotieren. Als nächstes kann eine ILD-Abscheidung ausgeführt werden, um Räume zwischen den Gates zu füllen. Ein Planarisierungsprozess kann durchgeführt werden unter Verwendung eines selektiven Prozesses (z. B. ein Prozess, der allein ILD entfernt) bis zu der Hartmaske 1140. Bei dieser Stufe kann ein Ausbilden einer neuen Speicherfeldlage zum Beispiel mit ILD-Abscheidung und einer Poly-Silizium-Abscheidung beginnen.
  • 13 ist eine Querschnittsansicht einer Mehrlagen-Speicherstruktur 1300, die eine Variation von Drain- oder Source-Anschlüssen gemäß einer Anzahl von Ausführungsformen darstellt. Solche Drain- oder Source-Anschlüsse können ausgebildet werden während des Blocks 350 des Prozesses 300 in 3, um elektrische Verbindungen zum Beispiel zwischen einer oder mehreren Lagen von Speicherfeldern, der peripheren Schaltung und/oder einer externen Schaltung wie etwa einer Speichersteuerung bereitzustellen. Bei einer Implementierung, welche die periphere Schaltung involviert, können die Drahtbrücken-Source-/Wortleitungsanschlüsse 1310, 1320, 1330 und 1340 Pfropfen aus einem leitenden Material wie zum Bespiel einem Metall aufweisen. Insbesondere der Anschluss 1320 kann mit einem peripheren Bereich einer Speicherfeldlage 1380 elektrisch verbunden sein, der Anschluss 1330 kann mit einem peripheren Bereich einer Speicherfeldlage 1382 elektrisch verbunden sein, und der Anschluss 1340 kann mit einem peripheren Bereich einer Speicherfeldlage 1384 elektrisch verbunden sein. Zusätzlich kann der Anschluss 1310 an den Leiterbahnen 130 elektrisch verbunden sein, welche einen Abschnitt der peripheren Schaltung wie oben diskutiert aufweisen können. Eine Technik zum Konstruieren solcher Anschlüsse kann einen Nur-Oxid-Ätzprozess einbeziehen, während eine geeignete Ätztiefe ausgewählt wird, um eine bestimmte Speicherfeldlage zu erreichen. Nachfolgend zum Entfernen von Oxid durch Ätzen, können resultierende Löcher danach mit einem Metall verfüllt werden, wonach zum Beispiel durch einen CMP-Prozess durchgeführt werden kann.
  • Bei einer Implementierung, die Drain-Anschlüsse involviert, kann ein Anschluss, der sich über mehr als eine Speicherfeldlage erstreckt, eine Mehrzahl an Zwischenlagen-Anschlüssen aufweisen, die miteinander über leitende Pfropfen verbunden sind. Zum Beispiel solche Drain-Anschlüsse, obgleich der beanspruchte Gegenstand in dieser Weise nicht beschränkt ist. In einem bestimmten Beispiel kann eine externe Schaltung (nicht dargestellt) mit einer Speicherfeldlage 1380 mittels Zwischenlagen-Anschlüsse 1350, 1355 und 1360 verbunden sein. Eine Technik zum Konstruieren solcher stückweisen Anschlüsse kann einen Prozess zum Drain-Anschluss Ätzen und Füllen für einzelne Speicherfeldlagen, ein Hinzufügen eines leitenden Pfropfens unter Verwendung von zum Beispiel Poly-Silizium, und ein nachfolgendes Durchführen eines Planarisierungsprozesses (z. B. CMP), involvieren. Somit kann zum Beispiel der Zwischenlagen-Anschluss 1360 ausgebildet werden, nachdem die Speicherzellfeldlage 1380 ausgebildet wurde, aber bevor die Speicherzellfeldlage 1382 gebildet wird. In gleicher Weise kann der Zwischenlagen-Anschluss 1355 ausgebildet werden, nachdem die Speicherzellfeldlage 1382 ausgebildet wurde, aber bevor die Speicherzellfeldlage 1384 ausgebildet wird, usw.
  • Bei einer anderen Implementierung, die Drain-Anschlüsse involviert, kann ein Anschluss, der sich über mehr als eine Speicherfeldlage erstreckt, einen einzelnen Pfropfen 1370 aufweisen, der sich von einer obersten Speicherzellfeldlage zu einer untersten Speicherzellfeldlage erstreckt. Der Pfropfen 1370 kann zum Beispiel einen Drain-Anschluss aufweisen. Das relativ hohe Verhältnis Tiefe zu Breite, das typisch ist für den einzelnen Pfropfen 1370 kann zu Schwierigkeiten beim Ätzen und/oder Füllen führen. Zusätzlich kann ein Overlay-Management über mehrere Speicherzellfelderlagen hinweg Schwierigkeiten beim Ausbilden eines einzelnen Pfropfens 1370 herbeiführen. So kann es zum Beispiel schwierig werden eine Maske auf einer Oberfläche über der Speicherzellfeldlage 1384 mit einem Speicherzellmerkmal auf der Speicherzellfeldlage 1380 auszurichten.
  • Korrespondierende Bit-Leitungen (z. B. Poly-Struktur 720) von jeweiligen Speicherfeldlagen können miteinander elektrisch kurzgeschlossen werden unter Verwendung irgendeiner einer Anzahl von Drain-Anschluss-Techniken.
  • 14 ist eine schematische Ansicht eines Computersystems und einer Speichervorrichtung gemäß einer Ausführungsform. Solch eine Rechenvorrichtung kann zum Beispiel einen oder mehrere Prozessoren aufweisen, um eine Anwendung und/oder anderen Code auszuführen. Zum Beispiel kann die Speichervorrichtung 1410 eine Mehrlagenspeichervorrichtung 100 wie in 1 dargestellt aufweisen. Eine Rechenvorrichtung 1404 kann repräsentativ sein für jede Vorrichtung, jedes Gerät oder jede Maschine, die konfigurierbar ist, um die Speichervorrichtung 1410 zu verwalten. Die Speichervorrichtung 1410 kann eine Speichersteuerung 1415 und einen Speicher 1422 enthalten. Beispielsweise aber nicht begrenzend, kann die Rechenvorrichtung 1404 enthalten: eine oder mehrere Rechenvorrichtungen und/oder Plattformen, wie zum Beispiel einen Desktopcomputer, einen Laptopcomputer, eine Arbeitsstation, eine Servervorrichtung oder Ähnliches; eine oder mehrere Personalcomputer- oder Kommunikationsvorrichtungen oder Geräte, wie zum Beispiel, einen persönlichen digitalen Assistenten, eine mobile Kommunikationsvorrichtung oder Ähnliches; ein Computersystem und/oder assoziierte Dienste-Providerfähigkeit wie zum Beispiel eine Datenbank oder ein Datenspeicherdienste-Provider/System; und/oder irgendeine Kombination davon.
  • Anerkanntermaßen können alle oder Teile der verschiedenen Vorrichtungen, die in dem System 1400 dargestellt sind, und die Prozesse und Verfahren, wie sie weiter hierin beschrieben sind, implementiert werden unter Verwendung oder auf andere Weise enthaltend Hardware, Firmware, Software oder irgendeine Kombination davon. Somit kann die Rechenvorrichtung 1404 beispielsweise aber nicht begrenzend zumindest eine Verarbeitungseinheit 1420 enthalten, die operativ an einen Speicher 1422 über einen Bus 1440 und einen Host oder einer Speichersteuerung 1415 gekoppelt ist. Eine Verarbeitungseinheit 1420 ist repräsentativ für eine oder mehrere Schaltungen, die konfigurierbar sind, um zumindest einen Teil einer Datenverarbeitungsprozedur oder eines Prozesses durchzuführen. Beispielsweise aber nicht begrenzend kann die Verarbeitungseinheit 1420 einen oder mehrere Prozessoren, Steuerungen, Mikroprozessoren, Mikrocontroller, anwendungsspezifische integrierte Schaltungen, digitale Signalprozessoren, programmierbare logische Vorrichtungen, Feldprogrammierbare Gate-Arrays und der gleichen, oder irgendeine Kombination davon aufweisen. Die Verarbeitungseinheit 1420 kann ein Betriebssystem aufweisen, das konfiguriert ist, um mit einer Speichersteuerung 1415 zu kommunizieren. Solch ein Betriebssystem kann zum Beispiel Befehle erzeugen, die an die Speichersteuerung 1415 über den Bus 1440 zu senden sind. Solche Befehle können Lese- und/oder Schreibbefehle umfassen. In Antwort auf einen Schreibbefehl kann zum Beispiel die Speichersteuerung 1415 ein Vorspannungssignal bereitstellen, wie zum Beispiel einen Setzimpuls oder Rücksetzimpuls, um Information, die mit dem Schreibbefehl assoziiert ist, in eine Speicherpartition zu schreiben. Bei einer Implementierung kann die Speichersteuerung 1415 eine Speichervorrichtung 1410 betreiben, wobei die Verarbeitungseinheit 1420 eine oder mehrere Anwendungen bedienen kann und/oder Schreibbefehle an die Speichersteuerung initiieren kann, um zum Beispiel Zugriff auf Speicherzellen in der Speichervorrichtung 1410 bereitzustellen.
  • Der Speicher 1422 ist repräsentativ für jeden Datenspeichermechanismus. Der Speicher 1422 kann zum Beispiel einen Primärspeicher 1424 und/oder einen Sekundärspeicher 1426 aufweisen. Der Primärspeicher 1424 kann zum Beispiel einen Speicher mit wahlfreiem Zugriff, Nur-Lesespeicher, usw. aufweisen. Während in diesem Beispiel es als von der Verarbeitungseinheit 1420 getrennt veranschaulicht ist, versteht es sich, dass der Gesamte oder ein Teil des Primärspeichers 1424 innerhalb oder in anderer Weise neben der Verarbeitungseinheit 1420 angeordnet, oder mit der Verarbeitungseinheit 1420 gekoppelt bereitgestellt sein kann.
  • Der Sekundärspeicher 1426 kann zum Beispiel dieselbe Art oder eine ähnliche Art von Speicher aufweisen wie der Primärspeicher und/oder eine oder mehrere Datenspeichervorrichtungen oder Systeme, wie zum Beispiel ein Plattenlaufwerk, ein optisches Laufwerk, ein Bandlaufwerk, ein Festkörperspeicher-Laufwerk, usw. Bei bestimmten Implementierungen, kann der Sekundärspeicher 1426 operativ für ein computerlesbares Medium 1428 empfänglich sein, oder auf andere Weise konfigurierbar sein, um mit diesem zu koppeln. Das computerlesbare Medium 1428 kann zum Beispiel jegliches Medium, das Daten, Code und/oder Anweisungen für eine oder mehrere der Vorrichtungen in dem System 1400 tragen und/oder zugreifbar machen kann, umfassen.
  • Die Rechenvorrichtung 1404 kann zum Beispiel eine Eingabe/Ausgabe 1432 aufweisen. Die Eingabe/Ausgabe 1432 ist repräsentativ für eine oder mehrere Vorrichtungen oder Merkmale, die konfigurierbar sein können zum Empfangen oder auf andere Weise zum Zuführen menschlicher und/oder maschineller Eingaben, und/oder einer oder mehrere Vorrichtungen oder Merkmale, die konfigurierbar sein können zum Abgeben oder auf andere Weise Bereitstellen von Ausgaben für Mensch und/oder Maschine. Beispielsweise aber nicht begrenzend kann die Eingabe/Ausgabe-Vorrichtung 1432 eine operativ konfigurierte Anzeige, Lautsprecher, Tastatur, Maus, Trackball, Berührungsbildschirm, Datenanschluss, usw. aufweisen.
  • Während es veranschaulicht und beschrieben worden ist, was gegenwärtig als beispielhafte Ausführungsformen betrachtet wird, versteht der Fachmann, dass verschiedene andere Modifizierungen gemacht werden können und Äquivalente können ersetzt werden ohne von dem beanspruchten Gegenstand abzuweichen. Zusätzlich können viele Modifikationen gemacht werden, um eine bestimmte Situation der Lehren des beanspruchten Gegenstandes anzupassen, ohne von dem zentralen hierin beschriebenen Konzept abzuweichen. Deswegen ist es beabsichtigt, dass der beanspruchte Gegenstand nicht auf die bestimmten offenbarten Ausführungsformen beschränkt wird, sondern, dass solch ein beanspruchter Gegenstand auch alle Ausführungsformen enthalten kann, die innerhalb des Bereichs der beigefügten Ansprüche und der Äquivalente davon fallen.

Claims (20)

  1. Verfahren zum Herstellen einer Speichervorrichtung, wobei das Verfahren aufweist: Ausbilden einer peripheren Schaltung auf einem Substrat; Bedecken der peripheren Schaltung und des Substrats mit einer Zwischenlage-dielektrische-Schicht; und Ausbilden eines Stapels aus einer oder mehreren Lagen von Speicherfeldern auf der Zwischenlage-dielektrische-Schicht.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden einer ersten Lage der einen oder der mehreren Lagen von Speicherfeldern aufweist: zumindest teilweise Bedecken des Isolationsmaterials mit einem Polysiliziumdünnfilm; Strukturieren eines Abschnitts des Polysiliziumdünnfilms, um im Wesentlichen mehrere parallele Polysiliziumleitungen auszubilden; zumindest teilweise Bedecken des Polysiliziumdünnfilms und der mehreren Polysiliziumleitungen mit einem Oxid-Nitrid-Oxid(ONO)-Stapel; und zumindest teilweise Bedecken des ONO-Stapels mit einer Metallschicht.
  3. Verfahren nach Anspruch 2, weiterhin aufweisend: Freilegen des Polysiliziumdünnfilms durch Entfernen eines Abschnitts der Metallschicht und des ONO-Stapels, um parallele Gate-Leitungen zu definieren.
  4. Verfahren nach Anspruch 2, weiterhin aufweisend: Freilegen des Polysiliziumdünnfilms durch Entfernen eines Abschnitts der Metallschicht und des ONO-Stapels; und Ersetzen des entfernten Abschnitts der Metallschicht und des ONO-Stapels mit einem leitenden Material, um einen Source-Anschluss auszubilden.
  5. Verfahren nach Anspruch 2, weiterhin aufweisend: Ausbilden eines ersten Drain-Anschlusses zwischen zwei aufeinanderfolgenden Speicherfeldlagen; Ausrichten einer Polysiliziumleitung von einer der zwei aufeinanderfolgenden Speicherfeldlagen auf dem ersten Drain-Anschluss; und Ausbilden eines zweiten Drain-Anschlusses zwischen der Polysiliziumleitung und einer dritten darauf folgenden Speicherfeldlage.
  6. Verfahren nach Anspruch 1, weiterhin aufweisend: nach dem Ausbilden der einen oder der mehreren Speicherfeldlagen, Ausbilden eines Drain-Anschlusses zwischen den Speicherfeldlagen.
  7. Verfahren nach Anspruch 1, wobei die Speicherfelder Ladungsfallen-NAND-Speicherzellfelder aufweisen.
  8. Speichervorrichtung aufweisend: eine periphere Schaltung auf einen Substrat; eine Zwischenlage-dielektrische-Schicht, um die periphere Schaltung zu bedecken; und eine oder mehrere Lagen aus Speicherfeldern, die auf der Zwischenlage-dielektrische-Schicht ausgebildet sind, wobei die periphere Schaltung zwischen dem Substrat und der Zwischenlage-dielektrische-Schicht angeordnet ist.
  9. Speichervorrichtung nach Anspruch 8, wobei die eine oder die mehreren Lagen aus Speicherfeldern zumindest ein Teil der peripheren Schaltung bedecken.
  10. Speichervorrichtung nach Anspruch 8, weiterhin aufweisend: einen Polysiliziumdünnfilm, um zumindest teilweise die Zwischenlage-dielektrische-Schicht zu bedecken; einen Oxid-Nitrid-Oxid(ONO)-Stapel und eine Metallschicht, um zumindest teilweise den Polysiliziumdünnfilm zu bedecken; eine Öffnung in einem Abschnitt des ONO-Stapels und der Metallschicht, um einen Abschnitt des Polysiliziumdünnfilms freizulegen; und einen Source-Anschluss, der in der Öffnung angeordnet ist.
  11. Speichervorrichtung nach Anspruch 10, wobei die Speicherfelder den ONO-Stapel aufweisen, um Ladungsträger in einzelnen Speicherzellen einzufangen.
  12. Speichervorrichtung nach Anspruch 8, weiterhin aufweisend: einen ersten Drain-Anschluss zwischen zwei aufeinanderfolgenden Speicherfeldlagen; und einen zweiten Drain-Anschluss zwischen einer Polysilizium-Bit-Leitung der einen von den zwei aufeinanderfolgenden Speicherfeldlagen und einer dritten darauffolgenden Speicherfeldlage.
  13. Speichervorrichtung nach Anspruch 8, weiterhin aufweisend: einen Drain-Anschluss, der sich über zwei oder mehrere der Speicherfeldlagen hinweg erstreckt.
  14. Speichervorrichtung nach Anspruch 10, weiterhin aufweisend parallele Gate-Leitungen auf der einen oder den mehreren Lagen aus Speicherfeldern.
  15. Speichervorrichtung nach Anspruch 8, wobei die Speicherfelder Ladungsfallen-HAND-Speicherzellfelder aufweisen.
  16. System aufweisend: eine Speichervorrichtung aufweisend: eine periphere Schaltung auf einem Substrat; eine Zwischenlage-dielektrische-Schicht, um die periphere Schaltung zu bedecken; und eine oder mehrere Lagen aus Speicherfeldern auf der Zwischenlage-dielektrische-Schicht; eine Speichersteuerung zum Betreiben der Speichervorrichtung, und einen Prozessor zum Bedienen einer oder mehrerer Anwendungen und zum Initiieren von Schreibbefehlen an die Speichersteuerung, um Zugriff auf Speicherzellen in den Speicherfeldern bereitzustellen.
  17. System nach Anspruch 16, wobei die Speichervorrichtung weiterhin aufweist: einen Polysiliziumdünnfilm, um zumindest teilweise die Zwischenlage-dielektrische-Schicht zu bedecken; einen Oxid-Nitrid-Oxid(ONO)-Stapel und eine Metallschicht, um zumindest teilweise den ONO-Stapel zu bedecken; eine Öffnung in einem Abschnitt des ONO-Stapels und der Metallschicht, um einen Abschnitt des Polysiliziumdünnfilms freizulegen; und einen Source-Anschluss, der in der Öffnung angeordnet ist.
  18. System nach Anspruch 16, wobei die Speichervorrichtung weiterhin aufweist: einen ersten Drain-Anschluss zwischen zwei aufeinanderfolgenden Speicherfeldlagen; und einen zweiten Drain-Anschluss zwischen einer Polysilizium-Bit-Leitung der einen von den zwei aufeinanderfolgenden Speicherfeldlagen und einer dritten darauf folgenden Speicherfeldlage.
  19. System nach Anspruch 16, wobei die Speichervorrichtung weiterhin aufweist: einen Drain-Anschluss, der sich über zwei oder mehrere der Speicherfeldlagen hinweg erstreckt.
  20. System nach Anspruch 16, wobei die Speicherfelder Ladungsfallen-NAND-Speicherzellfelder aufweisen.
DE102011007746A 2010-04-20 2011-04-20 Flashspeicher mit Mehrzustandsarchitektur Withdrawn DE102011007746A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/764,060 US8355281B2 (en) 2010-04-20 2010-04-20 Flash memory having multi-level architecture
US12/764060 2010-04-20

Publications (1)

Publication Number Publication Date
DE102011007746A1 true DE102011007746A1 (de) 2011-12-29

Family

ID=44788092

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102011007746A Withdrawn DE102011007746A1 (de) 2010-04-20 2011-04-20 Flashspeicher mit Mehrzustandsarchitektur

Country Status (6)

Country Link
US (2) US8355281B2 (de)
JP (1) JP5736225B2 (de)
KR (1) KR101350584B1 (de)
CN (1) CN102237314B (de)
DE (1) DE102011007746A1 (de)
TW (1) TWI482241B (de)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497713B2 (en) * 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
CN103779428A (zh) * 2012-10-19 2014-05-07 旺宏电子股份有限公司 半导体装置及其制造方法
KR102107389B1 (ko) 2013-11-12 2020-05-07 삼성전자 주식회사 반도체 메모리 소자 및 그 제조 방법
KR102139944B1 (ko) * 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR102179284B1 (ko) * 2014-05-12 2020-11-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 소거 방법
KR102135181B1 (ko) 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102192539B1 (ko) 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
KR102249172B1 (ko) 2014-09-19 2021-05-11 삼성전자주식회사 불 휘발성 메모리 장치
KR102275543B1 (ko) * 2014-10-27 2021-07-13 삼성전자주식회사 3차원 반도체 메모리 장치
JP6359989B2 (ja) 2015-02-24 2018-07-18 株式会社ジャパンディスプレイ 表示装置および表示方法
TW201637018A (zh) * 2015-04-14 2016-10-16 Yield Microelectronics Corp 降低電壓差之電子寫入抹除式可複寫唯讀記憶體及其操作方法
KR102342549B1 (ko) 2015-06-05 2021-12-24 삼성전자주식회사 메모리 장치 및 그 제조 방법
CN106252355B (zh) * 2015-06-15 2021-03-09 爱思开海力士有限公司 半导体器件及其制造方法
KR102408657B1 (ko) 2015-07-23 2022-06-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102398666B1 (ko) 2015-08-19 2022-05-16 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 비휘발성 메모리 시스템
US9449987B1 (en) * 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
KR102452826B1 (ko) 2015-11-10 2022-10-12 삼성전자주식회사 메모리 장치
US10762940B2 (en) 2016-12-09 2020-09-01 Integrated Magnetoelectronics Corporation Narrow etched gaps or features in multi-period thin-film structures
US10366983B2 (en) * 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
CN113166929A (zh) 2018-12-05 2021-07-23 朗姆研究公司 无空隙低应力填充
TWI695489B (zh) * 2019-03-07 2020-06-01 億而得微電子股份有限公司 電子寫入抹除式可複寫唯讀記憶體的低壓快速抹除方法
US10910438B2 (en) * 2019-05-01 2021-02-02 Micron Technology, Inc. Memory array with graded memory stack resistances
CN112885830B (zh) * 2019-11-29 2023-05-26 芯恩（青岛）集成电路有限公司 堆叠神经元器件结构及其制作方法
KR20210077316A (ko) 2019-12-17 2021-06-25 삼성전자주식회사 가변 저항 메모리 장치
EP4201164A4 (de) * 2021-06-30 2024-02-14 Yangtze Memory Tech Co Ltd Dreidimensionale speichervorrichtungen und verfahren zur formung davon

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483736B2 (en) * 1998-11-16 2002-11-19 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
TW587252B (en) * 2000-01-18 2004-05-11 Hitachi Ltd Semiconductor memory device and data processing device
EP2988331B1 (de) * 2000-08-14 2019-01-09 SanDisk Technologies LLC Halbleiterspeicherbauelement
JP2002368141A (ja) 2001-06-06 2002-12-20 Sony Corp 不揮発性半導体メモリ装置
JP4670187B2 (ja) * 2001-06-06 2011-04-13 ソニー株式会社 不揮発性半導体メモリ装置
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7330369B2 (en) * 2004-04-06 2008-02-12 Bao Tran NANO-electronic memory array
JP4534132B2 (ja) * 2004-06-29 2010-09-01 エルピーダメモリ株式会社 積層型半導体メモリ装置
US7507661B2 (en) * 2004-08-11 2009-03-24 Spansion Llc Method of forming narrowly spaced flash memory contact openings and lithography masks
KR100684875B1 (ko) * 2004-11-24 2007-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7709334B2 (en) 2005-12-09 2010-05-04 Macronix International Co., Ltd. Stacked non-volatile memory device and methods for fabricating the same
US7473589B2 (en) * 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
CN100550352C (zh) * 2005-12-09 2009-10-14 旺宏电子股份有限公司 一种堆叠非易失性存储元件及其制造方法
US7439594B2 (en) * 2006-03-16 2008-10-21 Micron Technology, Inc. Stacked non-volatile memory with silicon carbide-based amorphous silicon thin film transistors
JP5010192B2 (ja) 2006-06-22 2012-08-29 株式会社東芝 不揮発性半導体記憶装置
KR100895853B1 (ko) * 2006-09-14 2009-05-06 삼성전자주식회사 적층 메모리 소자 및 그 형성 방법
KR100806339B1 (ko) * 2006-10-11 2008-02-27 삼성전자주식회사 3차원적으로 배열된 메모리 셀들을 구비하는 낸드 플래시메모리 장치 및 그 제조 방법
JP2008140912A (ja) * 2006-11-30 2008-06-19 Toshiba Corp 不揮発性半導体記憶装置
KR100875071B1 (ko) 2007-04-25 2008-12-18 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US7692959B2 (en) * 2008-04-22 2010-04-06 International Business Machines Corporation Multilayer storage class memory using externally heated phase change material
US7821822B2 (en) * 2008-08-14 2010-10-26 Hitachi Global Storage Technologies Netherlands, B.V. Read/write elements for a three-dimensional magnetic memory
JP5279403B2 (ja) * 2008-08-18 2013-09-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US7936622B2 (en) * 2009-07-13 2011-05-03 Seagate Technology Llc Defective bit scheme for multi-layer integrated memory device

Also Published As

Publication number Publication date
TWI482241B (zh) 2015-04-21
US8355281B2 (en) 2013-01-15
US20130147045A1 (en) 2013-06-13
KR101350584B1 (ko) 2014-01-10
CN102237314B (zh) 2014-07-09
CN102237314A (zh) 2011-11-09
KR20110117016A (ko) 2011-10-26
JP5736225B2 (ja) 2015-06-17
JP2011228709A (ja) 2011-11-10
US8634242B2 (en) 2014-01-21
US20110255334A1 (en) 2011-10-20
TW201212166A (en) 2012-03-16

Similar Documents

Publication Publication Date Title
DE102011007746A1 (de) Flashspeicher mit Mehrzustandsarchitektur
DE102016114870B4 (de) Halbleiterstruktur und Verfahren zu deren Herstellung
DE102019122665A1 (de) Halbleitervorrichtung
DE102008002651B4 (de) Nichtflüchtiges Halbleiterspeicherbauelement, integrierte Schaltung mit nichtflüchtigen Halbleiterspeicherbauelementen und Verfahren zur Herstellung eines Halbleiterwafers mit nichtflüchtigem Halbleiterspeicherbauelement
DE102015101205A1 (de) Halbleitervorrichtungen mit leitfähigen Kontaktstellen und Verfahren zum Herstellen derselben
DE102010037490A1 (de) Halbleitervorrichtung mit Metallsilizidschicht und Verfahren zum Herstellen derselben
DE102016114578A1 (de) Dreidimensionale Halbleitervorrichtung
DE102011086171A1 (de) 3D-Halbleiterspeicherbauelement und Halbleiterbauelementherstellungsverfahren
DE102007033017A1 (de) Integrierte Schaltkreise, Verfahren zum Herstellen eines integrierten Schaltkreises, Speichermodule, Computersysteme
DE102012108406A1 (de) Halbleitervorrichtungen und Verfahren zur Herstellung derselben
DE102010029525B4 (de) Halbleiterbauelement mit einem vergrabenen Kondensator, der in der Kontaktebene ausgebildet ist, und Verfahren zur Herstellung des Halbleiterbauelements
DE102005034667A1 (de) Einkapseln von Leiterbahnen von Halbleiter-Einrichtungen
DE102020128755A1 (de) Speicherarray-treppenstruktur
DE102019214214A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102020134397A1 (de) Speicherarraykontaktstrukturen
DE102011004757B4 (de) Vertikale Speichertransistoren mit einem sich frei einstellenden Körperpotential, die in Vollsubstratbauelementen hergestellt sind und vergrabene Abfrage- und Wortleitungen aufweisen und Verfahren zur Herstellung der Speichertransistoren
DE102021003279A1 (de) Halbleitereinrichtung und herstellungsverfahren einer halbleitereinrichtung
DE102021100674A1 (de) Speicherarray mit epitaktischer sourceleitung und bitleitung
DE102020124477A1 (de) Dreidimensionale stapelbare ferroelektrische direktzugriffsspeichervorrichtungen undherstellungsverfahren
DE102021102536A1 (de) Dreidimensionales Speicherbauelement und Verfahren
DE102022203724A1 (de) Halbleiterspeichervorrichtung und herstellungsverfahren der halbleiterspeichervorrichtung
DE102011007747A1 (de) Ladungsfallenspeicher mit begrenzter Ladungsdiffusion
DE112020006213T5 (de) Selbstausgerichtete Randpassivierung für eine stabile Verbindung eines resistiven Speichers mit wahlfreiem Zugriff
DE102021207369A1 (de) Halbleiterspeichervorrichtung und verfahren zum herstellen derselben
DE102021112675A1 (de) Dreidimensionale ferroelektrische direktzugriffsspeichervorrichtungen und verfahren zum ausbilden

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021824700

Ipc: H01L0027115000

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee