DE102016114578A1 - Dreidimensionale Halbleitervorrichtung - Google Patents

Dreidimensionale Halbleitervorrichtung Download PDF

Info

Publication number
DE102016114578A1
DE102016114578A1 DE102016114578.5A DE102016114578A DE102016114578A1 DE 102016114578 A1 DE102016114578 A1 DE 102016114578A1 DE 102016114578 A DE102016114578 A DE 102016114578A DE 102016114578 A1 DE102016114578 A1 DE 102016114578A1
Authority
DE
Germany
Prior art keywords
horizontal channel
vertical channels
layer
semiconductor device
vertical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102016114578.5A
Other languages
English (en)
Inventor
Changhyun LEE
Heonkyu Lee
Shinhwan Kang
Youngwoo Park
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102016114578A1 publication Critical patent/DE102016114578A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Eine dreidimensionale (3D) Halbleitervorrichtung weist eine Stapelstruktur (ST1, ST2), welche vertikal auf einem Substrat (10) gestapelte Elektroden (EL) aufweist, eine Kanalstruktur, welche mit den Elektroden (EL) gekoppelt ist, um eine Mehrzahl von dreidimensional auf dem Substrat (10) angeordneten Speicherzellen zu bilden, wobei die Kanalstruktur erste vertikale Kanäle (VS1) und zweite vertikale Kanäle (VS2) aufweist, welche die Stapelstruktur (ST1, ST2) durchdringen und einen ersten horizontalen Kanal (HS1), welcher unter der Stapelstruktur (ST1, ST2) angeordnet ist, um lateral die ersten vertikalen Kanäle (VS1) und die zweiten vertikalen Kanäle (VS2) miteinander zu verbinden, wobei ein zweiter horizontaler Kanal (HS2) einen ersten Leitfähigkeitstyp hat und mit einer Seitenwand des ersten horizontalen Kanals (HS1) der Kanalstruktur verbunden ist, und leitfähige Stopfen auf, welche einen zweiten Leitfähigkeitstyp haben und an oberen Enden der zweiten vertikalen Kanäle (VS2) angeordnet sind.

Description

  • QUERVERWEIS AUF EINE VERWANDTE ANMELDUNG
  • Diese nichtvorläufige U. S.-Patentanmeldung beansprucht unter 35 U.S.C. § 119 die Priorität der am 18. September 2015 beim Koreanischen Amt für geistiges Eigentum eingereichten koreanischen Patentanmeldung Nr. 10-2015-0132515 , deren Offenbarung hierin durch Verweis in ihrer Gesamtheit mit aufgenommen ist.
  • HINTERGRUND
  • Die erfinderischen Konzepte beziehen sich auf dreidimensionale (3D) Halbleitervorrichtungen und genauer auf 3D-Halbleitervorrichtungen, welche in der Lage sind, eine Zuverlässigkeit und eine Integrationsdichte zu verbessern.
  • Halbleitervorrichtungen wurden in hohem Maße integriert, um hohe Leistungsfähigkeit und geringe Kosten vorzusehen. Die Integrationsdichte von Halbleitervorrichtungen kann die Kosten der Halbleitervorrichtungen beeinflussen, was zu einer Nachfrage nach einer in hohem Maße integrierten Halbleitervorrichtung führt. Eine Integrationsdichte einer herkömmlichen zweidimensionalen (2D) oder planaren Halbleitervorrichtung kann hauptsächlich durch eine Fläche bestimmt sein, welche eine Einheitsspeicherzelle einnimmt. Demnach kann die Integrationsdichte der herkömmlichen 2D-Halbleitervorrichtungen in hohem Maße durch eine Technik zum Bilden von feinen Strukturen beeinflusst werden. Da jedoch extrem hochpreisige Vorrichtungen benötigt werden, um feine Strukturen zu bilden, nimmt die Integrationsdichte von 2D-Halbleitervorrichtungen fortwährend zu, ist jedoch nach wie vor beschränkt. Deshalb wurden dreidimensionale (3D) Halbleitervorrichtungen, welche dreidimensional angeordnete Speicherzellen aufweisen, entwickelt.
  • KURZFASSUNG
  • Ausführungsformen der erfinderischen Konzepte können dreidimensionale (3D) Halbleitervorrichtungen vorsehen, welche in der Lage sind, eine Zuverlässigkeit und eine Integrationsdichte zu verbessern.
  • Gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte kann eine 3D-Halbleitervorrichtung eine Stapelstruktur, welche Elektroden aufweist, die vertikal auf einem Substrat gestapelt sind, eine Kanalstruktur, welche mit den Elektroden gekoppelt ist, um eine Mehrzahl von dreidimensional auf dem Substrat angeordneten Speicherzellen zu bilden, wobei die Kanalstruktur erste vertikale Kanäle und zweite vertikale Kanäle, welche die Stapelstruktur durchdringen, sowie einen ersten horizontalen Kanal aufweist, der unter der Stapelstruktur angeordnet ist, um die ersten vertikalen Kanäle und die zweiten vertikalen Kanäle lateral miteinander zu verbinden, einen zweiten horizontalen Kanal, welcher einen ersten Leitfähigkeitstyp hat und mit einer Seitenwand des ersten horizontalen Kanals der Kanalstruktur verbunden ist, und leitfähige Stopfen aufweisen, welche einen zweiten Leitfähigkeitstyp haben und an oberen Enden der zweiten vertikalen Kanäle angeordnet sind.
  • Gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte kann eine 3D-Halbleitervorrichtung eine Mehrzahl von Stapelstrukturen, welche sich in einer ersten Richtung erstrecken und voneinander in einer zweiten Richtung beabstandet sind, wobei jede der Stapelstrukturen Elektroden aufweist, welche vertikal auf einem Substrat gestapelt sind, erste vertikale Kanäle und zweite vertikale Kanäle, welche jede der Stapelstrukturen durchdringen, einen ersten horizontalen Kanal, welcher sich in der ersten Richtung unter jeder der Stapelstrukturen erstreckt und die ersten vertikalen Kanäle und die zweiten vertikalen Kanäle miteinander verbindet, zweite horizontale Kanäle, welche in Kontakt mit beiden Seitenwänden des ersten horizontalen Kanals sind, eine leitfähige Leitung, welche sich in der ersten Richtung auf jeder der Stapelstrukturen erstreckt und mit den zweiten vertikalen Kanälen verbunden ist, und eine Bitleitung aufweisen, welche sich in der zweiten Richtung auf der leitfähigen Leitung erstreckt und mit den vertikalen Kanälen verbunden ist. Jeder der zweiten horizontalen Kanäle kann sich in der ersten Richtung zwischen den Stapelstrukturen, welche benachbart zueinander sind, erstrecken, wenn aus einer Draufsicht betrachtet.
  • Gemäß einigen beispielhaften Ausführungsformen der erfinderischen Konzepte kann eine 3D-Halbleitervorrichtung einen horizontalen Kanal, welcher sich in einer ersten Richtung auf einem Substrat erstreckt, zweite horizontale Kanäle, welche sich in der erste Richtung an beiden Seiten des ersten horizontalen Kanals erstrecken, und in Kontakt mit beiden Seitenwänden des ersten horizontalen Kanals sind, eine Stapelstruktur, welche sich in der ersten Richtung erstreckt und eine Mehrzahl von Elektroden aufweist, welche vertikal auf dem ersten horizontalen Kanal gestapelt sind, erste vertikale Kanäle und zweite vertikale Kanäle, welche die Stapelstruktur durchdringen, um mit dem ersten horizontalen Kanal verbunden zu sein, und leitfähige Stopfen aufweisen, welche an oberen Enden der zweiten vertikalen Kanäle angeordnet sind. Die zweiten horizontalen Kanäle können einen ersten Leitfähigkeitstyp haben, und die leitfähigen Stopfen können einen zweiten Leitfähigkeitstyp haben.
  • Gemäß einigen Ausführungsformen der vorliegenden erfinderischen Konzepte ist eine dreidimensionale (3D) Halbleitervorrichtung vorgesehen. In einigen Ausführungsformen weist die Vorrichtung eine Stapelstruktur, welche sich in einer ersten Richtung erstreckt, und welche eine Mehrzahl von Elektroden aufweist, welche vertikal auf einem Substrat gestapelt sind, erste vertikale Kanäle und zweite vertikale Kanäle, welche die Stapelstruktur durchdringen, einen ersten horizontalen Kanal, welcher sich in der ersten Richtung unter der Stapelstruktur erstreckt und welcher die ersten vertikalen Kanäle und die zweiten vertikalen Kanäle miteinander verbindet, einen zweiten horizontalen Kanal, welcher sich in der ersten Richtung erstreckt und welcher beide Seitenwände des ersten horizontalen Kanals berührt, und leitfähige Stopfen auf, welche an oberen Enden der zweiten vertikalen Kanäle sind, wobei die leitfähigen Stopfen einen zweiten Leitfähigkeitstyp haben, welcher unterschiedlich von dem ersten Leitfähigkeitstyp ist.
  • Es wird festgehalten, dass Aspekte des erfinderischen Konzepts, welches hinsichtlich einer Ausführungsform beschrieben ist, in einer unterschiedlichen Ausführungsform integriert sein können, obwohl nicht speziell mit Bezug dazu beschrieben. Das heißt, dass alle Ausführungsformen und/oder Merkmale einer beliebigen Ausführungsform auf beliebige Art und Weise und/oder in beliebiger Kombination kombiniert werden können. Diese und andere Aufgaben und/oder Aspekte des vorliegenden erfinderischen Konzepts werden im Detail in der Beschreibung erklärt, welche untenstehend ausgeführt ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die erfinderischen Konzepte werden in Hinsicht auf die beigefügten Zeichnungen und die begleitende, detaillierte Beschreibung deutlicher werden.
  • 1 ist ein schematisches Blockschaltbild, welches eine dreidimensionale (3D) Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • 2 ist ein Schaltbild, welches eine Zellanordnung einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • 3 ist eine Draufsicht, welche eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • 4A ist eine Draufsicht, welche einen Zellanordnungsbereich einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • 4B ist eine Draufsicht, welche eine Kanalstruktur einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • 5 und 6 sind Querschnittsansichten entlang Linie I–I' bzw. II–II' in 4A, um eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zu veranschaulichen.
  • 7A bis 7E sind vergrößerte Ansichten eines Abschnitts „A” der 5.
  • 8A und 8B sind Ansichten, welche Verfahren zum Betreiben einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulichen.
  • 9 ist eine Querschnittsansicht, welche eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • 10 ist eine vergrößerte Ansicht eines Abschnitts „A” der 9.
  • 11, 12, 13 und 14 sind Querschnittsansichten, welche 3D-Halbleitervorrichtungen gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulichen.
  • 15 ist eine Draufsicht, welche eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • 16 ist eine Querschnittsansicht entlang einer Linie I–I' in 15, um eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zu veranschaulichen.
  • 17 ist ein schematisches Blockschaltbild, welches eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • 18 ist eine Querschnittsansicht, welche eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • 19 bis 29 sind Querschnittsansichten entlang der Linie I–I' in 4A, um Verfahren zum Herstellen einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zu veranschaulichen.
  • 30 bis 35 sind jeweils vergrößerte Ansichten von Abschnitten „A” der 21 bis 26, um Herstellungsverfahren für eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zu veranschaulichen.
  • 36 bis 40 sind Querschnittsansichten, welche Verfahren zum Bilden einer leitfähigen Kontaktstelle und eines Source-Stopfens einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Beispielhafte Ausführungsformen von Aspekten der vorliegenden erfinderischen Konzepte, welche hierin erklärt und veranschaulicht sind, weisen ihre komplementären Gegenstücke auf bzw. schließen diese ein. In der Beschreibung bezeichnen gleiche Bezugsziffern oder gleiche Bezugszeichen durchgehend die gleichen Elemente.
  • 1 ist ein schematisches Blockschaltbild, welches eine dreidimensionale (3D) Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • Bezugnehmend auf 1 kann eine 3D-Halbleitervorrichtung eine Speicherzellenanordnung 1, einen Zeilendekoder 2, einen Seitenpuffer 3, einen Spaltendekoder 4 und eine Steuerschaltung 5 aufweisen. Die 3D-Halbleitervorrichtung kann eine 3D-Halbleiterspeichervorrichtung sein.
  • Die Speicherzellenanordnung 1 kann eine Mehrzahl von Speicherblöcken BLK0 bis BLKn aufweisen. Jeder der Speicherblöcke BLK0 bis BLKn kann eine Mehrzahl von Speicherzellen, eine Mehrzahl von Wortleitungen und eine Mehrzahl von Bitleitungen aufweisen. Die Wortleitungen und die Bitleitungen können elektrisch mit den Speicherzellen verbunden sein.
  • Der Zeilendekoder 2 kann ein Adresssignal, welches von einem externen System zugeführt wird, dekodieren, um eine der Wortleitungen auszuwählen. Das Adresssignal, welches in dem Zeilendekoder 2 dekodiert wird, kann für einen Zeilentreiber (nicht gezeigt) vorgesehen sein. Der Zeilentreiber kann eine ausgewählte Wortleitungsspannung und nicht-ausgewählte Wortleitungsspannungen, welche von einer Spannungserzeugungsschaltung (nicht gezeigt) erzeugt werden, für die ausgewählte Wortleitung und nicht-ausgewählte Wortleitungen in Antwort auf ein Steuersignal der Steuerschaltung vorsehen. Der Zeilendekoder 2 kann gemeinsam mit der Mehrzahl von Speicherblöcken BLK0 bis BLKn verbunden sein und kann Treibersignale für die Wortleitungen eines Speicherblocks, welcher durch ein Blockauswahlsignal ausgewählt wird, vorsehen.
  • Der Seitenpuffer 3 kann mit der Speicherzellanordnung 1 über die Bitleitungen verbunden sein, um Daten, welche in den Speicherzellen gespeichert sind, abzutasten. Der Seitenpuffer 3 kann mit einer Bitleitung verbunden sein, welche durch ein Adresssignal, welches in dem Spaltendekoder 4 dekodiert wird, ausgewählt wird. Gemäß einem Betriebsmodus kann der Seitenpuffer 3 Daten, welche in den Speicherzellen zu speichern sind vorübergehend speichern, oder kann Daten, welche in den Speicherzellen gespeichert sind, abtasten. Beispielsweise kann der Seitenpuffer 3 als ein Schalttreiber während eines Programmierbetriebsmodus betrieben werden und kann als ein Leseverstärker während eines Abtastbetriebsmodus betrieben werden. Der Seitenpuffer 3 kann Leistung (beispielsweise eine Spannung oder einen Strom) von der Steuerschaltung 5 empfangen und kann die empfangene Leistung für die ausgewählte Bitleitung vorsehen.
  • Der Spaltendekoder 4 kann einen Datenübertragungspfad zwischen dem Seitenpuffer 3 und einer externen Vorrichtung (beispielsweise einem Speichercontroller) vorsehen. Der Spaltendekoder 4 kann ein Adresssignal, welches von der externen Vorrichtung eingegeben wird, dekodieren, um eine der Bitleitungen auszuwählen. Der Spaltendekoder 4 kann gemeinsam mit der Mehrzahl von Speicherblöcken BLK0 bis BLKn verbunden sein und kann Daten für die Bitleitungen des Speicherblocks, welcher durch das Blockauswahlsignal ausgewählt ist, vorsehen.
  • Die Steuerschaltung 5 kann den Gesamtbetrieb der 3D-Halbleitervorrichtung steuern. Die Steuerschaltung 5 kann Steuersignale und eine externe Spannung empfangen und kann in Antwort auf die empfangenen Steuersignale betrieben werden. Die Steuerschaltung 5 kann einen Spannungserzeuger aufweisen, welcher Spannungen (beispielsweise eine Programmierspannung, eine Abtastspannung und eine Löschspannung) erzeugt, welche notwendig für inneren Betrieb bzw. innere Operationen mittels der externen Spannung sind. Die Steuerschaltung 5 kann eine Abtastoperation, eine Schreiboperation und/oder eine Löschoperation in Antwort auf die Steuersignale steuern.
  • 2 ist ein Schaltbild, welches eine Zellanordnung einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • Bezugnehmend auf 2 kann eine Zellanordnung einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte eine gemeinsame Sourceleitung CSL, eine Mehrzahl von Bitleitungen BL und eine Mehrzahl von Zellsträngen CSTR, welche zwischen der gemeinsamen Sourceleitung CSL und den Bitleitungen BL verbunden sind, aufweisen.
  • Die Bitleitungen BL können zweidimensional angeordnet sein. Eine Mehrzahl der Zellstränge CSTR kann parallel zu jeder der Bitleitungen BL verbunden sein. Die Zellstränge CSTR können gemeinsam mit der gemeinsamen Sourceleitung CSL verbunden sein. In anderen Worten gesagt kann eine Mehrzahl der Zellstränge CSTR zwischen einer gemeinsamen Sourceleitung CSL und der Mehrzahl von Bitleitungen BL angeordnet sein. In einigen Ausführungsformen kann die gemeinsame Sourceleitung CSL eine Mehrzahl von gemeinsamen Sourceleitungen CSL aufweisen, welche zweidimensional angeordnet sind. Dieselbe Spannung kann an die Mehrzahl der gemeinsamen Sourceleitungen CSL angelegt werden, oder die gemeinsamen Sourceleitungen CSL können elektrisch unabhängig voneinander gesteuert werden.
  • Jeder der Zellstränge CSTR kann einen Masseauswahltransistor GST aufweisen, welcher mit der gemeinsamen Sourceleitung CSL verbunden ist, einen Strangauswahltransistor SST, welcher mit der Bitleitung BL verbunden ist, und eine Mehrzahl von Speicherzelltransistoren MCT, welche zwischen den Masse- und Strangauswahltransistoren GST und SST zwischenliegend angeordnet sind. Der Masseauswahltransistor GST, die Speicherzelltransistoren MCT und der Strangauswahltransistor SST können in Serie miteinander in der Reihenfolge, die benannt ist, verbunden sein.
  • Die gemeinsame Sourceleitung CSL kann gemeinsam mit Sources der Masseauswahltransistoren GST verbunden sein. Eine Masseauswahlleitung GSL, eine Mehrzahl von Wortleitungen WL0 bis WL3 und eine Strangauswahlleitung SSL, welche zwischen der gemeinsamen Sourceleitung CSL und den Bitleitungen BL angeordnet sind, können als eine Gateelektrode des Masseauswahltransistors GST, Gateelektroden der Speicherzelltransistoren MCT und eine Gateelektrode des Strangauswahltransistors SST jeweils verwendet werden. Jeder der Speicherzelltransistoren MCT kann ein Datenspeicherelement aufweisen. Zusätzlich können Kanalbereiche der Transistoren, welche die Zellstränge CSTR bilden, elektrisch gemeinsam mit einer P-Typ-Wanne (P-Wanne) verbunden werden.
  • 3 ist eine Draufsicht, welche eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht. 4A ist eine Draufsicht, welche einen Zellanordnungsbereich einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht. 4B ist eine Draufsicht, welche Kanalstruktur einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht. 5 und 6 sind Querschnittsansichten entlang Linien I–I' bzw. II–II' in 4A, um eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zu veranschaulichen. Die 7A bis 7E sind vergrößerte Ansichten eines Abschnitts „A” der 5.
  • Bezugnehmend auf die 3, 4A, 4B, 5 und 6 kann ein Substrat 10 einen Zellanordnungsbereich CAR, Kontaktbereiche CTR und Dummybereiche DMY aufweisen. Die Kontaktbereiche CTR können an beiden Seiten des Zellanordnungsbereichs CAR in einer ersten Richtung D1 angeordnet sein. Die Dummybereiche DMY können an beiden Seiten des Zellanordnungsbereichs CAR in einer zweiten Richtung D2 rechtwinklig zu der ersten Richtung D1 angeordnet sein. Eine Mehrzahl von ersten Stapelstrukturen ST1 und eine Mehrzahl von zweiten Stapelstrukturen ST2 kann sich in der ersten Richtung D1 parallel zueinander auf dem Substrat erstrecken und kann voneinander in der zweiten Richtung D2 beabstandet sein. Wie in 3 veranschaulicht ist, können die ersten Stapelstrukturen ST1 und die zweiten Stapelstrukturen ST2 alternierend entlang der zweiten Richtung D2 angeordnet sein, wenn aus einer Draufsicht betrachtet. In einigen Ausführungsformen können die erste und die zweite Richtung D1 und D2 parallel zu einer oberen Oberfläche des Substrats 10 sein.
  • In einigen Ausführungsformen kann das Substrat 10 aus einem Halbleitermaterial gebildet sein und kann eine Wannen-Dotierstoffschicht 11 aufweisen, welche mit Dotierstoffen eines ersten Leitfähigkeitstyps dotiert ist. Beispielsweise kann das Substrat 10 wenigstens eines von Silizium (Si), Germanium (Ge), Silizium-Germanium (SiGe), Galliumarsenid (GaAs), Indium-Gallium-Arsenid (InGaAs), Alumium-Gallium-Arsenid (AlGaAs) oder eine beliebige Kombination davon aufweisen. Beispielsweise kann das Substrat 10 ein Bulk-Siliziumsubstrat, ein Silizium-auf-Isolator(Sol)-Substrat, ein Germanium-Substrat, ein Germanium-auf-Isolator(GoI)-Substrat, ein Silizium-Germanium-Substrat und/oder ein Substrat, welches eine epitaktische Schicht aufweist, welche durch ein Durchführen eines selektiven epitaktischen Wachstums(SEG)-Vorgangs erlangt wird, sein.
  • In bestimmten Ausführungsformen kann das Substrat 10 ein Isoliermaterial aufweisen und kann eine einzelne Schicht oder eine Mehrzahl von dünnen Schichten aufweisen. Beispielsweise kann das Substrat 10 wenigstens eines einer Siliziumoxidschicht, einer Siliziumnitridschicht oder einer Low-k-Dielektrikumsschicht aufweisen.
  • Jede der ersten und zweiten Stapelstrukturen ST1 und ST2 kann Elektroden EL, welche vertikal auf dem Substrat 10 geschichtet sind, und Isolierschichten ILD, welche zwischen den Elektroden EL angeordnet sind, aufweisen. In anderen Worten gesagt können die Elektroden EL entlang einer dritten Richtung D3 rechtwinklig zu der ersten und zweiten Richtung D1 und D2 gestapelt sein. In einigen Ausführungsformen kann die dritte Richtung D3 rechtwinklig zu der oberen Oberfläche des Substrats 10 sein. Die Elektroden EL der ersten und zweiten Stapelstrukturen ST1 und ST2 können ein leitfähiges Material aufweisen. Beispielsweise können die Elektroden EL wenigstens eines aus einem dotierten Halbleiter (beispielsweise dotiertem Silizium), einem Metall (beispielsweise Wolfram, Kupfer oder Aluminium), einem leitfähigen Metallnitrid (beispielsweise Titannitrid oder Tantalnitrid) oder einem Übergangsmetall (beispielsweise Titan oder Tantal) aufweisen.
  • In einigen Ausführungsformen kann die oberste Elektrode jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 in Segmente unterteilt sein, welche lateral voneinander beabstandet sind. In anderen Worten gesagt kann die oberste Elektrode jeder der ersten und zweiten Stapelstruktur ST1 und ST2 eine erste Strangauswahlelektrode SEL1 und eine zweite Strangauswahlelektrode SEL2 aufweisen, welche sich in der ersten Richtung D1 erstrecken und voneinander in der zweiten Richtung D2 beabstandet sind, und eine Trennisolierstruktur 115 kann zwischen der ersten und zweiten Strangauswahlelektrode SEL1 und SEL2 angeordnet sein.
  • In jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 können die Dicken der Isolierschichten ILD gemäß Charakteristiken der 3D-Halbleitervorrichtung variiert werden. In einigen Ausführungsformen können die Dicken der Isolierschichten ILD im Wesentlichen gleich zueinander sein. In einigen Ausführungsformen kann/können eine oder einige der Isolierschichten ILD dicker sein als eine andere oder andere der Isolierschichten ILD. In einigen Ausführungsformen kann jede der Isolierschichten ILD wenigstens eine einer Siliziumoxidschicht oder einer Low-k-Dielektrikumsschicht aufweisen. In einigen Ausführungsformen können die isolierenden Schichten ILD Poren und/oder Luftspalte aufweisen.
  • In einigen Ausführungsformen kann die 3D-Halbleitervorrichtung eine vertikale NAND-Flashspeichervorrichtung sein. In diesem Fall können einige der Elektroden EL jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 als Steuergateelektroden der Speicherzelltransistoren MCT der 2 verwendet werden.
  • In einigen Ausführungsformen können die Elektroden EL jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 mit einer Kanalstruktur CHS gekoppelt werden, um die Speicherzelltransistoren MCT der 2, die Strangauswahltransistoren SST der 2 und die Masseauswahltransistoren GST der 2 zu bilden. In jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 kann die erste und zweite Strangauswahlelektrode SEL1 und SEL2, welche der oberste Elektrode entsprechen, als die Gateelektroden der Strangauswahltransistoren SST der 2, eine elektrische Verbindung zwischen einer Bitleitung BL und der Kanalstruktur CHS steuernd, verwendet werden, die unterste Elektrode EL kann als die Gateelektroden der Masseauswahltransistoren GST der 2, die elektrische Verbindung zwischen der Kanalstruktur CHS und der gemeinsamen Sourceleitung CSL steuernd, verwendet werden. Die Elektroden EL zwischen der obersten Elektrode und der untersten Elektrode können als die Steuergateelektroden der Speicherzelltransistoren MCT der 2 und der Wortleitungen, welche die Steuergateelektroden verbinden, verwendet werden.
  • In einigen Ausführungsformen kann eine Kanalstruktur CHS erste vertikale Kanäle VS1, zweite vertikale Kanäle VS2, vertikale Dummykanäle DVS und einen ersten horizontalen Kanal HS1 aufweisen. Die ersten und zweiten vertikalen Kanäle VS1 und VS2 und die vertikalen Dummykanäle DVS können jede der ersten und zweiten Stapelstrukturen ST1 und ST2 durchdringen. Der erste horizontale Kanal HS1 kann unter jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet sein und kann lateral oder horizontal die ersten und zweiten vertikalen Kanäle VS1 und VS2 und die vertikalen Dummykanäle DVS miteinander verbinden.
  • Die ersten vertikalen Kanäle VS1 können voneinander beabstandet sein und können in der ersten Richtung D1 und in der zweiten Richtung D2 angeordnet sein. Die zweiten vertikalen Kanäle VS2 können voneinander beabstandet sein und können in der ersten Richtung D1 und der zweiten Richtung D2 angeordnet sein. Zu dieser Zeit kann jeder der zweiten vertikalen Kanäle VS2 an einer Position verschoben von einem entsprechenden einen der ersten vertikalen Kanäle VS1 in einer Richtung diagonal zu der zweiten Richtung D2 angeordnet sein. In anderen Worten gesagt können die ersten und zweiten vertikalen Kanäle VS1 und VS2, die benachbart zueinander sind, in einer Zickzack-Form entlang der ersten Richtung D1 angeordnet sein. Die vertikalen Dummykanäle DVS jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 können in der ersten Richtung D1 angeordnet sein und können zwischen den ersten und zweiten Strangauswahlelektroden SEL1 und SEL2 angeordnet sein. Jeder der vertikalen Dummykanäle DVS kann zwischen den ersten vertikalen Kanälen VS1, welche in der zweiten Richtung D2 angeordnet sind, angeordnet sein und kann mit jedem der zweiten vertikalen Kanäle VS2, welche benachbart dazu sind, in einer Richtung diagonal zu der zweiten Richtung D2 ausgerichtet sein. In einigen Ausführungsformen kann jeder der vertikalen Kanäle VS1, VS2 und DVS ein Hohlrohr- oder eine Makkaroni-Form haben. In bestimmten Ausführungsformen kann jeder der vertikalen Kanäle VS1, VS2 und DVS eine zylindrische Form haben.
  • In einigen Ausführungsformen kann sich der erste horizontale Kanal HS1 von unteren Enden der vertikalen Kanäle VS1, VS2 und DVS erstrecken, um unter jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet zu sein. Der erste horizontale Kanal HS1 kann sich entlang der ersten Richtung D1 erstrecken. In anderen Worten gesagt kann der erste horizontale Kanal HS1 gemeinsam mit den ersten und zweiten vertikalen Kanälen VS1 und VS2 verbunden sein, welche in der ersten und zweiten Richtung D1 und D2 angeordnet sind, und den vertikalen Dummykanälen DVS, welche in der ersten Richtung D1 angeordnet sind. In einigen Ausführungsformen können die ersten und zweiten vertikalen Kanäle VS1 und VS2, die vertikalen Dummykanäle DVS und der erste horizontale Kanal HS1 eine einzelne Halbleiterschicht bilden, welche sich kontinuierlich ohne eine Grenzfläche erstreckt.
  • In einigen Ausführungsformen kann der erste horizontale Kanal HS1 eine Hohlrohr- oder eine Makkaroni-Form haben, welche mit den vertikalen Kanälen VS1, VS2 und DVS verbunden ist. Beispielsweise können die ersten und zweiten vertikalen Kanäle VS1 und VS2, die vertikalen Dummykanäle DVS und der erste horizontale Kanal HS1 eine Rohrform bilden, welche in einem Körper ist.
  • Wie in 4B veranschaulicht ist, kann der erste horizontale Kanal HS1 mit der ersten oder zweiten Stapelstruktur ST1 oder ST2 überlappen, wenn aus einer Draufsicht betrachtet. Zusätzlich kann der erste horizontale Kanal HS1 abgerundete Seitenwände haben, und jede abgerundete Seitenwand des ersten horizontalen Kanals HS1 kann in Kontakt mit einem zweiten horizontalen Kanal HS2 sein. Eine Breite des ersten horizontalen Kanals HS1 kann kleiner sein als diejenige jeder der ersten und zweiten Stapelstrukturen ST1 und ST2.
  • In einigen Ausführungsformen können die ersten und zweiten vertikalen Kanäle VS1 und VS2, die vertikalen Dummykanäle DVS und der erste horizontale Kanal HS1 aus einem Halbleitermaterial gebildet sein und können undotiert oder mit Dotierstoffen desselben Leitfähigkeitstyps (beispielsweise des ersten Leitfähigkeitstyps) dotiert sein wie die Wannen-Dotierstoffschicht 11. Die vertikalen Kanäle VS1, VS2 und DVS und der erste horizontale Kanal HS1 können eine Kristallstruktur haben, welche wenigstens eines einer einkristallinen Struktur einer amorphen Struktur oder einer polykristallinen Struktur aufweist.
  • In einigen Ausführungsformen können erste und zweite vertikale Kanäle VS1 und VS2, die vertikalen Dummykanäle DVS und der ersten horizontale Kanal HS1 die einzelne Halbleiterschicht, welche keine Grenzfläche hat, wie obenstehend beschrieben ist, bilden. Die Halbleiterschicht kann eine im Wesentlichen einheitliche Dicke haben und kann sich von inneren Seitenwänden der ersten oder zweiten Stapelstruktur ST1 oder ST2 auf eine untere Oberfläche bzw. Bodenoberfläche der ersten oder zweiten Stapelstruktur ST1 oder ST2 erstrecken. In anderen Worten gesagt können die Dicken der ersten und zweiten vertikalen Kanäle VS1 und VS2 im Wesentlichen gleich zu einer Dicke des ersten horizontalen Kanals HS1 sein.
  • Eine Füllisolierstruktur VI kann innere Räume der vertikalen Kanäle VS1, VS2 und DVS und den ersten horizontalen Kanal HS1 füllen. Beispielsweise kann sich die Füllisolierstruktur VI von den inneren Räumen der vertikalen Kanäle VS1, VS2 und DVS in den inneren Raum des ersten horizontalen Kanals HS1 erstrecken.
  • Die zweiten horizontalen Kanäle HS2 können an beiden Seiten des ersten horizontalen Kanals HS1 der Kanalstruktur CHS angeordnet sein, um den ersten horizontalen Kanal HS1 mit der Wannen-Dotierstoffschicht 11 zu verbinden. In einigen Ausführungsformen kann der zweite horizontale Kanal HS2 aus einem Halbleitermaterial gebildet sein und kann undotiert sein oder dotiert mit Dotierstoffen desselben Leitfähigkeitstyps (d. h. des ersten Leitfähigkeitstyps) wie die Wannen-Dotierstoffschicht 11. Der zweite horizontale Kanal HS2 kann eine Kristallstruktur haben, welche wenigstens eine einer einkristallinen Struktur, einer amorphen Struktur oder eine polykristallinen Struktur aufweist.
  • Detaillierter kann der zweite horizontale Kanal HS2 zwischen den ersten und zweiten Stapelstrukturen ST1 und ST2 in einer Draufsicht angeordnet sein und kann sich parallel zu dem ersten horizontalen Kanal HS1 entlang der ersten Richtung D1 erstrecken. Die zweiten horizontalen Kanäle HS2 können in Kontakt mit beiden Seitenwänden des ersten horizontalen Kanals HS1 unter den ersten und der zweiten Stapelstrukturen ST1 und ST2 sein. Eine Grenzfläche kann zwischen dem ersten horizontalen Kanal HS1 und dem zweiten horizontalen Kanal HS2 existieren, welche aus Halbleitermaterialien gebildet sind. Der zweite horizontale Kanal HS2 kann elektrisch mit den vertikalen Kanälen VS1, VS2 und DVS über den ersten horizontalen Kanal HS1 verbunden sein.
  • Der zweite horizontale Kanal HS2 kann einen Dotierstoffbereich 13 aufweisen, welcher zwischen den ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet ist, wenn aus einer Draufsicht betrachtet. Hier kann der Dotierstoffbereich 13 mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert sein. Eine Dotierstoffkonzentration des Dotierstoffbereichs 13 kann höher sein als diejenige des zweiten horizontalen Kanals HS2.
  • In einigen Ausführungsformen können leitfähige Kontaktstellen PAD an oberen Enden der ersten und zweiten vertikalen Kanäle VS1 und VS2 angeordnet sein, und Source-Stopfen CPLG können an oberen Enden der vertikalen Dummykanäle DVS angeordnet sein. In einigen Ausführungsformen können die oberen Enden der vertikalen Kanäle VS1, VS2 und DVS niedriger sein als die obere Oberfläche jeder der ersten und zweiten Stapelstrukturen ST1 und ST2, und obere Oberflächen der leitfähigen Kontaktstelle PAD und des Source-Stopfens CPLG können im Wesentlichen koplanar mit der oberen Oberfläche jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 sein. Eine vertikale Länge jedes der Source-Stopfen CPLG kann größer sein als diejenige der leitfähigen Kontaktstellen PAD. In anderen Worten gesagt können untere Oberflächen der leitfähigen Kontaktstellen PAD höher sein als die obere Oberfläche der obersten Elektrode SEL1 und SEL2 und unteren Oberflächen der Source-Stopfen CPLG können niedriger sein als die unteren Oberfläche der obersten Elektrode SEL1 und SEL2. Beispielsweise kann sich der Source-Stopfen CPLG vertikal in Richtung des Substrats 10 erstrecken derart, dass die untere Oberfläche des Source-Stopfens CPLG benachbart zu dem ersten horizontalen Kanal HS1 ist.
  • Die leitfähigen Kontaktstellen PAD und die Source-Stopfen CPLG können Dotierstoffbereiche sein, dotiert mit Dotierstoffen oder können aus einem leitfähigen Material gebildet sein. In einigen Ausführungsformen können die leitfähigen Kontaktstellen PAD und die Source-Stopfen CPLG einen zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp des Dotierstoffbereichs 13 und der Wannen-Dotierstoffschicht 11 haben.
  • In einigen Ausführungsformen kann eine Datenspeicherschicht DS zwischen jedem der vertikalen Kanäle VS1, VS2 und DVS angeordnet sein, und jede der ersten und zweiten Stapelstrukturen ST1 und ST2 kann sich zwischen dem ersten horizontalen Kanal HS1 und einer unteren Oberfläche jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 erstrecken. Zusätzlich kann eine Restdatenspeicherstruktur DSP zwischen dem ersten horizontalen Kanal HS1 und der Wannen-Dotierstoffschicht 11 angeordnet sein und kann von der Datenspeicherschicht DS beabstandet sein.
  • In einigen Ausführungsformen können, wenn die 3D-Halbleitervorrichtung die vertikale NAND-Flashspeichervorrichtung ist, jede der Datenspeicherschicht DS und der Restdatenspeicherstruktur DSP eine Tunnelisolierschicht TIL, eine Ladungsspeicherschicht CIL und eine Sperrisolierschicht BLK aufweisen, wie in den 7A bis 7E veranschaulicht ist. Daten, welche in der Datenspeicherschicht DS gespeichert sind, können unter Verwendung von Flower-Nordheim-Tunneln geändert werden, das durch eine Spannungsdifferenz zwischen der Elektrode EL und jedem der ersten und zweiten vertikalen Kanäle VS1 und VS2 verursacht wird, welche das Halbleitermaterial aufweisen. In einigen Ausführungsformen kann die Datenspeicherschicht DS eine dünne Schicht sein, welche in der Lage ist, Daten basierend auf anderen Betriebsprinzipien zu speichern. Beispielsweise kann die Datenspeicherschicht DS eine dünne Schicht für eine Phasenübergangsspeicherzelle und/oder eine dünne Schicht für eine Speicherzelle mit variablem Widerstand sein.
  • Eine horizontale Isolierstruktur HIL kann sich von zwischen der Datenspeicherschicht DS und jeder der Elektroden EL auf oberen und unteren Oberflächen jeder der Elektroden EL erstrecken. Die horizontale Isolierstruktur HIL auf oberen und unteren Oberflächen der ersten und zweiten Strangauswahlelektroden SEL1 und SEL2 kann sich ferner zwischen der Trennisolierstrutkur 115 und den ersten und zweiten Strangauswahlelektroden SEL1 und SEL2 erstrecken. In einigen Ausführungsformen kann, wenn die 3D-Halbleitervorrichtung die vertikale NAND-Flashspeichervorrichtung ist, die horizontale Isolierstruktur HIL als eine Sperrschicht verwendet werden.
  • Eine Deckisolierstruktur 125 kann auf jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet sein, um obere Oberflächen der leitfähigen Kontaktstellen PAD und obere Oberflächen der Source-Stopfen CPLG zu bedecken.
  • Eine Füllisolierschicht 130 kann auf einer gesamten oberen Oberfläche des Substrats 10 angeordnet sein, um die ersten und die zweiten Stapelstrukturen ST1 und ST2 zu bedecken, und um einen Raum zwischen den ersten und zweiten Stapelstrukturen ST1 und ST2 vollständig zu füllen. In einigen Ausführungsformen kann die Füllisolierschicht 130 in Kontakt mit einer oberen Oberfläche des zweiten horizontalen Kanals HS2 sein, d. h. einer oberen Oberfläche des Dotierstoffbereichs 13.
  • Eine gemeinsame Sourceleitung CSL, welche sich in der ersten Richtung D1 erstreckt, kann auf der Füllisolierschicht 130 angeordnet sein. Die gemeinsame Sourceleitung CSL kann mit den Source-Stopfen CPLG durch Kontaktstopfen CSP verbunden sein. Die gemeinsame Sourceleitung CSL kann auf jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet sein und kann elektrisch gemeinsam mit den vertikalen Dummykanälen DVS verbunden sein, welche entlang der ersten Richtung D1 angeordnet sind.
  • Eine erste Isolierschicht 140 kann auf der Füllisolierschicht 130 angeordnet sein, um die gemeinsamen Sourceleitungen CSL zu bedecken. Erste, zweite, dritte und vierte Assistenz-Zwischenverbindungen SBL1, SBL2, SBL3 und SBL4 können auf der ersten Isolierschicht 140 angeordnet sein. Die ersten und dritten Assistenz-Zwischenverbindungen SBL1 und SBL3 können auf der ersten Stapelstruktur ST1 angeordnet sein, und die zweiten und vierten Assistenz-Zwischenverbindungen SBL2 und SBL4 können auf der zweiten Stapelstruktur ST2 angeordnet sein. Die ersten und dritten Assistenz-Zwischenverbindungen SBL1 und SBL3 können die gemeinsame Sourceleitung CSL, welche auf der ersten Stapelstruktur ST1 angeordnet ist, schneiden, und die zweiten und vierten Assistenz-Zwischenverbindungen SBL2 und SBL4 können die gemeinsame Sourceleitung CSL, welche auf der zweite Stapelstruktur ST2 angeordnet ist, schneiden.
  • Die ersten Assistenz-Zwischenverbindungen SBL1 können elektrisch mit den ersten vertikalen Kanälen VS1, welche die erste Stapelstruktur ST1 durchdringen, durch untere Kontaktstopfen LCP verbunden sein. Die dritten Assistenz-Zwischenverbindungen SBL3 können elektrisch mit den zweiten vertikalen Kanälen VS2, welche die erste Stapelstruktur ST1 durchdringen, durch untere Kontaktstopfen LCP verbunden sein.
  • Die zweiten Assistenz-Zwischenverbindungen SBL2 können elektrisch mit den ersten vertikalen Kanälen VS1, welche die zweite Stapelstruktur ST2 durchdringen, durch untere Kontaktstopfen LCP verbunden sein. Die vierten Assistenz-Zwischenverbindungen SBL4 können elektrisch mit den zweiten vertikalen Kanälen VS2, welche die zweite Stapelstruktur ST2 durchdringen, durch untere Kontaktstopfen LCP verbunden sein.
  • Eine zweite Isolierschicht 150 kann auf der ersten Isolierschicht 140 angeordnet sein, um die ersten bis vierten Assistenz-Zwischenverbindungen SBL1 bis SBL4 zu bedecken und erste und zweite Bitleitungen BL1 und BL2 können auf der zweiten Isolierschicht 150 angeordnet sein. Die ersten und die zweiten Bitleitungen BL1 und BL2 können sich in der zweiten Richtung D2 erstrecken und können alternierend entlang der ersten Richtung D1 angeordnet sein.
  • Die ersten Bitleitungen BL1 können mit den ersten Assistenz-Zwischenverbindungen SBL1 und den dritten Assistenz-Zwischenverbindungen SBL3 über obere Kontaktstopfen UCP verbunden sein, und die zweiten Bitleitungen BL2 können mit den zweiten Assistenz-Zwischenverbindungen SBL2 und den vierten Assistenz-Zwischenverbindungen SBL4 über obere Kontaktstopfen UCP verbunden sein.
  • Die Kanalstrukturen gemäß verschiedenen Ausführungsformen der erfinderischen Konzepte werden im Detail unter Bezugnahme auf die 7A bis 7E beschrieben werden.
  • Bezugnehmend auf die 7A bis 7E können die ersten und zweiten vertikalen Kanäle VS1 und VS2 kontinuierlich mit dem ersten horizontalen Kanal HS1 ohne eine Grenzschicht dazwischen verbunden sein. In einigen Ausführungsformen kann der erste horizontale Kanal HS1 einen oberen horizontalen Abschnitt HP1, einen unteren horizontalen Abschnitt HP2 und Wandabschnitte VP aufweisen. Der obere und untere horizontale Abschnitt HP1 und HP2 können voneinander durch die Füllisolierstruktur VI beabstandet sein. Einer der Wandabschnitte VP kann zwischen einem Ende des oberen horizontalen Abschnitts HP1 und einem Ende des unteren horizontalen Abschnitts HP2 verbunden sein, und der andere der Wandabschnitte VP kann verbunden sein zwischen einem anderen Ende des oberen horizontalen Abschnitts HP1 und einem anderen Ende des unteren horizontalen Abschnitts HP2. Der obere und der untere horizontale Abschnitt HP1 und HP2 und die Wandabschnitte VP können eine im Wesentlichen einheitliche Dicke haben. Die zweiten horizontalen Kanäle HS2 können an beiden Seiten des ersten horizontalen Kanals HS1 angeordnet sein, um in direktem Kontakt mit dem Wandabschnitt VP des ersten horizontalen Kanals HS1 zu sein.
  • Bezugnehmend auf die 7A bis 7D kann der zweite horizontale Kanal HS2 in direktem Kontakt mit der Wannen-Dotierstoffschicht 11 sein. Der zweite horizontale Kanal HS2 kann mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert sein, und die Dotierstoffkonzentration des zweiten horizontalen Kanals HS2 kann niedriger sein als oder im Wesentlichen gleich zu derjenigen der Wannen-Dotierstoffschicht 11. In dem Fall, in welchem die Dotierstoffkonzentration des zweiten horizontalen Kanals HS2 niedriger ist als diejenige der Wannen-Dotierstoffschicht 11, kann der Dotierstoffbereich 13 des ersten Leitfähigkeitstyps in dem zweiten horizontalen Kanal HS2 angeordnet sein. Hier kann sich der Dotierstoffbereich 13 des ersten Leitfähigkeitstyps in der ersten Richtung D1 erstrecken und kann in Kontakt mit der Wannen-Dotierstoffschicht 11 sein. Die Dotierstoffkonzentration des Dotierstoffbereichs 13 kann im Wesentlichen gleich zu derjenigen der Wannen-Dotierstoffschicht 11 sein. In anderen Worten gesagt kann während einer Löschoperation der vertikalen NAND-Flashspeichervorrichtung eine Löschspannung, welche an die Wannen-Dotierstoffschicht 11 angelegt wird, für den Dotierstoffbereich 13 des ersten Leitfähigkeitstyps vorgesehen sein.
  • Bezugnehmend auf 7E können die ersten und zweiten Stapelstrukturen ST1 und ST2, die ersten und zweiten vertikalen Kanäle VS1 und VS2, die vertikalen Dummykanäle DVS und die ersten und zweiten horizontalen Kanäle HS1 und HS2 auf dem Substrat 10 angeordnet sein, welches aus einem isolierenden Material gebildet ist. Hier kann der zweite horizontale Kanal HS2 in Kontakt mit dem Substrat 10 sein, welches aus dem isolierenden Material gebildet ist, und kann den Dotierstoffbereich 13 des ersten Leitfähigkeitstyps aufweisen. In diesem Fall kann die Löschspannung an den Dotierstoffbereich 13 des ersten Leitfähigkeitstyps während der Löschoperation der vertikalen NAND-Flashspeichervorrichtung angelegt werden.
  • Die Datenspeicherschicht DS kann sich von zwischen der Stapelstruktur ST1 oder ST2 und jedem der ersten und zweiten vertikalen Kanäle VS1 und VS2 zwischen den ersten horizontalen Kanal HS1 und die unterste Isolierschicht ILD hinein erstrecken. Die Restdatenspeicherstruktur DSP kann zwischen der Wannen-Dotierstoffschicht 11 und dem unteren horizontalen Abschnitt HP2 des ersten horizontalen Kanals HS1 angeordnet sein. Die Datenspeicherschicht DS kann dieselbe dünne Schicht (dieselben dünnen Schichten) wie die Restdatenspeicherstruktur DSP haben. In einigen Ausführungsformen kann jede der Datenspeicherschicht DS und der Restdatenspeicherstruktur DSP die Tunnelisolierschicht TIL, die Ladungsspeicherschicht CIL und die Sperrisolierschicht BLK aufweisen.
  • In der Datenspeicherschicht DS und der Restdatenspeicherstruktur DSP kann die Ladungsspeicherschicht CIL wenigstens eine einer fallenreichen Isolierschicht (Trap siterich insulating layer), einer Floating-Gateelektrode oder einer Isolierschicht, welche leitfähige Nano-Dots (oder Nanopartikel) aufweist, aufweisen. Die Ladungsspeicherschicht CIL kann gebildet werden unter Verwendung einer chemischen Gasphasenabscheidungs(CVD)-Technik und/oder einer Atomlagenabscheidungs(ALD)-Technik. Beispielsweise kann die Ladungsspeicherschicht CIL wenigstens eines von jedoch nicht beschränkt auf einer Siliziumnitrid-Schicht, einer Siliziumoxynitrid-Schicht, einer silizium-reichen Nitrid-Schicht, einer nanokristallinen Silizium-Schicht und/oder einer laminierten Fallenschicht (Trag Layer) aufweisen. Die Tunnelisolierschicht TIL kann wenigstens eines von Materialien aufweisen, welche Energiebandlücken haben größer als diejenige der Ladungsspeicherschicht CIL und können durch einen CVD-Vorgang und/oder einen ALD-Vorgang gebildet werden. Beispielsweise kann die Tunnelisolierschicht TIL eine Siliziumoxid-Schicht aufweisen, welche unter Verwendung des CVD-Vorgangs oder des ALD-Vorgangs gebildet ist. In einigen Ausführungsformen kann die Tunnelisolierschicht TIL eine von High-k-Dielektrikumsschichten wie beispielsweise eine Aluminiumoxid-Schicht und eine Hafniumoxid-Schicht aufweisen. Die Sperrisolierschicht BLK kann wenigstens eines von Materialien aufweisen, von welchen Energiebandlücken kleiner sind als diejenigen der Tunnelisolierschicht TIL und größer als diejenige der Ladungsspeicherschicht TIL. Beispielsweise kann die Sperrisolierschicht BLK wenigstens eine einer High-k-Dielektrikumsschicht wie beispielsweise eine Aluminiumoxid-Schicht und eine Hafniumoxid-Schicht aufweisen. Die Sperrisolierschicht BLK kann gebildet werden unter Verwendung wenigstens eines von einem CVD-Vorgang oder eine ALD-Vorgang. Wenigstens eine der Schichten TIL, CIL und BLK kann gebildet werden unter Verwendung eines Nass-Oxidationsvorgangs. In einigen Ausführungsformen kann die Sperrisolierschicht BLK eine erste und eine zweite Sperrisolierschicht aufweisen. In diesem Fall kann die erste Sperrisolierschicht wenigstens eine von High-k-Dielektrikumsschichten wie beispielsweise eine Aluminiumoxid-Schicht und eine Hafniumoxid-Schicht aufweisen, und die zweite Sperrisolierschicht kann ein Material aufweisen, welches eine niedrigere dielektrische Konstante hat als die erste Sperrisolierschicht. Einige Ausführungsformen sehen vor, dass die zweite Sperrisolierschicht wenigstens eine High-k-Dielektrikumsschichten aufweisen kann, und die erste Sperrisolierschicht ein Material aufweisen kann, welches eine niedrigere dielektrische Konstante als die zweite Sperrisolierschicht hat.
  • Gemäß einigen Ausführungsformen, welche in 7A veranschaulicht sind, kann der zweite horizontale Kanal HS2 in Kontakt mit der Seitenwand des ersten horizontalen Kanals HS1 und einem Abschnitt der Datenspeicherschicht DS sein. In jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 kann die unterste Isolierschicht ILD eine erste Dicke t1 auf dem ersten horizontalen Kanal HS1 haben, und kann eine zweite Dicke t2 auf dem zweiten horizontalen Kanal HS2 haben. Hier kann die zweite Dicke t2 kleiner sein als die erste Dicke t1.
  • Gemäß einigen Ausführungsformen, welche in 7B veranschaulicht sind, kann eine Schutzisolierstruktur PP zwischen einer unteren Oberfläche der untersten Isolierschicht ILD und der Datenspeicherschicht DS angeordnet sein. Der zweite horizontale Kanal HS2 kann in Kontakt mit der Seitenwand des ersten horizontalen Kanals HS1, einem Abschnitt der Datenspeicherschicht DS und der Schutzisolierstruktur PP sein. Die Schutzisolierstruktur PP kann aus einem unterschiedlichen Material von der untersten Isolierschicht ILD gebildet sein. Hier kann die unterste Isolierschicht ILD in Kontakt mit einem Abschnitt des zweiten horizontalen Kanals HS2 sein, und kann eine im Wesentlichen einheitliche Dicke haben.
  • Gemäß einigen Ausführungsformen, welche in 7C veranschaulicht sind, kann eine Schutzisolierstruktur PP zwischen der unteren Oberfläche der untersten Isolierschicht ILD und der Datenspeicherschicht DS und zwischen dem zweiten horizontalen Kanal HS2 und der untersten Isolierschicht ILD angeordnet sein. In anderen Worten gesagt kann der zweite horizontale Kanal HS2 in Kontakt mit der Seitenwand des ersten horizontalen Kanals HS1 und einem Abschnitt der Datenspeicherschicht DS sein und kann von der untersten Isolierschicht ILD beabstandet sein.
  • Gemäß einigen Ausführungsformen, welche in 7D veranschaulicht sind, kann eine Schutzisolierstruktur PP zwischen der unteren Oberfläche der untersten Isolierschicht ILD und der Datenspeicherschicht DS angeordnet sein und kann eine Mehrzahl von dünnen Schichten aufweisen. Beispielsweise kann die Schutzisolierstruktur PP dieselbe gestapelte Struktur wie die Datenspeicherschicht DS haben. Beispielsweise kann die Schutzisolierstruktur PP eine Siliziumoxid-Schicht L1, eine Siliziumnitrid-Schicht L2 und eine Siliziumoxid-Schicht L3 aufweisen, welche nacheinander folgend gestapelt sind. Die Schutzisolierstruktur PP kann sich zwischen der untersten Isolierschicht ILD und dem zweiten horizontalen Kanal HS2 erstrecken.
  • Die 8A und 8B sind Ansichten, welche Verfahren zum Betreiben einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulichen. 8A ist eine Ansicht, welche eine Leseoperation einer 3D-Halbleitervorrichtung veranschaulicht, und 8B ist eine Ansicht, welche eine Löschoperation einer 3D-Halbleitervorrichtung veranschaulicht.
  • Bezugnehmend auf die 8A und 8B können eine erste Strangauswahlleitung SSL0, Wortleitungen WL0 bis WL3 und eine Masseauswahlleitung GSL mit einem der ersten vertikalen Kanäle VS1 gekoppelt sein, um einen ersten Strang STR1 zu bilden. Eine zweite Strangauswahlleitung SSL1, die Wortleitungen WL0 bis WL3 und die Masseauswahlleitung GSL können mit einem anderen der ersten vertikalen Kanäle VS1 gekoppelt sein, um einen zweiten Strang STR2 zu bilden. Die Wortleitungen WL0 bis WL3 und die Masseauswahlleitung GSL kann mit den vertikalen Dummykanälen DVS gekoppelt sein, um einen Dummystrang DSTR zu bilden. Die oberen Enden des vertikalen Dummykanals DVS können elektrisch mit dem Source-Stopfen CPLG verbunden sein. Die oberen Enden der ersten und zweiten vertikalen Kanäle VS1 und VS2 können elektrisch mit der ersten Bitleitung BL1 verbunden sein. Der erste und der zweite Strang STR1 und STR2 können gemeinsam mit der gemeinsamen Sourceleitung CSL über den ersten horizontalen Kanal HS1 und den vertikalen Dummykanal DVS verbunden sein. Zusätzlich können der erste und der zweite Strang STR1 und STR2 mit dem zweiten horizontalen Kanal HS2 und der Wannen-Dotierstoffschicht (11) über den ersten horizontalen Kanal HS1 verbunden sein.
  • Gemäß einigen Ausführungsformen der erfinderischen Konzepte kann ein Pfad, durch welchen Elektronen sich während der Leseoperation bewegen, unterschiedlich von einem Pfad sein, durch welchen Löcher sich während der Löschoperation bewegen.
  • Bezugnehmend auf 8A kann in der Leseoperation der 3D-Halbleitervorrichtung eine Massespannung GND an eine ausgewählte Wortleitung WL2 angelegt werden und eine Lesespannung Vread kann an nicht-ausgewählte Wortleitungen WL0, WL1 und WL3 angelegt werden. Hier kann die Lesespannung Vread höher sein als Schwellenspannungen der Transistoren, um Inversionsschichten in den ersten vertikalen Kanälen VS1 zu erzeugen. Eine vorbestimmte Bitleitungsspannung VBL kann an eine ausgewählte Bitleitung BL1 angelegt werden und die Massespannung GND kann an nicht-ausgewählte Bitleitungen angelegt werden. Die Leistungsversorgungsspannung Vcc zum Anschalten der Strang- und Masseauswahltransistoren kann an eine ausgewählte Strangauswahlleitung SSL0 oder SSL1 und eine Masseauswahlleitung GSL angelegt werden. Die Massespannung GND kann an eine nicht-ausgewählte Strangauswahlleitung SSL0 oder SSL1, die gemeinsame Sourceleitung CSL und die Wannen-Dotierstoffschicht (11) angelegt werden.
  • Unter den obigen Spannungsbedingungen kann ein Lesestrompfad zwischen der ausgewählten Bitleitung BL1 und der gemeinsamen Sourceleitung CSL während der Leseoperation erzeugt werden. Wenn die erste Strangauswahlleitung SSL0 ausgewählt ist, kann ein Strom von Elektronen durch den ersten vertikalen Kanal VS1 des ersten Strangs STR1, den ersten horizontalen Kanal HS1 und den vertikalen Dummykanal DVS zwischen der ausgewählten Bitleitung BL1 und der gemeinsamen Sourceleitung CSL auftreten. Wenn die zweite Strangauswahlleitung SSL1 ausgewählt ist, kann ein Strom von Elektronen durch den ersten vertikalen Kanal VS1 des zweiten Strangs STR2, den ersten horizontalen Kanal HS1 und den vertikalen Dummykanal DVS zwischen der ausgewählten Bitleitung BL1 und der gemeinsamen Sourceleitung CSL auftreten.
  • Bezugnehmend auf 8B kann in der Löschoperation der 3D-Halbleitervorrichtung eine Massespannung Vss an die Wortleitungen WL0 bis WL3 angelegt werden. Zusätzlich können die Bitleitung BL1, die Strangauswahlleitungen SSL0 und SSL1 und die gemeinsame Sourceleitung CSL gefloatet werden. Darüber hinaus kann eine Löschspannung Vera an die Wannen-Dotierstoffschicht (11) durch einen Wannen-Aufnahme-Bereich (well pickup region) 11p der 3 angelegt werden. Die Löschungsspannung Vera kann zu dem zweiten horizontalen Kanal HS2 übertragen werden.
  • Unter diesen Spannungsbedingungen können Löcher in die ersten und zweiten vertikalen Kanäle VS1 und VS2 durch die ersten und zweiten horizontalen Kanäle HS1 und HS2 während der Löschoperation vorgesehen werden. In anderen Worten gesagt kann der Pfad, durch welchen die Löcher vorgesehen werden, in den ersten und zweiten horizontalen Kanälen HS1 und HS2 und den ersten und zweiten vertikalen Kanälen VS1 und VS2 während der Löschoperation erzeugt werden.
  • 9 ist eine Querschnittsansicht, welche eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen des erfinderischen Konzepts veranschaulicht. 10 ist eine vergrößerte Ansicht eines Abschnitts „A” der 9. In der vorliegenden Ausführungsform werden die Beschreibungen derselben technischen Merkmale wie in der Ausführungsform der 3, 4A, 4B, 5 und 6 ausgelassen werden oder kurz zum Zweck der Erleichterung und der Zweckmäßigkeit in der Erklärung erwähnt werden.
  • Bezugnehmend auf die 9 und 10 können die ersten und zweiten Stapelstrukturen ST1 und ST2, welche sich in der ersten Richtung D1 erstrecken, auf dem Substrat 10 angeordnet sein, um voneinander in der zweiten Richtung D2 beabstandet zu sein. Die Kanalstruktur CHS kann für jede der ersten und zweiten Stapelstrukturen ST1 und ST2 vorgesehen sein. Die Kanalstruktur CHS kann die ersten und zweiten vertikalen Kanäle VS1 und VS2, die vertikalen Dummykanäle DVS und den ersten horizontalen Kanal HS1 aufweisen.
  • Die ersten und zweiten vertikalen Kanäle VS1 und VS2 und die vertikalen Dummykanäle DVS können jede der ersten und zweiten Stapelstrukturen ST1 und ST2 durchdringen, und der erste horizontale Kanal HS1 kann unter jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet sein. Der erste horizontale Kanal HS1 kann sich kontinuierlich von den vertikalen Kanälen VS1, VS2 und DVS erstrecken und kann sich parallel zu jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 entlang der ersten Richtung D1 erstrecken, wie unter Bezugnahme auf die 4A und 4B beschrieben ist. Die zweiten horizontalen Kanäle HS2 können an beiden Seiten des ersten horizontalen Kanals HS1 angeordnet sein. Die zweiten horizontalen Kanäle HS2 können sich in der ersten Richtung D1 erstrecken und können jeweils in Kontakt mit beiden Seitenwänden des ersten horizontalen Kanals HS1 sein. Der erste horizontale Kanal HS1 kann mit den ersten und zweiten vertikalen Kanälen VS1 und VS2 ohne eine Grenzfläche dazwischen verbunden sein, eine Grenzfläche kann jedoch zwischen dem ersten horizontalen Kanal HS1 und dem zweiten horizontalen Kanal HS2 durch Halbleiterkristalle gebildet sein.
  • In einigen Ausführungsformen kann der erste horizontale Kanal HS1 vollständig einen Raum zwischen dem Substrat 10 und jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 ohne die Füllisolierstruktur VI füllen. Detaillierter kann der erste horizontale Kanal HS1 obere und untere horizontale Abschnitte HP1 und HP2 haben, welche in Kontakt miteinander sind. Zu dieser Zeit kann eine Grenzfläche zwischen den oberen und unteren horizontalen Abschnitten HP1 und HP2 durch Halbleiterkristalle gebildet werden. Der obere horizontale Abschnitt HP1 kann die Datenspeicherschicht DS, welche die untere Oberfläche jeder der ersten und zweiten Stapelstruktur ST1 und ST2 bedeckt, bedecken, und der untere horizontale Abschnitt HP2 kann die Restdatenspeicherstruktur DSP, welche auf dem Substrat 10 angeordnet ist, bedecken.
  • Die Füllisolierstruktur VI kann den inneren Raum jedes der vertikalen Kanäle VS1, VS2 und DVS, welche die Hohlrohrformen haben, füllen. Die Füllisolierstrukturen VI der vertikalen Kanäle VS1, VS2 und DVS können in Kontakt mit dem ersten horizontalen Kanal HS1 sein und können voneinander getrennt sein.
  • Die Datenspeicherschicht DS kann zwischen jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 und den vertikalen Kanälen VS1, VS2 und DVS angeordnet sein. Die Datenspeicherschicht DS kann sich auf die untere Oberfläche der untersten Isolierschicht ILD jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 erstrecken.
  • Die leitfähigen Kontaktstellen PAD können jeweils auf den ersten und zweiten vertikalen Kanälen VS1 und VS2 angeordnet sein, und die Source-Stopfen CPLG können jeweils auf den vertikalen Dummykanälen DVS angeordnet sein. In einigen Ausführungsformen können die leitfähigen Kontaktstellen PAD und die Source-Stopfen CPLG Dotierstoffbereiche sein. In diesem Fall können die leitfähigen PADs und die Source-Stopfen PLG den zweiten Leitfähigkeitstyp entgegengesetzt dem ersten Leitfähigkeitstyp des Dotierstoffbereichs 13 haben, welcher in dem zweiten horizontalen Kanal HS2 gebildet ist.
  • Die 11, 12, 13 und 14 sind Querschnittsansichten, welche 3D-Halbleitervorrichtungen gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulichen. Hierin nachstehend werden die Beschreibungen derselben technischen Merkmale wie in der Ausführungsform der 3, 4A, 4B, 5 und 6 ausgelassen werden oder zum Zweck der Erleichterung und Zweckmäßigkeit in der Erklärung kurz erwähnt werden.
  • Bezugnehmend auf 11 können die ersten und zweiten vertikalen Kanäle VS1 und VS2 und die vertikalen Dummykanäle DVS jede der ersten und zweiten Stapelstrukturen ST1 und ST2 durchdringen, und der erste horizontale Kanal HS1 kann unter jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet sein. Der erste horizontale Kanal HS1 kann sich kontinuierlich von den vertikalen Kanälen VS1, VS2 und DVS erstrecken und kann sich parallel zu jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 entlang der ersten Richtung D1 erstrecken. Die zweiten horizontalen Kanäle HS2 können an beiden Seiten des ersten horizontalen Kanals HS1 angeordnet sein. Die zweiten horizontalen Kanäle HS2 können sich in der ersten Richtung D1 erstrecken und können jeweils in Kontakt mit beiden Seitenwänden des ersten horizontalen Kanals HS1 sein.
  • Die leitfähigen Kontaktstellen PAD können jeweils auf den ersten und zweiten vertikalen Kanäle VS1 und VS2 angeordnet sein, und die Source-Stopfen CPLG können jeweils auf den vertikalen Dummykanälen DVS angeordnet sein. In einigen Ausführungsformen können die leitfähigen Kontaktstellen PAD und die Source-Stopfen CPLG den zweiten Leitfähigkeitstyp entgegengesetzt dem ersten Leitfähigkeitstyp des Dotierstoffbereichs 13 des zweiten horizontalen Kanals HS2 haben.
  • In einigen Ausführungsformen können untere Oberflächen der Source-Stopfen CPLG, welche mit den vertikalen Dummykanälen DVS verbunden sind, höher sein als die obere Oberfläche der obersten Elektrode. Beispielsweise können die unteren Oberflächen der Source-Stopfen CPLG auf demselben Niveau bzw. derselben Ebene wie die unteren Oberflächen der leitfähigen Kontaktstellen PAD angeordnet sein, welche auf den oberen Enden der ersten und zweiten vertikalen Kanäle VS1 und VS2 angeordnet sind.
  • Die Source-Stopfen CPLG können elektrisch mit der gemeinsamen Sourceleitung CSL durch die Kontaktstopfen CSP verbunden sein, und die leitfähigen Kontaktstellen PAD können elektrisch mit den Bitleitungen BL1 und BL2 über die unteren und oberen Kontaktstopfen LCP und UCP und die Assistenz-Zwischenverbindungen SBL1 und SBL2 verbunden sein.
  • Bezugnehmend auf 12 können die ersten und die zweiten Stapelstrukturen ST1 und ST2, welche sich in der ersten Richtung D1 erstrecken, voneinander in der zweiten Richtung D2 auf dem Substrat 10 beabstandet sein. Die ersten und zweiten vertikalen Kanäle VS und VS2 und die vertikalen Dummykanäle DVS können jede der ersten und der zweiten Stapelstrukturen ST1 und ST2 durchdringen, und der erste horizontale Kanal HS1 kann unter jeder der ersten und der zweiten Stapelstrukturen ST1 und ST2 angeordnet sein. Der erste horizontale Kanal HS1 kann sich kontinuierlich von den vertikalen Kanälen VS1, VS2 und DVS erstrecken und kann sich parallel zu jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 entlang der ersten Richtung D1 erstrecken.
  • Zweite horizontale Kanäle HS2 können an beiden Seiten des ersten horizontalen Kanals HS1 angeordnet sein. Die zweiten horizontalen Kanäle HS2 können sich in der ersten Richtung D1 erstrecken und können jeweils in Kontakt mit beiden Seitenwänden des ersten horizontalen Kanals HS1 sein. In einigen Ausführungsformen kann der zweite horizontale Kanal HS2, welcher unter einem Rand der ersten Stapelstruktur ST1 benachbart zu der zweiten Stapelstruktur ST2 angeordnet ist, von dem zweiten horizontalen Kanal HS2, welcher unter einem Rand der zweiten Stapelstruktur ST2 benachbart zu der ersten Stapelstruktur ST1 angeordnet ist, getrennt sein. In anderen Worten gesagt kann die Füllisolierschicht 130, welche zwischen den ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet ist, den zweiten horizontalen Kanal HS2 durchdringen, um in Kontakt mit dem Substrat 10 zu sein, und die zweiten horizontalen Kanäle HS2 können Seitenwände haben, welche mit Seitenwänden der ersten und zweiten Stapelstrukturen ST1 und ST2 ausgerichtet sind.
  • In einigen Ausführungsformen können die zweiten horizontalen Kanäle HS2 mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert sein und die Dotierstoffkonzentration des zweiten horizontalen Kanals HS2 kann höher sein als diejenige des ersten horizontalen Kanals HS1. Die Dotierstoffkonzentration des ersten horizontalen Kanals HS1 kann im Wesentlichen gleich zu derjenigen der Wannen-Dotierstoffschicht 11 sein.
  • Bezugnehmend auf 13 können die ersten und zweiten Stapelstrukturen ST1 und ST2, welche sich in der ersten Richtung D1 erstrecken, voneinander in der zweiten Richtung D2 auf dem Substrat 10 beabstandet sein. Die ersten und zweiten vertikalen Kanäle VS1 und VS2 und die vertikalen Dummykanäle DVS können jede der ersten und zweiten Stapelstrukturen ST1 und ST2 durchdringen, und der erste horizontale Kanal HS1 kann unter jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet sein. Der erste horizontale Kanal HS1 kann sich kontinuierlich von den vertikalen Kanälen VS1, VS2 und DVS erstrecken und kann sich parallel zu jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 entlang der ersten Richtung D1 erstrecken. Die zweiten horizontalen Kanäle HS2 können an beiden Seiten des ersten horizontalen Kanals HS1 angeordnet sein. Die zweiten horizontalen Kanäle HS2 können sich in der ersten Richtung D1 erstrecken und können jeweils in Kontakt mit beiden Seitenwänden des ersten horizontalen Kanals HS1 sein. Die ersten und zweiten vertikalen Kanäle VS1 und VS2 können kontinuierlich mit dem horizontalen Kanal HS1 ohne eine Grenzfläche dazwischen verbunden sein, es kann jedoch eine Grenzfläche zwischen dem ersten horizontalen Kanal HS1 und dem zweiten horizontalen Kanal HS2 durch Halbleiterkristalle gebildet sein.
  • In einigen Ausführungsformen kann ein gemeinsamer Sourcebereich 15 in jedem der zweiten horizontalen Kanäle HS2 angeordnet sein. Der gemeinsame Sourcebereich 15 kann den zweiten Leitfähigkeitstyp entgegengesetzt dem ersten Leitfähigkeitstyp der Wannen-Dotierstoffschicht 11 haben. Der gemeinsame Sourcebereich 15 kann sich in der ersten Richtung D1 zwischen den ersten und zweiten Stapelstrukturen ST1 und ST2 erstrecken, wenn aus einer Draufsicht betrachtet. Der gemeinsame Sourcebereich 15 kann von der Wannen-Dotierstoffschicht 11 beabstandet sein.
  • In einigen Ausführungsformen können die leitfähigen Kontaktstellen PAD auf den oberen Enden der ersten und zweiten vertikalen Kanäle VS1 und VS2 angeordnet sein, und Aufnahme-Stopfen PPLG können auf den oberen Enden der vertikalen Dummykanäle DVS angeordnet sein. Die leitfähigen Kontaktstellen PAD und die Aufnahme-Stopfen PPLG können Dotierstoffbereiche sein, welche mit Dotierstoffen dotiert sind oder können aus einem leitfähigen Material gebildet sein. In einigen Ausführungsformen können die Aufnahme-Stopfen PPLG denselben Leitfähigkeitstyp (d. h. den ersten Leitfähigkeitstyp) haben wie die Wannen-Dotierstoffschicht 11, die leitfähigen PADs können jedoch den zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp haben.
  • In einigen Ausführungsformen kann eine vertikale Länge des Aufnahme-Stopfens PPLG länger sein als diejenige der leitfähigen Kontaktstelle PAD. In anderen Worten gesagt kann die untere Oberfläche der leitfähigen Kontaktstelle PAD höher sein als die obere Oberfläche der obersten Elektrode, und eine untere Oberfläche des Aufnahme-Stopfens PPLG kann niedriger sein als die untere Oberfläche der obersten Elektrode. In bestimmten Ausführungsformen können die unteren Oberflächen des Aufnahme-Stopfens PPLG und der leitfähigen Kontaktstelle PAD höher sein als die obere Oberfläche der obersten Elektrode.
  • In einigen Ausführungsformen kann eine leitfähige Wannenleitung PCL an bzw. auf der Füllisolierschicht 130 angeordnet sein, welche auf jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet ist, und kann sich in der ersten Richtung erstrecken. Die leitfähige Wannenleitung PCL kann mit den Aufnahme-Stopfen PPLG, welche entlang der ersten Richtung D1 angeordnet sind, durch Kontaktstopfen CSP verbunden sein. In der Löschoperation der 3D-Halbleitervorrichtung kann die Löschspannung an die leitfähige Wannenleitung PCL und die Aufnahme-Stopfen PPLG angelegt werden. Die leitfähigen Kontaktstellen PAD können mit den Bitleitungen BL1 und BL2 durch den oberen und unteren Kontaktstopfen LCP und UCP und die Assistenz-Zwischenverbindungen SBL1 und SBL2 verbunden sein.
  • In einigen Ausführungsformen kann eine gemeinsame Sourceleitung CSL die Füllisolierschicht 130 zwischen den ersten und zweiten Stapelstrukturen ST1 und ST2 durchdringen, um mit dem gemeinsamen Sourcebereich 15 verbunden zu sein. In anderen Worten gesagt kann eine gemeinsame Sourcespannung an die gemeinsame Sourceleitung CSL und den gemeinsamen Sourcebereich 15 in einer Programmieroperation oder der Leseoperation der 3D-Halbleitervorrichtung angelegt werden.
  • Bezugnehmend auf 14 können die ersten und zweiten Stapelstrukturen ST1 und ST2 sich in der ersten Richtung D1 auf dem Substrat 10 erstrecken und können voneinander in der zweiten Richtung D2 beabstandet sein. Wie obenstehend beschrieben ist, kann die eine Kanalstruktur CHS jede der ersten und zweiten Stapelstrukturen ST1 und ST2 durchdringen, und die zweiten horizontalen Kanäle HS2 können an beiden Seiten des ersten horizontalen Kanals HS1 angeordnet sein.
  • In einigen Ausführungsformen können die leitfähigen Kontaktstellen PAD auf den oberen Enden der ersten und zweiten vertikalen Kanäle VS1 und VS2 und den oberen Enden der vertikalen Dummykanäle DVS angeordnet sein. Die leitfähigen Kontaktstellen PAD können Dotierstoffbereiche sein, welche mit Dotierstoffen dotiert sind und/oder können aus einem leitfähigen Material gebildet sein. In einigen Ausführungsformen können die leitfähigen Kontaktstellen PAD den zweiten Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp haben.
  • In einigen Ausführungsformen kann der gemeinsame Sourcebereich 15 in dem zweiten horizontalen Kanal HS2 angeordnet sein, welcher an einer Seite des ersten horizontalen Kanals HS1 angeordnet ist, und ein Aufnahme-Dotierstoffbereich 13 kann in dem zweiten horizontalen Kanal HS2 angeordnet sein, welcher an einer anderen Seite des ersten horizontalen Kanals HS1 angeordnet ist. Der gemeinsame Sourcebereich 15 kann mit Dotierstoffen dotiert sein. Hier kann der gemeinsame Sourcebereich 15 den zweiten Leitfähigkeitstyp entgegengesetzt dem ersten Leitfähigkeitstyp der Wannen-Dotierstoffschicht 11 haben, der Aufnahme-Dotierstoffbereich 13 jedoch kann denselben Leitfähigkeitstyp (d. h. den ersten Leitfähigkeitstyp) wie die Wannen-Dotierstoffschicht 11 haben.
  • In einigen Ausführungsformen können sich der gemeinsame Sourcebereich 15 und der Aufnahme-Dotierstoffbereich 13 in der ersten Richtung D1 erstrecken und können von der Wannen-Dotierstoffschicht 11 beabstandet sein. Die erste Stapelstruktur ST1 kann eine erste Seitenwand und eine zweite Seitenwand entgegengesetzt zueinander haben. Der gemeinsame Sourcebereich 15 kann zwischen der ersten Stapelstruktur ST1 und der zweiten Stapelstruktur ST1 benachbart zu der ersten Seitenwand der ersten Stapelstruktur ST1 in einer Draufsicht angeordnet sein, und der Aufnahme-Dotierstoffbereich 13 kann zwischen der ersten Stapelstruktur ST1 und der zweiten Stapelstruktur ST2 benachbart zu der zweiten Seitenwand der ersten Stapelstruktur ST2 in einer Draufsicht angeordnet sein.
  • In einigen Ausführungsformen kann die gemeinsame Sourceleitung CSL die Füllisolierschicht 130 zwischen der ersten Stapelstruktur ST1 und der zweiten Stapelstruktur ST2 benachbart zu der ersten Seitenwand der ersten Stapelstruktur ST1 durchdringen, um mit dem gemeinsamen Sourcebereich 15 verbunden zu sein. In der Programmier- oder Leseoperation der 3D-Halbleitervorrichtung kann die gemeinsame Sourcespannung an die gemeinsame Sourceleitung CSL und den gemeinsamen Sourcebereich 15 angelegt werden.
  • Eine leitfähige Wannenleitung PCL kann die Füllisolierschicht 130 zwischen der ersten Stapelstruktur ST1 und der zweiten Stapelstruktur ST2 benachbart zu der zweiten Seitenwand der ersten Stapelstruktur ST1 durchdringen, um mit dem Aufnahme-Dotierstoffbereich 13 verbunden zu sein. Demnach kann die Löschspannung für die ersten und zweiten horizontalen Kanäle HS1 und HS2 und die ersten und zweiten vertikalen Kanäle VS1 und VS2 durch die leitfähige Wannenleitung PCL und den Aufnahme-Dotierstoffbereich 13 in der Löschoperation der 3D-Halbleitervorrichtung vorgesehen sein.
  • 15 ist eine Draufsicht, welche eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen des erfinderischen Konzepts veranschaulicht. 16 ist eine Querschnittsansicht, aufgenommen entlang einer Linie I–I' der 15, um eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zu veranschaulichen.
  • Bezugnehmend auf die 15 und 16 können sich die ersten und zweiten Stapelstrukturen ST1 und ST2 in der ersten Richtung D1 auf dem Substrat 10 erstrecken und können voneinander in der zweiten Richtung D2 beabstandet sein. Jede der ersten und zweiten Stapelstrukturen ST1 und ST2 können Elektroden EL aufweisen, welche vertikal auf dem Substrat 10 gestapelt sind, und die oberste Elektrode jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 kann in die erste Strangauswahlelektrode SEL1 und die zweite Strangauswahlelektrode SEL2 unterteilt sein, welche voneinander durch die Trennisolierstruktur 115 beabstandet sind. Die ersten und zweiten Strangauswahlelektroden SEL1 und SEL2 können sich in der ersten Richtung erstrecken.
  • Eine Kanalstruktur CHS kann in jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 vorgesehen sein. Die Kanalstruktur CHS kann eine Mehrzahl von ersten bis vierten vertikalen Kanälen VS1, VS2, VS3 und VS4, vertikale Dummykanäle DVS und einen ersten horizontalen Kanal HS1 aufweisen.
  • Die Mehrzahl von ersten bis vierten vertikalen Kanälen VS1, VS2, VS3 und VS4 und die vertikalen Dummykanäle DVS können jede der ersten und zweiten Stapelstrukturen ST1 und ST2 durchdringen. Die vertikalen Dummykanäle DVS können entlang der ersten Richtung D1 zwischen den ersten und zweiten Strangauswahlelektroden SEL1 und SEL2 angeordnet sein. Die ersten vertikalen Kanäle VS1 können entlang der ersten Richtung D1 angeordnet sein, um eine erste Spalte zu bilden, und die zweiten vertikalen Kanäle VS2 können entlang der ersten Richtung D2 angeordnet sein, um eine zweite Spalte zu bilden. Die dritten vertikalen Kanäle VS3 können entlang der erstem Richtung D1 angeordnet sein, um eine dritte Spalte zu bilden, und die vierten vertikalen Kanäle können entlang der ersten Richtung D2 angeordnet sein, um eine vierte Spalte zu bilden.
  • Die ersten bis vierten vertikalen Kanäle VS1 bis VS4, welche die erste Strangauswahlelektrode SEL1 durchdringen, und die ersten bis vierten vertikalen Kanäle VS1 bis VS4, welche die zweite Strangauswahlelektrode SEL2 durchdringen, können in Spiegelsymmetrie hinsichtlich der vertikalen Dummykanäle DVS angeordnet sein. Die ersten und dritten vertikalen Kanäle VS1 und VS3 können jeweils mit den zweiten und vierten vertikalen Kanälen VS2 und VS4 in einer Richtung diagonal zu der zweiten Richtung D2 ausgerichtet sein.
  • Die ersten bis vierten vertikalen Kanäle VS1 bis VS4 und die vertikalen Dummykanäle DVS können Hohlrohr-, Schlauch- und/oder Makkaroni-Formen haben. In einigen Ausführungsformen können die ersten bis vierten vertikalen Kanäle VS1 bis VS4 und die vertikalen Dummykanäle DVS zylindrische Formen haben.
  • Der erste horizontale Kanal HS1 kann unter jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet sein und kann sich kontinuierlich von den ersten bis vierten vertikalen Kanälen VS1, VS2, VS3 und VS4 und den vertikalen Dummykanälen DVS erstrecken. In anderen Worten gesagt können die ersten bis vierten vertikalen Kanäle VS1, VS2, VS3 und VS4, die vertikalen Dummykanäle DVS und der erste horizontale Kanal HS1 eine Halbleiterschicht bilden, welche sich kontinuierlich erstreckt, um eine Rohrform in einem Körper zu haben.
  • Der erste horizontale Kanal HS1 kann sich parallel zu den ersten und zweiten Stapelstrukturen ST1 und ST2 erstrecken und kann abgerundete Seitenwände haben, wie unter Bezugnahme auf 4B beschrieben ist. Zusätzlich kann eine Breite des ersten horizontalen Kanals HS1 kleiner sein als diejenige jeder der ersten und zweiten Stapelstrukturen ST1 und ST2. Die zweiten horizontalen Kanäle HS2 können an beiden Seiten des ersten horizontalen Kanals HS1 angeordnet sein. Die zweiten horizontalen Kanäle HS2 können sich in der ersten Richtung D1 erstrecken und können in Kontakt mit den Seitenwänden des ersten horizontalen Kanals HS1 sein. Die ersten bis vierten vertikalen Kanäle VS1, VS2, VS3 und VS4 können kontinuierlich mit dem ersten horizontalen Kanal HS1 verbunden sein ohne eine Grenzfläche dazwischen. Eine Grenzfläche kann zwischen dem ersten horizontalen Kanal HS1 und dem zweiten horizontalen Kanal HS2 durch Halbleiterkristalle gebildet sein.
  • Der zweite horizontale Kanal HS2 kann denselben Leitfähigkeitstyp (d. h. den ersten Leitfähigkeitstyp) haben wie die Wannen-Dotierstoffschicht 11. Der zweite horizontale Kanal HS2 kann den Dotierstoffbereich 13 haben, welcher zwischen den ersten und der zweiten Stapelstrukturen ST1 und ST2 angeordnet ist, wenn aus einer Draufsicht betrachtet. Der Dotierstoffbereich 13 kann den ersten Leitfähigkeitstyp haben und die Dotierstoffkonzentration des Dotierstoffbereichs 13 kann höher sein als diejenige des zweiten horizontalen Kanals HS2.
  • Die leitfähigen Kontaktstellen PAD können jeweils an oberen Enden der ersten bis vierten vertikalen Kanäle VS1, VS2, VS3 und VS4 angeordnet sein, und die Source-Stopfen CPLG können jeweils an den oberen Enden der vertikalen Dummykanäle DVS angeordnet sein. Die vertikale Länge des Source-Stopfens CPLG kann länger sein als diejenige der leitfähigen Kontaktstelle PAD. In anderen Worten gesagt können die unteren Oberflächen der leitfähigen Kontaktstellen PAD höher sein als die obere Oberfläche der obersten Elektrode, und die unteren Oberflächen der Source-Stopfen CPLG können niedriger sein als die untere Oberfläche der obersten Elektrode. Beispielsweise kann sich der Source-Stopfen CPLG vertikal in Richtung des Substrats 10 erstrecken derart, dass die untere Oberfläche des Source-Stopfens CPLG benachbart zu dem ersten horizontalen Kanal HS1 ist.
  • Die leitfähigen Kontaktstellen PAD und die Source-Stopfen CPLG können Dotierstoffbereiche sein, welche mit Dotierstoffen dotiert sind oder können aus einem leitfähigen Material gebildet sein. In einigen Ausführungsformen können die leitfähigen Kontaktstellen und die Sourcestopfen CPLG den zweiten Leitfähigkeitstyp entgegengesetzt dem ersten Leitfähigkeitstyp des Dotierstoffbereichs 13 und der Wannen-Dotierstoffschicht 11 haben. In einigen Ausführungsformen kann, wie unter Bezugnahme auf 13 beschrieben ist, der Aufnahme-Stopfen PPL1, welcher den ersten Leitfähigkeitstyp hat, an dem oberen Ende des vertikalen Dummykanals DVS angeordnet sein, und der gemeinsame Sourcebereich 15, welcher den zweiten Leitfähigkeitstyp hat, kann in dem zweiten horizontalen Kanal HS2 angeordnet sein.
  • Die gemeinsame Sourceleitung CSL kann auf der Füllisolierschicht 130 angeordnet sein, welche die ersten und zweiten Stapelstrukturen ST1 und ST2 bedeckt. Die gemeinsame Sourceleitung CSL kann mit den Source-Stopfen CPLG über die Kontaktstopfen CSP verbunden sein. Die gemeinsame Sourceleitung CSL kann auf jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet sein und kann elektrisch gemeinsam mit den vertikalen Dummykanälen, welche entlang der ersten Richtung D1 angeordnet sind, verbunden sein.
  • Die erste Isolierschicht 140 kann auf der Füllisolierschicht 130 angeordnet sein, um die gemeinsamen Sourceleitungen CSL zu bedecken, und die ersten bis vierten Assistenz-Zwischenverbindungen SBL1, SBL2, SBL3 und SBL4 können auf der ersten Isolierschicht 140 angeordnet sein.
  • In einigen Ausführungsformen kann jede der ersten Assistenz-Zwischenverbindungen SBL1 mit den ersten vertikalen Kanälen VS1 benachbart zueinander in der zweiten Richtung D2 über untere Kontaktstopfen LCP verbunden sein. Jede der zweiten Assistenz-Zwischenverbindungen SBL2 kann mit den zweiten vertikalen Kanälen VS2 benachbart zueinander in der zweiten Richtung D2 über untere Kontaktstopfen LCP verbunden sein. In einigen Ausführungsformen können die Längen der zweiten Assistenz-Zwischenverbindungen SBL2 kürzer sein als diejenigen der ersten Assistenz-Zwischenverbindungen SBL1.
  • Jede der dritten Assistenz-Zwischenverbindungen SBL3 kann mit den dritten vertikalen Kanälen VS3 benachbart zueinander in der zweiten Richtung D2 über untere Kontaktstopfen LCP verbunden sein. Jede der vierten Assistenz-Zwischenverbindungen SBL4 kann mit den vierten vertikalen Kanälen VS4 benachbart zueinander in der zweiten Richtung D2 durch untere Kontaktstopfen LCP verbunden sein. In einigen Ausführungsformen können die Längen der vierten Assistenz-Zwischenverbindungen SBL4 kürzer sein als diejenigen der dritten Assistenz-Zwischenverbindungen SBL3.
  • Die ersten und die zweiten Assistenz-Zwischenverbindungen SBL1 und SBL2 können die gemeinsame Sourceleitung CSL auf jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 schneiden, und die dritten und vierten Assistenz-Zwischenverbindungen SBL3 und SBL4 können den Dotierstoffbereich 13 schneiden.
  • Die zweite Isolierschicht 150 kann auf der ersten Isolierschicht und den ersten bis vierten Assistenz-Zwischenverbindungen SBL1 bis SBL4 angeordnet sein, und die ersten und die zweiten Bitleitungen BL1 und BL2 können auf der zweiten Isolierschicht 150 angeordnet sein. Die ersten und die zweiten Bitleitungen BL1 und BL1 können sich in der zweiten Richtung D2 erstrecken und können alternierend in der ersten Richtung D1 angeordnet sein.
  • Jede der ersten Bitleitungen BL1 kann mit den ersten Assistenz-Zwischenverbindungen SBL1 oder den zweiten Assistenz-Zwischenverbindungen SBL2 über obere Kontaktstopfen UCP verbunden sein. Jede der zweiten Bitleitungen BL2 kann mit den dritten Assistenz-Zwischenverbindungen SBL3 oder den vierten Zwischen-Zwischenverbindungen SBL4 über obere Kontaktstopfen UCP verbunden sein.
  • In der Ausführungsform der 15 und 16 können die ersten bis vierten vertikalen Kanäle VS1 bis VS4 gemeinsam mit der gemeinsamen Sourceleitung CSL über den ersten horizontalen Kanal HS1 und die vertikalen Dummykanäle DVS während der Leseoperation verbunden sein. In der Löschoperation können die ersten bis vierten vertikalen Kanäle VS1 bis VS4 mit dem zweiten horizontalen Kanal HS2 verbunden sein, welcher durch den ersten horizontalen Kanal HS1 mit der Löschspannung versorgt wird.
  • 17 ist ein schematisches Blockschaltbild, welches eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht.
  • Bezugnehmend auf 17 kann eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen eine Peripherielogikstruktur PS und Zellanordnungsstrukturen CS aufweisen, welche auf der Peripherielogikstruktur PS gestapelt sind. In anderen Worten gesagt können die Peripherielogikstruktur und die Zellanordnungsstrukturen miteinander überlappen, wenn aus einer Draufsicht betrachtet.
  • In einigen Ausführungsformen kann die Peripherielogikstruktur PS die Zeilen- und Spaltendekoder 2 und 4, den Seitenpuffer 3 und die Steuerschaltung 5 aufweisen, welche unter Bezugnahme auf 1 beschrieben sind. Die Zellanordnungsstruktur CS kann eine Mehrzahl von Speicherblöcken BLK0 bis BLKn aufweisen, von welchen jeder einer Datenlöscheinheit entspricht. Jeder der Speicherblöcke BLK0 bis BLKn kann eine Struktur aufweisen, welche auf eine Ebene, die durch eine erste und eine zweite Richtung D1 und D2 definiert ist, entlang einer dritten Richtung D3 gestapelt ist. Jeder der Speicherblöcke BLK0 bis BLKn kann eine Speicherzellanordnung aufweisen, welche eine dreidimensionale Struktur (oder eine vertikale Struktur) hat. Die Speicherzellanordnung kann die dreidimensional angeordneten Speicherzellen, die Wortleitungen und die Bitleitungen aufweisen, welche unter Bezugnahme auf 2 beschrieben sind.
  • 18 ist eine Querschnittsansicht, welche eine 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulicht. Hierin nachstehend werden die Beschreibungen der gleichen technischen Merkmale wie in der Ausführungsform der 3, 4A, 4B, 5 und 6 ausgelassen oder kurz für den Zweck der Erleichterung und der Zweckmäßigkeit in der Erklärung erwähnt werden.
  • Bezugnehmend auf 18 können eine Peripherielogikstruktur PS und eine Zellanordnungsstruktur CS nacheinander folgend auf einem Halbleitersubstrat 10 gestapelt sein. In anderen Worten gesagt kann die Peripherielogikstruktur PS zwischen dem Halbleitersubstrat 10 und der Zellanordnungsstruktur CS angeordnet sein, wenn aus einer Querschnittsansicht betrachtet. Das heißt, dass die Peripherielogikstruktur PS mit der Zellanordnungsstruktur CS überlappen kann, wenn aus einer Draufsicht betrachtet.
  • Das Halbleitersubstrat 10 kann ein Bulk-Silizium-Substrat, ein Silizium-auf-Isolator(501)-Substrat, ein Germanium-Substrat, ein Germanium-auf-Isolator(GOI)-Substrat, ein Silizium-Germanium-Substrat und/oder ein Substrat, welches eine epitaktische Schicht aufweist sein, welche durch ein Durchführen eines selektiven epitaktischen Wachstums(SEG)-Vorgangs erlangt wird.
  • Die Peripherielogikstruktur PS kann Peripherieschaltungen einschließlich der Zeilen- und Spaltendekoder 2 und 4 der 1, des Seitenpuffers 3 der 1 und der Steuerschaltung 5 der 1 aufweisen. In anderen Worten gesagt kann die Peripherielogikstruktur PS NMOS- und PMOS-Transistoren, einen Widerstand und einen Kondensator aufweisen, welche die Peripherieschaltungen bilden und elektrisch mit der Zellanordnungsstruktur CS verbunden sind. Diese Peripherieschaltungen können auf einer gesamten oberen Oberfläche des Halbleitersubstrats 10 gebildet sein. Das Halbleitersubstrat 10 kann einen N-Wannenbereich NW, welcher mit N-Typ Dotierstoffen dotiert ist, und einen P-Wannenbereich PW, welcher mit P-Typ Dotierstoffen dotiert ist, aufweisen. Aktive Bereiche können in dem N-Wannenbereich NW und dem P-Wannenbereich PW durch eine Vorrichtungsisolierschicht 20 definiert sein.
  • Die Peripherielogikstruktur PS kann Peripheriegateelektroden PG, Source- und Drain-Dotierstoffbereiche, welche in dem aktiven Bereich an beiden Seiten jeder der Peripheriegateelektroden PG angeordnet sind, Peripheriekontaktstopfen CP, Peripherieschaltungszwischenverbindungen ICL und eine untere Füllisolierschicht 100, welche die Peripherieschaltungen bedeckt, aufweisen. Der PMOS-Transistor kann auf dem N-Wannenbereich NW gebildet sein und der NMOS-Transistor kann auf dem P-Wannenbereich PW gebildet sein. Die Peripherieschaltungszwischenverbindungen ICL können elektrisch mit den Peripherieschaltungen durch die Peripheriekontaktstopfen CP verbunden sein. In einigen Ausführungsformen können die Peripheriekontaktstopfen CP und die Peripherieschaltungszwischenverbindungen ICL mit den NMOS- und PMOS-Transistoren verbunden sein.
  • Die untere Füllisolierschicht 100 kann die Peripherieschaltungen, die Peripheriekontaktstopfen CP und die Peripherieschaltungszwischenverbindungen ICL bedecken. Die untere Füllisolierschicht 100 kann eine Mehrzahl von gestapelten Isolierschichten aufweisen.
  • Die Zellanordnungsstruktur CS kann die ersten und zweiten Stapelstrukturen ST1 und ST2 aufweisen, welche sich in der ersten Richtung D1 erstrecken und voneinander in der zweiten Richtung D2 auf der unteren Füllisolierschicht 100 beabstandet sind. Jede der ersten und zweiten Stapelstrukturen ST1 und ST2 kann eine Mehrzahl von Elektroden EL aufweisen, welche vertikal auf der unteren Füllisolierschicht 100 gestapelt sind. In einigen Ausführungsformen kann eine Kanalstruktur CHS in jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 vorgesehen sein. Die Kanalstruktur CHS kann die ersten und zweiten vertikalen Kanäle VS1 und VS2, die vertikalen Dummykanäle DVS und den ersten horizontalen Kanal HS1 aufweisen.
  • Die ersten und zweiten vertikalen Kanäle VS und VS2 und die vertikalen Dummykanäle DVS können jede der ersten und zweiten Stapelstrukturen ST1 und ST2 durchdringen, und der erste horizontale Kanal HS1 kann unter jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet sein. Der erste horizontale Kanal HS1 kann sich kontinuierlich von den ersten und zweiten vertikalen Kanälen VS und VS2 und den vertikalen Dummykanälen DVS erstrecken und kann sich parallel zu jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 erstrecken, wie unter Bezugnahme auf die 4A und 4B beschrieben ist. Der erste horizontale Kanal HS1 kann mit jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 überlappen, wenn aus einer Draufsicht betrachtet. Die Breite des ersten horizontalen Kanals HS1 kann kleiner sein als diejenige der ersten und der zweiten Stapelstrukturen ST1 und ST2. Zusätzlich kann der erste horizontale Kanal abgerundete Seitenwände haben, wie unter Bezugnahme auf 4B beschrieben ist.
  • Die zweiten horizontalen Kanäle HS2 können an beiden Seiten des ersten horizontalen Kanals HS1 angeordnet sein. Die zweiten horizontalen Kanäle HS2 können sich in der ersten Richtung D1 erstrecken und können in Kontakt mit den Seitenwänden des ersten horizontalen Kanals HS1 sein. Die ersten und zweiten vertikalen Kanäle VS1 und VS2 können kontinuierlich mit dem ersten horizontalen Kanal HS1 verbunden sein ohne eine Grenzfläche dazwischen, eine Grenzfläche kann jedoch zwischen dem ersten horizontalen Kanal HS1 und dem zweiten horizontalen Kanal HS2 durch Halbleiterkristalle gebildet sein.
  • In einigen Ausführungsformen kann der zweite horizontale Kanal HS2 in direktem Kontakt mit der unteren Füllisolierschicht 100 sein, und der Dotierstoffbereich, welcher den ersten Leitfähigkeitstyp hat, kann in dem zweiten horizontalen Kanal HS2 angeordnet sein.
  • Die Datenspeicherschicht DS kann zwischen jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 und den vertikalen Kanälen VS1, VS2 und DVS angeordnet sein. Die Datenspeicherschicht DS kann sich auf die untere Oberfläche der untersten Isolierschicht ILD jeder der ersten und der zweiten Stapelstrukturen ST1 und ST2 erstrecken. In einigen Ausführungsformen kann die Restdatenspeicherstruktur vertikal von der Datenspeicherschicht DS beabstandet sein und kann zwischen dem ersten horizontalen Kanal HS1 und der unteren Füllisolierschicht 100 angeordnet sein.
  • Die leitfähigen Kontaktstellen PAD können auf den oberen Enden der ersten und zweiten vertikalen Kanäle VS1 und VS2 angeordnet sein, und die Source-Stopfen CPLG können auf den oberen Enden der vertikalen Dummykanäle DVS angeordnet sein. In einigen Ausführungsformen können, wenn die leitfähigen Kontaktstellen PAD und die Source-Stopfen CPLG Dotierstoffbereiche sind, welche mit Dotierstoffen dotiert sind, die leitfähigen Kontaktstellen PAD und die Source-Stopfen CPLG den zweiten Leitfähigkeitstyp entgegengesetzt zum ersten Leitfähigkeitstyp des Dotierstoffbereichs 13 haben.
  • Die Deckisolierstruktur 125 kann auf jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet sein, um die oberen Oberflächen der leitfähigen Kontaktstellen PAD und die oberen Oberflächen der Source-Stopfen CPLG zu bedecken.
  • Eine obere Füllisolierschicht 130 kann auf einer gesamten oberen Oberfläche der unteren Füllisolierschicht 100 angeordnet sein, um die ersten und zweiten Stapelstrukturen ST1 und ST2 zu bedecken und kann einen Raum zwischen den ersten und zweiten Stapelstrukturen ST1 und ST2 vollständig füllen. In einigen Ausführungsformen kann die obere Füllisolierschicht 130 in Kontakt mit der oberen Oberfläche des Dotierstoffbereichs 13 sein.
  • Die gemeinsame Sourceleitung CSL kann auf der oberen Füllisolierschicht 130 angeordnet sein. Die gemeinsame Sourceleitung CSL kann elektrisch mit den Source-Stopfen CPLG durch die Kontaktstopfen CSP verbunden sein. Die gemeinsame Sourceleitung CSL kann auf jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet sein und kann elektrisch gemeinsam mit den vertikalen Dummykanälen DVS, welche entlang der ersten Richtung D1 angeordnet sind, verbunden sein.
  • Die erste Isolierschicht 140 kann auf der oberen Füllisolierschicht 130 angeordnet sein, um die gemeinsamen Sourceleitungen CSL zu bedecken, und die ersten bis vierten Assistenz-Zwischenverbindungen SBL1 bis SBL4 können auf der ersten Isolierschicht 140 angeordnet sein. Die ersten und dritten Assistenz-Zwischenverbindungen SBL1 und SBL3 können auf der ersten Stapelstruktur ST1 angeordnet sein, und die zweiten und vierten Assistenz-Zwischenverbindungen SBL1 und SBL4 können auf der zweiten Stapelstruktur ST2 angeordnet sein. Die ersten und dritten Assistenz-Zwischenverbindungen SBL1 und SBL3 können die gemeinsame Sourceleitung CSL schneiden, welche auf der ersten Stapelstruktur ST1 angeordnet ist, und die zweiten und vierten Assistenz-Zwischenverbindungen SBL2 und SBL4 können die gemeinsame Sourceleitung CSL schneiden, welche auf der zweiten Stapelstruktur ST2 angeordnet ist.
  • Die zweite Isolierschicht 150 kann auf der ersten Isolierschicht 140 angeordnet sein, um die ersten bis vierten Assistenz-Zwischenverbindungen SBL1 bis SBL4 zu bedecken, und die ersten und zweiten Bitleitungen BL1 und BL2 können auf der zweiten Isolierschicht 150 angeordnet sein. Die ersten und zweiten Bitleitungen BL1 und BL2 können sich in der zweiten Richtung D2 erstrecken und können alternierend in der ersten Richtung D1 angeordnet sein.
  • Die ersten Bitleitungen BL1 können mit den ersten Assistenz-Zwischenverbindungen SBL1 und den dritten Assistenz-Zwischenverbindungen SBL3 durch obere Kontaktstopfen UCP verbunden sein, und die zweiten Bitleitungen BL2 können mit den zweiten Assistenz-Zwischenverbindungen SBL2 und den vierten Assistenz-Zwischenverbindungen SBL4 durch obere Kontaktstopfen UCP verbunden sein.
  • Die 19 bis 29 sind Querschnittsansichten, aufgenommen entlang der Linie I–I', der 4A, um Verfahren zum Herstellen einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zu veranschaulichen. Die 30 bis 35 sind jeweils vergrößerte Ansichten von Abschnitten „A” der 21 bis 26, um ein Verfahren zum Herstellen einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte zu veranschaulichen.
  • Bezugnehmend auf die 4A und 19 kann eine erste Opferschicht SL1 auf einem Substrat 10 gebildet werden. Isolierschichten ILD und zweite Opferschichten SL2 können alternierend und wiederholt auf der ersten Opferschicht SL1 gebildet werden, um eine dünne Schichtstruktur 110 zu bilden.
  • In einigen Ausführungsformen kann das Substrat 10 aus einem Halbleitermaterial gebildet sein. Beispielsweise kann das Substrat 10 ein Bulk-Silizium-Substrat, ein SOI-Substrat, ein Germanium-Substrat, ein GOI-Substrat, ein Silizium-Germanium-Substrat und/oder ein Substrat, welches eine epitaktische Schicht aufweist, welche durch ein Durchführen eines SEG-Vorgangs erhalten wird, sein. In einigen Ausführungsformen kann das Substrat 10 eine Wannen-Dotierstoffschicht 11 aufweisen, welche mit Dotierstoffen eines ersten Leitfähigkeitstyps dotiert ist, und die erste Opferschicht SL1 kann auf einer oberen Oberfläche der Wannen-Dotierstoffschicht 11 gebildet sein.
  • In einigen Ausführungsformen kann das Substrat 10 aus einem isolierenden Material gebildet sein. In einigen Ausführungsformen kann das Substrat 10 eine einzelne Schicht oder eine Mehrzahl von dünnen Schichten aufweisen. Beispielsweise kann das Substrat 10 aus wenigstens einer Siliziumoxid-Schicht, einer Siliziumnitrid-Schicht oder einer Low-k-Dielektrikumsschicht gebildet sein. In diesem Fall kann die erste Opferschicht SL1 auf einer oberen Oberfläche des Substrats 10 gebildet sein.
  • Die erste Opferschicht SL1 kann aus einem Material gebildet sein, welches eine Ätzselektivität hinsichtlich der Isolierschichten ILD und der zweiten Opferschichten SL2 hat. Beispielsweise kann die erste Opferschicht SL1 wenigstens eines einer Siliziumoxid-Schicht, einer Siliziumkarbid-Schicht, einer Silizium-Germanium-Schicht, einer Siliziumoxynitrid-Schicht und/oder einer Siliziumnitrid-Schicht aufweisen.
  • In der dünnen Schichtstruktur 110 können die zweiten Opferschichten SL2 aus einem Material gebildet sein, welches eine Ätzselektivität hinsichtlich der Isolierschichten ILD hat. Beispielsweise kann ein Unterschied zwischen einer Ätzrate der zweiten Opferschichten SL2 und einer Ätzrate der Isolierschichten ILD in einem Nassätzvorgang, welcher eine chemische Lösung verwendet, groß sein, ein Unterschied aber zwischen einer Ätzrate der zweiten Opferschichten SL2 und einer Ätzrate der Isolierschichten ILD kann in einem Trockenätzvorgang unter Verwendung eines Ätzgases klein sein.
  • In einigen Ausführungsformen können die zweiten Opferschichten SL2 und die Isolierschichten ILD aus isolierenden Materialien gebildet sein, und die zweiten Opferschichten SL2 können eine Ätzselektivität hinsichtlich der Isolierschichten ILD haben. Beispielsweise können die zweiten Opferschichten SL2 wenigstens eines einer Silizium-Schicht, einer Siliziumoxid-Schicht, einer Siliziumkarbid-Schicht, einer Silizium-Germanium-Schicht, einer Siliziumoxynitrid-Schicht und/oder einer Siliziumnitrid-Schicht aufweisen. Zu dieser Zeit können die zweiten Opferschichten SL2 ein unterschiedliches Material von der ersten Opferschicht SL1 aufweisen. Die Isolierschichten ILD können wenigstens eine einer Silizium-Schicht, einer Siliziumoxid-Schicht, einer Siliziumkarbid-Schicht, einer Siliziumoxynitrid-Schicht und/oder einer Siliziumnitrid-Schicht aufweisen. Zu dieser Zeit können die Isolierschichten ILD ein unterschiedliches Material von den ersten und zweiten Opferschichten SL1 und SL2 aufweisen.
  • Beispielsweise kann die erste Opferschicht SL1 aus einer Polysilizium-Schicht gebildet sein, die zweiten Opferschichten SL2 können aus Siliziumnitrid-Schichten gebildet sein, und die Isolierschichten ILD können aus Low-k-Dielektrikumsschichten gebildet sein. In einigen Ausführungsformen können die zweiten Opferschichten SL2 aus einem leitfähigen Material gebildet sein und die Isolierschichten ILD können aus einem isolierenden Material gebildet sein.
  • Jede der Schichten SL1, SL2 und IDL können unter Verwendung einer thermischen Gasphasenabscheidungs(thermische CVD)-Technik, einer Plasmaunterstützten CVD-Technik, einer physikalischen CVD-Technik und/oder einer Atomlagenabscheidungs(ALD)-Technik abgeschieden werden.
  • In einigen Ausführungsformen können die zweiten Opferschichten SL2 dieselbe Dicke haben und die erste Opferschicht SL1 kann dicker sein als die zweiten Opferschichten SL2. In einigen Ausführungsformen kann die erste Opferschicht SL1 dünner sein als die zweiten Opferschichten SL2. In bestimmten Ausführungsformen können die unterste eine und die oberste eine der zweiten Opferschichten SL2 dicker sein als andere zweite Opferschichten SL2, welche dazwischen angeordnet sind. In einigen Ausführungsformen können die Isolierschichten ILD dieselbe Dicke haben oder eine oder einige der Isolierschichten ILD können eine unterschiedliche Dicke voneinander oder anderen der Isolierschichten ILD haben.
  • Bezugnehmend auf die 4A und 20 können vertikale Löcher H und DH gebildet werden, um die dünne Schichtstruktur 110 zu durchdringen. Die vertikalen Löcher H und DH können eine obere Oberfläche der ersten Opferschicht SL1 freilegen.
  • Eine Maskenstruktur MP kann auf der dünnen Schichtstruktur 110 gebildet werden und die dünne Schichtstruktur 110 kann anisotrop geätzt werden unter Verwendung der Maskenstruktur MP als einer Ätzmaske, um die vertikalen Löcher H und DH zu bilden. In dem anisotropen Ätzvorgang kann die obere Oberfläche der ersten Opferschicht SL1 über-ätzt werden derart, dass die erste Opferschicht SL1, welche durch die vertikalen Löcher H und DH freiliegend ist, um eine vorbestimmte Tiefe ausgespart werden kann. In einigen Ausführungsformen kann eine Breite eines unteren Abschnitts jedes der vertikalen Löcher H und DH kleiner sein als diejenige eines oberen Abschnitts jedes der vertikalen Löcher H und DH. In einigen Ausführungsformen können die vertikalen Löcher H und DH in einer Matrixform entlang der ersten und zweiten Richtung D1 und D2 angeordnet werden, wenn aus einer Draufsicht betrachtet. In bestimmten Ausführungsformen können die vertikalen Löcher H und DH, welche zwei Spalten bilden, welche benachbart zueinander sind und parallel zu der ersten Richtung D1 sind, in einer Zickzack-Form entlang der ersten Richtung D1 angeordnet sein, wenn sie aus einer Draufsicht betrachtet werden.
  • In einigen Ausführungsformen können die vertikalen Löcher H und DH erste und zweite vertikale Löcher H und vertikale Dummylöcher DH aufweisen. Die ersten und zweiten vertikalen Löcher H können den ersten und zweiten vertikalen Kanälen VS1 und VS2, welche unter Bezugnahme auf 4A beschrieben sind, entsprechen, und die vertikalen Dummylöcher DH können den vertikalen Dummykanälen DVS, welche unter Bezugnahme auf 4A beschrieben sind, entsprechen.
  • Bezugnehmend auf die 4A, 21 und 30 kann die erste Opferschicht SL1, welche durch die vertikalen Löcher H und DH freiliegend ist, lateral geätzt werden, um erste Aussparungsbereiche HR1 zu bilden.
  • Die ersten Aussparungsbereiche HR1 können durch ein isotropes Ätzen der ersten Opferschicht SL1 unter Verwendung eines Ätzrezepts, welches eine Ätzselektivität hinsichtlich der zweiten Opferschichten SL2, der Isolierschichten ILD und des Substrats 10 hat, gebildet werden. Demnach können die ersten Aussparungsbereiche HR1 mit den vertikalen Löchern H und DH verbunden werden, welche entlang der ersten und zweiten Richtung D1 und D2 angeordnet sind, und können abgerundete Seitenwände haben, wie in 4A veranschaulicht ist.
  • Wenn die ersten Aussparungsbereiche HR1 gebildet werden, kann ein Abschnitt der ersten Opferschicht SL1 unter der dünnen Schichtstruktur 110 zwischen den vertikalen Löchern H und DH verbleiben, welche weit voneinander beabstandet sind. Der verbleibende Abschnitt der ersten Opferschicht SL1 kann als eine erste Opferstruktur SLP definiert sein. Die erste Opferstruktur SLP kann sich in der ersten Richtung D1 zwischen den ersten Aussparungsbereichen HR1, die benachbart zueinander in der zweiten Richtung D2 sind, erstrecken. Die ersten Opferstrukturen SLP, welche unter der dünnen Schichtstruktur 110 verbleiben, können als Unterstützungen dienen, welche die dünne Schichtstruktur 110 unterstützen.
  • Zusätzlich kann eine Schutzisolierschicht PL zwischen der dünnen Schichtstruktur 110 und der ersten Opferschicht SL1 gebildet werden, wie in 30 veranschaulicht ist. Die vertikalen Löcher H und DH können ferner die Schutzisolierschicht PL durchdringen. Die Schutzisolierschicht PL kann verhindern, dass die unterste Isolierschicht ILD der dünnen Schichtstruktur 110 während der Bildung der ersten Aussparungsbereiche HR1 geätzt wird.
  • Bezugnehmend auf die 4A, 22 und 31 können eine Datenspeicherschicht DSL und eine Halbleiterschicht SCL nacheinander folgend auf inneren Oberflächen der ersten Aussparungsbereiche HR1 und inneren Oberflächen der vertikalen Löcher H und DH gebildet werden. Die Datenspeicherschicht DSL und die Halbleiterschicht SCL können ebenso auf der oberen Oberfläche der dünnen Schichtstruktur 110 gebildet werden.
  • Die Datenspeicherschicht DSL kann aus einer einzelnen Schicht oder einer Mehrzahl von dünnen Schichten gebildet sein. In einigen Ausführungsformen kann die Datenspeicherschicht DSL eine Sperrisolierschicht BLK, eine Ladungsspeicherschicht CIL und eine Tunnelisolierschicht TIL aufweisen, welche nacheinander folgend gestapelt sind. Die Datenspeicherschicht DSL kann gebildet sein, um eine im Wesentlichen einheitliche Dicke auf den inneren Oberflächen der vertikalen Löcher H und DH und den inneren Oberflächen der ersten Aussparungsbereiche HR1 zu haben. In anderen Worten gesagt kann sich die Datenspeicherschicht DSL von den inneren Oberflächen der vertikalen Löcher H und DH auf eine untere Oberfläche der dünnen Schichtstruktur 110 und eine Oberfläche des Substrats 10 erstrecken.
  • Die Halbleiterschicht SCL kann gebildet werden, um eine im Wesentlichen einheitliche Dicke auf der Datenspeicherschicht DSL zu haben und kann sich von den inneren Oberflächen der vertikalen Löcher H und DH auf die untere Oberfläche der dünnen Schichtstruktur 110 und die Oberfläche des Substrats 10 erstrecken.
  • Die Halbleiterschicht SCL und die Datenspeicherschicht DSL können gebildet werden unter Verwendung einer CVD-Technik und/oder einer ALD-Technik. Die Halbleiterschicht SCL kann ein Hohlrohr- oder eine Makkaroni-Form haben, welche sich kontinuierlich durch die vertikalen Löcher H und DH und den ersten Aussparungsbereich HR1 erstreckt. Die Halbleiterschicht SCL kann Silizium (Si), Germanium (Ge) oder eine Kombination davon aufweisen. Die Halbleiterschicht SCL kann mit Dotierstoffen dotiert sein oder kann ein intrinsischer Halbleiter sein, welcher nicht mit Dotierstoffen dotiert ist. Die Halbleiterschicht kann eine Kristallstruktur haben, welche wenigstens eine einer einkristallinen Struktur, einer amorphen Struktur oder einer polykristallinen Struktur aufweist.
  • In einigen Ausführungsformen kann eine Summe von Dicken der Datenspeicherschicht DSL und der Halbleiterschicht SCL kleiner sein als eine Hälfte einer Dicke der ersten Opferstruktur SLP. Demnach kann ein Spaltbereich in dem ersten Aussparungsbereich HR1 durch die Datenspeicherschicht DSL und die Halbleiterschicht SCL definiert sein. In bestimmten Ausführungsformen kann die Dicke der Datenspeicherschicht DSL kleiner sein als eine Hälfte einer Dicke der ersten Opferstruktur SLP, und die Halbleiterschicht SCL kann eine Hohlrohr-Form in jedem der vertikalen Löcher H und DH haben, kann aber den ersten Aussparungsbereich HR1 vollständig füllen.
  • Bezugnehmend auf die 4A, 23 und 32 kann nach der Bildung der Halbleiterschicht SCL eine Füllisolierstruktur VI gebildet werden, um einen inneren Raum zu füllen, welcher durch die Halbleiterschicht SCL umgeben ist, und zwar in den vertikalen Löchern H und DH und dem ersten Aussparungsbereich HR1. Die Datenspeicherschicht DSL und die Halbleiterschicht SCL auf der oberen Oberfläche der dünnen Schichtstruktur 110 können durch einen Planarisierungsvorgang entfernt werden, welcher die oberste Isolierschicht ILD freilegt. Demnach kann eine Kanalstruktur, welche vertikale Kanäle VS1, VS2 und DVS und einen ersten horizontalen Kanal HS1 aufweist, gebildet werden. Die vertikalen Kanäle VS1, VS2 und DVS können jeweils in den vertikalen Löchern H und DH gebildet werden, und der erste horizontale Kanal HS1 kann unter der dünnen Schichtstruktur 110 gebildet werden.
  • Als nächstes können leitfähige Kontaktstellen PAD auf den vertikalen Kanälen VS1 und VS2 gebildet werden, und Source-Stopfen CPLG können auf den vertikalen Dummykanälen DVS gebildet werden. Die leitfähigen Kontaktstellen PAD und die Source-Stopfen CPLG können Dotierstoffbereiche sein, welche mit Dotierstoffen dotiert sind, oder können aus einem leitfähigen Material gebildet sein. In einigen Ausführungsformen können untere Oberflächen der leitfähigen Kontaktstellen PAD und der Source-Stopfen CPLG höher sein als eine obere Oberfläche der obersten einen der zweiten Opferschichten SL2. In einigen Ausführungsformen kann, wie in 5 veranschaulicht ist, eine vertikale Länge des Source-Stopfens CPLG länger sein als diejenige der leitfähigen Kontaktstelle PAD. In anderen Worten gesagt kann die untere Oberfläche des Source-Stopfens CPLG niedriger sein als eine untere Oberfläche der obersten einen der zweiten Opferschichten SL2. Die Verfahren zum Bilden der leitfähigen Kontaktstellen PAD und der Source-Stopfen CPLG werden später detaillierter unter Bezugnahme auf die 36 bis 40 beschrieben werden.
  • In einigen Ausführungsformen können die oberste Isolierschicht ILD und die oberste zweite Opferschicht SL2 vor oder nach der Bildung der leitfähigen Kontaktstellen PAD und der Source-Stopfen CPLG strukturiert werden. Demnach können zweite Opferstrukturen, welche lateral voneinander beabstandet sind, an der obersten zweiten Opferschicht der dünnen Schichtstruktur 110 gebildet werden. Die Trennisolierstruktur 115 der 6 kann zwischen den zweiten Opferstrukturen gebildet werden. Die Trennisolierstruktur 115 der 6 kann mit der Datenspeicherschicht DSL, welche den vertikalen Dummykanal DVS in der ersten Richtung umgibt, verbunden werden.
  • Nachfolgend kann eine Deckisolierschicht, welche die leitfähigen Kontaktstellen PAD und die Source-Stopfen CPLG bedeckt, auf der dünnen Schichtstruktur 110 gebildet werden. Die Deckisolierschicht und die dünne Schichtstruktur 110 können strukturiert werden, um Gräben T zu bilden, von welchen jeder die erste Opferstruktur SLP zwischen den Kanalstrukturen, welche zueinander benachbart sind, freilegt.
  • Ein Bilden der Gräben T kann ein Bilden einer Maskenstruktur (nicht gezeigt) aufweisen, welche Planare Positionen der Gräben T auf der Deckisolierschicht definiert, und ein anisotropes Ätzen der Deckisolierschicht und der dünnen Schichtstruktur 110 unter Verwendung der Maskenstruktur (nicht gezeigt) als einer Ätzmaske.
  • Die Gräben T können von den vertikalen Kanälen VS1, VS2 und DVS beabstandet sein und können Seitenwände der Isolierschichten ILD und Seitenwände der zweiten Opferschichten SL2 freilegen. Jeder der Gräben T kann eine lineare oder rechtwinklige Form haben, welche sich in der ersten Richtung D1 in einer Draufsicht erstreckt und kann eine obere Oberfläche der erste Opferstruktur SLP in einer Querschnittsansicht freilegen. Wenn die Gräben T gebildet werden, können die ersten Opferstrukturen SLP unter den Gräben T um eine vorbestimmte Tiefe aufgrund von Über-Ätzen ausgespart werden. In einigen Ausführungsformen kann jeder der Gräben T eine geneigte Seitenwand haben.
  • Da die Gräben T gebildet werden, kann die dünne Schichtstruktur 110 in eine Mehrzahl von Formstrukturen 110m unterteilt werden. Zusätzlich kann eine Deckisolierstruktur 125 auf jeder der Formstrukturen 110m gebildet werden. Die Deckisolierstrukturen 125 können Abschnitten der Deckisolierschicht entsprechen. Die Formstrukturen 110m können lineare Formen haben, welche sich in der ersten Richtung D1 erstrecken und können voneinander in der zweiten Richtung D2 beabstandet sein. Zusätzlich kann ein Abschnitt der ersten Opferstruktur SLP durch den Graben T zwischen den Formstrukturen 110, welche benachbart zueinander sind, freigelegt sein. Ferner kann, da die Gräben T gebildet werden, eine Schutzisolierstruktur PP auf der unteren Oberfläche der untersten Isolierschicht ILD jeder der Formstrukturen 110m gebildet werden.
  • Bezugnehmend auf die 4A, 24 und 33 kann die erste Opferstruktur SLP, welche durch den Graben T freiliegend ist, entfernt werden, um einen zweiten Aussparungsbereich HR2 zu bilden, welcher einen Abschnitt der Datenspeicherschicht DSL freilegt.
  • Der zweite Aussparungsbereich HR2 kann durch ein isotropes Ätzen der ersten Opferstruktur SLP gebildet werden unter Verwendung eines Ätzrezepts, welches eine Ätzselektivität hinsichtlich der zweiten Opferstrukturen SL2, der Isolierschichten ILD und des Substrats 10 hat. Der zweite Aussparungsbereich HR2 kann einen Abschnitt des Substrats 10 freilegen. Zusätzlich kann, wie in 33 veranschaulicht ist, die Schutzisolierstruktur PP verhindern, dass die unterste Isolierschicht ILD während der Bildung des zweiten Aussparungsbereichs HR2 geätzt wird. Demnach kann eine Variation in der Dicke der untersten Isolierschicht ILD während der Bildung des zweiten Aussparungsbereichs HR2 verringert oder minimiert werden.
  • Bezugnehmend auf die 4A, 25 und 34 kann der Abschnitt der Datenspeicherschicht CSL, welcher durch den zweiten Aussparungsbereich HR2 freigelegt wird, entfernt werden, um einen dritten Aussparungsbereich HR3 zu bilden, welcher einen Abschnitt des ersten horizontalen Kanals HS1 freilegt.
  • Der dritte Aussparungsbereich HR3 kann durch ein isotropes Ätzen der Datenspeicherschicht DSL unter Verwendung eines Ätzrezepts, welches eine Ätzselektivität hinsichtlich der zweiten Opferschichten SL2, der Isolierschichten ILD und des Substrats 10 hat, gebildet werden. Beispielsweise kann der Vorgang des Bildens des dritten Aussparungsbereichs HR3 einen Vorgang des isotropen Ätzens der Sperrisolierschicht BLK, einen Vorgang des isotropen Ätzens der Ladungsspeicherschicht CIL und einen Vorgang des isotropen Ätzens der Tunnelisolierschicht TIL aufweisen, welche nacheinander durchgeführt werden.
  • Da der dritte Aussparungsbereich HR3 gebildet wird, kann eine Restdatenspeicherstruktur DSP zwischen dem ersten horizontalen Kanal HS1 und dem Substrat 10 gebildet werden und ein Abschnitt des ersten horizontalen Kanals HS1 und ein Abschnitt der Datenspeicherschicht DS können durch den dritten Aussparungsbereich HR3 freigelegt werden. Die Datenspeicherschicht DS kann auf dem ersten horizontalen Kanal HS1 angeordnet werden und kann von der Restdatenspeicherstruktur DSP beabstandet sein. In einigen Ausführungsformen kann unter der Formstruktur 110m eine Seitenwand der Datenspeicherschicht DS lateral von der Seitenwand des ersten horizontalen Kanals HS1 ausgespart sein.
  • In einigen Ausführungsformen kann ein Abschnitt der Schutzisolierstruktur PP, welche durch den zweiten Aussparungsbereich HR2 freigelegt ist, ebenso in dem Vorgang des Ätzens des Abschnitts der Datenspeicherschicht DSL geätzt werden. Demnach kann der dritte Aussparungsbereich HR3 ebenso einen Abschnitt der unteren Oberfläche der untersten Isolierschicht ILD freilegen. In einigen Ausführungsformen kann die Schutzisolierstruktur PP als eine Ätzstoppschicht während der Bildung des dritten Aussparungsbereichs HR3 verwendet werden, und demnach ist es möglich, zu verhindern, dass die untere Oberfläche der untersten Isolierschicht ILD freigelegt wird.
  • Bezugnehmend auf die 4A, 26 und 35 kann ein zweiter horizontaler Kanal HS2 in dem dritten Aussparungsbereich HR3 gebildet werden. Der zweite horizontale Kanal HS2 kann in Kontakt mit dem ersten horizontalen Kanal HS1 sein.
  • In einigen Ausführungsformen kann eine Halbleiterschicht in dem Graben T und dem dritten Aussparungsbereich HR3 abgeschieden werden, und die Halbleiterschicht, welche in dem Graben T angeordnet ist, kann entfernt werden, um den zweiten horizontalen Kanal HS2 zu bilden. Hier kann die Halbleiterschicht für den zweiten horizontalen Kanal HS2 unter Verwendung einer CVD-Technik oder einer ALD-Technik gebildet werden. Die Halbleiterschicht für den zweiten horizontalen Kanal HS2 kann mit Dotierstoffen dotiert sein oder kann einen intrinsischen Halbleiter aufweisen, welcher nicht mit Dotierstoffen dotiert ist. In einigen Ausführungsformen kann die Halbleiterschicht für den zweiten horizontalen Kanal HS2 mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert sein. Zusätzlich kann die Halbleiterschicht für den zweiten horizontalen Kanal HS2 eine Kristallstruktur haben, welche wenigstens eines einer einkristallinen Struktur, einer amorphen Struktur oder polykristallinen Struktur aufweist. Der zweite horizontale Kanal HS2 kann in Kontakt mit der Seitenwand des ersten horizontalen Kanals HS1, der Datenspeicherschicht DS und der Restdatenspeicherstruktur sein, welcher unter der Formstruktur 110m angeordnet sind. Zusätzlich kann der zweite horizontale Kanal HS2 in direktem Kontakt mit der Wannen-Dotierstoffschicht 11 11 sein, welche in dem Substrat 10 gebildet ist.
  • Bezugnehmend auf die 4A und 27 können die zweiten Opferschichten SL2, welche durch die Gräben T freigelegt sind, entfernt werden, um Gatebereiche GR zwischen den Isolierschichten ILD zu bilden.
  • Die Gatebereiche GR können durch ein isotropes Ätzen der zweiten Opferschichten SL2 unter Verwendung eines Ätzrezepts gebildet werden, welches eine Ätzselektivität hinsichtlich der Isolierschichten ILD, der vertikalen Kanäle VS1, VS2 und DVS, der Datenspeicherschicht DS und dem zweiten horizontalen Kanal HS2 hat. Hier können die zweiten Opferschichten SL2 vollständig durch den isotropen Ätzvorgang entfernt werden. Beispielsweise können, in dem Fall, dass die zweiten Opferschichten SL2 Siliziumnitrid-Schichten sind und die Isolierschichten ILD Siliziumoxid-Schichten sind, die zweiten Opferschichten SL2 durch den isotropen Ätzvorgang unter Verwendung einer Ätzlösung, welche Phosphorsäure aufweist, entfernt werden. Zusätzlich kann die Datenspeicherschicht DS als eine Ätzstoppschicht in dem isotropen Ätzvorgang zum Bilden der Gatebereiche GR verwendet werden. Die Gatebereiche GR können sich lateral von dem Graben T zwischen die Isolierschichten ILD hinein erstrecken und können Abschnitte einer Seitenwand der Datenspeicherschicht DS oder Abschnitte von Seitenwänden der vertikalen Kanäle VS1 und VS2 freilegen. In anderen Worten gesagt kann jeder der Gatebereiche GR durch die Seitenwand der Datenspeicherschicht DS und die Isolierschichten ILD, welche vertikal zueinander benachbart sind, definiert bzw. begrenzt werden.
  • Bezugnehmend auf die 4A und 28 kann eine horizontale Isolierschicht auf inneren Oberflächen der Gräben T und inneren Oberflächen der Gatebereiche GR gebildet werden. Die horizontale Isolierschicht kann eine im Wesentlichen einheitliche Dicke auf der inneren Oberfläche der Gatebereiche GR haben. Die horizontale Isolierschicht kann aus einer einzelnen Schicht oder einer Mehrzahl von dünnen Schichten gebildet werden. In einigen Ausführungsformen kann die horizontale Isolierschicht einen Abschnitt einer Datenspeicherschicht eines Ladungsfallen-Typ-Flashspeichertransistors sein.
  • Elektroden EL können jeweils in den Gatebereichen GR gebildet werden, in welchen die horizontale Isolierschicht gebildet ist. Die Elektroden EL können teilweise oder vollständig die Gatebereiche GR füllen. In einigen Ausführungsformen kann das Bilden der Elektroden EL ein nacheinander folgendes Abscheiden einer Sperrmetallschicht und einer Metallschicht aufweisen. Beispielsweise kann die Sperrmetallschicht eine Metallnitrid-Schicht wie beispielsweise eine Titannitrid(TiN)-Schicht, eine Tantalnitrid(TaN)-Schicht und/oder eine Wolframnitrid(WN)-Schicht aufweisen. Beispielsweise kann die Metallschicht wenigstens eines von metallischen Materialien wie beispielsweise W, Al, Ti, Ta, Co und/oder Cu aufweisen. Die Sperrmetallschicht und die Metallschicht, welche außerhalb der Gatebereiche GR angeordnet sind, können entfernt werden, um die Elektroden EL in den Gatebereichen GR begrenzt zu formen. Nach der Bildung der Elektroden EL kann die horizontale Isolierschicht, welche außerhalb der Gatebereiche GR angeordnet ist, entfernt werden, um jeweils horizontale Isolierstrukturen HIL in den Gatebereichen GR zu bilden.
  • Da die Elektroden EL gebildet werden, können erste und zweite Stapelstrukturen ST1 und ST2 auf dem Substrat 10 gebildet werden. Jede der ersten und zweiten Stapelstrukturen ST1 und ST2 kann die Isolierschichten ILD und die Elektroden EL aufweisen, welche alternierend und wiederholt auf dem Substrat 10 gestapelt sind. Die ersten und zweiten Stapelstrukturen ST1 und ST2 können sich in der ersten Richtung D1 erstrecken und Seitenwände der ersten und zweiten Stapelstrukturen ST1 und ST2 können durch die Gräben T freiliegend sein. Zusätzlich kann der zweite horizontale Kanal HS2 zwischen den ersten und zweiten Stapelstrukturen ST1 und ST2, die benachbart zueinander sind, freiliegend sein.
  • Ein Dotierstoffbereich 13 kann in dem zweiten horizontalen Kanal HS2 zwischen den ersten und zweiten Stapelstrukturen ST1 und ST2 gebildet werden. Der Dotierstoffbereich 13 kann mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert sein. Die Dotierstoffe desselben Leitfähigkeitstyps wie die Wannen-Dotierstoffschicht 11 können in den zweiten horizontalen Kanal HS2 injiziert werden, um den Dotierstoffbereich 13 zu bilden. In bestimmten Ausführungsformen kann der zweite horizontale Kanal HS2 mit Dotierstoffen während der Bildung des zweiten horizontalen Kanals HS2 dotiert werden. In solchen Fällen kann der Vorgang des Bildens des Dotierstoffbereichs 13 ausgelassen werden.
  • Bezugnehmend auf die 4A und 29 kann eine Füllisolierschicht 130 gebildet werden, um den Graben T zwischen den ersten und zweiten Stapelstrukturen ST1 und ST2 zu füllen. Die Füllisolierschicht 130 kann in Kontakt mit dem zweiten horizontalen Kanal HS2 sein und kann die ersten und zweiten Stapelstrukturen ST1 und ST2 bedecken.
  • Eine gemeinsame Sourceleitung CSL, welche sich in der ersten Richtung D1 erstreckt, kann auf der Füllisolierschicht 130 gebildet werden. Die gemeinsame Sourceleitung CSL kann elektrisch mit den vertikalen Dummykanälen DVS verbunden sein, welche in der ersten Richtung D1 angeordnet sind. Die gemeinsame Sourceleitung CSL kann elektrisch mit den Source-Stopfen CPLG, welche auf den vertikalen Dummykanälen DVS angeordnet sind, durch Kontaktstopfen CSP, welche die Füllisolierschicht 130 und die Deckisolierstruktur 125 durchdringen, verbunden sein. Die gemeinsame Sourceleitung CSL kann auf der Füllisolierschicht 130 gebildet sein, welche auf jeder der ersten und zweiten Stapelstrukturen ST1 und ST2 angeordnet ist.
  • Nachfolgend kann, wie unter Bezugnahme auf die 4A, 5 und 6 beschrieben ist, die erste Isolierschicht 140 auf der Füllisolierschicht 130 gebildet werden, und die unteren Kontaktstopfen LCP können gebildet werden, um die erste Isolierschicht 140, die Füllisolierschicht 130 und die Deckisolierstruktur 125 zu durchdringen. Die unteren Kontaktstopfen LCP können mit den vertikalen Kanälen VS1 und VS2 verbunden werden. Als nächstes können die ersten bis vierten Assistenz-Zwischenverbindungen SBL1 bis SBL4 auf der ersten Isolierschicht 140 gebildet werden. Die zweite Isolierschicht 150 kann auf der ersten Isolierschicht 140 und den Assistenz-Zwischenverbindungen SBL1 bis SBL4 gebildet werden, und die oberen Kontaktstopfen UCP können gebildet werden, um die zweite Isolierschicht 150 zu durchdringen. Die oberen Kontaktstopfen UCP können mit den Assistenz-Zwischenverbindungen SBL1 bis SBL4 verbunden werden. Die ersten und zweiten Bitleitungen BL1 und BL2 können auf der zweiten Isolierschicht 150 gebildet werden.
  • Die 36 bis 40 sind Querschnittsansichten, welche Verfahren zum Bilden einer leitfähigen Kontaktstelle und eines Source-Stopfens einer 3D-Halbleitervorrichtung gemäß einigen Ausführungsformen der erfinderischen Konzepte veranschaulichen. Hierin nachstehend wird die Beschreibung derselben technischen Merkmale wie in der Ausführungsform der 19 bis 29 ausgelassen werden oder kurz erwähnt werden zum Zweck der Erleichterung und der Zweckmäßigkeit in der Erklärung. Demnach werden Vorgänge zum Bilden leitfähiger Kontaktstellen und Source-Stopfen gemäß der vorliegenden Ausführungsform durchgeführt werden nach den Vorgängen, welche unter Bezugnahme auf 22 beschrieben sind.
  • Bezugnehmend auf 36 können die Datenspeicherschicht DSL und die Halbleiterschicht SCL im Wesentlichen einheitliche Dicken haben und können kontinuierlich die inneren Oberflächen der vertikalen Löcher H, die inneren Oberflächen der vertikalen Dummylöcher DH und die innere Oberfläche des ersten Aussparungsbereichs HR1 bedecken. Hier können die vertikalen Löcher H den ersten und zweiten vertikalen Kanälen VS1 und VS2 entsprechen, welche in 4A veranschaulicht sind, und die vertikalen Dummylöcher DH können den vertikalen Dummykanälen DVS entsprechen, welche in 4A veranschaulicht sind. Die Halbleiterschicht SCL kann eine Hohlrohr-Form haben. Nach der Bildung der Halbleiterschicht SCL kann eine Isolierschicht VIL auf einer gesamten oberen Oberfläche des Substrats 10 gebildet werden, um den inneren Raum der Halbleiterschicht SCL zu bedecken.
  • Bezugnehmend auf 37 kann eine Hartmaskenstruktur HMP, welche Öffnungen OP hat, auf der Isolierschicht VIL gebildet werden. Jede der Öffnungen OP kann eine lineare Form haben, welche sich in der ersten Richtung D1 erstreckt, und kann auf den vertikalen Dummylöchern DH (siehe die vertikalen Dummykanäle DVS der 4A und 4B) angeordnet sein, welche entlang der ersten Richtung D1 angeordnet sind. Als nächstes kann die Isolierschicht VIL unter Verwendung der Hartmaskenstruktur HMP als einer Ätzmaske geätzt werden. In anderen Worten gesagt können Abschnitte der Isolierschicht VIL, die die vertikalen Dummylöcher DH füllen, entfernt werden, um vorläufige Löcher R zu bilden, welche Abschnitte der Halbleiterschicht SCL, welche in den vertikalen Dummylöchern DH gebildet sind, freizulegen. Demnach können obere Oberflächen der Isolierschicht VIL, welche durch die vorläufigen Löcher R freigelegt sind, niedriger sein als die untere Oberfläche der obersten einen der Opferschichten SL2. Nach der Bildung der vorläufigen Löcher R kann die Hartmaskenstruktur HMP entfernt werden, um die obere Oberfläche der Isolierschicht VIL freizulegen.
  • Bezugnehmend auf 38 kann ein anisotroper Überdeckungs-Ätzvorgang auf der Isolierschicht VIL durchgeführt werden, um feine Löcher R1 zu bilden, welche Abschnitte der Halbleiterschicht SCL freilegen, welche in den vertikalen Löchern H gebildet ist, und um feine Dummylöcher R2 zu bilden, welche Abschnitte der Halbleiterschicht SCL freilegen, welche in den vertikalen Dummylöchern DH gebildet sind. Da die feinen Löcher R1 und R2 gebildet werden, kann die Füllisolierstruktur VI gebildet werden, um den Innenraum der Halbleiterschicht SCL zu füllen.
  • Da die vorläufigen Löcher vor der Bildung der Füllisolierstruktur VI gebildet werden, kann die obere Oberfläche der Füllisolierstruktur VI, welche durch das feine Dummyloch R2 freigelegt wird, niedriger sein als die obere Oberfläche der Füllisolierstruktur VI, welche durch das feine Loch R1 freigelegt wird. In anderen Worten gesagt kann eine vertikale Tiefe des feinen Dummylochs R2 größer sein als diejenige des feinen Dummylochs R1. Die obere Oberfläche der Füllisolierstruktur VI, welche durch das feine Loch R1 freigelegt wird, kann höher sein als die obere Oberfläche der obersten einen der zweiten Opferschichten SL2.
  • Bezugnehmend auf 39 kann eine leitfähige Schicht CL auf einer gesamten oberen Oberfläche des Substrats 10 gebildet werden, um die feinen Löcher R1 und die feinen Dummylöcher R2 zu füllen. In einigen Ausführungsformen kann die leitfähige Schicht CL den zweiten Leitfähigkeitstyp entgegengesetzt dem ersten Leitfähigkeitstyp der Wannen-Dotierstoffschicht 11 haben. In einigen Ausführungsformen kann die leitfähige Schicht CL aus Polysilizium gebildet werden, dotiert mit Dotierstoffen des zweiten Leitfähigkeitstyps oder einem Metall.
  • Bezugnehmend auf die 4A und 40 können die leitfähige Schicht CL, die Halbleiterschicht SCL und die Datenspeicherschicht DSL nacheinander folgend geätzt werden bis die obere Oberfläche der dünnen Schichtstruktur 110 freiliegend ist. Demnach können die vertikalen Kanäle VS1 und VS2 in den vertikalen Löchern H gebildet werden und die vertikalen Dummykanäle DVS können in den vertikalen Dummylöchern DH gebildet werden. Zu derselben Zeit kann die leitfähige Kontaktstelle PAD auf einem oberen Ende jedes der vertikalen Kanäle VS1 und VS2 angeordnet werden und der Source-Stopfen CPLG kann auf einem oberen Ende jedes der vertikalen Dummykanäle CVS gebildet werden. In einigen Ausführungsformen kann die leitfähige Kontaktstelle PAD einen ersten Abschnitt der leitfähigen Schicht CL und einen ersten Abschnitt der Halbleiterschicht SCL aufweisen. Der erste Abschnitt der leitfähigen Schicht CL kann das feine Loch R1 füllen, und der erste Abschnitt der Halbleiterschicht SCL kann in Kontakt mit dem ersten Abschnitt der leitfähigen Schicht CL sein. Ähnlich kann der Source-Stopfen CPLG einen zweiten Abschnitt der leitfähigen Schicht CL und einen zweiten Abschnitt der Halbleiterschicht SCL aufweisen. Der zweite Abschnitt der leitfähigen Schicht CL kann das feine Dummyloch R2 füllen und der zweite Abschnitt der Halbleiterschicht SCL kann in Kontakt mit dem zweiten Abschnitt der leitfähigen Schicht CL sein. In einigen Ausführungsformen können die ersten und zweiten Abschnitte der Halbleiterschicht SCL den zweiten Leitfähigkeitstyp durch einen Ionenimplantationsvorgang oder einen thermischen Diffusionsvorgang haben. In dem thermischen Diffusionsvorgang können die Dotierstoffe des ersten Leitfähigkeitstyps von der leitfähigen Schicht CL in die ersten und zweiten Abschnitte der Halbleiterschicht CSL diffundiert werden. In bestimmten Ausführungsformen können die Halbleiterschicht SCL, welche durch die feinen Löcher R1 und die feinen Dummylöcher R2 vor der Bildung der leitfähigen Schicht CSL entfernt werden. In diesem Fall kann die leitfähige Kontaktstelle aus einem Abschnitt der leitfähigen Schicht CL gebildet werden und der Source-Stopfen CPLG kann aus einem anderen Abschnitt der leitfähigen Schicht CL gebildet werden.
  • Gemäß einigen Ausführungsformen des erfinderischen Konzepts können die vertikalen Kanäle und die vertikalen Dummykanäle, welche die Stapelstruktur durchdringen mit dem ersten horizontalen Kanal verbunden werden, um eine Halbleiterschicht zu bilden, welche sich kontinuierlich ohne eine Grenzfläche darin erstreckt. Demnach kann ein Vorgang des Verbindens des ersten horizontalen Kanals mit den vertikalen Kanälen ausgelassen werden. Zusätzlich können, da die Source-Stopfen auf den vertikalen Dummykanälen gebildet sind, die vertikalen Kanäle gemeinsam mit den Source-Stopfen durch den ersten horizontalen Kanal verbunden werden. Demnach kann ein Stromfluss durch die vertikalen Kanäle und den ersten horizontalen Kanal erzeugt werden, wodurch die Bitleitung elektrisch mit den Source-Stopfen verbunden wird. Zusätzlich können, da der zweite horizontale Kanal gebildet ist, um in Kontakt mit der Seitenwand des zweiten horizontalen Kanals und der Wannen-Dotierstoffschicht zu sein, elektrische Löcher für die vertikalen Kanäle durch die ersten und zweiten horizontalen Kanäle vorgesehen sein.
  • Während die erfinderischen Konzepte unter Bezugnahme auf beispielhafte Ausführungsformen beschrieben wurden, wird es für Fachleute offensichtlich sein, dass verschiedene Änderungen und Modifikationen getätigt werden können, ohne von dem Gedanken und Umfang der erfinderischen Konzepte abzuweichen. Demnach sollte verstanden werden, dass die obigen Ausführungsformen nicht beschränkend sondern veranschaulichend sind. Demnach müssen die Umfänge der erfinderischen Konzepte durch die breiteste zulässige Interpretation der folgenden Ansprüche und ihrer Äquivalente bestimmt werden und sollen nicht durch die vorangehende Beschreibung beschränkt oder begrenzt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 10-2015-0132515 [0001]

Claims (23)

  1. Dreidimensionale(3D)-Halbleitervorrichtung, die Folgendes aufweist: eine Stapelstruktur (ST1, ST2), welche Elektroden (EL) aufweist, welche vertikal auf einem Substrat (10) gestapelt sind; eine Kanalstruktur (CHS), welche mit den Elektroden (EL) gekoppelt ist, um eine Mehrzahl von Speicherzellen zu bilden, welche dreidimensional auf dem Substrat (10) angeordnet sind, wobei die Kanalstruktur (CHS) Folgendes aufweist: erste vertikale Kanäle (VS1) und zweite vertikale Kanäle (VS2), welche die Stapelstruktur (ST1, ST2) durchdringen; und einen ersten horizontalen Kanal (HS1), welcher unter der Stapelstruktur (ST1, ST2) ist, welcher lateral die ersten vertikalen Kanäle (VS1) und die zweiten vertikalen Kanäle (VS2) miteinander verbindet; einen zweiten horizontalen Kanal (HS2), welcher mit einer Seitenwand des ersten horizontalen Kanals (HS1) der Kanalstruktur verbunden ist, wobei der zweite horizontale Kanal (HS2) einen ersten Leitfähigkeitstyp hat; und leitfähige Stopfen, welche an oberen Enden der zweiten vertikalen Kanäle (VS2) sind, wobei die leitfähigen Stopfen einen zweiten Leitfähigkeitstyp haben.
  2. 3D-Halbleitervorrichtung nach Anspruch 1, wobei die Stapelstruktur (ST1, ST2), der erste horizontale Kanal (HS1) und der zweite horizontale Kanal (HS2) sich parallel zueinander entlang einer Richtung erstrecken.
  3. 3D-Halbleiterstruktur nach Anspruch 1, wobei die ersten vertikalen Kanäle (VS1) entlang einer ersten Richtung und entlang einer zweiten Richtung, welche rechtwinklig zu der ersten Richtung ist, angeordnet sind, und wobei der erste horizontale Kanal (HS1) mit den ersten vertikalen Kanälen (VS1), welche entlang der ersten Richtung angeordnet sind, und den ersten vertikalen Kanälen (VS1), welche entlang der zweiten Richtung angeordnet sind, verbunden ist.
  4. 3D-Halbleitervorrichtung nach Anspruch 1, wobei der erste horizontale Kanal (HS1) mit der Stapelstruktur (ST1, ST2) überlappt, wenn er in einer Draufsicht betrachtet wird.
  5. 3D-Halbleitervorrichtung nach Anspruch 1, wobei der erste horizontale Kanal (HS1) eine abgerundete Seitenwand hat, welche in Kontakt mit dem zweiten horizontalen Kanal (HS2) ist.
  6. 3D-Halbleitervorrichtung nach Anspruch 1, wobei die vertikalen Kanäle (VS1), die zweiten vertikalen Kanäle (VS2) und der erste horizontale Kanal (HS1) eine Halbleiterschicht bilden, welche sich kontinuierlich ohne eine Grenzfläche darin erstreckt.
  7. 3D-Halbleitervorrichtung nach Anspruch 1, wobei der erste horizontale Kanal (HS1) und der zweite horizontale Kanal (HS2) ein Halbleitermaterial aufweisen, und wobei eine Grenzfläche zwischen dem ersten horizontalen Kanal (HS1) und dem zweiten horizontalen Kanal (HS2) existiert.
  8. 3D-Halbleitervorrichtung nach Anspruch 1, wobei das Substrat (10) eine Wannen-Dotierstoffschicht (11) aufweist, welche mit Dotierstoffen des ersten Leitfähigkeitstyps dotiert ist, und wobei der zweite horizontale Kanal (HS2) in direktem Kontakt mit der Wannen-Dotierstoffschicht (11) ist.
  9. 3D-Halbleitervorrichtung nach Anspruch 1, wobei das Substrat (10) ein isolierendes Material aufweist, und wobei der zweite horizontale Kanal (HS2) in direktem Kontakt mit dem Substrat (10) ist.
  10. 3D-Halbleitervorrichtung nach Anspruch 1, weiterhin aufweisend: eine Datenspeicherschicht (DSL), welche zwischen der Stapelstruktur (ST1, ST2) und den ersten vertikalen Kanälen (VS1) ist, und welche zwischen der Stapelstruktur (ST1, ST2) und den zweiten vertikalen Kanälen (VS2) ist; und eine Restdatenspeicherstruktur (DSP), welche zwischen dem ersten horizontalen Kanal (HS1) und dem Substrat (10) ist.
  11. 3D-Halbleitervorrichtung nach Anspruch 10, wobei die Stapelstruktur (ST1, ST2) ferner Folgendes aufweist: Isolierschichten (ILD), welche zwischen den Elektroden (EL) sind, und wobei die Datenspeicherschicht (DSL) sich zwischen einer unteren Oberfläche einer untersten Isolierschicht (ILD) der Stapelstruktur (ST1, ST2) und dem ersten horizontalen Kanal (HS1) erstreckt.
  12. 3D-Halbleitervorrichtung nach Anspruch 10, wobei der zweite horizontale Kanal (HS2) in Kontakt mit einem Abschnitt der Datenspeicherschicht (DSL) und einem Abschnitt der Restdatenspeicherstruktur (DSP) ist.
  13. 3D-Halbleitervorrichtung nach Anspruch 1, wobei untere Oberflächen der leitfähigen Stopfen niedriger sind als eine untere Oberfläche einer obersten der Elektroden (EL).
  14. 3D-Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: eine leitfähige Kontaktstelle (PAD), welche auf einem oberen Ende jedes der vertikalen Kanäle (VS1, VS2) ist, wobei die leitfähige Kontaktstelle (PAD) den zweiten Leitfähigkeitstyp hat, und wobei eine untere Oberfläche der leitfähigen Kontaktstelle (PAD) höher ist als eine obere Oberfläche einer obersten der Elektroden (EL).
  15. 3D-Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: eine leitfähige Leitung, welche sich in einer ersten Richtung auf der Stapelstruktur (ST1, ST2) erstreckt und welche mit den zweiten vertikalen Kanälen (VS2) verbunden ist.
  16. 3D-Halbleitervorrichtung nach Anspruch 15, ferner aufweisend: eine Bitleitung (BL1, BL2), welche sich in einer zweiten Richtung, welche rechtwinklig zur ersten Richtung ist, auf der leitfähigen Leitung erstreckt, wobei die Bitleitung (BL1, BL2) mit den vertikalen Kanälen (VS1, VS2) verbunden ist.
  17. 3D-Halbleitervorrichtung nach Anspruch 1, wobei eine oberste der Elektroden (EL) Folgendes aufweist: eine erste Strangauswahlelektrode (SEL1) und eine zweite Strangauswahlelektrode (SEL2), welche lateral voneinander beabstandet sind, und wobei die zweiten vertikalen Kanäle (VS2) zwischen der ersten Strangauswahlelektrode (SEL1) und der zweiten Strangauswahlelektrode (SEL2) sind.
  18. Dreidimensionale (3D) Halbleitervorrichtung, die Folgendes aufweist: eine Stapelstruktur (ST1, ST2), welche sich in einer ersten Richtung erstreckt und welche eine Mehrzahl von Elektroden (EL) aufweist, welche vertikal auf einem Substrat (10) gestapelt sind; erste vertikale Kanäle (VS1) und zweite vertikale Kanäle (VS2), welche die Stapelstruktur (ST1, ST2) durchdringen; einen ersten horizontalen Kanal (HS1), welcher sich in der ersten Richtung unter der Stapelstruktur (ST1, ST2) erstreckt und welcher die ersten vertikalen Kanäle (VS1) und die zweiten vertikalen Kanäle (VS2) miteinander verbindet; ein zweiter horizontaler Kanal (HS2), welcher sich in der ersten Richtung erstreckt und welcher beide Seitenwände des ersten horizontalen Kanals (HS1) berührt; und leitfähige Stopfen, welche an oberen Enden des zweiten vertikalen Kanals (VS2) sind, wobei die leitfähigen Stopfen einen zweiten Leitfähigkeitstyp haben, welcher unterschiedlich von dem ersten Leitfähigkeitstyp ist.
  19. 3D-Halbleitervorrichtung nach Anspruch 18, wobei die ersten vertikalen Kanäle (VS1) entlang der ersten Richtung und entlang der zweiten Richtung, welche rechtwinklig zu der ersten Richtung ist, angeordnet sind, und wobei der erste horizontale Kanal (HS1) mit den ersten vertikalen Kanälen (VS1), welche entlang der ersten Richtung angeordnet sind, und den ersten vertikalen Kanälen (VS1), welche entlang der zweiten Richtung angeordnet sind, verbunden ist.
  20. 3D-Halbleitervorrichtung nach Anspruch 18, wobei die vertikalen Kanäle, die zweiten vertikalen Kanäle (VS2) und der erste horizontale Kanal (HS1) eine Halbleiterschicht bilden, welche sich kontinuierlich ohne eine Grenzfläche darin erstreckt, und wobei eine Grenzfläche zwischen dem ersten horizontalen Kanal (HS1) und dem zweiten horizontalen Kanal (HS2) vorhanden ist.
  21. 3D-Halbleitervorrichtung nach Anspruch 18, die ferner Folgendes aufweist: Source-Stopfen (CPLG), welche an oberen Enden der zweiten vertikalen Kanäle (VS2) sind, wobei die Source-Stopfen (CPLG) einen Leitfähigkeitstyp haben, entgegengesetzt zu einem Leitfähigkeitstyp des zweiten horizontalen Kanals (HS2), wobei untere Oberflächen der Source-Stopfen (CPLG) niedriger sind als eine untere Oberfläche einer obersten der Elektroden (EL).
  22. 3D-Halbleitervorrichtung nach Anspruch 18, weiterhin aufweisend: eine Datenspeicherschicht (DSL), welche zwischen der Stapelstruktur (ST1, ST2) und den ersten vertikalen Kanälen (VS1) ist, und welche zwischen der Stapelstruktur (ST1, ST2) und den zweiten vertikalen Kanälen (VS2) ist; und eine Restdatenspeicherstruktur (DSP), welche zwischen dem ersten horizontalen Kanal (HS1) und dem Substrat (10) ist, wobei die Stapelstruktur (ST1, ST2) ferner Folgendes aufweist: Isolierschichten (ILD), welche zwischen den Elektroden (EL) sind, und wobei die Datenspeicherschicht (DSL) sich zwischen einer unteren Oberfläche einer untersten Isolierschicht (ILD) der Stapelstruktur (ST1, ST2) und dem ersten horizontalen Kanal (HS1) erstreckt, wobei der zweite horizontale Kanal (HS2) in Kontakt mit einem Abschnitt der Datenspeicherschicht (DSL) und einem Abschnitt der Restdatenspeicherstruktur (DSP) ist.
  23. 3D-Halbleitervorrichtung nach Anspruch 18, ferner aufweisend: eine leitfähige Kontaktstelle (PAD), welche auf einem oberen Ende jedes der vertikalen Kanäle (VS1, VS2) ist, wobei die leitfähige Kontaktstelle (PAD) den zweiten Leitfähigkeitstyp hat, und wobei eine untere Oberfläche der leitfähigen Kontaktstelle (PAD) höher ist als eine obere Oberfläche einer obersten der Elektroden (EL).
DE102016114578.5A 2015-09-18 2016-08-05 Dreidimensionale Halbleitervorrichtung Pending DE102016114578A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0132515 2015-09-18
KR1020150132515A KR102461150B1 (ko) 2015-09-18 2015-09-18 3차원 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
DE102016114578A1 true DE102016114578A1 (de) 2017-03-23

Family

ID=58224796

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016114578.5A Pending DE102016114578A1 (de) 2015-09-18 2016-08-05 Dreidimensionale Halbleitervorrichtung

Country Status (4)

Country Link
US (2) US9685452B2 (de)
KR (1) KR102461150B1 (de)
CN (1) CN106558591B (de)
DE (1) DE102016114578A1 (de)

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102139944B1 (ko) * 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
JP2016225614A (ja) 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
KR102447489B1 (ko) * 2015-09-02 2022-09-27 삼성전자주식회사 반도체 메모리 소자
KR20170131121A (ko) * 2016-05-20 2017-11-29 삼성전자주식회사 반도체 소자
KR102626838B1 (ko) 2016-06-20 2024-01-18 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
KR102563924B1 (ko) * 2016-08-05 2023-08-04 삼성전자 주식회사 수직형 메모리 소자
US9972640B1 (en) * 2016-11-17 2018-05-15 Sandisk Technologies Llc Three-dimensional memory device with self-aligned drain side select gate electrodes and method of making thereof
US10038008B1 (en) * 2017-01-30 2018-07-31 Micron Technology, Inc. Integrated structures and NAND memory arrays
KR102332346B1 (ko) * 2017-04-10 2021-12-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102333021B1 (ko) * 2017-04-24 2021-12-01 삼성전자주식회사 반도체 장치
US10607995B2 (en) 2017-05-08 2020-03-31 Micron Technology, Inc. Memory arrays
CN108933139B (zh) * 2017-05-25 2023-10-17 三星电子株式会社 垂直非易失性存储器装置
KR20180133742A (ko) * 2017-06-07 2018-12-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20180135526A (ko) * 2017-06-12 2018-12-21 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR102370618B1 (ko) 2017-06-21 2022-03-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102369654B1 (ko) * 2017-06-21 2022-03-03 삼성전자주식회사 반도체 장치
KR102389928B1 (ko) * 2017-06-27 2022-04-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR102427324B1 (ko) * 2017-07-25 2022-07-29 삼성전자주식회사 3차원 반도체 메모리 장치
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
US10373904B2 (en) 2017-08-28 2019-08-06 Micron Technology, Inc. Semiconductor devices including capacitors, related electronic systems, and related methods
KR102498250B1 (ko) 2017-09-11 2023-02-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102424990B1 (ko) 2017-09-12 2022-07-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2019054200A (ja) * 2017-09-19 2019-04-04 東芝メモリ株式会社 抵抗変化型メモリ
US10290647B2 (en) * 2017-09-26 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and method of making the same
KR102442214B1 (ko) * 2017-10-12 2022-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102432379B1 (ko) 2017-10-16 2022-08-12 삼성전자주식회사 반도체 소자
US10332835B2 (en) * 2017-11-08 2019-06-25 Macronix International Co., Ltd. Memory device and method for fabricating the same
US10453854B2 (en) 2017-11-15 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with thickened word lines in terrace region
US10461163B2 (en) * 2017-11-15 2019-10-29 Sandisk Technologies Llc Three-dimensional memory device with thickened word lines in terrace region and method of making thereof
KR102522164B1 (ko) * 2017-11-20 2023-04-17 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102570901B1 (ko) * 2017-11-20 2023-08-25 삼성전자주식회사 3차원 반도체 소자
JP2019114697A (ja) * 2017-12-25 2019-07-11 東芝メモリ株式会社 半導体記憶装置
KR102631939B1 (ko) * 2018-02-07 2024-02-02 삼성전자주식회사 3차원 반도체 메모리 장치
KR102579108B1 (ko) * 2018-03-13 2023-09-18 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102592882B1 (ko) 2018-04-03 2023-10-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10269820B1 (en) * 2018-04-03 2019-04-23 Sandisk Technologies Llc Three-dimensional memory device containing different pedestal width support pillar structures and method of making the same
KR102588311B1 (ko) * 2018-04-03 2023-10-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20190118751A (ko) * 2018-04-11 2019-10-21 삼성전자주식회사 반도체 장치
KR102624170B1 (ko) 2018-04-30 2024-01-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102624619B1 (ko) 2018-04-30 2024-01-15 삼성전자주식회사 3차원 반도체 메모리 장치
KR102619626B1 (ko) * 2018-06-12 2023-12-29 삼성전자주식회사 3차원 반도체 메모리 소자
KR102618494B1 (ko) * 2018-06-15 2023-12-27 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US11164883B2 (en) 2018-06-27 2021-11-02 Sandisk Technologies Llc Three-dimensional memory device containing aluminum-silicon word lines and methods of manufacturing the same
US10763271B2 (en) * 2018-06-27 2020-09-01 Sandisk Technologies Llc Three-dimensional memory device containing aluminum-silicon word lines and methods of manufacturing the same
KR20200008335A (ko) * 2018-07-16 2020-01-28 삼성전자주식회사 3차원 반도체 메모리 소자
KR102664266B1 (ko) * 2018-07-18 2024-05-14 삼성전자주식회사 3차원 반도체 메모리 소자
KR102616051B1 (ko) 2018-08-10 2023-12-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102589663B1 (ko) * 2018-08-22 2023-10-17 삼성전자주식회사 3차원 반도체 메모리 소자
KR102649349B1 (ko) * 2018-09-11 2024-03-20 삼성전자주식회사 3차원 반도체 소자
KR20200033370A (ko) * 2018-09-19 2020-03-30 삼성전자주식회사 3차원 반도체 메모리 장치
WO2020073262A1 (en) * 2018-10-11 2020-04-16 Yangtze Memory Technologies Co., Ltd. Vertical memory devices
KR102634709B1 (ko) * 2018-10-15 2024-02-08 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
KR102664686B1 (ko) * 2018-10-22 2024-05-08 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102629478B1 (ko) * 2018-11-21 2024-01-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20200078768A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 소자
KR102674883B1 (ko) * 2018-12-21 2024-06-14 에스케이하이닉스 주식회사 적층된 셀 트랜지스터들을 포함하는 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 동작 방법
KR102608912B1 (ko) * 2018-12-27 2023-12-04 에스케이하이닉스 주식회사 수직형 메모리 장치 및 그 제조 방법
KR102612197B1 (ko) 2019-01-11 2023-12-12 삼성전자주식회사 반도체 장치
KR20200113871A (ko) * 2019-03-26 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US10923498B2 (en) * 2019-04-25 2021-02-16 Sandisk Technologies Llc Three-dimensional memory device containing direct source contact structure and methods for making the same
KR102193690B1 (ko) * 2019-05-14 2020-12-21 삼성전자주식회사 수평 전하 저장층을 갖는 3차원 플래시 메모리 및 그 동작 방법
CN110310958B (zh) * 2019-07-29 2021-08-31 中国科学院微电子研究所 存储单元及其制作方法及三维存储器
KR102607847B1 (ko) * 2019-08-06 2023-11-30 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210038772A (ko) 2019-09-30 2021-04-08 삼성전자주식회사 3차원 반도체 메모리 소자
KR20210043241A (ko) * 2019-10-11 2021-04-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR20210098141A (ko) 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
JP2021145063A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
WO2021217359A1 (en) * 2020-04-27 2021-11-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
JP7311646B2 (ja) 2020-04-27 2023-07-19 長江存儲科技有限責任公司 三次元メモリデバイスおよびその形成方法
CN111801797B (zh) 2020-05-27 2021-05-25 长江存储科技有限责任公司 用于形成三维存储器件的方法
US11158622B1 (en) * 2020-05-27 2021-10-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN111801798B (zh) 2020-05-27 2021-04-16 长江存储科技有限责任公司 三维存储器件
WO2021237489A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
WO2021237883A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN114743985A (zh) * 2020-05-27 2022-07-12 长江存储科技有限责任公司 三维存储器件
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
JP2022041365A (ja) * 2020-09-01 2022-03-11 キオクシア株式会社 半導体記憶装置
KR20230075014A (ko) * 2021-11-22 2023-05-31 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150132515A (ko) 2013-03-15 2015-11-25 컴포넌트 알이-엔지니어링 컴퍼니, 인코포레이티드 멀티플 존 히터

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US20100314678A1 (en) 2009-06-12 2010-12-16 Se-Yun Lim Non-volatile memory device and method for fabricating the same
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
US8592873B2 (en) 2010-06-24 2013-11-26 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of forming the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR101784695B1 (ko) 2010-10-21 2017-10-13 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR101774477B1 (ko) * 2010-11-29 2017-09-20 삼성전자주식회사 3차원 반도체 기억 소자
KR101878006B1 (ko) 2011-01-24 2018-07-12 아이엠이씨 브이제트더블유 수직 메모리 디바이스 및 그것의 제조 방법
US9019767B2 (en) 2011-02-17 2015-04-28 SK Hynix Inc. Nonvolatile memory device and operating method thereof
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR101868047B1 (ko) 2011-11-09 2018-06-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130076461A (ko) 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20130089076A (ko) 2012-02-01 2013-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101964263B1 (ko) 2012-02-22 2019-04-01 삼성전자주식회사 불휘발성 메모리 장치 및 그 제조 방법
US8923048B2 (en) * 2012-04-13 2014-12-30 Sandisk Technologies Inc. 3D non-volatile storage with transistor decoding structure
KR20130136249A (ko) * 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9515080B2 (en) * 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
KR20140127577A (ko) 2013-04-25 2014-11-04 에스케이하이닉스 주식회사 3차원 저항 가변 메모리 장치 및 그 제조방법
KR20150037165A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 메모리 소자
KR102101841B1 (ko) 2013-10-28 2020-04-17 삼성전자 주식회사 수직형 비휘발성 메모리 소자
JP2015149413A (ja) * 2014-02-06 2015-08-20 株式会社東芝 半導体記憶装置及びその製造方法
US9576971B2 (en) * 2014-12-09 2017-02-21 Sandisk Technologies Llc Three-dimensional memory structure having a back gate electrode
US9419058B1 (en) * 2015-02-05 2016-08-16 Sandisk Technologies Llc Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof
KR20160097002A (ko) * 2015-02-06 2016-08-17 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9443866B1 (en) * 2015-03-24 2016-09-13 Sandisk Technologies Llc Mid-tunneling dielectric band gap modification for enhanced data retention in a three-dimensional semiconductor device
US9941295B2 (en) * 2015-06-08 2018-04-10 Sandisk Technologies Llc Method of making a three-dimensional memory device having a heterostructure quantum well channel

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150132515A (ko) 2013-03-15 2015-11-25 컴포넌트 알이-엔지니어링 컴퍼니, 인코포레이티드 멀티플 존 히터

Also Published As

Publication number Publication date
CN106558591A (zh) 2017-04-05
KR20170036877A (ko) 2017-04-03
CN106558591B (zh) 2021-12-28
US20170084624A1 (en) 2017-03-23
KR102461150B1 (ko) 2022-11-01
US20170287930A1 (en) 2017-10-05
US10096616B2 (en) 2018-10-09
US9685452B2 (en) 2017-06-20

Similar Documents

Publication Publication Date Title
DE102016114578A1 (de) Dreidimensionale Halbleitervorrichtung
DE102016114573B4 (de) Dreidimensionale Halbleitervorrichtungen mit einem Hohlraum zwischen einer Kanalstruktur und einer Rückstandsschicht
DE102016119704B4 (de) Dreidimensionale Halbleitervorrichtung
DE102007063640B4 (de) Integrierter Schaltkreis mit einer Speicherzellenanordnung
EP3480849B1 (de) Dreidimensionale halbleiterspeichervorrichtung
DE112016004265T5 (de) 3d halbleitervorrichtung und -struktur
DE102006005679B4 (de) Halbleiterbauelement mit einer Transistorstruktur und Verfahren zur Herstellung desselben
DE102018110017B4 (de) Halbleiterspeichervorrichtung und herstellungsverfahren dafür
CN106601752A (zh) 三维半导体存储装置和竖直集成电路装置
DE102018122648A1 (de) Speichervorrichtungen und Verfahren zum Herstellen derselben
DE102018123386A1 (de) Dreidimensionale Halbleiterspeichervorrichtungen und Verfahren zu ihrer Herstellung
DE102012108406A1 (de) Halbleitervorrichtungen und Verfahren zur Herstellung derselben
DE102011088306A1 (de) Vertikales Speicherbauelement
DE102018110185A1 (de) Speichervorrichtung und Herstellung dergleichen
DE112015001895T5 (de) Durch-Array-Leitungsführung für nichtflüchtigen Speicher
DE102020134397A1 (de) Speicherarraykontaktstrukturen
DE102020133751A1 (de) Speicherarray-isolationsstrukturen
DE102019104255B4 (de) Speicherstruktur mit FeRAM-Vorrichtung und Verfahren zu deren Herstellung sowie ein integrierter Chip mit einer ersten FeRAM-Zelle und einer zweiten FeRAM-Zelle
DE102019214214A1 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102021100353A1 (de) Dreidimensionale speichervorrichtung und deren herstellungsverfahren
DE102011004757B4 (de) Vertikale Speichertransistoren mit einem sich frei einstellenden Körperpotential, die in Vollsubstratbauelementen hergestellt sind und vergrabene Abfrage- und Wortleitungen aufweisen und Verfahren zur Herstellung der Speichertransistoren
DE102021110431A1 (de) Dreidimensionale Halbleiterspeichervorrichtung und Verfahren zu deren Herstellung
DE102020108091B4 (de) Halbleitervorrichtung
DE102020108092A1 (de) Halbleitervorrichtungen
DE102020124477A1 (de) Dreidimensionale stapelbare ferroelektrische direktzugriffsspeichervorrichtungen undherstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027115000

Ipc: H10B0069000000

R016 Response to examination communication