KR102664686B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

블로킹 절연막보다 돌출되도록 전하 저장막이 절단되어 신뢰성이 향상된 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 비휘발성 메모리 장치는, 기판 상에 차례로 적층되는 제1 절연 패턴, 제1 게이트 전극 및 제2 절연 패턴을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 기판과 접속되고, 제1 방향으로 연장되는 반도체 패턴, 제1 절연 패턴과 제2 절연 패턴 사이 및 제1 게이트 전극과 반도체 패턴 사이에, 제1 방향으로 연장되는 제1 전하 저장막, 및 제1 게이트 전극과 제1 전하 저장막 사이의 블로킹 절연막을 포함하고, 제1 전하 저장막이 제1 방향으로 연장되는 제1 길이는, 블로킹 절연막이 제1 방향으로 연장되는 제2 길이보다 길다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 절단된 전하 저장막을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함할 수 있다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함할 수 있다.
한편, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 비휘발성 메모리 장치의 집적도가 증가하고 있다. 그런데, 2차원 또는 평면형 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 메모리 장치가 개발되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 블로킹 절연막보다 돌출되도록 전하 저장막이 절단되어 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 블로킹 절연막보다 돌출되도록 전하 저장막이 절단되어 신뢰성이 향상된 비휘발성 메모리 장치를 제조할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 차례로 적층되는 제1 절연 패턴, 제1 게이트 전극 및 제2 절연 패턴을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 기판과 접속되고, 제1 방향으로 연장되는 반도체 패턴, 제1 절연 패턴과 제2 절연 패턴 사이 및 제1 게이트 전극과 반도체 패턴 사이에, 제1 방향으로 연장되는 제1 전하 저장막, 및 제1 게이트 전극과 제1 전하 저장막 사이의 블로킹 절연막을 포함하고, 제1 전하 저장막이 제1 방향으로 연장되는 제1 길이는, 블로킹 절연막이 제1 방향으로 연장되는 제2 길이보다 길다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 차례로 적층되는 제1 게이트 전극, 절연 패턴 및 제2 게이트 전극을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 기판과 접속되는 반도체 패턴, 제1 게이트 전극과 반도체 패턴 사이의 제1 전하 저장막, 제2 게이트 전극과 반도체 패턴 사이에, 제1 전하 저장막과 이격되는 제2 전하 저장막, 제1 게이트 전극과 절연 패턴 사이의 제1 블로킹 절연막, 및 제2 게이트 전극과 절연 패턴 사이의 제2 블로킹 절연막을 포함하고, 제1 전하 저장막과 제2 전하 저장막이 이격되는 제1 거리는, 제1 블로킹 절연막과 제2 블로킹 절연막이 이격되는 제2 거리보다 짧다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 차례로 적층되는 제1 절연 패턴, 제1 게이트 전극 및 제2 절연 패턴을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 기판과 접속되고, 제1 방향으로 연장되는 반도체 패턴, 및 제1 절연 패턴과 제2 절연 패턴 사이 및 제1 게이트 전극과 반도체 패턴 사이에, 제1 방향으로 연장되는 제1 전하 저장막을 포함하고, 제1 전하 저장막이 제1 방향으로 연장되는 제1 길이는, 반도체 패턴에 가까워짐에 따라 증가한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 교대로 적층되는 절연 패턴 및 게이트 전극을 포함하는 몰드 구조체, 몰드 구조체를 관통하여 기판과 접속되는 반도체 패턴, 게이트 전극과 반도체 패턴 사이의 제1 전하 저장막, 및 게이트 전극의 바닥면, 측벽 및 상면을 따라 연장되는 블로킹 절연막을 포함하고, 제1 전하 저장막은, 절연 패턴을 향하여 블로킹 절연막보다 돌출되는 돌출부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에, 제1 내지 제3 희생막을 포함하는 예비 몰드 구조체를 형성하되, 제1 희생막과 제3 희생막은 번갈아 적층되고, 제2 희생막은 제1 및 제3 희생막 사이에 개재되고, 예비 몰드 구조체를 관통하여 기판을 노출시키는 제1 홀을 형성하고, 제1 홀 내에, 예비 전하 저장막 및 반도체 패턴을 차례로 형성하고, 제3 희생막을 제거하여 예비 전하 저장막의 일부를 노출시키고, 예비 전하 저장막에 대한 에치백 공정을 수행하여, 서로 이격되는 복수의 전하 저장막을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 회로도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 3은 도 2의 A-A를 따라 절단한 단면도이다.
도 4 및 도 5는 도 3의 R1 영역을 확대한 다양한 확대도들이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 7 내지 도 10은 도 6의 R2 영역을 확대한 다양한 확대도들이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 15a 내지 도 29는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 30 내지 도 36은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 37은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 38 내지 도 43은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다.
이하에서, 도 1 내지 도 14를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 회로도이다. 도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 3은 도 2의 A-A를 따라 절단한 단면도이다. 도 4 및 도 5는 도 3의 R1 영역을 확대한 다양한 확대도들이다.
먼저, 도 1을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 공통 소오스 라인(CSL), 복수의 비트 라인(BL)들 및 복수의 셀 스트링(CSTR)들을 포함할 수 있다.
복수의 비트 라인(BL)들은 2차원적으로 배열될 수 있다. 예를 들어, 각각의 비트 라인들(BL)들은 서로 이격되어 제1 방향(X)으로 각각 연장될 수 있다. 각각의 비트 라인들(BL)에는 복수의 셀 스트링(CSTR)들이 병렬로 연결될 수 있다. 셀 스트링(CSTR)들은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인(BL)들과 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링(CSTR)들이 배치될 수 있다.
몇몇 실시예에서, 복수의 공통 소오스 라인(CSL)들이 2차원적으로 배열될 수 있다. 예를 들어, 각각의 공통 소오스 라인(CSL)들은 서로 이격되어 제2 방향(Y)으로 각각 연장될 수 있다. 공통 소오스 라인(CSL)들에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
각각의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)에 접속되는 그라운드 선택 트랜지스터(GST), 비트 라인(BL)에 접속되는 스트링 선택 트랜지스터(SST), 및 그라운드 선택 트랜지스터(GST)와 스트링 선택 트랜지스터들(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 소자(data storage element)를 포함할 수 있다. 그라운드 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 그라운드 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인(BL)들 사이에는 그라운드 선택 라인(GSL), 복수의 워드 라인들(WL0-WLn) 및 스트링 선택 라인(SSL)이 배치될 수 있다. 그라운드 선택 라인(GSL)들은 그라운드 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 복수의 워드 라인들(WL0-WLn)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
이어서, 도 2 내지 도 4를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치는 기판(100), 몰드 구조체(MS), 채널 구조체(CS), 터널 절연막(142), 전하 저장막들(144, 144U), 블로킹 절연막들(146), 채널 패드(150), 분리 구조체(160), 층간 절연막(210) 및 비트 라인들(BL)을 포함한다.
기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다.
몰드 구조체(MS)는 복수의 게이트 전극들(GSL, WL0-WLn, SSL) 및 복수의 절연 패턴들(110)을 포함할 수 있다. 각각의 게이트 전극들(GSL, WL0-WLn, SSL) 및 각각의 절연 패턴들(110)은 기판(100)의 상면에 평행한 방향으로 길게 연장될 수 있다.
각각의 게이트 전극들(GSL, WL0-WLn, SSL)은 각각의 절연 패턴들(110)과 교대로 적층될 수 있다. 예를 들어, 복수의 게이트 전극들(GSL, WL0-WLn, SSL)은 기판(100) 상에서 제3 방향(Z)을 따라 서로 이격되어 순차적으로 적층될 수 있다. 복수의 절연 패턴들(110)은 복수의 게이트 전극들(GSL, WL0-WLn, SSL) 사이 및 게이트 전극들(GSL, WL0-WLn, SSL)과 기판(100) 사이에 개재될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 몰드 구조체(MS)는 기판(100) 상에 차례로 적층되는 제1 절연 패턴(1101), 제1 게이트 전극(WL1), 제2 절연 패턴(1102) 및 제2 게이트 전극(WL2)을 포함할 수 있다.
복수의 게이트 패턴들(GSL, WL0~WLn, SSL)은 서로 동일한 두께를 갖는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 복수의 게이트 패턴들(GSL, WL0~WLn, SSL)은 서로 다른 두께를 가질 수도 있다.
몇몇 실시예에서, 복수의 게이트 전극들(GSL, WL0-WLn, SSL) 중 최하부의 게이트 전극(GSL)은, 도 1의 그라운드 선택 라인(GSL)으로 제공될 수 있다. 몇몇 실시예에서, 복수의 게이트 전극들(GSL, WL0-WLn, SSL) 중 최상부의 게이트 전극(SSL)은, 도 1의 스트링 선택 라인(GSL)으로 제공될 수 있다. 그라운드 선택 라인(GSL)과 스트링 선택 라인(SSL) 사이의 게이트 전극들(WL0~WLn)은 도 1의 워드 라인들(WL0~WLn)으로 제공될 수 있다.
복수의 게이트 전극들(GSL, WL0~WLn, SSL)은 도전성 물질을 포함할 수 있다. 복수의 게이트 전극들(GSL, WL0~WLn, SSL)은 예를 들어, 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 절연 패턴들(110)은 절연성 물질을 포함할 수 있다. 복수의 절연 패턴들(110)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 구조체(CS)는 몰드 구조체(MS)를 관통하여 제3 방향(Z)으로 연장될 수 있다. 예를 들어, 채널 구조체(CS)는 기판(100) 상에 필러(pillar) 형상으로 형성되어, 복수의 게이트 전극들(GSL, WL0~WLn, SSL) 및 복수의 절연 패턴들(110)을 관통할 수 있다. 이에 따라. 복수의 게이트 패턴들(GSL, WL0~WLn, SSL)은 채널 구조체(CS)와 교차할 수 있다.
채널 구조체(CS)는 복수 개로 제공될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 복수의 채널 구조체(CS)는 제2 방향(Y)을 따라 배열될 수 있다. 또한, 예를 들어, 복수의 채널 구조체(CS)는 분리 구조체(160)의 양 측에 각각 배치될 수 있다.
채널 구조체(CS)는 반도체 패턴(130)을 포함할 수 있다. 반도체 패턴(130)은 몰드 구조체(MS)를 관통하여 기판(100)과 접속될 수 있다. 예를 들어, 반도체 패턴(130)은 제3 방향(Z)으로 연장될 수 있다. 반도체 패턴(130)은 예를 들어, 컵 형상으로 형성될 수 있다. 예를 들어, 채널 구조체(CS)는 필러(pillar) 형상의 충진 절연 패턴(120)과, 충진 절연 패턴(120)의 바닥면 및 측벽을 따라 컨포멀하게(conformally) 연장되는 반도체 패턴(130)을 포함할 수 있다. 충진 절연 패턴(120)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 반도체 패턴(130)은 원통 형상, 사각통 형상, 속이 찬 필러 형상 등 다양한 형상을 가질 수도 있다.
반도체 패턴(130)은 예를 들어, 단결정 실리콘 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
터널 절연막(142)은 채널 구조체(CS)의 측벽 상에 형성될 수 있다. 예를 들어, 터널 절연막(142)은 반도체 패턴(130)의 측벽을 둘러싸도록 형성될 수 있다. 또한, 터널 절연막(142)은 제3 방향(Z)으로 연장될 수 있다.
터널 절연막(142)은 예를 들어, 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 또는, 예를 들어, 터널 절연막(142)은 실리콘 산화막과 실리콘 질화막의 이중층 등으로 형성될 수도 있다. 설명의 편의를 위해, 이하에서 터널 절연막(142)은 실리콘 산화물을 포함하는 것으로 설명한다.
전하 저장막들(144, 144U)은 터널 절연막(142)의 측벽 상에 형성될 수 있다. 이에 따라, 터널 절연막(142)은 반도체 패턴(130)과 전하 저장막들(144, 144U) 사이에 개재될 수 있다. 또한, 전하 저장막들(144, 144U)은 제3 방향(Z)으로 연장될 수 있다.
각각의 전하 저장막들(144, 144U)은, 반도체 패턴(130)과 각각의 게이트 전극들(GSL, WL0-WLn, SSL) 사이에 개재될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제1 전하 저장막(1441)은 반도체 패턴(130)과 제1 게이트 전극(WL1) 사이에 개재될 수 있고, 제2 전하 저장막(1442)은 반도체 패턴(130)과 제2 게이트 전극(WL2) 사이에 개재될 수 있다.
또한, 각각의 전하 저장막들(144, 144U)은 제3 방향(Z)으로 서로 이격될 수 있다. 예를 들어, 제1 전하 저장막(1441)은 제1 절연 패턴(1101)과 제2 절연 패턴(1102) 사이에 개재될 수 있다. 이에 따라, 제1 전하 저장막(1441)과 제2 전하 저장막(1442)은 제2 절연 패턴(1102)에 의해 서로 이격될 수 있다.
반도체 패턴(130)으로부터 터널 절연막(142)을 통과한 전하들은 전하 저장막들(144, 144U) 내에 저장될 수 있다. 전하 저장막들(144, 144U) 내에 저장되는 전하는, 예를 들어, 반도체 패턴(130)과 게이트 전극들(GSL, WL0-WLn, SSL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링(fowler-nordheim　tunneling)에 의해 변경될 수 있다.
전하 저장막들(144, 144U)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 풍부형 질화물(Si-rich nitride) 및 나노크리스탈 실리콘(nanocrystalline Si) 중 적어도 하나를 포함할 수 있다. 설명의 편의를 위해, 이하에서 전하 저장막들(144, 144U)은 실리콘 질화물을 포함하는 것으로 설명한다.
블로킹 절연막들(146)은 전하 저장막들(144, 144U)의 측벽 상에 형성될 수 있다. 이에 따라, 전하 저장막들(144, 144U)은 터널 절연막(142)과 블로킹 절연막들(146) 사이에 개재될 수 있다.
각각의 블로킹 절연막들(146)은, 각각의 전하 저장막들(144, 144U)과 각각의 게이트 전극들(GSL, WL0-WLn, SSL) 사이에 개재될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제1 블로킹 절연막(1461)은 제1 전하 저장막(1441)과 제1 게이트 전극(WL1) 사이에 개재될 수 있고, 제2 블로킹 절연막(1462)은 제1 전하 저장막(1441)과 제2 게이트 전극(WL2) 사이에 개재될 수 있다.
또한, 각각의 블로킹 절연막들(146)은 각각의 게이트 전극들(GSL, WL0-WLn, SSL)을 둘러싸도록 형성될 수 있다. 예를 들어, 제1 블로킹 절연막(1461)은 제1 게이트 전극(WL1)의 바닥면, 측벽 및 상면을 따라 연장될 수 있다. 이에 따라, 제1 블로킹 절연막(1461)의 하부는 제1 게이트 전극(WL1)과 제1 절연 패턴(1101) 사이에 개재될 수 있고, 제1 블로킹 절연막(1461)의 측부는 제1 게이트 전극(WL1)과 제1 전하 저장막(1441) 사이에 개재될 수 있고, 제1 블로킹 절연막(1461)의 상부는 제1 게이트 전극(WL1)과 제2 절연 패턴(1102) 사이에 개재될 수 있다.
블로킹 절연막들(146)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 설명의 편의를 위해, 이하에서 블로킹 절연막들(146)은 실리콘 산화물을 포함하는 것으로 설명한다.
몇몇 실시예에서, 도 4에 도시된 것처럼, 각각의 전하 저장막들(144, 144U)은, 절연 패턴들(110)을 향하여 블로킹 절연막들(146)보다 돌출되는 돌출부(144P)를 포함할 수 있다. 돌출부(144P)의 외면은 각진 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 돌출부(144P)의 외면은 라운드진(rounded) 형상을 가질 수도 있다.
이에 따라, 각각의 전하 저장막들(144, 144U)은 제3 방향(Z)으로 각각의 블로킹 절연막들(146)보다 길게 연장될 수 있다. 예를 들어, 제1 전하 저장막(1441)이 제3 방향(Z)으로 연장되는 제1 길이(L11)는, 제1 블로킹 절연막(1461)이 제3 방향(Z)으로 연장되는 제2 길이(L12)보다 길 수 있다.
또한, 각각의 전하 저장막들(144, 144U)이 이격되는 거리는 각각의 블로킹 절연막들(146)이 이격되는 거리보다 짧을 수 있다. 예를 들어, 제1 전하 저장막(1441)과 제2 전하 저장막(1442)이 이격되는 제1 거리(D11)는, 제1 블로킹 절연막(1461)과 제2 블로킹 절연막(1462)이 이격되는 제2 거리(D12)보다 짧을 수 있다.
몇몇 실시예에서, 전하 저장막들(144, 144U) 중 일부는 기판(100)의 상면과 접촉하는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 기판(100)의 상면과 접촉하는 전하 저장막들(144, 144U)의 부분은 존재하지 않을 수도 있다.
몇몇 실시예에서, 전하 저장막들(144, 144U) 중 최상부에 배치되는 상부 전하 저장막(144U)은, 최상부의 게이트 전극(SSL)의 상면을 따라 연장되는 부분을 포함할 수 있다. 예를 들어, 상부 전하 저장막(144U)은 스트링 선택 라인(SSL)의 상면 및 측벽을 따라 연장될 수 있다.
채널 패드(150)는 채널 구조체(CS) 상에 형성될 수 있다. 채널 패드(150)는 반도체 패턴(130)과 접속될 수 있다. 도 3에서, 반도체 패턴(130)의 상면은 채널 패드(150)의 상면과 동일 평면 상에 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 도시된 것과 달리, 반도체 패턴(130)의 상면은 충진 절연 패턴(120)의 상면과 동일 평면 상에 배치될 수도 있다. 예를 들어, 몇몇 실시예에서, 채널 패드(150)는 충진 절연 패턴(120)의 상면 및 반도체 패턴(130)의 상면 상에 형성될 수도 있다.
채널 패드(150)는 도전성 물질을 포함할 수 있다. 채널 패드(150)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
분리 구조체(160)는 몰드 구조체(MS)를 관통하여 기판(100) 내의 불순물 영역(105)과 접속될 수 있다. 예를 들어, 몰드 구조체(MS) 내에, 서로 인접한 채널 구조체(CS)들 사이에서 제2 방향(Y)으로 연장되는 분리 홀(HY)이 형성될 수 있다. 분리 구조체(160)는 분리 홀(HY)을 채우도록 형성될 수 있다. 불순물 영역(105)은 분리 홀(HY)에 의해 노출되는 기판(100)의 영역 내에 형성될 수 있다. 예를 들어, 불순물 영역(105)은 제2 방향(Y)으로 연장될 수 있다. 분리 구조체(160) 및/또는 불순물 영역(105)은 도 1의 공통 소오스 라인(CSL)으로 제공될 수 있다.
몇몇 실시예에서, 분리 구조체(160)는 공통 소오스 플러그 패턴(164) 및 절연 스페이서(162)를 포함할 수 있다. 공통 소오스 플러그 패턴(164)은 몰드 구조체(MS)를 관통하여 기판(100) 내의 불순물 영역(105)과 접속될 수 있다. 공통 소오스 플러그 패턴(164)은 예를 들어, 도전성 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 절연 스페이서(162)는 공통 소오스 플러그 패턴(164)의 측벽을 따라 연장될 수 있다.
몇몇 실시예에서, 최상부의 게이트 전극(SSL; 예를 들어, 스트링 선택 라인)에 인접하는 분리 구조체(160)의 측벽은 단차를 포함할 수 있다.
층간 절연막(210)은 몰드 구조체(MS) 상에 형성될 수 있다. 층간 절연막(210)은 예를 들어, BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트 라인들(BL)은 층간 절연막(210) 상에서 제1 방향(X)으로 연장될 수 있다. 비트 라인들(BL)은 채널 패드(150)와 접속될 수 있다. 예를 들어, 비트 라인들(BL)은, 층간 절연막(210)을 관통하여 채널 패드(150)와 접속되는 비트 라인 플러그(220)와 접속될 수 있다.
도 5를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 전하 저장막들(144, 144U)의 돌출부(144P)는 제1 오목면(144S1)을 포함할 수 있다. 제1 오목면(144S1)은, 전하 저장막들(144, 144U)의 제3 방향(Z)으로의 말단에 형성될 수 있다.
몇몇 실시예에서, 제1 오목면(144S1)의 곡률 중심(center of curvature)은 터널 절연막(142)과 블로킹 절연막들(146) 사이에 형성될 수 있다. 예를 들어, 제1 전하 저장막(1441)이 제3 방향(Z)으로 연장되는 제1 길이(L11)는, 반도체 패턴(130)에 가까워짐에 따라 감소하다가 증가할 수 있다.
비휘발성 메모리 장치의 전하 저장막이 메모리 셀 트랜지스터들 사이에서 계속적으로 연장되는 경우에, 전하 저장막이 연장되는 방향(예를 들어, 제3 방향(Z))으로 전하가 손실되는 문제가 있다. 이는 인접하는 메모리 셀 트랜지스터들 사이의 커플링을 유발하여 비휘발성 메모리 장치의 신뢰성을 저하시키는 문제가 된다.
그러나, 몇몇 실시예에 따른 비휘발성 메모리 장치는, 각각의 메모리 셀 트랜지스터들(MCT)에 대응하여 서로 이격되는 전하 저장막들(144, 144U)을 포함할 수 있다. 이에 따라, 전하 저장막이 연장되는 방향(예를 들어, 제3 방향(Z))으로 손실되는 전하가 개선되고, 인접하는 메모리 셀 트랜지스터들 사이의 커플링이 개선되어, 신뢰성이 향상된 비휘발성 메모리 장치가 제공될 수 있다.
또한, 몇몇 실시예에 따른 비휘발성 메모리 장치는, 블로킹 절연막들(146)보다 돌출되는 전하 저장막들(144, 144U)을 포함할 수 있다. 이러한 전하 저장막들(144, 144U)은 블로킹 절연막들(146)보다 인입되는 전하 저장막들에 비하여 다량의 전하 저장이 가능하며, 개선된 말단 프로파일을 가질 수 있다. 이에 따라, 신뢰성이 더욱 향상된 비휘발성 메모리 장치가 제공될 수 있다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 도 7 내지 도 10은 도 6의 R2 영역을 확대한 다양한 확대도들이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6 및 도 7을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 전하 저장막들(144, 144U)이 제3 방향(Z)으로 연장되는 길이는, 반도체 패턴(130)에 가까워짐에 따라 증가할 수 있다.
예를 들어, 제1 전하 저장막(1441)이 제3 방향(Z)으로 연장되는 제1 길이(L11)는, 반도체 패턴(130)에 가까워짐에 따라 증가할 수 있다.
몇몇 실시예에서, 전하 저장막들(144, 144U)의 돌출부(144P)는 제1 오목면(144S1)을 포함할 수 있다. 이러한 경우에, 제1 오목면(144S1)의 곡률 중심(center of curvature)은, 반도체 패턴(130)을 기준으로 전하 저장막들(144, 144U)보다 먼 위치에 형성될 수 있다.
도 8을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 전하 저장막들(144, 144U)의 돌출부(144P)의 일부는, 블로킹 절연막들(146)의 바닥면의 일부 또는 블로킹 절연막들(146)의 상면의 일부를 따라 연장될 수 있다.
예를 들어, 돌출부(144P)의 일부는, 제1 블로킹 절연막(1461)과 제1 절연 패턴(1101) 사이 및 제1 블로킹 절연막(1461)과 제2 절연 패턴(1102) 사이로 연장될 수 있다. 이에 따라, 제1 블로킹 절연막(1461)과 터널 절연막(142) 사이의 제1 전하 저장막(1441)의 제1 두께(TH1)는, 돌출부(144P)의 제1 방향(X)으로의 제2 두께(TH2)보다 작을 수 있다. 여기서, 두께란, 제1 방향(X)으로의 두께를 의미한다.
돌출부(144P)는 블로킹 절연막들(146)의 바닥면의 일부 및 블로킹 절연막들(146)의 상면의 일부를 따라 연장되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 돌출부(144P)는 블로킹 절연막들(146)의 바닥면의 일부만을 따라 연장되고, 블로킹 절연막들(146)의 상면을 따라서는 연장되지 않을 수도 있다. 또는, 예를 들어, 돌출부(144P)는 블로킹 절연막들(146)의 상면의 일부만을 따라 연장되고, 블로킹 절연막들(146)의 바닥면을 따라서는 연장되지 않을 수도 있다.
도 9를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 터널 절연막(142)은 제2 오목면(142S)을 포함할 수 있다.
터널 절연막(142)의 제2 오목면(142S)은 전하 저장막들(144, 144U) 사이에 형성될 수 있다. 예를 들어, 제2 오목면(142S)은, 제1 전하 저장막(1441)과 제2 전하 저장막(1442) 사이의 터널 절연막(142)의 외면에 형성될 수 있다.
몇몇 실시예에서, 터널 절연막(142)의 제1 방향(X)으로의 두께는 전하 저장막들(144, 144U)로부터 멀어짐에 따라 감소할 수 있다.
도 10을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 전하 저장막들(144, 144U)은 제3 오목면(144S2)을 포함할 수 있다.
전하 저장막들(144, 144U)은 제3 오목면(144S2)은 블로킹 절연막들(146)에 인접할 수 있다. 예를 들어, 제1 전하 저장막(1441)의 제3 오목면(144S2)은, 제1 블로킹 절연막(1461)에 인접하는 제1 전하 저장막(1441)의 외면에 형성될 수 있다.
몇몇 실시예에서, 블로킹 절연막들(146) 및 게이트 전극들(GSL, WL0-WLn, SSL)은 제3 오목면(144S2)의 프로파일을 따라 연장될 수 있다. 예를 들어, 제1 블로킹 절연막(1461) 및 제1 게이트 전극(WL1)은, 제1 전하 저장막(1441)의 제3 오목면(144S2)의 프로파일을 따라 연장될 수 있다. 이에 따라, 몇몇 실시예에서, 제1 전하 저장막(1441)에 인접하는 제1 게이트 전극(WL1)의 측벽은 볼록면(WLS)을 포함할 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 절연 패턴들(110)은 에어갭(AG)을 포함할 수 있다.
에어갭(AG)은 각각의 절연 패턴들(110) 내에 형성될 수 있다. 이에 따라, 에어갭(AG)은 게이트 전극들(GSL, WL0-WLn, SSL) 사이에 개재될 수 있다. 에어갭(AG)은 예를 들어, 보이드(void)일 수 있다.
모든 절연 패턴들(110)이 에어갭(AG)을 포함하는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 절연 패턴들(110) 중 일부는 에어갭(AG)을 포함하고, 절연 패턴들(110) 중 다른 일부는 에어갭(AG)을 포함하지 않을 수도 있다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 각각의 블로킹 절연막들(146)은 각각의 게이트 전극들(GSL, WL0-WLn, SSL)의 바닥면 및 상면을 따라 연장되지 않을 수 있다.
예를 들어, 각각의 블로킹 절연막들(146)은 각각의 게이트 전극들(GSL, WL0-WLn, SSL)의 측벽을 따라서만 연장될 수 있다. 이에 따라, 각각의 블로킹 절연막들(146)은 각각의 게이트 전극들(GSL, WL0-WLn, SSL)과 전하 저장막들(144, 144U) 사이에 형성될 수 있다. 또한, 각각의 게이트 전극들(GSL, WL0-WLn, SSL)과 절연 패턴들(110) 사이에 블로킹 절연막들(146)이 개재되지 않을 수 있다.
몇몇 실시예에서, 각각의 게이트 전극들(GSL, WL0-WLn, SSL)과 각각의 절연 패턴들(110)은 직접 접촉할 수 있다.
각각의 블로킹 절연막들(146)이 제3 방향(Z)으로 연장되는 길이는, 각각의 게이트 전극들(GSL, WL0-WLn, SSL)이 제3 방향(Z)으로 연장되는 길이와 동일한 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 각각의 블로킹 절연막들(146)이 제3 방향(Z)으로 연장되는 길이는, 각각의 게이트 전극들(GSL, WL0-WLn, SSL)이 제3 방향(Z)으로 연장되는 길이보다 클 수도 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 상부 전하 저장막(144U)은, 최상부의 게이트 전극(SSL)의 상면을 따라 연장되지 않을 수 있다.
예를 들어, 상부 전하 저장막(144U)은 스트링 선택 라인(SSL)의 측벽을 따라서만 연장되고, 스트링 선택 라인(SSL)의 상면을 따라서는 연장되지 않을 수 있다.
도 14는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 13을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 14를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 복수의 채널 구조체(CS)는 지그재그(zigzag) 형태로 배열될 수 있다.
예를 들어, 복수의 채널 구조체(CS) 중 일부는 제2 방향(Y)을 따라 일렬로 배열되는 제1 열을 이룰 수 있다. 또한, 상기 제1 열을 이루는 채널 구조체(CS)들에 인접하는 다른 채널 구조체(CS)들은, 상기 제1 열과 제1 방향(X)으로 이격되어 제2 방향(Y)을 따라 일렬로 배열되는 제2 열을 이룰 수 있다. 즉, 몇몇 실시예에서, 복수의 채널 구조체(CS)들은 제2 방향(Y)에서 완전히 중첩되지 않도록 형성될 수 있다.
이하에서, 도 1 내지 도 43을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다.
도 15a 내지 도 29는 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15a 내지 도15c를 참조하면, 기판(100) 상에 제1 내지 제3 희생막(310, 320, 330)을 포함하는 예비 몰드 구조체(MSp)를 형성한다.
몇몇 실시예에서, 제2 희생막(320)과 제3 희생막(330)은 번갈아 적층될 수 있고, 제1 희생막(310)은 제2 희생막(320)과 제3 희생막(330) 사이에 개재되도록 적층될 수 있다. 예를 들어, 도 15a에 도시된 것처럼, 제1 내지 제3 희생막(310, 320, 330)은, 기판(100) 상에 제3 희생막(330), 제1 희생막(310), 제2 희생막(320), 제1 희생막(310)의 순서로 반복적으로 적층되어 예비 몰드 구조체(MSp)를 형성할 수 있다.
몇몇 실시예에서, 도 15b에 도시된 것처럼, 제1 내지 제3 희생막(310, 320, 330)은, 기판(100) 상에 제1 희생막(310), 제3 희생막(330), 제1 희생막(310), 제2 희생막(320)의 순서로 반복적으로 적층되어 예비 몰드 구조체(MSp)를 형성할 수도 있다.
몇몇 실시예에서, 도 15b에 도시된 것처럼, 제1 내지 제3 희생막(310, 320, 330)은, 기판(100) 상에 제1 희생막(310), 제2 희생막(320), 제1 희생막(310), 제3 희생막(330)의 순서로 반복적으로 적층되어 예비 몰드 구조체(MSp)를 형성할 수도 있다.
각각의 제1 희생막(310)은 서로 동일한 두께를 갖는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 최하부의 제1 희생막(310)은 다른 제1 희생막(310)과 다른 두께를 가질 수도 있다. 마찬가지로, 각각의 제2 희생막(320) 및 각각의 제3 희생막(330)은 서로 다른 두께를 가질 수도 있다.제1 희생막(310)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 풍부형 질화물(Si-rich nitride) 및 나노크리스탈 실리콘(nanocrystalline Si) 중 적어도 하나를 포함할 수 있다. 설명의 편의를 위해, 이하에서 제1 희생막(310)은 실리콘 질화물을 포함하는 것으로 설명한다.
제2 희생막(320)은 전술한 게이트 전극들(GSL, WL0-WLn, SSL)이 형성되는 영역을 정의할 수 있다. 제2 희생막(320)은 예를 들어, 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 희생막(330)은 제1 희생막(310)과 함께 전술한 절연 패턴들(110)이 형성되는 영역을 정의할 수 있다. 제3 희생막(330)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 16을 참조하면, 예비 몰드 구조체(MSp) 내에 제1 홀(H1)을 형성한다.
예를 들어, 예비 몰드 구조체(MSp)의 일부를 식각하여, 제1 내지 제3 희생막(310, 320, 330)을 관통하는 제1 홀(H1)이 형성될 수 있다. 제1 홀(H1)은 예비 몰드 구조체(MSp)를 관통하여 기판(100)의 일부를 노출시키도록 형성될 수 있다. 몇몇 실시예에서, 제1 홀(H1)을 형성하는 것은, 기판(100)의 상부의 일부를 식각하는 것을 포함할 수 있다.
몇몇 실시예에서, 제1 홀(H1)은 테이퍼진(tapered) 모양을 가질 수 있다. 예를 들어, 제1 홀(H1)의 폭은 기판(100)에 가까워질수록 좁아질 수 있다. 이러한 제1 홀(H1)의 형상은 제1 홀(H1)을 형성하기 위한 식각 공정의 특성에 기인할 수 있으나, 이에 제한되는 것은 아니다.
도 17을 참조하면, 제1 홀(H1) 내에 예비 전하 저장막(144x), 터널 절연막(142) 및 반도체 패턴(130)을 차례로 형성한다.
반도체 패턴(130)은 기판(100)과 접속되도록 형성될 수 있다. 예를 들어, 반도체 패턴(130)은 예비 전하 저장막(144x)의 바닥면 및 터널 절연막(142)의 바닥면을 관통하여 기판(100)과 접속되도록 형성될 수 있다.
예비 전하 저장막(144x), 터널 절연막(142) 및 반도체 패턴(130)은 제1 홀(H1)의 프로파일을 따라 연장될 수 있다. 예비 전하 저장막(144x), 터널 절연막(142) 및 반도체 패턴(130)은 제1 홀(H1)의 일부만을 채우는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 반도체 패턴(130)은 제1 홀(H1)의 나머지 영역을 모두 채우도록 형성될 수도 있다.
예비 전하 저장막(144x)은 예를 들어, 실리콘 질화물, 실리콘 산질화물, 실리콘 풍부형 질화물(Si-rich nitride) 및 나노크리스탈 실리콘(nanocrystalline Si) 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 예비 전하 저장막(144x)은 제1 희생막(310)과 실질적으로 동일한 물질 구성을 가질 수 있다. 예를 들어, 예비 전하 저장막(144x)은 실리콘 질화물을 포함할 수 있다.
도 18을 참조하면, 반도체 패턴(130) 상에 충진 절연 패턴(120)을 형성한다.
충진 절연 패턴(120)은 제1 홀(H1)의 나머지 영역을 모두 채우도록 형성될 수 있다. 충진 절연 패턴(120)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 19를 참조하면, 반도체 패턴(130)과 접속되는 채널 패드(150)를 형성한다.
예를 들어, 충진 절연 패턴(120)의 상부가 제거될 수 있고, 남은 충진 절연 패턴(120) 상에 채널 패드(150)가 형성될 수 있다. 채널 패드(150)의 폭은 충진 절연 패턴(120)의 폭과 동일한 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 반도체 패턴(130), 터널 절연막(142) 및/또는 예비 전하 저장막(144x)의 상부가 제거된 후에, 채널 패드(150)가 형성될 수도 있다.
채널 패드(150)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 20을 참조하면, 최상부의 제3 희생막(330) 내에 제2 홀(H2)을 형성한다.
제2 홀(H2)은 서로 인접한 반도체 패턴(130)들 사이에서 제2 방향(도 3의 Y)으로 연장되도록 형성될 수 있다. 몇몇 실시예에서, 제2 홀(H2)은 최상부의 제2 희생막(320)을 노출시키도록 형성될 수 있다.
이어서, 예비 몰드 구조체(MSp)를 덮는 보호막(340)을 형성한다. 보호막(340)은 제2 홀(H2)의 프로파일을 따라 연장될 수 있다. 이에 따라, 보호막(340)은 최상부의 제1 희생막(310), 최상부의 제2 희생막(320) 및 최상부의 제3 희생막(330)을 덮을 수 있다.
보호막(340)은 예를 들어, 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 보호막(340)은 제2 희생막(320)과 실질적으로 동일한 물질 구성을 가질 수 있다.
도 21을 참조하면, 예비 몰드 구조체(MSp) 내에 제3 홀(H3)을 형성한다.
제3 홀(H3)은 서로 인접한 반도체 패턴(130)들 사이에서 제2 방향(도 3의 Y)으로 연장되도록 형성될 수 있다. 또한, 제3 홀(H3)은 제2 홀(H2)과 중첩되도록 형성될 수 있다. 제3 홀(H3)에 의해, 제2 홀(H2) 내의 보호막(340)의 일부가 제거될 수 있다. 제2 홀(H2) 및 제3 홀(H3)은 분리 홀(HY)을 구성할 수 있다.
분리 홀(HY)에 의해, 제1 내지 제3 희생막(310, 320, 330)이 노출될 수 있다. 그러나, 몇몇 실시예에서, 제2 홀(H2)의 측벽 상의 보호막(340)은 제거되지 않을 수 있다. 예를 들어, 제3 홀(H3)의 폭은 제2 홀(H2)의 폭보다 작게 형성될 수 있다. 이에 따라, 보호막(340)은 최상부의 제1 희생막(310) 및 최상부의 제3 희생막(330)을 여전히 덮을 수 있다. 또한, 최상부의 제2 희생막(320)에 인접하는 측벽에 단차를 포함하는 분리 홀(HY)이 형성될 수 있다.
도 22를 참조하면, 분리 홀(HY)에 의해 노출된 제3 희생막(330)을 제거한다.
예를 들어, 제3 희생막(330)에 대한 제1 에치백(etchback) 공정이 수행되어, 분리 홀(HY)에 의해 노출된 제3 희생막(330)의 영역에 제1 리세스(RC1)가 형성될 수 있다. 제1 리세스(RC1)는 예비 전하 저장막(144x)의 일부를 노출시킬 수 있다. 몇몇 실시예에서, 최상부의 제3 희생막(330)은 보호막(340)에 의해 보호되어, 상기 제1 에치백 공정에 의해 제거되지 않을 수 있다.
도 23 내지 도 25를 참조하면, 제1 리세스(RC1)에 의해 노출된 예비 전하 저장막(144x)에 대한 제2 에치백 공정을 수행한다. 참고적으로, 도 24 및 도 25는 도 23의 R3 영역을 확대한 다양한 확대도들이다.
이에 따라, 제3 방향(Z)으로 서로 이격되는 전하 저장막들(144)이 형성될 수 있다. 상기 제2 에치백 공정이 수행되는 과정에서, 제1 희생막(310)과 중첩되는 예비 전하 저장막(144x)의 적어도 일부는 보호될 수 있다. 이에 따라, 각각의 전하 저장막들(144)은, 제2 희생막(320)보다 돌출되는 돌출부(144P)를 포함할 수 있다.
도 23 및 도 24에서, 제1 희생막(310)과 중첩되는 예비 전하 저장막(144x)의 모든 부분이 제거되지 않는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 희생막(310)은 상기 제2 에치백 공정 또는 후속하는 공정에서 제거될 수 있다. 몇몇 실시예에서, 최상부의 제1 희생막(310)은 보호막(340)에 의해 보호되어, 상기 제2 에치백 공정에 의해 제거되지 않을 수 있다. 최하부의 제1 희생막(310)은 제거되지 않는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 최하부의 제1 희생막(310)의 적어도 일부는 상기 제2 에치백 공정 또는 후속하는 공정에서 제거될 수도 있다.
몇몇 실시예에서, 기판(100)에 인접하는 예비 전하 저장막(144x)의 일부는 제거되지 않을 수 있다. 이에 따라, 전하 저장막들(144)의 일부는 기판(100)의 상면에 남을 수 있다. 그러나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 전하 저장막들(144)을 형성하는 공정의 특성에 따라, 전하 저장막들(144)의 일부는 기판(100)의 상면에 남지 않을 수도 있다.
도 25를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 전하 저장막들(144)의 돌출부(144P)는 제1 오목면(144S1)을 포함할 수 있다. 이러한 제1 오목면(144S1)은 예를 들어, 상기 제2 에치백 공정의 특성에 기인할 수 있다.
도 26을 참조하면, 제1 리세스(RC1) 내에 복수의 절연 패턴들(110)을 형성한다.
이에 따라, 제2 희생막(320)과 교대로 적층되는 절연 패턴들(110)이 형성될 수 있다. 복수의 절연 패턴들(110)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 27을 참조하면, 분리 홀(HY)에 의해 노출된 제2 희생막(320)을 제거한다.
예를 들어, 제2 희생막(320)에 대한 제3 에치백 공정이 수행되어, 분리 홀(HY)에 의해 노출된 제2 희생막(320)의 영역에 제2 리세스(RC2)가 형성될 수 있다.
도 28을 참조하면, 제2 리세스(RC2) 내에 블로킹 절연막들(146) 및 게이트 전극들(GSL, WL0-WLn, SSL)을 차례로 형성한다.
예를 들어, 제2 리세스(RC2)의 프로파일을 따라 블로킹 절연막들(146)이 형성될 수 있다. 이어서, 블로킹 절연막들(146) 상에 제2 리세스(RC2)를 채우는 게이트 전극들(GSL, WL0-WLn, SSL)이 형성될 수 있다.
이에 따라, 각각의 블로킹 절연막들(146)은 각각의 게이트 전극들(GSL, WL0-WLn, SSL)을 둘러싸도록 형성될 수 있다. 또한, 복수의 절연 패턴들(110)과 교대로 적층되는 복수의 게이트 전극들(GSL, WL0-WLn, SSL)이 형성될 수 있다.
도 29를 참조하면, 분리 홀(HY)에 의해 노출되는 기판(100)의 영역 내에 불순물 영역(105)을 형성한다.
불순물 영역(105)을 형성하는 것은 예를 들어, 이온 주입 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 분리 홀(HY) 내에 절연 스페이서(162) 및 공통 소오스 플러그 패턴(164)을 형성한다. 예를 들어, 분리 홀(HY)의 프로파일을 따라 절연 스페이서(162)가 형성될 수 있다. 이어서, 절연 스페이서(162)의 바닥면을 관통하여, 불순물 영역(105)과 접속되는 공통 소오스 플러그 패턴(164)이 형성될 수 있다.
이어서, 채널 패드(150)와 접속되는 비트 라인들(BL)이 형성될 수 있다. 이에 따라, 도 3의 비휘발성 메모리 장치가 제조될 수 있다.
도 30 내지 도 36은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 29를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 30은 도 22 이후의 단계를 설명하기 위한 도면이다.
도 30 내지 도 32를 참조하면, 제1 리세스(RC1)에 의해 노출된 예비 전하 저장막(144x)에 대한 제2 에치백 공정을 수행한다. 참고적으로, 도 31 및 도 32는 도 30의 R4 영역을 확대한 다양한 확대도들이다.
도 31을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 전하 저장막들(144)이 제3 방향(Z)으로 연장되는 길이는, 반도체 패턴(130)에 가까워짐에 따라 증가할 수 있다.
예를 들어, 전하 저장막들(144)의 돌출부(144P)는 제1 오목면(144S1)을 포함할 수 있다. 이러한 제1 오목면(144S1)은 예를 들어, 상기 제2 에치백 공정의 특성에 기인할 수 있다.
도 32를 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 터널 절연막(142)은 제2 오목면(142S)을 포함할 수 있다. 이러한 제2 오목면(142S)은 예를 들어, 상기 제2 에치백 공정의 특성에 기인할 수 있다.
도 33을 참조하면, 제1 리세스(RC1) 내에 복수의 절연 패턴들(110)을 형성한다. 복수의 절연 패턴들(110)을 형성하는 것은, 도 26을 이용하여 설명한 것과 실질적으로 동일하므로, 이하에서 자세한 설명은 생략한다.
도 34 내지 도 36을 참조하면, 분리 홀(HY)에 의해 노출된 제2 희생막(320)을 제거한다. 참고적으로, 도 35 및 도 36은 도 34의 R5 영역을 확대한 다양한 확대도들이다.
도 34 및 도 35를 참조하면, 제2 희생막(320)에 대한 제3 에치백 공정이 수행되어, 분리 홀(HY)에 의해 노출된 제2 희생막(320)의 영역에 제2 리세스(RC2)가 형성될 수 있다.
도 36을 참조하면, 몇몇 실시예에 따른 비휘발성 메모리 장치에서, 전하 저장막들(144)은 제3 오목면(144S2)을 포함할 수 있다. 이러한 제3 오목면(144S2)은 예를 들어, 상기 제3 에치백 공정의 특성에 기인할 수 있다.
도 37은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 참고적으로, 도 37은 도 30 이후의 단계를 설명하기 위한 도면이다.
도 37을 참조하면, 제1 리세스(RC1) 내에 에어갭(AG)을 포함하는 복수의 절연 패턴들(110)을 형성한다.
예를 들어, 스텝 커버리지(step coverage) 특성이 좋지 않은 물질을 이용하여, 제1 리세스(RC1) 내에 에어갭(AG)을 포함하는 복수의 절연 패턴들(110)을 형성할 수 있다.
도 38 내지 도 43은 본 발명의 기술적 사상의 몇몇 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면이다. 설명의 편의를 위해, 도 1 내지 도 29를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 38은 도 15a 이후의 단계를 설명하기 위한 도면이다.
도 38을 참조하면, 예비 몰드 구조체(MSp) 내에 제1 홀(H1)을 형성한다.
예를 들어, 예비 몰드 구조체(MSp)의 일부를 식각하여, 제1 내지 제3 희생막(310, 320, 330)을 관통하는 제1 홀(H1)이 형성될 수 있다. 제1 홀(H1)은 예비 몰드 구조체(MSp)를 관통하여 기판(100)의 일부를 노출시키도록 형성될 수 있다. 몇몇 실시예에서, 제1 홀(H1)을 형성하는 것은, 기판(100)의 상부의 일부를 식각하는 것을 포함할 수 있다.
도 39를 참조하면, 제1 홀(H1) 내에 예비 블로킹 절연막(146x), 예비 전하 저장막(144x), 터널 절연막(142) 및 반도체 패턴(130)을 차례로 형성한다.
예비 블로킹 절연막(146x), 예비 전하 저장막(144x), 터널 절연막(142) 및 반도체 패턴(130)은 제1 홀(H1)의 프로파일을 따라 연장될 수 있다.
예비 블로킹 절연막(146x)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 설명의 편의를 위해, 이하에서 블로킹 절연막들(146)은 실리콘 산화물을 포함하는 것으로 설명한다.
도 40을 참조하면, 분리 홀(HY)에 의해 노출된 제3 희생막(330)을 제거한다.
예를 들어, 도 18 내지 도 21을 이용하여 상술한 단계가 수행될 수 있다. 이에 따라, 예비 몰드 구조체(MSp) 내에 제2 홀(H2) 및 제3 홀(H)을 포함하는 분리 홀(HY)이 형성될 수 있다.
이어서, 제3 희생막(330)에 대한 제1 에치백(etchback) 공정이 수행되어, 분리 홀(HY)에 의해 노출된 제3 희생막(330)의 영역에 제1 리세스(RC1)가 형성될 수 있다.
몇몇 실시예에서, 제1 리세스(RC1)는 예비 전하 저장막(144x)의 일부를 노출시킬 수 있다. 예를 들어, 상기 제1 에치백 공정에 의해, 예비 블로킹 절연막(146x)의 일부가 함께 제거될 수도 있다. 이에 따라, 각각의 게이트 전극들(GSL, WL0-WLn, SSL)의 측벽을 따라서 연장되는 블로킹 절연막들(146)이 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 에치백 공정의 특성에 따라, 예비 블로킹 절연막(146x)은 상기 제1 에치백 공정에 의해 제거되지 않을 수도 있다.
도 41을 참조하면, 제1 리세스(RC1)에 의해 노출된 예비 전하 저장막(144x)에 대한 제2 에치백 공정을 수행한다.
이에 따라, 제3 방향(Z)으로 서로 이격되는 전하 저장막들(144)이 형성될 수 있다. 상기 제2 에치백 공정이 수행되는 과정에서, 제1 희생막(310)과 중첩되는 예비 전하 저장막(144x)의 적어도 일부는 보호될 수 있다.
제1 희생막(310)과 중첩되는 블로킹 절연막들(146)의 일부는 제거되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것일 뿐이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 희생막(310)과 중첩되는 블로킹 절연막들(146)의 일부는 제거되지 않고 남을 수도 있다.도 42를 참조하면, 분리 홀(HY)에 의해 노출된 제2 희생막(320)을 제거한다.
예를 들어, 도 26을 이용하여 상술한 단계가 수행될 수 있다. 이에 따라, 제1 리세스(RC1) 내에 복수의 절연 패턴들(110)이 형성될 수 있다.
이어서, 제2 희생막(320)에 대한 제3 에치백 공정이 수행되어, 분리 홀(HY)에 의해 노출된 제2 희생막(320)의 영역에 제2 리세스(RC2)가 형성될 수 있다.
도 43을 참조하면, 제2 리세스(RC2) 내에 게이트 전극들(GSL, WL0-WLn, SSL)을 형성한다.
예를 들어, 블로킹 절연막들(146) 상에 제2 리세스(RC2)를 채우는 게이트 전극들(GSL, WL0-WLn, SSL)이 형성될 수 있다.
이에 따라, 각각의 블로킹 절연막들(146)은 각각의 게이트 전극들(GSL, WL0-WLn, SSL)과 전하 저장막들(144, 144U) 사이에 형성될 수 있다. 또한, 각각의 게이트 전극들(GSL, WL0-WLn, SSL)과 절연 패턴들(110) 사이에 블로킹 절연막들(146)이 개재되지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형상으로로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
BL: 비트 라인 CSL: 공통 소오스 라인
CSTR: 셀 스트링 GSL: 그라운드 선택 라인
GST: 그라운드 선택 트랜지스터 MCT: 메모리 셀 트랜지스터
SSL: 스트링 선택 라인 SST: 스트링 선택 트랜지스터
WL0-WLn: 워드 라인들
100: 기판 105: 불순물 영역
110: 절연 패턴들 120: 충진 절연 패턴
130: 반도체 패턴 142: 터널 절연막
144: 전하 저장막들 146: 블로킹 절연막들
150: 채널 패드 160: 분리 구조체
210: 층간 절연막 220: 비트 라인 플러그

Claims (20)

  1. 기판 상에 차례로 적층되는 제1 절연 패턴, 제1 게이트 전극 및 제2 절연 패턴을 포함하는 몰드 구조체;
    상기 몰드 구조체를 관통하고, 제1 방향으로 연장되는 반도체 패턴;
    상기 제1 절연 패턴과 상기 제2 절연 패턴 사이 및 상기 제1 게이트 전극과 상기 반도체 패턴 사이에, 상기 제1 방향으로 연장되는 제1 전하 저장막; 및
    상기 제1 게이트 전극과 상기 제1 전하 저장막 사이에, 상기 제1 전하 저장막과 접촉하는 블로킹 절연막을 포함하고,
    상기 제1 전하 저장막이 상기 제1 방향으로 연장되는 제1 길이는, 상기 블로킹 절연막이 상기 제1 방향으로 연장되는 제2 길이보다 길고,
    상기 제1 전하 저장막은 상기 제1 게이트 전극과 상기 제1 절연 패턴 사이 및 상기 제1 게이트 전극과 상기 제2 절연 패턴 사이에 형성되지 않고,
    상기 블로킹 절연막은 상기 제1 게이트 전극의 바닥면, 측벽 및 상면을 따라 연장되는 비휘발성 메모리 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 몰드 구조체는 상기 제2 절연 패턴 상의 제2 게이트 전극을 더 포함하고,
    상기 제2 게이트 전극과 상기 반도체 패턴 사이에, 상기 제1 전하 저장막과 이격되는 제2 전하 저장막을 더 포함하는 비휘발성 메모리 장치.
  4. 제 1항에 있어서,
    상기 제1 절연 패턴 및 상기 제2 절연 패턴은, 내부에 에어갭(air gap)을 포함하는 비휘발성 메모리 장치.
  5. 제 1항에 있어서,
    상기 제1 길이는, 상기 반도체 패턴에 가까워짐에 따라 증가하는 비휘발성 메모리 장치.
  6. 제 1항에 있어서,
    상기 블로킹 절연막에 인접하는 상기 제1 전하 저장막의 측벽은 오목면을 포함하는 비휘발성 메모리 장치.
  7. 제 1항에 있어서,
    상기 몰드 구조체는, 상기 제2 절연 패턴 상의 스트링 선택 라인을 더 포함하고,
    상기 스트링 선택 라인의 상면 및 측벽을 따라 연장되는 상부 전하 저장막을 더 포함하는 비휘발성 메모리 장치.
  8. 제 1항에 있어서,
    상기 기판 내의 불순물 영역과,
    상기 몰드 구조체를 관통하여 상기 불순물 영역과 접속되는 분리 구조체를 더 포함하고,
    상기 몰드 구조체는, 상기 제2 절연 패턴 상의 스트링 선택 라인을 더 포함하고,
    상기 스트링 선택 라인에 인접하는 상기 분리 구조체의 측벽은 단차를 포함하는 비휘발성 메모리 장치.
  9. 기판 상에 차례로 적층되는 제1 게이트 전극, 절연 패턴 및 제2 게이트 전극을 포함하는 몰드 구조체;
    상기 몰드 구조체를 관통하는 반도체 패턴;
    상기 제1 게이트 전극과 상기 반도체 패턴 사이의 제1 전하 저장막;
    상기 제2 게이트 전극과 상기 반도체 패턴 사이에, 상기 제1 전하 저장막과 이격되는 제2 전하 저장막;
    상기 제1 게이트 전극과 상기 절연 패턴 사이에, 상기 제1 전하 저장막과 접촉하는 제1 블로킹 절연막; 및
    상기 제2 게이트 전극과 상기 절연 패턴 사이에, 상기 제2 전하 저장막과 접촉하는 제2 블로킹 절연막을 포함하고,
    상기 제1 전하 저장막과 상기 제2 전하 저장막이 이격되는 제1 거리는, 상기 제1 블로킹 절연막과 상기 제2 블로킹 절연막이 이격되는 제2 거리보다 짧고,
    상기 제1 전하 저장막은 상기 제1 게이트 전극과 상기 절연 패턴 사이에 형성되지 않고,
    상기 제2 전하 저장막은 상기 제2 게이트 전극과 상기 절연 패턴 사이에 형성되지 않고,
    상기 제1 블로킹 절연막은 상기 제1 게이트 전극의 바닥면, 측벽 및 상면을 따라 연장되고,
    상기 제2 블로킹 절연막은 상기 제2 게이트 전극의 바닥면, 측벽 및 상면을 따라 연장되는 비휘발성 메모리 장치.
  10. 삭제
  11. 제 9항에 있어서,
    상기 반도체 패턴은 제1 방향으로 연장되어 상기 몰드 구조체를 관통하고,
    상기 제1 전하 저장막이 상기 제1 방향으로 연장되는 제1 길이는, 상기 제1 블로킹 절연막이 상기 제1 방향으로 연장되는 제2 길이보다 긴 비휘발성 메모리 장치.
  12. 제 11항에 있어서,
    상기 반도체 패턴과 상기 절연 패턴 사이에, 상기 몰드 구조체를 관통하는 터널 절연막을 더 포함하고,
    상기 제1 전하 저장막과 상기 제2 전하 저장막 사이의 상기 터널 절연막의 측벽은 오목면을 포함하는 비휘발성 메모리 장치.
  13. 제 9항에 있어서,
    상기 절연 패턴은 내부에 에어갭(air gap)을 포함하는 비휘발성 메모리 장치.
  14. 제 9항에 있어서,
    상기 제1 거리는, 상기 반도체 패턴에 가까워짐에 따라 감소하는 비휘발성 메모리 장치.
  15. 기판 상에 차례로 적층되는 제1 절연 패턴, 제1 게이트 전극 및 제2 절연 패턴을 포함하는 몰드 구조체;
    상기 몰드 구조체를 관통하고, 제1 방향으로 연장되는 반도체 패턴; 및
    상기 제1 절연 패턴과 상기 제2 절연 패턴 사이 및 상기 제1 게이트 전극과 상기 반도체 패턴 사이에, 상기 제1 방향으로 연장되는 제1 전하 저장막을 포함하고,
    상기 제1 전하 저장막이 상기 제1 방향으로 연장되는 제1 길이는, 상기 반도체 패턴에 가까워짐에 따라 증가하고,
    상기 제1 절연 패턴에 인접하는 상기 제1 전하 저장막의 말단은 오목면을 포함하는 비휘발성 메모리 장치.
  16. 제 15항에 있어서,
    상기 몰드 구조체는 상기 제2 절연 패턴 상의 제2 게이트 전극을 더 포함하고,
    상기 제2 게이트 전극과 상기 반도체 패턴 사이에, 상기 제1 전하 저장막과 이격되는 제2 전하 저장막을 더 포함하는 비휘발성 메모리 장치.
  17. 삭제
  18. 제 15항에 있어서,
    상기 제1 게이트 전극과 상기 제1 전하 저장막 사이의 블로킹 절연막을 더 포함하고,
    상기 블로킹 절연막은 상기 제1 게이트 전극의 바닥면, 측벽 및 상면을 따라 연장되는 비휘발성 메모리 장치.
  19. 제 15항에 있어서,
    상기 제1 게이트 전극과 상기 제1 전하 저장막 사이의 블로킹 절연막을 더 포함하고,
    상기 블로킹 절연막이 상기 제1 방향으로 연장되는 제2 길이는 상기 제1 길이보다 짧은 비휘발성 메모리 장치.
  20. 기판 상에, 제1 내지 제3 희생막을 포함하는 예비 몰드 구조체를 형성하되, 상기 제2 희생막과 상기 제3 희생막은 번갈아 적층되고, 상기 제1 희생막은 상기 제2 및 제3 희생막 사이에 개재되고,
    상기 예비 몰드 구조체를 관통하는 제1 홀을 형성하고,
    상기 제1 홀 내에, 예비 전하 저장막 및 반도체 패턴을 차례로 형성하고,
    상기 제3 희생막을 제거하여 상기 예비 전하 저장막의 일부를 노출시키고,
    상기 예비 전하 저장막에 대한 에치백 공정을 수행하여, 서로 이격되는 복수의 전하 저장막을 형성하는 것을 포함하고,
    상기 예비 전하 저장막에 대한 에치백 공정이 수행된 후에, 상기 제1 희생막은 제거되는 비휘발성 메모리 장치의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202038445A (zh) * 2018-12-19 2020-10-16 美商應用材料股份有限公司 具有縮小間距的三維反及結構
WO2021163831A1 (en) * 2020-02-17 2021-08-26 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabrication methods thereof
KR20210141239A (ko) * 2020-05-15 2021-11-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
KR102605706B1 (ko) * 2020-10-29 2023-11-23 한양대학교 산학협력단 테이퍼드 채널 효과를 완화하기 위한 3차원 플래시 메모리 및 그 제조 방법
JP2022144088A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 半導体記憶装置およびその製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100966265B1 (ko) 2008-02-15 2010-06-28 재단법인서울대학교산학협력재단 차단 게이트 라인을 갖는 낸드 플래시 메모리 어레이와 그동작 및 제조방법
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
US8816424B2 (en) * 2008-12-26 2014-08-26 SK Hynix Inc. Nonvolatile memory device
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
KR20140009189A (ko) 2010-10-18 2014-01-22 아이엠이씨 수직 반도체 메모리 장치 및 이를 제조하는 방법
KR101760658B1 (ko) * 2010-11-16 2017-07-24 삼성전자 주식회사 비휘발성 메모리 장치
KR20130139602A (ko) 2012-06-13 2013-12-23 에스케이하이닉스 주식회사 반도체 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20140022204A (ko) 2012-08-13 2014-02-24 에스케이하이닉스 주식회사 비휘발성 메모리 장치의 제조 방법
US9252151B2 (en) * 2013-07-08 2016-02-02 Sandisk Technologies Inc. Three dimensional NAND device with birds beak containing floating gates and method of making thereof
KR20150015578A (ko) * 2013-07-30 2015-02-11 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
KR102175763B1 (ko) 2014-04-09 2020-11-09 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
US9443867B2 (en) * 2014-04-30 2016-09-13 Sandisk Technologies Llc Method of making damascene select gate in memory device
US9576975B2 (en) 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
KR102293874B1 (ko) * 2014-12-10 2021-08-25 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102282139B1 (ko) * 2015-05-12 2021-07-28 삼성전자주식회사 반도체 장치
KR102509915B1 (ko) * 2015-08-31 2023-03-15 삼성전자주식회사 반도체 메모리 소자
KR102413766B1 (ko) * 2015-09-08 2022-06-27 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
CN106558593B (zh) * 2015-09-18 2019-12-17 鸿富锦精密工业（深圳）有限公司 阵列基板、显示面板、显示装置及阵列基板的制备方法
KR102461150B1 (ko) * 2015-09-18 2022-11-01 삼성전자주식회사 3차원 반도체 메모리 장치
KR102546651B1 (ko) * 2015-12-17 2023-06-23 삼성전자주식회사 3차원 반도체 소자
US9991277B1 (en) * 2016-11-28 2018-06-05 Sandisk Technologies Llc Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof

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