CN111081711A - 非易失性存储器装置 - Google Patents

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Abstract

提供了一种可靠性得到改善的非易失性存储器装置。该非易失性存储器装置包括：模制结构，其包括顺序地堆叠在衬底上的第一绝缘图案、第一栅电极和第二绝缘图案；半导体图案，其穿透模制结构，连接到衬底，并在第一方向上延伸；第一电荷存储膜，其在第一方向上延伸，并位于第一绝缘图案与第二绝缘图案之间以及第一栅电极与半导体图案之间；以及阻挡绝缘膜，其位于第一栅电极和第一电荷存储膜之间，其中，第一电荷存储膜在第一方向上延伸的第一长度比阻挡绝缘膜在第一方向上延伸的第二长度长。

Description

非易失性存储器装置
相关申请的交叉引用
本申请要求2018年10月22日提交的韩国专利申请No.10-2018-0125725的优先权以及由此产生的所有权益，该申请的公开内容整体以引用方式并入本文中。
技术领域
本发明构思涉及非易失性存储器装置及其制造方法。更具体地，本发明构思涉及一种包括切割的电荷存储膜的非易失性存储器装置及其制造方法。
背景技术
半导体存储器装置是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)的半导体实现的存储器装置。半导体存储器装置可大致分类为易失性存储器装置和非易失性存储器装置。
易失性存储器装置是当电源被切断时使存储的数据消失的存储器装置。易失性存储器装置可包括SRAM(静态RAM)、DRAM(动态RAM)、SDRAM(同步DRAM)等。非易失性存储器装置是即使电源被切断也保持存储的数据的存储器装置。非易失性存储器装置可以是闪存装置、ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、电阻存储器装置(例如，PRAM(相变RAM)、FRAM(铁电RAM)和RRAM(电阻RAM))等。
非易失性存储器装置的集成度与日俱增以便满足消费者所需的改善的性能和/或低价格。在二维装置或平面存储器装置的情况下，集成度由单位存储器单元所占据的面积确定。因此，最近，已开发了单位存储器单元竖直地布置的三维存储器装置。
发明内容
本发明构思的各方面提供了一种通过切割电荷存储膜以从阻挡绝缘膜突出来改善可靠性的非易失性存储器装置。
本发明构思的各方面还提供了一种用于制造非易失性存储器装置的方法，其能够制造通过切割电荷存储膜以从阻挡绝缘膜突出来改善可靠性的非易失性存储器装置。
然而，本发明构思的各方面不限于本文所阐述的方面。通过参考下面给出的本发明构思的详细描述，对于本发明构思所属领域的普通技术人员而言，本发明构思的以上和其它方面将变得更显而易见。
根据本发明构思的各方面，提供了一种非易失性存储器装置，包括：模制结构，其包括顺序地堆叠在衬底上的第一绝缘图案、第一栅电极和第二绝缘图案；半导体图案，其穿透模制结构，连接到衬底，并在第一方向上延伸；第一电荷存储膜，其在第一方向上延伸，并位于第一绝缘图案与第二绝缘图案之间以及第一栅电极与半导体图案之间；以及阻挡绝缘膜，其位于第一栅电极与第一电荷存储膜之间，其中，第一电荷存储膜在第一方向上延伸的第一长度比阻挡绝缘膜在第一方向上延伸的第二长度长。
根据本发明构思的各方面，提供了一种非易失性存储器装置，包括：模制结构，其包括顺序地堆叠在衬底上的第一栅电极、绝缘图案和第二栅电极；半导体图案，其穿透模制结构并连接到衬底；第一电荷存储膜，其位于第一栅电极与半导体图案之间；第二电荷存储膜，其与第一电荷存储膜分隔开，并位于第二栅电极与半导体图案之间；第一阻挡绝缘膜，其位于第一栅电极与绝缘图案之间；以及第二阻挡绝缘膜，其位于第二栅电极和绝缘图案之间，其中，第一电荷存储膜和第二电荷存储膜彼此分隔开的第一距离比第一阻挡绝缘膜和第二阻挡绝缘膜彼此分隔开的第二距离短。
根据本发明构思的各方面，提供了一种非易失性存储器装置，包括：模制结构，其包括顺序地堆叠在衬底上的第一绝缘图案、第一栅电极和第二绝缘图案；半导体图案，其穿透模制结构，连接到衬底，并在第一方向上延伸；以及第一电荷存储膜，其在第一方向上延伸，并位于第一绝缘图案与第二绝缘图案之间以及第一栅电极与半导体图案之间，其中，第一电荷存储膜在第一方向上延伸的第一长度随着接近半导体图案而增大。
根据本发明构思的各方面，提供了一种非易失性存储器装置，包括：模制结构，其包括交替地堆叠在衬底上的绝缘图案和栅电极；半导体图案，其穿透模制结构并连接到衬底；第一电荷存储膜，其位于栅电极与半导体图案之间；以及阻挡绝缘膜，其沿着栅电极的底表面、侧壁和上表面延伸，其中，第一电荷存储膜包括从阻挡绝缘膜朝着绝缘图案突出的突起。
根据本发明构思的各方面，提供了一种用于制造非易失性存储器装置的方法，该方法包括：在衬底上形成包括第一牺牲膜至第三牺牲膜的预备模制结构，第一牺牲膜和第三牺牲膜交替地堆叠，并且第二牺牲膜被插入在第一牺牲膜与第三牺牲膜之间；形成穿透预备模制结构以使衬底暴露的第一孔；在第一孔中顺序地形成预备电荷存储膜和半导体图案；去除第三牺牲膜以使预备电荷存储膜的一部分暴露；对预备电荷存储膜执行回蚀工艺以形成彼此分隔开的多个电荷存储膜。
附图说明
通过参照附图详细描述本发明构思的示例实施例，本发明构思的以上和其它方面和特征将变得更显而易见，附图中：
图1是用于解释根据本发明构思的技术理念的一些实施例的非易失性存储器装置的示意性电路图。
图2是用于解释根据本发明构思的技术理念的一些实施例的非易失性存储器装置的示意性布局图。
图3是沿图2的线A-A截取的横截面图。
图4和图5示出图3的区域R1的各种放大图。
图6是示出根据本发明构思的技术理念的一些实施例的非易失性存储器装置的横截面图。
图7至图10示出图6的区域R2的各种放大图。
图11是示出根据本发明构思的技术理念的一些实施例的非易失性存储器装置的横截面图。
图12是示出根据本发明构思的技术理念的一些实施例的非易失性存储器装置的横截面图。
图13是示出根据本发明构思的技术理念的一些实施例的非易失性存储器装置的横截面图。
图14是用于解释根据本发明构思的技术理念的一些实施例的非易失性存储器装置的示意性布局图。
图15A至图29是用于解释根据本发明构思的技术理念的一些实施例的用于制造非易失性存储器装置的方法的中间阶段图。
图30至图36是用于解释根据本发明构思的技术理念的一些实施例的用于制造非易失性存储器装置的方法的中间步骤图。
图37是用于解释根据本发明构思的技术理念的一些实施例的用于制造非易失性存储器装置的方法的中间步骤图。
图38至图43是用于解释根据本发明构思的技术理念的一些实施例的用于制造非易失性存储器装置的方法的中间阶段图。
具体实施方式
在下文中，将参照图1至图14来描述根据本发明构思的技术理念的一些实施例的非易失性存储器装置。
图1是用于解释根据本发明构思的技术理念的一些实施例的非易失性存储器装置的示意性电路图。图2是用于解释根据本发明构思的技术理念的一些实施例的非易失性存储器装置的示意性布局图。图3是沿图2的线A-A截取的横截面图。图4和图5示出图3的区域R1的各种放大图。
首先参照图1，根据一些实施例的非易失性存储器装置可包括公共源极线CSL、多条位线BL和/或多个单元串CSTR。
多条位线BL可二维地布置。例如，每条位线BL可彼此分隔开并分别在第一方向X上延伸。多个单元串CSTR可并联连接到每条位线BL。单元串CSTR可共同连接到公共源极线CSL。即，多个单元串CSTR可设置在多条位线BL与公共源极线CSL之间。
在一些实施例中，多条公共源极线CSL可二维布置。例如，各条公共源极线CSL可彼此分隔开并分别在第二方向Y上延伸。相同的电压可施加到公共源极线CSL，或者不同的电压可施加到公共源极线CSL以单独地控制。
各个单元串CSTR可包括连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL的串选择晶体管SST以及设置在接地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。各个存储器单元晶体管MCT可包括数据存储元件。接地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可彼此串联连接。
公共源极线CSL可共同连接到接地选择晶体管GST的源极。此外，接地选择线GSL、多条字线WL0至WLn和串选择线SSL可布置在公共源极线CSL与位线BL之间。接地选择线GSL可用作接地选择晶体管GST的栅电极，多条字线WL0至WLn可用作存储器单元晶体管MCT的栅电极，串选择线SSL可用作串选择晶体管SST的栅电极。
接下来，参照图2至图4，根据一些实施例的非易失性存储器装置包括衬底100、模制结构MS、沟道结构CS、隧道绝缘膜142、电荷存储膜144和144U、阻挡绝缘膜146、沟道焊盘150、分离结构160、层间绝缘膜210和/或位线BL。
衬底100可包括半导体衬底，诸如以硅衬底、锗衬底或硅锗衬底为例。可替换地，衬底100可包括绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底等。
模制结构MS可包括多个栅电极(GSL、WL0至WLn和SSL)和/或多个绝缘图案110。各个栅电极(GSL、WL0至WLn和SSL)和各个绝缘图案110可在与衬底100的上表面平行的方向上延伸很长。
各个栅电极(GSL、WL0至WLn和SSL)可与各个绝缘图案110交替地堆叠。例如，多个栅电极(GSL、WL0至WLn和SSL)可顺序地堆叠在衬底100上，同时沿着第三方向Z彼此分隔开。多个绝缘图案110可被插入在多个栅电极(GSL、WL0至WLn和SSL)之间以及栅电极(GSL、WL0至WLn和SSL)与衬底100之间。例如，如图4中所示，模制结构MS可包括顺序地堆叠在衬底100上的第一绝缘图案1101、第一栅电极WL1、第二绝缘图案1102和第二栅电极WL2。
尽管多个栅电极(GSL、WL0至WLn和SSL)被示出为具有相同的厚度，但本发明构思的技术理念不限于此，多个栅电极(GSL、WL0至WLn和SSL)可具有彼此不同的厚度。
在一些实施例中，多个栅电极(GSL、WL0至WLn和SSL)之中的最下栅电极GSL可被提供作为图1的接地选择线GSL。在一些实施例中，多个栅电极(GSL、WL0至WLn和SSL)之中的最上栅电极SSL可被提供作为图1的串选择线GSL。接地选择线GSL与串选择线SSL之间的栅电极WL0至WLn可被提供作为图1的字线WL0至WLn。
多个栅电极(GSL、WL0至WLn和SSL)可包括导电材料。多个栅电极(GSL、WL0至WLn和SSL)可包括(例如但不限于)诸如钨(W)、钴(Co)和镍(Ni)的金属或者诸如硅的半导体材料。
多个绝缘图案110可包括绝缘材料。多个绝缘图案110可包括例如氧化硅，但不限于此。
沟道结构CS可穿透模制结构MS以在第三方向Z上延伸。例如，沟道结构CS以柱形状形成在衬底100上并且可穿透多个栅电极(GSL、WL0至WLn和SSL)和多个绝缘图案110。因此，多个栅电极(GSL、WL0至WLn和SSL)可与沟道结构CS交叉。
可提供多个沟道结构CS。例如，如图2中所示，多个沟道结构CS可沿着第二方向Y布置。另外，例如，多个沟道结构CS可分别设置在分离结构160的两侧。
沟道结构CS可包括半导体图案130。半导体图案130穿透模制结构MS并且可连接到衬底100。例如，半导体图案130可在第三方向Z上延伸。半导体图案130可形成为例如杯形状。例如，沟道结构CS可包括具有柱形状的填充绝缘图案120以及沿着填充绝缘图案120的底表面和侧壁共形地延伸的半导体图案130。填充绝缘图案120可包括例如氧化硅。然而，本发明构思的技术理念不限于此，半导体图案130可具有诸如圆柱形状、方柱形状、实心柱形状等的各种形状。
半导体图案130可包括(但不限于)半导体材料，诸如以单晶硅为例。
隧道绝缘膜142可形成在沟道结构CS的侧壁上。例如，隧道绝缘膜142可形成为围绕半导体图案130的侧壁。此外，隧道绝缘膜142可在第三方向Z上延伸。
隧道绝缘膜142可包括例如氧化硅或氮氧化硅。可替换地，例如，隧道绝缘膜142可由氧化硅膜和氮化硅膜的双层形成。为了便于解释，在下文中，隧道绝缘膜142将被描述为包括氧化硅。
电荷存储膜144和144U可形成在隧道绝缘膜142的侧壁上。因此，隧道绝缘膜142可被插入在半导体图案130与电荷存储膜144和144U之间。此外，电荷存储膜144和144U可在第三方向Z上延伸。
电荷存储膜144和144U中的每一个可被插入在半导体图案130与各个栅电极(GSL、WL0至WLn和SSL)之间。例如，如图4中所示，第一电荷存储膜1441可被插入在半导体图案130与第一栅电极WL1之间，第二电荷存储膜1442可被插入在半导体图案130与第二栅电极WL2之间。
另外，各个电荷存储膜144和144U可在第三方向Z上彼此分隔开。例如，第一电荷存储膜1441可被插入在第一绝缘图案1101与第二绝缘图案1102之间。因此，第一电荷存储膜1441和第二电荷存储膜1442可通过第二绝缘图案1102彼此分隔开。
来自半导体图案130的穿过隧道绝缘膜142的电荷可被存储在电荷存储膜144和144U中。存储在电荷存储膜144和144U中的电荷可通过例如由半导体图案130与栅电极(GSL、WL0至WLn和SSL)之间的电压差引起的fowler-nordheim隧穿而改变。
电荷存储膜144和144U可包括例如氮化硅、氮氧化硅、富Si氮化物和纳米晶(Si)中的至少一种。为了便于解释，在下文中，电荷存储膜144和144U将被描述为包括氮化硅。
阻挡绝缘膜146可形成在电荷存储膜144和144U的侧壁上。结果，电荷存储膜144和144U可被插入在隧道绝缘膜142与阻挡绝缘膜146之间。
每个阻挡绝缘膜146可被插入在各个电荷存储膜144和144U与各个栅电极(GSL、WL0至WLn和SSL)之间。例如，如图4中所示，第一阻挡绝缘膜1461可被插入在第一电荷存储膜1441与第一栅电极WL1之间，第二阻挡绝缘膜1462可被插入在第二电荷存储膜1442与第二栅电极WL2之间。
另外，每个阻挡绝缘膜146可形成为围绕各个栅电极(GSL、WL0至WLn和SSL)。例如，第一阻挡绝缘膜1461可沿着第一栅电极WL1的底表面、侧壁和上表面延伸。因此，第一阻挡绝缘膜1461的下部可被插入在第一栅电极WL1与第一绝缘图案1101之间，第一阻挡绝缘膜1461的侧部可被插入在第一栅电极WL1与第一电荷存储膜1441之间，第一阻挡绝缘膜1461的上部可被插入在第一栅电极WL1与第二绝缘图案1102之间。
阻挡绝缘膜146可包括例如氧化硅或介电常数高于氧化硅的高k材料。高k材料可包括例如氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪及其组合中的至少一种。为了便于解释，在下文中，阻挡绝缘膜146将被描述为包括氧化硅。
在一些实施例中，如图4中所示，各个电荷存储膜144和144U可包括从阻挡绝缘膜146朝着绝缘图案110突出的突起144P。突起144P的外表面被示出为成角，但这仅是为了便于解释，本发明构思的技术理念不限于此。例如，突起144P的外表面可具有圆形形状。
结果，各个电荷存储膜144和144U可比每个阻挡绝缘膜146在第三方向Z上延伸得更长。例如，第一电荷存储膜1441在第三方向Z上延伸的第一长度L11可比第一阻挡绝缘膜1461在第三方向Z上延伸的第二长度L12长。
另外，各个电荷存储膜144和144U彼此分隔开的距离可比各个阻挡绝缘膜146彼此分隔开的距离短。例如，第一电荷存储膜1441和第二电荷存储膜1442彼此间隔开的第一距离D11可比第一阻挡绝缘膜1461和第二阻挡绝缘膜1462彼此分隔开的第二距离D12短。
在一些实施例中，电荷存储膜144和144U的一部分被示出为与衬底100的上表面接触，但这仅是为了便于描述，本发明构思的技术理念不限于此。例如，可不存在电荷存储膜144和144U的与衬底100的上表面接触的部分。
在一些实施例中，电荷存储膜144和144U之中设置在最上部的上电荷存储膜144U可包括沿着最上栅电极SSL的上表面延伸的部分。例如，上电荷存储膜144U可沿着串选择线SSL的上表面和侧壁延伸。
沟道焊盘150可形成在沟道结构CS上。沟道焊盘150可连接到半导体图案130。在图3中，半导体图案130的上表面被示出为与沟道焊盘150的上表面设置在同一平面上，但本发明构思的技术理念不限于此。例如，与所示的情况不同，半导体图案130的上表面可与填充绝缘图案120的上表面设置在同一平面上。例如，在一些实施例中，沟道焊盘150可形成在填充绝缘图案120的上表面和半导体图案130的上表面上。
沟道焊盘150可包括导电材料。沟道焊盘150可包括例如掺杂杂质的多晶硅，但不限于此。
分离结构160穿透模制结构MS并且可连接到衬底100中的杂质区域105。例如，在相邻沟道结构CS之间在第二方向Y上延伸的分离孔HY可形成在模制结构MS中。分离结构160可形成为填充分离孔HY。杂质区域105可形成在衬底100的通过分离孔HY暴露的区域中。例如，杂质区域105可在第二方向Y上延伸。分离结构160和/或杂质区域105可被提供作为图1的公共源极线CSL。
在一些实施例中，分离结构160可包括公共源极插塞图案164和/或绝缘间隔件162。公共源极插塞图案164穿透模制结构MS并且可连接到衬底100中的杂质区域105。公共源极插塞图案164可包括例如导电材料，但不限于此。绝缘间隔件162可沿着公共源极插塞图案164的侧壁延伸。
在一些实施例中，分离结构160的与最上栅电极(SSL；例如，串选择线)相邻的侧壁可包括台阶。
层间绝缘膜210可形成在模制结构MS上。层间绝缘膜210可由(但不限于)例如BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)、BPSG(硼磷硅酸盐玻璃)、USG(未掺杂的硅酸盐玻璃)、TEOS(四乙基正硅酸盐玻璃)或HDP-CVD(高密度等离子体-CVD)形成。
位线BL可在层间绝缘膜210上在第一方向X上延伸。位线BL可连接到沟道焊盘150。例如，位线BL可连接到位线插塞220，其穿透层间绝缘膜210并连接到沟道焊盘150。
参照图5，在根据一些实施例的非易失性存储器装置中，电荷存储膜144和144U的突起144P可包括第一凹面144S1。第一凹面144S1可形成在电荷存储膜144和144U在第三方向Z上的远端。
在一些实施例中，第一凹面144S1的曲率中心可形成在隧道绝缘膜142与阻挡绝缘膜146之间。例如，第一电荷存储膜1441在第三方向Z上延伸的第一长度L11可随着其接近半导体图案130而减小然后增大。
在非易失性存储器装置的电荷存储膜在存储器单元晶体管之间连续地延伸的情况下，存在电荷在电荷存储膜延伸所沿方向(例如，第三方向Z)上损失的问题。这成为引起相邻存储器单元晶体管之间的耦合并降低非易失性存储器装置的可靠性的问题。
然而，根据一些实施例的非易失性存储器装置可包括彼此分隔开以与每个存储器单元晶体管MCT对应的电荷存储膜144和144U。结果，能够提供一种存储器装置，其中在电荷存储膜的延伸方向(例如，第三方向Z)上的电荷损失得到改善，相邻存储器单元晶体管之间的耦合得到改善，并且可靠性得到改善。
另外，根据一些实施例的非易失性存储器装置可包括从阻挡绝缘膜146突出的电荷存储膜144和144U。与从阻挡绝缘膜146凹陷的电荷存储膜相比，电荷存储膜144和144U能够存储大量的电荷，并且可具有改善的端子轮廓。因此，能够提供具有进一步改善的可靠性的非易失性存储器装置。
图6是示出根据本发明构思的技术理念的一些实施例的非易失性存储器装置的横截面图。图7至图10示出图6的区域R2的各种放大图。为了便于解释起见，将简要解释或省略使用图1至图5提供的描述的重复部分。
参照图6和图7，在根据一些实施例的非易失性存储器装置中，电荷存储膜144和144U在第三方向Z上延伸的长度可随着接近半导体图案130而增大。
例如，第一电荷存储膜1441在第三方向Z上延伸的第一长度L21可在与第一栅电极WL1相邻的位置与第一阻挡绝缘膜1461在第三方向Z上延伸的第二长度L22相等，然后随着接近半导体图案130而增大，但是本发明构思的技术理念不限于此。
另外，第一电荷存储膜1441和第二电荷存储膜1442彼此间隔开的第一距离D21可在与第二绝缘图案1102相邻的位置与第一阻挡绝缘膜1461和第二阻挡绝缘膜1462彼此分隔开的第二距离D22相等，然后随着接近半导体图案130而减小，但是本发明构思的技术理念不限于此。
在一些实施例中，电荷存储膜144和144U的突起144P可包括第一凹面144S 1。在这种情况下，第一凹面144S 1的曲率中心可形成在基于半导体图案130更远离电荷存储膜144和144U的位置处。
参照图8，在根据一些实施例的非易失性存储器装置中，电荷存储膜144和144U的突起144P的一部分可沿着阻挡绝缘膜146的底表面的一部分或阻挡绝缘膜146的上表面的一部分延伸。
例如，突起144P的一部分可在第一阻挡绝缘膜1461与第一绝缘图案1101之间以及第一阻挡绝缘膜1461与第二绝缘图案1102之间延伸。因此，第一电荷存储膜1441在第一阻挡绝缘膜1461与隧道绝缘膜142之间的第一厚度TH1可小于突起144P在第一方向X上的第二厚度TH2。这里，厚度意指在第一方向X上的厚度。
突起144P被示出为沿着阻挡绝缘膜146的底表面的一部分和阻挡绝缘膜146的上表面的一部分延伸，但本发明构思的技术理念不限于此。例如，突起144P仅沿着阻挡绝缘膜146的底表面的一部分延伸并且可不沿着阻挡绝缘膜146的上表面延伸。可替换地，例如，突起144P可仅沿着阻挡绝缘膜146的上表面的一部分延伸并且可不沿着阻挡绝缘膜146的底表面延伸。
参照图9，在根据一些实施例的非易失性存储器装置中，隧道绝缘膜142可包括第二凹面142S。
隧道绝缘膜142的第二凹面142S可形成在电荷存储膜144和144U之间。例如，第二凹面142S可形成在第一电荷存储膜1441与第二电荷存储膜1442之间的隧道绝缘膜142的外表面上。
在一些实施例中，隧道绝缘膜142在第一方向X上的厚度可随着其远离电荷存储膜144和144U而减小。
参照图10，在根据一些实施例的非易失性存储器装置中，电荷存储膜144和144U可包括第三凹面144S2。
电荷存储膜144和144U的第三凹面144S2可与阻挡绝缘膜146相邻。例如，第一电荷存储膜1441的第三凹面144S2可形成在第一电荷存储膜1441的与第一阻挡绝缘膜1461相邻的外表面上。
在一些实施例中，阻挡绝缘膜146和栅电极(GSL、WL0至WLn和SSL)可沿着第三凹面144S2的轮廓延伸。例如，第一阻挡绝缘膜1461和第一栅电极WL1可沿着第一电荷存储膜1441的第三凹面144S2的轮廓延伸。因此，在一些实施例中，第一栅电极WL1的与第一电荷存储膜1441相邻的侧壁可包括凸面WLS。
图11是示出根据本发明构思的技术理念的一些实施例的非易失性存储器装置的横截面图。为了便于解释，将简要描述或省略使用图1至图10提供的描述的重复部分。
参照图11，在根据一些实施例的非易失性存储器装置中，绝缘图案110可包括气隙AG。
气隙AG可形成在每个绝缘图案110中。因此，气隙AG可被插入在栅电极(GSL、WL0至WLn和SSL)之间。气隙AG可以是例如孔隙。
所有绝缘图案110被示出为包括气隙AG，但本发明构思的技术理念不限于此。例如，绝缘图案110的一些部分可包括气隙AG，绝缘图案110的其它部分可不包括气隙AG。
图12是示出根据本发明构思的技术理念的一些实施例的非易失性存储器装置的横截面图。为了便于解释起见，将简要描述或省略使用图1至图10提供的描述的重复部分。
参照图12，在根据一些实施例的非易失性存储器装置中，每个阻挡绝缘膜146可不沿着各个栅电极(GSL、WL0至WLn和SSL)的底表面和上表面延伸。
例如，每个阻挡绝缘膜146可仅沿着各个栅电极(GSL、WL0至WLn和SSL)的侧壁延伸。结果，每个阻挡绝缘膜146可形成在各个栅电极(GSL、WL0至WLn和SSL)与电荷存储膜144和144U之间。此外，阻挡绝缘膜146可不插入在各个栅电极(GSL、WL0至WLn和SSL)与绝缘图案110之间。
在一些实施例中，各个栅电极(GSL、WL0至WLn和SSL)和各个绝缘图案110可彼此直接接触。
每个阻挡绝缘膜146在第三方向Z上延伸的长度被示出为等于各个栅电极(GSL、WL0至WLn和SSL)在第三方向Z上延伸的长度。然而，这仅是为了便于解释，本发明构思的技术理念不限于此。例如，每个阻挡绝缘膜146在第三方向Z上延伸的长度可大于各个栅电极(GSL、WL0至WLn和SSL)在第三方向Z上延伸的长度。
图13是示出根据本发明构思的技术理念的一些实施例的非易失性存储器装置的横截面图。为了便于解释起见，将简要解释或省略使用图1至图12提供的描述的重复部分。
参照图13，在根据一些实施例的非易失性存储器装置中，上电荷存储膜144U可不沿着最上栅电极SSL的上表面延伸。
例如，上电荷存储膜144U可仅沿着串选择线SSL的侧壁延伸并且可不沿着串选择线SSL的上表面延伸。
图14是用于解释根据本发明构思的技术理念的一些实施例的非易失性存储器装置的示意性布局图。为了便于解释起见，将简要解释或省略使用图1至图13提供的描述的重复部分。
参照图14，在根据一些实施例的非易失性存储器装置中，多个沟道结构CS可以之字形形式布置。
例如，多个沟道结构CS的一部分可形成沿着第二方向Y布置成一条线的第一行。此外，与形成第一行的沟道结构CS相邻的其它沟道结构CS可形成在第一方向X上与第一行分隔开并沿着第二方向Y布置成一条线的第二行。即，在一些实施例中，多个沟道结构CS可形成为使得它们不与第二方向Y完全叠置。
在下文中，将参照图1至图43描述根据本发明构思的技术理念的一些实施例的用于制造非易失性存储器装置的方法。
图15A至图29是用于解释根据本发明构思的技术理念的一些实施例的用于制造非易失性存储器装置的方法的中间阶段图。为了便于解释起见，将简要解释或省略参照图1至图14提供的描述的重复部分。
参照15A至图15C，在衬底100上形成包括第一牺牲膜310、第二牺牲膜320和第三牺牲膜330的预备模制结构MSp。
在一些实施例中，可交替地堆叠第二牺牲膜320和第三牺牲膜330，并且第一牺牲膜310可形成为插入在第二牺牲膜320与第三牺牲膜330之间。例如，如图15A中所示，可按照第三牺牲膜330、第一牺牲膜310、第二牺牲膜320和第一牺牲膜310的次序在衬底100上顺序地堆叠第一牺牲膜310、第二牺牲膜320和第三牺牲膜330以形成预备模制结构MSp。
在一些实施例中，如图15B中所示，可按照第一牺牲膜310、第三牺牲膜330、第一牺牲膜310和第二牺牲膜320的次序在衬底100上重复地堆叠第一牺牲膜310和第二牺牲膜320和第三牺牲膜330以形成预备模制结构MSp。
在一些实施例中，如图15C中所示，可按照第一牺牲膜310、第二牺牲膜320、第一牺牲膜310和第三牺牲膜330的次序在衬底100上重复地堆叠第一牺牲膜310和第二牺牲膜320和第三牺牲膜330以形成预备模制结构MSp。
尽管各个第一牺牲膜310被示出为具有相同的厚度，但是这仅是为了便于解释，本发明构思的技术理念不限于此。例如，最下第一牺牲膜310可具有不同于其它第一牺牲膜310的厚度的厚度。类似地，每个第二牺牲膜320和每个第三牺牲膜330可具有彼此不同的厚度。第一牺牲膜310可包括例如氮化硅、氮氧化硅、富Si氮化物和纳米晶(Si)中的至少一种。为了便于解释，第一牺牲膜310在下面将被描述为包含氮化硅。
第二牺牲膜320可限定形成上述栅电极(GSL、WL0至WLn和SSL)的区域。第二牺牲膜320可包括例如多晶硅，但不限于此。
第三牺牲膜330和第一牺牲膜310可限定形成上述绝缘图案110的区域。第三牺牲膜330可包括例如氧化硅，但不限于此。
参照图16，在预备模制结构MSp中形成第一孔H1。
例如，可蚀刻预备模制结构MSp的一部分以形成穿透通过第一牺牲膜310和第二牺牲膜320和第三牺牲膜330的第一孔H1。第一孔H1可形成为穿透预备模制结构MSp并使衬底100的一部分暴露。在一些实施例中，第一孔H1的形成可包括蚀刻衬底100的上部的一部分。
在一些实施例中，第一孔H1可具有锥形形状。例如，第一孔H1的宽度可随着接近衬底100而变窄。第一孔H1的形状可由用于形成第一孔H1的蚀刻工艺的特性导致，但不限于此。
参照图17，在第一孔H1中顺序地形成预备电荷存储膜144x、隧道绝缘膜142和半导体图案130。
半导体图案130可形成为连接到衬底100。例如，半导体图案130可形成为穿透预备电荷存储膜144x的底表面和隧道绝缘膜142的底表面以连接到衬底100。
预备电荷存储膜144x、隧道绝缘膜142和半导体图案130可沿着第一孔H1的轮廓延伸。预备电荷存储膜144x、隧道绝缘膜142和半导体图案130被示出为仅填充第一孔H1的一部分，但本发明构思的技术理念不限于此。例如，在一些实施例中，半导体图案130可形成为填充第一孔H1的所有剩余区域。
预备电荷存储膜144x可包括例如氮化硅、氮氧化硅、富Si氮化物和纳米晶(Si)中的至少一种。在一些实施例中，预备电荷存储膜144x可具有与第一牺牲膜310的材料组成基本上相同的材料组成。例如，预备电荷存储膜144x可包括氮化硅。
参照图18，在半导体图案130上形成填充绝缘图案120。
填充绝缘图案120可形成为填充第一孔H1的所有剩余区域。填充绝缘图案120可包括例如氧化硅，但不限于此。
参照图19，形成连接到半导体图案130的沟道焊盘150。
例如，可去除填充绝缘图案120的上部，并且可在剩余的填充绝缘图案120上形成沟道焊盘150。尽管沟道焊盘150的宽度被示出为与填充绝缘图案120的宽度相同，但是本发明构思的技术理念不限于此。例如，可在去除半导体图案130、隧道绝缘膜142和/或预备电荷存储膜144x的上部之后形成沟道焊盘150。
沟道焊盘150可包括例如掺杂杂质的多晶硅，但不限于此。
参照图20，在最上第三牺牲膜330中形成第二孔H2。
第二孔H2可形成为在彼此相邻的半导体图案130之间在第二方向(图3的Y)上延伸。在一些实施例中，第二孔H2可形成为使最上第二牺牲膜320暴露。
随后，形成覆盖预备模制结构MSp的保护膜340。保护膜340可沿着第二孔H2的轮廓延伸。结果，保护膜340可覆盖最上第一牺牲膜310、最上第二牺牲膜320和最上第三牺牲膜330。
保护膜340可包括例如多晶硅，但不限于此。在一些实施例中，保护膜340可具有与第二牺牲膜320的材料组成基本上相同的材料组成。
参照图21，在预备模制结构MSp中形成第三孔H3。
第三孔H3可形成为在彼此相邻的半导体图案130之间在第二方向(图3的Y)上延伸。另外，第三孔H3可形成为与第二孔H2叠置。可通过第三孔H3去除第二孔H2中的保护膜340的一部分。第二孔H2和第三孔H3可形成分离孔HY。
可通过分离孔HY使第一牺牲膜310、第二牺牲膜320和第三牺牲膜330暴露。然而，在一些实施例中，可不去除第二孔H2的侧壁上的保护膜340。例如，第三孔H3的宽度可形成为小于第二孔H2的宽度。结果，保护膜340可仍覆盖最上第一牺牲膜310和最上第三牺牲膜330。此外，可在与最上第二牺牲膜320相邻的侧壁上形成包括台阶的分离孔HY。
参照图22，去除通过分离孔HY而暴露的第三牺牲膜330。
例如，可对第三牺牲膜330执行第一回蚀工艺以在第三牺牲膜330的通过分离孔HY暴露的区域中形成第一凹陷RC1。第一凹陷RC1可使预备电荷存储膜144x的一部分暴露。在一些实施例中，最上第三牺牲膜330由保护膜340保护并且可不被第一回蚀工艺去除。
参照图23至图25，对通过第一凹陷RC1暴露的预备电荷存储膜144x执行第二回蚀工艺。为了参考，图24和图25是图23的区域R3的各种放大图。
结果，可形成在第三方向Z上彼此分隔开的电荷存储膜144。在执行第二回蚀工艺的过程中，可保护与第一牺牲膜310叠置的预备电荷存储膜144x的至少一部分。结果，每个电荷存储膜144可包括从第二牺牲膜320突出的突起144P。
图23和图24示出预备电荷存储膜144x的与第一牺牲膜310叠置的所有部分不被去除，但这是为了便于解释，本发明构思的技术理念不限于此。
第一牺牲膜310可在第二回蚀工艺中或在后续工艺中被去除。在一些实施例中，最上第一牺牲膜310由保护膜340保护并且可不被第二回蚀工艺去除。最下第一牺牲膜310被示出为不被去除，但这仅是为了便于解释，最下第一牺牲膜310的至少一部分可在第二回蚀工艺中或在后续工艺中被去除。
在一些实施例中，预备电荷存储膜144x的与衬底100相邻的一部分可不被去除。结果，电荷存储膜144的一部分可保留在衬底100的上表面上。然而，这仅是为了便于解释，本发明构思的技术理念不限于此。例如，根据形成电荷存储膜144的工艺的特性，电荷存储膜144的一部分可不保留在衬底100的上表面上。
参照图25，在根据一些实施例的非易失性存储器装置中，电荷存储膜144的突起144P可包括第一凹面144S1。第一凹面144S1可归因于例如第二回蚀工艺的特性。
参照图26，在第一凹陷RC1中形成多个绝缘图案110。
结果，可形成与第二牺牲膜320交替地堆叠的绝缘图案110。多个绝缘图案110可包括例如氧化硅，但不限于此。
参照图27，去除通过分离孔HY暴露的第二牺牲膜320。
例如，可对第二牺牲膜320执行第三回蚀工艺以在第二牺牲膜320的通过分离孔HY暴露的区域中形成第二凹陷RC2。
参照图28，在第二凹陷RC2中顺序地形成阻挡绝缘膜146和栅电极(GSL、WL0至WLn和SSL)。
例如，可沿着第二凹陷RC2的轮廓形成阻挡绝缘膜146。随后，可在阻挡绝缘膜146上形成用于填充第二凹陷RC2的栅电极(GSL、WL0至WLn和SSL)。
结果每个阻挡绝缘膜146可形成为围绕各个栅电极(GSL、WL0至WLn和SSL)。另外，可形成与多个绝缘图案110交替地堆叠的多个栅电极(GSL、WL0至WLn和SSL)。
参照图29，在衬底100的通过分离孔HY暴露的区域中形成杂质区域105。
杂质区域105的形成可通过例如离子注入工艺来执行，但不限于此。
接下来，在分离孔HY中形成绝缘间隔件162和公共源极插塞图案164。例如，可沿着分离孔HY的轮廓形成绝缘间隔件162。随后，可形成穿透绝缘间隔件162的底表面并连接到杂质区域105的公共源极插塞图案164。
随后，可形成连接到沟道焊盘150的位线BL。因此，可制造图3的非易失性存储器装置。
图30至图36是用于解释根据本发明构思的技术理念的一些实施例的用于制造非易失性存储器装置的方法的中间步骤图。为了便于解释起见，将简要描述或省略使用图1至图29提供的描述的重复部分。为了参考，图30是用于解释图22之后的步骤的图。
参照图30至图32，对通过第一凹陷RC1暴露的预备电荷存储膜144x执行第二回蚀工艺。用于参考，图31和图32示出图30的区域R4的各种放大图。
参照图31，在根据一些实施例的非易失性存储器装置中，电荷存储膜144在第三方向Z上延伸的长度可随着其接近半导体图案130而增大。
例如，电荷存储膜144的突起144P可包括第一凹面144S1。第一凹面144S1可归因于例如第二回蚀工艺的特性。
参照图32，在根据一些实施例的非易失性存储器装置中，隧道绝缘膜142可包括第二凹面142S。第二凹面142S可归因于例如第二回蚀工艺的特性。
参照图33，在第一凹陷RC1中形成多个绝缘图案110。由于多个绝缘图案110的形成与使用图26描述的基本上相同，所以下面将不提供其详细描述。
参照图34至图36，去除通过分离孔HY暴露的第二牺牲膜320。用于参考，图35和图36示出图34的区域R5的各种放大图。
参照图34和图35，对第二牺牲膜320执行第三回蚀工艺，并且可在第二牺牲膜320的通过分离孔HY暴露的区域中形成第二凹陷RC2。
参照图36，在根据一些实施例的非易失性存储器装置中，电荷存储膜144可包括第三凹面144S2。第三凹面144S2可归因于例如第三回蚀工艺的特性。
图37是用于解释根据本发明构思的技术理念的一些实施例的用于制造非易失性存储器装置的方法的中间步骤图。用于参考，图37是用于解释图30之后的步骤的图。
参照图37，在第一凹陷RC1中形成包括气隙AG的多个绝缘图案110。
例如，第一凹陷RC1中的包括气隙AG的多个绝缘图案110可使用具有差的台阶覆盖特性的材料来形成。
图38至图43是用于解释根据本发明构思的技术理念的一些实施例的用于制造非易失性存储器装置的方法的中间阶段图。为了便于解释起见，将简要描述或省略使用图1至图29提供的描述的重复部分。用于参考，图38是用于解释图15A之后的步骤的图。
参照图38，在预备模制结构MSp中形成第一孔H1。
例如，可蚀刻预备模制结构MSp的一部分以形成穿透第一牺牲膜310、第二牺牲膜320和第三牺牲膜330的第一孔H1。第一孔H1可形成为穿透预备模制结构MSp并使衬底100的一部分暴露。在一些实施例中，第一孔H1的形成可包括蚀刻衬底100的上部的一部分。
参照图39，在第一孔H1中顺序地形成预备阻挡绝缘膜146x、预备电荷存储膜144x、隧道绝缘膜142和半导体图案130。
预备阻挡绝缘膜146x、预备电荷存储膜144x、隧道绝缘膜142和半导体图案130可沿着第一孔H1的轮廓延伸。
预备阻挡绝缘膜146x可包括介电常数高于例如氧化硅或氧化硅的高k材料。高k材料可包括例如氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪及其组合中的至少一种。为了便于解释，阻挡绝缘膜146在下面将被描述为包括氧化硅。
参照图40，去除通过分离孔HY暴露的第三牺牲膜330。
例如，上述步骤可使用图18至图21来执行。结果，可在预备模制结构MSp中形成包括第二孔H2和第三孔H3的分离孔HY。
接下来，对第一牺牲膜330执行第一回蚀工艺，并且可在第三牺牲膜330的通过分离孔HY暴露的区域中形成第一凹陷RC1。
在一些实施例中，第一凹陷RC1可使预备电荷存储膜144x的一部分暴露。例如，可通过第一回蚀工艺一起去除预备阻挡绝缘膜146x的一部分。结果，可形成沿着各个栅电极(GSL、WL0至WLn和SSL)的侧壁延伸的阻挡绝缘膜146。然而，本发明构思的技术理念不限于此，根据第一回蚀工艺的特性，预备阻挡绝缘膜146x可不被第一回蚀工艺去除。
参照图41，对通过第一凹陷RC1暴露的预备电荷存储膜144x执行第二回蚀工艺。
结果，可形成在第三方向Z上彼此分隔开的电荷存储膜144。在执行第二回蚀工艺的工艺中，可保护预备电荷存储膜144x的与第一牺牲膜310叠置的至少一部分。
阻挡绝缘膜146的与第一牺牲膜310叠置的一部分被示出为被去除，但这仅是为了便于解释，本发明构思的技术理念不限于此。例如，阻挡绝缘膜146的与第一牺牲膜310叠置的一部分可保留而不被去除。参照图42，去除通过分离孔HY暴露的第二牺牲膜320。
例如，上述步骤可使用图26来执行。结果，可在第一凹陷RC1中形成多个绝缘图案110。
接下来，对第二牺牲膜320执行第三回蚀工艺，并且可在第二牺牲膜320的通过分离孔HY暴露的区域中形成第二凹陷RC2。
参照图43，在第二凹陷RC2中形成栅电极(GSL、WL0至WLn和SSL)。
例如，可在阻挡绝缘膜146上形成用于填充第二凹陷RC2的栅电极(GSL、WL0至WLn和SSL)。
结果，可在各个栅电极(GSL、WL0至WLn和SSL)与电荷存储膜144和144U之间形成每个阻挡绝缘膜146。另外，阻挡绝缘膜146可不插入在各个栅电极(GSL、WL0至WLn和SSL)与绝缘图案110之间。
在结束详细描述时，本领域技术人员将理解，在基本不脱离本发明构思的原理的情况下，可对示例实施例进行许多变化和修改。因此，所公开的本发明构思的示例实施例仅在一般性和描述性意义上使用，而非为了限制的目的。

Claims (20)

1.一种非易失性存储器装置，包括：
模制结构，其包括顺序地堆叠在衬底上的第一绝缘图案、第一栅电极和第二绝缘图案；
半导体图案，其穿透所述模制结构，连接到所述衬底，并在第一方向上延伸；
第一电荷存储膜，其在所述第一方向上延伸，并位于所述第一绝缘图案与所述第二绝缘图案之间以及所述第一栅电极与所述半导体图案之间；以及
阻挡绝缘膜，其位于所述第一栅电极与所述第一电荷存储膜之间，
其中，所述第一电荷存储膜在所述第一方向上延伸的第一长度比所述阻挡绝缘膜在所述第一方向上延伸的第二长度长。
2.根据权利要求1所述的非易失性存储器装置，其中，所述阻挡绝缘膜沿着所述第一栅电极的底表面、侧壁和上表面延伸。
3.根据权利要求1所述的非易失性存储器装置，其中，所述模制结构还包括位于所述第二绝缘图案上的第二栅电极，并且
所述非易失性存储器装置还包括与所述第一电荷存储膜分隔开并位于所述第二栅电极与所述半导体图案之间的第二电荷存储膜。
4.根据权利要求1所述的非易失性存储器装置，其中，所述第一绝缘图案和所述第二绝缘图案内部包括气隙。
5.根据权利要求1所述的非易失性存储器装置，其中，所述第一长度随着接近所述半导体图案而增大。
6.根据权利要求1所述的非易失性存储器装置，其中，所述第一电荷存储膜的与所述阻挡绝缘膜相邻的侧壁包括凹面。
7.根据权利要求1所述的非易失性存储器装置，其中，所述模制结构还包括位于所述衬底与所述第一绝缘图案之间的接地选择线。
8.根据权利要求1所述的非易失性存储器装置，其中，所述模制结构还包括位于所述第二绝缘图案上的串选择线，并且
所述非易失性存储器装置串还包括沿着所述串选择线的上表面和侧壁延伸的上电荷存储膜。
9.根据权利要求1所述的非易失性存储器装置，还包括：
杂质区域，其位于所述衬底中；以及
分离结构，其穿透所述模制结构并连接到所述杂质区域，
其中，所述模制结构还包括位于所述第二绝缘图案上的串选择线，并且
所述分离结构的与所述串选择线相邻的侧壁包括台阶。
10.一种非易失性存储器装置，包括：
模制结构，其包括顺序地堆叠在衬底上的第一栅电极、绝缘图案和第二栅电极；
半导体图案，其穿透所述模制结构并连接到所述衬底；
第一电荷存储膜，其位于所述第一栅电极与所述半导体图案之间；
第二电荷存储膜，其与所述第一电荷存储膜分隔开，并位于所述第二栅电极与所述半导体图案之间；
第一阻挡绝缘膜，其位于所述第一栅电极与所述绝缘图案之间；以及
第二阻挡绝缘膜，其位于所述第二栅电极与所述绝缘图案之间，
其中，所述第一电荷存储膜和所述第二电荷存储膜彼此分隔开的第一距离比所述第一阻挡绝缘膜和所述第二阻挡绝缘膜彼此分隔开的第二距离短。
11.根据权利要求10所述的非易失性存储器装置，其中，所述第一阻挡绝缘膜沿着所述第一栅电极的底表面、侧壁和上表面延伸，并且
所述第二阻挡绝缘膜沿着所述第二栅电极的底表面、侧壁和上表面延伸。
12.根据权利要求10所述的非易失性存储器装置，其中，所述半导体图案在第一方向上延伸并穿透所述模制结构，并且
所述第一电荷存储膜在所述第一方向上延伸的第一长度比所述第一阻挡绝缘膜在所述第一方向上延伸的第二长度长。
13.根据权利要求12所述的非易失性存储器装置，还包括：
隧道绝缘膜，其穿透所述模制结构，并位于所述半导体图案与所述绝缘图案之间，
其中，所述第一电荷存储膜与所述第二电荷存储膜之间的所述隧道绝缘膜的侧壁包括凹面。
14.根据权利要求10所述的非易失性存储器装置，其中，所述绝缘图案内部包括气隙。
15.根据权利要求10所述的非易失性存储器装置，其中，所述第一距离随着接近所述半导体图案而减小。
16.一种非易失性存储器装置，包括：
模制结构，其包括顺序地堆叠在衬底上的第一绝缘图案、第一栅电极和第二绝缘图案；
半导体图案，其穿透所述模制结构，连接到所述衬底，并在第一方向上延伸；以及
第一电荷存储膜，其在所述第一方向上延伸，并位于所述第一绝缘图案与所述第二绝缘图案之间以及所述第一栅电极与所述半导体图案之间，
其中，所述第一电荷存储膜在所述第一方向上延伸的第一长度随着接近所述半导体图案而增大。
17.根据权利要求16所述的非易失性存储器装置，其中，所述模制结构还包括位于所述第二绝缘图案上的第二栅电极，并且
所述非易失性存储器装置还包括与所述第一电荷存储膜分隔开并位于所述第二栅电极与所述半导体图案之间的第二电荷存储膜。
18.根据权利要求16所述的非易失性存储器装置，其中，与所述第一绝缘图案相邻的所述第一电荷存储膜的远端包括凹面。
19.根据权利要求16所述的非易失性存储器装置，还包括：
阻挡绝缘膜，其位于所述第一栅电极与所述第一电荷存储膜之间，
其中，所述阻挡绝缘膜沿着所述第一栅电极的底表面、侧壁和上表面延伸。
20.根据权利要求16所述的非易失性存储器装置，还包括：
阻挡绝缘膜，其位于所述第一栅电极与所述第一电荷存储膜之间，
其中，所述阻挡绝缘膜在所述第一方向上延伸的第二长度比所述第一长度短。
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