JP7300258B2 - 3次元半導体メモリ装置 - Google Patents
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Description
11 素子分離膜
21 ゲート絶縁膜
23 周辺ゲート電極
25 ソース/ドレイン領域
31 周辺回路コンタクトプラグ
33 周辺回路配線
50 下部埋め込み絶縁膜
100 水平半導体層
110 モールド構造体
150 上部埋め込み絶縁膜
151 第1層間絶縁膜
153 第2層間絶縁膜
200 貫通絶縁パターン
BL ビットライン
BLK1~BLKn メモリブロック
BLK ブロッキング絶縁膜
CAR セルアレイ領域
CGE セルゲート電極
CIL 電荷格納膜
CNR 連結領域
CS セルアレイ構造体
CSL 共通ソースライン
CSR 共通ソース領域
CSTR セルストリング
DIR ダミーゲート絶縁領域
DMC ダミーセル
ESR 電極分離領域
GGE 接地選択ゲート電極
GST 接地選択トランジスタ
ILD1、ILD2 絶縁膜
MCT メモリセル
OP ゲートオープニング
PPLG 連結コンタクトプラグ
PS 周辺ロジック構造体
PTR 周辺ロジック回路
SGE ストリング選択ゲート電極
SST1、SST2 ストリング選択トランジスタ
ST 電極構造体
TIL トンネル絶縁膜
TPLG 貫通プラグ
TVS 貫通配線構造体
VS 垂直構造体
Claims (22)
- 半導体基板の上の周辺ロジック構造体と、
前記周辺ロジック構造体上に提供され、セルアレイ領域及び連結領域を含む水平半導体層と、
前記水平半導体層上で第1方向に延長され、前記第1方向と直交する第2方向に離隔される電極構造体であって、複数のゲート電極を含む電極構造体の各々が前記水平半導体層上に垂直方向に積層され、互いに隣接する一対が対称的に配置されて前記水平半導体層の一部を露出させるコンタクト領域を定義する電極構造体と、
前記コンタクト領域に提供され、前記電極構造体と前記周辺ロジック構造体とを連結する貫通配線構造体と、を含み、
前記電極構造体の各々は、前記連結領域で前記第1方向に沿って延長され且つ前記電極構造体の各々を垂直方向に貫通する複数のゲート絶縁領域を有し、前記ゲート絶縁領域は、互いに前記第2方向に離隔され且つ前記第1方向に長さが互いに異なり、
前記第1方向及び前記第2方向は、前記半導体基板の上面に対して平行である、3次元半導体メモリ装置。 - 前記ゲート絶縁領域の一部は、前記第2方向に曲がって前記貫通配線構造体を囲む請求項1に記載の3次元半導体メモリ装置。
- 前記ゲート絶縁領域は、互いに並行に直線に延長される、請求項1に記載の3次元半導体メモリ装置。
- 前記電極構造体の各々は、第1幅を有する第1部分及び前記第1幅より小さい第2幅を有する第2部分を含み、
前記電極構造体の前記第1部分は、前記第1方向に前記貫通配線構造体と隣接し、前記電極構造体の前記第2部分は、前記第2方向に前記貫通配線構造体と隣接する、請求項1に記載の3次元半導体メモリ装置。 - 前記貫通配線構造体は、
前記水平半導体層の上面と垂直である第3方向に延長されて前記水平半導体層の一部分を貫通する貫通絶縁パターンと、
前記貫通絶縁パターンを貫通して前記周辺ロジック構造体に連結される貫通プラグと、
前記電極構造体に連結されるコンタクトプラグと、
前記貫通プラグと前記コンタクトプラグとを連結する導電ラインと、を含む請求項1に記載の3次元半導体メモリ装置。 - 半導体基板の上の周辺ロジック構造体と、
前記周辺ロジック構造体上に提供され、セルアレイ領域及び連結領域を含む水平半導体層と、
前記水平半導体層上で第1方向に延長され、前記第1方向と直交する第2方向に離隔されて配置された電極構造体と、
前記電極構造体の一部分の間で前記水平半導体層を貫通し、前記電極構造体と前記周辺ロジック構造体とを連結する貫通配線構造体と、を含み、
前記電極構造体の各々は、前記セルアレイ領域で前記第1方向に延長され、第1間隔に互いに離隔される第1ゲート絶縁領域及び前記連結領域で前記第1方向に延長され、前記第1間隔より小さい第2間隔に離隔される第2ゲート絶縁領域を含む、3次元半導体メモリ装置。 - 前記第2ゲート絶縁領域の一部は、前記第2方向に曲がって前記貫通配線構造体を囲む、請求項6に記載の3次元半導体メモリ装置。
- 前記電極構造体の各々は、第1幅を有する第1部分及び前記第1幅より小さい第2幅を有する第2部分を含み、
前記貫通配線構造体は、平面視で、前記電極構造体の前記第2部分の間に配置される、請求項6に記載の3次元半導体メモリ装置。 - 前記第2ゲート絶縁領域は、前記第1ゲート絶縁領域と前記第1方向に離隔されて提供され、
前記電極構造体の各々は、前記第2方向に前記各電極構造体の最下層に提供された接地選択ゲート電極の間と、前記第1方向に前記第1及び第2ゲート絶縁領域の間とに提供されたゲートオープニングをさらに含む、請求項6に記載の3次元半導体メモリ装置。 - 前記電極構造体の各々の前記第2ゲート絶縁領域は、前記第1方向に長さが互いに異なる、請求項6に記載の3次元半導体メモリ装置。
- 前記電極構造体の各々は、
前記水平半導体層から同一なレベルで前記第2方向に互いに分離された複数の接地選択ラインと、
前記複数の接地選択ライン上に垂直に積層された複数のワードラインと、を含み、
前記ワードラインの各々は、平面視で、前記複数の接地選択ラインとオーバーラップされる、請求項1又は6に記載の3次元半導体メモリ装置。 - 半導体基板の上の周辺ロジック構造体と、
前記周辺ロジック構造体上に提供され、セルアレイ領域及び連結領域を含む水平半導体層と、
前記水平半導体層上で第1方向に延長され、前記第1方向と直交する第2方向に離隔されて配置された電極構造体と、を含み、前記電極構造体の各々は、
前記セルアレイ領域で前記第1方向に延長され、第1間隔に互いに離隔される第1ゲート絶縁領域と、
前記第1ゲート絶縁領域と離隔されて前記連結領域で前記第1方向に延長され、前記第1間隔より小さい第2間隔に離隔される第2ゲート絶縁領域と、
前記第2方向に前記各電極構造体で最下層に提供された電極の間と、前記第1方向に前記第1及び第2ゲート絶縁領域の間とに提供されたゲートオープニングと、を含む、3次元半導体メモリ装置。 - 前記第2ゲート絶縁領域の前記第1方向に長さが互いに異なる、請求項12に記載の3次元半導体メモリ装置。
- 前記電極構造体の各々は、第1幅を有する第1部分及び前記第1幅より小さい第2幅を有する第2部分を含み、
互いに隣接する一対の前記電極構造体は、対称的に配置されて、前記電極構造体の第2部分の間に前記水平半導体層の一部を露出させるコンタクト領域を定義する、請求項12に記載の3次元半導体メモリ装置。 - 前記連結領域で互いに隣接する一対の電極構造体の一部分の間に提供されて、前記電極構造体と前記周辺ロジック構造体とを連結する貫通配線構造体をさらに含み、
前記第2ゲート絶縁領域の一部は、前記第2方向に曲がって前記貫通配線構造体を囲む、請求項12に記載の3次元半導体メモリ装置。 - 前記貫通配線構造体は、
前記水平半導体層の上面と垂直である第3方向に延長されて前記水平半導体層を貫通する貫通絶縁パターンと、
前記貫通絶縁パターンを貫通して前記周辺ロジック構造体に連結される貫通プラグと、
前記電極構造体に連結されるコンタクトプラグと、
前記貫通プラグと前記コンタクトプラグとを連結する導電ラインと、を含む、請求項6又は15に記載の3次元半導体メモリ装置。 - 前記電極構造体は、前記連結領域で前記第1方向に沿って順に下部階段構造、中間階段構造、及び上部階段構造を含み、
前記貫通配線構造体は、前記第1方向に前記下部及び上部階段構造と隣接し、前記第2方向に前記中間階段構造と隣接する、請求項15に記載の3次元半導体メモリ装置。 - 前記電極構造体の各々は、
前記水平半導体層から同一なレベルで前記第2方向に互いに分離された複数の接地選択ラインと、
前記複数の接地選択ライン上に垂直に積層された複数のワードラインと、を含む、請求項12に記載の3次元半導体メモリ装置。 - 前記ワードラインの各々は、平面視で、前記複数の接地選択ライン及び前記ゲートオープニングとオーバーラップされる、請求項18に記載の3次元半導体メモリ装置。
- 前記ワードラインの各々は、
前記セルアレイ領域上で第1幅を有し、第1方向に延長される複数の電極部分と、
前記連結領域上で前記第1幅より小さい第2幅を有し、前記第1方向に延長される第1パッド部分と、
前記第2方向に延長されて前記電極部分と前記第1パッド部分を各々連結する第2パッド部分と、を含む、請求項11又は18に記載の3次元半導体メモリ装置。 - 前記各電極構造体で、前記接地選択ラインの各々は、
前記セルアレイ領域上で第1幅を有し、第1方向に延長される電極部分と、
前記連結領域で前記第1幅より小さい第2幅を有し、前記第1方向に延長されるパッド部分と、
前記第2方向に曲がって前記電極部分と前記パッド部分とを連結する連結部分と、を含む、請求項18に記載の3次元半導体メモリ装置。 - 半導体基板上に配置された周辺ロジック構造体と、
前記周辺ロジック構造体上に配置され、セルアレイ領域及び連結領域を含む水平半導体層と、
前記連結領域で前記水平半導体層の一部を貫通する貫通配線構造体と、
前記水平半導体層上に垂直に積層された電極と、を含み、前記電極は、前記連結領域で前記貫通配線構造体の一部を囲み、第1方向に延長される電極構造体を含み、
前記電極構造体は、前記水平半導体層から同一なレベルで第2方向に互いに分離された複数の接地選択ゲート電極を含み、
前記接地選択ゲート電極の各々は、前記セルアレイ領域で第1幅を有し、前記貫通配線構造体と隣接する領域で前記第1幅より小さい第2幅を有する、3次元半導体メモリ装置。
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