KR20180068653A - 반도체 장치 - Google Patents

반도체 장치

Info

Publication number
KR20180068653A
KR20180068653A KR1020160170556A KR20160170556A KR20180068653A KR 20180068653 A KR20180068653 A KR 20180068653A KR 1020160170556 A KR1020160170556 A KR 1020160170556A KR 20160170556 A KR20160170556 A KR 20160170556A KR 20180068653 A KR20180068653 A KR 20180068653A
Authority
KR
South Korea
Prior art keywords
vertical columns
auxiliary
auxiliary wirings
insulating film
lines
Prior art date
Application number
KR1020160170556A
Other languages
English (en)
Inventor
신왕호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160170556A priority Critical patent/KR20180068653A/ko
Priority to US15/665,562 priority patent/US10319741B2/en
Publication of KR20180068653A publication Critical patent/KR20180068653A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H01L21/28273—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67173—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers in-line arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/673—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders
    • H01L21/67346—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere using specially adapted carriers or holders; Fixing the workpieces on such carriers or holders characterized by being specially adapted for supporting a single substrate or by comprising a stack of such individual supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H01L27/11568—
    • H01L27/1157—
    • H01L27/11575—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K19/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic element specially adapted for rectifying, amplifying, oscillating or switching, covered by group H10K10/00
    • H10K19/201—Integrated devices having a three-dimensional layout, e.g. 3D ICs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 반도체 장치에 관한 것으로, 기판 상에서 제1 방향으로 연장하고, 제1 분리 절연막을 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 및 제2 선택 라인들, 상기 제1 및 제2 선택 라인들의 각각에 결합되는 복수의 제1 및 제2 수직 기둥들, 상기 제2 방향으로 서로 인접한 상기 제1 수직 기둥들의 쌍들을 각각 전기적으로 연결하는 제1 보조 배선들 및 상기 제2 방향으로 서로 인접한 상기 제2 수직 기둥들의 쌍들을 각각 전기적으로 연결하는 제2 보조 배선들을 포함하고, 상기 제1 및 제2 보조 배선들은 상기 제1 방향을 따라 교번적으로 배치되되, 상기 제1 및 제2 보조 배선들의 일단들 및 타단들은 각각 상기 제1 방향을 따라 정렬되는 반도체 장치가 제공된다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 3차원적으로 배열된 메모리 셀들을 구비하는 반도체 장치들(이하, 3차원 메모리 소자)이 제안되어 왔다. 3차원 메모리 소자의 경우, 메모리 셀들뿐만이 아니라 이들에 접근하기 위한 배선들(예를 들면, 워드라인들 또는 비트라인들) 역시 3차원적으로 배열된다.
본원 발명이 해결하고자 하는 과제는 수율을 증대시킬 수 있는 고집적화된 반도체 장치의 제조 방법 및 이를 이용하여 제조된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장하고, 제1 분리 절연막을 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 및 제2 선택 라인들; 상기 제1 및 제2 선택 라인들의 각각에 결합되는 복수의 제1 및 제2 수직 기둥들, 상기 제1 수직 기둥들은 상기 제1 분리 절연막에 가장 인접하고, 상기 제2 수직 기둥들은 상기 제1 수직 기둥들로부터 사선 방향에 배치되고; 상기 제2 방향으로 서로 인접한 상기 제1 수직 기둥들의 쌍들을 각각 전기적으로 연결하는 제1 보조 배선들; 및 상기 제2 방향으로 서로 인접한 상기 제2 수직 기둥들의 쌍들을 각각 전기적으로 연결하는 제2 보조 배선들을 포함하고, 상기 제1 및 제2 보조 배선들은 상기 제1 방향을 따라 교번적으로 배치되되, 상기 제1 및 제2 보조 배선들의 일단들 및 타단들은 각각 상기 제1 방향을 따라 정렬된다.
해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는, 기판 상에서, 제1 방향으로 연장하고 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 선택 라인들; 상기 선택 라인들 각각에 결합되는 복수의 수직 기둥들, 상기 복수의 수직 기둥들은 상기 제1 방향 및 상기 제2 방향을 따라 지그재그 형태로 배치되고; 및 서로 다른 선택 라인들에 각각 결합되고, 상기 제2 방향으로 서로 인접한 수직 기둥들의 쌍들을 각각 연결하는 보조 배선들을 포함하고, 상기 보조 배선들은: 실질적으로 서로 동일한 제1 길이를 갖고, 제1 피치로 상기 제1 방향을 따라 배치되는 제1 보조 배선들; 및 상기 제1 보조 배선들로부터 제1 거리만큼 상기 제2 방향으로 각각 이격되고, 실질적으로 서로 동일한 제2 길이를 갖는 제2 보조 배선들을 포함하되, 상기 제1 거리는 상기 제1 피치보다 작다.
본 발명의 실시예들에 따르면, 상대적으로 가까운 수직 기둥들(또는 하부 콘택들)을 연결하는 보조 배선들과, 상대적으로 먼 수직 기둥들(또는 하부 콘택들)을 연결하는 보조 배선들이 실질적으로 동일한 길이를 가지며 일정한 피치로 교번적으로 배치되도록 형성될 수 있다. 이에 따라, 후속 공정의 공정 마진이 향상되어 반도체 장치의 제조 공정의 수율이 증대될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 4는 도 3의 I-I'선에 따른 단면도이다.
도 5a 내지 도 5c는 도 4의 A 부분에 대응하는 확대도들이다.
도 6은 도 3의 일부를 도시하는 평면도이다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 8은 도 7의 II-II' 선에 따른 단면도이다.
도 9는 도 7의 일부를 도시하는 평면도이다.
도 10a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 10b 내지 도 15b는 각각 도 10a 내지 도 15a의 I-I' 선에 따른 단면도들이다.
도 16a 내지 도 20a는 본 발명의 실시예들에 따른 보조 배선들의 제조 방법을 설명하기 위한 평면도들이다.
도 16b 내지 도 20b는 각각 도 16a 내지 도 20a의 I-I' 선에 따른 부분 단면도들이다.
도 17c는 도 17a 및 도 17b의 노광 공정에 사용되는 포토마스크의 평면도이고, 도 18c는 도 18a 및 도 18b의 노광 공정에 사용되는 포토마스크의 평면도이다.
도 21a는 비교예에 따른 포토마스크의 평면도이다.
도 21b는 도 21a의 포토마스크를 이용하여 형성된 보조 배선들을 설명하기 위한 도면으로, 도 6에 대응되는 평면도이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 개략적인 구성을 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치는 셀 어레이 영역(CAR), 및 주변 회로 영역을 포함한다. 주변 회로 영역은 로우 디코더 영역들(ROW DCR), 페이지 버퍼 영역(PBR), 컬럼 디코더 영역(COL DCR), 및 제어 회로 영역(미도시)을 포함할 수 있다. 일부 실시예들에 따르면, 셀 어레이 영역(CAR)과 로우 디코더 영역들(ROW DCR) 사이에 콘택 영역(CTR)이 배치될 수 있다.
셀 어레이 영역(CAR)에는 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이가 배치된다. 메모리 셀 어레이는 3차원적으로 배열된 메모리 셀들 및 메모리 셀들과 전기적으로 연결된 복수 개의 워드 라인들 및 비트 라인들을 포함할 수 있다.
로우 디코더 영역(ROW DCR)에는 메모리 셀 어레이의 워드 라인들을 선택하는 로우 디코더가 배치되며, 콘택 영역(CTR)에는 메모리 셀 어레이와 로우 디코더를 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 로우 디코더는 어드레스 정보에 따라, 메모리 셀 어레이의 워드 라인들 중 하나를 선택한다. 로우 디코더는 제어 회로의 제어 신호에 응답하여 워드 라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
페이지 버퍼 영역(PBR)에는 메모리 셀들에 저장된 정보를 판독하기 위한 페이지 버퍼가 배치될 수 있다. 페이지 버퍼는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
컬럼 디코더 영역(COL DCR)에는 메모리 설 어레이의 비트라인들과 연결되는 컬럼 디코더가 배치된다. 컬럼 디코더는 페이지 버퍼와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 셀 어레이를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이는 공통 소스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 예로, 공통 소스 라인(CSL)은 복수 개로 2차원적으로 배열될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 4는 도 3의 I-I'선에 따른 단면도이다. 도 5a 내지 도 5c는 도 4의 A 부분에 대응하는 확대도들이다. 도 6은 도 3의 일부를 도시하는 평면도이다. 도 6에서, 본 발명의 기술적 사상의 보다 나은 이해를 위해 일부 구성 요소의 도시는 생략한다.
도 3, 도 4 및 도 5a를 참조하면, 기판(100) 상에 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 나란히 연장되며, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 기판(100)은 제1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
적층 구조체들(ST)의 각각은 기판(100) 상에 수직적으로 번갈아 적층된 절연 패턴들(116) 및 게이트 전극들(EL)을 포함할 수 있다. 게이트 전극들(EL)은 예컨대, 기판(100) 상에 차례로 적층된 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인(SSL)은 도 2에서 설명한 셀 스트링(CSTR)을 구성할 수 있다. 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)이 각각 단수로 개로 제공되고, 이들 사이에 8개의 워드 라인들(WL)이 적층된 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되지 않는다. 접지 선택 라인(GSL) 및 스트링 선택 라인(SSL)은 각각 복수 개로 제공되거나, 워드 라인들(WL)은 9개 이상일 수 있다. 게이트 전극들(EL)은 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드들 또는 이들의 조합을 포함할 수 있다.
절연 패턴들(116)의 두께는 반도체 장치의 특성에 따라 달라질 수 있다. 일 예로, 절연 패턴들(116)은 실질적으로 서로 동일한 두께를 가질 수 있다. 다른 예로, 절연 패턴들(116) 중 일부(예컨대, 최상층의 절연 패턴)는 워드 라인들(WL) 사이의 절연 패턴들(116)보다 두껍게 형성될 수 있다. 절연 패턴들(116)은 예컨대, 실리콘 산화막을 포함할 수 있다. 버퍼 절연막(105)이 기판(100)과 적층 구조체들(ST) 사이에 배치될 수 있다. 버퍼 절연막(105)은 예컨대, 실리콘 산화막일 수 있다. 버퍼 절연막(105)은 그 위에 형성되는 절연 패턴들(116)보다 얇은 두께를 가질 수 있다.
서로 인접한 적층 구조체들(ST) 사이에 제1 분리 절연막(142)이 배치될 수 있다. 제1 분리 절연막(142)은 적층 구조체들(ST) 사이에서 제1 방향(D1)으로 연장되는 제1 분리 영역(140) 내에 제공될 수 있다. 즉, 제1 분리 절연막(142)은 서로 인접한 적층 구조체들(ST)의 게이트 전극들(EL)을 수평적으로 분리할 수 있다. 제1 분리 절연막(142) 아래의 기판(100) 내에 공통 소스 영역(CSR)이 제공될 수 있다. 공통 소스 영역(CSR)은 기판(100) 내에서 제1 방향(D1)으로 연장할 수 있다. 공통 소스 영역(CSR)은, 제1 도전형과 다른 제2 도전형(예를 들면, N형)을 가질 수 있다. 실시예들에 따르면, 도 5b에 도시된 바와 같이, 공통 소스 플러그(144)가 제1 분리 절연막(142)을 관통하여 공통 소스 영역(CSR)에 접속될 수 있다. 일 예로, 공통 소스 플러그(144)는 서로 인접한 적층 구조체들(ST) 사이에서 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 다른 예로, 공통 소스 플러그(144)는 제1 분리 절연막(142)을 관통하여 공통 소스 영역(CSR)에 국소적으로 접속되는 기둥 형태를 가질 수 있다.
적층 구조체들(ST)을 관통하여 기판(100)에 접속하는 수직 기둥들(PL)이 제공될 수 있다. 수직 기둥들(PL)은 적층 구조체들(ST)을 관통하여 기판(100) 노출하는 수직 홀들(120) 내에 배치될 수 있다. 수직 기둥들(PL)은 기판(100)으로부터 위로 연장되는(즉, 제3 방향(D3)으로 연장되는) 장축을 가질 수 있다. 수직 기둥들(PL)의 하단은 기판(100)에 연결되고, 이들의 타단은 비트 라인들(BL1, BL2)에 연결될 수 있다. 수직 기둥들(PL)의 상단에는 하부 콘택(LCP)과 접속하는 도전 패드(D)가 위치할 수 있다. 수직 기둥들(PL)은 게이트 전극들(EL)과 결합할 수 있다.
수직 기둥들(PL)은 반도체 물질 또는 도전성 물질을 포함할 수 있다. 일부 실시예들에 따르면, 수직 기둥들(PL) 각각은, 도 5a에 도시된 바와 같이, 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 일 예로, 하부 및 상부 반도체 패턴들(LSP, USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 서로 다른 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 언도프트 상태이거나, 기판(100)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다.
하부 반도체 패턴(LSP)은 접지 선택 라인(GSL)을 관통하여, 기판(100)과 직접 접촉할 수 있다. 또한, 하부 반도체 패턴(LSP)의 하단은 기판(100) 내로 삽입될 수 있다. 상부 반도체 패턴(USP)은 제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)을 포함할 수 있다. 제1 반도체 패턴(SP1)은 하부 반도체 패턴(LSP)과 접속될 수 있으며, 하단이 닫힌 파이프 형태 또는 마카로니 형태를 가질 수 있다. 이러한 형태의 제1 반도체 패턴(SP1)의 내부는 매립 절연막(125)으로 채워질 수 있다. 또한, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)의 내벽과 하부 반도체 패턴(LSP)의 상면과 접촉될 수 있다. 즉, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)과 하부 반도체 패턴(LSP)을 전기적으로 연결할 수 있다. 제2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 제2 반도체 패턴(SP2)은 하부 반도체 패턴(LSP)과 접촉하지 않고 이격될 수 있다. 하부 반도체 패턴(LSP)과 접지 선택 라인(GSL) 사이에는 게이트 절연막(GD)이 개재될 수 있다. 게이트 절연막(GD)은 일 예로, 실리콘 산화막일 수 있다.
다른 실시예들에 따르면, 수직 기둥들(PL)의 하부 반도체 패턴(LSP)은 생략될 수 있다. 즉, 수직 기둥들(PL)은, 도 5c에 도시된 바와 같이, 제1 및 제2 반도체 패턴들(SP1, SP2)으로 구성될 수 있다. 제1 반도체 패턴들(SP1)은 접지 선택 라인(GSL)을 관통하여, 기판(100)과 직접 접촉할 수 있다. 그리고, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)의 내벽 및 기판(100)과 상면과 접촉될 수 있다. 즉, 제1 반도체 패턴(SP1)은 제2 반도체 패턴(SP2)과 기판(100)을 전기적으로 연결할 수 있다. 제1 반도체 패턴(SP1)의 바닥면은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다.
수직 기둥들(PL)은, 제1 방향(D1) 및 제2 방향(D2)을 따라 배치되어 복수의 열들을 구성할 수 있다. 예컨대, 수직 기둥들(PL)은 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향을 따라 지그재그 형태로 배치되는 제1 내지 제4 수직 기둥들(PL1, PL2, PL3, PL4)을 포함할 수 있다. 제1 내지 제4 수직 기둥들(PL1- PL4)은 각각 제1 방향(D1)을 따라 배치되어 제1 내지 제4 열들을 이룰 수 있다. 본 실시예의 경우, 제1 방향(D1)으로 연장하는 4개의 수직 기둥들(PL)의 열들이 각각의 적층 구조체들(ST)(달리 얘기하면, 하나의 스트링 선택 라인(SSL))을 관통하는 것으로 도시하였으나, 하나의 스트링 선택 라인(SSL)을 관통하는 수직 기둥들(PL)의 열의 개수는 4개에 한정되지 않으며 다양하게 변경될 수 있다. 요컨대, 인접한 한 쌍의 열들에 있어서, 하나의 열의 수직 기둥들(PL)은 이에 인접한 다른 하나의 열의 수직 기둥들(PL)을 기준으로 제1 방향(D1)으로 쉬프트될 수 있다. 이에 따라, 하나의 열과 이에 인접한 다른 하나의 열을 포함하는 한 쌍의 열들 내의 수직 기둥들(PL)은 제1 방향(D1)을 따라 지그재그로 배치될 수 있다.
하부 콘택들(LCP)은 수직 기둥들(PL) 상에 각각 배치되며, 이에 따라 하부 콘택들(LCP)은 수직 기둥들(PL)과 동일한 형태로 배열될 수 있다. 예컨대, 하나의 스트링 선택 라인(SSL) 상에 배치되는 하부 콘택들(LCP)은 복수의 열들을 구성할 수 있으며, 하나의 열의 하부 콘택들(LCP)은 이에 인접한 다른 하나의 열의 하부 콘택들(LCP)을 기준으로 제1 방향(D1)으로 쉬프트될 수 있다. 이에 따라, 하나의 열과 이에 인접한 다른 하나의 열을 포함하는 한 쌍의 열들 내의 하부 콘택들(LCP)은 제1 방향(D1)을 따라 지그재그로 배치될 수 있다.
데이터 저장막(DS)이 적층 구조체들(ST)과 수직 기둥들(PL) 사이에 배치될 수 있다. 데이터 저장막(DS)은 도 5a에 도시된 바와 같이, 적층 구조체들(ST)을 관통하는 수직 절연층(VL)과, 게이트 전극들(EL)과 수직 절연층(VL) 사이에서 게이트 전극들(EL)의 상면들 및 하면들로 연장되는 수평 절연층(HL)을 포함할 수 있다. 일부 실시예들에 따르면, 반도체 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 데이터 저장막(DS)은 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다. 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 더 구체적인 예로, 전하 저장막(CTL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride) 또는 나노크리스탈 실리콘(nanocrystalline Si) 중의 적어도 하나를 포함할 수 있다. 터널 절연막은 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일 예로, 터널 절연막은 실리콘 산화막일 수 있다. 블로킹 절연막은 실리콘 산화막을 포함하는 제1 불로킹 절연막, 및 알루미늄 산화막 또는 하프늄 산화막과 같은 고유전막을 포함하는 제2 블로킹 절연막 중 적어도 하나를 포함할 수 있다. 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 기둥들(PL)과 전극들 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
캡핑 절연막(130), 제1 층간 절연막(150) 및 제2 층간 절연막(160)이 차례로 적층 구조체들(ST)을 덮을 수 있다. 제2 층간 절연막(160) 내에 보조 배선들(SBL1, SBL2, SBL3, SBL4)이 배치되어 하부 콘택들(LCP)에 접속될 수 있다. 보조 배선들(SBL1-SBL4)은 제1 층간 절연막(150) 및 캡핑 절연막(130)을 관통하는 하부 콘택들(LCP)을 통해 수직 기둥들(PL)에 연결될 수 있다. 예컨대, 보조 배선들(SBL1-SBL4)의 각각은, 서로 다른 스트링 선택 라인(SSL)에 각각 결합되고, 제1 방향(D1)으로 서로 인접한 한 쌍의 수직 기둥들(PL)을 연결할 수 있다.
제2 층간 절연막(160) 상에 보조 배선들(SBL1-SBL4)을 덮는 제3 층간 절연막(180)이 배치될 수 있고, 제3 층간 절연막(180) 상에 비트 라인들(BL1, BL2)이 배치될 수 있다. 비트 라인들(BL1, BL2)은 제3 층간 절연막(180)을 관통하는 상부 콘택(UCP)을 통해 보조 배선들(SBL1-SBL4)과 연결될 수 있다. 절연막들(130, 150, 160, 180)의 각각은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 실리콘 산화막보다 낮은 유전율을 갖는 low-k 절연막 중 적어도 하나를 포함할 수 있다. 하부 및 상부 콘택들(LCP, UCP), 보조 배선들(SBL1-SBL4), 및 비트 라인들(BL1, BL2)의 각각은 금속 물질, 예컨대, 텅스텐 또는 구리를 포함할 수 있다.
이하, 도 3 및 도 6을 참조하여, 수직 기둥들(PL-PL4), 하부 및 상부 콘택들(LCP, UCP), 보조 배선들(SBL1-SBL4) 및 비트라인들(BL1, BL2)의 배치가 보다 자세히 설명된다.
도 3 및 도 6을 참조하면, 적층 구조체들(ST)은 제2 방향(D2)을 따라 배치되는 제1 내지 제3 적층 구조체들(ST1-ST3)을 포함할 수 있다. 제1 적층 구조체(ST1)의 스트링 선택 라인은 제1 스트링 선택 라인(SSL1)으로, 제2 적층 구조체(ST2)의 스트링 선택 라인은 제2 스트링 선택 라인(SSL2)으로, 제3 적층 구조체의 스트링 선택 라인은 제3 스트링 선택 라인(SSL3)으로 각각 지칭될 수 있다. 제1 내지 제3 스트링 선택 라인들(SSL1-SSL3)은 제2 방향(D2)을 따라 교번적으로 배치될 수 있다.
제1 내지 제4 수직 기둥들(PL1-PL4)은 스트링 선택 라인들(SSL1-SSL3) 각각에 결합될 수 있다. 제1 및 제4 수직 기둥들(PL1, PL4)은 각각의 스트링 선택 라인들(SSL1-SSL3)의 가장자리들에 인접하게 배치되고, 제2 및 제3 수직 기둥들(PL2, PL3)은 제1 수직 기둥들(PL1)과 제4 수직 기둥들(PL4) 사이에 배치될 수 있다. 제2 수직 기둥들(PL2)은 제1 수직 기둥들(PL1)로부터 제1 방향(D1)으로 쉬프트(shift)될 수 있다. 제4 수직 기둥들(PL4)은 제3 수직 기둥들(PL3)로부터 제1 방향(D1)으로 쉬프트(shift)될 수 있다.
하나의 스트링 선택 라인에 결합되는 제1 내지 제4 수직 기둥들(PL1-PL4)과 인접한 다른 스트링 선택 라인에 결합되는 제1 내지 제4 수직 기둥들(PL1-PL4)은 제1 분리 절연막(142)을 사이에 두고 서로 미러 대칭적(mirror symmetry)으로 배치될 수 있다. 예컨대, 제1 스트링 선택 라인(SSL1)에 결합되는 제1 내지 제4 수직 기둥들(PL1-PL4)과 제2 스트링 선택 라인(SSL2)에 결합되는 제1 내지 제4 수직 기둥들(PL1-PL4)은 제1 분리 절연막(142)을 사이에 두고 미러 대칭적(mirror symmetry)으로 배치될 수 있다. 이에 따라, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에 각각 결합되는 한 쌍의 제1 수직 기둥들은 제1 분리 절연막(142)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 또한, 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)에 각각 결합되는 한 쌍의 제2 수직 기둥들(PL2)은 제1 분리 절연막(142)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 달리 얘기하면, 제1 수직 기둥들(PL1)은 제1 분리 절연막(142)에 가장 인접할 수 있으며, 제2 수직 기둥들(PL2)은 제1 수직 기둥들(PL1)에 대해 사선 방향에 배치될 수 있다. 서로 인접한 제1 수직 기둥들(PL1) 사이의 간격들은 서로 인접한 제2 수직 기둥들(PL2) 사이의 간격들 보다 작을 수 있다.
마찬가지로, 제2 스트링 선택 라인(SSL2)에 결합하는 제1 내지 제4 수직 기둥들(PL1-PL4)과 제3 스트링 선택 라인(SSL3)에 결합되는 제1 내지 제4 수직 기둥들(PL1-PL4)은 제1 분리 절연막(142)을 사이에 두고 미러 대칭적(mirror symmetry)으로 배열될 수 있다. 이에 따라, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 각각 결합되는 한 쌍의 제3 수직 기둥들(PL3)은 제1 분리 절연막(142)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 또한, 제2 및 제3 스트링 선택 라인들(SSL2, SSL3)에 각각 결합되는 한 쌍의 제4 수직 기둥들(PL4)은 제1 분리 절연막(142)을 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 달리 얘기하면, 제3 수직 기둥들(PL3)은 제1 분리 절연막(142)에 가장 인접할 수 있으며, 제4 수직 기둥들(PL4)은 제3 수직 기둥들(PL3)에 대해 사선 방향에 배치될 수 있다. 서로 인접한 제4 수직 기둥들(PL4) 사이의 간격들은 서로 인접한 제3 수직 기둥들(PL3) 사이의 간격들 보다 작을 수 있다. 서로 인접한 제1 수직 기둥들(PL1)의 쌍들과 서로 인접한 제3 수직 기둥들(PL3)의 쌍들이 제2 방향(D2)을 따라 교번적으로 배치될 수 있고, 서로 인접한 제2 수직 기둥들(PL2)의 쌍들과 서로 인접한 제4 수직 기둥들(PL4)의 쌍들이 제2 방향(D2)을 따라 교번적으로 배치될 수 있다.
보조 배선들(SBL1-SBL4)은 제1 내지 제 4 보조 배선들(SBL1-SBL4)을 포함할 수 있다. 제1 보조 배선들(SBL1)은 제2 방향(D2)으로 서로 인접한 제1 수직 기둥들(PL1)의 쌍들을 연결할 수 있고, 제2 보조 배선들(SBL2)은 제2 방향(D2)으로 서로 인접한 제2 수직 기둥들(PL2)의 쌍들을 연결할 수 있다. 제1 및 제2 보조 배선들(SBL1, SBL2)은 제1 방향(D1)을 따라 교번적으로 배치될 수 있다. 제1 및 제2 보조 배선들(SBL1, SBL2) 사이의 피치들(또는 간격들)은 실질적으로 일정한 제1 피치(PT1)(또는 제1 간격)를 가질 수 있다. 이하, 보조 배선들의 피치는 보조 배선들의 중심선들 사이의 이격 거리로 정의될 수 있다. 제1 및 제2 보조 배선들(SBL1)은 제2 방향(D2)으로 길쭉할 수 있으며, 제1 방향(D1)의 반대 방향으로 돌출된 제1 돌출부들(P1)을 가질 수 있다. 제1 돌출부들(P1)은 제1 분리 절연막(142) 상으로 연장되어 제1 분리 절연막(142)과 중첩될 수 있다. 본 실시예에서, 제1 돌출부들(P1)이 제1 방향(D1)의 반대 방향으로 돌출되는 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 예에서, 제1 돌출부들(P1)이 제1 방향(D1)으로 돌출될 수 있다.
제3 보조 배선들(SBL3)은 제2 방향(D2)으로 서로 인접한 제3 수직 기둥들(PL3)의 쌍들을 연결할 수 있고, 제4 보조 배선들(SBL4)은 제2 방향(D2)으로 서로 인접한 제4 수직 기둥들(PL4)의 쌍들을 연결할 수 있다. 제3 및 제4 보조 배선들(SBL3, SBL4)은 제1 방향(D1)을 따라 교번적으로 배치될 수 있다. 제3 및 제4 보조 배선들(SBL3, SBL4) 사이의 피치는 제1 및 제2 보조 배선들(SBL1, SBL2)은 사이의 제1 피치(PT1)와 실질적으로 동일할 수 있다. 또한, 제3 및 제4 보조 배선들(SBL3, SBL4)은 각각 제1 및 제2 보조 배선들(SBL1, SBL2)로부터 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향으로 이격될 수 있다. 즉, 제1 보조 배선들(SBL1)과 제3 보조 배선들(SBL3)은 제2 방향(D2)을 따라 교번적으로 배치될 수 있고, 제2 보조 배선들(SBL2)과 제4 보조 배선들(SBL4)은 제2 방향(D2)을 따라 교번적으로 배치될 수 있다. 제3 및 제4 보조 배선들(SBL3, SBL4)은 제2 방향(D2)으로 길쭉할 수 있으며, 제1 방향(D1)으로 돌출된 제2 돌출부들(P2)을 가질 수 있다. 제2 돌출부들(P2)은 제1 분리 절연막(142) 상으로 연장되어 제1 분리 절연막(142)과 중첩될 수 있다.
본 발명의 실시예들에 따르면, 제1 방향(D1)을 따라 배치되는 보조 배선들의 일단들 및 타단들은 각각 제1 방향(D1)을 따라 정렬될 수 있다. 예컨대, 제1 보조 배선들(SBL1)의 일단들 및 제2 보조 배선들(SBL2)의 일단들은 제1 방향(D1)으로 정렬될 수 있고, 제1 보조 배선들(SBL1)의 타단들과 제2 보조 배선들(SBL2)의 타단들은 제1 방향(D1)으로 정렬될 수 있다. 이에 따라, 제1 보조 배선들(SBL1)과 제2 보조 배선들(SBL2)은 실질적으로 서로 동일한 제1 길이(L1)를 가질 수 있다. 이하, 보조 배선의 길이는 서로 대향하는 보조 배선의 일단과 타단 사이의 직선 거리로 정의될 수 있다.
마찬가지로, 제3 보조 배선들(SBL3)의 일단들 및 제4 보조 배선들(SBL4)의 일단들은 제1 방향(D1)으로 정렬될 수 있고, 제3 보조 배선들(SBL3)의 타단들과 제4 보조 배선들(SBL4)의 타단들은 제1 방향(D1)으로 정렬될 수 있다. 이에 따라, 제3 보조 배선들(SBL3)과 제4 보조 배선들(SBL4)은 실질적으로 서로 동일한 제2 길이(L2)를 가질 수 있다. 본 실시예에서, 제1 길이(L1)와 제2 길이(L2)는 동일할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
더하여, 제2 방향(D2)으로 서로 인접한 제1 및 제3 보조 배선들(SBL1, SBL3) 사이의 거리들 및 제2 방향(D2)으로 서로 인접한 제2 및 제4 보조 배선들(SBL2, SBL4) 사이의 거리들은 실질적으로 서로 동일한 제1 거리(d1)를 가질 수 있다. 이하, 제2 방향(D2)으로 서로 인접한 보조 배선들 사이의 거리는 서로 인접한 보조 배선들의 마주하는 양단들 사이의 이격 거리로 정의될 수 있다. 본 발명의 실시예들에 따르면, 제1 거리(d1)는 제1 피치(PT1)보다 작을 수 있다. 예컨대, 제1 거리(d1)는 40 내지 50nm 일 수 있고, 제1 피치(PT1)는 70 내지 80nm 일 수 있다.
수직기둥들(PL1-PL4)과 보조 배선들(SBL1-SBL4)을 연결하는 하부 콘택들(LCP)은 수직기둥들(PL1-PL4)과 동일한 배열을 가질 수 있다. 예컨대, 제1 보조 배선들(SBL1)과 제1 수직 기둥들(PL1) 사이에 배치되는 하부 콘택들(LCP)은, 제2 보조 배선들(SBL2)과 제2 수직 기둥들(PL2) 사이에 배치되는 하부 콘택들(UCLP)보다 제1 분리 절연막(142)에 인접할 수 있다. 이에 따라, 각각의 제1 보조 배선들(SBL1)에 연결되는 한 쌍의 하부 콘택들(LCP) 사이의 간격은, 각각의 제2 보조 배선들(SBL2)에 연결되는 한 쌍의 하부 콘택들(LCP) 사이의 간격보다 작을 수 있다. 마찬가지로, 제4 보조 배선들(SBL4)과 제4 수직 기둥들(PL4) 사이에 배치되는 하부 콘택들(LCP)은, 제3 보조 배선들(SBL3)과 제3 수직 기둥들(PL3) 사이에 배치되는 하부 콘택들(LCP)보다 제1 분리 절연막(142)에 인접할 수 있다. 이에 따라, 각각의 제4 보조 배선들(SBL4)에 연결되는 한 쌍의 하부 콘택들(LCP) 사이의 간격은, 각각의 제3 보조 배선들(SBL3)에 연결되는 한 쌍의 하부 콘택들(LCP) 사이의 간격보다 작을 수 있다.
비트 라인들(BL1, BL2)는 제1 방향(D1)을 따라 교번적으로 배치되는 제1 및 제2 비트 라인들(BL1, BL2)을 포함할 수 있다. 제1 비트 라인들(BL1)은 제1 및 제2 보조 배선들(SBL1, SBL2)과 연결되고, 제2 비트 라인들(BL2)은 제3 및 제4 보조 배선들(SBL3, SBL4)과 연결될 수 있다. 제1 및 제2 비트 라인들(BL1, BL2)은 제2 방향(D2)으로 연장될 수 있다.
보조 배선들(SBL1-SBL4)과 비트라인들(BL1, BL2)을 연결하는 상부 콘택들(UCP)은 보조 배선들(SBL1-SBL4)의 돌출부들(P1, P2) 상에 제공되어, 제1 분리 절연막(142) 상에 위치될 수 있다. 이에 따라, 제1 및 제2 보조 배선들(SBL1, SBL2) 상의 상부 콘택들(UCP)은 하부 콘택들(LCP)로부터 제1 방향(D1)의 반대 방향으로, 예를 들어 비트라인들(BL1, BL2)의 1/2 피치만큼 쉬프트되고, 제3 및 제4 보조 배선들(SBL3, SBL4) 상의 상부 콘택들(UCP)은 하부 콘택들(LCP)로부터 제1 방향(D1)으로, 예를 들어 비트라인들(BL1, BL2)의 1/2 피치만큼 쉬프트될 수 있다.
본 발명의 실시예들에 따르면, 상대적으로 가까운 수직 기둥들(또는 하부 콘택들)을 연결하는 보조 배선들(예컨대, 제1 보조 배선들(SBL1))과 상대적으로 먼 수직 기둥들(또는 하부 콘택들)을 연결하는 보조 배선들(예컨대, 제2 보조 배선들(SBL2))이 실질적으로 동일한 길이를 가지며 일정한 피치로 교번적으로 배치될 수 있다. 이에 따라, 후속 공정의 공정 마진이 향상되어 반도체 장치의 수율이 증대될 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 8은 도 7의 II-II' 선에 따른 단면도이다. 도 9는 도 7의 일부를 도시하는 평면도이다. 도 9에서, 본 발명의 기술적 사상의 보다 나은 이해를 위해 일부 구성 요소의 도시는 생략한다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략하고, 도 3, 도 4 및 도 6의 실시예와의 차이점을 위주로 설명한다.
도 7 내지 도 9를 참조하면, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격되는 제1 및 제2 적층 구조체들(ST1, ST2)을 포함할 수 있다. 제1 및 제2 적층 구조체들(ST1, ST2)은 제1 분리 절연막(142)을 사이에 두고 서로 이격될 수 있으며, 제2 방향(D2)을 따라 교번적으로 배치될 수 있다. 적층 구조체들(ST1, ST2) 각각의 스트링 선택 라인은 제2 분리 절연막(148)의해 두 개의 스트링 선택 라인들로 분리될 수 있다. 이에 따라, 제1 적층 구조체(ST1)의 스트링 선택 라인은 제1 스트링 선택 라인(SSL1) 및 제2 스트링 선택 라인(SSL2)로 분리될 수 있고, 제2 적층 구조체(ST2)의 스트링 선택 라인은 제3 스트링 선택 라인(SSL3) 및 제4 스트링 선택 라인(SSL4)으로 분리될 수 있다. 제1 내지 제4 스트링 선택 라인들(SSL1-SSL4)은 제2 방향(D2)을 따라 교번적으로 배치될 수 있다.
제2 분리 절연막(148)은 제2 분리 영역(146) 내에 제공될 수 있다. 제2 분리 영역(146)은 스트링 선택 라인만(SSL)을 분리하며, 그 아래의 게이트 전극들(EL)을 분리하지 않을 수 있다. 즉, 도 8에 도시된 바와 같이, 제2 분리 절연막(148)의 하면은 최상층의 워드라인(WL)의 상면보다 높고 스트링 선택 라인(SSL)의 하면과 같거나 낮을 수 있다.
다른 관점에서, 본 발명의 실시예들에 따른 분리 절연막은 제2 방향(D2)으로 이격된 제1 분리 절연막(142)과 제2 분리 절연막(148)을 포함하고, 제1 및 제2 분리 절연막들(142, 148)은 스트링 선택 라인들을 정의할 수 있다. 제2 방향(D2)으로 이격된 분리 절연막들 중 적어도 하나는 워드라인들(WL)을 제2 방향(D2)으로 분리하는 분리 절연막일 수 있다. 본 실시예에 따르면, 제1 분리 절연막(142)은 워드라인들을 제2 방향(D2)으로 분리하는 분리 절연막이고, 제2 분리 절연막(148)은 스트링 선택 라인들만을 분리하는 분리 절연막일 수 있다. 제2 분리 절연막(148)의 폭은 제1 분리 절연막(142)의 폭보다 작을 수 있다. 제1 및 제2 분리 절연막들(142, 148)은 제2 방향(D2)을 따라 교번적으로 배치될 수 있다.
제1 내지 제4 수직 기둥들(PL1-PL4)은 제1 내지 제4 스트링 선택 라인들(SSL1-SSL4) 각각에 결합될 수 있다. 제1 내지 제4 수직 기둥들(PL1-PL4)의 배치 관계는 도 3 및 도 6을 참조하여 설명한 바와 동일, 유사할 수 있다. 즉, 제1 내지 제4 수직 기둥들(PL1-PL4)은 제1 방향(D1) 및 제2 방향(D2)을 따라 지그재그 형태로 배치될 수 있으며, 제1 내지 제4 열들을 구성할 수 있다. 또한, 하나의 스트링 선택 라인에 결합되는 제1 내지 제4 수직 기둥들(PL1-PL4)과 인접한 다른 스트링 선택 라인에 결합되는 제1 내지 제4 수직 기둥들(PL1-PL4)은 제1 분리 절연막(142) 또는 제2 분리 절연막(148)을 사이에 두고 서로 미러 대칭적(mirror symmetry)으로 배치될 수 있다.
제1 보조 배선들(SBL1)은 제2 분리 절연막(148)을 사이에 두고 제2 방향(D2)으로 서로 이격되는 제1 수직 기둥들(PL1)의 쌍들을 연결할 수 있고, 제2 보조 배선들(SBL2)은 제2 분리 절연막(148)을 사이에 두고 제2 방향(D2)으로 서로 이격되는 제2 수직 기둥들(PL2)의 쌍들을 연결할 수 있다. 제1 및 제2 보조 배선들(SBL1, SBL2)은 제1 방향(D1)을 따라 교번적으로 배치될 수 있다. 제1 및 제2 보조 배선들(SBL1, SBL2) 사이의 피치들(또는 간격들)은 실질적으로 일정한 제1 피치(PT1)(또는 제1 간격)를 가질 수 있다. 제1 및 제2 보조 배선들(SBL1)은 제2 방향(D2)으로 길쭉할 수 있으며, 제1 방향(D1)의 반대 방향으로 돌출된 제1 돌출부들(P1)을 가질 수 있다. 제1 돌출부들(P1)은 제2 분리 절연막(148) 상으로 연장할 수 있다. 제1 및 제2 보조 배선들은(SBL1, SBL2)은 제2 분리 절연막(148)을 가로지를 수 있다.
제3 보조 배선들(SBL3)은 제1 분리 절연막(142)을 사이에 두고 제2 방향(D2)으로 서로 이격되는 제3 수직 기둥들(PL3)의 쌍들을 연결할 수 있고, 제4 보조 배선들(SBL4)은 제1 분리 절연막(142)을 사이에 두고 제2 방향(D2)으로 서로 이격되는 제4 수직 기둥들(PL4)의 쌍들을 연결할 수 있다. 제3 및 제4 보조 배선들(SBL3, SBL4)은 제1 방향(D1)을 따라 교번적으로 배치될 수 있다. 제3 및 제4 보조 배선들(SBL3, SBL4) 사이의 피치는 제1 및 제2 보조 배선들(SBL1, SBL2)은 사이의 제1 피치(PT1)와 실질적으로 동일할 수 있다. 또한, 제3 및 제4 보조 배선들(SBL3, SBL4)은 각각 제1 및 제2 보조 배선들(SBL1, SBL2)로부터 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향으로 이격될 수 있다. 제3 및 제4 보조 배선들(SBL3, SBL4)은 제2 방향(D2)으로 길쭉할 수 있으며, 제1 방향(D1)으로 돌출된 제2 돌출부들(P2)을 가질 수 있다. 제2 돌출부들(P2)은 제1 분리 절연막(142) 상으로 연장할 수 있다. 제3 및 제4 보조 배선들은(SBL3, SBL4)은 제1 분리 절연막(142)을 가로지를 수 있다.
본 발명의 실시예들에 따르면, 제1 및 제2 보조 배선들(SBL1, SBL2)의 일단들 및 타단들은 각각 제1 방향(D1)을 따라 정렬될 수 있다. 이에 따라, 제1 보조 배선들(SBL1)과 제2 보조 배선들(SBL2)은 실질적으로 서로 동일한 제1 길이(L1)를 가질 수 있다. 마찬가지로, 제3 및 제4 보조 배선들(SBL3, SBL4)의 일단들 및 타단들은 각각 제1 방향(D1)을 따라 정렬될 수 있고, 제3 보조 배선들(SBL3)과 제4 보조 배선들(SBL4)은 실질적으로 서로 동일한 제2 길이(L2)를 가질 수 있다. 본 실시예에서, 제1 길이(L1)는 제2 길이(L2)보다 작을 수 있다.
제2 분리 절연막(148)을 관통하고, 제1 방향(D1)을 따라 배치되는 더미 수직 기둥들(DPL)이 제공될 수 있다. 더미 수직 기둥들(DPL)은 수직 기둥들(PL)과 동일한 구조를 가지나, 그 위에 보조 배선들(SBL1-SBL4)과 연결을 위한 하부 콘택들(LCP)이 제공되지 않는 수직 기둥들일 수 있다. 본 실시예와 같이 제1 분리 절연막들(142)에 의하여 분리되는 적층 구조체(ST)에 9열의 수직 기둥들이 제공되는 경우, 5번째 열의 수직 기둥들은 더미 수직 기둥들(DPL)일 수 있다.
그 외 구성들은 도 3, 도 4 및 도 6을 참조하여 설명한 바와 동일, 유사할 수 있다. 또한, 도시하지는 않았지만, 도 5a 내지 도 5c의 실시예도 본 실시예에 적용될 수 있다.
도 10a 내지 도 15a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 10b 내지 도 15b는 각각 도 10a 내지 도 15a의 I-I' 선에 따른 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 10a 및 도 10b를 참조하면, 기판(100) 상에 희생막들(112) 및 절연막들(114)이 번갈아 반복적으로 적층되어 박막 구조체(110)가 형성될 수 있다. 기판(100)은 제1 도전형, 예를 들면 P형을 갖는 반도체 기판일 수 있다. 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
희생막들(112)은 절연막들(114)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(112) 및 절연막들(114)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 희생막들(112)은 일 예로, 실리콘막, 실리콘 카바이드, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연막들(114)은 일 예로, 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 희생막들(112)과 다른 물질일 수 있다. 일 실시예에 있어서, 희생막들(112)은 실리콘 질화막으로 형성되고, 절연막들(114)은 실리콘 산화막으로 형성될 수 있다. 다른 실시예에 있어서, 희생막들(112)은 실리콘막으로 형성되고, 절연막들(114)은 실리콘 산화막으로 형성될 수 있다. 희생막들(112) 및 절연막들(114)은 일 예로, 화학적 기상 증착 방법에 의하여 형성될 수 있다. 절연막들(114)은 동일한 두께를 가지거나, 절연막들(114) 중 일부는 두께가 다를 수도 있다. 예컨대, 최상층의 절연막의 두께는 다른 절연막들의 두께보다 두꺼울 수 있다.
박막 구조체(110)의 형성 전에, 기판(100) 상에 버퍼 절연막(105)이 형성될 수 있다. 일 예로, 버퍼 절연막(105)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 버퍼 절연막(105)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 버퍼 절연막(105)은 그 위에 형성되는 희생막들(112) 및 절연막들(114)보다 얇은 두께를 가질 수 있다.
도 11a 및 도 11b를 참조하면, 박막 구조체(110)를 관통하여 기판(100)을 노출하는 수직 홀들(120)이 형성될 수 있다. 일 실시예에 따르면, 수직 홀들(120)은 박막 구조체(110) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하는 이방성 식각 공정을 수행하여 형성될 수 있다. 이방성 식각 공정에 의해 기판(100)의 상면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 수직 홀들(120) 아래의 기판(100)은 소정의 깊이로 리세스될 수 있다. 수직 홀들(120)은, 평면적 관점에서, 2차원적으로 형성될 수 있다. 일 예로, 수직 홀들(120)은 제1 방향(D1) 및 제2 방향(D2)을 따라 지그재그로 형태로 배치되도록 형성될 수 있다.
수직 홀들(120)에 의해 노출된 기판(100)을 시드(seed)로 이용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 하부 반도체 패턴들(LSP)이 형성될 수 있다. 하부 반도체 패턴들(LSP)은 기판(100)과 같은 도전형의 반도체 물질로 이루어질 수 있으며, 수직 홀들(120)의 하부 영역을 채우는 필라(pillar) 형태로 형성될 수 있다.
하부 반도체 패턴들(LSP)이 형성된 수직 홀들(120)의 측벽 상에 수직 절연층(VL) 및 상부 반도체 패턴들(USP)이 차례로 형성될 수 있다. 수직 절연층(VL)은 예컨대, 수직 홀들(120)의 측벽 상에 차례로 적층된 블로킹 절연막, 터널 절연막 및 전하 저장막을 포함할 수 있다. 상부 반도체 패턴(USP)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)로 형성될 수 있다. 상부 반도체 패턴(USP)의 하단은 닫힌 상태(closed state)일 수 있다. 상부 반도체 패턴(USP)의 내부는 매립 절연막(125)으로 채워질 수 있다. 상부 반도체 패턴(USP)의 바닥면은 하부 반도체 패턴(LSP)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)에 삽입된 구조를 가질 수 있다. 상부 반도체 패턴(USP)은 반도체 물질로 이루어질 수 있다. 상부 반도체 패턴(USP)은 제1 및 제2 반도체 패턴들(SP1, SP2)을 포함할 수 있다. 하부 및 상부 반도체 패턴들(LSP, USP)은 수직 기둥들(PL)로 정의될 수 있다.
예컨대, 수직 기둥들(PL)은 제2 방향(D2) 또는 제2 방향(D2)의 반대 방향을 따라 지그재그 순서로 배치되는 제1 내지 제4 수직 기둥들(PL1-PL4)을 포함할 수 있다. 제1 내지 제4 수직 기둥들(PL1-PL4)은 각각 제1 방향(D1)을 따라 배치되어 제1 내지 제4 열들을 이룰 수 있다.
수직 기둥들(PL)의 상단에 도전 패드들(D)이 형성될 수 있다. 도전 패드들(D)은 수직 기둥들(PL)의 상부 영역을 리세스한 후, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 도전 패드들(D)은 그것의 아래에 위치하는 수직 기둥들(PL)과 다른 도전형의 불순물로 도핑될 수 있다. 이에 따라, 도전 패드들(D)은 그 하부 영역과 다이오드를 구성할 수 있다.
도 12a 및 도 12b를 참조하면, 박막 구조체(110) 상에 수직 기둥들(PL)의 상면들을 덮는 캡핑 절연막(130)이 형성될 수 있다. 예컨대, 캡핑 절연막(130)은 실리콘 산화막으로 형성될 수 있다.
이어서, 박막 구조체(110)를 패터닝하여 기판(100)을 노출하는 제1 분리 영역(140)이 형성될 수 있다. 예컨대, 박막 구조체(110)의 패터닝 공정은, 박막 구조체(110) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하여 버퍼 절연막(105), 희생막들(112) 및 절연막들(114)을 연속적으로 식각하는 것을 포함할 수 있다. 제1 분리 영역(140)는 제1 방향(D1)으로 연장되는 트렌치 형태로 형성될 수 있다. 제1 분리 영역(140)의 형성 동안, 오버 식각(over etch)에 의해 제1 분리 영역(140)에 노출된 기판(100)의 상면이 소정 깊이로 리세스될 수 있다.
제1 분리 영역(140)이 형성됨에 따라, 패터닝된 희생막들(112) 및 패터닝된 절연막들(114)을 포함하는 예비 적층 구조체들(110a)이 형성될 수 있다. 패터닝된 절연막들(114)은 절연 패턴들(116)로 지칭될 수 있다. 예비 적층 구조체들(110a)은, 평면적 관점에서, 제1 분리 영역(140)를 따라 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 제1 분리 영역(140)를 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다. 제1 내지 제4 열들을 이루는 수직 기둥들(PL1-PL4)이 하나의 라인 형태의 예비 적층 구조체(110a)를 관통할 수 있다.
도 13a 및 도 13b를 참조하면, 제1 분리 영역(140)에 노출된 희생막들(112)이 제거되어, 절연 패턴들(116) 사이에 게이트 영역들(GR)이 형성될 수 있다. 예컨대, 게이트 영역들(GR)은 절연 패턴들(116) 사이의 희생막들(112)을 선택적으로 제거함으로써 형성될 수 있다. 희생막들(112)의 선택적 제거는 등방성 식각 공정을 이용할 수 있다. 일 실시예에 있어서, 희생막들(112)이 실리콘 질화막을 포함하고, 절연 패턴들(116)이 실리콘 산화막을 포함하는 경우, 등방성 식각 공정은 인산을 포함하는 식각 용액을 이용하여 수행될 수 있다. 게이트 영역들(GR)은 제1 분리 영역(140)로부터 절연 패턴들(116) 사이로 수평적으로 연장될 수 있으며, 수직 절연층(VL)의 외측벽을 노출할 수 있다. 즉, 게이트 영역들(GR)은 수직적으로 인접한 절연 패턴들(116)과 수직 절연층(VL)의 외측벽에 의해 정의될 수 있다.
도 14a 및 도 14b를 참조하면, 게이트 영역들(GR)에 게이트 전극들(EL)이 형성될 수 있다. 예컨대, 게이트 전극들(EL)은 제1 분리 영역(140)을 통하여 게이트 영역들(GR) 내에 도전막을 형성한 후 제1 분리 영역(140) 내에 형성된 도전막의 일부를 제거하여 형성될 수 있다. 도전막은 도핑된 폴리실리콘막, 금속막(예를 들면, W) 또는 금속 질화막(예를 들어, TiN, TaN 또는 WN) 중의 적어도 하나로 형성될 수 있다. 도전막은, 예를들어 금속 질화막, 및 금속 질화막 상의 금속막을 포함할 수 있다. 도전막은 원자층 증착 방법에 의하여 형성될 수 있다.
일 실시예에 따르면, 도전막의 형성 전에, 게이트 영역들(GR)의 내벽을 콘포말하게 덮는 수평 절연층(HL)이 형성될 수 있다. 예컨대, 수평 절연층(HL)은 알루미늄 산화막 및/또는 하프늄 산화막과 같은 고유전막으로 형성될 수 있다.
게이트 영역들(GR) 내에 게이트 전극들(EL)이 형성됨에 따라, 기판(100) 상에 번갈아 반복적으로 적층된 절연 패턴들(116) 및 게이트 전극들(EL)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다.
도 15a 및 도 15b를 참조하면, 적층 구조체들(ST) 사이의 기판(100) 내에 공통 소스 영역들(CSR)이 형성될 수 있다. 공통 소스 영역들(CSR)은 제1 방향(D1)으로 나란히 연장될 수 있으며, 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소스 영역들(CSR)은 기판(100)과 다른 타입의 불순물을 기판(100) 내에 도핑하여 형성될 수 있다.
이어서, 제1 분리 영역들(140) 내에 제1 분리 절연막(142)이 형성될 수 있다. 예컨대, 제1 분리 절연막(142)은 실리콘 산화막으로 형성될 수 있다. 실시예들에 따르면, 도 6b에 도시된 바와 같이, 제1 분리 영역들(140) 내에 제1 분리 절연막(140)을 관통하여 공통 소스 영역(CSR)에 접속하는 공통 소스 플러그(144)가 형성될 수 있다.
적층 구조체들(ST) 상에 제1 층간 절연막(150)이 형성되고, 제1 층간 절연막(150) 내에 수직 기둥들(PL1-PL4)과 접속하는 하부 콘택들(LCP)이 형성될 수 있다. 예컨대, 하부 콘택들(LCP)은 제1 층간 절연막(150)을 관통하여 수직 기둥들(PL1-PL4)을 노출하는 하부 콘택 홀들을 형성한 후, 하부 콘택 홀들 내에 도전 물질(예컨대, 구리)을 채워 형성될 수 있다.
계속해서, 제1 층간 절연막(150) 상에 제2 층간 절연막(160)이 형성되고, 제2 층간 절연막(160) 내에 제2 방향(D2)으로 서로 인접한 하부 콘택들(LCP)의 쌍들을 연결하는 보조 배선들(SBL1-SBL4)이 형성될 수 있다. 일 실시예에 따르면, 보조 배선들(SBL1-SBL4)은 제2 층간 절연막(160) 내에 제2 방향(D2)으로 서로 인접한 하부 콘택들(LCP)의 쌍들을 노출하는 그루브들(162)을 형성한 후, 그루브들(162) 내에 도전 물질(예컨대, 구리)을 채워 형성될 수 있다.
본 발명의 실시예들에 따르면, 상대적으로 가까운 하부 콘택들(LCP)을 연결하는 보조 배선들(예컨대, 제1 보조 배선들(SBL1))과 상대적으로 먼 하부 콘택들(LCP)을 연결하는 보조 배선들(예컨대, 제2 보조 배선들(SBL2))이 실질적으로 동일한 길이를 가지며 일정한 피치로 교번적으로 배치되도록 형성될 수 있다. 이하 도 16a 내지 도 20b를 참조하여, 보조 배선들(SBL1-SBL4)의 형성 방법에 대해 자세히 설명한다.
도 16a 내지 도 20a는 본 발명의 실시예들에 따른 보조 배선들의 제조 방법을 설명하기 위한 평면도들이다. 도 16b 내지 도 20b는 각각 도 16a 내지 도 20a의 I-I' 선에 따른 부분 단면도들이다. 도 17c는 도 17a 및 도 17b의 노광 공정에 사용되는 포토마스크의 평면도이고, 도 18c는 도 18a 및 도 18b의 노광 공정에 사용되는 포토마스크의 평면도이다. 도 21a는 비교예에 따른 포토마스크의 평면도이다. 도 21b는 도 21a의 포토마스크를 이용하여 형성된 보조 배선들을 설명하기 위한 도면으로, 도 6에 대응되는 평면도이다.
도 16a 및 도 16b를 참조하면, 제2 층간 절연막(160) 상에 포토레지스트막(170)이 형성될 수 있다. 예컨대, 포토레지스트막(170)은 네거티브 타입일 수 있다. 이에 따라, 포토레지스트막(170)은 빛을 받은 부분이 현상액으로 제거되지 않고 남을 수 있다. 포토레지스트막(170)을 형성하는 과정은 코팅 및 베이킹 과정을 포함할 수 있다. 다른 실시예에 따르면, 도시하지는 않았지만, 제2 층간 절연막(160)과 포토레지스트막(170)과 사이에 하드 마스크막 및/또는 반사 방지막이 형성될 수 있다.
도 17a 내지 17c를 참조하면, 제1 노광 공정을 진행하여 포토레지스트막(170)의 일부를 변환시켜, 제1 방향(D1)으로 서로 이격된 제1 포토레지스트 패턴들(170a)을 형성할 수 있다. 제1 포토레지스트 패턴들(170a)의 각각은 제2 방향(D2)으로 신장될 수 있으며, 주기적인 물결 모양의 평면 형상을 가질 수 있다. 제1 노광 공정은 제1 포토마스크(M1)을 이용하여 진행될 수 있다. 제1 포토마스크(M1)는 차광부 바탕에 서로 이격된 제1 투광부(O1)로 구성될 수 있다. 제1 투광부(O1)를 통해 투과된 빛을 받은 포토레지스트막(170)의 부분들이, 현상액으로 제거되지 않는 제1 포토레지스트 패턴들(170a)로 변환될 수 있다.
도 18a 내지 18c를 참조하면, 제2 노광 공정을 진행하여, 제1 포토레지스트 패턴들(170a)로 변환되지 않은(제1 노광 공정 때 빛을 받지 않은 부분의) 포토레지스트막(170)의 다른 일부를 변환시켜, 제2 방향(D2)으로 서로 이격된 제2 포토레지스트 패턴들(170b)을 형성할 수 있다. 제2 포토레지스트 패턴들(170b)은 제1 포토레지스트 패턴들(170a)을 제1 방향(D1)으로 가로지르는 라인 형태를 가질 수 있다. 제2 포토레지스트 패턴들(170b)은 제1 노광 공정에 의해 제1 포토레지스트 패턴들(170a)로 변환되지 않은 포토레지스트막(170)의 잔부들을 제2 방향(D2)으로 분리시킬 수 있다. 제2 노광 공정은 제2 포토마스크(M2)를 이용하여 진행될 수 있다. 제2 포토마스크(M2)는 차광부 바탕에 서로 이격된 제2 투광부(O2)로 구성될 수 있다. 제2 포토마스크(M2)는 제1 포토마스크(M1)와 다른 것일 수 있다. 제1 및 제2 노광 공정들은 ArF이나 KrF 광원을 사용하여 진행될 수도 있으며, 또는 보다 더 높은 해상도를 위해 물속에서 진행되는 이머젼 리소그라피 공정으로 진행될 수도 있다.
도 19a 및 19b를 참조하면, 현상액을 이용하여 제1 및 제2 포토레지스트 패턴들(170a, 170b)로 바뀌지 않고 남은 포토레지스트막(170)을 제거하여, 제2 층간 절연막(160)의 상부면을 노출하는 포토레지스트 패턴(170p)이 형성될 수 있다.
도 20a 및 20b를 참조하면, 포토레지스트 패턴(170p)을 식각 마스크로 제2 층간 절연막(160)을 식각하여, 제2 방향(D2)으로 서로 인접한 하부 콘택들(LCP)의 쌍들을 공통으로 노출하는 그루브들(162)이 형성될 수 있다. 그루브들(162)의 형성 동안, 또는 형성 후에 포토레지스트 패턴(170p)은 제거될 수 있다. 이어서, 그루브들(162) 내에 도전 물질(예컨대, 구리)을 채움으로써, 도 15a 및 도 15b의 보조 배선들(SBL1-SBL4)의 형성이 완료될 수 있다.
일반적으로 상술한 그루브들(162)의 형성을 위한 포토레지스트 패턴들은 한번의 노광 공정을 이용하여 형성될 수 있다. 이 경우, 보조 배선들의 최소 피치를 구현하기 위해, 노광 공정은 도 21a에 도시된 바와 같은 제3 포토마스크(M3)를 이용하여 진행될 수 있다. 제3 포토 마스크(M3)에서, 제3 투광부(OP3)를 제외한 차광부들은 제2 방향(D2)으로 길쭉하며, 제1 및 제2 방향들(D1, D2)을 따라 2차원적으로 배열될 수 있다. 이와 같은 제3 포토 마스크(M3)를 이용하여 보조 배선들을 형성하는 경우, 도 21b에 도시된 바와 같이, 서로 다른 길이들을 갖는 보조 배선들(SBL)이 제1 방향(D1)을 따라 교번적으로 배치되도록 형성될 수 있다. 이에 따라, 제2 방향(D2)으로 서로 인접한 보조 배선들(SBL)의 말단들 부분에 서로 다른 피치들(PT1, PT2)이 존재하는 영역(FP, 이하 포비든 피치(forbidden pitch) 형성 영역)이 형성될 수 있다. 포비든 피치(forbidden pitch) 형성 영역(FP)에서, 제2 피치(PT2)는 제1 피치(PT1)의 약 2배 일 수 있다. 포비든 피치(forbidden pitch) 형성 영역(FP)에서 노광된 빛의 상호 간섭에 따른 포토레지스트 패턴들의 브릿지(bridge) 불량의 발생을 피하기 위해, 제2 방향(D2)으로 서로 인접한 보조 배선들(SBL) 사이의 제2 이격 거리(d2)는 제1 피치(PT1)보다 크도록 구현될 수 있다. 예컨대, 제1 피치(PT1)는 70 내지 80nm 일 수 있고, 제2 이격 거리(d2)는 100 내지 160nm 일 수 있다. 이와 같은 포비든 피치(forbidden pitch) 형성 영역(FP)은 후속 공정에서 공정 마진의 감소를 초래하여 반도체 장치의 제조 공정의 수율을 떨어뜨릴 수 있다. 그러나 본 발명의 실시예들에 따르면, 상술한 그루브들(162)을 형성하기 위한 포토레지스트 패턴들을 두번의 노광 공정을 이용하여 형성함으로써, 제1 방향(D1)을 따라 배치되는 보조 배선들이 동일한 길이를 갖도록 구현될 수 있다. 이에 따라, 상술한 바와 같은 포비든 피치(forbidden pitch) 형성 영역(FP)이 형성되지 않을 수 있으며, 결과적으로 후속 공정의 공정 마진이 향상되어 반도체 장치의 제조 공정의 수율이 증대될 수 있다.
다시 도 3 및 도 4를 참조하면, 제2 층간 절연막(160) 상에 보조 배선들(SBL1-SBL4)의 상면들을 덮는 제3 층간 절연막(180)이 형성될 수 있고, 제3 층간 절연막(180) 내에 보조 배선들(SBL1-SBL4)과 접속하는 상부 콘택들(UCL)이 형성될 수 있다. 이어서, 제3 층간 절연막(180) 상에 제2 방향(D2)으로 연장하며 상부 콘택들(UCL)과 접속하는 비트라인들(BL1, BL2)이 형성될 수 있다. 이로써, 도 3 및 도 4의 반도체 장치의 구현이 완료될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다.

Claims (10)

  1. 기판 상에서 제1 방향으로 연장하고, 제1 분리 절연막을 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 및 제2 선택 라인들;
    상기 제1 및 제2 선택 라인들의 각각에 결합되는 복수의 제1 및 제2 수직 기둥들, 상기 제1 수직 기둥들은 상기 제1 분리 절연막에 가장 인접하고, 상기 제2 수직 기둥들은 상기 제1 수직 기둥들로부터 사선 방향에 배치되고;
    상기 제2 방향으로 서로 인접한 상기 제1 수직 기둥들의 쌍들을 각각 전기적으로 연결하는 제1 보조 배선들; 및
    상기 제2 방향으로 서로 인접한 상기 제2 수직 기둥들의 쌍들을 각각 전기적으로 연결하는 제2 보조 배선들을 포함하고,
    상기 제1 및 제2 보조 배선들은 상기 제1 방향을 따라 교번적으로 배치되되, 상기 제1 및 제2 보조 배선들의 일단들 및 타단들은 각각 상기 제1 방향을 따라 정렬되는 반도체 장치.
  2. 제 1 항에 있어서,
    제2 분리 절연막을 사이에 두고 상기 제2 선택 라인으로부터 상기 제2 방향으로 이격되는 제3 선택 라인;
    상기 제2 및 제3 선택 라인들에 각각 결합되는 복수의 제3 및 제4 수직 기둥들, 상기 제4 수직 기둥들은 상기 제2 분리 절연막에 가장 인접하고, 상기 제3 수직 기둥들은 상기 제4 수직 기둥들로부터 사선 방향에 배치되고;
    상기 제2 방향으로 서로 인접한 상기 제3 수직 기둥들의 쌍들을 각각 전기적으로 연결하는 제3 보조 배선들; 및
    상기 제2 방향으로 서로 인접한 상기 제4 수직 기둥들의 쌍들을 각각 전기적으로 연결하는 제4 보조 배선들을 포함하되,
    상기 제3 및 제4 보조 배선들은 상기 제1 방향을 따라 교번적으로 배치되되, 상기 제3 및 제4 보조 배선들의 일단들 및 타단들은 각각 상기 제1 방향을 따라 정렬되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제3 보조 배선들은 상기 제1 보조 배선들로부터 상기 제2 방향으로 제1 거리만큼 각각 이격되고,
    상기 제4 보조 배선들은 상기 제2 보조 배선들로부터 상기 제2 방향으로 상기 제1 거리만큼 각각 이격되는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제1 및 제2 보조 배선들 사이의 제1 피치와 상기 제3 및 제4 보조 배선들 사이의 제2 피치는 서로 동일하되,
    상기 제1 거리는 상기 제1 및 제2 피치들보다 작은 반도체 장치.
  5. 제 2 항에 있어서,
    상기 기판과 상기 제1 내지 제3 선택 라인들 사이에 개재되고, 수직적으로 적층되는 워드 라인들을 더 포함하되,
    상기 복수의 수직 기둥들은 상기 워드 라인들을 관통하여 상기 기판에 연결되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제1 분리 절연막의 하면은 상기 워드 라인들 중 최상층의 워드 라인의 상면보다 높고,
    상기 제2 분리 절연막은 상기 워드 라인들을 상기 제2 방향으로 분리하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제1 및 제2 보조 배선들은 실질적으로 서로 동일한 제1 길이를 갖고,
    상기 제3 및 제4 보조 배선들은, 실질적으로 서로 동일하되 상기 제1 길이보다 큰 제2 길이를 갖는 반도체 장치.
  8. 제 2 항에 있어서,
    상기 제1 및 제2 보조 배선들은, 상기 제1 방향으로 돌출되고 상기 제1 분리 절연막과 중첩되는 제1 돌출부들을 갖고,
    상기 제3 및 제4 보조 배선들은, 상기 제1 방향의 반대 방향으로 돌출되고 상기 제2 분리 절연막과 중첩되는 제2 돌출부들을 갖는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 및 제2 돌출부들 상에 각각 배치되는 상부 콘택들;
    상기 제1 돌출부들 상의 상부 콘택들을 통해 상기 제1 및 제2 보조 배선들과 연결되는 제1 비트 라인들; 및
    상기 제2 돌출부들 상의 상부 콘택들을 통해 상기 제3 및 제4 보조 배선들과 연결되는 제2 비트라인들을 더 포함하되,
    상기 제1 및 제2 비트라인들은 상기 제2 방향으로 연장하고, 상기 제1 방향을 따라 교번적으로 배치되는 반도체 장치.
  10. 기판 상에서, 제1 방향으로 연장하고 상기 제1 방향과 교차하는 제2 방향을 따라 배치되는 선택 라인들;
    상기 선택 라인들 각각에 결합되는 복수의 수직 기둥들, 상기 복수의 수직 기둥들은 상기 제1 방향 및 상기 제2 방향을 따라 지그재그 형태로 배치되고; 및
    서로 다른 선택 라인들에 각각 결합되고, 상기 제2 방향으로 서로 인접한 수직 기둥들의 쌍들을 각각 연결하는 보조 배선들을 포함하고,
    상기 보조 배선들은:
    실질적으로 서로 동일한 제1 길이를 갖고, 제1 피치로 상기 제1 방향을 따라 배치되는 제1 보조 배선들; 및
    상기 제1 보조 배선들로부터 제1 거리만큼 상기 제2 방향으로 각각 이격되고, 실질적으로 서로 동일한 제2 길이를 갖는 제2 보조 배선들을 포함하되,
    상기 제1 거리는 상기 제1 피치보다 작은 반도체 장치.
KR1020160170556A 2016-12-14 2016-12-14 반도체 장치 KR20180068653A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160170556A KR20180068653A (ko) 2016-12-14 2016-12-14 반도체 장치
US15/665,562 US10319741B2 (en) 2016-12-14 2017-08-01 Semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160170556A KR20180068653A (ko) 2016-12-14 2016-12-14 반도체 장치

Publications (1)

Publication Number Publication Date
KR20180068653A true KR20180068653A (ko) 2018-06-22

Family

ID=62490254

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160170556A KR20180068653A (ko) 2016-12-14 2016-12-14 반도체 장치

Country Status (2)

Country Link
US (1) US10319741B2 (ko)
KR (1) KR20180068653A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109003984B (zh) * 2018-07-23 2021-11-02 长江存储科技有限责任公司 3d存储器件及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
KR100819673B1 (ko) 2006-12-22 2008-04-04 주식회사 하이닉스반도체 반도체 소자 및 그의 패턴 형성 방법
KR100983711B1 (ko) 2008-08-29 2010-09-24 주식회사 하이닉스반도체 반도체소자의 형성방법
KR20100059512A (ko) 2008-11-26 2010-06-04 주식회사 하이닉스반도체 노광 마스크 및 이를 이용한 패턴 형성 방법
US8247904B2 (en) 2009-08-13 2012-08-21 International Business Machines Corporation Interconnection between sublithographic-pitched structures and lithographic-pitched structures
KR101195267B1 (ko) 2010-12-29 2012-11-14 에스케이하이닉스 주식회사 미세 패턴 형성 방법
US8575020B2 (en) 2011-03-02 2013-11-05 Texas Instruments Incorporated Pattern-split decomposition strategy for double-patterned lithography process
KR20130022677A (ko) 2011-08-26 2013-03-07 에스케이하이닉스 주식회사 반도체 소자의 미세 패턴들의 배열을 형성하는 방법
US9417534B2 (en) 2012-04-02 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography method and structure for resolution enhancement with a two-state mask
KR102002802B1 (ko) * 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치
KR102031187B1 (ko) * 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
JP6028516B2 (ja) 2012-10-19 2016-11-16 富士通セミコンダクター株式会社 マスクパターンの製造方法
KR102130558B1 (ko) * 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
JP6366412B2 (ja) 2014-08-01 2018-08-01 キヤノン株式会社 パターン形成方法

Also Published As

Publication number Publication date
US20180166345A1 (en) 2018-06-14
US10319741B2 (en) 2019-06-11

Similar Documents

Publication Publication Date Title
KR102353929B1 (ko) 반도체 장치
JP7300258B2 (ja) ３次元半導体メモリ装置
KR102449571B1 (ko) 반도체 장치
KR102461150B1 (ko) 3차원 반도체 메모리 장치
KR102613511B1 (ko) 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
CN107039457B (zh) 三维半导体存储器件及其制造方法
KR102520042B1 (ko) 3차원 반도체 장치
KR102234266B1 (ko) 반도체 장치 및 그 제조 방법
KR102342853B1 (ko) 수직형 메모리 소자를 구비한 집적회로 소자
US8836020B2 (en) Vertical nonvolatile memory devices having reference features
KR102066925B1 (ko) 반도체 장치 및 그 제조 방법
JP5566675B2 (ja) メモリ半導体装置、その製造方法、及び動作方法
KR20180045975A (ko) 반도체 장치 및 그 제조 방법
CN107527914A (zh) 垂直非易失性存储器装置及其制造方法
US20210066343A1 (en) Integrated circuit device and method of manufacturing the same
KR20130006794A (ko) 미세 패턴 형성 방법 및 반도체 소자의 제조 방법
TW201539454A (zh) 具有電荷儲存節點隔離之三維非揮發性記憶體
KR20170101345A (ko) 반도체 장치
KR20200031442A (ko) 집적회로 소자 및 그 제조 방법
US11398495B2 (en) Semiconductor devices
KR20170121785A (ko) 3차원 반도체 장치
CN215220721U (zh) 半导体器件
KR20180068653A (ko) 반도체 장치
KR20190066489A (ko) 반도체 메모리 소자 및 그 제조 방법
KR20130115913A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal