KR20130115913A - 반도체 소자의 제조 방법 - Google Patents

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KR20130115913A
KR20130115913A KR1020120038711A KR20120038711A KR20130115913A KR 20130115913 A KR20130115913 A KR 20130115913A KR 1020120038711 A KR1020120038711 A KR 1020120038711A KR 20120038711 A KR20120038711 A KR 20120038711A KR 20130115913 A KR20130115913 A KR 20130115913A
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김철호
김봉철
이대엽
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삼성전자주식회사
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    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
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    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Abstract

반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 제1 층들 및 제2 층들을 교대로 적층한 적층 구조물을 형성하는 단계; 적층 구조물 상에 마스크층을 형성하는 단계; 및 광원에 대하여 투과율이 상이한 복수의 영역들을 포함하는 레티클을 이용하여 마스크층을 패터닝하여, 복수의 패턴 단차들을 가지는 마스크 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 수직 구조의 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 공정이 단순화되어 제조가 용이한 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 기판 상에 제1 층들 및 제2 층들을 교대로 적층한 적층 구조물을 형성하는 단계; 상기 적층 구조물 상에 마스크층을 형성하는 단계; 및 광원에 대하여 투과율이 상이한 복수의 영역들을 포함하는 레티클을 이용하여 상기 마스크층을 패터닝하여, 복수의 패턴 단차들을 가지는 마스크 패턴을 형성하는 단계를 포함한다.
본 발명의 일부 실시예들에서, 상기 복수의 영역들은 순차적으로 배치되는 제1 영역 내지 제n 영역을 포함하며, 상기 제1 영역에서부터 상기 제n 영역까지 소정 간격으로 광원에 대한 투과율이 증가하고, 상기 n은 2 이상의 자연수일 수 있다.
본 발명의 일부 실시예들에서, 상기 마스크 패턴은 상기 제1 영역에 대응하는 제1 패턴 영역으로부터 상기 제n 영역에 대응하는 제n 패턴 영역을 포함하는 복수의 패턴 영역들을 포함하고, 상기 제1 패턴 영역에서부터 상기 제n 패턴 영역까지 소정 간격으로 높이가 낮아지며 상기 복수의 패턴 단차들을 형성할 수 있다.
본 발명의 일부 실시예들에서, 상기 기판에, 메모리 셀들이 위치하는 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 주변 회로 영역이 정의되고, 상기 복수의 패턴 영역들은 상기 셀 어레이 영역 및 상기 주변 회로 영역의 사이에 위치하며, 상기 제1 패턴 영역은 상기 셀 어레이 영역에 인접하고, 상기 제n 패턴 영역은 상기 주변 회로 영역에 인접할 수 있다.
본 발명의 일부 실시예들에서, 상기 적층 구조물에 상기 복수의 패턴 단차들에 대응되는 복수의 구조물 단차들이 형성되도록, 상기 마스크 패턴을 이용하여 상기 적층 구조물을 식각하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 레티클은 기저층 및 금속층을 포함하고, 상기 복수의 영역들에서 상기 금속층의 두께가 서로 다를 수 있다.
본 발명의 일부 실시예들에서, 상기 레티클은 위상 반전 마스크(phase shift mask)이고, 상기 금속층은 위상 반전층을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 기판에, 메모리 셀들이 위치하는 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 주변 회로 영역이 정의되고, 상기 셀 어레이 영역에서, 상기 적층 구조물을 관통하여 상기 기판과 연결되는 제1 개구부를 형성하는 단계; 상기 제1 개구부 상에 게이트 유전층의 적어도 일부를 형성하는 단계; 상기 게이트 유전층 상에 채널 영역을 형성하는 단계; 및 상기 제1 개구부가 매립되도록 상기 채널 영역 상에 매립 절연층들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 기판에, 메모리 셀들이 위치하는 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 주변 회로 영역이 정의되고, 상기 셀 어레이 영역에서, 상기 적층 구조물을 관통하여 상기 기판과 연결되는 제1 개구부를 형성하는 단계; 상기 제1 개구부 상에 채널 영역을 형성하는 단계; 상기 제1 개구부가 매립되도록 상기 채널 영역 상에 매립 절연층을 형성하는 단계; 상기 셀 어레이 영역에서, 상기 적층 구조물을 관통하여 상기 기판과 연결되는 제2 개구부를 형성하는 단계; 상기 제2 개구부들을 통해 노출된 상기 제2 층들을 제거하여 상기 제2 개구부로부터 연장되며 상기 채널 영역의 측면을 노출시키는 측면 개구부를 형성하는 단계; 상기 측면 개구부 내에 게이트 유전층을 형성하는 단계; 및 상기 측면 개구부가 매립되도록 상기 게이트 유전층 상에 메모리 셀 트랜지스터 전극 및 선택 트랜지스터 전극을 포함하는 게이트 전극들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은, 구조물을 형성하는 단계; 상기 구조물 상에 마스크층을 형성하는 단계; 광원에 대하여 투과율이 상이한 복수의 영역들을 포함하는 레티클을 제공하는 단계; 상기 레티클을 이용하여 상기 마스크층을 패터닝하여, 복수의 패턴 영역들을 포함하는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴을 이용하여 상기 구조물을 식각하여, 복수의 구조물 영역들을 포함하는 구조물 패턴을 형성하는 단계를 포함하고, 상기 복수의 영역들은 연속적으로 배치되는 제1 영역 내지 제n 영역을 포함하고, 제n-1 영역은 상기 제n 영역과 소정 크기의 투과율 차이를 가지고, 상기 복수의 패턴 영역들은 상기 복수의 영역들에 순차적으로 대응하는 제1 패턴 영역 내지 제n 패턴 영역을 포함하고, 제n-1 패턴 영역은 상기 제n 패턴 영역과 소정 높이만큼 높이 차이를 가지고, 상기 복수의 구조물 영역들은 상기 복수의 패턴 영역들에 순차적으로 대응하는 제1 구조물 영역 내지 제n 구조물 영역을 포함하고, 제n-1 구조물 영역은 상기 제n 구조물 영역과 소정 높이만큼 높이 차이를 가지며, 상기 n은 2 이상의 자연수이다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따르면,　투과율이 상이한 영역들을 포함하는 레티클을 사용함으로써, 복수의 단차들을 포함하는 구조물을 단순화된 공정으로 용이하게 형성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의한 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의한 비휘발성 메모리 소자의 구조를 나타내는 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의한 비휘발성 메모리 소자의 구조를 나타내는 개략적인 사시도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 사용되는 레티클과 마스크층의 대응 관계를 도시하는 개략도이다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 도 3의 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서 공정 순서에 따라서 도 3의 사시도를 y 방향에서 바라본 단면도들이다.
도 6은 일 실시예에 따른 반도체 소자의 제조 방법에 의한 비휘발성 메모리 소자의 구조를 나타내는 개략적인 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의한 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다. 도 1에는 수직 채널 구조를 가지는 수직 구조의 낸드(NAND) 플래시 메모리 소자의 등가회로도가 예시된다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(string)(11)을 포함할 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1 - MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 - MCn) 및 스트링 선택 트랜지스터(SST)가 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1 - MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1 - WLn)은 각각의 메모리 셀(MC1 - MCn)에 결합되어 이들에 결합된 메모리 셀(MC1 - MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1 - MCn)의 수는 반도체 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(11)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인(drain)측에는 복수의 비트 라인(BL1 - BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(11)의 타측, 예컨대, 접지 선택 트랜지스터(GST)의 소스(source)측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링들(11)의 복수의 메모리 셀들(MC1 - MCn) 중 동일 층에 배열된 메모리 셀들(MC1 - MCn)의 각 게이트들에는 워드 라인(WL1 - WLn)이 공통적으로 연결될 수 있다. 워드 라인(WL1 - WLn)의 구동에 따라 복수의 메모리 셀(MC1 - MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1 - BLm)과 메모리 셀(MC1 - MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 이의 게이트에 연결되는 스트링 선택 라인(SSL)에 의해 복수의 비트 라인(BL1 - BLm)과 복수의 메모리 셀(MC1 - MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터(GST)는 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 접지 선택 트랜지스터(GST)는 이의 게이트에 각각 연결되는 접지 선택 라인(GSL)에 의해 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의한 비휘발성 메모리 소자의 구조를 나타내는 개략적인 평면도이다.
도 2를 참조하면, 비휘발성 메모리 소자(100)는 셀 어레이 영역(C), 연결 영역(D) 및 연결 영역(D) 외측의 주변 회로 영역(P)을 포함할 수 있다.
셀 어레이 영역(C)에는, 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트 라인들(190), 게이트 라인들(151-158: 150)이 배치된다. 본 명세서에서, 게이트 라인들(150)은 도전성 물질을 포함하므로 도전 라인으로도 지칭될 수 있다. 게이트 라인들(150)은 x 방향으로 연장될 수 있으며, 비트 라인들(190)은 상기 x 방향에 수직한 y 방향으로 연장될 수 있다. 게이트 라인(150)에는 복수의 채널 영역들(130)이 예를 들어, 지그 재그(zig-zag)의 형태로 배치될 수 있으며, 각각의 채널 영역들(130)은 비트 라인들(190)에 전기적으로 연결된다.
연결 영역(D)은 셀 어레이 영역(C)과 주변 회로 영역(P)의 사이에 배치된다. 연결 영역(D)에는 셀 어레이 영역(C)으로부터 연장된 게이트 라인들(150)이 배치되며, 게이트 라인들(150)이 연장되는 길이는 최하층의 게이트 라인(151)으로부터 최상층의 게이트 라인(158)으로 갈수록 소정 길이(L1)만큼 짧아질 수 있으며, 이에 의해 복수의 단차들이 형성될 수 있다. 게이트 라인들(150)과 상기 주변 회로 영역을 전기적으로 연결하는 배선 구조체가 배치된다. 상기 배선 구조체는 통합 워드 라인들(221-228: 220) 및 콘택 플러그들(201-208: 200)을 포함할 수 있다. 각각의 통합 워드 라인들(220)에 의해 공동으로 연결되는 게이트 라인들(150)의 개수는 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
주변 회로 영역(P)은 연결 영역(D)의 외측에 배치된다. 주변 회로 영역(P)에는 상기 메모리 셀들의 구동을 위한 회로들 및 상기 메모리 셀들에 저장된 정보를 판독하기 위한 회로들 등이 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 의한 비휘발성 메모리 소자의 구조를 나타내는 개략적인 사시도이다. 도 3에서는 도 2의 절단선 Ⅲ - Ⅲ'에 대응하는 부분이 도시된다.
도 3에서는 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시되어 있을 수 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다. 도 3를 참조하면, 비휘발성 메모리 소자(1000)는, 셀 어레이 영역(C) 및 연결 영역(D)을 포함한다.
셀 어레이 영역(C)은 기판(100) 상에 배치된 채널 영역(130) 및 채널 영역(130)의 측벽을 따라 배치된 복수의 메모리 셀 스트링들을 포함한다. 복수의 메모리 셀 스트링들은, x 방향으로 배열된 채널 영역(130)의 둘레를 따라 형성되어, x 방향으로 배열될 수 있다. 도 3에 도시된 바와 같이, 채널 영역(130)의 측면을 따라 기판(100)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11)(도 1 참조)이 배열될 수 있다. 각 메모리 셀 스트링(11)은 2개의 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 2개의 스트링 선택 트랜지스터(SST1, SST2)를 포함할 수 있다.
기판(100)은 x 방향과 y 방향으로 연장되는 상부면을 가질 수 있다. 기판(100)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널 영역(130)이 기판(100)상에 z 방향으로 연장되도록 배치될 수 있다. 채널 영역(130)은 인접한 채널 영역(130)과 x 방향 및 y 방향으로 이격하여 배치될 수 있으며, 예를 들어, x 방향으로 지그 재그의 형태로 배치될 수 있다. 즉, x 방향으로 인접하여 배열되는 채널 영역들(130)은 y 방향으로 오프셋(off-set)되어 배치될 수 있다. 또한, 본 발명은 채널 영역들(130)이 2열로 오프셋되어 배치된 경우를 도시하였으나 이에 한정되지 않으며, 3열 이상으로 오프셋되어 지그 재그 형태로 배치될 수도 있다. 채널 영역(130)은 예를 들어, 환형(annular)으로 형성될 수 있다. 채널 영역(130)은 저면에서 기판(100)과 직접 접촉되어 전기적으로 연결될 수 있다. 채널 영역(130)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다. 채널 영역(130)은 내부에 매립 절연층(170)이 형성될 수 있다.
y 방향으로 인접한 채널 영역들(130)의 사이에는 도시되지 않은 절연 영역이 x 방향으로 연장되어 배치될 수 있다. 또한, 상기 절연 영역의 하부에는, 불순물 영역(미도시)이 기판(100)의 상부면에 인접하여 배치될 수 있다. 상기 불순물 영역은 소스 영역이 될 수 있고, 기판(100)의 다른 영역과 PN 접합을 형성할 수 있다. 도 1의 공통 소스 라인(CSL)은 도시되지 않은 영역 상에서 상기 불순물 영역과 연결될 수 있다.
도전층(193)이 매립 절연층(170)의 상면을 덮고 채널 영역(130)과 전기적으로 연결되도록 형성될 수 있다. 도전층(193)은 도핑된 폴리 실리콘을 포함할 수 있다. 도전층(193)은 스트링 선택 트랜지스터(SST1, SST2)의 드레인 영역으로 작용할 수 있다.
y 방향으로 배열된 제1 스트링 선택 트랜지스터들(SST1)은 도전층(193)을 통해 비트 라인(190)(도 2 참조)에 공통적으로 연결될 수 있다. 비트 라인(190)은 y 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있으며, 도전층(193) 상에 형성된 비트 라인 콘택 플러그(미도시)를 통해 전기적으로 연결될 수 있다. 또한, y 방향으로 배열된 제1 접지 선택 트랜지스터들(GST1)은 각각 이들에 인접한 상기 불순물 영역(미도시)과 전기적으로 연결될 수 있다.
복수의 게이트 라인들(150)이 채널 영역(130)의 측면을 따라 기판(100)으로부터 z 방향으로 이격하여 배열될 수 있다. 게이트 라인들(150)은 각각 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트일 수 있다. 게이트 라인들(150)은 x 방향으로 배열된 인접한 메모리 셀 스트링에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)의 게이트 라인(157, 158)은 스트링 선택 라인(SSL)(도 1 참조)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4)의 게이트 라인들(153, 154, 155, 156)은 워드 라인들(WL1, WL2, WLn-1, WLn)(도 1 참조)에 연결될 수 있다. 접지 선택 트랜지스터(GST1, GST2)의 게이트 라인(151, 152)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다. 게이트 라인들(150)은 금속막, 예컨대 텅스텐(W)을 포함할 수 있다. 또한, 도시되지는 않았지만, 게이트 라인들(150)은 확산 방지막(diffusion barrier)(미도시)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
게이트 유전층(140)이 채널 영역(130)과 게이트 라인들(150) 사이에 배치될 수 있다. 도 3에는 구체적으로 도시되지 않았으나 게이트 유전층(140)은 채널 영역(130)으로부터 차례로 적층된 터널링 절연층, 전하 저장층 및 블록킹 절연층을 포함할 수 있다.
상기 터널링 절연층은 F-N 방식으로 전하를 전하 저장층으로 터널링시킬 수 있다. 상기 터널링 절연층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 예컨대, 상기 전하 저장층은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 블록킹 절연층은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 산화막보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미한다.
복수의 층간 절연층들(160)이 게이트 라인들(150)의 사이에 배열될 수 있다. 층간 절연층들(160)도 게이트 라인들(150)과 마찬가지로 z 방향으로 서로 이격되고 x 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(160)의 일 측면은 채널 영역(130) 과 접촉될 수 있다. 층간 절연층들(160)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 3에서, 메모리 셀들(MC1, MC2, MC3, MC4)은 4개가 배열되는 것으로 도시되어 있지만, 이는 예시적이며 반도체 메모리 소자(1000)의 용량에 따라 더 많거나 더 적은 수의 메모리 셀들이 배열될 수도 있다. 또한, 메모리 셀 스트링들의 스트링 선택 트랜지스터(SST1, SST2) 및 접지 선택 트랜지스터(GST1, GST2)는 각각 한 쌍으로 배열되어 있다. 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST1, GST2)의 개수를 각각 적어도 두 개 이상으로 함으로써, 선택 게이트 라인들(151, 152, 157, 158)은 z 방향으로의 게이트 길이를 한 개인 경우보다 크게 줄일 수 있어서 보이드(void) 없이 층간 절연층들(160) 사이를 채울 수 있다. 그러나, 본 발명은 이러한 형태로 한정되지 않으며, 도 1에 도시된 메모리 셀 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)와 같이 각각 하나씩 존재할 수도 있다. 또한, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)은 메모리 셀들(MC1, MC2, MC3, MC4)과 상이한 구조를 가질 수도 있다.
연결 영역(D)은 게이트 라인들(150) 및 층간 절연층들(160)이 연장되는 영역이며, 게이트 라인들(150) 및 층간 절연층들(160)에 의해 형성된 단차들(S)을 포함한다. 단차들(S)은, 하나의 게이트 라인(150), 하나의 층간 절연층(160) 및 게이트 라인(150)의 상부와 하부의 게이트 유전층(140)을 포함하는 상부층이, 상기 상부층의 하부에 놓이는 하나의 게이트 라인(150), 하나의 층간 절연층(160) 및 게이트 라인(150)의 상부와 하부의 게이트 유전층(140)을 포함하는 하부층보다 소정 길이(L1)만큼 짧게 연장되어 형성될 수 있다. 상기 상부층의 높이(H1)는 상기 하부층의 높이(H2)와 동일하거나 유사할 수 있으나, 이에 한정되지 않는다. 단차들(S)에는 통합 워드 라인들(220)(도 2 참조)에 결하기 위한 콘택 플러그들(200)(도 2 참조)이 형성될 수 있다.
주변 회로 영역(미도시)은 연결 영역(D)의 x 방향을 따른 외측에 배치될 수 있다. 도면에는 도시되지 않았으나, 주변 회로 영역에는 고전압 트랜지스터, 저전압 트랜지스터 및 저항과 같은 소자들이 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 사용되는 레티클과 마스크층의 대응 관계를 도시하는 개략도이다.
도 4를 참조하면, 포토리소그래피 공정에 사용되는 레티클(reticle)(R), 및 레티클(R)의 투과율과 전기장 세기가 나타난다. 또한, 레티클(R)에 대응되어 형성되는 마스크 패턴(110P)도 도시된다. 레티클(R)은 포토리소그래피에 의한 패터닝 공정에서 사용되는 마스크를 의미하며, 본 명세서에서는 노광 대상층 상의 마스크층과 구별하기 위해 레티클로 지칭한다. 상기 전기장 세기는 노광 대상층 상에서의 전기장의 제곱을 의미한다.
레티클(R)은 기저층(Ra) 및 패턴층(Rb)을 포함할 수 있다. 기저층(Ra)은 예를 들어 석영(quartz)를 포함할 수 있다. 패턴층(Rb)은 패턴을 정의하는 층으로서, 예를 들어 몰리브덴(Mo), 크롬(Cr) 또는 이의 합금들을 포함할 수 있다. 레티클(R)은 예를 들어, 감쇄형(attenuated) 위상 반전 마스크와 같은 위상 반전 마스크(phase shift mask, PSM)일 수 있으며, 이 경우 패턴층(Rb)은 위상 반전층을 포함할 수 있다. 또한, 패턴층(Rb)은 차광층을 더 포함하여 복수의 층으로 이루어질 수 있다. 레티클(R)은 마스크 패턴(110P)과 같은 복수의 단차들을 포함하는 패턴을 형성하기 위해 사용될 수 있다.
레티클(R)은 순차적으로 배치되는 제1 영역(R1) 내지 제11 영역(R11)까지의 복수의 영역들을 포함할 수 있다. 상기 복수의 영역들은 제1 영역(R1) 내지 제11 영역(R11)까지 광원에 대한 투과율이 소정 간격, 예를 들어 10 % 간격으로 증가될 수 있다. 이러한 투과율의 변화는, 도 4에는 도시된 것과 같이, 패턴층(Rb)의 두께 차이에 의한 것일 수 있다. 예를 들어, 제n-1 영역(Rn-1)의 패턴층(Rb)은 제n 영역(Rn)의 패턴층(Rb)보다 두꺼울 수 있다. 여기에서, n은 2 이상의 자연수이다. 또는, 다른 실시예에서, 투과율의 변화는 패턴층(Rb) 내의 첨가물질을 변화시킴으로써 발생될 수도 있다. 상기 복수의 영역들의 수는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
투과율의 변화는 노광 대상층 상의 전기장의 세기의 변화로부터 기인한 것일 수 있다. 투과율과 전기장의 세기는 비례 관계일 수 있다. 예를 들어, 위상 반전 마스크의 경우, 위상의 변경 없이 투과율만 변화되도록 패턴층(Rb)의 두께를 결정할 수 있다. 인접한 상기 복수의 영역들 사이의 투과율의 차이 및 전기장의 세기의 차이(ΔI)는 상기 복수의 영역들의 수에 따라 조정될 수 있다.
레티클(R)을 사용하여 포토리소그래피 공정을 수행함으로써, 노광 대상층, 예를 들어 포토레지스트층으로 이루어진 마스크 패턴(110P)이 구현된다. 마스크 패턴(110P)은 각각 레티클(R)의 제1 영역(R1) 내지 제10 영역(R10)에 대응되는 제1 패턴 영역(111) 내지 제10 패턴 영역(120)을 포함할 수 있다. 제1 영역(R1)에 대응되는 제1 패턴 영역(111)은 광원이 전달되지 않아 가장 큰 두께를 가질 수 있다. 제11 영역(R11)에 대응되는 영역은 제10 패턴 영역(120)의 외측 영역에 해당하며, 100 %의 투과율로 노광되어 마스크 패턴(110P)이 잔존하지 않을 수 있다. 제1 패턴 영역(111)에서부터 제10 패턴 영역(120)까지 소정 간격으로 높이가 낮아지며, 영역들의 경계에서 복수의 패턴 단차들이 형성될 수 있다.
도 5a 내지 도 5h는 본 발명의 일 실시예에 따른 도 3의 반도체 소자의 제조 방법을 설명하기 위한 단면도들로서 공정 순서에 따라서 도 3의 사시도를 y 방향에서 바라본 단면도들이다.
도 5a를 참조하면, 기판(100) 상에 복수의 층간 희생층들(181-188: 180) 및 복수의 층간 절연층들(161-169: 160)이 교대로 적층된다. 층간 희생층들(180)과 층간 절연층들(160)은 도시된 바와 같이 제1 층간 절연층(161)을 시작으로 기판(100) 상에 서로 교대로 적층될 수 있다.
층간 희생층들(180)은 층간 절연층들(160)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 층간 희생층들(180)은, 층간 희생층들(180)을 식각하는 공정에서, 층간 절연층들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 층간 절연층(160)의 식각 속도에 대한 층간 희생층(180)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(160)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 층간 희생층(180)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 층간 절연층(160)과 다른 물질일 수 있다.
일 실시예에 따르면, 도시된 바와 같이, 상기 층간 절연층들(160)의 두께는 모두 동일하지 않을 수 있다. 상기 층간 절연층들(160) 중 최하부의 제1 층간 절연층(161)은 상대적으로 얇은 두께로 형성될 수 있다. 하지만, 층간 절연층들(160) 및 층간 희생층들(180)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(160) 및 층간 희생층들(180)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
적층된 층간 절연층들(160) 및 층간 희생층들(180) 상에 마스크층(110)이 형성된다. 마스크층(110)은 셀 어레이 영역(C)으로부터 연장되는 층간 절연층들(160) 및 층간 희생층들(180)을 연결 영역(D)에서 절단하기 위한 층이다. 마스크층(110)은 예를 들어, 포토레지스트층일 수 있다. 선택적으로, 마스크층(110)은 감광성 물질 및 비감광성 물질의 복합층으로 형성될 수도 있다.
도 5b를 참조하면, 노광(exposure)공정 및 현상(develop) 공정을 수행하여 마스크 패턴(110P)을 형성할 수 있다. 마스크 패턴(110P)은 도 4를 참조하여 상술한 것과 같이, 투과율이 상이한 복수의 영역들을 포함하는 레티클(R)을 노광 마스크로 사용함으로써 형성될 수 있다. 마스크 패턴(110P)은 제1 패턴 영역(111) 내지 제8 패턴 영역(118)을 포함할 수 있다. 제8 패턴 영역(118) 외측의 영역에는 마스크 패턴(110P)이 잔존하지 않을 수 있다.
본 발명의 실시예에 따르면, 복수의 단차들을 포함하는 마스크 패턴(110P)은 1 회의 포토리소그래피 공정에 의해 형성될 수 있다.
도 5c를 참조하면, 마스크 패턴(110P)을 식각 마스크로 이용하여, 하부의 층간 희생층들(180)과 층간 절연층들(160)의 적층 구조물을 식각하는 공정이 수행될 수 있다. 상기 식각 공정은 건식 식각법 또는 습식 식각법을 이용하여 이방성 식각으로 수행할 수 있다. 예를 들어, 마스크 패턴(110P)에 대한 식각율과, 층간 희생층들(180) 및 층간 절연층들(160)에 대한 식각율이 동일하거나 유사한 식각제 및 식각 조건들을 사용하여 마스크 패턴(110P)의 단차들이 하부의 상기 적층 구조물에 반영될 수 있도록 식각 공정이 수행될 수 있다. 실시예에 따라, 제1 층간 절연층(161)이 제8 패턴 영역(118) 외측의 영역에 잔존할 수도 있다.
본 단계에 의해, 최종적으로 복수의 단차들이 형성된 층간 절연층들(160) 및 층간 희생층들(180)의 적층 구조물이 형성된다. 상기 적층 구조물은 제1 패턴 영역(121) 내지 제8 패턴 영역(128)을 포함할 수 있다. 상기 패턴 영역들 사이의 단차는 마스크 패턴(110P)의 단차들에 대응될 수 있다. 따라서, 마스크 패턴(110P)의 단차들 중 일부의 높이가 변경될 경우, 이에 대응하는 상기 패턴 영역들 사이의 단차도 변경될 수 있다.
도 5d를 참조하면, 먼저, 단차가 형성된 층간 절연층들(160) 및 층간 희생층들(180) 상에 연결 영역 절연층(175)이 형성될 수 있다. 연결 영역 절연층(175)은 층간 절연층들(160)과 동일한 물질을 포함할 수 있다. 비휘발성 메모리 소자의 일 실시예에 따른 제조 방법에서, 주변 회로 영역(P)(도 2 참조)이 먼저 형성된 후, 셀 어레이 영역(C) 및 연결 영역(D)이 형성될 수 있다. 이 경우, 연결 영역 절연층(175)의 형성 및 평탄화 공정에 의해, 셀 어레이 영역(C), 연결 영역(D) 및 주변 회로 영역(P)의 높이가 동일해질 수 있다.
다음으로, 서로 교대로 적층된 층간 절연층들(160) 및 층간 희생층들(180)을 관통하는 제1 개구부들(Ta)이 형성될 수 있다. 상기 제1 개구부들(Ta)은 z 방향의 깊이를 가지는 홀(hole) 형태일 수 있다. 또한, 제1 개구부들(Ta)은 x 방향 및 y 방향(도 2 참조)으로 이격되어 형성된 고립 영역일 수 있다.
제1 개구부들(Ta)을 형성하는 단계는 서로 교대로 적층된 층간 절연층들(160) 및 층간 희생층들(180) 상에 제1 개구부들(Ta)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계, 및 이를 식각 마스크로 사용하여 층간 절연층들(160) 및 층간 희생층들(180)을 이방성 식각하는 단계를 포함할 수 있다. 두 종류의 서로 다른 막들을 포함한 구조를 식각하기 때문에, 복수의 제1 개구부들(Ta)의 측벽은 기판(100)의 상부면에 수직하지 않을 수 있다. 예를 들면, 기판(100)의 상부면에 가까울수록, 제1 개구부들(Ta)의 폭은 감소될 수 있다.
제1 개구부(Ta)는 도시된 바와 같이 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 이에 더하여, 도시되지는 않았으나, 상기 이방성 식각 단계에서 과도식각(over-etch)의 결과로서, 제1 개구부(Ta) 아래의 기판(100)이 소정의 깊이로 리세스(recess)될 수 있다.
도 5e를 참조하면, 제1 개구부들(Ta)의 내벽들 및 하부면을 균일하게 덮는 채널 영역(130)이 형성될 수 있다. 채널 영역(130)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 일정한 두께, 예컨대, 제1 개구부(Ta)의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있다. 제1 개구부들(Ta)의 저면에서 채널 영역(130)은 기판(100)과 직접 접촉하여 전기적으로 연결될 수 있다. 변형된 실시예에서, 채널 영역(130)의 형성 전에, 유전 물질이 증착될 수도 있다.
다음으로, 제1 개구부(Ta)를 매립 절연층(170)으로 매립할 수 있다. 선택적으로, 매립 절연층(170)을 형성하기 전에, 채널 영역(130)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널 영역(130) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
다음으로, 최상부의 연결 영역 절연층(175)을 덮고 있는 불필요한 반도체 물질 및 절연 물질을 제거하기 위해 평탄화 공정을 수행할 수 있다. 그 후, 식각 공정 등을 이용하여 매립 절연층(170)의 상부를 일부분 제거할 수 있으며, 상기 제거된 위치에 도전층(193)을 이루는 물질을 증착할 수 있다. 다시, 평탄화 공정을 수행하여, 도전층(193)이 형성될 수 있다.
도 5f를 참조하면, 기판(100)을 노출하는 제2 개구부(미도시)를 형성한다. 도면에 도시되지 않았으나, 상기 제2 개구부는 y 방향(도 3 참조)으로 채널 영역들(130)의 사이에 형성될 수 있으며, x 방향으로 연장될 수 있다.
상기 제2 개구부를 통해 노출된 층간 희생층들(180)을 식각 공정에 의해 제거할 수 있다. 층간 희생층들(180)의 제거에 따라 층간 절연층들(160) 사이에 정의되는 복수의 측면 개구부들(Tl)이 형성될 수 있다. 측면 개구부들(Tl)을 통해 채널 영역(130)의 일부 측벽들이 노출될 수 있다.
도 5g를 참조하면, 게이트 유전층(140)이 상기 제2 개구부들 및 측면 개구부들(Tl)에 의해 노출되는 채널 영역(130) 및 층간 절연층들(160)을 균일하게 덮도록 형성될 수 있다.
게이트 유전층(140)은 채널 영역(130)으로부터 순차로 적층된 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)을 포함할 수 있다. 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)은 ALD, CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD)을 이용하여 형성될 수 있다.
다음으로, 상기 제2 개구부들 및 측면 개구부들(Tl)을 도전 물질로 매립할 수 있다. 상기 도전 물질 매립 후, 매립된 도전 물질을 일부 식각하여, 제3 개구부(미도시)를 형성할 수 있다. 상기 제3 개구부는 상기 제2 개구부와 동일한 위치에 동일한 형상으로 형성될 수 있다. 이에 의하여, 도 5f의 측면 개구부들(Tl) 내에만 도전 물질이 매립되어 게이트 라인들(150)을 형성할 수 있다. 후에, 상기 제3 개구부는 절연 물질로 매립될 수 있다.
도 5h를 참조하면, 도전층(193) 상에 비트 라인(190)이 형성될 수 있다. 도전층(193)이 비트 라인 콘택 플러그의 역할을 수행할 수 있으며, 선택적으로 별개의 비트 라인 콘택 플러그가 도전층(193) 상에 형성될 수도 있다.
연결 영역(D)에는 게이트 라인들(150)에 전기적으로 연결되는 콘택 플러그들(200)이 형성된다. 콘택 플러그들(200)은 각각의 게이트 라인들(150)에 접하도록 각각 상이한 깊이로 형성된다. 깊이가 깊을수록, 즉, 콘택 플러그(200)의 저면이 기판(100)의 상부면에 가까울수록, 게이트 라인(150)과의 접촉면에서 콘택 플러그들(200)의 폭이 감소될 수 있다. 콘택 플러그들(200) 상에는 통합 워드 라인들(220)이 형성될 수 있다. 통합 워드 라인들(220)은 비트 라인(190)과 평행한 방향으로 형성될 수 있으며, 동일한 높이에 형성된 인접한 메모리 셀 스트링들의 복수의 게이트 라인들(150)을 함께 연결하는 역할을 수행할 수 있다.
도 6은 일 실시예에 따른 반도체 소자의 제조 방법에 의한 비휘발성 메모리 소자의 구조를 나타내는 개략적인 사시도이다. 도 6은 도 2의 절단선 Ⅲ - Ⅲ'에 대응하는 부분이 도시된다.
도 6에서는 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시되어 있을 수 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다. 도 6을 참조하면, 비휘발성 메모리 소자(3000)는, 셀 어레이 영역(C) 및 연결 영역(D)을 포함한다.
셀 어레이 영역(C)은 기판(300) 상에 배치된 채널 영역(330) 및 채널 영역(330)의 측벽을 따라 배치된 복수의 메모리 셀 스트링들을 포함한다. 복수의 메모리 셀 스트링들은, x 방향으로 배열된 채널 영역(330)의 둘레를 따라 형성되어, x 방향으로 배열될 수 있다. 도 6에 도시된 바와 같이, 채널 영역(330)의 측면을 따라 기판(300)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11)(도 1 참조)이 배열될 수 있다. 각 메모리 셀 스트링(11)은 하나의 접지 선택 트랜지스터(GST), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 하나의 스트링 선택 트랜지스터(SST)를 포함할 수 있다.
기판(300)은 x 방향과 y 방향으로 연장될 가질 수 있다. 기판(300)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 기판(300)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널 영역(330)이 기판(300)상에 z 방향으로 연장되도록 배치될 수 있다. 채널 영역(330)은 x 방향과 y 방향으로 이격하여 배치될 수 있으며, x 방향으로 지그 재그의 형태로 배치될 수 있다. 채널 영역(330)은 예를 들어, 환형으로 형성될 수 있다. 채널 영역(330)은 저면에서 기판(300)과 직접 접촉되어 전기적으로 연결될 수 있다. 채널 영역(330)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다. 채널 영역(330)은 내부에 매립 절연층(370)이 형성될 수 있다. 다른 실시예에서, 매립 절연층(370)이 생략되고, 도전층(393)의 하부가 채널 영역(330)으로 매립될 수도 있다.
y 방향으로 배열된 스트링 선택 트랜지스터(SST)는 도전층(393)을 통해 비트 라인(190)(도 2 참조)에 공통적으로 연결될 수 있다. 비트 라인(190)은 y 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있으며, 도전층(393) 상에 형성된 비트 라인 콘택 플러그(미도시)를 통해 전기적으로 연결될 수 있다. 또한, y 방향으로 배열된 접지 선택 트랜지스터(GST)는 각각 이들에 인접한 불순물 영역(미도시)에 전기적으로 연결될 수 있다.
복수의 게이트 라인들(150)이 채널 영역(330)의 측면을 따라 기판(300)으로부터 z 방향으로 이격하여 배열될 수 있다. 게이트 라인들(350)은 각각 접지 선택 트랜지스터(GST), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST)의 게이트일 수 있다. 게이트 라인들(350)은 x 방향으로 배열된 인접한 메모리 셀 스트링에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 라인(356)은 스트링 선택 라인(SSL)(도 1 참조)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4)의 게이트 라인들(352, 353, 354, 355)은 워드 라인들(WL1, WL2, WLn-1, WLn)(도 1 참조)에 연결될 수 있다. 접지 선택 트랜지스터(GST)의 게이트 라인(351)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다. 게이트 라인들(350)은 금속막, 예컨대 텅스텐(W)을 포함할 수 있다. 또한, 도시되지는 않았지만, 게이트 라인들(350)은 확산 방지막(미도시)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
게이트 유전층(340)이 채널 영역(330)과 게이트 라인들(350) 사이에 배치될 수 있다. 도 6에 구체적으로 도시되지 않았으나 게이트 유전층(340)은 채널 영역(330)으로부터 차례로 적층된 터널링 절연층, 전하 저장층, 및 블록킹 절연층을 포함할 수 있다.
복수의 층간 절연층들(360)이 게이트 라인들(350)의 사이에 배열될 수 있다. 층간 절연층들(360)도 게이트 라인들(350)과 마찬가지로 z 방향으로 서로 이격되고 x 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(360)의 일 측면은 채널 영역(330) 과 접촉될 수 있다. 층간 절연층들(360)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
연결 영역(D)은 게이트 라인들(350) 및 층간 절연층들(360)이 연장되어 위치하며, 게이트 라인들(350) 및 층간 절연층들(360)이 형성하는 단차들을 포함한다. 상기 단차들은 상부에 놓이는 게이트 라인(350) 및 층간 절연층(360)이 하부에 놓이는 게이트 라인(350) 및 층간 절연층(360)보다 소정 길이만큼 짧게 연장되어 형성될 수 있다. 상기 단차들은 도 4를 참조하여 상술한 마스크 패턴(110P)을 식각 마스크로 이용하여 형성될 수 있다. 상기 단차들에는 통합 워드 라인들(220)(도 2 참조)에 연결하기 위한 콘택 플러그들(200)(도 2 참조)이 형성될 수 있다.
주변 회로 영역(미도시)은 연결 영역(D)의 x 방향을 따른 외측에 배치될 수 있다. 도면에는 도시되지 않았으나, 주변 회로 영역에는 고전압 트랜지스터, 저전압 트랜지스터 및 저항과 같은 소자들이 형성될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 110: 마스크층
130: 채널 영역 140: 게이트 유전층
142: 터널링 절연층 144: 전하 저장층
146: 블록킹 절연층 150: 게이트 라인
160: 층간 절연층 170: 매립 절연층
175: 연결 영역 절연층 180: 층간 희생층
190: 비트 라인 193: 도전층
200: 콘택 플러그 220: 통합 워드 라인

Claims (10)

  1. 기판 상에 제1 층들 및 제2 층들을 교대로 적층한 적층 구조물을 형성하는 단계;
    상기 적층 구조물 상에 마스크층을 형성하는 단계; 및
    광원에 대하여 투과율이 상이한 복수의 영역들을 포함하는 레티클을 이용하여 상기 마스크층을 패터닝하여, 복수의 패턴 단차들을 가지는 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 복수의 영역들은 순차적으로 배치되는 제1 영역 내지 제n 영역을 포함하며, 상기 제1 영역에서부터 상기 제n 영역까지 소정 간격으로 광원에 대한 투과율이 증가하고, 상기 n은 2 이상의 자연수인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 마스크 패턴은 상기 제1 영역에 대응하는 제1 패턴 영역으로부터 상기 제n 영역에 대응하는 제n 패턴 영역을 포함하는 복수의 패턴 영역들을 포함하고, 상기 제1 패턴 영역에서부터 상기 제n 패턴 영역까지 소정 간격으로 높이가 낮아지며 상기 복수의 패턴 단차들을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3 항에 있어서,
    상기 기판에, 메모리 셀들이 위치하는 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 주변 회로 영역이 정의되고,
    상기 복수의 패턴 영역들은 상기 셀 어레이 영역 및 상기 주변 회로 영역의 사이에 위치하며, 상기 제1 패턴 영역은 상기 셀 어레이 영역에 인접하고, 상기 제n 패턴 영역은 상기 주변 회로 영역에 인접하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 적층 구조물에 상기 복수의 패턴 단차들에 대응되는 복수의 구조물 단차들이 형성되도록, 상기 마스크 패턴을 이용하여 상기 적층 구조물을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 레티클은 기저층 및 금속층을 포함하고,
    상기 복수의 영역들에서 상기 금속층의 두께가 서로 다른 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 레티클은 위상 반전 마스크(phase shift mask)이고, 상기 금속층은 위상 반전층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 기판에, 메모리 셀들이 위치하는 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 주변 회로 영역이 정의되고,
    상기 셀 어레이 영역에서, 상기 적층 구조물을 관통하여 상기 기판과 연결되는 제1 개구부를 형성하는 단계;
    상기 제1 개구부 상에 게이트 유전층의 적어도 일부를 형성하는 단계;
    상기 게이트 유전층 상에 채널 영역을 형성하는 단계; 및
    상기 제1 개구부가 매립되도록 상기 채널 영역 상에 매립 절연층들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 기판에, 메모리 셀들이 위치하는 셀 어레이 영역 및 상기 셀 어레이 영역의 외측에 위치하는 주변 회로 영역이 정의되고,
    상기 셀 어레이 영역에서, 상기 적층 구조물을 관통하여 상기 기판과 연결되는 제1 개구부를 형성하는 단계;
    상기 제1 개구부 상에 채널 영역을 형성하는 단계;
    상기 제1 개구부가 매립되도록 상기 채널 영역 상에 매립 절연층을 형성하는 단계;
    상기 셀 어레이 영역에서, 상기 적층 구조물을 관통하여 상기 기판과 연결되는 제2 개구부를 형성하는 단계;
    상기 제2 개구부들을 통해 노출된 상기 제2 층들을 제거하여 상기 제2 개구부로부터 연장되며 상기 채널 영역의 측면을 노출시키는 측면 개구부를 형성하는 단계;
    상기 측면 개구부 내에 게이트 유전층을 형성하는 단계; 및
    상기 측면 개구부가 매립되도록 상기 게이트 유전층 상에 메모리 셀 트랜지스터 전극 및 선택 트랜지스터 전극을 포함하는 게이트 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 구조물을 형성하는 단계;
    상기 구조물 상에 마스크층을 형성하는 단계;
    광원에 대하여 투과율이 상이한 복수의 영역들을 포함하는 레티클을 제공하는 단계;
    상기 레티클을 이용하여 상기 마스크층을 패터닝하여, 복수의 패턴 영역들을 포함하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 이용하여 상기 구조물을 식각하여, 복수의 구조물 영역들을 포함하는 구조물 패턴을 형성하는 단계를 포함하고,
    상기 복수의 영역들은 연속적으로 배치되는 제1 영역 내지 제n 영역을 포함하고, 제n-1 영역은 상기 제n 영역과 소정 크기의 투과율 차이를 가지고,
    상기 복수의 패턴 영역들은 상기 복수의 영역들에 순차적으로 대응하는 제1 패턴 영역 내지 제n 패턴 영역을 포함하고, 제n-1 패턴 영역은 상기 제n 패턴 영역과 소정 높이만큼 높이 차이를 가지고,
    상기 복수의 구조물 영역들은 상기 복수의 패턴 영역들에 순차적으로 대응하는 제1 구조물 영역 내지 제n 구조물 영역을 포함하고, 제n-1 구조물 영역은 상기 제n 구조물 영역과 소정 높이만큼 높이 차이를 가지며,
    상기 n은 2 이상의 자연수인 것을 특징으로 하는 반도체 소자의 제조 방법.
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WO2020204614A1 (ko) * 2019-04-04 2020-10-08 삼성전자 주식회사 3차원 플래시 메모리 및 그 제조 방법

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