WO2020204614A1 - 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

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WO2020204614A1
WO2020204614A1 PCT/KR2020/004488 KR2020004488W WO2020204614A1 WO 2020204614 A1 WO2020204614 A1 WO 2020204614A1 KR 2020004488 W KR2020004488 W KR 2020004488W WO 2020204614 A1 WO2020204614 A1 WO 2020204614A1
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송윤흡
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삼성전자 주식회사
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Definitions

  • the following embodiments are a technology related to a 3D flash memory and a method of manufacturing the same.
  • Flash memory is an electrically erasable programmable read only memory (EEPROM), which electrically controls input and output of data by Fowler-Nordheimtunneling or hot electron injection. .
  • EEPROM electrically erasable programmable read only memory
  • the 3D flash memory 100 includes a channel layer 111 extending in a vertical direction and a charge storage layer 112 formed to surround the channel layer 111.
  • the plurality of electrode layers 120 will be described as a plurality of word lines 120.
  • each of the plurality of word lines 120 must have a contact 121 to be connected to an external wiring, the plurality of word lines 120 have a stepped portion 122 and a flat portion 123 as shown in the drawing. ) To form a staircase shape.
  • a method for manufacturing a 3D flash memory includes a plurality of word lines 1010 and a plurality of insulating layers as shown in FIG. 10A. After forming and trimming the photoresist 1030 on the upper part of the mold structure in which the alternate layers 1020 are stacked, the uppermost word line 1011 among the plurality of word lines 1010 as shown in FIG. By performing the etching process, a part of the step shape can be formed. Subsequently, in the conventional 3D flash memory manufacturing method, after trimming the photoresist 1030 as shown in FIG.
  • an etching process is performed on each of the word lines 1011 and 1012 exposed to the surface as shown in FIG. 10D. It can form two parts in the shape of a step.
  • the step-shaped word lines 1010 may be completed by removing the photoresist 1030 as shown in FIG. 10K after repeatedly performing the trimming process and the etching process up to FIG. 10J.
  • One embodiment proposes a three-dimensional flash memory and a method of manufacturing the same to achieve integration by efficiently utilizing a stepped portion.
  • exemplary embodiments propose a 3D flash memory in which at least one memory cell string is formed on both a flat portion and a step portion included in a step shape of a plurality of word lines, and a method of manufacturing the same.
  • embodiments of the present invention propose a 3D flash memory and a method of manufacturing the same to achieve integration by reducing the contact formation area.
  • exemplary embodiments propose a 3D flash memory in which a contact of each of a plurality of word lines is formed only in a small portion of the entire area of each of the plurality of word lines, and a method of manufacturing the same.
  • some embodiments propose a method of manufacturing a 3D flash memory that simplifies the manufacturing process by reducing the number of repetitions of the word line etching process.
  • one embodiment divides and prepares a plurality of word lines into an upper word line group and a lower word line group that are sequentially stacked in a step shape, and then, an etching process is performed on each of the upper word line group and the lower word line group.
  • a method of manufacturing a 3D flash memory is proposed in which the number of repetitions of the word line etching process is significantly reduced by performing simultaneous operation.
  • some embodiments propose a 3D flash memory manufactured by the 3D flash memory manufacturing method.
  • one embodiment proposes a 3D flash memory having a structure including a portion having a different height among the step shapes while forming a step shape having an equally spaced width and an equally spaced height with a plurality of word lines.
  • one embodiment proposes a 3D flash memory having a structure including a portion having a different width among the step shapes while forming a step shape having an equally spaced width and an equally spaced height with a plurality of word lines.
  • one embodiment is a three-dimensional structure including a portion having a different height and one portion having a different width among the stepped shapes in forming a step shape having an equally spaced width and an equally spaced height with a plurality of word lines. Flash memory is suggested.
  • the 3D flash memory for integration includes at least one memory cell string extending in a vertical direction, and the at least one memory cell string includes at least one channel layer and the at least one channel layer. Including at least one charge storage layer surrounding; And a plurality of word lines orthogonal and connected to the at least one memory cell string, extending in a horizontal direction, and stacked-the plurality of word lines extending to different lengths to include a stepped portion and a flat portion. And forming a shape, and wherein the at least one memory cell string is formed on both the planar portion and the stepped portion.
  • the contact of each of the plurality of word lines may be formed only in a partial region minimized in each of the plurality of steps constituting the stepped portion.
  • the minimized partial area may be an area corresponding to a cross-sectional area of each contact of the plurality of word lines.
  • the at least one memory cell string formed in the stepped portion is in the same column as each contact of each of the word lines formed in the stepped portion, for each of a plurality of steps constituting the stepped portion. It can be characterized by being located.
  • At least one memory cell string extending in one direction-the at least one memory cell string includes at least one channel layer and the at least one channel layer. Including at least one charge storage layer surrounding; And a plurality of word lines connected in a vertical direction with respect to the at least one memory cell string, and each contact of the plurality of word lines is provided in a minimized partial area among the entire areas of each of the plurality of word lines. It is characterized in that it is formed.
  • the plurality of word lines are the same as the at least one memory cell string, as contacts of each of the plurality of word lines are formed only in a minimized portion of the entire area of each of the plurality of word lines. It may be characterized in that a space in which at least one other memory cell string not disposed in the array is formed is secured.
  • the plurality of word lines are shared by the at least one memory cell string and the at least one other memory cell string as the at least one other memory cell string is formed in the space. You can do it.
  • the minimized partial area in which each contact of each of the plurality of word lines is formed is an area located in the same row on the entire area of each of the plurality of word lines. I can.
  • a method of manufacturing a 3D flash memory for efficiently forming word lines includes an upper word line group and a lower word line group-the upper word line group and the lower word Preparing the line groups by dividing them into a stepwise stacked order with different horizontal sizes so that at least some top surfaces of each are exposed; Forming photoresists on at least some top surfaces of the upper word line group and at least some top surfaces of the lower word line group; And simultaneously performing an etching process on each of the upper and lower word line groups in which the photoresists are formed.
  • the lower word line group may have a larger horizontal size than the upper word line group.
  • the preparing of the plurality of word lines by dividing into an upper word line group and a lower word line group may include a lowermost word line of the upper word line group when an etching process is performed on the lower word line group.
  • the step of determining a horizontal size of the lower word line group to include an etch stop distance may be included.
  • the preparing of dividing the plurality of word lines into an upper word line group and a lower word line group may include an uppermost word of the lower word line group when an etching process is performed on the upper word line group.
  • the step of disposing an etch stop protection layer between the upper word line group and the lower word line group may be included.
  • the step of simultaneously performing an etching process on each of the upper word line group and the lower word line group includes the number of layers in which word lines included in the upper word line group are stacked and the lower word line group. It may be characterized in that it is repeatedly performed based on the number of stacked word lines.
  • Embodiments may propose a 3D flash memory and a method of manufacturing the same, which achieves integration by efficiently utilizing a stepped portion.
  • exemplary embodiments may propose a 3D flash memory in which at least one memory cell string is formed on both a flat portion and a step portion included in a step shape of a plurality of word lines, and a method of manufacturing the same.
  • embodiments of the present invention may propose a 3D flash memory and a method of manufacturing the same to achieve integration by reducing the contact formation area.
  • exemplary embodiments may propose a 3D flash memory in which a contact of each of a plurality of word lines is formed only in a small portion of the entire area of each of the plurality of word lines, and a method of manufacturing the same.
  • exemplary embodiments may propose a method of manufacturing a 3D flash memory that simplifies the manufacturing process by reducing the number of repetitions of the word line etching process.
  • one embodiment divides and prepares a plurality of word lines into an upper word line group and a lower word line group that are sequentially stacked in a step shape, and then, an etching process is performed on each of the upper word line group and the lower word line group.
  • embodiments may propose a 3D flash memory manufactured by the 3D flash memory manufacturing method.
  • one embodiment may propose a 3D flash memory having a structure including a portion having a different height among the step shapes while forming a step shape having an equally spaced width and an equally spaced height with a plurality of word lines. have.
  • one embodiment may propose a 3D flash memory having a structure including a portion having a different width among the step shapes while forming a step shape having an equally spaced width and an equally spaced height with a plurality of word lines.
  • one embodiment is a three-dimensional structure including a portion having a different height and one portion having a different width among the stepped shapes in forming a step shape having an equally spaced width and an equally spaced height with a plurality of word lines. Flash memory can be suggested.
  • 1 is a top view showing a conventional 3D flash memory.
  • FIG. 2 is a cross-sectional view showing a conventional 3D flash memory.
  • FIG. 3 is a top view illustrating a 3D flash memory according to an exemplary embodiment.
  • FIG. 4 is a cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment.
  • FIG. 5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 6A to 6I are diagrams illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • FIG. 7 is a top view illustrating a 3D flash memory according to an exemplary embodiment.
  • 8A to 8B are cross-sectional views illustrating a 3D flash memory according to an exemplary embodiment.
  • FIG. 9 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 10A to 10K are diagrams for explaining a conventional method of manufacturing a 3D flash memory.
  • FIG. 11 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 12A to 12K are diagrams for describing a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • FIG. 13A to 13C are diagrams illustrating a 3D flash memory manufactured by the 3D flash memory manufacturing method described with reference to FIG. 11.
  • FIG. 3 is a top view illustrating a 3D flash memory according to an exemplary embodiment
  • FIG. 4 is a cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment.
  • a 3D flash memory 300 includes at least one memory cell string 310, 320, 330 and at least one memory cell string 310 extending in a vertical direction. It includes a plurality of word lines 340 that are orthogonal to the 320 and 330, are connected, extend in a horizontal direction, and are stacked.
  • the at least one memory cell string 310, 320, 330 includes at least one channel layer 311 and at least one charge storage layer 312 surrounding the at least one channel layer 311.
  • At least one channel layer 311 may be formed of single crystal silicon or poly-silicon extending in a vertical direction, and a selective epitaxial growth process using a substrate (not shown) as a seed, or It may be formed by a phase change epitaxial process or the like.
  • the at least one channel layer 311 may be formed in a tube shape having an empty inside, and may further include a buried film (not shown) therein.
  • At least one charge storage layer 312 is a component having a memory function for storing charge from current flowing through the plurality of word lines 340, for example, in a structure of ONO (Oxide-Nitride-Oxide). Can be formed.
  • ONO Oxide-Nitride-Oxide
  • the at least one charge storage layer 312 is described as including only a vertical element, but is not limited thereto or may further include a horizontal element.
  • At least one tunneling insulating layer extending in a vertical direction surrounding at least one memory cell string 310, 320, 330 outside of the at least one memory cell string 310, 320, 330 (Not shown) may be placed.
  • At least one tunneling insulating layer is an insulating material having a high-k characteristic (for example, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd 2 O 3 or Y 2 O 3 ).
  • the plurality of word lines 340 serves to apply a voltage to at least one memory cell string 310, 320, and 330, and may be formed of a conductive material such as W, Ti, Ta, Cu, or Au.
  • the plurality of word lines 340 may extend to different lengths to form a step shape including a stepped portion 350 and a flat portion 360.
  • a first word line 341 at the bottom of the plurality of word lines 340 is formed to have the longest horizontal length
  • a second word line 342 positioned above the first word line 341 Is formed to have the second longest length in the horizontal direction
  • the third word line 343 at the top is formed to have the shortest length in the horizontal direction, thereby forming a step shape including a stepped portion 350 and a flat portion 360 This can be configured.
  • the 3D flash memory 300 is characterized in that at least one memory cell string 310, 320, 330 is formed on both the planar portion 360 and the step portion 350.
  • the first memory cell string 310 and the second memory cell string 320 may be formed on the stepped portion 350
  • the third memory cell string 330 may be formed on the flat portion 360. I can. Accordingly, unlike a conventional 3D flash memory in which at least one memory cell string is formed only on the planar part 360, the overall integration degree of the 3D flash memory 300 according to an exemplary embodiment may be improved.
  • the contacts 341-1 and 342-1 of each of the plurality of word lines 340 are formed only in a partial area minimized in each of the plurality of step differences 351 and 352 constituting the step portion 350.
  • the minimized partial area is an area corresponding to the cross-sectional area of the contacts 341-1 and 342-1 of each of the plurality of word lines 340, for example, the plurality of steps 351 and 352 This may mean an area having the same area as the cross-sectional area of the contacts 341-1 and 342-1 of each of the plurality of word lines 340 over the entire area.
  • At least one memory cell string 310 and 320 formed in the stepped part 350 is formed in the stepped part 350 for each of the plurality of steps 351 and 352 constituting the stepped part 350.
  • the word lines 341 and 342 may be located in the same column as the contacts 341-1 and 342-1, respectively.
  • the first memory cell string 310 formed in the step 351 of the first word line 341 and the contact 341-1 of the first word line 341 are located in the same column
  • the second The second memory cell string 320 formed in the step 352 of the word line 342 and the contact 342-1 of the second word line 342 may be located in the same column.
  • At least one memory cell string 310 and 320 formed in the stepped part 350 is a word line formed in the stepped part 350 for each of the plurality of steps 351 and 352 constituting the stepped part 350
  • the contacts 341 and 342 are located in the same column as the contacts 341-1 and 342-1, the contact 341-1 of each of the word lines 341 and 342 formed in the stepped portion 350
  • the external wiring 370 connected to the 342-1 and the drain line 380 connected to the at least one memory cell string 310 and 320 formed in the stepped portion 350 may also be located in the same column. .
  • the 3D flash memory 300 may further include a plurality of interlayer insulating layers 390 interposed between the plurality of word lines 340.
  • the present invention is not limited or limited thereto, and a plurality of air gaps spaced apart between the plurality of word lines 340 may be disposed instead of the plurality of interlayer insulating layers 380.
  • the step portion by forming at least one memory cell string 310 and 320 in the step portion 350 of the plurality of word lines 340, the step portion ( A larger number of memory cell strings 310, 320, and 330 may be included compared to a conventional structure in which the memory cell string is not formed in 350. Accordingly, the degree of integration of the 3D flash memory 300 can be significantly improved.
  • FIGS. 6A to 6I are diagrams for explaining a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • an automated and mechanized manufacturing system may be used, and the 3D flash memory manufactured through the steps S510 to S540 described below, see FIGS. 3 to 4 Thus, it has the above-described structure.
  • a semiconductor structure 600 in which a plurality of word lines 610 and a plurality of insulating layers 620 are alternately stacked as shown in FIG. 6A in step S510 Prepare.
  • At least one memory cell string 630 (at least one memory cell string 630 includes at least one channel layer and at least one charge storage layer surrounding at least one channel layer) in a vertical direction To form an extension.
  • the minimized partial regions 601, 602, 603 are regions corresponding to the cross-sectional areas of the contacts 611, 612, 613 of each of the plurality of word lines 610, and, for example, a plurality of regions to be included in the step shape It may mean an area having the same cross-sectional area as the cross-sectional area of each of the plurality of word lines 610 on the entire area of each of the steps 614, 615, and 616.
  • the minimized partial regions 601, 602, and 603 so that each one) is included, at least in a direction perpendicular to the entire region except for the minimized partial regions 601, 602, 603 on the semiconductor structure 600 After creating one vertical hole 604, 605, 606, at least one memory cell string 630 is formed inside at least one vertical hole 604, 605, 606 as shown in FIGS. 6D and 6E. Can be formed to extend.
  • At least one vertical hole 604, 605, 606 may be formed in a vertical direction for each of the plurality of steps 604, 605, and 606 so as to be located in the same column as the partial regions 601, 602, and 603.
  • step S530 the manufacturing system etched a predetermined area including the minimized partial areas 601, 602, and 603 in a step shape as shown in FIGS. 6F and 6G.
  • the manufacturing system by etching a predetermined area including the minimized partial areas 601, 602, 603 in a step shape, the stepped portion 640 composed of a plurality of steps 614, 615, 616 and It is possible to make a step shape including the flat portion 650.
  • step S530 a trim process and an etching process may be repeatedly performed according to the number of stages of the plurality of steps 614, 615, and 616 to be formed, and the etching method used in step S530 is at least one memory.
  • the cell string 630 and the plurality of word lines 610 may be etched at the same time. That is, in step S530, the manufacturing system may use an etching method capable of simultaneously etching a material constituting at least one memory cell string 630 and a material constituting the plurality of word lines 610 to the same depth. have.
  • the manufacturing system forms contacts 611, 612, and 613 of each of the plurality of word lines 610 in the minimized partial regions 601, 602, and 603 as shown in FIGS. 6H and 6I in step S540. .
  • the manufacturing system forms contacts 611, 612, and 613 of each of the plurality of word lines 610 and connects with the contacts 611, 612 and 613 of each of the plurality of word lines 610
  • An external wiring and a drain line connected to the at least one memory cell string 630 may be formed.
  • FIGS. 8A to 8B are cross-sectional views illustrating a 3D flash memory according to an exemplary embodiment.
  • a 3D flash memory 700 includes at least one memory cell string 720 and a plurality of word lines 730 extending in one direction on a substrate 710. Includes.
  • a drain line may be disposed above and connected to at least one memory cell string 720, and each of the plurality of word lines 730 may be connected to an external wiring through a contact 731. have.
  • the drain line and the external wiring are shown only in FIG. 7 and omitted in FIGS. 8A to 8B.
  • the at least one memory cell string 720 includes at least one channel layer 721 and at least one charge storage layer 722 surrounding the at least one channel layer 721.
  • At least one channel layer 721 may be formed of single crystal silicon or poly-silicon, and a selective epitaxial growth process or a phase transition epitaxial process using the substrate 710 as a seed, etc. It can be formed as
  • At least one charge storage layer 722 is a component that stores charge from current flowing through the plurality of word lines 730, and, for example, may also be formed in a structure of ONO (Oxide-Nitride-Oxide). I can.
  • the at least one charge storage layer 722 is described as including only a vertical element extending in one direction orthogonal to the substrate 710, but is not limited thereto, and the plurality of word lines 730 and It may further comprise parallel and contact horizontal elements.
  • the plurality of word lines 730 are connected in a vertical direction to the at least one memory cell string 720 and may be alternately disposed with the plurality of insulating layers 740.
  • the plurality of word lines 730 may be formed of a conductive material such as tungsten, titanium, and tantalum, and the plurality of insulating layers 740 may be formed of various materials having insulating properties.
  • the plurality of word lines 730 are formed to have a step shape, and may be connected to external wiring through each contact 731 formed in the step shape.
  • the contact 731 of each of the plurality of word lines 730 is formed only in a minimized partial area of the entire area of each of the plurality of word lines 730.
  • the fact that the contact 731 of each of the plurality of word lines 730 is formed only in a partial region of the plurality of word lines 730 is only a region corresponding to the cross-section of the contact 731 among the entire regions of each of the plurality of word lines 730. This means that the contact 731 is formed.
  • the minimized partial area in which the contact 731 of each of the plurality of word lines 730 is formed may be an area located in the same row on the entire area of each of the plurality of word lines 730. That is, while the contact 731 is formed only in an area corresponding to the cross-section of the contact 731 among the entire areas of each of the plurality of word lines 730, the contact 731 is the same for each of the plurality of word lines 730. It may be formed in a region located in a row.
  • the contacts 731 of each of the plurality of word lines 730 are formed only in a small portion of the entire area of each of the plurality of word lines 730, the same array as at least one memory cell string 720 A space 751 in which at least one other memory cell string 750 that is not disposed in is formed may be secured. Accordingly, since the 3D flash memory 700 includes more memory cell strings 720 and 750, the degree of integration may be improved.
  • the same array as at least one memory cell string 720 includes at least one memory cell string 720 and a memory cell string disposed in the same column as the at least one memory cell string 720 It refers to a set of memory cell strings, wherein at least one other memory cell string 750 not disposed in the same array as at least one memory cell string 720 is a column different from the at least one memory cell string 720 Refers to a string of memory cells arranged in
  • the plurality of word lines 730 are at least one memory cell string 720 and at least one other memory cell string 750.
  • the fact that the plurality of word lines 730 are shared by at least one memory cell string 720 and at least one other memory cell string 750 means that the plurality of word lines 730 is at least one memory. This means that it is used to supply current to both the cell string 720 and at least one other memory cell string 750.
  • the contact 731 of each of the plurality of word lines 730 is placed in only a small portion of the entire area of each of the plurality of word lines 730.
  • a space 751 in which at least one other memory cell string 750 not disposed in the same array as the at least one memory cell string 720 is formed, a larger number of memory cell strings 720 are secured. 750). Accordingly, the degree of integration of the 3D flash memory 700 can be significantly improved.
  • FIGS. 7 to 8B are flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • an automated and mechanized manufacturing system may be used, and a 3D flash memory manufactured through the steps S910 to S940 described later is shown in FIGS. 7 to 8B.
  • FIGS. 7 to 8B has the above-described structure.
  • the manufacturing system prepares a mold structure in which a plurality of word lines and a plurality of insulating layers are alternately stacked in step S910.
  • the manufacturing system includes at least one memory cell string (at least one memory cell string is at least one memory cell string) in the remaining regions except for a minimized partial region in which each contact of each of the plurality of word lines on the mold structure is formed.
  • a channel layer and at least one charge storage layer surrounding at least one channel layer) are formed extending in one direction.
  • the manufacturing system generates vertical holes in the remaining regions except for the minimized partial regions in which contacts of each of the plurality of word lines are to be formed so that the substrate included in the mold structure is exposed, and then at least one charge storage layer is formed.
  • At least one memory cell string may be formed by depositing in the vertical hole and filling at least one channel layer therein.
  • the minimized partial area in which the contact of each of the plurality of word lines is to be formed is an area corresponding to the cross-section of the contact among the entire areas of each of the plurality of word lines, and is located in the same row on each area of the plurality of word lines. It may be an area located.
  • step S920 the manufacturing system moves at least one memory cell string in one direction in the remaining area to secure a space in which at least one other memory cell string not disposed in the same array as the at least one memory cell string is formed. After the extension is formed, at least one other memory cell string may be extended in one direction in the space.
  • operation S920 may be a step of extending at least one other memory cell string in one direction so that the plurality of word lines are shared by at least one memory cell string and at least one other memory cell string.
  • the manufacturing system leaves only a small portion of the entire area of each of the plurality of word lines as a contact forming area in step S920, the memory cell strings are formed in all areas except for the minimized area.
  • the degree of integration of the cell string can be further improved.
  • step S930 the manufacturing system etch the minimized partial area where each contact of each of the plurality of word lines is to be formed in a step shape.
  • the manufacturing system forms a contact of each of the plurality of word lines in the region etched in step S940.
  • FIGS. 12A to 12K are diagrams illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • an automated and mechanized manufacturing system may be used as a subject performing the 3D flash memory manufacturing method.
  • the manufacturing system converts a plurality of word lines 1210 stacked in the horizontal direction as shown in FIG. 12A into an upper word line group 1220 and a lower word line group 1230 in step S1110. Prepare separately.
  • the upper word line group 1220 and the lower word line group 1230 may be prepared by being sequentially stacked in a step shape with different horizontal sizes so that at least some of the upper surfaces 1221 and 1231 are exposed.
  • the lower word line group 1230 is larger than the upper word line group 1220 so that at least some of the upper surfaces 1221 and 1231 are exposed. They may be stacked in order and provided with sizes.
  • the step S1110 is not a step of simply preparing a plurality of word lines 1210, but a plurality of insulating layers 1223 and 1233 alternately interposed between the plurality of word lines 1210, Refers to a step of preparing a mold structure including a vertical string 1240 composed of a channel layer 1241 and a charge storage layer 1242.
  • the upper word line group 1220 includes upper insulating layers 1223 alternately interposed between the upper word lines 1222 and the upper word lines 1222
  • the lower word line group 1230 is It may include lower insulating layers 1233 alternately interposed between the lower word lines 1232 and the lower word lines 1232, and the upper word line group 1220 and the lower word line group 1230 are One vertical string 1240 may be shared.
  • step S1110 a plurality of word lines 1222 and 1232 and a plurality of insulating layers 1223 and 1233 are alternately stacked and a vertical string ( By etching the portions 1211 and 1212 on the mold structure on which the 1240 is formed, a plurality of word lines 1210 having a step shape divided into an upper word line group 1220 and a lower word line group 1230 as shown in FIG. 12A. ) Can be prepared.
  • step S1110 in step S1110, as shown in FIGS. 12D and 12E, a lower mold structure (lower word lines 1232 and lower insulating layers 1233 are alternately stacked in the lower mold structure and vertically).
  • the upper mold structure having a horizontal size smaller than that of the lower mold structure (the upper mold structure has upper word lines 1222 having a smaller horizontal size than the lower word lines 1232) and upper insulation Layers 1223 are alternately stacked and upper vertical strings are formed in a vertical direction), thereby being divided into an upper word line group 1220 and a lower word line group 1230 as shown in FIG. 12A to have a step shape.
  • a plurality of word lines 1210 may be prepared.
  • step S1110 the manufacturing system prevents the lowermost word line of the upper word line group 1220 from being etched when an etching process is performed on the lower word line group 1230 in step S1130, which will be described later.
  • the horizontal size of the lower word line group 1230 may be determined to include the etch stop distance 1250. A detailed description of this will be described below.
  • step S1110 the manufacturing system prevents the uppermost word line of the lower word line group 1230 from being etched when the etching process is performed on the upper word line group 1220 in step S1130 to be described later.
  • an etch stop protection layer 1260 may be disposed between the upper word line group 1220 and the lower word line group 1230. A detailed description of this will also be described below.
  • step S1120 the manufacturing system includes photoresists 1270 on at least a portion of the upper surface 1221 of the upper word line group 1220 and at least a portion of the upper surface 1231 of the lower word line group 1230 as shown in FIG. 12F. 1280).
  • step S1130 the manufacturing system simultaneously performs an etching process on each of the upper word line group 1220 and the lower word line group 1230 in which the photoresists 1270 and 1280 are formed as shown in FIG. 12H.
  • the manufacturing system trims the photoresists 1270 and 1280 by equal interval widths to have a step shape to be formed by the plurality of word lines 1210 as shown in FIG. 12G. I can.
  • step S1130 as shown in FIGS. 12H to 12J, the number of rows in which the upper word lines 1222 included in the upper word line group 1220 are stacked and the lower word lines 1232 included in the lower word line group 1230 are
  • the 3D flash memory including the word lines 1210 having a stepped shape may be manufactured by repeatedly performing the stacked number of steps.
  • the manufacturing system additionally repeatedly performs the step of trimming the photoresists 1270 and 1280 as shown in FIGS. 12H to 12J, thereby repeatedly performing the etching process to generate word lines. (1210) can be made to have a step shape.
  • the horizontal size of the lower word line group 1230 has been determined to include the etch stop distance 1250, as shown in FIG. 12H, when an etching process for the lower word line group 1230 is performed, the upper word The lowermost word line 1224 of the line group 1220 may be prevented from being erroneously etched.
  • the etch stop protection layer 1260 is disposed between the upper word line group 1220 and the lower word line group 1230, the upper word line group 1220 is When the etching process is performed, the uppermost word line 1234 of the lower word line group 1230 may be prevented from being erroneously etched.
  • step S1110 determining the horizontal size of the lower word line group 1230 to include the etch stop distance 1250, and preventing etching between the upper word line group 1220 and the lower word line group 1230
  • the manufactured 3D flash memory is as shown in FIG. 13A, and the upper word
  • the manufactured 3D flash memory is as shown in FIG. 13B, and is etched. Determining the horizontal size of the lower word line group 1230 to include the prevention distance 1250 and disposing the etch stop protection layer 1260 between the upper word line group 1220 and the lower word line group 1230 When all are performed in step S1110, the manufactured 3D flash memory is as shown in FIG. 13C. A detailed description of this will be described below.
  • step S1140 the manufacturing system removes the photoresists 1270 and 1280 as shown in FIG. 12K, so that the 3D flash memory including the stepped word lines 1210 may be manufactured. .
  • FIG. 13A to 13C are diagrams illustrating a 3D flash memory manufactured by the 3D flash memory manufacturing method described with reference to FIG. 11.
  • a 3D flash memory 1310 includes a stepped word line manufactured through the steps S1110 to S1130 described above with reference to FIGS. 11 to 12F.
  • the manufacturing system determines the horizontal size of the lower word line group to include the etch stop distance 1311 in step S1110, the 3D flash memory 1310 is divided into a plurality of word lines 1320 at equal intervals.
  • a portion 1321 having a different width among the step shapes is included in the step shape having a width and an equally spaced height.
  • one portion 1321 having a different width is the lowermost word line 1322 included in the upper word line group among the plurality of word lines 1320 in the process of performing the etching process for the plurality of word lines 1320.
  • a 3D flash memory 1330 includes a stepped word line manufactured through steps S1110 to S1130 described above with reference to FIGS. 11 to 12F.
  • step S1110 since the manufacturing system has disposed the etch stop protection layer 1331 between the upper word line group and the lower word line group, the 3D flash memory 1330 includes a plurality of word lines 1340.
  • a portion 1341 having a different height among the step shapes is included in the step shape having an equally spaced width and an equally spaced height.
  • one portion 1341 having a different height is the uppermost word line 1342 included in the lower word line group among the plurality of word lines 1340 in the process of performing the etching process on the plurality of word lines 1340.
  • a 3D flash memory 1350 includes a stepped word line manufactured through the steps S1110 to S1130 described above with reference to FIGS. 11 to 12F.
  • the manufacturing system determines the horizontal size of the lower word line group to include the etch stop distance 1351, and at the same time disposes the etch stop protection layer 1352 between the upper word line group and the lower word line group. Therefore, the 3D flash memory 1350 forms a step shape having an equally spaced width and an equally spaced height with a plurality of word lines 1360, and has a portion 1361 having a different width and a different height among the stepped shapes. It will include a portion 1362 having.
  • one portion 1361 having a different width is a lowermost word line included in the upper word line group among the plurality of word lines 1360 in the process of performing the etching process for the plurality of word lines 1360 ( 1363) may be formed by an etch prevention distance 1351 to prevent unnecessary etching, and one portion 1362 having a different height may be formed by an etching process for a plurality of word lines 560.
  • the uppermost word line 1364 included in the lower word line group among the plurality of word lines 1360 may be formed by the etch passivation layer 1352 to prevent unnecessary etching.
  • the etching process is performed only two times in manufacturing a 3D flash memory including a total of 6 word lines (existing 3D flash memory manufacturing
  • the method performs the etching process 5 times), and the number of repetitions of the etching process is significantly reduced, thereby simplifying the manufacturing process.

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Abstract

3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는 집적화를 도모하는 구조를 가질 수 있으며, 효율적으로 워드라인을 형성하는 제조 방법에 의해 제조될 수 있다.

Description

3차원 플래시 메모리 및 그 제조 방법
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 기술이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 수직적으로 셀을 적층하며 집적도를 증가시키는 3차원 구조가 적용되었다. 이러한 기존의 3차원 플래시 메모리를 나타낸 도 1 내지 2를 참조하면, 3차원 플래시 메모리(100)는 수직 방향으로 연장 형성된 채널층(111) 및 채널층(111)을 감싸도록 형성된 전하 저장층(112)으로 구성되는 적어도 하나의 메모리 셀 스트링(110), 적어도 하나의 메모리 셀 스트링(110)에 연결되며 수평 방향으로 적층된 복수의 전극층들(120) 및 복수의 전극층들(120)에 교번하며 개재되는 복수의 절연층들(130)을 포함하는 구조를 갖는다. 이하, 복수의 전극층들(120) 각각이 워드라인으로 사용되는 바, 복수의 전극층들(120)을 복수의 워드라인들(120)로 기재한다.
여기서, 복수의 워드라인들(120) 각각에는 외부 배선과 연결되기 위한 컨택트(121)가 형성되어야 하기 때문에, 복수의 워드라인들(120)은 도면과 같이 단차부(122) 및 평면부(123)를 포함하는 계단 형상을 구성하게 된다.
이 때, 단차부(122)에는 복수의 워드라인들(120) 각각의 컨택트(121)만이 형성되고, 평면부(133)에는 적어도 하나의 메모리 셀 스트링(110)만이 형성되게 된다. 즉, 메모리 기능을 갖는 적어도 하나의 메모리 셀 스트링(110)이 평면부(133)에만 형성되기 때문에, 3차원 플래시 메모리(110)에서의 면적 낭비가 심하게 된다. 더욱이, 3차원 플래시 메모리(100)가 고단으로 형성될수록 메모리 전체 면적 대비 단차부(122)의 면적 점유율이 높아지게 되어, 전체적인 집적도가 떨어지는 단점이 발생된다.
따라서, 단차부(122)를 효율적으로 활용하여, 집적도를 향상시키는 3차원 플래시 메모리 기술이 제안될 필요가 있다.
또한, 복수의 워드라인들(120) 각각의 컨택트(121)는 복수의 워드라인들(120) 각각의 계단 형상의 전체 영역에 걸쳐 형성되기 때문에, 3차원 플래시 메모리(100)에서의 면적 낭비가 심하게 된다. 더욱이, 3차원 플래시 메모리(100)가 고단으로 형성될수록 메모리 전체 면적 대비 컨택트(121)가 형성되는 면적의 점유율이 높아지게 되어, 전체적인 집적도가 떨어지는 단점이 발생된다.
따라서, 컨택트 형성 면적을 줄여 집적화를 도모하는 3차원 플래시 메모리 기술이 제안될 필요가 있다.
이러한 기존의 3차원 플래시 메모리를 제조하기 위한 방법에 대해 도 10a 내지 10d를 참조하여 살펴보면, 기존의 3차원 플래시 메모리 제조 방법은 도 10a와 같이 복수의 워드라인들(1010) 및 복수의 절연층들(1020)이 교대로 적층된 몰드 구조체의 상부에 포토레지스트(1030)를 형성하여 트림(Trim)한 뒤, 도 10b와 같이 복수의 워드라인들(1010) 중 최상단의 워드라인(1011)에 대해 식각 공정을 수행함으로써, 계단 형상의 한 부분을 형성할 수 있다. 이어서, 기존의 3차원 플래시 메모리 제조 방법은 도 10c와 같이 포토레지스트(1030)를 트림한 뒤, 도 10d와 같이 표면이 노출된 워드라인들(1011, 1012) 각각에 대한 식각 공정을 수행함으로써, 계단 형상의 두 부분들을 형성할 수 있다. 이처럼 기존의 3차원 플래시 메모리 제조 방법은 트림 공정과 식각 공정을 도 10j까지 반복 수행한 뒤 도 10k와 같이 포토레지스트(1030)을 제거함으로써 계단 형상의 워드라인들(1010)을 완성할 수 있다.
그러나 기존의 3차원 플래시 메모리 제조 방법에 따르면, 식각 공정이 워드라인들(1010)의 적층 단수보다 1이 적은 횟수만큼 반복 수행되어야 하는 단점이 존재한다.
따라서, 식각 공정의 반복 횟수를 감소시켜 워드라인의 제조 공정을 단순화하는 기술이 제안될 필요가 있다.
일 실시예들은 단차부를 효율적으로 활용하여 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 복수의 워드라인들이 갖는 계단 형상에 포함되는 평면부 및 단차부 모두에 적어도 하나의 메모리 셀 스트링이 형성되는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
또한, 일 실시예들은 컨택트 형성 면적을 줄여 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 상기 복수의 워드라인들 각각의 전체 영역 중 최소화된 일부 영역에만 복수의 워드라인들 각각의 컨택트를 형성하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
또한, 일 실시예들은 워드라인의 식각 공정의 반복 횟수를 감소시켜 제조 공정을 단순화하는 3차원 플래시 메모리 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 복수의 워드라인들을 계단 형상으로 순서대로 적층되는 상부 워드라인 그룹 및 하부 워드라인 그룹으로 구분하여 준비한 뒤, 상부 워드라인 그룹 및 하부 워드라인 그룹 각각에 대해 식각 공정을 동시에 수행함으로써, 워드라인의 식각 공정의 반복 횟수를 현저히 감소시킨 3차원 플래시 메모리 제조 방법을 제안한다.
또한, 일 실시예들은 상기 3차원 플래시 메모리 제조 방법에 의해 제조되는 3차원 플래시 메모리를 제안한다.
구체적으로, 일 실시예들은 복수의 워드라인들로 등간격 폭 및 등간격 높이의 계단 형상을 형성하는 가운데, 계단 형상 중 상이한 높이를 갖는 한 부분을 포함하는 구조의 3차원 플래시 메모리를 제안한다.
또한, 일 실시예들은 복수의 워드라인들로 등간격 폭 및 등간격 높이의 계단 형상을 형성하는 가운데, 계단 형상 중 상이한 폭을 갖는 한 부분을 포함하는 구조의 3차원 플래시 메모리를 제안한다.
또한, 일 실시예들은 복수의 워드라인들로 등간격 폭 및 등간격 높이의 계단 형상을 형성하는 가운데, 계단 형상 중 상이한 높이를 갖는 한 부분 및 상이한 폭을 갖는 한 부분을 포함하는 구조의 3차원 플래시 메모리를 제안한다.
일 실시예에 따르면, 집적화를 도모하는 3차원 플래시 메모리는, 수직 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함-; 및 상기 적어도 하나의 메모리 셀 스트링에 대해 직교하며 연결되고, 수평 방향으로 연장 형성되며 적층되는 복수의 워드라인들-상기 복수의 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 포함하는 계단 형상을 구성함-을 포함하고, 상기 적어도 하나의 메모리 셀 스트링은, 상기 평면부 및 상기 단차부 모두에 형성되는 것을 특징으로 한다.
일측에 따르면, 상기 복수의 워드라인들 각각의 컨택트는, 상기 단차부를 구성하는 복수의 단차들 각각에서 최소화된 일부 영역에만 형성되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 최소화된 일부 영역은, 상기 복수의 워드라인들 각각의 컨택트의 단면 면적에 대응하는 영역인 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 단차부에 형성되는 적어도 하나의 메모리 셀 스트링은, 상기 단차부를 구성하는 복수의 단차들 별로, 상기 단차부에 형성되는 워드라인들 각각의 컨택트와 동일한 컬럼(Column)에 위치하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 집적화를 도모하는 3차원 플래시 메모리는, 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함-; 및 상기 적어도 하나의 메모리 셀 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들을 포함하고, 상기 복수의 워드라인들 각각의 컨택트는, 상기 복수의 워드라인들 각각의 전체 영역 중 최소화된 일부 영역에만 형성되는 것을 특징으로 한다.
일측에 따르면, 상기 복수의 워드라인들은, 상기 복수의 워드라인들 각각의 컨택트가 상기 복수의 워드라인들 각각의 전체 영역 중 최소화된 일부 영역에만 형성됨에 따라, 상기 적어도 하나의 메모리 셀 스트링과 동일한 어레이에 배치되지 않는 적어도 하나의 다른 메모리 셀 스트링이 형성되는 공간을 확보하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 복수의 워드라인들은, 상기 공간에 상기 적어도 하나의 다른 메모리 셀 스트링이 형성됨에 따라, 상기 적어도 하나의 메모리 셀 스트링 및 상기 적어도 하나의 다른 메모리 셀 스트링에 의해 공유되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 복수의 워드라인들 각각의 컨택트가 형성되는 상기 최소화된 일부 영역은, 상기 복수의 워드라인들 각각의 전체 영역 상에서 동일한 로우(row)에 위치하는 영역인 것을 특징으로 할 수 있다.
일 실시예에 따르면, 효율적으로 워드라인을 형성하는 3차원 플래시 메모리 제조 방법은, 수평 방향으로 적층된 복수의 워드라인들을 상부 워드라인 그룹 및 하부 워드라인 그룹-상기 상부 워드라인 그룹 및 상기 하부 워드라인 그룹은 각각의 적어도 일부 상면이 노출되도록 서로 다른 수평 크기를 가진 채 계단 형상으로 순서대로 적층됨-으로 구분하여 준비하는 단계; 상기 상부 워드라인 그룹의 적어도 일부 상면 및 상기 하부 워드라인 그룹의 적어도 일부 상면에 포토레지스트들을 형성하는 단계; 및 상기 포토레지스트들이 형성된 상부 워드라인 그룹 및 하부 워드라인 그룹 각각에 대해 식각 공정을 동시에 수행하는 단계를 포함한다.
일측에 따르면, 상기 하부 워드라인 그룹은, 상기 상부 워드라인 그룹보다 큰 수평 크기를 갖는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 복수의 워드라인들을 상부 워드라인 그룹 및 하부 워드라인 그룹으로 구분하여 준비하는 단계는, 상기 하부 워드라인 그룹에 대해 식각 공정이 수행될 때 상기 상부 워드라인 그룹의 최하단 워드라인이 식각되는 것을 방지하기 위하여, 식각 방지 거리를 포함하도록 상기 하부 워드라인 그룹의 수평 크기를 결정하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 복수의 워드라인들을 상부 워드라인 그룹 및 하부 워드라인 그룹으로 구분하여 준비하는 단계는, 상기 상부 워드라인 그룹에 대해 식각 공정이 수행될 때 상기 하부 워드라인 그룹의 최상단 워드라인이 식각되는 것을 방지하기 위하여, 상기 상부 워드라인 그룹 및 상기 하부 워드라인 그룹 사이에 식각 방지 보호층을 배치하는 단계를 포함할 수 있다.
또 다른 일측에 따르면, 상기 상부 워드라인 그룹 및 하부 워드라인 그룹 각각에 대해 식각 공정을 동시에 수행하는 단계는, 상기 상부 워드라인 그룹에 포함되는 워드라인들이 적층된 단수 및 상기 하부 워드라인 그룹에 포함되는 워드라인들이 적층된 단수에 기초하여 반복 수행되는 것을 특징으로 할 수 있다.
일 실시예들은 단차부를 효율적으로 활용하여 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 복수의 워드라인들이 갖는 계단 형상에 포함되는 평면부 및 단차부 모두에 적어도 하나의 메모리 셀 스트링이 형성되는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
또한, 일 실시예들은 컨택트 형성 면적을 줄여 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 상기 복수의 워드라인들 각각의 전체 영역 중 최소화된 일부 영역에만 복수의 워드라인들 각각의 컨택트를 형성하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
또한, 일 실시예들은 워드라인의 식각 공정의 반복 횟수를 감소시켜 제조 공정을 단순화하는 3차원 플래시 메모리 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 복수의 워드라인들을 계단 형상으로 순서대로 적층되는 상부 워드라인 그룹 및 하부 워드라인 그룹으로 구분하여 준비한 뒤, 상부 워드라인 그룹 및 하부 워드라인 그룹 각각에 대해 식각 공정을 동시에 수행함으로써, 워드라인의 식각 공정의 반복 횟수를 현저히 감소시킨 3차원 플래시 메모리 제조 방법을 제안할 수 있다.
또한, 일 실시예들은 상기 3차원 플래시 메모리 제조 방법에 의해 제조되는 3차원 플래시 메모리를 제안할 수 있다.
구체적으로, 일 실시예들은 복수의 워드라인들로 등간격 폭 및 등간격 높이의 계단 형상을 형성하는 가운데, 계단 형상 중 상이한 높이를 갖는 한 부분을 포함하는 구조의 3차원 플래시 메모리를 제안할 수 있다.
또한, 일 실시예들은 복수의 워드라인들로 등간격 폭 및 등간격 높이의 계단 형상을 형성하는 가운데, 계단 형상 중 상이한 폭을 갖는 한 부분을 포함하는 구조의 3차원 플래시 메모리를 제안할 수 있다.
또한, 일 실시예들은 복수의 워드라인들로 등간격 폭 및 등간격 높이의 계단 형상을 형성하는 가운데, 계단 형상 중 상이한 높이를 갖는 한 부분 및 상이한 폭을 갖는 한 부분을 포함하는 구조의 3차원 플래시 메모리를 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리를 나타낸 상면도이다.
도 2는 기존의 3차원 플래시 메모리를 나타낸 단면도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 상면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리는 나타낸 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6i는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 상면도이다.
도 8a 내지 8b는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 10a 내지 10k는 기존의 3차원 플래시 메모리 제조 방법을 설명하기 위한 도면이다.
도 11은 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 나타낸 플로우 차트이다.
도 12a 내지 12k는 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 설명하기 위한 도면이다.
도 13a 내지 13c는 도 11을 참조하여 기재된 3차원 플래시 메모리 제조 방법에 의해 제조된 3차원 플래시 메모리는 나타낸 도면이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 상면도이고, 도 4는 일 실시예에 따른 3차원 플래시 메모리는 나타낸 단면도이다.
도 3 내지 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 수직 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링(310, 320, 330) 및 적어도 하나의 메모리 셀 스트링(310, 320, 330)에 대해 직교하며 연결되고 수평 방향으로 연장 형성되며 적층되는 복수의 워드라인들(340)을 포함한다.
적어도 하나의 메모리 셀 스트링(310, 320, 330)은 적어도 하나의 채널층(311) 및 적어도 하나의 채널층(311)을 감싸는 적어도 하나의 전하 저장층(312)을 포함한다. 적어도 하나의 채널층(311)은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 수직 방향으로 연장 형성될 수 있으며, 기판(미도시)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 또한, 적어도 하나의 채널층(311)은 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수도 있다.
적어도 하나의 전하 저장층(312)은 복수의 워드라인들(340)을 통해 유입되는 전류로부터 전하를 저장하는 메모리 기능을 갖는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 이하, 적어도 하나의 전하 저장층(312)이 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 수평 요소도 더 포함할 수 있다.
또한, 도면에는 도시되지 않았지만, 적어도 하나의 메모리 셀 스트링(310, 320, 330)의 외측에는 적어도 하나의 메모리 셀 스트링(310, 320, 330)을 감싸며 수직 방향으로 연장 형성되는 적어도 하나의 터널링 절연막(미도시)이 배치될 수 있다. 적어도 하나의 터널링 절연막은 고유전율(High-k) 특성을 갖는 절연 물질(일례로, Al 2O 3, HfO 2, TiO 2, La 2O 5, BaZrO 3, Ta 2O 5, ZrO 2, Gd 2O 3 또는 Y 2O 3와 같은 절연 물질)로 구성될 수 있다.
복수의 워드라인들(340)은 적어도 하나의 메모리 셀 스트링(310, 320, 330)으로 전압을 인가하는 역할을 하며, W, Ti, Ta, Cu 또는 Au 등의 도전성 물질로 형성될 수 있다. 여기서, 복수의 워드라인들(340)은 서로 다른 길이로 연장 형성되어 단차부(350) 및 평면부(360)를 포함하는 계단 형상을 구성할 수 있다. 예를 들어, 복수의 워드라인들(340) 중 최하단의 제1 워드라인(341)이 가장 긴 수평 방향 길이를 갖도록 형성되고 제1 워드라인(341)의 상부에 위치하는 제2 워드라인(342)이 두 번째로 긴 수평 방향 길이를 갖도록 형성되며, 최상단의 제3 워드라인(343)이 가장 짧은 수평 방향 길이를 갖도록 형성됨으로써, 단차부(350) 및 평면부(360)를 포함하는 계단 형상이 구성될 수 있다.
특히, 일 실시예에 따른 3차원 플래시 메모리(300)는, 평면부(360) 및 단차부(350) 모두에 적어도 하나의 메모리 셀 스트링(310, 320, 330)을 형성함을 특징으로 한다. 예를 들어, 제1 메모리 셀 스트링(310) 및 제2 메모리 셀 스트링(320)은 단차부(350)에 형성될 수 있고, 제3 메모리 셀 스트링(330)은 평면부(360)에 형성될 수 있다. 따라서, 평면부(360)에만 적어도 하나의 메모리 셀 스트링을 형성하는 기존의 3차원 플래시 메모리와 달리, 일 실시예에 따른 3차원 플래시 메모리(300)의 전체적인 집적도가 향상될 수 있다.
이 때, 복수의 워드라인들(340) 각각의 컨택트(341-1, 342-1)는 단차부(350)를 구성하는 복수의 단차들(351, 352) 각각에서 최소화된 일부 영역에만 형성될 수 있다. 이하, 최소화된 일부 영역은 복수의 워드라인들(340) 각각의 컨택트(341-1, 342-1)의 단면 면적에 대응하는 영역으로서, 일례로, 복수의 단차들(351, 352) 각각의 전체 영역 상 복수의 워드라인들(340) 각각의 컨택트(341-1, 342-1)의 단면 면적과 동일한 면적을 갖는 영역을 의미할 수 있다.
또한, 단차부(350)에 형성되는 적어도 하나의 메모리 셀 스트링(310, 320)은, 단차부(350)를 구성하는 복수의 단차들(351, 352) 별로, 단차부(350)에 형성되는 워드라인들(341, 342) 각각의 컨택트(341-1, 342-1)와 동일한 컬럼(Column)에 위치할 수 있다. 예를 들어, 제1 워드라인(341)의 단차(351)에 형성되는 제1 메모리 셀 스트링(310)과 제1 워드라인(341)의 컨택트(341-1)가 동일한 컬럼에 위치하고, 제2 워드라인(342)의 단차(352)에 형성되는 제2 메모리 셀 스트링(320)과 제2 워드라인(342)의 컨택트(342-1)가 동일한 컬럼에 위치할 수 있다.
이처럼 단차부(350)에 형성되는 적어도 하나의 메모리 셀 스트링(310, 320)이 단차부(350)를 구성하는 복수의 단차들(351, 352) 별로, 단차부(350)에 형성되는 워드라인들(341, 342) 각각의 컨택트(341-1, 342-1)와 동일한 컬럼에 위치하게 됨에 따라, 단차부(350)에 형성되는 워드라인들(341, 342) 각각의 컨택트(341-1, 342-1)와 연결되는 외부 배선(370) 및 단차부(350)에 형성되는 적어도 하나의 메모리 셀 스트링(310, 320)과 연결되는 드레인 라인(380) 역시 동일한 컬럼에 위치하게 될 수 있다.
또한, 3차원 플래시 메모리(300)에는 복수의 워드라인들(340) 사이에 개재되는 복수의 층간 절연층들(390)을 더 포함할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 복수의 층간 절연층들(380) 대신에 복수의 워드라인들(340) 사이를 이격시키는 복수의 에어 갭(Air gap)들이 배치될 수도 있다.
일 실시예에 따른 3차원 플래시 메모리(300)는 설명된 바와 같이 복수의 워드라인들(340)의 단차부(350)에도 적어도 하나의 메모리 셀 스트링(310, 320)을 형성함으로써, 단차부(350)에 메모리 셀 스트링을 형성하지 않는 기존 구조에 비해 보다 많은 숫자의 메모리 셀 스트링들(310, 320, 330)을 포함할 수 있다. 이에 따라, 3차원 플래시 메모리(300)의 집적도가 월등히 개선될 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 6i는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 도면이다. 이하, 3차원 플래시 메모리 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있으며, 후술되는 단계들(S510 내지 S540)를 통해 제조되는 3차원 플래시 메모리는 도 3 내지 4를 참조하여 상술된 구조를 갖게 된다.
도 5를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S510)에서 도 6a와 같이 복수의 워드라인들(610) 및 복수의 절연층들(620)이 교대로 적층된 반도체 구조체(600)를 준비한다.
이어서, 제조 시스템은 단계(S520)에서 반도체 구조체(600) 상 복수의 워드라인들(610) 각각의 컨택트(611, 612, 613)가 형성될 최소화된 일부 영역(601, 602, 603)을 제외한 나머지 전체 영역에 적어도 하나의 메모리 셀 스트링(630)(적어도 하나의 메모리 셀 스트링(630)은 적어도 하나의 채널층 및 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함)을 수직 방향으로 연장 형성한다.
이하, 최소화된 일부 영역(601, 602, 603)은 복수의 워드라인들(610) 각각의 컨택트(611, 612, 613)의 단면 면적에 대응하는 영역으로서, 일례로, 계단 형상에 포함될 복수의 단차들(614, 615, 616) 각각의 전체 영역 상 복수의 워드라인들(610) 각각의 컨택트(611, 612, 613)의 단면 면적과 동일한 면적을 갖는 영역을 의미할 수 있다.
예를 들어, 제조 시스템은 도 6b 및 6c와 같이 복수의 워드라인들(610)이 갖게 될 계단 형상에 포함될 복수의 단차들(614, 615, 616) 별로 최소화된 일부 영역(601, 602, 603)이 각각 하나씩 포함되도록 최소화된 일부 영역(601, 602, 603)의 배치를 고려하여, 반도체 구조체(600) 상 최소화된 일부 영역(601, 602, 603)을 제외한 나머지 전체 영역에 수직 방향으로 적어도 하나의 수직 홀(Vertical Hole)(604, 605, 606)을 생성한 뒤, 도 6d 및 6e와 같이 적어도 하나의 수직 홀(604, 605, 606) 내부에 적어도 하나의 메모리 셀 스트링(630)을 연장 형성할 수 있다.
이 때, 제조 시스템은 적어도 하나의 수직 홀(604, 605, 606)을 생성하는 과정에서, 후술되는 단계(S530)에서 형성될 복수의 단차들(614, 615, 616) 별로 하나씩 포함되는 최소화된 일부 영역(601, 602, 603)과 동일한 컬럼에 위치하도록 복수의 단차들(604, 605, 606) 별로 수직 방향으로 적어도 하나의 수직 홀(604, 605, 606)을 생성할 수 있다.
그 다음, 제조 시스템은 단계(S530)에서 도 6f 및 6g와 같이 최소화된 일부 영역(601, 602, 603)을 포함하는 일정 영역을 계단 형상으로 식각한다. 예를 들어, 제조 시스템은 최소화된 일부 영역(601, 602, 603)을 포함하는 일정 영역을 계단 형상으로 식각함으로써, 복수의 단차들(614, 615, 616)로 구성되는 단차부(640) 및 평면부(650)를 포함하는 계단 형상을 만들 수 있다.
단계(S530)는 형성하고자 하는 복수의 단차들(614, 615, 616)의 단수에 따라 트림 공정 및 식각 공정이 반복되어 수행될 수 있으며, 단계(S530)에서 이용되는 식각 방식은 적어도 하나의 메모리 셀 스트링(630) 및 복수의 워드라인들(610)을 동시에 식각할 수 있는 식각 방식일 수 있다. 즉, 단계(S530)에서 제조 시스템은 적어도 하나의 메모리 셀 스트링(630)을 구성하는 물질 및 복수의 워드라인(610)을 구성하는 물질 모두를 동일한 깊이로 동시에 식각할 수 있는 식각 방식을 이용할 수 있다.
그 후, 제조 시스템은 단계(S540)에서 도 6h 및 6i와 같이 최소화된 일부 영역(601, 602, 603)에 복수의 워드라인들(610) 각각의 컨택트(611, 612, 613)를 형성한다. 이 때, 제조 시스템은 복수의 워드라인들(610) 각각의 컨택트(611, 612, 613)를 형성함과 동시에, 복수의 워드라인들(610) 각각의 컨택트(611, 612, 613)과 연결되는 외부 배선 및 적어도 하나의 메모리 셀 스트링(630)과 연결되는 드레인 라인을 형성할 수 있다.
도 7은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 상면도이고, 도 8a 내지 8b는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 단면도이다.
도 7 내지 8b를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(700)는 기판(710) 상 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링(720) 및 복수의 워드라인들(730)을 포함한다. 3차원 플래시 메모리(700)에서 적어도 하나의 메모리 셀 스트링(720)의 상부에는 드레인 라인이 배치되어 연결될 수 있으며, 복수의 워드라인들(730) 각각은 컨택트(731)을 통해 외부 배선과 연결될 수 있다. 이하, 드레인 라인 및 외부 배선은 도 7에서만 도시되며, 도 8a 내지 8b에서는 생략된다.
적어도 하나의 메모리 셀 스트링은(720)은, 적어도 하나의 채널층(721) 및 적어도 하나의 채널층(721)을 감싸는 적어도 하나의 전하 저장층(722)을 포함한다. 적어도 하나의 채널층(721)은 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘(Poly-silicon)으로 형성될 수 있으며, 기판(710)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다.
적어도 하나의 전하 저장층(722)은, 복수의 워드라인들(730)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로도 형성될 수 있다. 이하, 적어도 하나의 전하 저장층(722)이 기판(710)에 대해 직교하는 일 방향으로 연장 형성되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 복수의 워드라인들(730)과 평행하며 접촉되는 수평 요소도 더 포함할 수 있다.
복수의 워드라인들(730)은, 적어도 하나의 메모리 셀 스트링(720)에 대해 수직 방향으로 연결되며, 복수의 절연층들(740)과 교번되며 배치될 수 있다. 이러한 복수의 워드라인들(730)은 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질로 형성될 수 있으며, 복수의 절연층들(740)은 절연 특성을 갖는 다양한 물질로 형성될 수 있다.
이 때, 복수의 워드라인들(730)은 계단 형상을 갖도록 형성되며, 계단 형상에 형성된 각각의 컨택트(731)를 통해 외부 배선과 연결될 수 있다. 특히, 복수의 워드라인들(730) 각각의 컨택트(731)는 복수의 워드라인들(730) 각각의 전체 영역 중 최소화된 일부 영역에만 형성되는 것을 특징으로 한다. 이하, 복수의 워드라인들(730) 각각의 컨택트(731)가 최소화된 일부 영역에만 형성된다는 것은, 복수의 워드라인들(730) 각각의 전체 영역 중 컨택트(731)의 단면에 대응하는 영역에만 컨택트(731)가 형성되는 것을 의미한다.
또한, 복수의 워드라인들(730) 각각의 컨택트(731)가 형성되는 최소화된 일부 영역은, 복수의 워드라인들(730) 각각의 전체 영역 상에서 동일한 로우(row)에 위치하는 영역일 수 있다. 즉, 복수의 워드라인들(730) 각각의 전체 영역 중 컨택트(731)의 단면에 대응하는 영역에만 컨택트(731)가 형성되는 가운데, 복수의 워드라인들(730) 별로 컨택트(731)가 동일한 로우에 위치하는 영역에 형성될 수 있다.
이처럼, 복수의 워드라인들(730) 각각의 컨택트(731)가 복수의 워드라인들(730) 각각의 전체 영역 중 최소화된 일부 영역에만 형성됨에 따라 적어도 하나의 메모리 셀 스트링(720)과 동일한 어레이에 배치되지 않는 적어도 하나의 다른 메모리 셀 스트링(750)이 형성되는 공간(751)이 확보될 수 있다. 따라서, 3차원 플래시 메모리(700)는 보다 많은 메모리 셀 스트링들(720, 750)을 포함하게 되어 집적도가 향상될 수 있다. 이하, 적어도 하나의 메모리 셀 스트링(720)과 동일한 어레이라는 것은, 적어도 하나의 메모리 셀 스트링(720) 및 적어도 하나의 메모리 셀 스트링(720)과 동일한 컬럼(column)에 배치되는 메모리 셀 스트링으로 구성되는 메모리 셀 스트링의 집합을 의미하는 바, 적어도 하나의 메모리 셀 스트링(720)과 동일한 어레이에 배치되지 않는 적어도 하나의 다른 메모리 셀 스트링(750)은 적어도 하나의 메모리 셀 스트링(720)과 다른 컬럼에 배치되는 메모리 셀 스트링을 의미한다.
여기서, 공간(751)에 적어도 하나의 다른 메모리 셀 스트링(750)이 형성됨에 따라 복수의 워드라인들(730)은 적어도 하나의 메모리 셀 스트링(720) 및 적어도 하나의 다른 메모리 셀 스트링(750)에 의해 공유될 수 있다. 이하, 복수의 워드라인들(730)이 적어도 하나의 메모리 셀 스트링(720) 및 적어도 하나의 다른 메모리 셀 스트링(750)에 의해 공유된다는 것은, 복수의 워드라인들(730)이 적어도 하나의 메모리 셀 스트링(720) 및 적어도 하나의 다른 메모리 셀 스트링(750) 모두에 전류를 공급하도록 사용됨을 의미한다.
일 실시예에 따른 3차원 플래시 메모리(700)는 설명된 바와 같이 복수의 워드라인들(730) 각각의 컨택트(731)를 복수의 워드라인들(730) 각각의 전체 영역 중 최소화된 일부 영역에만 형성함으로써, 적어도 하나의 메모리 셀 스트링(720)과 동일한 어레이에 배치되지 않는 적어도 하나의 다른 메모리 셀 스트링(750)이 형성되는 공간(751)을 확보하여 보다 많은 숫자의 메모리 셀 스트링들(720, 750)을 포함할 수 있다. 이에 따라, 3차원 플래시 메모리(700)의 집적도가 월등히 개선될 수 있다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 3차원 플래시 메모리 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있으며, 후술되는 단계들(S910 내지 S940)를 통해 제조되는 3차원 플래시 메모리는 도 7 내지 8b를 참조하여 상술된 구조를 갖게 된다.
도 9를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S910)에서 복수의 워드라인들 및 복수의 절연층들이 교대로 적층된 몰드 구조체를 준비한다.
이어서, 제조 시스템은 단계(S920)에서 몰드 구조체 상 복수의 워드라인들 각각의 컨택트가 형성될 최소화된 일부 영역을 제외한 나머지 영역에 적어도 하나의 메모리 셀 스트링(적어도 하나의 메모리 셀 스트링은 적어도 하나의 채널층 및 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함)을 일 방향으로 연장 형성한다.
예를 들어, 제조 시스템은 몰드 구조체에 포함되는 기판이 노출되도록 복수의 워드라인들 각각의 컨택트가 형성될 최소화된 일부 영역을 제외한 나머지 영역에 수직 홀을 생성한 뒤에, 적어도 하나의 전하 저장층을 수직 홀 내에 증착하고 그 내부에 적어도 하나의 채널층을 채워 넣어 적어도 하나의 메모리 셀 스트링을 형성할 수 있다.
여기서, 복수의 워드라인들 각각의 컨택트가 형성될 최소화된 일부 영역은, 복수의 워드라인들 각각의 전체 영역 중 컨택트의 단면에 대응하는 영역으로서, 복수의 워드라인들 각각의 영역 상에서 동일한 로우에 위치하는 영역일 수 있다.
또한, 단계(S920)에서 제조 시스템은, 적어도 하나의 메모리 셀 스트링과 동일한 어레이에 배치되지 않는 적어도 하나의 다른 메모리 셀 스트링이 형성될 공간을 확보하도록 나머지 영역에 적어도 하나의 메모리 셀 스트링을 일 방향으로 연장 형성한 뒤에, 상기 공간에 적어도 하나의 다른 메모리 셀 스트링을 일 방향으로 연장 형성할 수 있다.
따라서, 단계(S920)는 복수의 워드라인들이 적어도 하나의 메모리 셀 스트링 및 적어도 하나의 다른 메모리 셀 스트링에 의해 공유되도록 적어도 하나의 다른 메모리 셀 스트링을 일 방향으로 연장 형성하는 단계일 수 있다.
이처럼, 제조 시스템은 단계(S920)에서 복수의 워드라인들 각각의 전체 영역 중 최소화된 일부 영역만을 컨택트를 형성할 영역으로 남기기 때문에, 최소화된 일부 영역을 제외한 모든 영역에 메모리 셀 스트링들을 형성하여 메모리 셀 스트링의 집적도를 더욱 향상시킬 수 있다.
그 다음, 제조 시스템은 단계(S930)에서 복수의 워드라인들 각각의 컨택트가 형성될 최소화된 일부 영역을 계단 형상으로 식각한다.
그 후, 제조 시스템은 단계(S940)에서 식각된 영역에 복수의 워드라인들 각각의 컨택트를 형성한다.
도 11은 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 나타낸 플로우 차트이고, 도 12a 내지 12k는 일 실시예에 따른 3차원 플래시 메모리 제조 방법을 설명하기 위한 도면이다. 이하, 3차원 플래시 메모리 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있다.
도 11 내지 12k를 참조하면, 제조 시스템은 단계(S1110)에서 도 12a와 같이 수평 방향으로 적층된 복수의 워드라인들(1210)을 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230)으로 구분하여 준비한다.
여기서, 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230)은 각각의 적어도 일부 상면(1221, 1231)이 노출되도록 서로 다른 수평 크기를 가진 채 계단 형상으로 순서대로 적층되어 준비될 수 있다. 일례로, 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230) 각각은, 적어도 일부 상면(1221, 1231)이 노출되도록 하부 워드라인 그룹(1230)이 상부 워드라인 그룹(1220)보다 큰 수평 크기를 가진 채 순서대로 적층되어 구비될 수 있다.
이 때, 단계(S1110)는 단순히 복수의 워드라인들(1210)만을 준비하는 단계가 아닌, 복수의 워드라인들(1210) 사이에 교번하며 개재되는 복수의 절연층들(1223, 1233)과, 채널층(1241) 및 전하 저장층(1242)으로 구성되는 수직 스트링(1240)을 포함하는 몰드 구조체를 준비하는 단계를 의미한다. 따라서, 상부 워드라인 그룹(1220)은 상부 워드라인들(1222)과 상부 워드라인들(1222) 사이에 교번하며 개재되는 상부 절연층들(1223)을 포함하고, 하부 워드라인 그룹(1230)은 하부 워드라인들(1232)과 하부 워드라인들(1232) 사이에 교번하며 개재되는 하부 절연층들(1233)을 포함할 수 있으며, 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230)은 하나의 수직 스트링(1240)을 공유할 수 있다.
예를 들어, 단계(S1110)에서 제조 시스템은 도 12b 내지 12c와 같이 복수의 워드라인들(1222, 1232) 및 복수의 절연층들(1223, 1233)이 교대로 적층되고 수직 방향으로 수직 스트링(1240)이 형성된 몰드 구조체 상에서 일부분(1211, 1212)을 식각함으로써, 도 12a와 같이 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230)으로 구분되어 계단 형상을 갖는 복수의 워드라인들(1210)을 준비할 수 있다.
다른 예를 들면, 단계(S1110)에서 제조 시스템은 도 12d 및 12e와 같이 하부 몰드 구조체(하부 몰드 구조체에는 하부 워드라인들(1232) 및 하부 절연층들(1233)이 교대로 적층되고 수직 방향으로 하부 수직 스트링이 형성되어 있음)의 위에 하부 몰드 구조체보다 작은 수평 크기를 갖는 상부 몰드 구조체(상부 몰드 구조체는 하부 워드라인들(1232)보다 작은 수평 크기를 갖는 상부 워드라인들(1222) 및 상부 절연층(1223)이 교대로 적층되고 수직 방향으로 상부 수직 스트링이 형성되어 있음)를 적층함으로써, 도 12a와 같이 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230)으로 구분되어 계단 형상을 갖는 복수의 워드라인들(1210)을 준비할 수 있다.
특히, 단계(S1110)에서 제조 시스템은, 후술되는 단계(S1130)에서 하부 워드라인 그룹(1230)에 대해 식각 공정이 수행될 때 상부 워드라인 그룹(1220)의 최하단 워드라인이 식각되는 것을 방지하기 위하여, 식각 방지 거리(1250)를 포함하도록 하부 워드라인 그룹(1230)의 수평 크기를 결정할 수 있다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
또한, 단계(S1110)에서 제조 시스템은, 후술되는 단계(S1130)에서 상부 워드라인 그룹(1220)에 대해 식각 공정이 수행될 때 하부 워드라인 그룹(1230)의 최상단 워드라인이 식각되는 것을 방지하기 위하여, 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230) 사이에 식각 방지 보호층(1260)을 배치할 수 있다. 이에 대한 상세한 설명 역시 아래에서 기재하기로 한다.
이어서, 단계(S1120)에서 제조 시스템은 도 12f와 같이 상부 워드라인 그룹(1220)의 적어도 일부 상면(1221) 및 하부 워드라인 그룹(1230)의 적어도 일부 상면(1231)에 포토레지스트들(1270, 1280)을 형성한다.
그 다음, 단계(S1130)에서 제조 시스템은 도 12h와 같이 포토레지스트들(1270, 1280)이 형성된 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230) 각각에 대해 식각 공정을 동시에 수행한다.
이 때, 단계(S1130) 이전에 제조 시스템은 도 12g와 같이 복수의 워드라인들(1210)이 형성할 계단 형상이 갖게 될 등간격 폭만큼 포토레지스트들(1270, 1280)을 트림(Trim)할 수 있다.
단계(S1130)는 도 12h 내지 12j와 같이 상부 워드라인 그룹(1220)에 포함되는 상부 워드라인들(1222)이 적층된 단수 및 하부 워드라인 그룹(1230)에 포함되는 하부 워드라인들(1232)이 적층된 단수에 기초하여 반복 수행됨으로써, 계단 형상을 갖는 워드라인들(1210)이 포함된 3차원 플래시 메모리가 제조될 수 있다.
마찬가지로, 단계(S1130)가 반복 수행되는 과정에서, 제조 시스템은 도 12h 내지 12j와 같이 포토레지스트들(1270, 1280)을 트림하는 단계를 추가적으로 반복 수행함으로써, 식각 공정의 반복 수행을 통해 워드라인들(1210)이 계단 형상을 갖도록 할 수 있다.
전술된 바와 같이 식각 방지 거리(1250)를 포함하도록 하부 워드라인 그룹(1230)의 수평 크기가 결정되었기 때문에, 도 12h에서 나타나듯이 하부 워드라인 그룹(1230)에 대한 식각 공정이 수행될 때 상부 워드라인 그룹(1220)의 최하단 워드라인(1224)이 오식각되는 것이 방지될 수 있다.
또한, 전술된 바와 같이 식각 방지 보호층(1260)이 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230) 사이에 배치되어 있기 때문에, 도 12h에서 나타나듯이 상부 워드라인 그룹(1220)에 대한 식각 공정이 수행될 때 하부 워드라인 그룹(1230)의 최상단 워드라인(1234)이 오식각되는 것이 방지될 수 있다.
이상, 단계(S1110)에서 식각 방지 거리(1250)를 포함하도록 하부 워드라인 그룹(1230)의 수평 크기를 결정하는 것과, 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230) 사이에 식각 방지 보호층(1260)을 배치하는 것이 모두 수행되는 경우로 설명되었으나, 이에 제한되거나 한정되지 않고 어느 하나만이 수행될 수도 있다.
이에, 식각 방지 거리(1250)를 포함하도록 하부 워드라인 그룹(1230)의 수평 크기를 결정하는 것만이 단계(S1110)에서 수행된 경우, 제조 완료된 3차원 플래시 메모리는 도 13a와 같으며, 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230) 사이에 식각 방지 보호층(1260)을 배치하는 것만이 단계(S1110)에서 수행된 경우, 제조 완료된 3차원 플래시 메모리는 도 13b와 같으며, 식각 방지 거리(1250)를 포함하도록 하부 워드라인 그룹(1230)의 수평 크기를 결정하는 것과 상부 워드라인 그룹(1220) 및 하부 워드라인 그룹(1230) 사이에 식각 방지 보호층(1260)을 배치하는 것 모두가 단계(S1110)에서 수행된 경우, 제조 완료된 3차원 플래시 메모리는 도 13c와 같다. 이에 대한 상세한 설명은 아래에서 기재하기로 한다.
그 후, 단계(S1140)에서 제조 시스템은 도 12k와 같이 포토레지스트들(1270, 1280)을 제거함으로써, 계단 형상을 갖는 워드라인들(1210)이 포함된 3차원 플래시 메모리가 제조 완료될 수 있다.
도 13a 내지 13c는 도 11을 참조하여 기재된 3차원 플래시 메모리 제조 방법에 의해 제조된 3차원 플래시 메모리는 나타낸 도면이다.
도 13a를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1310)는 도 11 내지 12f를 참조하여 상술된 단계들(S1110 내지 S1130)을 통해 제조 완료된 계단 형상의 워드라인을 포함한다. 특히, 단계(S1110)에서 제조 시스템이 식각 방지 거리(1311)를 포함하도록 하부 워드라인 그룹의 수평 크기를 결정하였기 때문에, 3차원 플래시 메모리(1310)는 복수의 워드라인들(1320)로 등간격 폭 및 등간격 높이의 계단 형상을 형성하는 가운데, 계단 형상 중 상이한 폭을 갖는 한 부분(1321)을 포함하게 된다.
즉, 상이한 폭을 갖는 한 부분(1321)은 복수의 워드라인들(1320)에 대한 식각 공정이 수행되는 과정에서 복수의 워드라인들(1320) 중 상부 워드라인 그룹에 포함되는 최하단 워드라인(1322)이 불필요하게 식각되는 것을 방지하기 위한 식각 방지 거리(1311)에 의해 형성되는 것일 수 있다.
도 13b를 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(1330)는 도 11 내지 12f를 참조하여 상술된 단계들(S1110 내지 S1130)을 통해 제조 완료된 계단 형상의 워드라인을 포함한다. 특히, 단계(S1110)에서 제조 시스템이 상부 워드라인 그룹 및 하부 워드라인 그룹 사이에 식각 방지 보호층(1331)을 배치하였기 때문에, 3차원 플래시 메모리(1330)는 복수의 워드라인들(1340)로 등간격 폭 및 등간격 높이의 계단 형상을 형성하는 가운데, 계단 형상 중 상이한 높이를 갖는 한 부분(1341)을 포함하게 된다.
즉, 상이한 높이를 갖는 한 부분(1341)은 복수의 워드라인들(1340)에 대한 식각 공정이 수행되는 과정에서 복수의 워드라인들(1340) 중 하부 워드라인 그룹에 포함되는 최상단 워드라인(1342)이 불필요하게 식각되는 것을 방지하기 위한 식각 보호층(1331)에 의해 형성되는 것일 수 있다.
도 13c를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1350)는 도 11 내지 12f를 참조하여 상술된 단계들(S1110 내지 S1130)을 통해 제조 완료된 계단 형상의 워드라인을 포함한다. 특히, 단계(S1110)에서 제조 시스템이 식각 방지 거리(1351)를 포함하도록 하부 워드라인 그룹의 수평 크기를 결정한 동시에 상부 워드라인 그룹 및 하부 워드라인 그룹 사이에 식각 방지 보호층(1352)을 배치하였기 때문에, 3차원 플래시 메모리(1350)는 복수의 워드라인들(1360)로 등간격 폭 및 등간격 높이의 계단 형상을 형성하는 가운데, 계단 형상 중 상이한 폭을 갖는 한 부분(1361) 및 상이한 높이를 갖는 한 부분(1362)을 포함하게 된다.
이 때, 상이한 폭을 갖는 한 부분(1361)은 복수의 워드라인들(1360)에 대한 식각 공정이 수행되는 과정에서 복수의 워드라인들(1360) 중 상부 워드라인 그룹에 포함되는 최하단 워드라인(1363)이 불필요하게 식각되는 것을 방지하기 위한 식각 방지 거리(1351)에 의해 형성되는 것일 수 있고, 상이한 높이를 갖는 한 부분(1362)은 복수의 워드라인들(560)에 대한 식각 공정이 수행되는 과정에서 복수의 워드라인들(1360) 중 하부 워드라인 그룹에 포함되는 최상단 워드라인(1364)이 불필요하게 식각되는 것을 방지하기 위한 식각 보호층(1352)에 의해 형성되는 것일 수 있다.
상술된 바와 같이 일 실시예에 따른 3차원 플래시 메모리 제조 방법은 총 6단의 워드라인들을 포함하는 3차원 플래시 메모리를 제조함에 있어 식각 공정을 단 2번만 수행하기 때문에(기존의 3차원 플래시 메모리 제조 방법은 5번의 식각 공정을 수행함), 식각 공정의 반복 횟수를 현저히 감소시켜 제조 공정을 단순화할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (13)

  1. 집적화를 도모하는 3차원 플래시 메모리에 있어서,
    수직 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함-; 및
    상기 적어도 하나의 메모리 셀 스트링에 대해 직교하며 연결되고, 수평 방향으로 연장 형성되며 적층되는 복수의 워드라인들-상기 복수의 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 포함하는 계단 형상을 구성함-
    을 포함하고,
    상기 적어도 하나의 메모리 셀 스트링은,
    상기 평면부 및 상기 단차부 모두에 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 복수의 워드라인들 각각의 컨택트는,
    상기 단차부를 구성하는 복수의 단차들 각각에서 최소화된 일부 영역에만 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 최소화된 일부 영역은,
    상기 복수의 워드라인들 각각의 컨택트의 단면 면적에 대응하는 영역인 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 단차부에 형성되는 적어도 하나의 메모리 셀 스트링은,
    상기 단차부를 구성하는 복수의 단차들 별로, 상기 단차부에 형성되는 워드라인들 각각의 컨택트와 동일한 컬럼(Column)에 위치하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 집적화를 도모하는 3차원 플래시 메모리에 있어서,
    일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 적어도 하나의 채널층 및 상기 적어도 하나의 채널층을 감싸는 적어도 하나의 전하 저장층을 포함함-; 및
    상기 적어도 하나의 메모리 셀 스트링에 대해 수직 방향으로 연결되는 복수의 워드라인들
    을 포함하고,
    상기 복수의 워드라인들 각각의 컨택트는,
    상기 복수의 워드라인들 각각의 전체 영역 중 최소화된 일부 영역에만 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제5항에 있어서,
    상기 복수의 워드라인들은,
    상기 복수의 워드라인들 각각의 컨택트가 상기 복수의 워드라인들 각각의 전체 영역 중 최소화된 일부 영역에만 형성됨에 따라, 상기 적어도 하나의 메모리 셀 스트링과 동일한 어레이에 배치되지 않는 적어도 하나의 다른 메모리 셀 스트링이 형성되는 공간을 확보하는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 제6항에 있어서,
    상기 복수의 워드라인들은,
    상기 공간에 상기 적어도 하나의 다른 메모리 셀 스트링이 형성됨에 따라, 상기 적어도 하나의 메모리 셀 스트링 및 상기 적어도 하나의 다른 메모리 셀 스트링에 의해 공유되는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제6항에 있어서,
    상기 복수의 워드라인들 각각의 컨택트가 형성되는 상기 최소화된 일부 영역은,
    상기 복수의 워드라인들 각각의 전체 영역 상에서 동일한 로우(row)에 위치하는 영역인 것을 특징으로 하는 3차원 플래시 메모리.
  9. 효율적으로 워드라인을 형성하는 3차원 플래시 메모리 제조 방법에 있어서,
    수평 방향으로 적층된 복수의 워드라인들을 상부 워드라인 그룹 및 하부 워드라인 그룹-상기 상부 워드라인 그룹 및 상기 하부 워드라인 그룹은 각각의 적어도 일부 상면이 노출되도록 서로 다른 수평 크기를 가진 채 계단 형상으로 순서대로 적층됨-으로 구분하여 준비하는 단계;
    상기 상부 워드라인 그룹의 적어도 일부 상면 및 상기 하부 워드라인 그룹의 적어도 일부 상면에 포토레지스트들을 형성하는 단계; 및
    상기 포토레지스트들이 형성된 상부 워드라인 그룹 및 하부 워드라인 그룹 각각에 대해 식각 공정을 동시에 수행하는 단계
    를 포함하는 3차원 플래시 메모리 제조 방법.
  10. 제9항에 있어서,
    상기 하부 워드라인 그룹은,
    상기 상부 워드라인 그룹보다 큰 수평 크기를 갖는 것을 특징으로 하는 3차원 플래시 메모리 제조 방법.
  11. 제9항에 있어서,
    상기 복수의 워드라인들을 상부 워드라인 그룹 및 하부 워드라인 그룹으로 구분하여 준비하는 단계는,
    상기 하부 워드라인 그룹에 대해 식각 공정이 수행될 때 상기 상부 워드라인 그룹의 최하단 워드라인이 식각되는 것을 방지하기 위하여, 식각 방지 거리를 포함하도록 상기 하부 워드라인 그룹의 수평 크기를 결정하는 단계
    를 포함하는 3차원 플래시 메모리 제조 방법.
  12. 제9항에 있어서,
    상기 복수의 워드라인들을 상부 워드라인 그룹 및 하부 워드라인 그룹으로 구분하여 준비하는 단계는,
    상기 상부 워드라인 그룹에 대해 식각 공정이 수행될 때 상기 하부 워드라인 그룹의 최상단 워드라인이 식각되는 것을 방지하기 위하여, 상기 상부 워드라인 그룹 및 상기 하부 워드라인 그룹 사이에 식각 방지 보호층을 배치하는 단계
    를 포함하는 3차원 플래시 메모리 제조 방법.
  13. 제9항에 있어서,
    상기 상부 워드라인 그룹 및 하부 워드라인 그룹 각각에 대해 식각 공정을 동시에 수행하는 단계는,
    상기 상부 워드라인 그룹에 포함되는 워드라인들이 적층된 단수 및 상기 하부 워드라인 그룹에 포함되는 워드라인들이 적층된 단수에 기초하여 반복 수행되는 것을 특징으로 하는 3차원 플래시 메모리 제조 방법.
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