WO2021246664A1 - 누설 전류를 개선하는 3차원 플래시 메모리 - Google Patents

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WO2021246664A1
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flash memory
channel layer
layer
silicon
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송윤흡
김봉석
심재민
최선준
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한양대학교 산학협력단
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    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region

Definitions

  • the following embodiments relate to a three-dimensional flash memory, and more particularly, a technology for a three-dimensional flash memory for improving leakage current.
  • a flash memory device is an Electrically Erasable Programmable Read Only Memory (EEPROM), the memory being, for example, a computer, a digital camera, an MP3 player, a game system, a memory stick. ) can be commonly used. Such a flash memory device electrically controls input/output of data by Fowler-Nordheimtunneling or hot electron injection.
  • EEPROM Electrically Erasable Programmable Read Only Memory
  • the three-dimensional flash memory array includes a common source line CSL, a bit line BL, and a common source line CSL and a bit line BL.
  • ) may include a plurality of cell strings (CSTR) disposed between.
  • the bit lines are two-dimensionally arranged, and a plurality of cell strings CSTR are connected in parallel to each of the bit lines.
  • the cell strings CSTR may be commonly connected to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between the plurality of bit lines and one common source line CSL. In this case, there may be a plurality of common source lines CSL, and the plurality of common source lines CSL may be two-dimensionally arranged.
  • the same voltage may be applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.
  • Each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL, a string select transistor SST connected to the bit line BL, and ground and string select transistors GST and SST. ) may be formed of a plurality of memory cell transistors MCT disposed between. In addition, the ground select transistor GST, the string select transistor SST, and the memory cell transistors MCT may be connected in series.
  • the common source line CSL may be commonly connected to sources of the ground select transistors GST.
  • the ground select line GSL, the plurality of word lines WL0 - WL3 and the plurality of string select lines SSL disposed between the common source line CSL and the bit line BL are ground selectable. It may be used as electrode layers of the transistor GST, the memory cell transistors MCT, and the string select transistors SST, respectively.
  • each of the memory cell transistors MCT includes a memory element.
  • the string selection line SSL may be expressed as an upper selection line USL
  • the ground selection line GSL may be expressed as a lower selection line LSL.
  • the conventional 3D flash memory increases the degree of integration by vertically stacking cells in order to meet the excellent performance and low price demanded by consumers.
  • interlayer insulating layers 211 and horizontal structures 250 are alternately formed on a substrate 200 .
  • Repeatedly formed electrode structures 215 are disposed and manufactured.
  • the interlayer insulating layers 211 and the horizontal structures 250 may extend in the first direction.
  • the interlayer insulating layers 211 may be, for example, a silicon oxide layer, and the lowermost interlayer insulating layer 211a of the interlayer insulating layers 211 may have a thickness smaller than that of the other interlayer insulating layers 211 .
  • Each of the horizontal structures 250 may include first and second blocking insulating layers 242 and 243 and an electrode layer 245 .
  • a plurality of electrode structures 215 may be provided, and the plurality of electrode structures 215 may be disposed to face each other in a second direction crossing the first direction.
  • the first and second directions may correspond to the x-axis and the y-axis of FIG. 2 , respectively.
  • Trenches 240 separating the plurality of electrode structures 215 may extend in the first direction.
  • Highly doped impurity regions may be formed in the substrate 200 exposed by the trenches 240 , so that a common source line CSL may be disposed.
  • isolation insulating layers filling the trenches 240 may be further disposed.
  • Vertical structures 230 penetrating the electrode structure 215 may be disposed.
  • the vertical structures 230 may be arranged in a matrix form along the first and second directions.
  • the vertical structures 230 may be arranged in the second direction, and may be arranged in a zigzag shape in the first direction.
  • Each of the vertical structures 230 may include a passivation layer 224 , a charge storage layer 225 , a tunnel insulating layer 226 , and a channel layer 227 .
  • the channel layer 227 may be disposed in a hollow tube shape therein, and in this case, a buried film 228 filling the inside of the channel layer 227 may be further disposed.
  • a drain region D may be disposed on the channel layer 227 , and a conductive pattern 229 may be formed on the drain region D to be connected to the bit line BL.
  • the bit line BL may extend in a direction crossing the horizontal electrodes 250 , for example, in a second direction.
  • the vertical structures 230 aligned in the second direction may be connected to one bit line BL.
  • the first and second blocking insulating layers 242 and 243 included in the horizontal structures 250 and the charge storage layer 225 and the tunnel insulating layer 226 included in the vertical structures 230 are the 3D flash memory. It can be defined as an oxide-nitride-oxide (ONO) layer that is an information storage element. That is, some of the information storage elements may be included in the vertical structures 230 , and others may be included in the horizontal structures 250 . For example, among the information storage elements, the charge storage layer 225 and the tunnel insulating layer 226 are included in the vertical structures 230 , and the first and second blocking insulating layers 242 and 243 are the horizontal structures 250 . can be included in
  • Epitaxial patterns 222 may be disposed between the substrate 200 and the vertical structures 230 .
  • the epitaxial patterns 222 connect the substrate 200 and the vertical structures 230 .
  • the epitaxial patterns 222 may contact the horizontal structures 250 of at least one layer. That is, the epitaxial patterns 222 may be disposed to be in contact with the lowermost horizontal structure 250a.
  • the epitaxial patterns 222 may be disposed to contact the horizontal structures 250 of a plurality of layers, for example, two layers. Meanwhile, when the epitaxial patterns 222 are disposed to be in contact with the lowermost horizontal structure 250a , the lowermost horizontal structure 250a may be disposed to be thicker than the remaining horizontal structures 250 .
  • the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 may correspond to the ground selection line GSL of the 3D flash memory array described with reference to FIG. 1 , and the vertical structures 230 .
  • the remaining horizontal structures 250 in contact with may correspond to a plurality of word lines WL0-WL3.
  • Each of the epitaxial patterns 222 has a recessed sidewall 222a. Accordingly, the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 is disposed along the profile of the recessed sidewall 222a. That is, the lowermost horizontal structure 250a may be disposed in a convex shape inward along the recessed sidewalls 222a of the epitaxial patterns 222 .
  • the following embodiments are intended to propose a technique for improving the leakage current characteristics in a 3D flash memory and for achieving memory density and miniaturization.
  • the three-dimensional flash memory 300 is formed to extend in a horizontal direction on a substrate 305 and includes a plurality of word lines 310 sequentially stacked. , at least one string extending in a vertical direction on the substrate 305 through the GSL 320 , the plurality of word lines 310 , and the GSL 320 positioned below the plurality of word lines 310 .
  • 330 at least one string 330 includes a channel layer 331 extending in a vertical direction and a charge storage layer 332 surrounding the channel layer).
  • a problem in that a leakage current is generated in the GSL 320 may occur.
  • a charge storage layer is located at a position corresponding to the GSL 320 .
  • a structure in which the 332 is not disposed (more precisely, a structure in which the nitride layer is not disposed among the ONO layers that are the charge storage layer 332 at a position corresponding to the GSL 320), the entire substrate 305 and the channel layer 331 ), the above problem could be solved by applying a structure in which all of the regions 331-1 corresponding to the GSL 320 are made of silicon (the other regions of the channel layer 331 are made of polysilicon).
  • the entire substrate 305 cannot be made of silicon. Since the region 331-1 also has a limitation that it cannot be made of silicon, it is necessary to propose a technique for improving and preventing the leakage current of the GSL in the 3D flash memory to which the COP structure is applied.
  • the conventional three-dimensional flash memory 400 has a COP (Cell On Peri.) structure applied to improve the degree of integration, Since the entire substrate 405 cannot be made of silicon, the region 411 corresponding to the GSL 420 in the channel layer 410 cannot also be made of silicon (region 411 is also made of polysilicon). Bar, there is a need to propose a technique for improving and preventing the leakage current of the GSL in the three-dimensional flash memory to which the COP structure is applied.
  • COP Cell On Peri.
  • One embodiment proposes a three-dimensional flash memory that improves leakage current characteristics and promotes memory density and miniaturization.
  • embodiments include a channel layer formed of an oxide semiconductor material to have excellent leakage current characteristics of the oxide semiconductor material, and to improve the physical structure of at least one selection line thanks to the excellent leakage current characteristics of the oxide semiconductor material.
  • a three-dimensional flash memory that achieves memory density and miniaturization is proposed.
  • One embodiment proposes a three-dimensional flash memory that improves the leakage current of the GSL in the COP structure.
  • exemplary embodiments propose a three-dimensional flash memory that improves leakage current characteristics of a GSL transistor (TR) by forming a region corresponding to the GSL in the channel layer with silicon.
  • TR GSL transistor
  • one embodiment proposes a substrate having a structure for forming a region corresponding to the GSL in a channel layer of single-crystalline silicon.
  • the embodiments propose a substrate having a structure for embedding peripheral circuits by a COP structure while forming a region corresponding to the GSL in a channel layer of single-crystalline silicon through epitaxial growth.
  • a string extending in one direction on a substrate, the string extending in the one direction, and charge storage extending in the one direction to surround the channel layer and the channel layer extending in the one direction including layers; at least one selection line vertically connected to an upper end or lower end of the string; and a plurality of word lines vertically connected to the string while being positioned above or below the at least one selection line, wherein the channel layer is formed of an oxide semiconductor material.
  • the entire channel layer may be formed of the oxide semiconductor material.
  • the physical structure of the at least one selection line may be determined based on a leakage current characteristic of the oxide semiconductor material forming the channel layer.
  • the number or thickness of the at least one selection line may be adjusted based on leakage current characteristics of the oxide semiconductor material forming the channel layer.
  • the at least one selection line may be formed to have a thickness smaller than a thickness of each of the plurality of word lines.
  • a three-dimensional flash memory to which a COP structure is applied includes: a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; a ground selection line (GSL) positioned below the plurality of word lines; and at least one string extending in a vertical direction on the substrate through the plurality of word lines and the GSL.
  • the at least one string includes a channel layer extending in the vertical direction and the channel layer surrounding the channel layer. and a charge storage layer extending in a vertical direction, wherein a portion of the channel layer corresponding to the GSL is formed of silicon using crystallized silicon on the upper surface of the substrate. .
  • a portion of the channel layer corresponding to the GSL may be formed of silicon through epitaxial growth based on crystallized silicon on the upper surface of the substrate.
  • the upper surface of the substrate may be crystallized into silicon as a laser annealing technique is applied to polysilicon forming the substrate.
  • the remaining region corresponding to the plurality of word lines among the channel layer may be formed of polysilicon.
  • a region other than the upper surface of the substrate is formed of polysilicon.
  • the substrate to which the COP structure used in the three-dimensional flash memory is applied has an epi for forming a portion corresponding to a ground selection line (GSL) of the channel layer included in the three-dimensional flash memory using single-crystal silicon.
  • GSL ground selection line
  • the epitaxial seed region and the peripheral circuit region may form a pattern that is repeatedly arranged to cross each other on the substrate.
  • an epitaxial growth layer in which monocrystalline silicon formed through the epitaxial growth from the epitaxial seed region is planarized is disposed on the epitaxial seed region and the peripheral circuit region can do.
  • the substrate may further include a poly-silicon layer disposed on the epitaxial growth layer.
  • the polysilicon layer may include at least one vertical hole filled with single-crystalline silicon formed through the epitaxial growth from the epitaxial growth layer.
  • One embodiment may propose a three-dimensional flash memory that improves the leakage current characteristics and promotes memory density and miniaturization.
  • embodiments include a channel layer formed of an oxide semiconductor material to have excellent leakage current characteristics of the oxide semiconductor material, and to improve the physical structure of at least one selection line thanks to the excellent leakage current characteristics of the oxide semiconductor material.
  • a channel layer formed of an oxide semiconductor material to have excellent leakage current characteristics of the oxide semiconductor material, and to improve the physical structure of at least one selection line thanks to the excellent leakage current characteristics of the oxide semiconductor material.
  • Embodiments may propose a three-dimensional flash memory that improves the leakage current of the GSL in the COP structure.
  • embodiments may propose a 3D flash memory that improves leakage current characteristics of a GSL transistor (TR) by forming a region corresponding to the GSL in the channel layer with silicon.
  • TR GSL transistor
  • one embodiment may achieve the technical effect of preventing and improving the leakage current in the GSL while improving the degree of integration.
  • One embodiment proposes a substrate having a structure for forming a region corresponding to the GSL among the channel layers in a three-dimensional flash memory to which the COP structure is applied with single-crystalline silicon, thereby improving the memory density and the leakage current of the GSL.
  • the technical effect can be achieved.
  • the embodiments may propose a substrate having a structure for embedding peripheral circuits by a COP structure while forming a region corresponding to the GSL of the channel layer with single crystalline silicon through epitaxial growth.
  • FIG. 1 is a simplified circuit diagram illustrating an array of a conventional three-dimensional flash memory.
  • FIG. 2 is a perspective view showing the structure of a conventional three-dimensional flash memory.
  • FIG. 3 is an X-Z cross-sectional view illustrating a conventional three-dimensional flash memory.
  • FIG. 4 is an X-Z cross-sectional view illustrating a three-dimensional flash memory to which a conventional COP structure is applied.
  • FIG. 5 is a view for explaining the leakage current characteristic of the oxide semiconductor material.
  • FIG. 6 is a Y-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 7 is a Y-Z cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.
  • FIG. 8 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 9A to 9D are Y-Z cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • FIG. 10 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 11 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 12 to 15 are X-Z cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 16 is an X-Z cross-sectional view illustrating a substrate to which a COP structure used in a three-dimensional flash memory is applied according to an exemplary embodiment.
  • FIG. 17 is an X-Z cross-sectional view illustrating a three-dimensional flash memory in which the substrate shown in FIG. 16 is used.
  • FIG. 18 is a flowchart illustrating a method of manufacturing a 3D flash memory using a substrate to which a COP structure is applied according to an exemplary embodiment.
  • 19A to 19E are X-Z cross-sectional views illustrating a three-dimensional flash memo for explaining the manufacturing method illustrated in FIG. 18 .
  • 20 is an X-Z cross-sectional view illustrating a substrate to which a COP structure used in a three-dimensional flash memory is applied according to another exemplary embodiment.
  • FIG. 21 is an X-Z cross-sectional view illustrating a three-dimensional flash memory in which the substrate shown in FIG. 20 is used.
  • FIG. 22 is a flowchart illustrating a method of manufacturing a 3D flash memory using a substrate to which a COP structure is applied according to another exemplary embodiment.
  • 23A to 23F are X-Z cross-sectional views illustrating a three-dimensional flash memo for explaining the manufacturing method illustrated in FIG. 22 .
  • FIG. 5 is a diagram for explaining leakage current characteristics of an oxide semiconductor material
  • FIG. 6 is a Y-Z cross-sectional view illustrating a 3D flash memory according to an exemplary embodiment.
  • the oxide semiconductor material includes a material including at least one of In, Zn, or Ga (eg, a ZnO x- based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO) or a group 4 semiconductor material. As shown in the graph of FIG. 5 , the oxide semiconductor material has a property that the level of leakage current is significantly lower than that of polysilicon.
  • the 3D flash memory 600 is characterized in that it includes a channel layer 610 based on an oxide semiconductor material having superior leakage current characteristics compared to polysilicon.
  • the 3D flash memory 600 includes a string 620 including a channel layer 610 and a charge storage layer 611 , at least one selection line 630 , and a plurality of word lines. may include 640 .
  • the 3D flash memory 600 is illustrated as essentially including a string 620 , at least one selection line 630 , and a plurality of word lines 640 , and a plurality of It is illustrated that a plurality of insulating layers (not shown) interposed between the word lines 640 , a bit line disposed above the string 620 , and a source line disposed below the string 620 are omitted.
  • the 3D flash memory 600 is illustrated and described as including one string 620 , but is not limited thereto and may include a plurality of strings.
  • the structure of one string which will be described later, may be applied to each of the plurality of strings as they are.
  • the string 620 includes a central channel layer 610 and a charge storage layer 611 extending in one direction (eg, z-direction) on the substrate, and thus each of the plurality of word lines 640 connected in the vertical direction. It is possible to configure memory cells corresponding to .
  • the charge storage layer 611 is formed to extend to surround the channel layer 610 , and is a component in which charges generated by a voltage applied through the plurality of word lines 640 are stored. It serves as a data storage and may be formed of, for example, an oxide-nitride-oxide (ONO) structure or a ferroelectric film such as HfOx.
  • ONO oxide-nitride-oxide
  • HfOx ferroelectric film
  • the channel layer 610 may be formed of an oxide semiconductor material, and may further include a buried layer (not shown) filling the inside thereof.
  • a buried layer (not shown) filling the inside thereof.
  • the entire channel layer 610 not only a portion of the channel layer 610, is formed of an oxide semiconductor material having excellent leakage current characteristics, it blocks and suppresses leakage current through the entire area of the channel layer 610. effect can be expected.
  • the excellent leakage current characteristic of the oxide semiconductor material means that the oxide semiconductor material has a small leakage current compared to the leakage current characteristic of polysilicon, which is a material constituting the conventional channel layer.
  • the oxide semiconductor material is a material including at least one of In, Zn, and Ga having excellent leakage current characteristics (eg, a ZnO x- based material including AZO, ZTO, IZO, ITO, IGZO or Ag-ZnO) or It may include a Group 4 semiconductor material.
  • At least one selection line 630 is at least one string selection line (SSL) vertically connected to the top of the string 620 (at least one string selection line is located on the upper portion of the string 620) At least one ground selection line (GSL) vertically connected to the lower end of the bit line (not shown) or the string 620 (at least one ground selection line is located at the bottom of the string 620 )
  • SSL string selection line
  • GSL ground selection line
  • any one of the source lines (not shown) connected to the above it may be formed of a conductive material such as W (tungsten), Ti (titanium), Ta (tantalum), Au (copper), or Au (gold).
  • at least one selection line 630 is illustrated as one string selection line in the drawings, but as described above, it is not limited or limited thereto.
  • the physical structure of the at least one selection line 630 may be determined based on leakage current characteristics of the oxide semiconductor material forming the channel layer 610 .
  • the number of the at least one selection line 630 may be adjusted based on excellent leakage current characteristics of the oxide semiconductor material forming the channel layer 610 .
  • the 3D flash memory 600 includes one string selection line for each string 620 as shown in the drawing. and may include one ground selection line.
  • the thickness of the at least one selection line 630 may be adjusted based on leakage current characteristics of the oxide semiconductor material forming the channel layer 610 . A detailed description thereof will be described with reference to FIG. 7 .
  • the plurality of word lines 640 are positioned above or below the at least one selection line 630 and are vertically connected to the string 620 , W (tungsten), Ti (titanium), Ta (tantalum), Au It is formed of a conductive material such as (copper) or Au (gold), and a memory operation (such as a read operation, a program operation, and an erase operation) may be performed by applying a voltage to the corresponding memory cells.
  • FIG. 7 is a Y-Z cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.
  • the 3D flash memory 700 differs from the 3D flash memory 600 described above with reference to FIG. 6 only in the structure of at least one selection line 710 . Since the structures of all other components are the same, only the at least one selection line 710 and the channel layer 720 vertically connected to the at least one selection line 710 will be described below.
  • the channel layer 720 is formed of an oxide semiconductor material having excellent leakage current characteristics. It is characterized in that the thickness of the physical structure of the at least one selection line 710 is adjusted. In more detail, the thickness of the at least one selection line 710 may be adjusted based on the leakage current characteristic of the oxide semiconductor material forming the channel layer 720 , for example, each of the plurality of word lines 730 . The thickness may be adjusted and determined to be thinner than the thickness. However, the present invention is not limited thereto, and the at least one selection line 710 may be formed to have a thinner thickness than the selection line of a conventional 3D flash memory having a polysilicon-based channel layer.
  • the three-dimensional flash memories 600 and 700 may have excellent leakage current characteristics by forming the channel layers 610 and 720 using an oxide semiconductor material, and at least one selection line may be formed due to the excellent leakage current characteristics of the oxide semiconductor material.
  • the physical structure of 630 and 710 By changing the physical structure of 630 and 710, memory density and miniaturization can be achieved. Above, it has been described that changing the physical structure of the at least one selection line 630, 710 changes any one of the number or thickness, but it is not limited or limited to changing any one of the number or thickness, and the number and It is also possible to change both thicknesses.
  • the 3D flash memories 600 and 700 include the channel layers 610 and 720 formed of an oxide semiconductor material, and thus not only have excellent leakage current characteristics, but also have at least one selection line 630 and 710 . transistor characteristics (threshold voltage distribution of string cells and speed of program/read operations) may be improved.
  • FIGS. 9A to 9D are Y-Z cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • the manufacturing method of the 3D flash memory described below is assuming that it is performed by an automated and mechanized manufacturing system, and refers to a method of manufacturing the 3D flash memory 600 and 700 described above with reference to FIGS. 6 to 7 . .
  • a plurality of word lines 911 and a plurality of insulating layers 912 are alternately stacked on a substrate as shown in FIG. 9A, and at least one selection line ( The semiconductor structure 910 in which the selection line 913 is stacked may be prepared.
  • the at least one selection line 913 in the semiconductor structure 910 is one of at least one String Selection Line (SSL) or at least one Ground Selection Line (GSL), W It may be formed of a conductive material such as (tungsten), Ti (titanium), Ta (tantalum), Au (copper), or Au (gold), and the plurality of word lines 911 in the semiconductor structure 910 are also W It may be formed of a conductive material such as (tungsten), Ti (titanium), Ta (tantalum), Au (copper), or Au (gold).
  • the plurality of insulating layers 912 in the semiconductor structure 910 may be formed of an insulating material.
  • a three-dimensional flash memory may be manufactured through ( S810 to S840 ).
  • the manufacturing system may etch the hole 920 on the semiconductor structure 910 in one direction as shown in FIG. 9B .
  • the hole 920 means a circular trench.
  • the manufacturing system may extend the charge storage layer 930 in one direction (eg, the z direction) in the hole 920 as shown in FIG. 9C .
  • the manufacturing system may form the charge storage layer 930 on the inner wall of the hole 920 so that the charge storage layer 930 has an internal space 931 .
  • the manufacturing system extends the channel layer 940 in one direction (eg, z-direction) with an oxide semiconductor material in the internal space 931 of the charge storage layer 930 in a step S840 , as shown in FIG. 9D .
  • the manufacturing system fills all of the internal space 931 of the charge storage layer 930 with an oxide semiconductor material, so that the entire channel layer 940 may be formed of the oxide semiconductor material.
  • the oxide semiconductor material may be a material including at least one of In, Zn, or Ga or a material including a group 4 semiconductor material.
  • the channel layer 940 is formed of an oxide semiconductor material having excellent leakage current characteristics in step S840
  • at least one selection line 913 in the semiconductor structure 910 prepared in step S810 is a channel layer It may have a physical structure determined based on leakage current characteristics of the oxide semiconductor material from which 940 will be formed.
  • the manufacturing system is configured to include at least one selection line 913 having a number or thickness adjusted based on the leakage current characteristic of the oxide semiconductor material that will form the channel layer 940 . 910) can be prepared.
  • the manufacturing system prepares the semiconductor structure 910 to include at least one selection line 913 having a thickness smaller than the thickness of each of the plurality of word lines 911 in step S810 , or The semiconductor structure 910 including the implemented at least one selection line 913 may be prepared.
  • components such as a bit line positioned above at least one string and a source line positioned under the at least one string of the three-dimensional flash memory are omitted for convenience of description. may be shown and described.
  • the 3D flash memory to be described later is not limited thereto and may be configured to include components required for a conventional flash memory.
  • FIG. 10 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • a 3D flash memory 1000 includes a plurality of word lines 1010 , a GSL 1020 positioned below the plurality of word lines 1010 , and at least one string. (1030).
  • the substrate 1005 on which the plurality of word lines 1010, the GSL 1020 positioned at the lower end of the plurality of word lines 1010 and at least one string 1030 are formed is a poly It is formed of silicon (Poly-silicon), but the upper surface is formed of crystallized silicon (hereinafter referred to as “silicon” means single crystal silicon) for the structure of preventing leakage current of GSL to be described later. (a region 1005 - 2 of the substrate 1005 except for the upper surface 1005 - 1 is formed of polysilicon). Although not shown in the drawings, the following substrate 1005 may include at least one peripheral circuit as a COP structure is applied.
  • a plurality of word lines 1010 are sequentially stacked while extending in a horizontal direction (eg, X direction) on the substrate 1005 , respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu ( Copper), Mo (molybdenum), Ru (ruthenium), or Au (gold) is formed of a conductive material (all metal materials capable of forming ALDs are included in addition to the described metal materials), and a voltage is applied to the corresponding memory cells. Memory operations (such as a read operation, a program operation, and an erase operation) may be performed.
  • a plurality of insulating layers 1011 formed of an insulating material may be interposed between the plurality of word lines 1010 .
  • a String Selection Line (SSL) (not shown) may be disposed on an upper portion of the plurality of word lines 1010 , and a Ground Selection Line (GSL) 1020 (GSL is a Common Source Line, which is a common source line); A CSL (not shown) may be disposed.
  • SSL String Selection Line
  • GSL Ground Selection Line
  • CSL Common Source Line
  • At least one string 1030 extends through the plurality of word lines 1010 and the GSL 1020 and extends in a vertical direction (eg, Z direction) on the substrate 1005 , each of which is a channel layer 1031 . and a charge storage layer 1032 .
  • the charge storage layer 1032 is a component that stores charges from current flowing through the plurality of word lines 1010 while extending in a vertical direction to surround the channel layer 1031 , and includes the plurality of word lines 1010 . ) may be extended (more precisely, at a position corresponding to the plurality of word lines 1010 among the charge storage layers 1032 of the oxide-nitride-oxide (ONO) structure). It is formed to extend, and the remaining oxide layers may be formed to extend to a position corresponding to the GSL 1020).
  • ONO oxide-nitride-oxide
  • the charge storage layer 1032 is formed in an ONO structure, but is not limited thereto, and the state of charges by trapping charges or holes by voltage applied through the plurality of word lines 1010 .
  • the charge storage layer 1032 is described as including only a vertical element extending in a vertical direction (eg, Z direction) orthogonal to the substrate 1005, but is not limited thereto and is not limited thereto.
  • a horizontal element that is parallel and in contact with the plurality of word lines 1010 may be further included.
  • the channel layer 1031 is surrounded by the charge storage layer 1032 and is formed to extend in the vertical direction, and is a component that stores charges from current flowing through the plurality of word lines 1010.
  • the plurality of word lines ( It may be formed to extend from a position corresponding to 1010 to a position corresponding to the GSL 1020 .
  • a partial region 1031-1 of the channel layer 1031 (a partial region corresponding to the GSL 1020 among the channel layer 1031) is formed of silicon (hereinafter , “silicon” is formed of single crystal silicon), and the remaining region 1031 - 2 (the remainder corresponding to the plurality of word lines 1010 among the channel layer 1031 ) region) may be formed of poly-silicon.
  • the partial region 1031-1 corresponding to the GSL 1020 of the channel layer 1031 may be formed of silicon using crystallized silicon on the upper surface 1005-1 of the substrate 1005. .
  • the upper surface 1005 - 1 of the substrate 1005 may be crystallized from silicon.
  • the partial region 1031-1 corresponding to the GSL 1020 is epitaxially grown based on crystallized silicon on the upper surface 1005-1 of the substrate 1005 . It can be formed of silicon through
  • Techniques and processes applied when the upper surface 1005-1 of the substrate 1005 is crystallized from silicon are not limited or limited to the described laser annealing technique, and various techniques or processes for crystallizing polysilicon to form silicon are available. can be utilized.
  • a partial region 1031-1 corresponding to the GSL 1020 of the channel layer 1031 is formed of silicon, and the remaining region 1031-2 corresponding to the plurality of word lines 1010 of the channel layer 1031 is formed of silicon.
  • ) is formed of polysilicon, and the remaining region 1005-2 except for the upper surface 1005-1 of the substrate 1005 is also formed of polysilicon, so the three-dimensional flash memory 1000 according to an embodiment is While improving the degree of integration by applying the COP structure and ensuring the channel characteristics related to the memory operation in the remaining regions 1031 - 2 of the channel layer 1031 corresponding to the plurality of word lines 1010 , GSL TR (GSL TR)
  • the leakage current in the GSL can be prevented by improving the leakage current characteristic of the charge storage layer 1032 in contact with the GSL 1020 .
  • a method of manufacturing the three-dimensional flash memory 1000 will be described below.
  • FIG. 11 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment
  • FIGS. 12 to 15 are cross-sectional views along X-Z illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • the manufacturing method described below is for manufacturing the 3D flash memory described above with reference to FIG. 10, and may be performed by an automated or mechanized system.
  • the manufacturing system may prepare the semiconductor structure 1200 as shown in FIG. 12 in operation S1110 .
  • the semiconductor structure 1200 is formed to extend in the horizontal direction on the substrate 1205 and is a plurality of word lines 1210 sequentially stacked, and a ground selection line (GSL) positioned at a lower end of the plurality of word lines 1210 . ) 1220 and at least one hole 1230 extending in a vertical direction on the substrate 1205 through the plurality of word lines 1210 and the GSL 1220 .
  • GSL ground selection line
  • the charge storage layer ( 1231) may be extended.
  • the manufacturing system removes the crystallized silicon of the upper surface 1205-1 of the substrate 1205 through the internal space 1231-1 of the charge storage layer 1231 as shown in FIG. 6 in step S1130.
  • a partial region 1232-1 of the channel layer 1232 may be formed at a position corresponding to the GSL 1220 .
  • step S1130 the manufacturing system performs a partial region ( 1232-1) may be formed of silicon.
  • the upper surface 1205 - 1 of the substrate 1205 may be crystallized from silicon by applying a laser annealing technique to polysilicon forming the substrate 1205 .
  • the crystallization of the upper surface 1205 - 1 of the substrate 1205 into silicon may be performed in the process of manufacturing the semiconductor structure 1200 before the step (S1110), but is not limited thereto and is not limited thereto, and the step (S1110) ) and step (S1120) may be performed. That is, although the manufacturing system is not shown in the drawings, the upper surface of the substrate 1205 by applying a laser annealing technique to the polysilicon forming the substrate 1205 in the process of manufacturing the semiconductor structure 1200 before the step S1110.
  • the upper surface 1205-1 of the substrate 1205 is crystallized by crystallizing 1205-1 into silicon, or by applying a laser annealing technique to polysilicon forming the substrate 1205 after the step S1110 and before the step S1120. can be crystallized into silicon.
  • the laser annealing technique is performed with at least one hole 1230 already formed in the step S1110. can be done through
  • the manufacturing system may form the remaining region 1232 - 2 corresponding to the plurality of word lines 1210 of the channel layer 1232 using polysilicon as shown in FIG. 15 . Accordingly, the entire area of the channel layer 1232 may be formed at the end of step S1140.
  • a partial region 1232-1 corresponding to the GSL 1220 of the channel layer 1232 is formed of silicon, and a plurality of word lines 1210 of the channel layer 1232 are formed.
  • the remaining region 1232 - 2 corresponding to ? is formed of polysilicon, and the substrate 1205 is also formed of polysilicon in the remaining region 1205 - 2 except for the upper surface 1205 - 1 .
  • the flash memory improves the degree of integration by applying the COP structure and guarantees the memory operation-related channel characteristics in the remaining region 1232 - 2 of the channel layer 1232 corresponding to the plurality of word lines 1210 , while the GSL TR (GSL TR refers to the region of the charge storage layer 1231 in contact with the GSL 1220) It is possible to prevent leakage current in the GSL by improving the leakage current characteristics.
  • components such as a bit line positioned above at least one string and a source line positioned under the at least one string of the three-dimensional flash memory are omitted for convenience of description. may be shown and described.
  • the 3D flash memory to be described later is not limited thereto and may be configured to include components required for a conventional flash memory.
  • FIG. 16 is an X-Z cross-sectional view illustrating a substrate to which a COP structure used in a three-dimensional flash memory according to an embodiment is applied
  • FIG. 17 is an X-Z cross-sectional view illustrating a three-dimensional flash memory using the substrate illustrated in FIG. 16 .
  • a substrate 1610 may include an epitaxial seed region 1611 , a peripheral circuit region 1612 , and an epitaxial growth layer 1613 .
  • the epitaxial seed region 1611 is formed by forming a portion 1621-1 corresponding to a Ground Selection Line (GSL) 1622 of the channel layer 1621 included in the 3D flash memory 1600 with single crystal silicon (Single crystal). It may be used for epitaxial growth to form silicon (Si).
  • GSL Ground Selection Line
  • a peripheral circuit 1612 - 1 may be embedded in the peripheral circuit area 1612 by a COP structure.
  • the epitaxial growth layer 1613 may be disposed on the epitaxial seed region 1611 and the peripheral circuit region 1612 , and monocrystalline silicon formed through epitaxial growth from the epitaxial seed region 1611 is planarized. can be formed.
  • the epitaxial growth layer 1613 may allow at least one string including the channel layer 1621 and the charge storage layer 1623 to be formed over the entire area of the upper portion of the substrate 1610 .
  • the charge storage layer 1623 is a component that traps and stores charges or holes transferred from the channel layer 1621 or maintains the state of the charges (eg, the polarization state of the charges), and is a three-dimensional flash memory ( 1600) can serve as a data store.
  • an oxide-nitride-oxide (ONO) layer or a ferroelectric layer may be used as the charge storage layer 1623 .
  • the epitaxial seed region 1611 and the peripheral circuit region 1612 under the epitaxial growth layer 1613 form a pattern that intersects and repeats on the substrate 1610 .
  • a pattern in which epitaxial seed regions 1611 are disposed on both sides and peripheral circuit regions 1612 are positioned between them may be repeated on the substrate 1610 .
  • the 3D flash memory 1600 is epitaxially grown based on the substrate 1610 having the described structure, with the substrate 1610 and the string region 1620 disposed on the substrate 1610 .
  • a portion 1621-1 of the channel layer 1621 corresponding to the GSL 1622 may be formed of single-crystal silicon.
  • the portion 1621 - 2 of the channel layer 1621 excluding the portion 1621-1 corresponding to the GSL 1622 may be formed of poly-silicon (Poly-Si).
  • FIG. 18 is a flowchart illustrating a manufacturing method of a three-dimensional flash memory using a substrate to which a COP structure is applied according to an embodiment
  • FIGS. 19A to 19E are XZ showing a three-dimensional flash memo for explaining the manufacturing method shown in FIG. 18 It is a cross section.
  • a manufacturing method is a process performed to manufacture the 3D flash memory 1600 shown in FIG. 17 , and is assumed to be performed by an automated and mechanized manufacturing system.
  • the manufacturing system in step S1810 , the manufacturing system generates an epitaxial growth layer 1913 on top of the epitaxial seed region 1911 and the peripheral circuit region 1912 as shown in FIG. 19A .
  • the manufacturing system generates an epitaxially grown layer 1913 made of single-crystalline silicon through epitaxial growth from the epitaxial seed region 1911 and performs a planarization process on the epitaxially grown layer 1913 .
  • the substrate 1910 may include an epitaxial seed region 1911 , a peripheral circuit region 1912 , and an epitaxial growth layer 1913 .
  • the epitaxial seed region 1911 is a region used for epitaxial growth for forming a portion 1940 - 1 corresponding to the GSL 1922 of the channel layer 1940 to be described later with single crystalline silicon, and a peripheral circuit.
  • the region 1912 may be a region in which the peripheral circuit 1912 - 1 is embedded by the COP structure.
  • the epitaxial seed region 1911 and the peripheral circuit region 1912 may form a pattern that intersects and is repeatedly disposed on the substrate 1910 .
  • a pattern in which epitaxial seed regions 1911 are disposed on both sides and peripheral circuit regions 1912 are positioned between them may be repeated on the substrate 1910 .
  • the manufacturing system may arrange the string region 1920 on the substrate 1910 as shown in FIG. 19B .
  • the string region 1920 may include a plurality of word lines 1921 extending in a horizontal direction on the substrate 1910 and sequentially stacked. Also, the string region 1920 may further include a GSL 1922 positioned below the plurality of word lines 1921 .
  • the manufacturing system may form at least one vertical hole 1930 in the string region 1920 as shown in FIG. 19C . More specifically, in operation S1830 , the manufacturing system may form at least one vertical hole 1930 in the string region 1920 to a depth at which the epitaxial growth layer 1913 is exposed.
  • the manufacturing system may fill a portion of at least one vertical hole 1930 with single crystalline silicon formed through epitaxial growth from the epitaxial growth layer 1913 in step S1840 , as shown in FIG. 19D .
  • the manufacturing system fills the channel layer 1940 with monocrystalline silicon up to the portion 1930-1 corresponding to the GSL 1922 in the at least one vertical hole 1930 . (1940-1) can be extended.
  • the manufacturing system may deposit the charge storage layer 1941 over the entire area of the inner wall of the at least one vertical hole 1930 between steps S1830 and S1840. . Since the charge storage layer 1941 has a hollow shape, in operation S1840, a portion of the internal hole of the charge storage layer 1941 may be filled with single-crystalline silicon.
  • step S1840 fills polysilicon in the remaining portion 1930-2 in at least one vertical hole 1930 as shown in FIG. 19E to fill the channel layer 1940 ) may be formed to extend the remaining portion 1940-2.
  • FIG. 20 is an X-Z cross-sectional view illustrating a substrate to which a COP structure used in a three-dimensional flash memory according to another embodiment is applied
  • FIG. 21 is an X-Z cross-sectional view illustrating a three-dimensional flash memory using the substrate shown in FIG.
  • a substrate 2010 includes an epitaxial seed region 2011 , a peripheral circuit region 2012 , an epitaxial growth layer 2013 , and a polysilicon layer 2014 .
  • the epitaxial seed region 2011 is formed by forming a portion 2021-1 corresponding to a Ground Selection Line (GSL) 2022 among the channel layer 2021 included in the 3D flash memory 2000 with single crystal silicon (Single crystal). It may be used for epitaxial growth to form silicon (Si).
  • GSL Ground Selection Line
  • the peripheral circuit 2012 - 1 may be embedded in the peripheral circuit region 2012 by the COP structure.
  • the epitaxial growth layer 2013 may be disposed on the epitaxial seed region 2011 and the peripheral circuit region 2012 , and monocrystalline silicon formed from the epitaxial seed region 2011 through epitaxial growth is planarized. can be formed.
  • the epitaxial growth layer 2013 may allow at least one string including the channel layer 2021 and the charge storage layer 2023 to be formed over the entire area of the upper portion of the substrate 2010 .
  • the epitaxial seed region 2011 and the peripheral circuit region 2012 under the epitaxial growth layer 2013 form a pattern that intersects and repeats on the substrate 2010 .
  • a pattern in which the epitaxial seed regions 2011 are disposed on both sides and the peripheral circuit regions 2012 are positioned therebetween may be repeated on the substrate 2010 .
  • the polysilicon layer 2014 is disposed on top of the epitaxial growth layer 2013, so that the substrate 2010 has a double structure (epitaxial seed region 2011, peripheral circuit region 2012, epitaxial growth layer 2013). It may have a first layer consisting of and a second layer consisting of the polysilicon layer 2014).
  • the polysilicon layer 2014 may include at least one vertical hole 2014-1 filled with single-crystalline silicon formed through epitaxial growth from the epitaxial growth layer 2013 .
  • the at least one vertical hole 2014 - 1 may be formed to extend to the string region 2020 disposed on the polysilicon layer 2014 so that the channel layer 2021 can be formed therein.
  • the 3D flash memory 2000 includes a substrate 2010 and a string region 2020 disposed on the substrate 2010, and is epitaxial based on the substrate 2010 having the described structure.
  • a portion 2021-1 of the channel layer 2021 corresponding to the GSL 2022 may be formed of single-crystalline silicon by growth.
  • the portion 2021 - 2 of the channel layer 2021 excluding the portion 2021-1 corresponding to the GSL 2022 may be formed of poly-silicon (Poly-Si).
  • FIG. 22 is a flowchart illustrating a method of manufacturing a 3D flash memory using a substrate to which a COP structure is applied according to another embodiment
  • FIGS. 23A to 23F are 3D flash memos for explaining the manufacturing method shown in FIG. 22. It is the XZ cross-section shown.
  • the manufacturing method is a process performed to manufacture the 3D flash memory 2100 illustrated in FIG. 21 , and is assumed to be performed by an automated and mechanized manufacturing system.
  • the manufacturing system in step S2210, the manufacturing system generates an epitaxial growth layer 2313 on the epitaxial seed region 2311 and the peripheral circuit region 2312 as shown in FIG. 23A.
  • the manufacturing system generates an epitaxially grown layer 2313 made of single-crystalline silicon through epitaxial growth from the epitaxial seed region 2311 and performs a planarization process on the epitaxially grown layer 2313 .
  • the epitaxial seed region 2311 is a region used for epitaxial growth for forming a portion 2340-1 corresponding to the GSL 2322 of the channel layer 2340 to be described later with single-crystalline silicon, and a peripheral circuit.
  • the region 2312 may be a region in which the peripheral circuit 2312 - 1 is embedded by the COP structure.
  • the epitaxial seed region 2311 and the peripheral circuit region 2312 may form a pattern that intersects and is repeatedly disposed on the substrate 2310 .
  • a pattern in which the epitaxial seed region 2311 is disposed on both sides and the peripheral circuit region 2312 is positioned therebetween may be repeated on the substrate 2310 .
  • step S2220 the manufacturing system may arrange a polysilicon layer 2314 on the epitaxial growth layer 2313 as shown in FIG. 23B .
  • the substrate 2310 may include an epitaxial seed region 2311 , a peripheral circuit region 2312 , an epitaxial growth layer 2313 , and a polysilicon layer 2314 .
  • the manufacturing system may arrange the string region 2320 on the substrate 2310 as shown in FIG. 23C .
  • the string region 2320 may include a plurality of word lines 2321 extending in a horizontal direction on the substrate 2310 and sequentially stacked.
  • the string region 2320 may further include a GSL 2322 positioned below the plurality of word lines 2321 .
  • the manufacturing system may form at least one vertical hole 2330 in the string region 2320 as shown in FIG. 23D . More specifically, in step S2240, the manufacturing system forms at least one vertical hole 2330 penetrating the string region 2320 and the polysilicon layer 2314 to a depth at which the epitaxial growth layer 2313 is exposed. can do.
  • the manufacturing system may fill a portion of the at least one vertical hole 2330 with single crystalline silicon formed through epitaxial growth from the epitaxial growth layer 2313 in step S2250 as shown in FIG. 23E .
  • the manufacturing system fills the channel layer 2340 with single crystalline silicon up to the portion 2330 - 1 corresponding to the GSL 2322 in the at least one vertical hole 2330 .
  • (2340-1) can be formed by extension.
  • the manufacturing system may deposit a charge storage layer 2341 over the entire area of the inner wall of the at least one vertical hole 2330 between steps S2240 and S2250. . Since the charge storage layer 2341 has a hollow shape, in step S2250 , a portion of the internal hole of the charge storage layer 2341 may be filled with single-crystalline silicon.
  • step S2250 fills the remaining portion 2330 - 2 with polysilicon in at least one vertical hole 2330 as shown in FIG. 23F to fill the channel layer 2340 . ) may be formed to extend the remaining portion 2340 - 2 .

Landscapes

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Abstract

누설 전류를 개선하는 3차원 플래시 메모리 및 기판이 개시된다. 3차원 플래시 메모리는 기판 상 일 방향으로 연장 형성되는 스트링-상기 스트링은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-; 상기 스트링의 상단 또는 하단에 수직으로 연결되는 적어도 하나의 선택 라인(Selection Line); 및 상기 적어도 하나의 선택 라인의 상부 또는 하부에 위치한 채 상기 스트링에 수직으로 연결되는 복수의 워드 라인들을 포함하고, 상기 채널층은, 산화물 반도체 물질로 형성되는 것을 특징으로 한다.

Description

누설 전류를 개선하는 3차원 플래시 메모리
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 누설 전류를 개선하는 3차원 플래시 메모리에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는 통상 폴리 실리콘으로 채널층(227)을 형성하게 됨에 따라, 누설 전류가 매우 큰 문제를 갖는다. 이에, 누설 전류를 억제하고자, 스트링 선택 라인(String Selection Line; SSL)의 개수가 늘어난 구조가 제안되었다.
그러나 SSL의 개수가 늘어난 구조는 메모리의 집적도에 악영향을 미치는 단점을 야기한다.
따라서, 아래의 실시예들은 3차원 플래시 메모리에서 누설 전류 특성을 개선하는 동시에, 메모리 집적도 및 소형화를 도모하는 기술을 제안하고자 한다.
또한, 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도인 도 3을 참조하면, 3차원 플래시 메모리(300)는 기판(305) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(310), 복수의 워드 라인들(310)의 하단에 위치하는 GSL(320), 복수의 워드 라인들(310) 및 GSL(320)을 관통하여 기판(305) 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링(330)(적어도 하나의 스트링(330)은 수직 방향으로 연장 형성되는 채널층(331) 및 채널층을 감싸는 전하 저장층(332)으로 구성됨)을 포함한다.
이와 같은 구조의 3차원 플래시 메모리(300)에서는 GSL(320)에서의 누설 전류가 발생되는 문제점이 발생될 수 있는 바, 기존의 3차원 플래시 메모리는 GSL(320)에 대응하는 위치에 전하 저장층(332)을 배치하지 않는 구조(보다 정확하게는 GSL(320)에 대응하는 위치에 전하 저장층(332)인 ONO층 중 Nitride층이 배치되지 않는 구조)와 기판(305) 전체 및 채널층(331) 중 GSL(320)에 대응하는 영역(331-1) 모두를 실리콘으로 구성하는 구조(채널층(331)의 그 외 영역은 폴리 실리콘으로 구성됨)를 적용하는 것으로 상기 문제점을 해결할 수 있었다.
그러나 기존의 3차원 플래시 메모리는, 집적도 향상을 위해 COP(Cell On Peri.) 구조가 적용될 경우, 기판(305) 전체가 실리콘으로 구성될 수 없어 채널층(331) 중 GSL(320)에 대응하는 영역(331-1) 역시 실리콘으로 구성될 수 없는 한계를 갖는 바, COP 구조가 적용된 3차원 플래시 메모리에서 GSL의 누설 전류를 개선 및 방지하는 기술이 제안될 필요가 있다.
또한, 기존의 COP 구조가 적용된 3차원 플래시 메모리를 나타낸 X-Z 단면도인 도 4를 참조하면, 기존의 3차원 플래시 메모리(400)는, 집적도 향상을 위해 COP(Cell On Peri.) 구조가 적용될 경우, 기판(405) 전체가 실리콘으로 구성될 수 없어 채널층(410) 중 GSL(420)에 대응하는 영역(411) 역시 실리콘으로 구성될 수 없는 한계(영역(411) 역시 폴리 실리콘으로 구성됨)를 갖는 바, COP 구조가 적용된 3차원 플래시 메모리에서 GSL의 누설 전류를 개선 및 방지하는 기술이 제안될 필요가 있다.
일 실시예들은 누설 전류 특성을 개선하는 동시에, 메모리 집적도 및 소형화를 도모하는 3차원 플래시 메모리를 제안한다.
보다 상세하게, 일 실시예들은 산화물 반도체 물질로 형성되는 채널층을 포함함으로써 산화물 반도체 물질의 우수한 누설 전류 특성을 가지며, 산화물 반도체 물질의 우수한 누설 전류 특성에 힘입어 적어도 하나의 선택 라인의 물리적 구조를 변경함으로써, 메모리 집적도 및 소형화를 도모하는 3차원 플래시 메모리를 제안한다.
일 실시예들은 COP 구조에서 GSL의 누설 전류를 개선하는 3차원 플래시 메모리를 제안한다.
보다 상세하게, 일 실시예들은 채널층 중 GSL에 대응하는 영역을 실리콘으로 구성함으로써, GSL TR(Transistor)의 누설 전류 특성을 개선하는 3차원 플래시 메모리를 제안한다.
일 실시예들은 COP 구조가 적용된 3차원 플래시 메모리에서 GSL의 누설 전류를 개선하고자 채널층 중 GSL에 대응하는 영역을 단결정질의 실리콘으로 형성하기 위한 구조를 갖는 기판을 제안한다.
보다 상세하게, 일 실시예들은 에피택셜(Epitaxial) 성장을 통해 채널층 중 GSL에 대응하는 영역을 단결정질의 실리콘으로 형성하는 동시에 COP 구조에 의한 주변 회로가 임베디드 되기 위한 구조를 갖는 기판을 제안한다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 스트링-상기 스트링은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-; 상기 스트링의 상단 또는 하단에 수직으로 연결되는 적어도 하나의 선택 라인(Selection Line); 및 상기 적어도 하나의 선택 라인의 상부 또는 하부에 위치한 채 상기 스트링에 수직으로 연결되는 복수의 워드 라인들을 포함하고, 상기 채널층은, 산화물 반도체 물질로 형성되는 것을 특징으로 한다.
일 측면에 따르면, 상기 채널층 전체가, 상기 산화물 반도체 물질로 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 적어도 하나의 선택 라인의 물리적 구조는, 상기 채널층을 형성하는 상기 산화물 반도체 물질의 누설 전류 특성에 기초하여 결정되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 선택 라인의 개수 또는 두께는, 상기 채널층을 형성하는 상기 산화물 반도체 물질의 누설 전류 특성에 기초하여 조절되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 적어도 하나의 선택 라인은, 상기 복수의 워드 라인들 각각의 두께보다 얇은 두께로 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, COP 구조가 적용된 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 상기 복수의 워드 라인들의 하단에 위치하는 GSL(Ground Selection Line); 및 상기 복수의 워드 라인들 및 상기 GSL을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-을 포함하고, 상기 채널층 중 상기 GSL에 대응하는 일부 영역은, 상기 기판의 상부 표면의 결정화된 실리콘을 이용하여 실리콘으로 형성되는 것을 특징으로 한다.
일 측면에 따르면, 상기 채널층 중 상기 GSL에 대응하는 일부 영역은, 상기 기판의 상부 표면의 결정화된 실리콘을 기초로 하는 에피택셜(Epitaxial) 성장을 통해 상기 실리콘으로 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 기판의 상부 표면은, 상기 기판을 형성하는 폴리 실리콘에 레이저 어닐링(Laser annealing) 기법이 적용됨에 따라 상기 실리콘으로 결정화되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 채널층 중 상기 복수의 워드 라인들에 대응하는 나머지 영역은, 폴리 실리콘으로 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 기판 중 상부 표면을 제외한 나머지 영역은, 폴리 실리콘으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
일 실시예에 따르면, 3차원 플래시 메모리에서 사용되는 COP 구조가 적용된 기판은, 상기 3차원 플래시 메모리에 포함되는 채널층 중 GSL(Ground Selection Line)에 대응하는 부분을 단결정질의 실리콘으로 형성하기 위한 에피택셜(Epitaxial) 성장에 사용되는 에피택셜 시드 영역; 및 상기 COP 구조에 의해 주변 회로가 임베디드되는 주변 회로 영역을 포함한다.
일 측면에 따르면, 상기 에피택셜 시드 영역 및 상기 주변 회로 영역은, 상기 기판 상 교차하며 반복 배치되는 패턴을 형성하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 에피택셜 시드 영역 및 상기 주변 회로 영역의 상부에는, 상기 에피택셜 시드 영역으로부터 상기 에피택셜 성장을 통해 형성되는 단결정질의 실리콘이 평탄화된 에피택셜 성장층이 배치되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 기판은, 상기 에피택셜 성장층의 상부에 배치되는 폴리 실리콘(Poly-silicon)층을 더 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 폴리 실리콘층은, 상기 에피택셜 성장층으로부터 상기 에피택셜 성장을 통해 형성되는 단결정질의 실리콘이 채워지는 적어도 하나의 수직 홀을 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 누설 전류 특성을 개선하는 동시에, 메모리 집적도 및 소형화를 도모하는 3차원 플래시 메모리를 제안할 수 있다.
보다 상세하게, 일 실시예들은 산화물 반도체 물질로 형성되는 채널층을 포함함으로써 산화물 반도체 물질의 우수한 누설 전류 특성을 가지며, 산화물 반도체 물질의 우수한 누설 전류 특성에 힘입어 적어도 하나의 선택 라인의 물리적 구조를 변경함으로써, 메모리 집적도 및 소형화를 도모하는 3차원 플래시 메모리를 제안할 수 있다.
일 실시예들은 COP 구조에서 GSL의 누설 전류를 개선하는 3차원 플래시 메모리를 제안할 수 있다.
보다 상세하게, 일 실시예들은 채널층 중 GSL에 대응하는 영역을 실리콘으로 구성함으로써, GSL TR(Transistor)의 누설 전류 특성을 개선하는 3차원 플래시 메모리를 제안 할 수 있다.
따라서, 일 실시예들은 집적도를 향상시키는 가운데, GSL에서의 누설 전류를 방지 및 개선하는 기술 효과를 달성할 수 있다.
일 실시예들은 COP 구조가 적용된 3차원 플래시 메모리에서 채널층 중 GSL에 대응하는 영역을 단결정질의 실리콘으로 형성하기 위한 구조를 갖는 기판을 제안함으로써, 메모리 집적도를 향상시키는 동시에 GSL의 누설 전류를 개선하는 기술 효과를 달성할 수 있다.
보다 상세하게, 일 실시예들은 에피택셜 성장을 통해 채널층 중 GSL에 대응하는 영역을 단결정질의 실리콘으로 형성하는 동시에 COP 구조에 의한 주변 회로가 임베디드 되기 위한 구조를 갖는 기판을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 4는 기존의 COP 구조가 적용된 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 5는 산화물 반도체 물질이 갖는 누설 전류 특성을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 9a 내지 9d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 X-Z 단면도이다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 12 내지 15는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.
도 16은 일 실시예에 따른 3차원 플래시 메모리에서 사용되는 COP 구조가 적용된 기판을 나타낸 X-Z 단면도이다.
도 17은 도 16에 도시된 기판이 사용된 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 18은 일 실시예에 따른 COP 구조가 적용된 기판을 이용하는 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 19a 내지 19e는 도 18에 도시된 제조 방법을 설명하기 위한 3차원 플래시 메모를 나타낸 X-Z 단면도이다.
도 20은 다른 일 실시예에 따른 3차원 플래시 메모리에서 사용되는 COP 구조가 적용된 기판을 나타낸 X-Z 단면도이다.
도 21은 도 20에 도시된 기판이 사용된 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 22는 다른 일 실시예에 따른 COP 구조가 적용된 기판을 이용하는 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 23a 내지 23f는 도 22에 도시된 제조 방법을 설명하기 위한 3차원 플래시 메모를 나타낸 X-Z 단면도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 5는 산화물 반도체 물질이 갖는 누설 전류 특성을 설명하기 위한 도면이고, 도 6은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
산화물 반도체 물질은 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질(예컨대, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnO x 계열의 물질) 또는 4족 반도체 물질을 포함하는 산화물 반도체 물질은, 도 5의 그래프와 같이 누설 전류 수준이 폴리 실리콘 대비 현저하게 낮은 특성을 갖는다.
이에, 도 6을 참조하여 설명되는 일 실시예에 따른 3차원 플래시 메모리(600)는, 폴리 실리콘 대비 우수한 누설 전류 특성을 갖는 산화물 반도체 물질 기반의 채널층(610)을 포함함을 특징으로 한다.
보다 상세하게, 3차원 플래시 메모리(600)는, 채널층(610) 및 전하 저장층(611)을 포함하는 스트링(620), 적어도 하나의 선택 라인(Selection Line)(630) 및 복수의 워드 라인들(640)을 포함할 수 있다. 이하, 3차원 플래시 메모리(600)는 설명의 편의를 위해, 스트링(620), 적어도 하나의 선택 라인(630) 및 복수의 워드 라인들(640)을 필수적으로 포함하는 것으로 도시되는 가운데, 복수의 워드 라인들(640) 사이에 개재되는 복수의 절연층들(미도시), 스트링(620)의 상부에 배치되는 비트 라인 및 하부에 배치되는 소스 라인 등을 생략하는 것으로 도시된다. 또한, 이하 3차원 플래시 메모리(600)는 하나의 스트링(620)을 포함하는 것으로 도시 및 설명되나, 이에 제한되거나 한정되지 않고 복수의 스트링들을 포함할 수 있다. 이러한 경우 복수의 스트링들 각각에는, 후술되는 하나의 스트링의 구조가 그대로 적용될 수 있다.
스트링(620)은 기판 상 일 방향(예컨대, z 방향)으로 연장 형성되는 가운데 채널층(610) 및 전하 저장층(611)을 포함함으로써, 수직 방향으로 연결되는 복수의 워드 라인들(640) 각각에 대응하는 메모리 셀들을 구성할 수 있다.
전하 저장층(611)은 채널층(610)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(640)을 통해 인가되는 전압에 의한 전하가 저장되는 구성요소로서, 3차원 플래시 메모리(600)에서 데이터 저장소의 역할을 하며, 일례로 ONO(Oxide-Nitride-Oxide)의 구조로 형성되거나, HfOx 등의 강유전체막으로 형성될 수 있다.
채널층(610)은 산화물 반도체 물질로 형성될 수 있으며, 그 내부를 채우는 매립막(미도시)이 더 포함할 수 있다. 특히, 채널층(610)의 일부분만이 아닌, 채널층(610) 전체가 누설 전류 특성이 우수한 산화물 반도체 물질로 형성됨에 따라, 채널층(610)의 전체 영역을 통해 누설 전류를 차단 및 억제하는 효과가 기대될 수 있다. 이하, 산화물 반도체 물질의 누설 전류 특성이 우수하다는 것은, 종래의 채널층을 구성하는 물질인 폴리 실리콘의 누설 전류 특성과 비교하여 작은 값의 누설 전류를 갖는다는 것을 의미한다.
여기서, 산화물 반도체 물질은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질(예컨대, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnO x 계열의 물질) 또는 4족 반도체 물질을 포함할 수 있다.
적어도 하나의 선택 라인(630)은 스트링(620)의 상단에 수직으로 연결되는 적어도 하나의 스트링 선택 라인(String Selection Line; SSL)(적어도 하나의 스트링 선택 라인은 스트링(620)의 상부에 위치하는 비트 라인(미도시)과 연결됨) 또는 스트링(620)의 하단에 수직으로 연결되는 적어도 하나의 그라운드 선택 라인(Ground Selection Line; GSL)(적어도 하나의 그라운드 선택 라인은 스트링(620)의 하부에 위치하는 소스 라인(미도시)과 연결됨) 중 어느 하나로서, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성될 수 있다. 이하, 도면에서는 적어도 하나의 선택 라인(630)이 하나의 스트링 선택 라인으로서 도시되나, 설명된 바와 같이 이에 제한되거나 한정되지 않는다.
특히, 적어도 하나의 선택 라인(630)은 채널층(610)을 형성하는 산화물 반도체 물질의 누설 전류 특성에 기초하여 그 물리적 구조가 결정될 수 있다. 예를 들어, 적어도 하나의 선택 라인(630)의 개수는 채널층(610)을 형성하는 산화물 반도체 물질의 우수한 누설 전류 특성에 기초하여 조절될 수 있다. 더 구체적인 예를 들면, 채널층(610)을 형성하는 산화물 반도체 물질의 우수한 누설 전류 특성을 갖게 됨에 따라, 3차원 플래시 메모리(600)는 도면과 같이 스트링(620) 별 스트링 선택 라인을 한 개 포함하고, 그라운드 선택 라인을 한 개 포함할 수 있다.
다른 예를 들면, 적어도 하나의 선택 라인(630)의 두께는 채널층(610)을 형성하는 산화물 반도체 물질의 누설 전류 특성에 기초하여 조절될 수 있다. 이에 대한 상세한 설명은 도 7을 참조하여 기재하기로 한다.
복수의 워드 라인들(640)은 적어도 하나의 선택 라인(630)의 상부 또는 하부에 위치하며 스트링(620)에 수직으로 연결된 채, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성되어, 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다.
도 7은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 Y-Z 단면도이다.
도 7을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(700)는 도 6을 참조하여 전술된 3차원 플래시 메모리(600)와 적어도 하나의 선택 라인(710)의 구조만이 상이할 뿐 다른 구성요소의 구조는 모두 동일하므로, 이하에서는 적어도 하나의 선택 라인(710) 및 적어도 하나의 선택 라인(710)과 수직으로 연결되는 채널층(720)에 대해서만 설명하기로 한다.
다른 일 실시예에 따른 3차원 플래시 메모리(700)는, 채널층(720)이 누설 전류 특성이 우수한 산화물 반도체 물질로 형성됨에 따라. 적어도 하나의 선택 라인(710)의 물리적 구조 중 두께를 조절함을 특징으로 한다. 보다 상세하게, 적어도 하나의 선택 라인(710)의 두께는 채널층(720)을 형성하는 산화물 반도체 물질의 누설 전류 특성에 기초하여 조절될 수 있으며, 예컨대, 복수의 워드 라인들(730) 각각의 두께보다 얇은 두께로 조절 및 결정될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 적어도 하나의 선택 라인(710)은 종래의 폴리 실리콘 기반 채널층을 갖는 3차원 플래시 메모리의 선택 라인 대비 얇은 두께를 갖도록 형성될 수 있다.
이처럼 3차원 플래시 메모리(600, 700)는 산화물 반도체 물질로 채널층(610, 720)을 형성함으로써 우수한 누설 전류 특성을 가질 수 있으며, 산화물 반도체 물질의 우수한 누설 전류 특성에 힘입어 적어도 하나의 선택 라인(630, 710)의 물리적 구조를 변경함으로써 메모리 집적도 및 소형화를 도모할 수 있다. 이상, 적어도 하나의 선택 라인(630, 710)의 물리적 구조를 변경하는 것이 개수 또는 두께 중 어느 하나를 변경하는 것으로 설명되었으나, 개수 또는 두께 중 어느 하나를 변경하는 것에 제한되거나 한정되지 않고, 개수와 두께 모두를 변경할 수도 있다.
또한, 3차원 플래시 메모리(600, 700)는, 산화물 반도체 물질로 형성되는 채널층(610, 720)을 포함함으로써, 우수한 누설 전류 특성을 갖는 것에 그치지 않고, 적어도 하나의 선택 라인(630, 710)의 트랜지스터 특성(스트링 셀들의 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선하는 효과를 도모할 수도 있다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 9a 내지 9d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 Y-Z 단면도이다. 이하 설명되는 3차원 플래시 메모리의 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 도 6 내지 7을 참조하여 상술된 3차원 플래시 메모리(600, 700)를 제조하는 방법을 의미한다.
우선, 제조 시스템은 단계(S810)에서, 도 9a와 같이 기판 상 복수의 워드 라인들(911) 및 복수의 절연층들(912)이 교번하며 적층되고, 상부 또는 하부에 적어도 하나의 선택 라인(Selection Line)(913)이 적층된 반도체 구조체(910)를 준비할 수 있다.
여기서, 반도체 구조체(910) 내 적어도 하나의 선택 라인(913)은 적어도 하나의 스트링 선택 라인(String Selection Line; SSL) 또는 적어도 하나의 그라운드 선택 라인(Ground Selection Line; GSL) 중 어느 하나로서, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성될 수 있고, 반도체 구조체(910) 내 복수의 워드라인들(911) 역시 마찬가지로 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성될 수 있다. 반면, 반도체 구조체(910) 내 복수의 절연층들(912)은 절연성 물질로 형성될 수 있다.
이하, 적어도 하나의 선택 라인(913)이 반도체 구조체(910) 상에서 상부에 적층되는 경우인 것으로 도면들이 도시되나, 이에 제한되거나 한정되지 않고 반도체 구조체(910) 상에서 하부에 적층되는 경우에도 마찬가지로 단계들(S810 내지 S840)을 통해 3차원 플래시 메모리가 제조될 수 있다.
이어서, 제조 시스템은 단계(S820)에서, 도 9b와 같이 반도체 구조체(910) 상에 일 방향으로 홀(920)을 에칭할 수 있다. 여기서, 홀(920)은 원형의 트렌치를 의미한다
그 다음, 제조 시스템은 단계(S830)에서, 도 9c와 같이 홀(920)에 전하 저장층(930)을 일 방향(예컨대, z 방향)으로 연장 형성할 수 있다. 예컨대, 제조 시스템은 전하 저장층(930)이 내부 공간(931)을 갖도록 홀(920)의 내벽에 전하 저장층(930)을 형성할 수 있다.
그 후, 제조 시스템은 단계(S840)에서, 도 9d와 같이 전하 저장층(930)의 내부 공간(931)에, 산화물 반도체 물질로 채널층(940)을 일 방향(예컨대, z 방향)으로 연장 형성할 수 있다. 보다 상세하게, 제조 시스템은 전하 저장층(930)의 내부 공간(931) 모두를 산화물 반도체 물질로 채워 넣음으로써, 채널층(940)의 전체를 산화물 반도체 물질로 형성할 수 있다. 여기서, 산화물 반도체 물질은, In, Zn 또는 Ga 중 적어도 하나를 포함하는 물질 또는 4족 반도체 물질을 포함하는 물질일 수 있다.
이처럼 단계(S840)에서 채널층(940)이 누설 전류 특성이 우수한 산화물 반도체 물질로 형성될 것이기 때문에, 단계(S810)에서 준비되는 반도체 구조체(910) 내 적어도 하나의 선택 라인(913)은 채널층(940)을 형성할 산화물 반도체 물질의 누설 전류 특성에 기초하여 결정된 물리 구조를 가질 수 있다. 구체적으로, 단계(S810)에서 제조 시스템은 채널층(940)을 형성할 산화물 반도체 물질의 누설 전류 특성에 기초하여 조절된 개수 또는 두께를 갖는 적어도 하나의 선택 라인(913)을 포함하도록 반도체 구조체(910)를 준비할 수 있다. 예를 들어, 제조 시스템은 단계(S810)에서 복수의 워드 라인들(911) 각각의 두께보다 얇은 두께를 갖는 적어도 하나의 선택 라인(913)을 포함하도록 반도체 구조체(910)를 준비하거나, 한 개로 구현되는 적어도 하나의 선택 라인(913)을 포함하는 반도체 구조체(910)를 준비할 수 있다.
이하, 3차원 플래시 메모리를 나타낸 X-Z 단면도에서는 3차원 플래시 메모리가 설명의 편의를 위해 적어도 하나의 스트링의 상부에 위치하는 비트 라인, 적어도 하나의 스트링의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 통상의 플래시 메모리에 요구되는 구성요소들을 포함하도록 구성될 수 있다.
도 10은 일 실시예에 따른 3차원 플래시 메모리는 나타낸 X-Z 단면도이다.
도 10을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1000)는 복수의 워드 라인들(1010), 복수의 워드 라인들(1010)의 하단에 위치하는 GSL(1020) 및 적어도 하나의 스트링(1030)을 포함한다.
복수의 워드 라인들(1010), 복수의 워드 라인들(1010)의 하단에 위치하는 GSL(1020) 및 적어도 하나의 스트링(1030)이 형성되는 기판(1005)은, COP 구조가 적용되기 위하여 폴리 실리콘(Poly-silicon)으로 형성되나, 상부 표면은 후술되는 GSL의 누설 전류 방지 구조를 위해 결정화된 실리콘(이하, "실리콘"으로 표기되는 것은 단결정질의 실리콘(Single crystal silicon)을 의미함)으로 형성되어 있을 수 있다(기판(1005) 중 상부 표면(1005-1)을 제외한 나머지 영역(1005-2)이 폴리 실리콘으로 형성됨). 도면에는 도시되지 않았으나, 이하 기판(1005)은 COP 구조가 적용됨에 따라 적어도 하나의 주변 회로를 포함할 수 있다.
복수의 워드 라인들(1010)은 기판(1005) 상 수평 방향(예컨대, X 방향)으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)이 수행되도록 할 수 있다. 이러한 복수의 워드 라인들(1010)의 사이에는 절연 물질로 형성되는 복수의 절연층들(1011)이 개재될 수 있다.
이러한 복수의 워드 라인들(1010)의 상단에는 SSL(String Selection Line)(미도시)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)(1020)(GSL은 공통 소스 라인인 Common Source Line; CSL(미도시)과 연결됨)이 배치될 수 있다.
적어도 하나의 스트링(1030)은 복수의 워드 라인들(1010) 및 GSL(1020)을 관통하여 기판(1005) 상 수직 방향(예컨대, Z 방향)으로 연장 형성되는 가운데, 각각이 채널층(1031) 및 전하 저장층(1032)을 포함할 수 있다.
전하 저장층(1032)은 채널층(1031)을 감싸도록 수직 방향으로 연장 형성된 채 복수의 워드 라인들(1010)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 복수의 워드 라인들(1010)에 대응하는 위치에 연장 형성될 수 있다(보다 정확하게는, ONO(Oxide-Nitride-Oxide)의 구조의 전하 저장층(1032) 중 Nitride층이 복수의 워드 라인들(1010)에 대응하는 위치에 연장 형성되고, 나머지 Oxide층들은 GSL(1020)에 대응하는 위치까지 연장 형성될 수 있음).
여기서, 전하 저장층(1032)이 ONO의 구조로 형성되는 것으로 설명되나, 이에 제한되거나 한정되지 않고, 복수의 워드 라인들(1010)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하여 전하들의 상태를 유지하는 다양한 전하 저장 구성요소가 사용될 수 있다.
또한, 이하 전하 저장층(1032)은 기판(1005)에 대해 직교하는 수직 방향(예컨대, Z 방향)으로 연장 형성되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 기판(1005)과 평행하며 복수의 워드 라인(1010)들과 접촉되는 수평 요소도 더 포함할 수 있다.
채널층(1031)은 전하 저장층(1032)에 의해 감싸지며 수직 방향으로 연장 형성된 채 복수의 워드 라인들(1010)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 복수의 워드 라인들(1010)에 대응하는 위치로부터 GSL(1020)에 대응하는 위치까지 연장 형성될 수 있다.
특히, 일 실시예에 따른 3차원 플래시 메모리(1000)에서, 채널층(1031)의 일부 영역(1031-1)(채널층(1031) 중 GSL(1020)에 대응하는 일부 영역)은 실리콘(이하, "실리콘"으로 표기되는 것은 단결정질의 실리콘(Single crystal silicon)을 의미함)으로 형성되고, 나머지 영역(1031-2)(채널층(1031) 중 복수의 워드 라인들(1010)에 대응하는 나머지 영역)은 폴리 실리콘(Poly-silicon)으로 형성될 수 있다.
이 때, 채널층(1031) 중 GSL(1020)에 대응하는 일부 영역(1031-1)은, 기판(1005)의 상부 표면(1005-1)의 결정화된 실리콘을 이용하여 실리콘으로 형성될 수 있다. 예를 들어, 기판(1005)을 형성하는 폴리 실리콘에 레이저 어닐링(Laser annealing) 기법이 적용됨에 따라 기판(1005)의 상부 표면(1005-1)은 실리콘으로 결정화될 수 있다. 이에, 채널층(1031) 중 GSL(1020)에 대응하는 일부 영역(1031-1)은, 기판(1005)의 상부 표면(1005-1)의 결정화된 실리콘을 기초로 하는 에피택셜(Epitaxial) 성장을 통해 실리콘으로 형성될 수 있다.
기판(1005)의 상부 표면(1005-1)이 실리콘으로 결정화됨에 있어 적용되는 기법 및 공정은 설명된 레이저 어닐링 기법으로 제한되거나 한정되지 않고, 폴리 실리콘을 결정화하여 실리콘을 형성하는 다양한 기법 또는 공정이 활용될 수 있다.
이처럼 채널층(1031) 중 GSL(1020)에 대응하는 일부 영역(1031-1)이 실리콘으로 형성되고, 채널층(1031) 중 복수의 워드 라인들(1010)에 대응하는 나머지 영역(1031-2)이 폴리 실리콘으로 형성되며, 기판(1005) 역시 상부 표면(1005-1)을 제외한 나머지 영역(1005-2)이 폴리 실리콘으로 형성됨에 따라, 일 실시예에 따른 3차원 플래시 메모리(1000)는 COP 구조를 적용하여 집적도를 향상시키고 복수의 워드 라인들(1010)에 대응하는 채널층(1031)의 나머지 영역(1031-2)에서의 메모리 동작 관련 채널 특성을 보장하는 가운데, GSL TR(GSL TR은 GSL(1020)에 맞닿는 전하 저장층(1032)의 영역을 의미함)의 누설 전류 특성을 개선하여 GSL에서의 누설 전류를 방지할 수 있다.
이와 같은 3차원 플래시 메모리(1000)의 제조 방법에 대해서는 아래에서 설명하기로 한다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 12 내지 15는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다. 이하, 설명되는 제조 방법은 도 10을 참조하여 전술된 3차원 플래시 메모리는 제조하기 위한 것으로, 자동화 및 기계화된 시스템에 의해 수행될 수 있다.
도 11 내지 15를 참조하면, 제조 시스템은 단계(S1110)에서, 도 12와 같이 반도체 구조체(1200)를 준비할 수 있다.
여기서, 반도체 구조체(1200)는 기판(1205) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(1210), 복수의 워드 라인들(1210)의 하단에 위치하는 GSL(Ground Selection Line)(1220) 및 복수의 워드 라인들(1210)과 GSL(1220)을 관통하여 기판(1205) 상 수직 방향으로 연장 형성되는 적어도 하나의 홀(Hole)(1230)을 포함할 수 있다.
이어서, 제조 시스템은 단계(S1120)에서, 도 5와 같이 반도체 구조체(1200)에서 적어도 하나의 홀(1230) 내부에 수직 방향으로 연장 형성되는 내부 공간(1231-1)을 포함하는 전하 저장층(1231)을 연장 형성할 수 있다.
그 다음, 제조 시스템은 단계(S1130)에서, 도 6과 같이 전하 저장층(1231)의 내부 공간(1231-1)을 통해, 기판(1205)의 상부 표면(1205-1)의 결정화된 실리콘을 이용하여 GSL(1220)에 대응하는 위치에 채널층(1232) 중 일부 영역(1232-1)을 실리콘으로 형성할 수 있다.
보다 상세하게, 단계(S1130)에서 제조 시스템은, 기판(1205)의 상부 표면(1205-1)의 결정화된 실리콘을 기초로 하는 에피택셜(Epitaxial) 성장을 통해 채널층(1232) 중 일부 영역(1232-1)을 실리콘으로 형성할 수 있다.
이 때, 기판(1205)의 상부 표면(1205-1)은, 기판(1205)을 형성하는 폴리 실리콘에 레이저 어닐링(Laser annealing) 기법이 적용되어 실리콘으로 결정화되어 있을 수 있다. 이와 같이 기판(1205)의 상부 표면(1205-1)이 실리콘으로 결정화되는 것은, 단계(S1110) 이전 반도체 구조체(1200)를 제조하는 과정에서 수행될 수 있으나, 이에 제한되거나 한정되지 않고 단계(S1110)와 단계(S1120) 사이에 수행될 수도 있다. 즉, 제조 시스템은 도면에는 도시되지 않았으나, 단계(S1110) 이전에 반도체 구조체(1200)를 제조하는 과정에서 기판(1205)을 형성하는 폴리 실리콘에 레이저 어닐링 기법을 적용하여 기판(1205)의 상부 표면(1205-1)을 실리콘으로 결정화하거나, 단계(S1110) 이후 단계(S1120) 이전에 기판(1205)을 형성하는 폴리 실리콘에 레이저 어닐링 기법을 적용하여 기판(1205)의 상부 표면(1205-1)을 실리콘으로 결정화할 수 있다.
단계(S1110)와 단계(S1120) 사이에 기판(1205)의 상부 표면(1205-1)이 실리콘으로 결정화되는 경우, 레이저 어닐링 기법은 단계(S1110)에서 이미 형성되어 있는 적어도 하나의 홀(1230)을 통해 수행될 수 있다.
그 후, 제조 시스템은 단계(S1140)에서, 도 15와 같이 채널층(1232) 중 복수의 워드 라인들(1210)에 대응하는 나머지 영역(1232-2)을 폴리 실리콘으로 형성할 수 있다. 이에, 단계(S1140)를 끝으로 채널층(1232) 전체 영역이 형성될 수 있다.
이처럼 단계들(S1110 내지 S1140)를 통해 채널층(1232) 중 GSL(1220)에 대응하는 일부 영역(1232-1)을 실리콘으로 형성하고, 채널층(1232) 중 복수의 워드 라인들(1210)에 대응하는 나머지 영역(1232-2)을 폴리 실리콘으로 형성하며, 기판(1205) 역시 상부 표면(1205-1)을 제외한 나머지 영역(1205-2)을 폴리 실리콘으로 형성함에 따라, 제조된 3차원 플래시 메모리는 COP 구조를 적용하여 집적도를 향상시키고 복수의 워드 라인들(1210)에 대응하는 채널층(1232)의 나머지 영역(1232-2)에서의 메모리 동작 관련 채널 특성을 보장하는 가운데, GSL TR(GSL TR은 GSL(1220)에 맞닿는 전하 저장층(1231)의 영역을 의미함)의 누설 전류 특성을 개선하여 GSL에서의 누설 전류를 방지할 수 있다.
이하, 3차원 플래시 메모리를 나타낸 X-Z 단면도에서는 3차원 플래시 메모리가 설명의 편의를 위해 적어도 하나의 스트링의 상부에 위치하는 비트 라인, 적어도 하나의 스트링의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 통상의 플래시 메모리에 요구되는 구성요소들을 포함하도록 구성될 수 있다.
도 16은 일 실시예에 따른 3차원 플래시 메모리에서 사용되는 COP 구조가 적용된 기판을 나타낸 X-Z 단면도이고, 도 17은 도 16에 도시된 기판이 사용된 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 16 내지 17을 참조하면, 일 실시예에 따른 기판(1610)은, 에피택셜 시드 영역(1611), 주변 회로 영역(1612) 및 에피택셜 성장층(1613)을 포함할 수 있다.
에피택셜 시드 영역(1611)은, 3차원 플래시 메모리(1600)에 포함되는 채널층(1621) 중 GSL(Ground Selection Line)(1622)에 대응하는 부분(1621-1)을 단결정질의 실리콘(Single crystal silicon; Si)으로 형성하기 위한 에피택셜(Epitaxial) 성장에 사용될 수 있다.
주변 회로 영역(1612)에는 COP 구조에 의해 주변 회로(1612-1)가 임베디드될 수 있다.
에피택셜 성장층(1613)은 에피택셜 시드 영역(1611) 및 주변 회로 영역(1612)의 상부에 배치될 수 있으며, 에피택셜 시드 영역(1611)으로부터 에피택셜 성장을 통해 형성되는 단결정질의 실리콘이 평탄화되어 형성될 수 있다. 이와 같은 에피택셜 성장층(1613)은 채널층(1621) 및 전하 저장층(1623)을 포함하는 적어도 하나의 스트링이 기판(1610) 상부의 전체 영역에 걸쳐 형성되도록 할 수 있다. 이하, 전하 저장층(1623)은 채널층(1621)으로부터 전달되는 전하 또는 홀을 트랩, 저장하거나 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(1600)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(1623)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다.
이 때, 에피택셜 성장층(1613) 아래에서 에피택셜 시드 영역(1611) 및 주변 회로 영역(1612)은, 기판(1610) 상 교차하며 반복되는 패턴을 형성함을 특징으로 한다. 일례로, 도면과 같이 에피택셜 시드 영역(1611)이 양쪽에 배치되고 그 사이에 주변 회로 영역(1612)이 위치하는 패턴이 기판(1610) 상에서 반복될 수 있다.
일 실시예에 따른 3차원 플래시 메모리(1600)는 기판(1610) 및 기판(1610)의 상부에 배치되는 스트링 영역(1620)으로 구성된 채, 설명된 구조의 기판(1610)을 기초로 에피택셜 성장을 이용하여 채널층(1621) 중 GSL(1622)에 대응하는 부분(1621-1)을 단결정질의 실리콘으로 형성할 수 있다. 여기서, 채널층(1621) 중 GSL(1622)에 대응하는 부분(1621-1)을 제외한 부분(1621-2)은 폴리 실리콘(Poly-silicon; Poly-Si)으로 형성될 수 있다.
이와 같이 에피택셜 성장을 위한 구조를 갖는 기판(1610)을 이용하는 3차원 플래시 메모리(1600)의 제조 방법에 대한 상세한 설명은 아래에서 기재하기로 한다.
도 18은 일 실시예에 따른 COP 구조가 적용된 기판을 이용하는 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 19a 내지 19e는 도 18에 시된 제조 방법을 설명하기 위한 3차원 플래시 메모를 나타낸 X-Z 단면도이다. 이하, 제조 방법은 도 17에 도시된 3차원 플래시 메모리(1600)를 제조하기 위해 수행되는 공정으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 18, 19a 내지 19e를 참조하면, 제조 시스템은 단계(S1810)에서, 도 19a와 같이 에피택셜 시드 영역(1911) 및 주변 회로 영역(1912)의 상부에 에피택셜 성장층(1913)을 생성할 수 있다. 예를 들어, 제조 시스템은 에피택셜 시드 영역(1911)으로부터 에피택셜 성장을 통해 단결정질의 실리콘으로 구성되는 에피택셜 성장층(1913)을 생성하고 에피택셜 성장층(1913)에 대해 평탄화 공정을 수행할 수 있다. 이에 따라, 기판(1910)은 에피택셜 시드 영역(1911), 주변 회로 영역(1912) 및 에피택셜 성장층(1913)을 포함할 수 있다.
여기서, 에피택셜 시드 영역(1911)은 후술되는 채널층(1940) 중 GSL(1922)에 대응하는 부분(1940-1)을 단결정질의 실리콘으로 형성하기 위한 에피택셜 성장에 사용되는 영역이며, 주변 회로 영역(1912)은 COP 구조에 의해 주변 회로(1912-1)가 임베디드되는 영역일 수 있다.
특히, 에피택셜 시드 영역(1911) 및 주변 회로 영역(1912)은, 기판(1910) 상 교차하며 반복 배치되는 패턴을 형성할 수 있다. 일례로, 도면과 같이 에피택셜 시드 영역(1911)이 양쪽에 배치되고 그 사이에 주변 회로 영역(1912)이 위치하는 패턴이 기판(1910) 상에서 반복될 수 있다.
이어서, 제조 시스템은 단계(S1820)에서, 도 19b와 같이 스트링 영역(1920)을 기판(1910)의 상부에 배치할 수 있다.
이 때, 스트링 영역(1920)에는 기판(1910) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(1921)이 포함될 수 있다. 또한, 스트링 영역(1920)에는 복수의 워드 라인들(1921)의 하단에 위치하는 GSL(1922)이 더 포함될 수 있다.
그 다음, 제조 시스템은 단계(S1830)에서, 도 19c와 같이 스트링 영역(1920)에 적어도 하나의 수직 홀(1930)을 형성할 수 있다. 보다 상세하게, 단계(S1830)에서 제조 시스템은, 에피택셜 성장층(1913)이 노출되는 깊이로 스트링 영역(1920)에 적어도 하나의 수직 홀(1930)을 형성할 수 있다.
그 후, 제조 시스템은 단계(S1840)에서, 도 19d와 같이 적어도 하나의 수직 홀(1930)의 일부분에 에피택셜 성장층(1913)으로부터 에피택셜 성장을 통해 형성되는 단결정질의 실리콘을 채워 넣을 수 있다. 보다 상세하게, 단계(S1840)에서 제조 시스템은, 적어도 하나의 수직 홀(1930) 내에서 GSL(1922)에 대응하는 부분(1930-1)까지 단결정질의 실리콘을 채워 넣어 채널층(1940)의 일부분(1940-1)을 연장 형성할 수 있다.
별도의 단계 및 도면으로 도시되지는 않았으나, 단계(S1830)와 단계(S1840) 사이에서 제조 시스템은 적어도 하나의 수직 홀(1930)의 내벽 전체 영역에 걸쳐 전하 저장층(1941)을 증착할 수 있다. 전하 저장층(1941)은 내부가 빈 형상을 가짐으로써, 단계(S1840)에서는 전하 저장층(1941)의 내부 홀의 일부분에 단결정질의 실리콘이 채워 넣어질 수 있다.
또한, 별도의 단계로 도시되지는 않았으나 단계(S1840) 이후 제조 시스템은, 도 19e와 같이 적어도 하나의 수직 홀(1930) 내에서 나머지 부분(1930-2)에 폴리 실리콘을 채워 넣어 채널층(1940)의 나머지 부분(1940-2)을 연장 형성할 수 있다.
도 20은 다른 일 실시예에 따른 3차원 플래시 메모리에서 사용되는 COP 구조가 적용된 기판을 나타낸 X-Z 단면도이고, 도 21은 도 20에 도시된 기판이 사용된 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 20 내지 21을 참조하면, 다른 일 실시예에 따른 기판(2010)은, 에피택셜 시드 영역(2011), 주변 회로 영역(2012), 에피택셜 성장층(2013) 및 폴리 실리콘층(2014)을 포함할 수 있다.
에피택셜 시드 영역(2011)은, 3차원 플래시 메모리(2000)에 포함되는 채널층(2021) 중 GSL(Ground Selection Line)(2022)에 대응하는 부분(2021-1)을 단결정질의 실리콘(Single crystal silicon; Si)으로 형성하기 위한 에피택셜(Epitaxial) 성장에 사용될 수 있다.
주변 회로 영역(2012)에는 COP 구조에 의해 주변 회로(2012-1)가 임베디드될 수 있다.
에피택셜 성장층(2013)은 에피택셜 시드 영역(2011) 및 주변 회로 영역(2012)의 상부에 배치될 수 있으며, 에피택셜 시드 영역(2011)으로부터 에피택셜 성장을 통해 형성되는 단결정질의 실리콘이 평탄화되어 형성될 수 있다. 이와 같은 에피택셜 성장층(2013)은 채널층(2021) 및 전하 저장층(2023)을 포함하는 적어도 하나의 스트링이 기판(2010) 상부의 전체 영역에 걸쳐 형성되도록 할 수 있다.
이 때, 에피택셜 성장층(2013) 아래에서 에피택셜 시드 영역(2011) 및 주변 회로 영역(2012)은, 기판(2010) 상 교차하며 반복되는 패턴을 형성함을 특징으로 한다. 일례로, 도면과 같이 에피택셜 시드 영역(2011)이 양쪽에 배치되고 그 사이에 주변 회로 영역(2012)이 위치하는 패턴이 기판(2010) 상에서 반복될 수 있다.
폴리 실리콘층(2014)이 에피택셜 성장층(2013)의 상부에 배치됨으로써, 기판(2010)은 이중 구조(에피택셜 시드 영역(2011), 주변 회로 영역(2012), 에피택셜 성장층(2013)으로 구성되는 제1 층과 폴리 실리콘층(2014)으로 구성되는 제2 층)를 갖게 될 수 있다.
여기서, 폴리 실리콘층(2014)에는, 에피택셜 성장층(2013)으로부터 에피택셜 성장을 통해 형성되는 단결정질의 실리콘이 채워지는 적어도 하나의 수직 홀(2014-1)이 포함될 수 있다. 적어도 하나의 수직 홀(2014-1)은 채널층(2021)이 내부에 형성 가능하도록 폴리 실리콘층(2014)의 상부에 배치되는 스트링 영역(2020)까지 연장 형성될 수 있다.
다른 일 실시예에 따른 3차원 플래시 메모리(2000)는 기판(2010) 및 기판(2010)의 상부에 배치되는 스트링 영역(2020)으로 구성된 채, 설명된 구조의 기판(2010)을 기초로 에피택셜 성장을 이용하여 채널층(2021) 중 GSL(2022)에 대응하는 부분(2021-1)을 단결정질의 실리콘으로 형성할 수 있다. 여기서, 채널층(2021) 중 GSL(2022)에 대응하는 부분(2021-1)을 제외한 부분(2021-2)은 폴리 실리콘(Poly-silicon; Poly-Si)으로 형성될 수 있다.
이와 같이 에피택셜 성장을 위한 구조를 갖는 기판(2010)을 이용하는 3차원 플래시 메모리(2000)의 제조 방법에 대한 상세한 설명은 아래에서 기재하기로 한다.
도 22는 다른 일 실시예에 따른 COP 구조가 적용된 기판을 이용하는 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 23a 내지 23f는 도 22에 도시된 제조 방법을 설명하기 위한 3차원 플래시 메모를 나타낸 X-Z 단면도이다. 이하, 제조 방법은 도 21에 도시된 3차원 플래시 메모리(2100)를 제조하기 위해 수행되는 공정으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 22, 23a 내지 23f를 참조하면, 제조 시스템은 단계(S2210)에서, 도 23a와 같이 에피택셜 시드 영역(2311) 및 주변 회로 영역(2312)의 상부에 에피택셜 성장층(2313)을 생성할 수 있다. 예를 들어, 제조 시스템은 에피택셜 시드 영역(2311)으로부터 에피택셜 성장을 통해 단결정질의 실리콘으로 구성되는 에피택셜 성장층(2313)을 생성하고 에피택셜 성장층(2313)에 대해 평탄화 공정을 수행할 수 있다.
여기서, 에피택셜 시드 영역(2311)은 후술되는 채널층(2340) 중 GSL(2322)에 대응하는 부분(2340-1)을 단결정질의 실리콘으로 형성하기 위한 에피택셜 성장에 사용되는 영역이며, 주변 회로 영역(2312)은 COP 구조에 의해 주변 회로(2312-1)가 임베디드되는 영역일 수 있다.
특히, 에피택셜 시드 영역(2311) 및 주변 회로 영역(2312)은, 기판(2310) 상 교차하며 반복 배치되는 패턴을 형성할 수 있다. 일례로, 도면과 같이 에피택셜 시드 영역(2311)이 양쪽에 배치되고 그 사이에 주변 회로 영역(2312)이 위치하는 패턴이 기판(2310) 상에서 반복될 수 있다.
이어서, 제조 시스템은 단계(S2220)에서, 도 23b와 같이 에피택셜 성장층(2313)의 상부에 폴리 실리콘층(2314)을 배치할 수 있다.
이에 따라, 기판(2310)은 에피택셜 시드 영역(2311), 주변 회로 영역(2312), 에피택셜 성장층(2313) 및 폴리 실리콘층(2314)을 포함할 수 있다.
그 다음, 제조 시스템은 단계(S2230)에서, 도 23c와 같이 스트링 영역(2320)을 기판(2310)의 상부에 배치할 수 있다.
이 때, 스트링 영역(2320)에는 기판(2310) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(2321)이 포함될 수 있다. 또한, 스트링 영역(2320)에는 복수의 워드 라인들(2321)의 하단에 위치하는 GSL(2322)이 더 포함될 수 있다.
그 다음, 제조 시스템은 단계(S2240)에서, 도 23d와 같이 스트링 영역(2320)에 적어도 하나의 수직 홀(2330)을 형성할 수 있다. 보다 상세하게, 단계(S2240)에서 제조 시스템은, 에피택셜 성장층(2313)이 노출되는 깊이로 스트링 영역(2320)과 폴리 실리콘층(2314)을 관통하는 적어도 하나의 수직 홀(2330)을 형성할 수 있다.
그 후, 제조 시스템은 단계(S2250)에서, 도 23e와 같이 적어도 하나의 수직 홀(2330)의 일부분에 에피택셜 성장층(2313)으로부터 에피택셜 성장을 통해 형성되는 단결정질의 실리콘을 채워 넣을 수 있다. 보다 상세하게, 단계(S2250)에서 제조 시스템은, 적어도 하나의 수직 홀(2330) 내에서 GSL(2322)에 대응하는 부분(2330-1)까지 단결정질의 실리콘을 채워 넣어 채널층(2340)의 일부분(2340-1)을 연장 형성할 수 있다.
별도의 단계 및 도면으로 도시되지는 않았으나, 단계(S2240)와 단계(S2250) 사이에서 제조 시스템은 적어도 하나의 수직 홀(2330)의 내벽 전체 영역에 걸쳐 전하 저장층(2341)을 증착할 수 있다. 전하 저장층(2341)은 내부가 빈 형상을 가짐으로써, 단계(S2250)에서는 전하 저장층(2341)의 내부 홀의 일부분에 단결정질의 실리콘이 채워 넣어질 수 있다.
또한, 별도의 단계로 도시되지는 않았으나 단계(S2250) 이후 제조 시스템은, 도 23f와 같이 적어도 하나의 수직 홀(2330) 내에서 나머지 부분(2330-2)에 폴리 실리콘을 채워 넣어 채널층(2340)의 나머지 부분(2340-2)을 연장 형성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. 기판 상 일 방향으로 연장 형성되는 스트링-상기 스트링은 상기 일 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 일 방향으로 연장 형성되는 전하 저장층을 포함함-;
    상기 스트링의 상단 또는 하단에 수직으로 연결되는 적어도 하나의 선택 라인(Selection Line); 및
    상기 적어도 하나의 선택 라인의 상부 또는 하부에 위치한 채 상기 스트링에 수직으로 연결되는 복수의 워드 라인들
    을 포함하고,
    상기 채널층은,
    산화물 반도체 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 채널층 전체가,
    상기 산화물 반도체 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제1항에 있어서,
    상기 적어도 하나의 선택 라인의 물리적 구조는,
    상기 채널층을 형성하는 상기 산화물 반도체 물질의 누설 전류 특성에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제3항에 있어서,
    상기 적어도 하나의 선택 라인의 개수 또는 두께는,
    상기 채널층을 형성하는 상기 산화물 반도체 물질의 누설 전류 특성에 기초하여 조절되는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제4항에 있어서,
    상기 적어도 하나의 선택 라인은,
    상기 복수의 워드 라인들 각각의 두께보다 얇은 두께로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  6. COP 구조가 적용된 3차원 플래시 메모리에서,
    기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들;
    상기 복수의 워드 라인들의 하단에 위치하는 GSL(Ground Selection Line); 및
    상기 복수의 워드 라인들 및 상기 GSL을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 상기 수직 방향으로 연장 형성되는 전하 저장층을 포함함-
    을 포함하고,
    상기 채널층 중 상기 GSL에 대응하는 일부 영역은,
    상기 기판의 상부 표면의 결정화된 실리콘을 이용하여 실리콘으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 제6항에 있어서,
    상기 채널층 중 상기 GSL에 대응하는 일부 영역은,
    상기 기판의 상부 표면의 결정화된 실리콘을 기초로 하는 에피택셜(Epitaxial) 성장을 통해 상기 실리콘으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제6항에 있어서,
    상기 기판의 상부 표면은,
    상기 기판을 형성하는 폴리 실리콘에 레이저 어닐링(Laser annealing) 기법이 적용됨에 따라 상기 실리콘으로 결정화되는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제6항에 있어서,
    상기 채널층 중 상기 복수의 워드 라인들에 대응하는 나머지 영역은,
    폴리 실리콘으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제6항에 있어서,
    상기 기판 중 상부 표면을 제외한 나머지 영역은,
    폴리 실리콘으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 3차원 플래시 메모리에서 사용되는 COP 구조가 적용된 기판에 있어서,
    상기 3차원 플래시 메모리에 포함되는 채널층 중 GSL(Ground Selection Line)에 대응하는 부분을 단결정질의 실리콘으로 형성하기 위한 에피택셜(Epitaxial) 성장에 사용되는 에피택셜 시드 영역; 및
    상기 COP 구조에 의해 주변 회로가 임베디드되는 주변 회로 영역
    을 포함하는 COP 구조가 적용된 기판.
  12. 제11항에 있어서,
    상기 에피택셜 시드 영역 및 상기 주변 회로 영역은,
    상기 기판 상 교차하며 반복 배치되는 패턴을 형성하는 것을 특징으로 하는 COP 구조가 적용된 기판.
  13. 제11항에 있어서,
    상기 에피택셜 시드 영역 및 상기 주변 회로 영역의 상부에는,
    상기 에피택셜 시드 영역으로부터 상기 에피택셜 성장을 통해 형성되는 단결정질의 실리콘이 평탄화된 에피택셜 성장층이 배치되는 것을 특징으로 하는 COP 구조가 적용된 기판.
  14. 제13항에 있어서,
    상기 기판은,
    상기 에피택셜 성장층의 상부에 배치되는 폴리 실리콘(Poly-silicon)층을 더 포함하는 것을 특징으로 하는 COP 구조가 적용된 기판.
  15. 제14항에 있어서,
    상기 폴리 실리콘층은,
    상기 에피택셜 성장층으로부터 상기 에피택셜 성장을 통해 형성되는 단결정질의 실리콘이 채워지는 적어도 하나의 수직 홀을 포함하는 것을 특징으로 하는 COP 구조가 적용된 기판.
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