WO2023068833A1 - 3차원 플래시 메모리 및 그 동작 방법 - Google Patents

3차원 플래시 메모리 및 그 동작 방법 Download PDF

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WO2023068833A1
WO2023068833A1 PCT/KR2022/016015 KR2022016015W WO2023068833A1 WO 2023068833 A1 WO2023068833 A1 WO 2023068833A1 KR 2022016015 W KR2022016015 W KR 2022016015W WO 2023068833 A1 WO2023068833 A1 WO 2023068833A1
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memory cell
vertical channel
flash memory
cell
abnormal shape
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PCT/KR2022/016015
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English (en)
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송윤흡
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한양대학교 산학협력단
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    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Definitions

  • the following embodiments relate to a 3D flash memory, and a description of a 3D flash memory that implements multi-value and an operation method thereof, and an abnormal shape (AS) of a vertical channel structure in a 3D flash memory.
  • a flash memory device is an electrically erasable programmable read only memory (EEPROM) by electrically controlling input and output of data by Fowler-Nordheimtunneling or hot electron injection.
  • EEPROM electrically erasable programmable read only memory
  • the QLC method may implement 16 states of 4 bits in one memory cell.
  • the QLC method has a first state (Q0) representing data of “1111”, a second state (Q1) representing data of “1110”, a third state (Q2) representing data of “1101”, and “1100”.
  • the 11th state Q10 representing data, the 12th state Q11 representing data of “0100”, the 13th state Q12 representing data of “0011”, and the 14th state Q13 representing data of “0010” ), the 15th state Q14 indicating data of “0001” and the 16th state Q15 indicating data of “0000” may be implemented in one memory cell.
  • the existing multi-leveling technology has a problem in that it is difficult to implement multi-leveling beyond the QLC method due to limitations of the current cell operation technology.
  • the vertical channel structure which is a memory cell string
  • the vertical channel structure may have an abnormal shape such as a spike.
  • An abnormal shape such as a spike may cause problems such as deteriorating memory reliability, accelerating pass voltage interruption during a program operation and read operation, and reducing a channel current by causing a change in memory cell characteristics.
  • Embodiments suggest a 3D flash memory that implements multi-leveling beyond the existing QLC method and an operation method thereof.
  • embodiments of the present invention provide circuit compensation for deterioration of cell characteristics due to an abnormal shape of a vertical channel structure.
  • a circuit compensation method and system are proposed according to whether at least one memory cell having an abnormal shape is a selected memory cell to be programmed.
  • a multi-value implementation method in a 3D flash memory includes securing a threshold voltage distribution area by narrowing an erase threshold voltage distribution during an erase operation of the 3D flash memory; and setting multi-valued program threshold voltages in the secured threshold voltage distribution area.
  • the securing may include applying an initial erase voltage to a selected word line corresponding to a memory cell to be subjected to the erase operation among a plurality of word lines included in the 3D flash memory; applying a read voltage to the selected word line; and applying an additional erase voltage to the selected word line.
  • the applying of the read voltage and the applying of the additional erase voltage may be sequentially repeated at least once.
  • the additional erase voltage may decrease as the applying of the read voltage and the applying of the additional erase voltage are sequentially repeated.
  • the additional erase voltage may have a value smaller than the initial erase voltage.
  • word lines extending in a horizontal direction and spaced apart in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction, each of the vertical channel structures extending in the vertical direction and contacting an outer wall of the vertical channel pattern to store data.
  • the method may include monitoring a threshold voltage characteristic of each of the memory cells; Identifying at least one memory cell having an abnormal shape among the memory cells based on the threshold voltage characteristics of each of the memory cells using a database predicting a relationship between the abnormal shape and threshold voltage characteristics of the vertical channel structure.
  • the performing of the at least one memory cell may include a voltage applied in the program operation or a case in which the at least one memory cell is the selected memory cell and the case where the at least one memory cell is the non-selected memory cell.
  • the method may include controlling a voltage applied in a read operation for a selected memory cell.
  • the controlling may include a voltage applied in the program operation or the selected memory cell such that the at least one memory cell has the same threshold voltage characteristics as those of another memory cell in which the abnormal shape does not occur.
  • a voltage applied in a read operation to a memory cell may be controlled.
  • controlling may include, when the at least one memory cell is the selected memory cell, reducing a program voltage applied to the selected memory cell during the program operation; or increasing a bit line voltage applied to a bit line of a vertical channel structure including the selected memory cell during the program operation.
  • the controlling may include, when the at least one memory cell is the selected memory cell, increasing a sensing voltage applied to the selected memory cell during a read operation on the selected memory cell; or increasing a bit line voltage applied to a bit line of a vertical channel structure including the selected memory cell during the read operation.
  • the controlling may include reducing a pass voltage applied to the at least one memory cell during the program operation when the at least one memory cell is the unselected memory cell.
  • the controlling may include increasing a pass voltage applied to the at least one memory cell during a read operation on the selected memory cell when the at least one memory cell is the unselected memory cell. It may be characterized by including steps.
  • the threshold voltage characteristic may include a threshold voltage value of each of the memory cells and a cell current value of each of the memory cells.
  • word lines extending in a horizontal direction and spaced apart in a vertical direction; and vertical channel structures penetrating the word lines and extending in the vertical direction, each of the vertical channel structures extending in the vertical direction and contacting an outer wall of the vertical channel pattern to store data.
  • the system includes a database built and maintained to predict a relationship between the ideal shape of the vertical channel structure and a threshold voltage characteristic; a monitoring unit monitoring threshold voltage characteristics of each of the memory cells; a confirmation unit that checks at least one memory cell having an abnormal shape among the memory cells based on threshold voltage characteristics of each of the memory cells using the database; and performing circuit compensation by distinguishing between a case in which the at least one memory cell is a selected memory cell to be subjected to a program operation and a case in which the at least one memory cell is a non-selected memory cell excluding the selected memory cell among the memory cells. Compensation may be included.
  • Embodiments may propose a 3D flash memory and method of operating the same that implement multi-leveling beyond the conventional QLC method.
  • Embodiments propose a method and system for improving cell characteristics deterioration due to an abnormal shape of a vertical channel structure through circuit compensation, thereby deteriorating memory reliability, accelerating pass voltage disturbance during program and read operations, and reducing channel current. problems such as reduction.
  • a circuit compensation method and system may be implemented in different ways depending on whether at least one memory cell having an abnormal shape is a selected memory cell to be programmed.
  • 1 is a conceptual diagram for explaining a conventional QLC method.
  • FIG. 2 is a flowchart illustrating a multi-value implementation method according to an embodiment.
  • FIG. 3 is a conceptual diagram for explaining step S220 shown in FIG. 2 .
  • FIG. 4 is a flow chart showing detailed steps of step S220 shown in FIG. 2 .
  • 5 to 7 are conceptual diagrams for explaining steps S410 to S430 shown in FIG. 4 .
  • FIG. 8 is a simplified circuit diagram illustrating an array of three-dimensional flash memories according to one embodiment.
  • FIG. 9 is a plan view illustrating a structure of a 3D flash memory according to an exemplary embodiment.
  • FIG. 10 is a cross-sectional view showing the structure of a 3D flash memory according to an exemplary embodiment, and corresponds to a cross-section of FIG. 8 taken along line A-A'.
  • FIG. 11 is a flow chart illustrating a circuit compensation method for improving cell characteristic deterioration due to an abnormal shape of a vertical channel structure according to an exemplary embodiment.
  • FIG. 12 is a block diagram illustrating a circuit compensation system that performs the circuit compensation method shown in FIG. 11 .
  • 13A to 13B are diagrams for explaining the occurrence of abnormal shapes in vertical channel structures in the 3D flash memory shown in FIG. 9 .
  • 14A to 14D are diagrams for explaining circuit compensation when a memory cell having an abnormal shape is a selected memory cell to be programmed.
  • 15A and 15B are diagrams for explaining how a circuit compensation method is performed when a memory cell having an abnormal shape is an unselected memory cell.
  • first and second are used in this specification to describe various regions, directions, shapes, etc., these regions, directions, and shapes should not be limited by these terms. These terms are only used to distinguish one area, direction or shape from another area, direction or shape. Accordingly, a portion referred to as a first portion in one embodiment may be referred to as a second portion in another embodiment.
  • FIG. 2 is a flow chart showing a multi-value implementation method according to an embodiment
  • Figure 3 is a conceptual diagram for explaining the step (S220) shown in Figure 2
  • Figure 4 is a step (S220) shown in Figure 2
  • FIGS. 5 to 7 are conceptual diagrams for explaining steps S410 to S430 shown in FIG. 4 .
  • a multi-level implementation method includes word lines and interlayer insulating films that extend in a horizontal direction and are alternately stacked in a vertical direction; and vertical channel structures that pass through the word lines and the interlayer insulating films and extend in the vertical direction (each of the vertical channel structures extends in the vertical direction and contacts an outer wall of the vertical channel pattern to form a data storage pattern). It can be performed by a three-dimensional flash memory having a structure including). Accordingly, the multi-value implementation method described below refers to a method of operating a 3D flash memory for multi-value implementation.
  • the 3D flash memory may secure a threshold voltage distribution area by narrowing the erase threshold voltage distribution during an erase operation of the 3D flash memory.
  • the erase threshold voltage distribution may be narrower than the conventional QLC method to secure the threshold voltage distribution area 310.
  • narrowing the erase threshold voltage distribution means narrowing the erase threshold voltage distribution to the program threshold voltage distribution level.
  • securing the threshold voltage distribution area 311 in step S210 may be performed through steps S410 to S430 shown in FIG. 4 .
  • the 3D flash memory provides an initial erase voltage (V erase 1 ) to a selected word line corresponding to a memory cell to be erased from among a plurality of word lines. (S410), applying a read voltage (V verify ) to the selected word line as shown in FIG. 6 (S420), and an additional erase voltage (V erase ) to the selected word line as shown in FIG. 7 (S420).
  • V erase 3 , ⁇ , V erase n may be applied (S430) to secure the threshold voltage distribution area 311 (S210).
  • steps S420 and S430 may be sequentially repeated at least once.
  • the 3D flash memory applies a read voltage V verify to the selected word line through step S420 and steps ( By applying an additional erase voltage (V erase 2 ) to the selected word line through S430), the erase threshold voltage distribution can be narrowed to half of the erase threshold voltage distribution when the initial erase voltage (V erase 1 ) is applied. There is. Thereafter, the 3D flash memory applies a read voltage (V verify ) to the selected word line in step S420 and an additional erase voltage (V erase 3 ) to the selected word line in step S430. The erase threshold voltage distribution may be narrowed to half of the narrower erase threshold voltage distribution as the additional erase voltage (V erase 2 ) is applied.
  • Steps S420 and S430 may be sequentially repeated until the final erase threshold voltage distribution is narrowed to the level of the program threshold voltage distribution 320 .
  • the additional erase voltage may decrease as steps S420 and S430 are sequentially repeated.
  • the additional erase voltage (V erase 3 ) applied in the subsequent operation ( S430 ) may have a more reduced value than the additional erase voltage ( V erase 2 ) applied in the first operation ( S430 ). .
  • the additional erase voltage may have a smaller value than the initial erase voltage applied in step S410.
  • step S210 may be performed in reverse of the ISPP (Incremental Step Pulse Program) method.
  • ISPP Intelligent Step Pulse Program
  • the 3D flash memory may set multi-valued program threshold voltages in the secured threshold voltage distribution area.
  • the 3D flash memory sets multi-valued program threshold voltages in the threshold voltage distribution area secured by narrowing the erase threshold voltage distribution compared to the conventional QLC method, so that 4 bits of 16 states ( It is possible to achieve a technical effect of implementing states of more bits in one memory cell than a conventional QLC that implements a state) in one memory cell.
  • FIG. 8 is a simplified circuit diagram illustrating an array of three-dimensional flash memories according to one embodiment.
  • a three-dimensional flash memory array includes a common source line CSL, a plurality of bit lines BL0, BL1, and BL2, and the common source line CSL and bit lines BL0. , BL1, and BL2) may include a plurality of cell strings CSTR.
  • the bit lines BL0 , BL1 , and BL2 may be two-dimensionally arranged while being spaced apart from each other along the first direction D1 while extending in the second direction D2 .
  • each of the first direction D1 , the second direction D2 , and the third direction D3 are orthogonal to each other and may form a rectangular coordinate system defined by X, Y, and Z axes.
  • a plurality of cell strings CSTR may be connected in parallel to each of the bit lines BL0 , BL1 , and BL2 .
  • the cell strings CSTR may be connected in common to the common source line CSL while being provided between the bit lines BL0 , BL1 , and BL2 and one common source line CSL.
  • a plurality of common source lines CSL may be provided, and the plurality of common source lines CSL are spaced apart from each other along the second direction D2 while extending in the first direction D1 and have a two-dimensional can be arranged sequentially.
  • the same voltage may be electrically applied to the plurality of common source lines CSL, but different voltages may be applied as each of the plurality of common source lines CSL is electrically independently controlled without being limited or limited thereto. there is.
  • each of the cell strings CSTR may be spaced apart from each other along the second direction D2 for each bit line while extending in the third direction D3 and may be arranged.
  • each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL and first and second strings connected in series to bit lines BL0, BL1, and BL2.
  • Select transistors SST1 and SST2 memory cell transistors MCT connected in series while being disposed between the ground select transistor GST and the first and second string select transistors SST1 and SST2, and an erase control transistor ECT ) can be configured.
  • each of the memory cell transistors MCT may include a data storage element.
  • each of the cell strings CSTR may include first and second string select transistors SST1 and SST2 connected in series, and the second string select transistor SST2 may include bit lines BL0 and BL1 , BL2).
  • each of the cell strings CSTR may include one string select transistor.
  • the ground select transistor GST in each of the cell strings CSTR may be composed of a plurality of MOS transistors connected in series similarly to the first and second string select transistors SST1 and SST2. .
  • One cell string CSTR may include a plurality of memory cell transistors MCT having different distances from the common source lines CSL. That is, the memory cell transistors MCT may be connected in series while being disposed along the third direction D3 between the first string select transistor SST1 and the ground select transistor GST.
  • the erase control transistor ECT may be connected between the ground select transistor GST and the common source lines CSL.
  • Each of the cell strings CSTR is formed between the first string select transistor SST1 and the uppermost one of the memory cell transistors MCT and between the ground select transistor GST and the lowermost one of the memory cell transistors MCT. Dummy cell transistors DMC connected to each other may be further included.
  • the first string select transistor SST1 may be controlled by the first string select lines SSL1-1, SSL1-2, and SSL1-3
  • the second string select transistor SST2 may be It can be controlled by 2 string select lines (SSL2-1, SSL2-2, SSL2-3).
  • the memory cell transistors MCT may be respectively controlled by a plurality of word lines WL0 - WLn
  • the dummy cell transistors DMC may be respectively controlled by a dummy word line DWL.
  • the ground select transistor GST may be controlled by the ground select lines GSL0 , GSL1 , and GSL2
  • the erase control transistor ECT may be controlled by the erase control line ECL.
  • a plurality of erasure control transistors ECT may be provided. Common source lines CSL may be commonly connected to sources of erase control transistors ECT.
  • Gate electrodes of the memory cell transistors MCT which are provided at substantially the same distance from the common source lines CSL, may be connected in common to one of the word lines WL0 - WLn and DWL to be in an equipotential state. .
  • the gate electrodes of the memory cell transistors MCT are provided at substantially the same level from the common source lines CSL, the gate electrodes provided in different rows or columns may be independently controlled. there is.
  • Ground select lines may extend along the first direction D1, be spaced apart from each other in the second direction D2, and be two-dimensionally arranged.
  • ground selection lines GSL0, GSL1, and GSL2 provided at substantially the same level from the common source lines CSL, first string selection lines SSL1-1, SSL1-2, SSL1-3, and a second string
  • the selection lines SSL2-1, SSL2-2, and SSL2-3 may be electrically separated from each other.
  • erase control transistors ECT of different cell strings CSTR may be controlled by a common erase control line ECL.
  • the erase control transistors ECT may generate gate induced drain leakage (GIDL) during an erase operation of the memory cell array.
  • GDL gate induced drain leakage
  • an erase voltage may be applied to the bit lines BL0 , BL1 , and BL2 and/or the common source lines CSL during an erase operation of the memory cell array, and the string select transistor SST and/or Alternatively, gate induced leakage current may be generated in the erasure control transistors ECT.
  • the above-described string selection line SSL may be expressed as an upper selection line USL, and the ground selection line GSL may be expressed as a lower selection line.
  • FIG. 9 is a plan view illustrating a structure of a 3D flash memory according to an exemplary embodiment
  • FIG. 10 is a cross-sectional view illustrating a structure of a 3D flash memory according to an exemplary embodiment
  • FIG. 8 is taken along line A-A'. pertains to the section.
  • the substrate SUB may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a monocrystalline epitaxial layer grown on a monocrystalline silicon substrate.
  • the substrate SUB may be doped with first conductivity-type impurities (eg, P-type impurities).
  • Stacked structures ST may be disposed on the substrate SUB.
  • the stacked structures ST may be two-dimensionally disposed along the second direction D2 while extending in the first direction D1.
  • the stacked structures ST may be spaced apart from each other in the second direction D2.
  • Each of the stacked structures ST includes gate electrodes EL1 , EL2 , and EL3 alternately stacked in a vertical direction perpendicular to the upper surface of the substrate SUB (eg, in the third direction D3 ), and interlayer insulating films ILD.
  • the stacked structures ST may have substantially flat upper surfaces. That is, top surfaces of the stacked structures ST may be parallel to the top surface of the substrate SUB.
  • the vertical direction means the third direction D3 or a direction opposite to the third direction D3.
  • each of the gate electrodes EL1 , EL2 , and EL3 includes an erase control line ECL, ground select lines GSL0 , GSL1 , and GSL2 sequentially stacked on the substrate SUB, and a word line. (WL0-WLn, DWL), one of the first string selection lines (SSL1-1, SSL1-2, SSL1-3) and the second string selection lines (SSL2-1, SSL2-2, SSL2-3) can be
  • Each of the gate electrodes EL1 , EL2 , and EL3 may have substantially the same thickness in the third direction D3 while extending in the first direction D1 .
  • the thickness means the thickness in the third direction D3.
  • Each of the gate electrodes EL1 , EL2 , and EL3 may be formed of a conductive material.
  • each of the gate electrodes EL1 , EL2 , EL3 may be a doped semiconductor (ex, doped silicon, etc.), a metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), It may include at least one selected from Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.).
  • Each of the gate electrodes EL1 , EL2 , and EL3 may include at least one of all metal materials that can be formed by ALD in addition to the metal material described above.
  • the gate electrodes EL1 , EL2 , and EL3 include a lowermost first gate electrode EL1 , an uppermost third gate electrode EL3 , and the first and third gate electrodes EL1 and EL3 .
  • a plurality of second gate electrodes EL2 may be included therebetween.
  • each of the first gate electrode EL1 and the third gate electrode EL3 is shown and described in the singular number, this is exemplary and not limited thereto, and the first gate electrode EL1 and the third gate electrode EL3 may be used as necessary. may be provided in plural.
  • the first gate electrode EL1 may correspond to one of the ground selection lines GSL0 , GSL1 , and GLS2 shown in FIG. 8 .
  • the second gate electrode EL2 may correspond to any one of the word lines WL0 - WLn and DWL shown in FIG. 8 .
  • the third gate electrode EL3 includes any one of the first string select lines SSL1-1, SSL1-2, and SSL1-3 shown in FIG. 8 or the second string select lines SSL2-1 and SSL2-2. , SSL2-3).
  • an end of each of the stacked structures ST may have a stepwise structure along the first direction D1. More specifically, the lengths of the gate electrodes EL1 , EL2 , and EL3 of the stack structures ST in the first direction D1 may decrease as the distance from the substrate SUB increases.
  • the third gate electrode EL3 may have the smallest length in the first direction D1 and the largest distance from the substrate SUB in the third direction D3.
  • the first gate electrode EL1 may have the longest length in the first direction D1 and the shortest distance from the substrate SUB in the third direction D3.
  • each of the stacked structures ST may decrease as the distance from the outermost one of the vertical channel structures VS described later increases, and the gate electrodes EL1, Sidewalls of EL2 and EL3 may be spaced apart at regular intervals along the first direction D1 when viewed in plan.
  • each of the interlayer insulating layers ILD may have different thicknesses.
  • the lowermost and uppermost interlayer insulating layers ILD may have a smaller thickness than other interlayer insulating layers ILD.
  • the interlayer insulating layers ILD may be formed of an insulating material to insulate between the gate electrodes EL1 , EL2 , and EL3 .
  • the interlayer insulating layers ILD may be formed of silicon oxide.
  • interlayer insulating layers ILD are included in each of the stacked structures ST
  • air gaps may be included in each of the stacked structures ST instead of the interlayer insulating layers ILD.
  • the air gaps may be alternately disposed with the gate electrodes EL1 , EL2 , and EL3 as in the interlayer insulating layer ILD to enable insulation between the gate electrodes EL1 , EL2 , and EL3 .
  • a plurality of channel holes CH penetrating portions of the stacked structures ST and the substrate SUB may be provided.
  • Vertical channel structures VS may be provided in the channel holes CH.
  • the vertical channel structures VS are the plurality of cell strings CSTR shown in FIG. 8 , and may extend in the third direction D3 while being connected to the substrate SUB.
  • the connection of the vertical channel structures VS with the substrate SUB may be achieved by partially burying a portion of each of the vertical channel structures VS in the substrate SUB, but is not limited thereto, and the vertical channel structures VS are not limited thereto.
  • the lower surface of (VS) may be made by contacting the upper surface of the substrate (SUB). When portions of each of the vertical channel structures VS are buried in the substrate SUB, lower surfaces of the vertical channel structures VS may be positioned at a lower level than the upper surface of the substrate SUB.
  • a plurality of columns of vertical channel structures VS passing through any one of the stacked structures ST may be provided. For example, as shown in FIG. 10 , columns of two vertical channel structures VS may pass through one of the stacked structures ST. However, without being limited thereto, three or more columns of vertical channel structures VS may pass through one of the stacked structures ST. In a pair of adjacent columns, the vertical channel structures VS corresponding to one column may be shifted in the first direction D1 from the vertical channel structures VS corresponding to the other adjacent column. there is. When viewed from a plan view, the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1. However, without being limited thereto, the vertical channel structures VS may form an array arranged side by side in rows and columns.
  • Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3.
  • each of the vertical channel structures VS is shown as having a column shape having the same width at the top and bottom, but is not limited thereto, and is not limited thereto. It may have a shape in which the width to (D2) is increased. This is due to the limitation that, when the channel holes CH are etched, the widths in the first direction D1 and the second direction D2 decrease toward the opposite direction of the third direction D3.
  • the upper surface of each of the vertical channel structures VS may have a circular shape, an elliptical shape, a rectangular shape, or a bar shape.
  • Each of the vertical channel structures VS may include data storage patterns DSP, a vertical channel pattern VCP, a vertical semiconductor pattern VSP, and a conductive pad PAD.
  • the vertical channel pattern VCP may have a pipe shape or a macaroni shape with a lower end closed.
  • the vertical semiconductor pattern VSP may fill a space surrounded by the vertical channel pattern VCP and the conductive pad PAD.
  • the data storage patterns DSP are in contact with the outer wall of the vertical channel pattern VCP and are spaced apart from each other to correspond to the gate electrodes EL1, EL2, and EL3, so that the gate electrodes EL, EL2, and EL3 are disposed outside. It may come into contact with the side wall. Accordingly, those corresponding to the second gate electrodes EL2 among the data storage patterns DSP are located along with regions corresponding to the second gate electrodes EL2 among the vertical channel patterns VCP, and the second gate electrodes Memory cells in which a memory operation (program operation, read operation, or erase operation) is performed by a voltage applied through EL2 may be configured.
  • the memory cells correspond to the memory cell transistors MCT shown in FIG. 8 .
  • each of the data storage patterns DSP traps charges or holes by a voltage applied through the second gate electrodes EL2 or maintains the state of the charges (eg, the polarization state of the charges), thereby 3D flash. It can serve as a data store in memory.
  • a charge storage layer of ONO (tunnel oxide-charge nitride-blocking oxide) or a ferroelectric layer may be used as the data storage patterns DSP.
  • Each of these data storage patterns DSP may represent a binary data value or a multi-valued data value with a change in trapped charges or holes, or a binary data value or a multi-valued data value with a change in the state of charges.
  • the vertical channel pattern VCP may contact inner walls of the data storage patterns DSP, pass through the gate electrodes EL1 , EL2 , and EL3 and extend in a vertical direction (eg, in the third direction D3 ). there is.
  • the vertical channel pattern VCP may include a first portion VCP1 and a second portion VCP2 on the first portion VCP1.
  • the first portion VCP1 of the vertical channel pattern VCP may be provided under each of the channel holes CH and may contact the substrate SUB.
  • the first portion VCP1 of the vertical channel pattern VCP may be used to block, suppress, or minimize leakage current in each of the vertical channel structures VS and/or to form an epitaxial pattern.
  • a thickness of the first portion VCP1 of the vertical channel pattern VCP may be greater than, for example, a thickness of the first gate electrode EL1.
  • Sidewalls of the first portion VCP1 of the vertical channel pattern VCP may be surrounded by data storage patterns DSP.
  • a top surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a higher level than a top surface of the first gate electrode EL1.
  • the top surface of the first part VCP1 of the vertical channel pattern VCP may be positioned between the top surface of the first gate electrode EL1 and the bottom surface of the lowermost one of the second gate electrodes EL2.
  • a lower surface of the first portion VCP1 of the vertical channel pattern VCP may be positioned at a lower level than an uppermost surface of the substrate SUB (ie, a lower surface of a lowermost one of the interlayer insulating layers ILD).
  • a portion of the first portion VCP1 of the vertical channel pattern VCP may overlap the first gate electrode EL1 in a horizontal direction.
  • the horizontal direction refers to an arbitrary direction extending on a plane parallel to the first and second directions D1 and D2.
  • the second portion VCP2 of the vertical channel pattern VCP may extend in the third direction D3 from the upper surface of the first portion VCP1.
  • the second portion VCP2 of the vertical channel pattern VCP may be provided between the data storage patterns DSP and the vertical semiconductor pattern VSP, and may correspond to the second gate electrodes EL2. Accordingly, the second part VCP2 of the vertical channel pattern VCP may constitute memory cells together with the data storage patterns DSP as described above.
  • a top surface of the second part VCP2 of the vertical channel pattern VCP may be substantially coplanar with a top surface of the vertical semiconductor pattern VSP.
  • a top surface of the second part VCP2 of the vertical channel pattern VCP may be positioned at a level higher than a top surface of an uppermost one of the second gate electrodes EL2 . More specifically, the upper surface of the second portion VCP2 of the vertical channel pattern VCP may be positioned between the upper and lower surfaces of the third gate electrode EL3 .
  • the vertical channel pattern VCP is a component that transfers charges or holes to the data storage patterns DSP, and may be formed of monocrystalline silicon or polysilicon to form a channel or to be boosted by an applied voltage.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material capable of blocking, suppressing, or minimizing leakage current.
  • the vertical channel pattern VCP may be formed of an oxide semiconductor material including at least one of In, Zn, and Ga having excellent leakage current characteristics, or a Group 4 semiconductor material.
  • the vertical channel pattern VCP may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO.
  • the vertical channel pattern VCP may block, suppress, or minimize leakage current to the gate electrodes EL1 , EL2 , and EL3 or the substrate SUB, and at least one of the gate electrodes EL1 , EL2 , and EL3 Any one transistor characteristic (eg, threshold voltage distribution and program/read speed) may be improved, and consequently, electrical characteristics of the 3D flash memory may be improved.
  • Any one transistor characteristic eg, threshold voltage distribution and program/read speed
  • electrical characteristics of the 3D flash memory may be improved.
  • the vertical semiconductor pattern VSP may be surrounded by the second portion VCP2 of the vertical channel pattern VCP.
  • An upper surface of the vertical semiconductor pattern VSP may contact the conductive pad PAD, and a lower surface of the vertical semiconductor pattern VSP may contact the first portion VCP1 of the vertical channel pattern VCP.
  • the vertical semiconductor pattern VSP may be spaced apart from the substrate SUB in the third direction D3. In other words, the vertical semiconductor pattern VSP may be electrically floated from the substrate SUB.
  • the vertical semiconductor pattern VSP may be formed of a material that helps diffusion of charges or holes in the vertical channel pattern VCP. More specifically, the vertical semiconductor pattern VSP may be formed of a material having excellent charge and hole mobility.
  • the vertical semiconductor pattern VSP may be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material not doped with impurities, or a polycrystalline semiconductor material.
  • the vertical semiconductor pattern VSP may be formed of polysilicon doped with impurities of the same first conductivity type as the substrate SUB (eg, P-type impurities). That is, the vertical semiconductor pattern VSP can improve the electrical characteristics of the 3D flash memory to increase the speed of memory operation.
  • the vertical channel structures VS include an erase control transistor ECT, first and second string select transistors SST1 and SST2 , a ground select transistor GST, and memory cell transistors MCT. ) may correspond to channels of
  • Conductive pads PAD may be provided on top surfaces of the second portion VCP2 of the vertical channel pattern VCP and on top surfaces of the vertical semiconductor pattern VSP.
  • the conductive pad PAD may be connected to an upper portion of the vertical channel pattern VCP and an upper portion of the vertical semiconductor pattern VSP. Sidewalls of the conductive pad PAD may be surrounded by data storage patterns DSP.
  • a top surface of the conductive pad PAD may be substantially coplanar with a top surface of each of the stack structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • a lower surface of the conductive pad PAD may be positioned at a lower level than an upper surface of the third gate electrode EL3 . More specifically, the lower surface of the conductive pad PAD may be positioned between the upper and lower surfaces of the third gate electrode EL3 . That is, at least a portion of the conductive pad PAD may overlap the third gate electrode EL3 in a horizontal direction.
  • the conductive pad PAD may be formed of a semiconductor doped with impurities or a conductive material.
  • the conductive pad PAD is doped with an impurity different from that of the vertical semiconductor pattern VSP (more precisely, an impurity of a second conductivity type (eg, N-type) different from the first conductivity type (eg, P-type)). It may be formed of a semiconductor material.
  • the conductive pad PAD may reduce contact resistance between the bit line BL and the vertical channel pattern VCP (or vertical semiconductor pattern VSP), which will be described later.
  • the vertical channel structures VS have been described as having a structure including the conductive pad PAD, it is not limited thereto and may have a structure in which the conductive pad PAD is omitted.
  • the upper surfaces of each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP are the upper surfaces of each of the stacked structures ST (ie, Each of the vertical channel pattern VCP and the vertical semiconductor pattern VSP may extend in the third direction D3 so as to be substantially coplanar with the top surface of the uppermost one of the interlayer insulating layers ILD.
  • the bit line contact plug BLPG which will be described later, directly contacts the vertical channel pattern VCP instead of being indirectly electrically connected to the vertical channel pattern VCP through the conductive pad PAD. can be electrically connected.
  • the vertical channel structures VS include the vertical semiconductor pattern VSP, the vertical semiconductor pattern VSP may be omitted without being limited or limited thereto.
  • the vertical channel pattern VCP has been described as having a structure including the first part VCP1 and the second part VCP2, it is not limited thereto and may have a structure excluding the first part VCP1.
  • the vertical channel pattern VCP is provided between the vertical semiconductor pattern VSP and the data storage pattern DSP and extends to the substrate SUB to contact the substrate SUB.
  • the lower surface of the vertical channel pattern VCP may be positioned at a lower level than the uppermost surface of the substrate SUB (the lower surface of the lowermost one of the interlayer insulating films ILD), and the upper surface of the vertical channel pattern VCP may be located at a level lower than that of the upper surface of the substrate SUB.
  • a top surface of the pattern VSP may be substantially coplanar.
  • An isolation trench TR extending in the first direction D1 may be provided between the stacked structures ST adjacent to each other.
  • the common source region CSR may be provided inside the substrate SUB exposed by the isolation trench TR.
  • the common source region CSR may extend in the first direction D1 within the substrate SUB.
  • the common source region CSR may be formed of a semiconductor material doped with impurities of the second conductivity type (eg, N-type impurities).
  • the common source region CSR may correspond to the common source line CSL of FIG. 8 .
  • a common source plug CSP may be provided in the isolation trench TR.
  • the common source plug CSP may be connected to the common source region CSR.
  • a top surface of the common source plug CSP may be substantially coplanar with a top surface of each of the stacked structures ST (ie, a top surface of an uppermost one of the interlayer insulating layers ILD).
  • the common source plug CSP may have a plate shape extending in the first and third directions D1 and D3. In this case, the common source plug CSP may have a shape in which a width in the second direction D2 increases toward the third direction D3.
  • Insulation spacers SP may be interposed between the common source plug CSP and the stacked structures ST. Insulation spacers SP may be provided to face each other between adjacent stacked structures ST.
  • the insulating spacers SP may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material having a low dielectric constant.
  • a capping insulating layer CAP may be provided on the stacked structures ST, the vertical channel structures VS, and the common source plug CSP.
  • the capping insulating layer CAP may cover the top surface of the uppermost one of the interlayer insulating layers ILD, the top surface of the conductive pad PAD, and the top surface of the common source plug CSP.
  • the capping insulating layer CAP may be formed of an insulating material different from that of the interlayer insulating layers ILD.
  • a bit line contact plug BLPG electrically connected to the conductive pad PAD may be provided inside the capping insulating layer CAP.
  • the bit line contact plug BLPG may have a shape in which widths in the first and second directions D1 and D2 increase in the third direction D3.
  • a bit line BL may be provided on the capping insulating layer CAP and the bit line contact plug BLPG.
  • the bit line BL corresponds to any one of the plurality of bit lines BL0 , BL1 , and BL2 shown in FIG. 8 , and may be formed of a conductive material to extend along the second direction D2 .
  • the conductive material constituting the bit line BL may be the same material as the conductive material forming each of the gate electrodes EL1 , EL2 , and EL3 described above.
  • the bit line BL may be electrically connected to the vertical channel structures VS through the bit line contact plug BLPG.
  • the bit line BL is connected to the vertical channel structures VS may mean that it is connected to the vertical channel pattern VCP included in the vertical channel structures VS.
  • the three-dimensional flash memory having such a structure includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string selection line SSL, a voltage applied to each of the word lines WL0-WLn, and a ground selection line.
  • a program operation, a read operation, and an erase operation may be performed based on the voltage applied to the GSL and the voltage applied to the common source line CSL.
  • the 3D flash memory includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string select line SSL, a voltage applied to each of the word lines WL0 to WLn, and a ground select line GSL.
  • VCP vertical channel pattern
  • DSP data storage pattern
  • the 3D flash memory is not limited or not limited to the structure described above, and may include a vertical channel pattern (VCP), a data storage pattern (DSP), and gate electrodes EL1, EL2, and EL3 according to implementation examples.
  • VCP vertical channel pattern
  • DSP data storage pattern
  • EL1, EL2, and EL3 gate electrodes EL1, EL2, and EL3 according to implementation examples.
  • BL bit line
  • CSL common source line
  • the 3D flash memory may have a structure including the back gate BG while omitting the vertical semiconductor pattern VSP.
  • the back gate BG further included in each of the vertical channel structures VS may fill the inner space of the vertical channel pattern VCP and extend in the vertical direction (eg, the third direction D3).
  • the fact that the back gate BG fills the inner space of the vertical channel pattern VCP means that the back gate BG is at least partially surrounded by the vertical channel pattern VCP within the vertical channel pattern VCP. means included.
  • the back gate BG is surrounded by and contacts the vertical channel pattern VCP, and may be formed to apply a voltage to the vertical channel pattern VCP for a memory operation.
  • the back gate BG is a doped semiconductor (ex, doped silicon, etc.), a metal (ex, W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), Ta (tantalum), It may be formed of a conductive material including at least one selected from Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (eg, titanium nitride, tantalum nitride, etc.).
  • the back gate BG may include at least one of all metal materials that can be formed by ALD.
  • the back gate BG extends along the third direction D3 from a level corresponding to the first gate electrode EL1 to a level corresponding to the second gate electrode EL2 within the vertical channel pattern VCP.
  • the upper surface of the back gate BG may be positioned at a level higher than that of the uppermost one of the second gate electrodes EL2 .
  • the back gate BG may extend along the third direction D3 to a level corresponding to the third gate electrode EL3 within the vertical channel pattern VCP.
  • the back gate BG may include a lower substrate contacting a lower surface of the back gate BG. Also, according to an implementation example, the back gate BG may be formed from inside the substrate SUB or from an upper portion of the substrate SUB.
  • the back gate BG is included in the vertical channel pattern VCP of each of the cell strings CSTR, and can be electrically connected to both on a plane formed by the first direction D1 and the second direction D2. there is. That is, the back gate BG may be commonly connected to the cell strings CSTR. In this case, the back gate BG of each of the cell strings CSTR may be collectively controlled so that the same voltage may be applied to all of them.
  • the back gates BG included in the vertical channel patterns VCP of each of the cell strings CSTR may be electrically connected to each other along the first direction D1 of FIG. 8 .
  • each of the back gates BG of the cell strings CSTR arranged along the second direction D2 may be electrically independently controlled so that different voltages may be applied. The same voltage may be applied to the back gates BG of each of the cell strings CSTR arranged along D1 by being collectively controlled.
  • each of the back gates BG included in the vertical channel patterns VCP of each of the cell strings CSTR may be electrically connected to each other along the second direction D2 of FIG. 8 .
  • each of the back gates BG of the cell strings CSTR arranged along the first direction D1 may be electrically independently controlled so that different voltages may be applied. The same voltage may be applied to the back gates BG of each of the cell strings CSTR arranged along D2 by being collectively controlled.
  • the insulating layer INS is disposed between the back gate BG and the vertical channel pattern VCP, direct contact between the back gate BG and the vertical channel pattern VCP may be prevented.
  • the insulating layer ILD may be formed of an insulating material such as silicon oxide.
  • the back gate BG may have a structure in which at least a portion thereof is covered by the vertical channel pattern VCP.
  • a structure in which the back gate BG and the insulating layer INS are included in at least a portion of the vertical channel pattern VCP or a structure penetrating the vertical channel pattern VCP may be implemented.
  • the three-dimensional flash memory having such a structure includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string selection line SSL, a voltage applied to each of the word lines WL0-WLn, and a ground selection line.
  • a program operation, a read operation, and an erase operation may be performed based on the voltage applied to the GSL, the voltage applied to the common source line CSL, and the voltage applied to the back gate BG.
  • the 3D flash memory includes a voltage applied to each of the cell strings CSTR, a voltage applied to the string select line SSL, a voltage applied to each of the word lines WL0 to WLn, and a ground select line GSL.
  • VCP vertical channel pattern
  • the 3D flash memory having a structure including a back gate (BG) includes a vertical channel pattern (VCP), a data storage pattern (DSP), a back gate (BG), and gate electrodes EL1, EL2, and EL3 according to an implementation example.
  • VCP vertical channel pattern
  • DSP data storage pattern
  • BG back gate
  • gate electrodes EL1, EL2, and EL3 according to an implementation example.
  • BL bit line
  • CSL common source line
  • FIG. 11 is a flow chart illustrating a circuit compensation method for improving cell characteristic deterioration due to an abnormal shape of a vertical channel structure according to an embodiment
  • FIG. 12 is a circuit circuit compensation method shown in FIG. 11.
  • 13A to 13B are block diagrams showing a compensation system
  • FIGS. 13A to 13B are diagrams for explaining that an abnormal shape is generated in a vertical channel structure in the 3D flash memory shown in FIG. 9
  • FIGS. 15A and 15B are diagrams for explaining circuit compensation when the memory cell is a selected memory cell to be programmed
  • the circuit compensation method shown in FIG. 11 may be performed by the circuit compensation system 1200 shown in FIG. 12 through steps S1110 to S1130.
  • the circuit compensation system 1200 may include a database 1210, a monitoring unit 1220, a confirmation unit 1230, and a compensation unit 1240, as shown in FIG. 12 .
  • Components of the circuitry compensation system 1200 may be representations of different functions of the processor performed by the processor according to instructions provided by program codes.
  • the monitoring unit 1220 may be used as a functional expression for monitoring threshold voltage characteristics of each memory cell.
  • the circuit compensation system 1200 may be implemented as a processor configured to process commands of a computer program by performing basic arithmetic, logic, and input/output operations.
  • the database 1210 may be constructed and maintained in advance to predict a relationship between the ideal shape AS of the vertical channel structure VS and the threshold voltage characteristics.
  • the database 510 measures the threshold voltage characteristics of each of the memory cells included in the 3D flash memory having the structure described with reference to FIGS. 8 to 10 before and after the memory operation and during the memory operation.
  • a relationship between the ideal shape AS of the vertical channel structure VS and the threshold voltage characteristics may be learned.
  • a learning method a known machine learning algorithm may be used.
  • the threshold voltage characteristics may include a threshold voltage value of each of the memory cells, a threshold voltage slope of each of the memory cells, and a cell current value of each of the memory cells.
  • the monitoring unit 1220 may monitor threshold voltage characteristics of each of the memory cells.
  • the check unit 1230 may check at least one memory cell having the abnormal shape AS among the memory cells based on the threshold voltage characteristics of each of the memory cells using the database 1210 .
  • the at least one memory cell in which the abnormal shape AS is generated is a selected memory cell that is the target of a program operation as shown in FIG. 13A
  • local field enhancement in the at least one memory cell in which the abnormal shape AS occurs As a result, the threshold voltage of at least one memory cell in which the abnormal shape AS has occurred may be increased, and the at least one memory cell in which the abnormal shape AS has occurred may be a part of the program operation among the memory cells as shown in FIG. 13B .
  • the cell current of at least one memory cell in which the abnormal shape (AS) has occurred due to an increase in the pass voltage line of the at least one memory cell in which the abnormal shape (AS) has occurred. may decrease and the threshold voltage may increase.
  • the compensator 1240 may perform circuit compensation in a different manner depending on whether at least one memory cell having the abnormal shape AS is the selected memory cell.
  • step S1130 the compensating unit 1240 determines whether the at least one memory cell having the abnormal shape AS is a selected memory cell and the at least one memory cell having the abnormal shape AS is an unselected memory cell. Circuit compensation may be performed by distinguishing the case of a cell.
  • the compensator 1240 distinguishes between a case in which the at least one memory cell having the abnormal shape AS is a selected memory cell and a case in which the at least one memory cell in which the abnormal shape AS has occurred is an unselected memory cell.
  • circuit compensation may be performed by controlling a voltage applied in a program operation or a voltage applied in a read operation for a selected memory cell.
  • the circuit compensation may be performed such that at least one memory cell having the abnormal shape has the same threshold voltage characteristics as those of other memory cells in which the abnormal shape AS has not occurred.
  • the compensator 1240 may perform a voltage applied during a program operation or a reading of a selected memory cell so that at least one memory cell has the same threshold voltage characteristics as those of other memory cells in which the abnormal shape AS does not occur. The voltage applied in operation can be controlled.
  • the circuit compensation operation of the compensation unit 1240 may be performed as in the following four examples.
  • the compensator 1240 adjusts the program voltage Vpgm applied to the selected memory cell during a program operation as shown in FIG. 14A.
  • Circuit compensation may be performed to make the threshold voltage characteristics of at least one memory cell having the abnormal shape AS identical to the threshold voltage characteristics of another memory cell in which the abnormal shape AS does not occur. .
  • the compensator 1240 may include a vertical channel structure including the selected memory cell during a program operation as shown in FIG. 14B ( By increasing the bit line voltage Vbl applied to the bit line BL of VS, the threshold voltage of at least one memory cell having the abnormal shape AS may be reduced. Accordingly, circuit compensation may be performed so that the threshold voltage characteristics of at least one memory cell in which the abnormal shape AS occurs are the same as those of other memory cells in which the abnormal shape AS does not occur.
  • the compensator 1240 may perform a sensing voltage applied to the selected memory cell during a read operation as shown in FIG. By increasing Vread), circuit compensation can be implemented.
  • the compensator 1240 when at least one memory cell having the abnormal shape AS is the selected memory cell, the compensator 1240 includes a vertical channel structure including the selected memory cell during a read operation as shown in FIG. 14D . Circuit compensation may be performed by increasing the bit line voltage Vbl applied to the bit line BL of VS.
  • a circuit compensation operation of the compensation unit 1240 may be performed as in the following two examples.
  • the compensator 1240 determines that the abnormal shape AS is the unselected memory cell during a program operation as shown in FIG. 15A.
  • Circuit compensation may be performed by reducing the pass voltage Vpass applied to the generated at least one memory cell.
  • the compensator 1240 determines the abnormal shape AS, which is the unselected memory cell, during a read operation as shown in FIG. 15B .
  • Circuit compensation may be performed by increasing the pass voltage Vpass applied to at least one memory cell.
  • the circuit compensation method and system improves cell characteristic degradation due to the abnormal shape AS of the vertical channel structure VS through circuit compensation, thereby deteriorating memory reliability and program operation and read operation. Problems such as accelerating pass voltage disturbance and reducing channel current can be solved without changing the physical structure.

Landscapes

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Abstract

3차원 플래시 메모리 및 그 동작 방법이 개시된다.

Description

3차원 플래시 메모리 및 그 동작 방법
아래의 실시예들은 3차원 플래시 메모리에 대한 것으로, 다치화를 구현한 3차원 플래시 메모리 및 그 동작 방법에 대한 기술과, 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상(Abnormal Shape; AS)에 의한 셀 특성 열화를 개선하는 회로적 보상 방법 및 시스템에 대한 기술이다.
플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.
최근 3차원 플래시 메모리는 고단화 진행에 따라, 집적화가 매우 어려운 공정적 문제에 직면해있다. 이에, 다치화를 위하여, 상태(state) 별 메모리 셀 문턱전압 윈도우를 줄이는 QLC(Quad Level Cell) 등의 방식이 제안되었다.
기존의 QLC 방식을 설명하기 위한 도 1을 참조하면, QLC 방식은 4 비트(bit)의 16 상태(state)를 하나의 메모리 셀에 구현할 수 있다. 일례로, QLC 방식은 "1111"의 데이터를 나타내는 제1 상태(Q0), "1110"의 데이터를 나타내는 제2 상태(Q1), "1101"의 데이터를 나타내는 제3 상태(Q2), "1100"의 데이터를 나타내는 제4 상태(Q3), "1011"의 데이터를 나타내는 제5 상태(Q4), "1010"의 데이터를 나타내는 제6 상태(Q5), "1001"의 데이터를 나타내는 제7 상태(Q6), "1000"의 데이터를 나타내는 제8 상태(Q7), "0111"의 데이터를 나타내는 제9 상태(Q8), "0110"의 데이터를 나타내는 제10 상태(Q9), "0101"의 데이터를 나타내는 제11 상태(Q10), "0100"의 데이터를 나타내는 제12 상태(Q11), "0011"의 데이터를 나타내는 제13 상태(Q12), "0010"의 데이터를 나타내는 제14 상태(Q13), "0001"의 데이터를 나타내는 제15 상태(Q14) 및 "0000"의 데이터를 나타내는 제16 상태(Q15)를 하나의 메모리 셀에 구현할 수 있다.
그러나 기존의 다치화 기술은, 현재의 셀 동작 기술의 한계로 인해, QLC 방식 이상으로 다치화를 구현하기 힘든 문제를 갖는다.
또한, 기존의 3차원 플래시 메모리에서는, 메모리 셀 스트링인 수직 채널 구조체가 고단화됨에 따라 수직 채널 구조체가 스파이크와 같은 이상 형상을 갖게 될 수 있다. 스파이크와 같은 이상 형상은, 메모리 셀 특성에 변화를 야기함으로써, 메모리 신뢰성을 열화시키고 프로그램 동작 및 판독 동작 시 패스 전압 방해를 가속하며 채널 전류를 감소시키는 등의 문제점을 발생시킬 수 있다.
따라서, 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 기술이 제안될 필요가 있다.
일 실시예들은 기존의 QLC 방식 이상으로 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
또한, 일 실시예들은 메모리 신뢰성을 열화시키고 프로그램 동작 및 판독 동작 시 패스 전압 방해를 가속하며 채널 전류를 감소시키는 등의 문제점을 해결하고자, 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 회로적 보상을 통해 개선하는 방법 및 시스템을 제안한다.
특히, 일 실시예들은 이상 형상이 발생된 적어도 하나의 메모리 셀이 프로그램 동작의 대상이 되는 선택된 메모리 셀인지 여부에 따라 상이한 방식으로 회로적 보상을 실시하는 방법 및 시스템을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리에서의 다치화 구현 방법은, 상기 3차원 플래시 메모리의 소거 동작 시 소거 문턱 전압의 산포를 좁혀 문턱 전압 산포 영역을 확보하는 단계; 및 상기 확보되는 문턱 전압 산포 영역에 다치화된 프로그램 문턱 전압들을 설정하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 확보하는 단계는, 상기 3차원 플래시 메모리에 포함되는 복수의 워드 라인들 중 상기 소거 동작의 대상이 되는 메모리 셀에 대응하는 선택된 워드 라인에 초기 소거 전압을 인가하는 단계; 상기 선택된 워드 라인에 판독 전압을 인가하는 단계; 및 상기 선택된 워드 라인에 추가 소거 전압을 인가하는 단계를 포함하는 것을 특징으로 할 수 있다.
다른 측면에 따르면, 상기 판독 전압을 인가하는 단계 및 상기 추가 소거 전압을 인가하는 단계는, 적어도 한 번 이상 순차적으로 반복되는 것을 특징으로 할 수 있다.
또 다른 실시예에 따르면, 상기 추가 소거 전압은, 상기 판독 전압을 인가하는 단계 및 상기 추가 소거 전압을 인가하는 단계가 순차적으로 반복됨에 따라 감소하는 것을 특징으로 할 수 있다.
또 다른 실시예에 따르면, 상기 추가 소거 전압은, 상기 초기 소거 전압보다 작은 값을 갖는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 수평 방향으로 연장 형성되며 수직 방향으로 이격된 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴의 외측벽에 접촉하며 형성되는 데이터 저장 패턴들을 포함하고, 상기 수직 채널 구조체들 각각은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법은, 상기 메모리 셀들 각각의 문턱 전압 특성을 모니터링하는 단계; 상기 수직 채널 구조체의 이상 형상 및 문턱 전압 특성 사이의 관계를 예측하는 데이터베이스를 이용하여 상기 메모리 셀들 각각의 문턱 전압 특성을 기초로 상기 메모리 셀들 중 이상 형상이 발생된 적어도 하나의 메모리 셀을 확인하는 단계; 및 상기 적어도 하나의 메모리 셀이 프로그램 동작의 대상이 되는 선택된 메모리 셀인 경우 및 상기 적어도 하나의 메모리 셀이 상기 메모리 셀들 중 상기 선택된 메모리 셀을 제외한 비선택된 메모리 셀인 경우를 구분하여 회로적 보상을 실시하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 실시하는 단계는, 상기 적어도 하나의 메모리 셀이 상기 선택된 메모리 셀인 경우 및 상기 적어도 하나의 메모리 셀이 상기 비선택된 메모리 셀인 경우를 구분하여, 상기 프로그램 동작에서 인가되는 전압 또는 상기 선택된 메모리 셀에 대한 판독 동작에서 인가되는 전압을 제어하는 단계를 포함하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 제어하는 단계는, 상기 적어도 하나의 메모리 셀이 상기 이상 형상이 발생되지 않은 다른 메모리 셀의 문턱 전압 특성과 동일한 문턱 전압 특성을 갖도록 상기 프로그램 동작에서 인가되는 전압 또는 상기 선택된 메모리 셀에 대한 판독 동작에서 인가되는 전압을 제어하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 제어하는 단계는, 상기 적어도 하나의 메모리 셀이 상기 선택된 메모리 셀인 경우, 상기 프로그램 동작 시 상기 선택된 메모리 셀에 인가되는 프로그램 전압을 감소시키는 단계; 또는 상기 프로그램 동작 시 상기 선택된 메모리 셀을 포함하는 수직 채널 구조체의 비트 라인에 인가되는 비트 라인 전압을 증가시키는 단계 중 어느 적어도 하나의 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 제어하는 단계는, 상기 적어도 하나의 메모리 셀이 상기 선택된 메모리 셀인 경우, 상기 선택된 메모리 셀에 대한 판독 동작 시 상기 선택된 메모리 셀에 인가되는 센싱 전압을 증가시키는 단계; 또는 상기 판독 동작 시 상기 선택된 메모리 셀을 포함하는 수직 채널 구조체의 비트 라인에 인가되는 비트 라인 전압을 증가시키는 단계 중 어느 적어도 하나의 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 제어하는 단계는, 상기 적어도 하나의 메모리 셀이 상기 비선택된 메모리 셀인 경우, 상기 프로그램 동작 시 상기 적어도 하나의 메모리 셀에 인가되는 패스 전압을 감소시키는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 제어하는 단계는, 상기 적어도 하나의 메모리 셀이 상기 비선택된 메모리 셀인 경우, 상기 선택된 메모리 셀에 대한 판독 동작 시 상기 적어도 하나의 메모리 셀에 인가되는 패스 전압을 증가시키는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 문턱 전압 특성은, 상기 메모리 셀들 각각의 문턱 전압 값 및 상기 메모리 셀들 각각의 셀 전류 값을 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 수평 방향으로 연장 형성되며 수직 방향으로 이격된 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴의 외측벽에 접촉하며 형성되는 데이터 저장 패턴들을 포함하고, 상기 수직 채널 구조체들 각각은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 시스템은, 상기 수직 채널 구조체의 이상 형상 및 문턱 전압 특성 사이의 관계를 예측하도록 구축 및 유지되는 데이터베이스; 상기 메모리 셀들 각각의 문턱 전압 특성을 모니터링하는 모니터링부; 상기 데이터베이스를 이용하여 상기 메모리 셀들 각각의 문턱 전압 특성을 기초로 상기 메모리 셀들 중 이상 형상이 발생된 적어도 하나의 메모리 셀을 확인하는 확인부; 및 상기 적어도 하나의 메모리 셀이 프로그램 동작의 대상이 되는 선택된 메모리 셀인 경우 및 상기 적어도 하나의 메모리 셀이 상기 메모리 셀들 중 상기 선택된 메모리 셀을 제외한 비선택된 메모리 셀인 경우를 구분하여 회로적 보상을 실시하는 보상부를 포함 할 수 있다.
일 실시예들은 기존의 QLC 방식 이상으로 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
일 실시예들은 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 회로적 보상을 통해 개선하는 방법 및 시스템을 제안함으로써, 메모리 신뢰성을 열화시키고 프로그램 동작 및 판독 동작 시 패스 전압 방해를 가속하며 채널 전류를 감소시키는 등의 문제점을 해결할 수 있다.
특히, 일 실시예들은 이상 형상이 발생된 적어도 하나의 메모리 셀이 프로그램 동작의 대상이 되는 선택된 메모리 셀인지 여부에 따라 상이한 방식으로 회로적 보상을 실시하는 방법 및 시스템을 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 기존의 QLC 방식을 설명하기 위한 개념도이다.
도 2는 일 실시예에 따른 다치화 구현 방법을 나타낸 플로우 차트이다.
도 3은 도 2에 도시된 단계(S220)을 설명하기 위한 개념도이다.
도 4는 도 2에 도시된 단계(S220)의 세부적인 단계들을 도시한 플로우 차트이다.
도 5 내지 7은 도 4에 도시된 단계들(S410 내지 S430)을 설명하기 위한 개념도이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 8을 A-A'선으로 자른 단면에 해당된다.
도 11은 일 실시예에 따른 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법을 도시한 플로우 차트이다.
도 12는 도 11에 도시된 회로적 보상 방법을 수행하는 회로적 보상 시스템을 도시한 블록도이다.
도 13a 내지 13b는 도 9에 도시된 3차원 플래시 메모리에서 수직 채널 구조체에 이상 형상이 발생되는 것을 설명하기 위한 도면이다.
도 14a 내지 14d는 이상 형상이 발생된 메모리 셀이 프로그램 동작의 대상이 되는 선택된 메모리 셀인 경우 회로적 보상을 실시하는 것을 설명하기 위한 도면이다.
도 15a 내지 15b는 이상 형상이 발생된 메모리 셀이 비선택된 메모리 셀인 경우 회로적 보상 방법을 실시하는 것을 설명하기 위한 도면이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여, 기존의 QLC 방식 이상으로 다치화를 구현하는 3차원 플래시 메모리 및 그 동작 방법이 설명된다.
도 2는 일 실시예에 따른 다치화 구현 방법을 나타낸 플로우 차트이고, 도 3은 도 2에 도시된 단계(S220)을 설명하기 위한 개념도이며, 도 4는 도 2에 도시된 단계(S220)의 세부적인 단계들을 도시한 플로우 차트이고, 도 5 내지 7은 도 4에 도시된 단계들(S410 내지 S430)을 설명하기 위한 개념도이다.
이하 설명되는 다치화 구현 방법은, 기존에 공지된 구조의 3차원 플래시 메모리에 의해 수행됨을 전제로 한다. 일례로, 다치화 구현 방법은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층되는 워드 라인들과 층간 절연막들; 및 워드 라인들과 층간 절연막들을 관통하며 수직 방향으로 연장 형성되는 수직 채널 구조체들(수직 채널 구조체들 각각은 수직 방향으로 연장 형성되는 수직 채널 패턴 및 수직 채널 패턴의 외측벽에 접촉하며 형성되는 데이터 저장 패턴을 포함함)을 포함하는 구조의 3차원 플래시 메모리에 의해 수행될 수 있다. 이에, 이하 설명되는 다치화 구현 방법은, 다치화 구현을 위한 3차원 플래시 메모리의 동작 방법을 의미한다.
도 2를 참조하면, 단계(S210)에서 3차원 플래시 메모리는, 3차원 플래시 메모리의 소거 동작 시 소거 문턱 전압의 산포를 좁혀 문턱 전압 산포 영역을 확보할 수 있다.
기존의 QLC 방식에서는 도 1에 도시된 바와 같이 하나의 메모리 셀에 구현되는 상태들 중 "1111"의 데이터를 나타내는 제1 상태(Q0)가 블록 소거 동작을 지원해야 하기 때문에 기본적으로 매우 넓은 산포를 갖고 있다. 이에, 일 실시예에 다른 3차원 플래시 메모리는 단계(S210)에서 도 3에 도시된 바와 같이 소거 문턱 전압의 산포를 기존의 QLC 방식보다 좁혀 문턱 전압 산포 영역(310)을 확보할 수 있다. 이하, 소거 문턱 전압의 산포를 좁힌다는 것은, 소거 문턱 전압의 산포를 프로그램 문턱 전압의 산포 수준으로 좁히는 것을 의미한다.
이처럼 단계(S210)에서 문턱 전압 산포 영역(311)을 확보하는 것은, 도 4에 도시된 단계들(S410 내지 S430)을 통해 이루어질 수 있다. 보다 상세하게 도 4를 참조하면 3차원 플래시 메모리는, 도 5에 도시된 바와 같이 복수의 워드 라인들 중 소거 동작의 대상이 되는 메모리 셀에 대응하는 선택된 워드 라인에 초기 소거 전압(Verase 1)을 인가하는 단계(S410), 도 6에 도시된 바와 같이 선택된 워드 라인에 판독 전압(Vverify)을 인가하는 단계(S420) 및 도 7에 도시된 바와 같이 선택된 워드 라인에 추가 소거 전압(Verase 2, Verase 3, 쪋, Verase n)을 인가하는 단계(S430)를 수행함으로써, 문턱 전압 산포 영역(311)을 확보하는 단계(S210)를 수행할 수 있다.
이 때, 단계(S420) 및 단계(S430)는 적어도 한 번 이상 순차적으로 반복될 수 있다. 예를 들어, 단계(S410)가 수행되어 초기 소거 전압(Verase 1)이 인가된 뒤, 3차원 플래시 메모리는 단계(S420)를 통해 선택된 워드 라인에 판독 전압(Vverify)을 인가하고 단계(S430)를 통해 선택된 워드 라인에 추가 소거 전압(Verase 2)을 인가하여 소거 문턱 전압의 산포를 초기 소거 전압(Verase 1)이 인가되었을 때의 소거 문턱 전압의 산포에 대한 절반 수준으로 좁힐 수 있다. 이후, 3차원 플래시 메모리는 다시 한번 단계(S420)를 통해 선택된 워드 라인에 판독 전압(Vverify)을 인가하고 단계(S430)를 통해 선택된 워드 라인에 추가 소거 전압(Verase 3)을 인가함으로써, 소거 문턱 전압의 산포를 추가 소거 전압(Verase 2)이 인가됨에 따라 좁혀진 소거 문턱 전압의 산포에 대한 절반 수준으로 좁힐 수 있다.
이와 같은 단계(S420) 및 단계(S430)는 최종적인 소거 문턱 전압의 산포가 프로그램 문턱 전압의 산포(320) 수준으로 좁혀질 때까지 순차적으로 반복될 수 있다.
여기서, 추가 소거 전압은 단계(S420) 및 단계(S430)가 순차적으로 반복됨에 따라 감소할 수 있다. 예컨대, 최초 수행되는 단계(S430)에서 인가되는 추가 소거 전압(Verase 2)보다 그 다음 번 수행되는 단계(S430)에서 인가되는 추가 소거 전압(Verase 3)이 더 감소된 값을 가질 수 있다.
또한, 추가 소거 전압은 단계(S410)에서 인가되는 초기 소거 전압보다 작은 값을 가질 수 있다.
즉, 단계(S210)는 ISPP(Incremental Step Pulse Program) 방식의 역으로 이루어질 수 있다.
단계(S220)에서 3차원 플래시 메모리는, 확보되는 문턱 전압 산포 영역에 다치화된 프로그램 문턱 전압들을 설정할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리는, 소거 문턱 전압의 산포를 기존의 QLC 방식보다 좁혀 확보된 문턱 전압 산포 영역에 다치화된 프로그램 문턱 전압들을 설정함으로써, 4 비트(bit)의 16 상태(state)를 하나의 메모리 셀에 구현하는 기존의 QLC보다 더 많은 비트의 상태들을 하나의 메모리 셀에 구현하는 기술 효과를 달성할 수 있다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 8을 참조하면, 일 실시예에 따른 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.
비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)와 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
이상 설명된 스트링 선택 라인(SSL)은 상부 선택 라인(USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인으로 표현될 수도 있다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 평면도이고, 도 10은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도로, 도 8을 A-A'선으로 자른 단면에 해당된다.
도 9 및 도 10을 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 8을 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 8에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 8에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 8에 도시된 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
이상 적층 구조체들(ST) 각각에 층간 절연막들(ILD)이 포함되는 것으로 설명되었으나, 적층 구조체들(ST) 각각에는 층간 절연막들(ILD) 대신에 에어 갭들이 포함될 수 있다. 이러한 경우 에어 갭들은 층간 절연막들(ILD)과 마찬가지로 게이트 전극들(EL1, EL2, EL3)과 교번하며 배치되어 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 가능하게 할 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 8에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되어 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 수직 채널 구조체들(VS)의 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 이는, 채널 홀들(CH)이 식각될 때 제3 방향(D3)의 역방향으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소되는 한계에 의한 것이다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴들(DSP), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴들(DSP)은 수직 채널 패턴(VCP)의 외측벽에 접촉하며 게이트 전극들(EL1, EL2, EL3)에 대응하도록 이격되어 배치됨으로써 외측으로는 게이트 전극들(EL, EL2, EL3)의 측벽과 접촉할 수 있다. 이에, 데이터 저장 패턴들(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 것들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 8에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 즉, 데이터 저장 패턴들(DSP) 각각은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 예를 들어, 데이터 저장 패턴들(DSP)로는 ONO(터널 산화막(Oxide)-전하 저장막(Nitride)-블로킹 산화막(Oxide))의 전하 저장막이 사용되거나, 강유전체층이 사용될 수 있다. 이와 같은 데이터 저장 패턴들(DSP) 각각은 트랩된 전하 또는 홀의 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타내거나, 전하들의 상태 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴들(DSP)의 내측벽에 접촉하며 게이트 전극들(EL1, EL2, EL3)을 관통하며 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성될 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴들(DSP)로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴들(DSP)과 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴들(DSP)과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴들(DSP)로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
다시 도 8을 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴들(DSP)로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
또한, 이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 반도체 패턴(VSP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.
서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 8의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 8에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 데이터 저장 패턴(DSP)으로 전달함으로써 프로그램 동작을 수행할 수 있다.
또한, 일 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), 데이터 저장 패턴(DSP), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL), 공통 소스 라인(CSL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
이상, 수직 반도체 패턴(VSP)이 포함되는 구조의 3차원 플래시 메모리가 설명되었으나, 3차원 플래시 메모리는 수직 반도체 패턴(VSP)을 생략한 채 백 게이트(BG)를 포함하는 구조를 가질 수 있다. 이러한 경우, 수직 채널 구조체들(VS) 각각에 더 포함되는 백 게이트(BG)는, 수직 채널 패턴(VCP)의 내부 공간을 채우며 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성될 수 있다. 이하, 백 게이트(BG)가 수직 채널 패턴(VCP)의 내부 공간을 채운다는 것은, 백 게이트(BG)가 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 상태로 수직 채널 패턴(VCP) 내에 포함되는 것을 의미한다.
백 게이트(BG)는 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 맞닿으며 메모리 동작을 위한 수직 채널 패턴(VCP)로 전압을 인가하도록 형성될 수 있다. 이를 위해, 백 게이트(BG)는 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 백 게이트(BG)는 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
이 때, 백 게이트(BG)는 제1 게이트 전극(EL1)에 대응하는 레벨부터 수직 채널 패턴(VCP) 내에서 제2 게이트 전극(EL2)에 대응하는 레벨까지 제3 방향(D3)을 따라 연장 형성될 수 있다. 즉, 백 게이트(BG)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 백 게이트(BG)는 수직 채널 패턴(VCP) 내에서 제3 게이트 전극(EL3)에 대응하는 레벨까지 제3 방향(D3)을 따라 연장 형성될 수도 있다.
백 게이트(BG)는 구현 예시에 따라 백 게이트(BG)의 하면과 접촉하는 하부 기판을 포함할 수 있다. 또한, 구현 예시에 따라, 백 게이트(BG)가 기판(SUB) 내부로부터 형성되거나, 기판(SUB)의 상부로부터 형성될 수도 있다.
이와 같은 백 게이트(BG)는 셀 스트링들(CSTR) 각각의 수직 채널 패턴(VCP) 내에 포함되는 것으로, 제1 방향(D1) 및 제2 방향(D2)가 형성하는 평면상에서 모두 전기적으로 연결될 수 있다. 즉, 백 게이트(BG)는 셀 스트링들(CSTR)에 공통적으로 연결될 수 있다. 이러한 경우, 셀 스트링들(CSTR) 각각의 백 게이트(BG)는 일괄적으로 제어되어 모두 동일한 전압이 인가될 수 있다.
그러나 이에 제한되거나 한정되지 않고, 셀 스트링들(CSTR) 각각의 수직 채널 패턴(VCP) 내에 포함되는 백 게이트(BG)는 도 8의 제1 방향(D1)를 따라 서로 전기적으로 연결될 수 있다. 이러한 경우, 제2 방향(D2)을 따라 배열된 셀 스트링들(CSTR) 각각의 백 게이트(BG)는 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수 있으며, 도 8의 제1 방향(D1)을 따라 배열된 셀 스트링들(CSTR) 각각의 백 게이트(BG)는 일괄적으로 제어됨으로써 동일한 전압이 인가될 수 있다.
또한, 셀 스트링들(CSTR) 각각의 수직 채널 패턴(VCP) 내에 포함되는 백 게이트(BG)는 도 8의 제2 방향(D2)를 따라 서로 전기적으로 연결될 수도 있다. 이러한 경우, 제1 방향(D1)을 따라 배열된 셀 스트링들(CSTR) 각각의 백 게이트(BG)는 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수 있으며, 도 8의 제2 방향(D2)을 따라 배열된 셀 스트링들(CSTR) 각각의 백 게이트(BG)는 일괄적으로 제어됨으로써 동일한 전압이 인가될 수 있다.
백 게이트(BG)와 수직 채널 패턴(VCP) 사이에는 절연막(INS)이 배치됨으로써, 백 게이트(BG)가 수직 채널 패턴(VCP)과 직접적으로 맞닿는 것을 방지할 수 있다. 절연막(ILD)은 층간 절연막들(ILD)과 마찬가지로 실리콘 산화물과 같은 절연 물질로 형성될 수 있다.
백 게이트(BG)는, 수직 채널 패턴(VCP)에 의해 적어도 일부분만이 감싸지는 구조로 형성될 수도 있다. 예컨대, 백 게이트(BG) 및 절연막(INS)이 수직 채널 패턴(VCP)의 적어도 일부분에 포함되는 구조 또는 수직 채널 패턴(VCP)을 관통하는 구조가 구현될 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압, 공통 소스 라인(CSL)에 인가되는 전압 및 백 게이트(BG)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압, 공통 소스 라인(CSL)에 인가되는 전압 및 백 게이트(BG)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 데이터 저장 패턴(DSP)으로 전달함으로써 프로그램 동작을 수행할 수 있다.
백 게이트(BG)를 포함하는 구조의 3차원 플래시 메모리는, 구현 예시에 따라 수직 채널 패턴(VCP), 데이터 저장 패턴(DSP), 백 게이트(BG), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL), 공통 소스 라인(CSL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
아래에서는, 전술된 구조의 3차원 플래시 메모리에서 수직 채널 구조체(VS)의 이상 형상(Abnormal Shape; AS)에 의한 셀 특성 열화를 개선하는 회로적 보상 방법 및 시스템이 설명된다.
도 11은 일 실시예에 따른 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법을 도시한 플로우 차트이고, 도 12는 도 11에 도시된 회로적 보상 방법을 수행하는 회로적 보상 시스템을 도시한 블록도이며, 도 13a 내지 13b는 도 9에 도시된 3차원 플래시 메모리에서 수직 채널 구조체에 이상 형상이 발생되는 것을 설명하기 위한 도면이고, 도 14a 내지 14d는 이상 형상이 발생된 메모리 셀이 프로그램 동작의 대상이 되는 선택된 메모리 셀인 경우 회로적 보상을 실시하는 것을 설명하기 위한 도면이며, 도 15a 내지 15b는 이상 형상이 발생된 메모리 셀이 비선택된 메모리 셀인 경우 회로적 보상 방법을 실시하는 것을 설명하기 위한 도면이다.
도 11에 도시된 회로적 보상 방법은 도 12에 도시된 회로적 보상 시스템(1200)이 주체가 되어 단계들(S1110 내지 S1130)을 통해 수행될 수 있다. 이를 위해 회로적 보상 시스템(1200)은 도 12에 도시된 바와 같이, 데이터베이스(1210), 모니터링부(1220), 확인부(1230) 및 보상부(1240)를 포함할 수 있다. 회로적 보상 시스템(1200)의 구성요소들은 프로그램 코드가 제공하는 명령에 따라 프로세서에 의해 수행되는 프로세서의 서로 다른 기능들(different functions)의 표현들일 수 있다. 예를 들어, 메모리 셀들 각각의 문턱 전압 특성을 모니터링하는 기능적 표현으로서 모니터링부(1220)가 이용될 수 있다. 이에, 회로적 보상 시스템(1200)은 기본적인 산술, 로직 및 입출력 연산을 수행하여 컴퓨터 프로그램의 명령을 처리하도록 구성되는 프로세서로 구현될 수 있다.
단계(S1110) 이전에, 데이터베이스(1210)는 수직 채널 구조체(VS)의 이상 형상(AS) 및 문턱 전압 특성 사이의 관계를 예측하도록 미리 구축 및 유지될 수 있다. 예를 들어, 데이터베이스(510)는 도 8 내지 10을 참조하여 설명된 구조의 3차원 플래시 메모리가 포함하는 메모리 셀들 각각의 문턱 전압 특성을 메모리 동작 전후 및 도중에 측정하고, 3차원 플래시 메모리에 포함되는 수직 채널 구조체들(VS) 각각의 이상 형상에 대한 정보를 수집한 뒤, 수직 채널 구조체(VS)의 이상 형상(AS) 및 문턱 전압 특성 사이의 관계를 학습할 수 있다. 학습 방식으로는 기존에 공지된 기계학습 알고리즘이 이용될 수 있다.
여기서, 문턱 전압 특성은, 메모리 셀들 각각의 문턱 전압 값, 메모리 셀들 각각의 문턱 전압 슬로프(Slope) 및 메모리 셀들 각각의 셀 전류 값을 포함할 수 있다.
단계(S1110)에서 모니터링부(1220)는, 메모리 셀들 각각의 문턱 전압 특성을 모니터링할 수 있다.
단계(S1120)에서 확인부(1230)는, 데이터베이스(1210)를 이용하여 메모리 셀들 각각의 문턱 전압 특성을 기초로 메모리 셀들 중 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀을 확인할 수 있다.
이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 도 13a에 도시된 바와 같이 프로그램 동작의 대상이 되는 선택된 메모리 셀인 경우, 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀에서의 로컬 필드 강화로 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀의 문턱 전압이 상승될 수 있으며, 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 도 13b에 도시된 바와 같이 메모리 셀들 중 프로그램 동작의 대상이 되는 선택된 메모리 셀을 제외한 비선택된 메모리 셀인 경우, 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀의 패스 전압 라인의 증가로 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀의 셀 전류가 감소하여 문턱 전압이 상승될 수 있다.
이에, 단계(S1130)에서 보상부(1240)는 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 선택된 메모리 셀인지 여부에 따라 상이한 방식으로 회로적 보상을 실시할 수 있다.
즉, 단계(S1130)에서 보상부(1240)는, 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 선택된 메모리 셀인 경우 및 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 비선택된 메모리 셀인 경우를 구분하여 회로적 보상을 실시할 수 있다.
보다 상세하게, 보상부(1240)는 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 선택된 메모리 셀인 경우 및 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 비선택된 메모리 셀인 경우를 구분하여, 프로그램 동작에서 인가되는 전압 또는 선택된 메모리 셀에 대한 판독 동작에서 인가되는 전압을 제어함으로써, 회로적 보상을 실시할 수 있다.
이 때, 회로적 보상은 이상 형상이 발생된 적어도 하나의 메모리 셀이 이상 형상(AS)이 발생되지 않은 다른 메모리 셀의 문턱 전압 특성과 동일한 문턱 전압 특성을 갖도록 이루어질 수 있다. 예컨대, 보상부(1240)는 적어도 하나의 메모리 셀이 이상 형상(AS)이 발생되지 않은 다른 메모리 셀의 문턱 전압 특성과 동일한 문턱 전압 특성을 갖도록 프로그램 동작에서 인가되는 전압 또는 선택된 메모리 셀에 대한 판독 동작에서 인가되는 전압을 제어할 수 있다.
이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 선택된 메모리 셀인 경우, 보상부(1240)의 회로적 보상 동작은 아래의 네 개의 예시와 같이 이루어질 수 있다.
예를 들어, 보상부(1240)는 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 선택된 메모리 셀인 경우, 도 14a에 도시된 바와 같이 프로그램 동작 시 선택된 메모리 셀에 인가되는 프로그램 전압(Vpgm)을 감소시킴으로써, 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀의 문턱 전압 특성을 이상 형상(AS)이 발생되지 않은 다른 메모리 셀의 문턱 전압 특성과 동일하게 만드는 회로적 보상을 실시할 수 있다.
다른 예를 들면, 보상부(1240)는 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 선택된 메모리 셀인 경우, 도 14b에 도시된 바와 같이 프로그램 동작 시 선택된 메모리 셀을 포함하는 수직 채널 구조체(VS)의 비트 라인(BL)에 인가되는 비트 라인 전압(Vbl)을 증가시킴으로써, 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀의 문턱 전압을 감소시킬 수 있다. 이에, 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀의 문턱 전압 특성이 이상 형상(AS)이 발생되지 않은 다른 메모리 셀의 문턱 전압 특성과 동일하게 되는 회로적 보상이 실시될 수 있다.
또 다른 예를 들면, 보상부(1240)는 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 선택된 메모리 셀인 경우, 도 14c에 도시된 바와 같이 판독 동작 시 선택된 메모리 셀에 인가되는 센싱 전압(Vread)을 증가시킴으로써, 회로적 보상을 실시할 수 있다.
또 다른 예를 들면, 보상부(1240)는 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 선택된 메모리 셀인 경우, 도 14d에 도시된 바와 같이 판독 동작 시 선택된 메모리 셀을 포함하는 수직 채널 구조체(VS)의 비트 라인(BL)에 인가되는 비트 라인 전압(Vbl)을 증가시킴으로써, 회로적 보상을 실시할 수 있다.
이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 비선택된 메모리 셀인 경우, 보상부(1240)의 회로적 보상 동작은 아래의 두 개의 예시와 같이 이루어질 수 있다.
예를 들어, 보상부(1240)는 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 비선택된 메모리 셀인 경우, 도 15a에 도시된 바와 같이 프로그램 동작 시 비선택된 메모리 셀인 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀에 인가되는 패스 전압(Vpass)을 감소시킴으로써, 회로적 보상을 실시할 수 있다.
다른 예를 들면, 보상부(1240)는 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀이 비선택된 메모리 셀인 경우, 도 15b에 도시된 바와 같이 판독 동작 시 비선택된 메모리 셀인 이상 형상(AS)이 발생된 적어도 하나의 메모리 셀에 인가되는 패스 전압(Vpass)을 증가시킴으로써, 회로적 보상을 실시할 수 있다.
이처럼 일 실시예에 따른 회로적 보상 방법 및 시스템은, 수직 채널 구조체(VS)의 이상 형상(AS)에 의한 셀 특성 열화를 회로적 보상을 통해 개선함으로써, 메모리 신뢰성을 열화시키고 프로그램 동작 및 판독 동작 시 패스 전압 방해를 가속하며 채널 전류를 감소시키는 등의 문제점을 물리적인 구조의 변경 없이 해결할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (14)

  1. 3차원 플래시 메모리에서의 다치화 구현 방법에 있어서,
    상기 3차원 플래시 메모리의 소거 동작 시 소거 문턱 전압의 산포를 좁혀 문턱 전압 산포 영역을 확보하는 단계; 및
    상기 확보되는 문턱 전압 산포 영역에 다치화된 프로그램 문턱 전압들을 설정하는 단계
    를 포함하는 3차원 플래시 메모리에서의 다치화 구현 방법.
  2. 제1항에 있어서,
    상기 확보하는 단계는,
    상기 3차원 플래시 메모리에 포함되는 복수의 워드 라인들 중 상기 소거 동작의 대상이 되는 메모리 셀에 대응하는 선택된 워드 라인에 초기 소거 전압을 인가하는 단계;
    상기 선택된 워드 라인에 판독 전압을 인가하는 단계; 및
    상기 선택된 워드 라인에 추가 소거 전압을 인가하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리에서의 다치화 구현 방법.
  3. 제2항에 있어서,
    상기 판독 전압을 인가하는 단계 및 상기 추가 소거 전압을 인가하는 단계는,
    적어도 한 번 이상 순차적으로 반복되는 것을 특징으로 하는 3차원 플래시 메모리에서의 다치화 구현 방법.
  4. 제3항에 있어서,
    상기 추가 소거 전압은,
    상기 판독 전압을 인가하는 단계 및 상기 추가 소거 전압을 인가하는 단계가 순차적으로 반복됨에 따라 감소하는 것을 특징으로 하는 3차원 플래시 메모리에서의 다치화 구현 방법.
  5. 제2항에 있어서,
    상기 추가 소거 전압은,
    상기 초기 소거 전압보다 작은 값을 갖는 것을 특징으로 하는 3차원 플래시 메모리에서의 다치화 구현 방법.
  6. 수평 방향으로 연장 형성되며 수직 방향으로 이격된 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴의 외측벽에 접촉하며 형성되는 데이터 저장 패턴들을 포함하고, 상기 수직 채널 구조체들 각각은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법에 있어서,
    상기 메모리 셀들 각각의 문턱 전압 특성을 모니터링하는 단계;
    상기 수직 채널 구조체의 이상 형상 및 문턱 전압 특성 사이의 관계를 예측하는 데이터베이스를 이용하여 상기 메모리 셀들 각각의 문턱 전압 특성을 기초로 상기 메모리 셀들 중 이상 형상이 발생된 적어도 하나의 메모리 셀을 확인하는 단계; 및
    상기 적어도 하나의 메모리 셀이 프로그램 동작의 대상이 되는 선택된 메모리 셀인 경우 및 상기 적어도 하나의 메모리 셀이 상기 메모리 셀들 중 상기 선택된 메모리 셀을 제외한 비선택된 메모리 셀인 경우를 구분하여 회로적 보상을 실시하는 단계
    를 포함하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법.
  7. 제6항에 있어서,
    상기 실시하는 단계는,
    상기 적어도 하나의 메모리 셀이 상기 선택된 메모리 셀인 경우 및 상기 적어도 하나의 메모리 셀이 상기 비선택된 메모리 셀인 경우를 구분하여, 상기 프로그램 동작에서 인가되는 전압 또는 상기 선택된 메모리 셀에 대한 판독 동작에서 인가되는 전압을 제어하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법.
  8. 제7항에 있어서,
    상기 제어하는 단계는,
    상기 적어도 하나의 메모리 셀이 상기 이상 형상이 발생되지 않은 다른 메모리 셀의 문턱 전압 특성과 동일한 문턱 전압 특성을 갖도록 상기 프로그램 동작에서 인가되는 전압 또는 상기 선택된 메모리 셀에 대한 판독 동작에서 인가되는 전압을 제어하는 것을 특징으로 하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법.
  9. 제7항에 있어서,
    상기 제어하는 단계는,
    상기 적어도 하나의 메모리 셀이 상기 선택된 메모리 셀인 경우,
    상기 프로그램 동작 시 상기 선택된 메모리 셀에 인가되는 프로그램 전압을 감소시키는 단계; 또는
    상기 프로그램 동작 시 상기 선택된 메모리 셀을 포함하는 수직 채널 구조체의 비트 라인에 인가되는 비트 라인 전압을 증가시키는 단계
    중 어느 적어도 하나의 단계를 포함하는 것을 특징으로 하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법.
  10. 제7항에 있어서,
    상기 제어하는 단계는,
    상기 적어도 하나의 메모리 셀이 상기 선택된 메모리 셀인 경우,
    상기 선택된 메모리 셀에 대한 판독 동작 시 상기 선택된 메모리 셀에 인가되는 센싱 전압을 증가시키는 단계; 또는
    상기 판독 동작 시 상기 선택된 메모리 셀을 포함하는 수직 채널 구조체의 비트 라인에 인가되는 비트 라인 전압을 증가시키는 단계
    중 어느 적어도 하나의 단계를 포함하는 것을 특징으로 하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법.
  11. 제7항에 있어서,
    상기 제어하는 단계는,
    상기 적어도 하나의 메모리 셀이 상기 비선택된 메모리 셀인 경우,
    상기 프로그램 동작 시 상기 적어도 하나의 메모리 셀에 인가되는 패스 전압을 감소시키는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법.
  12. 제7항에 있어서,
    상기 제어하는 단계는,
    상기 적어도 하나의 메모리 셀이 상기 비선택된 메모리 셀인 경우,
    상기 선택된 메모리 셀에 대한 판독 동작 시 상기 적어도 하나의 메모리 셀에 인가되는 패스 전압을 증가시키는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법.
  13. 제6항에 있어서,
    상기 문턱 전압 특성은,
    상기 메모리 셀들 각각의 문턱 전압 값 및 상기 메모리 셀들 각각의 셀 전류 값을 포함하는 것을 특징으로 하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 방법.
  14. 수평 방향으로 연장 형성되며 수직 방향으로 이격된 워드 라인들; 및 상기 워드 라인들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴 및 상기 수직 채널 패턴의 외측벽에 접촉하며 형성되는 데이터 저장 패턴들을 포함하고, 상기 수직 채널 구조체들 각각은 상기 워드 라인들에 대응하는 메모리 셀들을 구성함-을 포함하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 시스템에 있어서,
    상기 수직 채널 구조체의 이상 형상 및 문턱 전압 특성 사이의 관계를 예측하도록 구축 및 유지되는 데이터베이스;
    상기 메모리 셀들 각각의 문턱 전압 특성을 모니터링하는 모니터링부;
    상기 데이터베이스를 이용하여 상기 메모리 셀들 각각의 문턱 전압 특성을 기초로 상기 메모리 셀들 중 이상 형상이 발생된 적어도 하나의 메모리 셀을 확인하는 확인부; 및
    상기 적어도 하나의 메모리 셀이 프로그램 동작의 대상이 되는 선택된 메모리 셀인 경우 및 상기 적어도 하나의 메모리 셀이 상기 메모리 셀들 중 상기 선택된 메모리 셀을 제외한 비선택된 메모리 셀인 경우를 구분하여 회로적 보상을 실시하는 보상부
    를 포함하는 3차원 플래시 메모리에서 수직 채널 구조체의 이상 형상에 의한 셀 특성 열화를 개선하는 회로적 보상 시스템.
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