KR20180096877A - 3차원 반도체 메모리 장치 및 그 동작 방법 - Google Patents
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Abstract
3차원 반도체 메모리 장치 및 그 동작 방법이 제공된다. 3차원 반도체 메모리 장치는 기판 상에 수직적으로 적층된 복수 개의 셀 전극들을 포함하며, 제 1 방향으로 연장되는 전극 구조체, 상기 전극 구조체 상에 차례로 적층된 하부 및 상부 스트링 선택 전극들, 상기 하부 및 상부 스트링 선택 전극들 및 상기 전극 구조체를 관통하는 제 1 수직 구조체, 상기 상부 스트링 선택 전극과 이격되어 상기 하부 스트링 선택 전극 및 상기 전극 구조체를 관통하는 제 2 수직 구조체, 및 상기 전극 구조체를 가로질러 상기 제 1 방향과 다른 제 2 방향으로 연장되며, 상기 제 1 및 제 2 수직 구조체들에 공통으로 연결된 제 1 비트 라인을 포함한다.
Description
본 발명은 3차원 반도체 메모리 장치 및 그 동작 방법에 관한 것으로서, 보다 상세하게 집적도 및 신뢰성이 보다 향상된 3차원 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 3차원 반도체 메모리 장치는 기판 상에 수직적으로 적층된 복수 개의 셀 전극들을 포함하며, 제 1 방향으로 연장되는 전극 구조체, 상기 전극 구조체 상에 차례로 적층된 하부 및 상부 스트링 선택 전극들, 상기 하부 및 상부 스트링 선택 전극들 및 상기 전극 구조체를 관통하는 제 1 수직 구조체, 상기 상부 스트링 선택 전극과 이격되어 상기 하부 스트링 선택 전극 및 상기 전극 구조체를 관통하는 제 2 수직 구조체, 및 상기 전극 구조체를 가로질러 상기 제 1 방향과 다른 제 2 방향으로 연장되며, 상기 제 1 및 제 2 수직 구조체들에 공통으로 연결된 제 1 비트 라인을 포함한다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판의 상면에 대해 수직으로 제공되며, 직렬 연결된 m개의 제 1 스트링 선택 트랜지스터들을 포함하는 제 1 셀 스트링, 상기 기판 상면에 대해 수직으로 제공되며, 직렬 연결된 n개의 제 2 스트링 선택 트랜지스터들을 포함하는 제 2 셀 스트링, 및 상기 제 1 및 제 2 셀 스트링들에 공통으로 연결된 비트 라인을 포함하되, 상기 m은 상기 n보다 큰 자연수일 수 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 동작 방법은 복수 개의 제 1 메모리 셀들 및 서로 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들을 포함하는 제 1 셀 스트링, 복수 개의 제 2 메모리 셀들 및 제 3 스트링 선택 트랜지스터를 포함하는 제 2 셀 스트링, 및 상기 제 1 및 제 2 셀 스트링들에 공통으로 연결된 비트 라인을 포함하는 3차원 반도체 메모리 장치의 동작 방법에 있어서, 상기 제 1 셀 스트링의 상기 제 2 스트링 선택 트랜지스터의 문턱 전압을 상기 제 1 및 제 3 스트링 선택 트랜지스터들의 문턱 전압보다 증가시키는 제 1 프로그램 단계; 및 상기 제 1 프로그램 단계 후에, 상기 제 2 스트링의 상기 제 3 스트링 선택 트랜지스터의 문턱 전압을 상기 제 1 셀 스트링의 상기 제 1 스트링 선택 트랜지스터의 문턱 전압보다 증가시키는 제 2 프로그램 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 복수 개의 셀 스트링들이 하나의 비트 라인 및 하나의 스트링 선택 라인을 공유하므로, 3차원 반도체 메모리 장치의 집적도를 향상시킬 수 있다. 그리고, 셀 스트링들 각각은 문턱 전압이 서로 다른 스트링 선택 트랜지스터들을 구비함으로써, 선택된 비트 라인이 복수의 셀 스트링들 중 어느 하나에 선택적으로 연결될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이며, 도 3는 도 2의 I-I' 선을 따라 자른 단면도이다.
도 4은 도 2 및 도 3에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다.
도 5은 도 3의 A부분을 확대한 도면이다.
도 6은 도 2 내지 도 5에 도시된 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7는 도 6의 제 1 단계에서 전압 조건을 나타내는 설명하기 위한 도면이다.
도 8은 도 6의 제 1 단계 동작 후, 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다.
도 9은 도 6의 제 2 단계에서 전압 조건을 나타내는 설명하기 위한 도면이다.
도 10는 도 6의 제 2 단계 동작 후, 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다.
도 11은 도 6의 제 3 단계에서 셀 스트링들을 선택하기 위한 전압 조건을 나타낸다.
도 12 및 도 13는 하나의 비트 라인을 공유하는 제 1 및 제 2 셀 스트링들을 선택하기 위한 전압 조건을 나타낸다.
도 14은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이며, 도 15은 도 14의 II-II' 선을 따라 자른 단면이다.
도 16은 도 14 및 도 15에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다.
도 17는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이며, 도 19는 도 18의 III-III' 선을 따라 자른 단면이다.
도 20은 도 18 및 도 19에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다.
도 21은 도 19의 A부분을 확대한 도면이다.
도 22는 도 18 내지 도 21에 도시된 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 23는 도 17 내지 도 21에 도시된 3차원 반도체 메모리 장치의 셀 어레이에서 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다.
도 24은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 25는 도 24의 IV-IV' 선을 따라 자른 단면을 나타내며, 도 26은 도 24의 V-V' 선을 따라 자른 단면을 나타낸다.
도 27는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 28은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이며, 도 29은 도 28의 VI-VI' 선을 따라 자른 단면도이다.
도 30는 도 28 및 도 29에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다.
도 31은 도 29의 A부분을 확대한 도면이다.
도 32는 도 28 내지 도 30에 도시된 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 33는 도 28 내지 도 30에 도시된 3차원 반도체 메모리 장치의 셀 어레이에서 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이며, 도 3는 도 2의 I-I' 선을 따라 자른 단면도이다.
도 4은 도 2 및 도 3에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다.
도 5은 도 3의 A부분을 확대한 도면이다.
도 6은 도 2 내지 도 5에 도시된 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 7는 도 6의 제 1 단계에서 전압 조건을 나타내는 설명하기 위한 도면이다.
도 8은 도 6의 제 1 단계 동작 후, 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다.
도 9은 도 6의 제 2 단계에서 전압 조건을 나타내는 설명하기 위한 도면이다.
도 10는 도 6의 제 2 단계 동작 후, 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다.
도 11은 도 6의 제 3 단계에서 셀 스트링들을 선택하기 위한 전압 조건을 나타낸다.
도 12 및 도 13는 하나의 비트 라인을 공유하는 제 1 및 제 2 셀 스트링들을 선택하기 위한 전압 조건을 나타낸다.
도 14은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이며, 도 15은 도 14의 II-II' 선을 따라 자른 단면이다.
도 16은 도 14 및 도 15에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다.
도 17는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이며, 도 19는 도 18의 III-III' 선을 따라 자른 단면이다.
도 20은 도 18 및 도 19에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다.
도 21은 도 19의 A부분을 확대한 도면이다.
도 22는 도 18 내지 도 21에 도시된 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 23는 도 17 내지 도 21에 도시된 3차원 반도체 메모리 장치의 셀 어레이에서 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다.
도 24은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다.
도 25는 도 24의 IV-IV' 선을 따라 자른 단면을 나타내며, 도 26은 도 24의 V-V' 선을 따라 자른 단면을 나타낸다.
도 27는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 28은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이며, 도 29은 도 28의 VI-VI' 선을 따라 자른 단면도이다.
도 30는 도 28 및 도 29에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다.
도 31은 도 29의 A부분을 확대한 도면이다.
도 32는 도 28 내지 도 30에 도시된 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 33는 도 28 내지 도 30에 도시된 3차원 반도체 메모리 장치의 셀 어레이에서 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치 및 그 동작 방법에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수 개의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수 개의 제 1 및 제 2 셀 스트링들(CS1, CS2)을 포함할 수 있다.
비트 라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에 복수 개의 제 1 및 제 2 셀 스트링들(CS1, CS2)이 병렬로 연결될 수 있다. 제 1 및 제 2 셀 스트링들(CS1, CS2)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 제 1 및 제 2 셀 스트링들(CS1, CS2)이 배치될 수 있다.
실시예들에 따르면, 제 1 및 제 2 셀 스트링들(CS1, CS2) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST)), 비트 라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 및 스트링 선택 트랜지스터들(GST, SST2) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST1, SST2), 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL), 하부 스트링 선택 라인들(LSSL0, LSSL1), 및 상부 스트링 선택 라인들(USSL0, USSL1)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT), 및 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 전극들로서 각각 사용될 수 있다.
하부 및 상부 스트링 선택 라인들(LSSL0, LSSL1, USSL0, USSL1)은 비트 라인들(BL0-BL2)과 제 1 및 제 2 셀 스트링들(CS1, CS2) 간의 전기적 연결을 제어하며, 접지 선택 라인(GSL)은 제 1 및 제 2 셀 스트링들(CS1, CS2))과 공통 소오스 라인(CSL) 간의 전기적 연결을 제어한다. 또한, 복수의 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)을 제어할 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
실시예들에 따르면, 제 1 셀 스트링들(CS1) 각각은 m개의 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 2 셀 스트링들(CS2) 각각은 n개의 스트링 선택 트랜지스터들(SST1)을 포함할 수 있다. 여기서, m은 n보다 큰 자연수일 수 있다.
보다 상세하게, 제 1 셀 스트링들(CS1) 각각은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 1 스트링 선택 트랜지스터(SST1)는 메모리 셀 트랜지스터(MCT)에 접속될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있다. 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
제 1 셀 스트링들(CS1) 각각에서, 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 다른 문턱 전압을 가질 수 있다. 일 예로, 제 1 스트링 선택 트랜지스터(SST1)는 제 1 문턱 전압(Vth1)을 가지며, 제 2 스트링 선택 트랜지스터(SST2)는 제 1 문턱 전압보다 큰 제 2 문턱 전압(Vth2)을 가질 수 있다. 여기서, 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)은 제 1 및 제 2 문턱 전압보다 높은 제 1 동작 전압에 의해 턴-온될 수 있다. 또한, 제 1 스트링 선택 트랜지스터(SST1)는 제 1 동작 전압보다 낮은 제 2 동작 전압에 의해 턴-온될 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 제 2 동작 전압에 의해 턴-오프될 수 있다. 다시 말해, 제 2 동작 전압은 제 1 문턱 전압보다 크고 제 2 문턱 전압보다 작을 수 있다.
예를 들어, 제 1 셀 스트링(CS1)을 구성하는 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)은 적어도 하나의 증가형(enhancement mode) 전계 효과 트랜지스터 및 적어도 하나의 공핍형(depletion mode) 전계 효과 트랜지스터를 포함할 수 있다. 즉, 제 1 스트링 선택 트랜지스터(SST1)는 공핍형 트랜지스터일 수 있으며, 제 2 스트링 선택 트랜지스터(SST2)는 증가형 트랜지스터일 수 있다.
제 2 셀 스트링들(CS2) 각각은 비트 라인(BL0-BL2)에 접속되는 제 1 스트링 선택 트랜지스터(SST1), 공통 소오스 라인(CSL)에 접속되는 접지 선택 트랜지스터(GST), 및 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결되는 복수 개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다.
제 2 셀 스트링(CS2)의 제 1 스트링 선택 트랜지스터(SST1)는 제 1 셀 스트링(CS1)의 제 1 스트링 선택 트랜지스터(SST1)보다 큰 문턱 전압을 가질 수 있다. 일 예로, 제 2 셀 스트링(CS2)의 제 1 스트링 선택 트랜지스터(SST1)는 적어도 하나의 증가형 전계 효과 트랜지스터를 포함할 수 있다. 실시예들에 따르면, 제 1 동작 전압에서 제 1 및 제 2 셀 스트링들(CS1, CS2)의 제 1 스트링 선택 트랜지스터들(SST1)은 모두 턴-온될 수 있으며, 제 1 동작 전압보다 낮은 제 2 동작 전압에서 제 1 셀 스트링(CS1)의 제 1 스트링 선택 트랜지스터(SST1)는 턴-온되고, 제 2 셀 스트링(CS2)의 제 2 스트링 선택 트랜지스터(SST2)는 턴-오프될 수 있다.
실시예들에서, 하부 스트링 선택 라인(LSSL0, LSSL1)은 제 1 및 제 2 셀 스트링들(CS1, CS2)의 제 1 스트링 선택 트랜지스터들(SST1)의 게이트 전극들로 서 사용될 수 있다. 상부 스트링 선택 라인들(USSL0, USSL1)은 제 1 셀 스트링(CS1)의 제 2 스트링 선택 트랜지스터(SST2)의 게이트 전극으로 사용될 수 있다. 실시예들에서, 비트 라인(BL0-BL2)과 제 1 셀 스트링(CS1) 간의 전기적 연결은 상부 스트링 선택 라인(USSL0, USSL1)에 인가되는 전압에 따라 비트 라인(BL0-BL2)과 제 1 셀 스트링(CS1) 간의 전기적 연결이 제어될 수 있다. 비트 라인(BL0-BL2)과 제 2 셀 스트링(CS2) 간의 전기적 연결은 하부 스트링 선택 라인(LSSL0, LSSL1)에 인가되는 전압에 따라 비트 라인(BL0-BL2)과 제 2 셀 스트링(CS2) 간의 전기적 연결이 제어될 수 있다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다. 도 3는 도 2의 I-I' 선을 따라 자른 단면도이다. 도 4은 도 2 및 도 3에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다. 도 5은 도 3의 A부분을 확대한 도면이다.
도 2, 도 3, 및 도 4을 참조하면, 기판(10)의 상면과 평행한 제 1 방향(D1)으로 연장되고, 기판(10)의 상면과 평행하며 제 1 방향(D1)에 수직하는 제 2 방향(D2)으로 이격되어 배치되는 전극 구조체들(ST)이 배치될 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체, 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
전극 구조체들(ST) 각각은 제 1 방향(D1) 및 제 2 방향(D2)에 대해 수직하는 제 3 방향(D3)을 따라 적층된 복수 개의 전극들(GSE, CE, LSE, USE)을 포함할 수 있다. 다시 말해, 복수 개의 전극들(GSE, CE, LSE, USE)은 기판(10) 상에 수직적으로 적층될 수 있으며, 전극 구조체들(ST)은 전극들(GSE, CE, LSE, USE) 사이에 각각 개재되는 절연막들(ILD)을 포함할 수 있다.
실시예들에 따르면, 전극들(GSE, CE, LSE, USE)은 기판(10)에 인접한 접지 선택 전극(GSE), 접지 선택 전극(GSE) 상에 적층된 복수 개의 셀 전극들(CE), 최상층의 셀 전극(CE) 상에 차례로 적층된 하부 선택 전극(LSE), 및 상부 선택 전극(USE)을 포함할 수 있다.
일 예에 따르면, 각 전극 구조체(ST)에서, 접지 선택 전극(GSE) 및 셀 전극들(CE)은 제 2 방향(D2)으로 제 1 폭(W1)을 가질 수 있으며, 하부 선택 전극(LSE)은 제 2 방향(D2)으로 제 1 폭(W1)과 실질적으로 동일한 제 2 폭(W2)을 가질 수 있다. 상부 선택 전극(USE)은 제 2 방향(D2)으로 제 2 폭(W2)보다 작은 제 3 폭(W3)을 가질 수 있다.
공통 소오스 영역들(CSR)이 전극 구조체들(ST) 사이의 기판(10) 내에 제공될 수 있다. 공통 소오스 영역들(CSR)은 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 다시 말해, 각 전극 구조체(ST)는 서로 인접하는 공통 소오스 영역들(CSR) 사이에 배치될 수 있다. 일 예로, 공통 소오스 영역들(CSR)은 제 1 도전형의 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있으며, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소오스 플러그(CSP)가 전극 구조체들(ST) 사이에서 공통 소오스 영역(CSR)에 접속될 수 있으며, 공통 소오스 플러그(CSP)와 전극 구조체들(ST)의 측벽들 사이에 측벽 절연 스페이서(SS)가 개재될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다.
실시예들에 따르면, 제 1 내지 제 8 수직 구조체들(VS1-VS8)이 각 전극 구조체(ST)를 관통하여 기판(10)에 연결될 수 있다. 즉, 제 1 내지 제 8 수직 구조체들(VS1-VS8)은 기판(10)의 상면에 수직하는 제 3 방향(D3)으로 연장될 수 있다. 제 1 내지 제 8 수직 구조체들(VS1-VS8) 각각은 복수 개로 제공되어 제1 방향(D1)을 따라 열을 구성할 수 있다. 또한, 제 1 내지 제 8 수직 구조체들(VS1-VS8)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 지그재그로 배열될 수 있다.
보다 상세하게, 제 1 내지 제 8 수직 구조체들(VS1-VS8)은 공통 소오스 영역(CSR)으로부터 수평 거리(제 2 방향(D2)으로의 거리)가 차례로 멀어질 수 있다. 다시 말해, 제 1 수직 구조체(VS1)은 제 1 방향(D1)을 따라 제 1 열에 배치될 수 있으며, 제 2 수직 구조체들(VS2)이 제 1 방향(D1)을 따라 제 2 열에 배치되며, 제 3 수직 구조체들(VS3)이 제 1 방향(D1)을 따라 제 3 열에 배치될 수 있으며, 제 4 수직 구조체들(VS4)이 제 1 방향(D1)을 따라 제 4 열에 배치될 수 있다. 그리고, 제 1 및 제 3 수직 구조체들(VS1, VS3)은 제 2 및 제 4 수직 구조체들(VS2, VS4)에 대해 사선 방향에 배치될 수 있다.
마찬가지로, 제 5 내지 제 8 수직 구조체들(VS5-VS8) 각각은 복수 개로 제공되어 제 1 방향(D1)을 따라 배열될 수 있으며, 제 5 내지 제 8 열을 구성할 수 있다. 그리고, 제 5 및 제 7 수직 구조체들(VS5, VS7)은 제 6 및 제 8 수직 구조체들(VS6, VS8)에 대해 사선 방향에 배치될 수 있다.
일 예에 따르면, 제 1 내지 제 4 수직 구조체들(VS1-VS4)은 각 전극 구조체(ST)의 상부 선택 전극(USE) 및 하부 선택 전극(LSE)을 관통할 수 있으며, 제 5 내지 제 8 수직 구조체들(VS5-VS8)은 상부 선택 전극(USE)과 이격되어 하부 선택 전극(LSE)을 관통할 수 있다.
실시예들에 따르면, 제 1 내지 제 8 수직 구조체들(VS1-VS8) 각각은 기판(10) 내에 제공된 제 1 도전형의 웰 불순물층(미도시)에 전기적으로 연결되는 수직 반도체 패턴(SP) 및 수직 반도체 패턴(SP)을 감싸는 수직 절연 패턴(VP)을 포함할 수 있다.
수직 반도체 패턴(SP)은 반도체 물질을 포함하며, 도 1을 참조하여 설명된 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터들(SST1, SST2), 및 메모리 셀 트랜지스터들(MCT)의 채널로서 사용될 수 있다.
일 예에 따르면, 수직 반도체 패턴(SP)은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다. 하부 반도체 패턴(LSP)은 전극 구조체(ST)의 하부 영역을 관통하여 기판(10)과 접촉할 수 있다. 일 예로, 하부 반도체 패턴(LSP)은, 최하층의 접지 선택 전극(GSE)을 관통하는 필라 형태를 가질 수 있다. 하부 반도체 패턴(LSP)은 기판(10)과 동일한 도전형의 반도체 물질로 이루어질 수 있다. 일 예로, 하부 반도체 패턴(LSP)은 기판(10)을 씨드로 이용하는 선택적 에피택시얼 성장 방법을 이용하여 형성된 에피택시얼 패턴일 수 있다. 또한, 열 산화막이 하부 반도체 패턴(LSP)과 접지 선택 전극(GSE) 사이에 형성될 수 있다.
상부 반도체 패턴(USP)은 전극 구조체(ST)의 상부 영역을 관통하여 하부 반도체 패턴(LSP)과 접촉할 수 있다. 상부 반도체 패턴(USP)은 속이 빈 파이프 형태 또는 마카로니 형태일 수 있으며, 하단은 닫힌 상태(closed state)일 수 있다. 상부 반도체 패턴(USP)의 내부는 절연 물질로 채워질 수 있다. 상부 반도체 패턴(USP)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다.
제 1 내지 제 8 수직 구조체들(VS1-VS8) 각각은 그 상단에 도전 패드(PAD)를 포함할 수 있으며, 도전 패드(PAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
실시예들에 따르면, 수직 절연 패턴(VP)은 수직 반도체 패턴(SP)의 측벽을 둘러쌀 수 있다. 수직 절연 패턴(VP)은 낸드 플래시 메모리 장치에서 데이터를 저장하는 전하 저장막을 포함할 수 있다.
일 예로, 도 5을 참조하면, 수직 절연 패턴(VP)은 낸드 플래시 메모리 장치에서 데이터 저장막을 구성하는 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 이러한 데이터 저장막에 저장되는 데이터는 반도체 물질을 포함하는 수직 반도체 패턴(SP)과 전극들(GSE, CE, LSE, USE) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다.
전하저장막(CIL)은 트랩 사이트들이 풍부한 절연막들 및 나노 입자들을 포함하는 절연막들 중의 한가지일 수 수 있다. 예를 들면, 전하저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다. 더 구체적인 예로, 전하저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 예를 들어, 실리콘 산화막일 수 있다. 이와 달리, 터널 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나일 수 있다. 블록킹 절연막(BLK)은 터널 절연막(TIL)보다 작고 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들을 포함할 수 있다.
실시예들에 따르면, 수직 절연 패턴(VP)은 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)으로 연장될 수 있다. 즉, 수직 절연 패턴(VP)은, 도 5에 도시된 바와 같이, 셀 전극들(CE)과 수직 구조체들(VS1-VS8) 사이에서 하부 및 상부 선택 전극들(LSE, USE)과 수직 구조체들(VS1-VS8) 사이로 수직적으로 연장될 수 있다. 즉, 전하 저장막(CIL)을 포함하는 데이터 저장막이 도 1을 참조하여 설명된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)의 게이트 절연막으로 사용될 수 있다.
이에 더하여, 수평 절연 패턴(HP)이 수직 절연 패턴(VP)과 전극들(GSE, CE, LSE, USE)의 측벽들 사이에서 각 전극(GSE, CE, LSE, USE)의 상면 및 하면으로 연장될 수 있다. 수평 절연 패턴(HP)은 낸드 플래시 메모리 장치에서 데이터를 저장하는 데이터 저장막의 일 부분을 구성할 수 있다. 수평 절연 패턴(HP)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 블록킹 절연막(BLK)보다 작은 유전 상수를 갖는 물질일 수 있다.
캡핑 절연 패턴(40)이 전극 구조체들(ST) 상에 배치되어 제 1 내지 제 8 수직 구조체들(VS1-VS8)의 도전 패드들(PAD)의 상면들을 덮을 수 있다. 제 1 층간 절연막(50)이 캡핑 절연 패턴(40) 상에 배치될 수 있으며, 공통 소오스 플러그(CSP)의 상면을 덮을 수 있다.
보조 배선들(SBL1, SBL2, SBL3, SBL4)이 제 1 층간 절연막(50) 상에 배치될 수 있으며, 보조 배선들(SBL1, SBL2, SBL3, SBL4) 각각은 하부 콘택 플러그들(LCP)을 통하여 서로 인접하는 수직 구조체들(VS1-VS8)을 연결할 수 있다.
일 예로, 보조 배선들은 제1 내지 제 4 보조배선들(SBL1-SBL4)을 포함할 수 있다. 제 1 내지 제 4 보조 배선들(SBL1-SBL4)은 제 2 방향(D2)으로 장축을 가질 수 있으며, 제 2 및 제 4 보조 배선들(SBL1-SBL4)은 공통 소오스 영역(CSR)을 가로지를 수 있다.
제 1 보조 배선(SBL1)은 상부 및 하부 선택 전극들(LSE, USE)을 관통하는 제 3 수직 구조체(VS3)와 상부 선택 전극(USE)과 이격되어 하부 선택 전극(LSE)을 관통하는 제 5 수직 구조체(VS5)를 연결할 수 있다. 제 2 보조 배선(SBL2)은 상부 및 하부 선택 전극들(LSE, USE)을 관통하는 제 1 수직 구조체(VS1)와 상부 선택 전극(USE)과 이격되어 하부 선택 전극(LSE)을 관통하는 제 7 수직 구조체(VS7)를 연결할 수 있다.
제 3 보조 배선(SBL3)은 상부 및 하부 선택 전극들(LSE, USE)을 관통하는 제 4 수직 구조체(VS4)와 상부 선택 전극(USE)과 이격되어 하부 선택 전극(LSE)을 관통하는 제 6 수직 구조체(VS6)를 연결할 수 있다. 제 4 보조 배선(SBL4)은 상부 및 하부 선택 전극들(LSE, USE)을 관통하는 제 2 수직 구조체(VS2)와 상부 선택 전극(USE)과 이격되어 하부 선택 전극(LSE)을 관통하는 제 8 수직 구조체(VS8)를 연결할 수 있다.
제 1 층간 절연막(50) 상에 제 1 내지 제 4 보조 배선들(SBL1-SBL4)을 덮는 제 2 층간 절연막(60)이 배치될 수 있다.
제 1 및 제 2 비트 라인들(BL1, BL2)이 제 2 층간 절연막(60) 상에 배치될 수 있다. 제 1 및 제 2 비트 라인들(BL1, BL2)은 전극 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)을 따라 번갈아 배치될 수 있다. 일 예에 따르면, 한 쌍의 제 1 및 제 2 비트 라인들(BL0, BL2)이, 평면적 관점에서, 각 수직 구조체(VS1-VS8)을 가로지를 수 있다. 다시 말해, 제 1 및 제 2 비트 라인들(BL1, BL2)은 수직 구조체(VS1-VS8)의 상부 폭의 1/2보다 작은 선폭을 가질 수 있다.
제 1 비트 라인들(BL1)은 상부 콘택 플러그(UCP)를 통해 제 1 또는 제 3 보조 배선들(SBL1, SBL3)에 연결될 수 있으며, 제 2 비트 라인들(BL2)은 상부 콘택 플러그(UCP)를 통해 제 2 또는 제 4 보조 배선들(SBL2, SBL4)에 연결될 수 있다.
도 2 내지 도 5에 도시된 3차원 반도체 메모리 장치는 도 1을 참조하여 설명된 수직형 낸드 플래시 메모리 장치일 수 있다. 도 2 내지 도 5에 도시된 실시예에서, 제 1 내지 제 4 수직 구조체들(VS1-VS4)는 도 1을 참조하여 설명된 제 1 셀 스트링들(CS1)을 구성할 수 있으며, 제 5 내지 제 8 수직 구조체들(VS5-VS8)은 도 1을 참조하여 설명된 제 2 셀 스트링들(CS2)을 구성할 수 있다.
전극 구조체들(ST)의 접지 선택 전극(GSE), 셀 전극들(CE) 및 상부 및 하부 선택 전극들(USE, LSE)에 의해 제 1 내지 제 8 수직 구조체들(VS1-VS8)의 수직 반도체 패턴들(SP)의 전위가 제어될 수 있으며, 비트 라인(BL1, BL2)과 공통 소오스 영역(CSR) 사이의 전류 경로가 제 1 내지 제 8 수직 구조체들(VS1-VS8) 내에 형성될 수 있다.
상세하게, 접지 선택 전극(GSE)은 공통 소오스 영역(CSR)과 제 1 내지 제 8 수직 구조체들(VS1-VS8) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터들(도 1의 GST)의 게이트 전극들로 사용될 수 있다. 하부 선택 전극(LSE)은 비트 라인(BL1, BL2)과 제 1 내지 제 8 수직 구조체들(VS1-VS8) 간의 전기적 연결을 제어하는 제 1 스트링 선택 트랜지스터들(SST1)의 게이트 전극들로 사용될 수 있다. 상부 선택 전극(USE)은 비트 라인(BL1, BL2)과 제 1 내지 제 4 수직 구조체들(VS1-VS4) 간의 전기적 연결을 제어하는 제 2 스트링 선택 트랜지스터들(SST2)들의 게이트 전극들로 사용될 수 있다. 셀 전극들(CE)은 메모리 셀 트랜지스터들의 채널 전위를 제어하는 게이트 전극들로 사용될 수 있다.
도 6은 도 1 내지 도 5에 도시된 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다.
도 1 및 도 6을 참조하면, 3차원 반도체 메모리 장치의 동작 방법은 제 1 셀 스트링(CS1)의 제 2 스트링 선택 트랜지스터(SST2)를 프로그램하는 제 1 단계(S10), 제 2 셀 스트링(CS2)의 제 1 스트링 선택 트랜지스터(SST1)를 프로그램하는 제 2 단계(S20), 및 메모리 셀 트랜지스터들(MCT)에 대한 프로그램 동작, 읽기 동작, 및 소거 동작 중 적어도 어느 하나를 수행하는 제 3 단계(S30)를 포함할 수 있다. 여기서, 제 1 내지 제 3 단계(S30)들은 순차적으로 수행될 수 있다.
제 1 단계(S10)는, 제 1 셀 스트링(CS1)의 제 2 스트링 선택 트랜지스터(SST2)의 게이트 절연막으로 사용되는 전하 저장막에 전하들을 트랩핑시키는 것을 포함한다. 이에 따라, 제 2 스트링 선택 트랜지스터(SST2)의 문턱 전압이 제 1 스트링 선택 트랜지스터(SST1)의 문턱 전압보다 상승될 수 있다. 이에 대해 도 7 및 도 8을 참조하여 보다 상세히 설명된다.
제 2 단계(S20)는 제 2 셀 스트링(CS2)의 제 1 스트링 선택 트랜지스터(SST1)의 게이트 절연막으로 사용되는 전하 저장막에 전하들을 트랩핑시키는 것을 포함한다. 이에 따라, 제 2 셀 스트링(CS2)의 제 1 스트링 선택 트랜지스터(SST1)의 문턱 전압이 제 1 셀 스트링(CS1)의 제 1 스트링 선택 트랜지스터(SST1)의 문턱 전압보다 상승될 수 있다. 이에 대해 도 9 및 도 10를 참조하여 보다 상세히 설명된다.
제 3 단계(S30)는 3차원적으로 배열된 메모리 셀들에 데이터를 기입하는 프로그램 동작이 수행되거나, 선택된 메모리 셀로부터 데이터를 독출하는 읽기 동작이 수행될 수 있다. 제 3 단계(S30)는 복수 개의 제 1 및 제 2 셀 스트링들(CS1, CS2) 중 어느 하나를 선택하는 것으로 포함할 수 있으며, 선택된 셀 스트링(CS1, CS2)에서 선택된 메모리 셀에 데이터를 기입하거나 독출하는 것을 포함할 수 있다. 또한, 제 3 단계(S30)는 모든 제 1 및 제 2 셀 스트링들(CS1, CS2)을 동시에 선택하고, 모든 메모리 셀들에서 데이터를 소거할 수 있다.
일부 실시예들에 따르면, 제 3 단계(S30)를 복수 회 수행한 후에, 제 1 및 제 2 단계들(S20)을 차례로 수행함으로써, 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2) 각각의 문턱 전압을 유지시킬 수 있다.
도 7는 도 6의 제 1 단계에서 전압 조건을 나타내는 설명하기 위한 도면이다. 도 8은 도 6의 제 1 단계 동작 후, 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다.
도 7 및 도 8을 참조하면, 접지 선택 라인(GSL), 워드 라인들(WL0-WL3), 및 하부 스트링 선택 라인(LSSL)에 접지 전압(Vss)을 인가하여, 제 1 및 제 2 셀 스트링들(CS1, CS2)의 제 1 스트링 선택 트랜지스터들(SST1), 메모리 셀 트랜지스터들(MCT), 및 접지 선택 트랜지스터들(GST)을 턴 오프시킬 수 있다.
선택된 비트 라인(BL0)에 접지 전압(VSS)이 인가될 수 있으며, 비선택된 비트 라인(BL1)에 소정의 비트 라인 전압(VBL)이 인가될 수 있다. 상부 스트링 선택 라인(USSL)에 프로그램 전압(Vpgm)이 인가될 수 있다. 여기서, 프로그램 전압(Vpgm)은 수직 반도체 패턴(SP)으로부터의 FN 터널링을 유발할 수 있을 정도로 큰 전압일 수 있다.
이러한 전압 조건에서, 비트 라인(BL0)에 인가되는 접지 전압(Vss)이 제 1 셀 스트링들(CS1)의 수직 반도체 패턴들에 전달되므로, 프로그램 전압이 인가된 상부 스트링 선택 라인(USSL)과 제 1 셀 스트링들(CS1)의 수직 반도체 패턴들 사이에 큰 전위차가 발생할 수 있다. 이에 따라, 상부 스트링 선택 라인(USSL)에 인접한 전하 저장막 내에 전하들이 트랩될 수 있다. 그러므로, 선택된 비트 라인(BL0)에 연결된 제 1 셀 스트링들(CS1)에서, 제 2 스트링 선택 트랜지스터(SST2)의 문턱 전압은 제 1 스트링 선택 트랜지스터(SST1)의 제 1 문턱 전압(Vth1)보다 큰 제 2 문턱 전압(Vth2)으로 증가될 수 있다.
실시예들에 따르면, 제 1 단계 동작 후, 각 비트 라인(BL0, BL1)에 연결된 제 1 셀 스트링들(CS1)의 제 2 스트링 선택 트랜지스터들(SST2)은 제 2 문턱 전압(Vth2)을 가질 수 있다.
도 9은 도 6의 제 2 단계에서 전압 조건을 나타내는 설명하기 위한 도면이다. 도 10는 도 6의 제 2 단계 동작 후, 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다.
도 9 및 도 10를 참조하면, 접지 선택 라인(GSL), 워드 라인들(WL0-WL3), 및 상부 스트링 선택 라인(USSL)에 접지 전압(Vss)을 인가될 수 있다. 이에 따라, 제 1 및 제 2 셀 스트링들(CS1, CS2)의 메모리 셀 트랜지스터들(MCT), 및 접지 선택 트랜지스터들(GST)이 턴 오프될 수 있으며, 제 1 셀 스트링들(CS1)의 제 2 스트링 선택 트랜지스터들(SST2)이 턴 오프될 수 있다.
선택된 비트 라인(BL0)에 접지 전압(VSS)이 인가될 수 있으며, 비선택된 비트 라인(BL1)에 소정의 비트 라인 전압(VBL)이 인가될 수 있다. 하부 스트링 선택 라인(LSSL)에 프로그램 전압(Vpgm)이 인가될 수 있다. 이러한 전압 조건에서, 선택된 비트 라인(BL0)에 인가되는 접지 전압이 제 2 셀 스트링들(CS2)의 수직 반도체 패턴들에 전달되므로, 프로그램 전압이 인가된 하부 스트링 선택 라인(LSSL)과 제 2 셀 스트링들(CS2)의 수직 반도체 패턴들 사이에 큰 전위차가 발생할 수 있다. 이에 따라, 하부 스트링 선택 라인(LSSL)과 인접한 전하 저장막 내에 전하들이 트랩될 수 있다. 그러므로, 제 2 셀 스트링들(CS2)에서 제 1 스트링 선택 트랜지스터들(SST1)의 문턱 전압은 제 1 셀 스트링들(CS1)의 제 1 스트링 선택 트랜지스터들(SST1)의 제 1 문턱 전압(Vth1)보다 큰 제 2 문턱 전압(Vth2)으로 증가될 수 있다.
제 2 셀 스트링들(CS2)의 제 1 스트링 선택 트랜지스터들(SST1)을 프로그램하는 동안, 제 1 셀 스트링(CS1)의 제 2 스트링 선택 트랜지스터들(SST2)이 턴 오프되므로, 제 1 셀 스트링(CS1)의 제 1 스트링 선택 트랜지스터(SST1)에서의 프로그램 동작은 금지될 수 있다. 이에 따라, 프로그램 전압이 인가되는 하부 스트링 선택 라인에 연결된 제 1 셀 스트링(CS1)의 제 1 스트링 선택 트랜지스터(SST1)는 제 1 문턱 전압(Vth1)으로 유지될 수 있다.
또한, 비선택된 비트 라인들(BL1)에 연결된 제 1 및 제 2 셀 스트링들의(CS1, CS2) 제 1 스트링 선택 트랜지스터들(SST1)은 프로그램 금지될 수 있다.
실시예들에 따르면, 제 2 단계 동작 후, 각 비트 라인(BL0, BL1)에 연결된 제 2 셀 스트링들(CS1)의 제 1 스트링 선택 트랜지스터들(SST1)은 제 2 문턱 전압(Vth2)을 가질 수 있다.
도 11은 도 6의 제 3 단계에서 셀 스트링들을 선택하기 위한 전압 조건을 나타낸다.
제 3 단계에서, 선택된 메모리 셀에 데이터를 프로그램하거나 읽기 위해, 제 1 및 제 2 셀 스트링들(CS1, CS2) 중 하나가 선택될 수 있다. 여기서, 앞서 도 7 내지 도 10를 참조하여 설명한 것처럼, 제 1 셀 스트링(CS1)의 제 1 스트링 선택 트랜지스터(SST1)는 제 1 문턱 전압을 가질 수 있으며, 제 1 셀 스트링(CS1)의 제 2 스트링 선택 트랜지스터(SST2)와 제 2 셀 스트링(CS2)의 제 1 스트링 선택 트랜지스터(SST1)는 제 1 문턱 전압보다 큰 제 2 문턱 전압을 가질 수 있다. 다시 말해, 제 1 및 제 2 셀 스트링들(CS1, CS2)의 제 1 스트링 선택 트랜지스터들(SST1)은 서로 다른 문턱 전압을 가질 수 있다. 또한, 제 1 셀 스트링들(CS1) 각각에서, 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)은 서로 다른 문턱 전압을 가질 수 있다.
상세하게, 제 3 단계에서 제 1 셀 스트링(CS1)을 선택하기 위해, 선택된 비트 라인(BL)에 접지 전압을 인가하고, 비선택된 비트 라인(BL)에 소정의 비트라인 전압(VBL)이 인가될 수 있다. 그리고, 선택된 상부 스트링 선택 라인(USSL)에 제 1 동작 전압(V1)이 인가되고, 비선택된 상부 스트링 선택 라인들(USSL) 및 하부 스트링 선택 라인들(LSSL)에 제 1 동작 전압(V1)보다 낮은 제 2 동작 전압(V2)이 인가될 수 있다.
제 3 단계에서 제 1 셀 스트링(CS2)을 선택하기 위해, 선택된 비트 라인(BL)에 접지 전압을 인가하고, 비선택된 비트 라인(BL)에 소정의 비트라인 전압(VBL)이 인가될 수 있다. 그리고, 선택된 하부 스트링 선택 라인(LSSL)에 제 1 동작 전압(V1)이 인가되고, 비선택된 하부 스트링 선택 라인들(LSSL) 및 상부 스트링 선택 라인들(USSL)에 제 1 동작 전압(V1)보다 낮은 제 2 동작 전압(V2)이 인가될 수 있다.
제 3 단계에서 제 1 및 제 2 셀 스트링(CS1, CS2)을 선택하기 위해, 선택된 비트 라인(BL)에 접지 전압을 인가하고, 비선택된 비트 라인(BL)에 소정의 비트라인 전압(VBL)이 인가될 수 있다. 그리고, 선택된 하부 및 상부 스트링 선택 라인들(USSL, LSSL)에 제 1 동작 전압(V1)이 인가될 수 있으며, 비선택된 하부 및 상부 스트링 선택 라인들(USSL, LSSL)에 제 2 동작 전압(V2)이 인가될 수 있다.
도 12 및 도 13는 하나의 비트 라인을 공유하는 제 1 및 제 2 셀 스트링들을 선택하기 위한 전압 조건을 나타낸다.
도 12 및 도 13를 참조하면, 선택된 비트 라인(BL)에 연결된 제 1 및 제 2 셀 스트링들(CS1, CS2)은 상부 스트링 선택 라인(USSL) 및 하부 스트링 선택 라인(LSSL)에 인가되는 전압에 따라 선택될 수 있다.
일 예에 따르면, 선택된 비트 라인(BL)에 접지 전압(Vss)이 인가되고, 비 선택된 비트 라인들(BL)에 소정의 비트 라인 전압(VBL)이 인가될 수 있다. 상부 스트링 선택 라인(USSL)에 제 1 동작 전압(V1)이 인가되고, 하부 스트링 선택 라인(LSSL)에 제 1 동작 전압(V1)보다 낮은 제 2 동작 전압(V2)이 인가될 수 있다. 여기서, 제 1 동작 전압(V1)은 제 1 및 제 2 문턱 전압들보다 클 수 있으며, 제 2 동작 전압(V2)은 제 1 문턱 전압보다 크고 제 2 문턱 전압보다 작을 수 있다.
이러한 전압 조건에서, 선택된 비트 라인(BL)에 연결된 제 1 셀 스트링(CS1)의 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)이 턴 온되고, 제 2 셀 스트링(CS2)의 제 1 스트링 선택 트랜지스터(SST1)가 턴- 오프 될 수 있다. 이에 따라, 선택된 비트 라인(BL)은 선택된 제 1 셀 스트링(CS1)과 전기적으로 연결될 수 있다.
이와 달리, 상부 스트링 선택 라인(USSL)에 제 2 동작 전압(V2)이 인가되고, 하부 스트링 선택 라인(LSSL)에 제 2 동작 전압(V2)보다 큰 제 1 동작 전압(V1)이 인가될 수 있다. 이러한 전압 조건에서, 선택된 제 1 셀 스트링(CS1)의 제 2 스트링 선택 트랜지스터(SST2)가 턴 오프될 수 있으며, 선택된 제 1 및 제 2 셀 스트링들(CS1, CS2)의 제 1 스트링 선택 트랜지스터들(SST1)이 턴 온될 수 있다. 이에 따라, 선택된 비트 라인(BL)은 선택된 제 2 셀 스트링(CS2)과 전기적으로 연결될 수 있다.
또 다른 예로, 선택된 상부 및 하부 스트링 선택 라인들(SSSL, LSSL)에 제 1 동작 전압(V1)이 인가될 수 있다. 이러한 전압 조건에서, 선택된 제 1 및 제 2 셀 스트링들(CS1, CS2)의 제 1 스트링 선택 트랜지스터들(SST1)과 선택된 제 1 셀 스트링(CS1)의 제 2 스트링 선택 트랜지스터(SST2)가 턴 온될 수 있다. 이에 따라, 선택된 비트 라인(BL)은 제 1 및 제 2 셀 스트링들(CS1, CS2)에 전기적으로 연결될 수 있다. 즉, 제 1 및 제 2 셀 스트링들(CS1, CS2)이 선택된 비트 라인에 공통으로 연결될 수 있다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 15은 도 14의 II-II' 선을 따라 자른 단면이다. 도 16은 도 14 및 도 15에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다. 설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 14, 도 15, 및 도 16을 참조하면, 전극 구조체들(ST) 각각은 기판(10)에 인접한 접지 선택 전극(GSE), 접지 선택 전극(GSE) 상에 적층된 복수 개의 셀 전극들(CE), 최상층의 셀 전극(CE) 상에 배치된 하부 선택 전극(LSE), 하부 선택 전극(LSE) 상에서 수평적으로 서로 이격된 제 1 및 제 2 상부 선택 전극들(USE1, USE2)을 포함할 수 있다.
제 1 내지 제 8 수직 구조체들(VS1-VS8)이 각 전극 구조체(ST)를 관통하여 기판(10)에 접속될 수 있다. 일 예에 따르면, 제 1 및 제 2 수직 구조체들(VS1, VS2)은 제 1 상부 선택 전극(USE1)을 관통할 수 있으며, 제 5 및 제 6 수직 구조체들(VS5, VS6)은 제 2 상부 선택 전극(USE2)을 관통할 수 있다. 제 3, 제 4, 제 7, 및 제 8 수직 구조체들(VS3, VS4, VS7, VS8)은 제 1 및 제 2 상부 선택 전극들(USE1, USE2)과 이격될 수 있다.
실시예들에서, 제 1 및 제 2 상부 선택 전극들(USE1, USE2)을 관통하는 제 1, 제 2, 제 5, 및 제 6 수직 구조체들(VS1, VS2, VS5, VS6)은 도 1을 참조하여 설명한 제 1 셀 스트링들(CS1)을 구성할 수 있으며, 제 1 및 제 2 상부 선택 전극들(USE1, USE2)과 이격된 제 3, 제 4, 제 7, 및 제 8 수직 구조체들(VS3, VS4, VS7, VS8)은 도 1을 참조하여 설명한 제 2 셀 스트링들(CS2)을 구성할 수 있다.
도 17는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다. 설명의 간략함을 위해 도 1을 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 17를 참조하면, 각각의 비트 라인들(BL0, BL1)에 제 1 및 제 2 셀 스트링들(CS1, CS2)이 연결될 수 있다. 여기서, 제 1 셀 스트링(CS1)은 서로 직렬 연결된 제 1 내지 제 3 스트링 선택 트랜지스터들(SST1, SST2, SST3)을 포함할 수 있으며, 제 2 셀 스트링(CS2)은 서로 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있다.
제 1 및 제 2 셀 스트링들(CS1, CS2)의 제 1 스트링 선택 트랜지스터들(SST1)은 하부 스트링 선택 라인(LSSL)에 의해 제어될 수 있다. 제 1 및 제 2 셀 스트링들(CS1, CS2)의 제 2 스트링 선택 트랜지스터들(SST2)은 중간 스트링 선택 라인(MSSL)에 의해 제어될 수 있다. 제 1 셀 스트링(CS1)의 제 3 스트링 선택 트랜지스터(SST3)는 상부 스트링 선택 라인(USSL)에 의해 제어될 수 있다.
도 18은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 19은 도 18의 III-III' 선을 따라 자른 단면이다. 도 20는 도 18 및 도 19에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다. 도 21은 도 19의 A부분을 확대한 도면이다. 설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 18, 도 19, 및 도 20를 참조하면, 전극 구조체들(ST) 각각은 기판(10)에 인접한 접지 선택 전극(GSE), 접지 선택 전극(GSE) 상에 적층된 복수 개의 셀 전극들(CE), 최상층의 셀 전극(CE) 상의 제 1 및 제 2 하부 선택 전극들(LSE1, LSE2), 제 1 및 제 2 중간 선택 전극들(MSE1, MSE2), 제 1 및 제 2 상부 선택 전극들(USE1, USE2)을 포함할 수 있다. 제 1 하부, 중간, 및 상부 선택 전극들(LSE1, MSE1, USE1)은 제 2 하부, 중간, 및 상부 선택 전극들(LSE2, MSE2, USE2)와 수평적으로 이격될 수 있다.
일 예에 따르면, 접지 선택 전극(GSE) 및 셀 전극들(CE)은 제 2 방향(D2)으로 제 1 폭을 가질 수 있다. 제 1 및 제 2 하부 및 중간 선택 전극들(LSE1, LSE2, MSE1, MSE2) 각각은 제 2 방향(D2)으로 제 1 폭보다 작은 제 2 폭을 가질 수 있다. 제 1 및 제 2 상부 선택 전극들(USE1, USE2) 각각은 제 2 방향(D2)으로 제 2 폭보다 작은 제 3 폭을 가질 수 있다.
제 1 내지 제 8 수직 구조체들(VS1-VS8)이 각 전극 구조체(ST)를 관통하여 기판(10)에 접속될 수 있다. 일 예에 따르면, 제 1 및 제 2 수직 구조체들(VS1, VS2)은 제 1 상부 선택 전극(USE1)을 관통할 수 있으며, 제 5 및 제 6 수직 구조체들(VS5, VS6)은 제 2 상부 선택 전극(USE2)을 관통할 수 있다. 제 3 및 제 4 수직 구조체들(VS3, VS4)은 제 1 및 제 2 상부 선택 전극들(USE1, USE2)과 이격되어 제 1 하부 및 중간 선택 전극들(LSE1, MSE1)을 관통할 수 있다. 제 7 및 제 8 수직 구조체들(VS7, VS8)은 제 1 및 제 2 상부 선택 전극들(USE1, USE2)과 이격되어 제 2 하부 및 중간 선택 전극들(LSE2, MSE2)을 관통할 수 있다.
일 예에서, 전극 구조체들(ST) 각각은 최상층의 셀 전극(CE) 상에서 제 1 방향(D1)으로 연장되는 분리 절연 패턴(30)을 포함할 수 있다. 분리 절연 패턴(30)은 제 1 및 제 2 하부 및 중간 선택 전극들(LSE1, LSE2, MSE1, MSE2) 사이에 배치되어 제 1 하부 및 중간 선택 전극들(LSE1, MSE1)과 제 2 하부 및 중간 선택 전극들(LSE2, MSE2)을 수평적으로 분리시킬 수 있다.
제 1 및 제 2 상부 선택 전극들(USE1, USE2) 각각은 서로 대향하는 제 1 측벽과 제 2 측벽을 가질 수 있으며, 제 1 및 제 2 하부 선택 전극들(LSE1, LSE2) 각각은 서로 대향하는 제 1 측벽과 제 2 측벽을 가질 수 있다. 일 예에 따르면, 제 1 상부 선택 전극(USE1)의 제 1 측벽은 제 1 하부 선택 전극(LSE1)의 제 1 측벽 및 셀 전극들(CE)의 일측벽들과 정렬될 수 있다. 제 2 상부 선택 전극(USE2)의 제 2 측벽은 제 2 하부 선택 전극(LSE2)의 제 2 측벽 및 셀 전극들(CE)의 타측벽들과 정렬될 수 있다.
다른 예에 따르면, 제 3 및 제 4 수직 구조체들(VS3, VS4)이 제 1 상부 선택 전극(USE1)을 관통할 수 있으며, 제 5 및 제 6 수직 구조체들(VS5, VS6)이 제 2 상부 선택 전극(USE2)을 관통할 수도 있다. 또 다른 예에 따르면, 제 2 및 제 3 수직 구조체들(VS2, VS3)이 제 1 상부 선택 전극(USE1)을 관통하고, 제 제 6 및 제 7 수직 구조체들(VS6, VS7)이 제 2 상부 선택 전극(USE2)을 관통할 수도 있다.
제 1 및 제 2 비트 라인들(BL1, BL2)은 전극 구조체들(ST)을 가로질러 제 2 방향(D2)으로 연장될 수 있으며, 제 1 방향(D1)을 따라 번갈아 배치될 수 있다. 이 실시예에서, 제 1 및 제 2 비트 라인들(BL1, BL2) 각각의 선폭은 각 수직 구조체(VS1-VS8)의 폭의 약 1/2보다 클 수 있다.
제 1 및 제 2 비트 라인들(BL1, BL2) 각각은 제 2 방향(D2)을 따라 배열된 수직 구조체들(VS1-VS8)에 공통으로 연결될 수 있다. 구체적으로, 제 1 비트 라인들(BL1) 각각은 제 1, 제 3, 제 5, 및 제 7 수직 구조체들(VS1, VS3, VS5, VS7)에 공통으로 연결될 수 있으며, 제 2 비트 라인들(BL2) 각각은 제 2, 제 4, 제 6, 및 제 8 수직 구조체들(VS2, VS4, VS6, VS8)에 공통으로 연결될 수 있다.
제 1 내지 제 8 수직 구조체들(VS1-VS8) 각각은, 도 5을 참조하여 설명한 것처럼, 수직 반도체 패턴(SP) 및 수직 반도체 패턴(SP)을 감싸는 수직 절연 패턴(VP)을 포함할 수 있다.
수직 절연 패턴(VP)은, 도 21에 도시된 바와 같이, 낸드 플래시 메모리 장치에서 데이터 저장막을 구성하는 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 수직 절연 패턴(VP)은 셀 전극들(CE)과 수직 구조체들(VS1-VS8) 사이에서 제 1 및 제 2 하부, 중간, 및 상부 선택 전극들(LSE1, LSE2, MSE1, MSE2, USE1, USE2)과 수직 구조체(VS1-VS8) 사이로 수직적으로 연장될 수 있다.
이 실시예에 따르면, 제 1 및 제 2 상부 선택 전극들(USE1, USE2)을 관통하는 제 1, 제 2, 제 7, 및 제 8 수직 구조체들(VS1, VS2, VS7, VS8)은 도 1에 도시된 제 1 셀 스트링들(CS1)을 구성할 수 있다. 그리고, 제 1 및 제 2 상부 선택 전극들(USE1, USE2)과 이격되는 제 3, 제 4, 제 5, 및 제 6 수직 구조체들(VS3, VS4, VS5, VS6)은 도 1에 도시된 제 2 셀 스트링들(CS2)을 구성할 수 있다.
도 22는 도 17 내지 도 21에 도시된 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다. 도 23는 도 17 내지 도 21에 도시된 3차원 반도체 메모리 장치의 셀 어레이에서 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다. 설명의 간략함을 위해 도 6 내지 도 13를 참조하여 설명된 차원 반도체 메모리 장치의 동작 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 17 및 도 22를 참조하면, 3차원 반도체 메모리 장치의 동작 방법은 제 1 셀 스트링(CS1)의 제 3 스트링 선택 트랜지스터(SST3)를 프로그램하는 제 1 단계(S110), 제 2 셀 스트링(CS2)의 제 2 스트링 선택 트랜지스터(SST2)를 프로그램하는 제 2 단계(S120), 제 1 셀 스트링(CS1) 제 1 스트링 선택 트랜지스터(SST1)를 프로그램하는 제 3 단계(S130), 및 메모리 셀들을 프로그램하거나, 읽기 동작, 또는 소거 동작을 수행하는 제 4 단계(S140)를 포함할 수 있다.
제 1 단계(S110)에서, 상부 스트링 선택 라인(USSL)에 프로그램 전압이 인가될 수 있으며, 하부 및 중간 스트링 선택 라인들(LSSL, MSSL)에 접지 전압이 인가될 수 있다. 이에 따라, 제 3 스트링 선택 트랜지스터(SST3)의 게이트 절연막으로 사용되는 전하 저장막에 전하들이 트랩되어, 제 3 스트링 선택 트랜지스터(SST3)의 문턱 전압이 제 1 및 제 2 스트링 선택 트랜지스터(SST1, SST2)의 제 1 문턱 전압(Vth1)보다 큰 제 2 문턱 전압(Vth2)으로 상승될 수 있다.
제 2 단계(S120)에서, 중간 스트링 선택 라인(MSSL)에 프로그램 전압이 인가될 수 있으며, 상부 및 하부 스트링 선택 라인들(USSL, LSSL)에 접지 전압이 인가될 수 있다. 이에 따라, 제 2 셀 스트링(CS2)의 제 2 스트링 선택 트랜지스터(SST2)의 전하 저장막 내에 전하들이 트랩되어 제 2 셀 스트링(CS2)의 제 2 스트링 선택 트랜지스터(SST2)의 문턱 전압이 제 1 셀 스트링(CS1)의 제 2 스트링 선택 트랜지스터(SST2)의 제 1 문턱 전압(Vth1)보다 큰 제 2 문턱 전압(Vth2)으로 상승될 수 있다.
제 3 단계(S130)에서, 하부 스트링 선택 라인(LSSL)에 프로그램 전압이 인가될 수 있으며, 중간 스트링 선택 라인(MSSL)에 접지 전압이 인가될 수 있다. 그리고, 상부 선택 라인(USSL)은 전기적으로 플로팅될 수 있다. 이에 따라, 제 1 셀 스트링(CS1)의 제 1 스트링 선택 트랜지스터(SST1)의 전하 저장막에 전하들이 트랩되어 제 1 셀 스트링(CS1)의 제 1 스트링 선택 트랜지스터(SST1)의 문턱 전압이 제 1 셀 스트링(CS1)의 제 2 스트링 선택 트랜지스터(SST2)의 제 1 문턱 전압(Vth1)보다 큰 제 2 문턱 전압(Vth2)으로 상승될 수 있다.
제 4 단계(S140)에서, 상부 선택 라인(USSL)은 플로팅 상태일 수 있으며, 제 1 및 제 2 셀 스트링들(CS1, CS2)과 비트 라인(BL0, BL1) 간의 전기적 연결은 하부 및 중간 스트링 선택 라인들(LSSL, MSSL)에 의해 제어될 수 있다.
도 24은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도이다. 도 25는 도 24의 IV-IV' 선을 따라 자른 단면을 나타내며, 도 26은 도 24의 V-V' 선을 따라 자른 단면을 나타낸다. 설명의 간략함을 위해 앞서 도 18 내지 도 21을 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 24, 도 25, 및 도 26을 참조하면, 더미 수직 구조체들(DVS)이 제 1 및 제 2 하부 및 중간 선택 전극들(LSE1, LSE2, MSE1, MSE2) 사이에서 각 전극 구조체(ST)를 관통할 수 있다. 여기서, 더미 수직 구조체들(DVS)은 제 1 방향(D1)을 따라 일렬로 배열될 수 있다.
더미 수직 구조체들(DVS)은 제 1 내지 제 8 수직 구조체들(VS1-VS8)과 실질적으로 동일한 구조를 가질 수 있다. 즉, 더미 수직 구조체들(DVS) 각각은 전극 구조체(ST)를 관통하여 기판(10)과 연결되는 수직 반도체 패턴(SP) 및 수직 반도체 패턴(SP)을 감싸는 수직 절연 패턴(VP)을 포함할 수 있다. 또한, 더미 수직 구조체들(DVS)의 수직 반도체 패턴(SP)은 하부 반도체 패턴(LSP) 및 상부 반도체 패턴(USP)을 포함할 수 있다.
이에 더하여, 전극 구조체들(ST) 각각은 최상층의 셀 전극(CE) 상에서 제 1 방향(D1)으로 연장되는 분리 절연 패턴(30)을 포함할 수 있으며, 더미 수직 구조체들(DVS)이 분리 절연 패턴(30)의 일부분들을 관통할 수 있다.
도 27은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 회로도이다. 설명의 간략함을 위해 도 1을 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 27을 참조하면, 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수 개의 비트 라인들(BL0, BL1, BL2), 및 비트 라인들(BL0, BL1, BL2)과 공통 소오스 라인(CSL) 사이에 연결된 복수 개의 제 1, 제 2, 및 제 3 셀 스트링들(CS1, CS2, CS3)을 포함할 수 있다.
보다 상세하게, 각각의 비트 라인들(BL0, BL1, BL2)에 제 1 내지 제 3 셀 스트링들(CS1, CS2, CS3)이 병렬로 연결될 수 있다. 제 1 내지 제 3 셀 스트링들(CS1, CS2, CS3)은 서로 다른 개수의 스트링 선택 트랜지스터들(SST1, SST2, SST3)을 포함할 수 있다. 구체적으로, 제 1 셀 스트링(CS1)은 m개의 스트링 선택 트랜지스터들을 포함할 수 있으며, 제 2 셀 스트링(CS2)은 n개의 스트링 선택 트랜지스터들을 포함할 수 있으며, 제 3 셀 스트링(CS3)은 l개의 스트링 선택 트랜지스터들을 포함할 수 있다. 여기서, m, n, 및 l은 서로 다른 자연수이다.
일 예에 따르면, 제 1 셀 스트링들(CS1) 각각은 서로 직렬 연결된 제 1 내지 제 3 스트링 선택 트랜지스터들(SST1, SST2, SST3)을 포함할 수 있다. 제 2 셀 스트링들(CS2) 각각은 서로 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제 3 셀 스트링들(CS3) 각각은 비트 라인(BL0-BL2)과 메모리 셀 트랜지스터(MCT) 사이에 연결된 제 1 스트링 선택 트랜지스터들(SST1)를 포함할 수 있다.
일 예에서, 하나의 비트 라인(BL0-BL2)에 공통으로 연결된 제 1 내지 제 3 셀 스트링들(CS1, CS2, CS3)과 비트 라인(BL0-BL2)과의 전기적 연결은 하부, 중간, 및 상부 스트링 선택 라인들(LSSL, MSSL, USSL)에 제어될 수 있다.
도 28은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다. 도 29은 도 28의 VI-VI' 선을 따라 자른 단면도이다. 도 30은 도 28 및 도 29에 도시된 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 개략적인 사시도이다. 도 31은 도 29의 A부분을 확대한 도면이다. 설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 28, 도 29, 및 도 30를 참조하면, 전극 구조체(ST)는 기판(10)에 인접한 접지 선택 전극(GSE), 접지 선택 전극(GSE) 상에 적층된 복수 개의 셀 전극들(CE), 제 1 및 제 2 하부 선택 전극들(LSE1, LSE2), 제 1 및 제 2 중간 선택 전극들(MSE1, MSE2), 및 제 1 및 제 2 상부 선택 전극들(USE1, USE2)을 포함할 수 있다.
제 1 및 제 2 하부 선택 전극들(LSE1, LSE2)은 최상층의 셀 전극(CE) 상에서 서로 수평적으로 이격되어 배치될 수 있다. 제 1 중간 선택 전극(MSE1)은 제 1 하부 선택 전극(LSE1) 상에 배치되며, 제 2 중간 선택 전극(MSE2)은 제 1 중간 선택 전극(MSE1)과 수평적으로 이격되어 제 2 하부 선택 전극(LSE2) 상에 배치될 수 있다. 제 1 상부 선택 전극(USE1)은 제 1 중간 선택 전극(MSE1) 상에 배치되며, 제 2 상부 선택 전극(USE2)은 제 1 상부 선택 전극(USE1)과 수평적으로 이격되어 제 2 중간 선택 전극(MSE2) 상에 배치될 수 있다.
제 1 하부, 중간, 및 상부 선택 전극들(LSE1, MSE1, USE1)은 최상층의 셀 전극(CE) 상에서 계단 형태로 적층될 수 있다. 제 2 하부, 중간, 및 상부 선택 전극들(LSE2, MSE2, USE2) 또한 마찬가지일 수 있다. 구체적으로, 전극 구조체(ST)에서, 셀 전극들(CE) 및 접지 선택 전극(GSE)은 제 2 방향(D2)으로 제 1 폭을 가질 수 있으며, 제 1 및 제 2 하부 선택 전극들(LSE1, LSE2들은 제 1 폭보다 작은 제 2 폭을 가질 수 있다. 제 1 및 제 2 중간 선택 전극들(MSE1, MSE2)은 제 2 방향(D2)으로 제 2 폭보다 작은 제 3 폭을 가질 수 있으며, 제 1 및 제 2 상부 선택 전극들(USE1, USE2)은 제 2 방향(D2)으로 제 3 폭보다 작은 제 4 폭을 가질 수 있다.
이에 더하여, 전극 구조체(ST)는 최상층의 셀 전극(CE) 상에서 제 1 방향(D1)으로 연장되어 제 1 및 제 2 하부 선택 전극들(LSE1, LSE2)을 분리시키는 분리 절연 패턴(30)을 포함할 수 있다.
실시예에 따르면, 제 1 내지 제 12 수직 구조체들(VS1-VS12)이 각 전극 구조체(ST)를 관통하여 기판(10)에 접속될 수 있다. 제 1 내지 제 12 수직 구조체들(VS1-VS12)은 전극 구조체(ST) 일측의 공통 소오스 영역(CSR)으로부터 제 2 방향(D2)으로 서로 다른 거리에 배치될 수 있다.
제 1 내지 제 6 수직 구조체들(VS1-VS6)은 제 1 하부, 중간, 상부 선택 전극들(LSE1, MSE1, USE1)에 의해 비트 라인(BL1, BL2)과의 전기적 연결이 제어될 수 있다. 제 7 내지 제 12 수직 구조체들(VS7-VS12)은 제 2 하부, 중간, 및 상부 선택 전극들(LSE2, MSE2, USE2)에 의해 비트 라인(BL)과의 전기적 연결이 제어될 수 있다. 일 예에 따르면, 제 1 및 제 2 수직 구조체들(VS1, VS2)은 제 1 상부, 중간, 및 하부 선택 전극들(LSE1, MSE1, USE1)을 관통할 수 있으며, 제 3 및 제 4 수직 구조체들(VS3, VS4)은 제 1 상부 선택 전극(USE1)과 이격되어 제 1 중간 및 하부 선택 전극들(LSE1, MSE1)을 관통할 수 있다. 제 5 및 제 6 수직 구조체들(VS5, VS6)은 제 1 상부 및 중간 선택 전극들(MSE1, USE1)과 이격되어 제 1 하부 선택 전극(LSE1)을 관통할 수 있다.
제 7 및 제 8 수직 구조체들(VS7, VS8)은 제 2 상부 및 중간 선택 전극들(USE2, MSE2)과 이격되어 제 2 하부 선택 전극(LSE2)을 관통할 수 있다. 제 9 및 제 10 수직 구조체들(VS9, VS10)은 제 2 상부 선택 전극(USE2)과 이격되어 제 2 중간 및 하부 선택 전극들(LSE2, MSE2)을 관통할 수 있다. 제 11 및 제 12 수직 구조체들(VS11, VS12)은 제 2 상부, 중간, 및 하부 선택 전극들(LSE2, MSE2, USE2)을 관통할 수 있다.
이 실시예에서, 제 1, 제 2, 제 11, 및 제 12 수직 구조체들(VS1, VS2, VS11, VS12)은 도 24을 참조하여 설명된 제 1 셀 스트링들(CS1)을 구성할 수 있다. 제 3 및 제 4, 제 9 및 제 10 수직 구조체들(VS3, VS4, VS9, VS10)은 도 24을 참조하여 설명된 제 2 셀 스트링들(CS2)을 구성할 수 있다. 제 5 및 제 6, 제 7 및 제 8 수직 구조체들(VS5, VS6, VS7, VS8)은 도 24을 참조하여 설명된 제 3 셀 스트링들(CS3)을 구성할 수 있다.
제 1 내지 제 12 수직 구조체들(VS1-VS12) 각각은, 도 5을 참조하여 설명한 것처럼, 수직 반도체 패턴(SP) 및 수직 반도체 패턴(SP)을 감싸는 수직 절연 패턴(VP)을 포함할 수 있다. 수직 반도체 패턴(SP)은 반도체 물질을 포함할 수 있으며, 수직 절연 패턴(VP)은 낸드 플래시 메모리 장치의 데이터 저장막을 구성하는 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 수직 절연 패턴(VP)은 셀 전극들(CE)과 수직 구조체들(VS1-VS12) 사이에서 제 1 및 제 2 하부, 중간, 및 상부 선택 전극들(LSE1, LSE2, MSE1, MSE2, USE1, USE2)과 수직 구조체들(VS1-VS12) 사이로 수직적으로 연장될 수 있다.
일 예에서, 제 1 비트 라인들(BL1) 각각은 제 1, 제 3, 제 5, 제 7, 제 9, 및 제 11 수직 구조체들(VS1, VS3, VS5, VS7, VS9, VS11)에 공통으로 연결될 수 있으며, 제 2 비트 라인들(BL2) 각각은 제 2, 제 4, 제 6, 제 8, 제 10, 및 제 12 수직 구조체들(VS2, VS4, VS6, VS8, VS10, VS12)에 공통으로 연결될 수 있다. 이 실시예에서, 제 1 및 제 2 비트 라인들(BL1, BL2) 각각의 선폭은 각 수직 구조체(VS1-VS12)의 폭의 약 1/2보다 클 수 있다.
도 32는 도 8 내지 도 11에 도시된 3차원 반도체 메모리 장치의 동작 방법을 설명하기 위한 순서도이다. 도 33는 도 8 내지 도 11에 도시된 3차원 반도체 메모리 장치의 셀 어레이에서 스트링 선택 트랜지스터들의 문턱 전압을 나타낸다. 설명의 간략함을 위해 도 6 내지 도 13를 참조하여 설명된 차원 반도체 메모리 장치의 동작 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 30 및 도 32를 참조하면, 3차원 반도체 메모리 장치의 동작 방법은 제 1 셀 스트링(CS1)의 제 3 스트링 선택 트랜지스터(SST3)를 프로그램시키는 제 1 단계(S210), 제 2 셀 스트링(CS2)의 제 2 스트링 선택 트랜지스터(SST2)를 프로그램시키는 제 2 단계(S220), 제 3 셀 스트링(CS3)의 제 1 스트링 선택 트랜지스터(SST1)를 프로그램시키는 제 3 단계(S230), 및 메모리 셀들에 대한 프로그램 동작, 읽기 동작, 및 소거 동작 중 적어도 어느 하나를 수행하는 제 4 단계(S240)를 포함할 수 있다. 여기서, 제 1 내지 제 4 단계들(S210, S220, S230, S240)은 순차적으로 수행될 수 있다.
제 1 단계(S210)에서, 상부 스트링 선택 라인(USSL)에 프로그램 전압이 인가될 수 있으며, 하부 및 중간 스트링 선택 라인들(LSSL, MSSL)에 접지 전압이 인가될 수 있다. 이에 따라, 제 3 스트링 선택 트랜지스터(SST3)의 문턱 전압이 제 1 및 제 2 스트링 선택 트랜지스터(SST1, SST2)의 제 1 문턱 전압(Vth1)보다 큰 제 2 문턱 전압(Vth2)으로 상승될 수 있다.
제 2 단계(S220)에서, 중간 스트링 선택 라인(MSSL)에 프로그램 전압이 인가될 수 있으며, 상부 및 하부 스트링 선택 라인들(USSL, MSSL)에 접지 전압이 인가될 수 있다. 이에 따라, 제 2 스트링 선택 트랜지스터(SST2)의 게이트 절연막으로 사용되는 전하 저장막에 전하들이 트랩되어 제 2 셀 스트링(CS2)의 제 2 스트링 선택 트랜지스터(SST2)의 문턱 전압이 제 1 셀 스트링(CS1)의 제 2 스트링 선택 트랜지스터(SST2)의 제 1 문턱 전압(Vth1)보다 큰 제 2 문턱 전압(Vth2)으로 상승될 수 있다.
제 3 단계(S230)에서, 하부 스트링 선택 라인(LSSL)에 프로그램 전압이 인가될 수 있으며, 상부 및 중간 스트링 선택 라인(MSSL, USSL)에 접지 전압이 인가될 수 있다. 이에 따라, 제 1 스트링 선택 트랜지스터(SST1)의 게이트 절연막으로 사용되는 전하 저장막에 전하들이 트랩되어 제 3 셀 스트링(CS3)의 제 1 스트링 선택 트랜지스터(SST1)의 문턱 전압이 제 1 및 제 2 셀 스트링들(CS1, CS2)의 제 1 스트링 선택 트랜지스터들(SST1)의 제 1 문턱 전압(Vth1)보다 큰 제 2 문턱 전압(Vth2)으로 상승될 수 있다.
제 4 단계(S240)에서, 공통된 비트 라인과 제 1, 제 2 및 제 3 셀 스트링들(CS1, CS2, CS3) 간의 전기적 연결은 하부, 중간, 및 상부 스트링 선택 라인들(LSSL, MSSL, USSL)에 의해 제어될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 상에 수직적으로 적층된 복수 개의 셀 전극들을 포함하며, 제 1 방향으로 연장되는 전극 구조체;
상기 전극 구조체 상에 차례로 적층된 하부 및 상부 스트링 선택 전극들;
상기 하부 및 상부 스트링 선택 전극들 및 상기 전극 구조체를 관통하는 제 1 수직 구조체;
상기 상부 스트링 선택 전극과 이격되어 상기 하부 스트링 선택 전극 및 상기 전극 구조체를 관통하는 제 2 수직 구조체; 및
상기 전극 구조체를 가로질러 상기 제 1 방향과 다른 제 2 방향으로 연장되며, 상기 제 1 및 제 2 수직 구조체들에 공통으로 연결된 제 1 비트 라인을 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제 1 및 제 2 수직 구조체들 각각은 상기 기판의 상면에 대해 수직하는 수직 채널 패턴 및 상기 수직 채널 패턴을 둘러싸는 수직 절연 패턴을 포함하되,
상기 수직 절연 패턴은 전하 저장막을 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 기판 내에서 서로 이격되어 상기 제 1 방향으로 연장되는 공통 소오스 영역들을 더 포함하되,
상기 전극 구조체는 서로 인접하는 상기 공통 소오스 영역들 사이에 배치되는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 하부 및 상부 스트링 선택 전극들 및 상기 전극 구조체를 관통하는 제 3 수직 구조체;
상기 상부 스트링 선택 전극과 이격되어 상기 하부 스트링 선택 전극 및 상기 전극 구조체를 관통하는 제 4 수직 구조체; 및
상기 전극 구조체를 가로질러 상기 제 2 방향으로 연장되며, 상기 제 3 및 제 4 수직 구조체들에 공통으로 연결되는 제 2 비트 라인을 더 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 하부 스트링 선택 전극은 상기 제 2 방향으로 제 1 폭을 가지며,
상기 상부 스트링 선택 전극은 상기 제 2 방향으로 상기 제 1 폭보다 작은 제 2 폭을 갖는 3차원 반도체 메모리 장치. - 제 5 항에 있어서,
상기 셀 전극들은 상기 하부 스트링 선택 전극의 상기 제 1 폭과 동일한 폭을 갖는 3차원 반도체 메모리 장치. - 제 5 항에 있어서,
상기 비트 라인은 상기 제 1 및 제 2 수직 구조체의 상부 폭의 1/2보다 작은 선폭을 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 하부 스트링 선택 전극은 수평적으로 서로 이격된 제 1 및 제 2 하부 스트링 선택 전극들을 포함하고,
상기 상부 스트링 선택 전극은 수평적으로 서로 이격된 제 1 및 제 2 상부 스트링 선택 전극들을 포함하되,
상기 제 1 수직 구조체는 상기 제 1 하부 및 상부 스트링 선택 전극들을 관통하고,
상기 제 2 수직 구조체는 상기 제 1 및 제 2 상부 스트링 선택 전극들과 이격되어 상기 제 1 및 제 2 하부 스트링 선택 전극들 중 어느 하나를 관통하는 3차원 반도체 메모리 장치. - 제 8 항에 있어서,
상기 제 2 하부 및 상부 스트링 선택 전극들 및 상기 전극 구조체를 관통하는 제 3 수직 구조체;
상기 제 1 및 제 2 상부 스트링 선택 전극과 이격되어 상기 제 1 및 제 2 하부 스트링 선택 전극들 중 다른 하나를 관통하는 제 4 수직 구조체를 더 포함하되,
상기 제 1 비트 라인은 상기 제 3 및 제 4 수직 구조체들에 공통으로 연결되는 3차원 반도체 메모리 장치. - 제 8 항에 있어서,
상기 제 1 수직 구조체는 복수 개 제공되어 상기 제 1 및 제 2 상부 스트링 선택 전극들을 각각 관통하고,
상기 제 2 수직 구조체는 복수 개 제공되어 상기 제 1 및 제 2 하부 스트링 선택 전극들을 각각 관통하는 3차원 반도체 메모리 장치. - 제 8 항에 있어서,
상기 비트 라인은 상기 제 1 및 제 2 수직 구조체의 상부 폭의 1/2보다 큰 선폭을 갖는 3차원 반도체 메모리 장치. - 기판의 상면에 대해 수직으로 제공되며, 직렬 연결된 m개의 스트링 선택 트랜지스터들을 포함하는 제 1 셀 스트링;
상기 기판 상면에 대해 수직으로 제공되며, 직렬 연결된 n개의 스트링 선택 트랜지스터들을 포함하는 제 2 셀 스트링; 및
상기 제 1 및 제 2 셀 스트링들에 공통으로 연결된 비트 라인을 포함하되,
상기 m은 상기 n보다 큰 자연수인 3차원 반도체 메모리 장치. - 제 12 항에 있어서,
상기 제 1 셀 스트링은 비트 라인과 제 1 메모리 셀 사이에서 서로 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들을 포함하고,
상기 제 2 셀 스트링은 상기 비트 라인과 제 2 메모리 셀과 사이에 연결된 제 3 스트링 선택 트랜지스터를 포함하되,
상기 제 1 스트링 선택 트랜지스터의 게이트 전극은 상부 스트링 선택 라인에 연결되고,
상기 제 2 및 제 3 스트링 선택 트랜지스터들의 게이트 전극들은 하부 스트링 선택 라인에 공통으로 연결되는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 기판 상에 수직적으로 적층된 셀 전극들을 포함하는 전극 구조체; 및
상기 전극 구조체를 관통하여 상기 기판에 연결되는 제 1 및 제 2 수직 구조체들을 더 포함하되,
상기 하부 및 상기 상부 스트링 선택 라인들은 상기 전극 구조체 상에 차례로 적층되고,
상기 제 1 수직 구조체는 상기 하부 및 상기 상부 스트링 선택 라인들을 관통하며,
상기 제 2 수직 구조체는 상기 상부 스트링 선택 라인과 이격되어 상기 하부 스트링 선택 라인을 관통하는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 1 및 제 3 스트링 선택 트랜지스터들은 상기 제 2 스트링 선택 트랜지스터의 제 1 문턱 전압보다 높은 제 2 문턱 전압을 갖는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 1 메모리 셀과 상기 제 2 메모리 셀에 공통으로 연결되는 워드 라인을 더 포함하되,
상기 제 1 및 제 2 메모리 셀들 각각은 반도체 패턴 및 상기 워드 라인과 상기 반도체 패턴 사이에 배치된 데이터 저장막을 포함하고,
상기 제 1, 제 2, 및 제 3 스트링 선택 트랜지스터들 각각은 상기 반도체 패턴 및 상기 반도체 패턴과 상기 상부 및 하부 스트링 선택 라인들 사이에 배치된 게이트 절연막을 포함하되,
상기 게이트 절연막은 상기 데이터 저장막과 동일한 박막 구조를 포함하는 3차원 반도체 메모리 장치. - 제 13 항에 있어서,
상기 제 2 및 제 3 스트링 선택 트랜지스터들 각각은 반도체 패턴 및 상기 반도체 패턴과 상기 하부 스트링 선택 라인 사이에 배치된 게이트 절연막을 포함하되,
상기 2 스트링 선택 트랜지스터의 문턱 전압은 상기 제 3 스트링 선택 트랜지스터의 문턱 전압보다 낮은 3차원 반도체 메모리 장치. - 복수 개의 제 1 메모리 셀들 및 서로 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들을 포함하는 제 1 셀 스트링, 복수 개의 제 2 메모리 셀들 및 제 3 스트링 선택 트랜지스터를 포함하는 제 2 셀 스트링, 및 상기 제 1 및 제 2 셀 스트링들에 공통으로 연결된 비트 라인을 포함하는 3차원 반도체 메모리 장치의 동작 방법에 있어서,
상기 제 1 셀 스트링의 상기 제 2 스트링 선택 트랜지스터의 문턱 전압을 상기 제 1 및 제 3 스트링 선택 트랜지스터들의 문턱 전압보다 증가시키는 제 1 프로그램 단계; 및
상기 제 1 프로그램 단계 후에, 상기 제 2 스트링의 상기 제 3 스트링 선택 트랜지스터의 문턱 전압을 상기 제 1 셀 스트링의 상기 제 1 스트링 선택 트랜지스터의 문턱 전압보다 증가시키는 제 2 프로그램 단계를 포함하는 3차원 반도체 메모리 장치의 동작 방법. - 제 18 항에 있어서,
상기 제 1 프로그램 단계는:
상기 제 1 및 제 3 스트링 선택 트랜지스터들에 공통으로 연결된 하부 스트링 선택 라인에 턴-오프 전압을 인가하는 단계; 및
상기 제 2 스트링 선택 트랜지스터에 연결된 상부 스트링 선택 라인에 프로그램 전압을 인가하는 단계를 포함하는 3차원 반도체 메모리 장치의 동작 방법. - 제 19 항에 있어서,
상기 제 2 프로그램 단계는:
상기 제 2 스트링 선택 트랜지스터에 연결된 상부 스트링 선택 라인에 상기 턴-오프 전압을 인가하는 단계; 및
상기 제 1 및 제 3 스트링 선택 트랜지스터들에 공통으로 연결된 하부 스트링 선택 라인에 상기 프로그램 전압을 인가하는 단계를 포함하는 3차원 반도체 메모리 장치의 동작 방법.
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